JP3381787B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/452—Ohmic electrodes on AIII-BV compounds
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（Field Effect Transistor; 以下、「FET」という
場合もある。）及びその製造方法に関し、特にIII−Ｖ
族化合物半導体を用いたヘテロ接合ＦＥＴに関するもの
である。
スタ（Field Effect Transistor; 以下、「FET」という
場合もある。）及びその製造方法に関し、特にIII−Ｖ
族化合物半導体を用いたヘテロ接合ＦＥＴに関するもの
である。
【０００２】
【従来の技術】ＧａＡｓ系、ＩｎＰ系等のIII−Ｖ族化
合物半導体を用いたＨＥＭＴ(high electron mobility
transistor)に代表されるへテロ接合ＦＥＴは低雑音、
高出力、高効率の高周波デバイスとして広い用途に採用
されている。また、ＦＥＴのオン抵抗はソース電極から
ドレイン電極までの全抵抗であり、低いコンタクト抵抗
は低電圧動作において高出力、高効率を得るために重要
である。
合物半導体を用いたＨＥＭＴ(high electron mobility
transistor)に代表されるへテロ接合ＦＥＴは低雑音、
高出力、高効率の高周波デバイスとして広い用途に採用
されている。また、ＦＥＴのオン抵抗はソース電極から
ドレイン電極までの全抵抗であり、低いコンタクト抵抗
は低電圧動作において高出力、高効率を得るために重要
である。
【０００３】図８は、従来のＨＥＭＴ又はヘテロ接合Ｆ
ＥＴ（ＨＪＦＥＴ）の構造を示す模式的断面図である。
半絶縁性ＧａＡｓ基板２０１上に、ＡｌＧａＡｓバッフ
ァ層２０３、アンドープＩｎＧａＡｓ層２０４、ｎ型Ａ
ｌＧａＡｓ層２０５及びｎ+型ＧａＡｓオーミックコン
タクト層２０２を積層した後、これらにリセスエッチン
グを行って、ｎ型ＡｌＧａＡｓ層２０５上にゲート電極
２０８を、ｎ+型ＧａＡｓオーミックコンタクト層２０
２上にソース電極２０６、ドレイン電極２０７を形成し
ている。この様な構成では、ソース・ドレイン電極がオ
ーミック接合する際に、層２０２、２０５、２０４の３
層のポテンシャル障壁を越えなければ、２次元電子ガス
層に到達しないため、コンタクト抵抗が大きいという問
題がある。
ＥＴ（ＨＪＦＥＴ）の構造を示す模式的断面図である。
半絶縁性ＧａＡｓ基板２０１上に、ＡｌＧａＡｓバッフ
ァ層２０３、アンドープＩｎＧａＡｓ層２０４、ｎ型Ａ
ｌＧａＡｓ層２０５及びｎ+型ＧａＡｓオーミックコン
タクト層２０２を積層した後、これらにリセスエッチン
グを行って、ｎ型ＡｌＧａＡｓ層２０５上にゲート電極
２０８を、ｎ+型ＧａＡｓオーミックコンタクト層２０
２上にソース電極２０６、ドレイン電極２０７を形成し
ている。この様な構成では、ソース・ドレイン電極がオ
ーミック接合する際に、層２０２、２０５、２０４の３
層のポテンシャル障壁を越えなければ、２次元電子ガス
層に到達しないため、コンタクト抵抗が大きいという問
題がある。
【０００４】これに対して、コンタクト抵抗を低減する
方法としては、例えば特開平５−１７５２４５号公報に
は、ソース電極及びドレイン電極各々と半絶縁性基板と
の間にｎ+型ＧａＡｓからなるオーミックコンタクト層
のみを介装させ、チャネル層を含むゲート電極下の半導
体層をこれらのｎ+型ＧａＡｓ層で挟んだ構成が示され
ており、該ｎ+型ＧａＡｓオーミックコンタクト層のみ
を介装させることによりポテンシャル障壁が小さくな
り、ソース抵抗が低減することが記載されている。図９
は、該構成を示す模式的断面図である。図８と同様に、
半絶縁性ＧａＡｓ基板３０１とゲート電極３０８との間
には、ＡｌＧａＡｓバッファ層３０３、アンドープＩｎ
ＧａＡｓ層３０４、ｎ型ＡｌＧａＡｓ層３０５が形成さ
れているが、ソース電極３０６及びドレイン電極３０７
と基板３０１との間にはｎ+型ＧａＡｓオーミックコン
タクト層３０２のみが介装され、ポテンシャル障壁は該
層３０２のみとなることでコンタクト抵抗の低減が図れ
る。
方法としては、例えば特開平５−１７５２４５号公報に
は、ソース電極及びドレイン電極各々と半絶縁性基板と
の間にｎ+型ＧａＡｓからなるオーミックコンタクト層
のみを介装させ、チャネル層を含むゲート電極下の半導
体層をこれらのｎ+型ＧａＡｓ層で挟んだ構成が示され
ており、該ｎ+型ＧａＡｓオーミックコンタクト層のみ
を介装させることによりポテンシャル障壁が小さくな
り、ソース抵抗が低減することが記載されている。図９
は、該構成を示す模式的断面図である。図８と同様に、
半絶縁性ＧａＡｓ基板３０１とゲート電極３０８との間
には、ＡｌＧａＡｓバッファ層３０３、アンドープＩｎ
ＧａＡｓ層３０４、ｎ型ＡｌＧａＡｓ層３０５が形成さ
れているが、ソース電極３０６及びドレイン電極３０７
と基板３０１との間にはｎ+型ＧａＡｓオーミックコン
タクト層３０２のみが介装され、ポテンシャル障壁は該
層３０２のみとなることでコンタクト抵抗の低減が図れ
る。
【０００５】この様なオーミックコンタクト層３０２の
形成方法としては、チャネル層を含む活性層をエピタキ
シャル成長させた後、ソース・ドレイン領域にイオン注
入する方法、高濃度不純物を有するオーミックコンタク
ト層を形成した後、ゲート領域を選択的にエッチングし
てオーミックコンタクト層に凹部を形成し、該凹部にチ
ャネルを含む活性層を再成長させる方法（前記特開平５
−１７５２４５号公報に開示の方法）、あるいはチャネ
ル層を含む活性層をエピタキシャル成長させた後、ソー
ス・ドレイン領域に相当する活性層を除去し、該除去領
域にオーミックコンタクト層を選択再成長させる方法等
が知られている。
形成方法としては、チャネル層を含む活性層をエピタキ
シャル成長させた後、ソース・ドレイン領域にイオン注
入する方法、高濃度不純物を有するオーミックコンタク
ト層を形成した後、ゲート領域を選択的にエッチングし
てオーミックコンタクト層に凹部を形成し、該凹部にチ
ャネルを含む活性層を再成長させる方法（前記特開平５
−１７５２４５号公報に開示の方法）、あるいはチャネ
ル層を含む活性層をエピタキシャル成長させた後、ソー
ス・ドレイン領域に相当する活性層を除去し、該除去領
域にオーミックコンタクト層を選択再成長させる方法等
が知られている。
【０００６】しかしながら、この様な従来構造において
は、チャネル層とコンタクト層の接触はチャネル層の厚
さで決まっており、前記のＨＥＭＴ構造においては一般
的に１５ｎｍ程度であるため、コンタクト抵抗を一定以
上低減することは難しかった。
は、チャネル層とコンタクト層の接触はチャネル層の厚
さで決まっており、前記のＨＥＭＴ構造においては一般
的に１５ｎｍ程度であるため、コンタクト抵抗を一定以
上低減することは難しかった。
【０００７】
【発明が解決しようとする課題】本発明の目的は、電極
からチャネル層へのコンタクト抵抗を低減したＦＥＴ及
びその製造方法を提供することにある。
からチャネル層へのコンタクト抵抗を低減したＦＥＴ及
びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明者らは上記課題を
解決するべく鋭意検討した結果、チャネルと電極間の構
造に変化を加えることにより、電極からチャネル層への
コンタクト抵抗を低減できることを見出し、本発明に到
達した。
解決するべく鋭意検討した結果、チャネルと電極間の構
造に変化を加えることにより、電極からチャネル層への
コンタクト抵抗を低減できることを見出し、本発明に到
達した。
【０００９】すなわち、本発明は、半絶縁性化合物半導
体基板上に、エピタキシャル成長させたバッファ層、活
性層とを有し、該活性層上にゲート電極を有し、該活性
層のソース及びドレイン領域が除去された後、ソース・
ドレイン電極用のオーミックコンタクト層が再成長形成
された電界効果トランジスタにおいて、該オーミックコ
ンタクト層の一部が活性層端部から前記バッファ層上に
形成される活性層の合計膜厚以上の距離まで前記活性層
上に延在していることを特徴とする電界効果トランジス
タである。
体基板上に、エピタキシャル成長させたバッファ層、活
性層とを有し、該活性層上にゲート電極を有し、該活性
層のソース及びドレイン領域が除去された後、ソース・
ドレイン電極用のオーミックコンタクト層が再成長形成
された電界効果トランジスタにおいて、該オーミックコ
ンタクト層の一部が活性層端部から前記バッファ層上に
形成される活性層の合計膜厚以上の距離まで前記活性層
上に延在していることを特徴とする電界効果トランジス
タである。
【００１０】又、本発明は、半絶縁性化合物半導体基板
上に、バッファ層及び活性層とをエピタキシャル成長さ
せる工程、ソース及びドレイン電極形成領域を開口する
マスク層を形成する工程、該マスク層を用いて前記活性
層を選択的に除去する工程、前記マスク層を一部除去
し、前記活性層表面の端部から該活性層の一部を露出さ
せる工程、及びソース及びドレイン電極用のオーミック
コンタクト層を前記一部除去したマスク層を用いてバッ
ファ層及び前記露出した活性層上に選択成長させる工
程、を有する電界効果トランジスタの製造方法に関す
る。
上に、バッファ層及び活性層とをエピタキシャル成長さ
せる工程、ソース及びドレイン電極形成領域を開口する
マスク層を形成する工程、該マスク層を用いて前記活性
層を選択的に除去する工程、前記マスク層を一部除去
し、前記活性層表面の端部から該活性層の一部を露出さ
せる工程、及びソース及びドレイン電極用のオーミック
コンタクト層を前記一部除去したマスク層を用いてバッ
ファ層及び前記露出した活性層上に選択成長させる工
程、を有する電界効果トランジスタの製造方法に関す
る。
【００１１】このコンタクト方法によりドレイン電極と
ソース電極間のコンタクト抵抗を０．１Ω・ｍｍ低減す
ることができる。このことにより電界効果トランジスタ
の高出力動作、高効率動作が可能となる。
ソース電極間のコンタクト抵抗を０．１Ω・ｍｍ低減す
ることができる。このことにより電界効果トランジスタ
の高出力動作、高効率動作が可能となる。
【００１２】
【発明の実施の形態】図１は本発明の電界効果トランジ
スタの構造を示す断面図である。以下図２〜図６は製造
過程における断面図である。以下図１〜図６を用いて本
発明の一実施形態について説明する。
スタの構造を示す断面図である。以下図２〜図６は製造
過程における断面図である。以下図１〜図６を用いて本
発明の一実施形態について説明する。
【００１３】まず半絶縁性ＧａＡｓ基板１０１上に、膜
厚４００ｎｍのＧａＡｓバッファー層１０２、膜厚１０
０ｎｍのＡｌ0.2Ｇａ0.8Ａｓバッファー層１０３、Ｓｉ
を４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇ
ａ0.8Ａｓ電子供給層１０４、膜厚２ｎｍのアンドープ
Ａｌ0.2Ｇａ0.8Ａｓスペーサ層１０５、膜厚１５ｎｍの
アンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層１０６、膜厚
２ｎｍのアンドープＡｌ 0.2Ｇａ0.8Ａｓスペーサ層１０
７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１２ｎｍの
Ａｌ0.2Ｇａ0.8Ａｓ電子供給層１０８、膜厚１５ｎｍの
アンドープＡｌ0. 2Ｇａ0.8Ａｓ層１０９、膜厚５０ｎｍ
のＣドープＧａＡｓ層１１０を順にＭＢＥ（molecular
beam epitaxy）法もしくはＭＯＣＶＤ（metal organic
chemical vapor deposition）法でエピタキシャル成長
する。図２はエピタキシャル成長後の構造を示す。
厚４００ｎｍのＧａＡｓバッファー層１０２、膜厚１０
０ｎｍのＡｌ0.2Ｇａ0.8Ａｓバッファー層１０３、Ｓｉ
を４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇ
ａ0.8Ａｓ電子供給層１０４、膜厚２ｎｍのアンドープ
Ａｌ0.2Ｇａ0.8Ａｓスペーサ層１０５、膜厚１５ｎｍの
アンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層１０６、膜厚
２ｎｍのアンドープＡｌ 0.2Ｇａ0.8Ａｓスペーサ層１０
７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１２ｎｍの
Ａｌ0.2Ｇａ0.8Ａｓ電子供給層１０８、膜厚１５ｎｍの
アンドープＡｌ0. 2Ｇａ0.8Ａｓ層１０９、膜厚５０ｎｍ
のＣドープＧａＡｓ層１１０を順にＭＢＥ（molecular
beam epitaxy）法もしくはＭＯＣＶＤ（metal organic
chemical vapor deposition）法でエピタキシャル成長
する。図２はエピタキシャル成長後の構造を示す。
【００１４】次に作製したウェハ上にマスク１９１を形
成し、図３に示すようにＡｌＧａＡｓ層１０９をエッチ
ングストッパー層としてＧａＡｓ層１１０をエッチング
する。その後、その上にＳｉＯ2膜１８１、ドレイン電
極用とソース電極用のオーミックコンタクト部分が開口
したマスク１９２を順に形成し、図４に示すように、ド
ライエッチングにて垂直にＳｉＯ2膜１８１を除去す
る。その後、ＳｉＯ2膜１８１をマスクとしてバッファ
ー層１０３上の層１０４〜１０９を除去する。そして、
例えばバッファードフッ酸（ＢＨＦ）でＳｉＯ2膜１８
１を一部削ることにより図５の構造を得る。この時、Ｓ
ｉＯ2膜１８１を削る距離は、層１０４〜１０９からな
る活性層の合計膜厚以上、上記の例では、４０ｎｍ以上
とすることで良好なコンタクト抵抗の改善が可能とな
る。尚、ゲート電極に近づくに従い、耐圧が低下する傾
向があるため、ゲート電極までの距離は十分に確保する
必要がある。実用的には、活性層端部からゲート電極ま
での半分程度の距離までにするのが望ましい。さらに、
ＡｌＧａＡｓバッファー層１０３上にＳｉＯ2膜１８１
をマスクとして、Ｓｉを４×１０18ｃｍ-3ドープしたＧ
ａＡｓ層１２０をＭＯＣＶＤ装置内で成長温度５００℃
にて選択成長する。この図６はＧａＡｓ層１２０形成後
の構造である。
成し、図３に示すようにＡｌＧａＡｓ層１０９をエッチ
ングストッパー層としてＧａＡｓ層１１０をエッチング
する。その後、その上にＳｉＯ2膜１８１、ドレイン電
極用とソース電極用のオーミックコンタクト部分が開口
したマスク１９２を順に形成し、図４に示すように、ド
ライエッチングにて垂直にＳｉＯ2膜１８１を除去す
る。その後、ＳｉＯ2膜１８１をマスクとしてバッファ
ー層１０３上の層１０４〜１０９を除去する。そして、
例えばバッファードフッ酸（ＢＨＦ）でＳｉＯ2膜１８
１を一部削ることにより図５の構造を得る。この時、Ｓ
ｉＯ2膜１８１を削る距離は、層１０４〜１０９からな
る活性層の合計膜厚以上、上記の例では、４０ｎｍ以上
とすることで良好なコンタクト抵抗の改善が可能とな
る。尚、ゲート電極に近づくに従い、耐圧が低下する傾
向があるため、ゲート電極までの距離は十分に確保する
必要がある。実用的には、活性層端部からゲート電極ま
での半分程度の距離までにするのが望ましい。さらに、
ＡｌＧａＡｓバッファー層１０３上にＳｉＯ2膜１８１
をマスクとして、Ｓｉを４×１０18ｃｍ-3ドープしたＧ
ａＡｓ層１２０をＭＯＣＶＤ装置内で成長温度５００℃
にて選択成長する。この図６はＧａＡｓ層１２０形成後
の構造である。
【００１５】その後、ｐ+ＧａＡｓ層１１０上にゲート
電極１７１、ソース部分、ドレイン部分にそれぞれ電極
１７２、１７３を形成し、図１の構造を得る。
電極１７１、ソース部分、ドレイン部分にそれぞれ電極
１７２、１７３を形成し、図１の構造を得る。
【００１６】以上のようにオーミックコンタクト層であ
るＧａＡｓ層１２０を活性層の最上層であるＡｌＧａＡ
ｓ層１０９上に一部延在するように形成したことによ
り、図７に示すように、従来構造ではＲ２、Ｒ３のみを
経由してチャネルの駆動部分に流れていた電流を、電流
経路Ｒ１を追加したことにより、コンタクト抵抗として
０．１Ω・ｍｍ程度の低減が可能となった。
るＧａＡｓ層１２０を活性層の最上層であるＡｌＧａＡ
ｓ層１０９上に一部延在するように形成したことによ
り、図７に示すように、従来構造ではＲ２、Ｒ３のみを
経由してチャネルの駆動部分に流れていた電流を、電流
経路Ｒ１を追加したことにより、コンタクト抵抗として
０．１Ω・ｍｍ程度の低減が可能となった。
【００１７】以上の説明では、ゲート電極はＳｉＯ2膜
１８１除去後に形成していたが、ゲート層１１０のパタ
ーニング前にゲート電極を所望形状に形成し、該形成さ
れたゲート電極をマスクとしてゲート層１１０のパター
ニングを行っても良い。又、マスクに使用したＳｉＯ2
膜１８１は全て除去する必要はなく、後からゲート電極
を形成する場合には、ゲート層上のＳｉＯ2膜１８１を
除去し、その開口部にゲート電極を形成することも可能
である。又、各層の組成、膜厚についても例示的に示し
たものであり、もちろんこれに限定されるものではな
い。
１８１除去後に形成していたが、ゲート層１１０のパタ
ーニング前にゲート電極を所望形状に形成し、該形成さ
れたゲート電極をマスクとしてゲート層１１０のパター
ニングを行っても良い。又、マスクに使用したＳｉＯ2
膜１８１は全て除去する必要はなく、後からゲート電極
を形成する場合には、ゲート層上のＳｉＯ2膜１８１を
除去し、その開口部にゲート電極を形成することも可能
である。又、各層の組成、膜厚についても例示的に示し
たものであり、もちろんこれに限定されるものではな
い。
【００１８】又、上記の説明では、ゲート領域にｐｎ接
合を有するＪＦＥＴ（Junction Field Effect Transist
or）について説明したが、本発明はこれに限定されるも
のではなく、図９に示されるような通常のＨＥＭＴやＨ
ＪＦＥＴにも適用しうるものであり、例えば、ＡｌＧａ
Ａｓ層１０９としてＡｌ組成が０．３以上の場合に本発
明のオーミックコンタクト層構造を適用することは、コ
ンタクト抵抗の低減のために有効である。
合を有するＪＦＥＴ（Junction Field Effect Transist
or）について説明したが、本発明はこれに限定されるも
のではなく、図９に示されるような通常のＨＥＭＴやＨ
ＪＦＥＴにも適用しうるものであり、例えば、ＡｌＧａ
Ａｓ層１０９としてＡｌ組成が０．３以上の場合に本発
明のオーミックコンタクト層構造を適用することは、コ
ンタクト抵抗の低減のために有効である。
【００１９】
【発明の効果】以上本発明によれば、再成長埋め込みに
より形成されるオーミックコンタクト層の一部を活性層
上に延在するように形成したことで、該延在部分で新た
な電流経路を確保し、コンタクト抵抗の低減に寄与する
ことができる。
より形成されるオーミックコンタクト層の一部を活性層
上に延在するように形成したことで、該延在部分で新た
な電流経路を確保し、コンタクト抵抗の低減に寄与する
ことができる。
【図１】本発明の一実施形態になる電界効果トランジス
タの概略断面図である。
タの概略断面図である。
【図２】本発明の一実施形態になる電界効果トランジス
タの製造工程を示す概略断面図である。
タの製造工程を示す概略断面図である。
【図３】本発明の一実施形態になる電界効果トランジス
タの製造工程を示す概略断面図である。
タの製造工程を示す概略断面図である。
【図４】本発明の一実施形態になる電界効果トランジス
タの製造工程を示す概略断面図である。
タの製造工程を示す概略断面図である。
【図５】本発明の一実施形態になる電界効果トランジス
タの製造工程を示す概略断面図である。
タの製造工程を示す概略断面図である。
【図６】本発明の一実施形態になる電界効果トランジス
タの製造工程を示す概略断面図である。
タの製造工程を示す概略断面図である。
【図７】本発明の作用を説明する概略図である。
【図８】従来の電界効果トランジスタの一例を示す概略
断面図である。
断面図である。
【図９】従来の電界効果トランジスタの他の一例を示す
概略断面図である。
概略断面図である。
１０１ 基板
１０２、１０３ バッファー層
１０４、１０８ 電子供給層
１０５、１０７ スペーサ層
１０６ チャネル層
１０９ ＡｌＧａＡｓ層
１１０ p+ＧａＡｓ層
１２０ オーミックコンタクト層
１７１ ゲート電極
１７２ ソース電極
１７３ ドレイン電極
１８１ マスク層
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/337 - 21/338
H01L 27/095
H01L 27/098
H01L 29/775 - 29/778
H01L 29/80 - 29/812
Claims (10)
- 【請求項１】 半絶縁性化合物半導体基板上に、エピタ
キシャル成長させたバッファ層、活性層とを有し、該活
性層上にゲート電極を有し、該活性層のソース及びドレ
イン領域が除去された後、ソース・ドレイン電極用のオ
ーミックコンタクト層が再成長形成された電界効果トラ
ンジスタにおいて、該オーミックコンタクト層の一部が
活性層端部から前記バッファ層上に形成される活性層の
合計膜厚以上の距離まで前記活性層上に延在しているこ
とを特徴とする電界効果トランジスタ。 - 【請求項２】 前記オーミックコンタクト層の一部が前
記活性層上に延在する長さは、活性層端部からゲート電
極までの距離の半分以下であることを特徴とする請求項
１に記載の電界効果トランジスタ。 - 【請求項３】 ゲート電極が活性層とは異なる導電型の
エピタキシャル層を介して前記活性層上に形成されてい
ることを特徴とする請求項１又は２に記載の電界効果ト
ランジスタ。 - 【請求項４】 ゲート電極の形成される活性層上層がＡ
ｌＧａＡｓからなる半導体層であり、該ＡｌＧａＡｓ層
中のＡｌ組成が０．３以上であることを特徴とする請求
項１又は２に記載の電界効果トランジスタ。 - 【請求項５】 半絶縁性化合物半導体基板上に、バッフ
ァ層及び活性層とをエピタキシャル成長させる工程、ソ
ース及びドレイン電極形成領域を開口するマスク層を形
成する工程、該マスク層を用いて前記活性層を選択的に
除去する工程、前記マスク層を一部除去し、前記活性層
表面の端部から該活性層の一部を露出させる工程、及び
ソース及びドレイン電極用のオーミックコンタクト層を
前記一部除去したマスク層を用いてバッファ層及び前記
露出した活性層上に選択成長させる工程、を有する電界
効果トランジスタの製造方法。 - 【請求項６】 前記マスク層の一部を除去し、前記活性
層表面の端部から該活性層の一部を露出させる工程にお
けるマスク層の除去は、該除去領域の活性層表面端部か
らの距離が前記バッファ層上に形成される活性層の合計
膜厚以上になるように行うことを特徴とする請求項５に
記載の電界効果トランジスタの製造方法。 - 【請求項７】 半絶縁性化合物半導体基板上に、バッフ
ァ層及び活性層とをエピタキシャル成長させる工程にお
いて、該活性層上に活性層とは導電型の異なるエピタキ
シャル層を更に成長させ、該導電型の異なるエピタキシ
ャル層を所望形状にパターニングした後、前記マスク層
の形成を行うことを特徴とする請求項５又は６に記載の
電界効果トランジスタの製造方法。 - 【請求項８】 前記導電型の異なるエピタキシャル層を
所望形状にパターニングするに際して、パターニング前
に該エピタキシャル層上にゲート電極を形成し、該ゲー
ト電極をマスクに前記エピタキシャル層のパターニング
を行うことを特徴とする請求項７に記載の電界効果トラ
ンジスタの製造方法。 - 【請求項９】 前記導電型の異なるエピタキシャル層を
所望形状にパターニングするに際して、レジストマスク
を用いて該エピタキシャル層のパターニングを行い、前
記オーミックコンタクト層の形成後に、該オーミックコ
ンタクト層形成に使用したマスク層の一部又は全てを除
去して、前記導電型の異なるエピタキシャル層上にゲー
ト電極を形成することを特徴とする請求項７に記載の電
界効果トランジスタの製造方法。 - 【請求項１０】 活性層上層はＡｌ組成が０．３以上で
あるＡｌＧａＡｓからなる半導体層であり、該ＡｌＧａ
Ａｓ層の上に直接ゲート電極を形成することを特徴とす
る請求項５又は６に記載の電界効果トランジスタの製造
方法。
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| JP2000051963A JP3381787B2 (ja) | 2000-02-28 | 2000-02-28 | 半導体装置およびその製造方法 |
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| US20010019123A1 (en) | 2001-09-06 |
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