JP3360195B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
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Description
【０００１】
【産業上の利用分野】本発明は、ソース領域およびドレ
イン領域がドーパントのイオン注入によって形成された
化合物半導体電界効果トランジスタに関する。
イン領域がドーパントのイオン注入によって形成された
化合物半導体電界効果トランジスタに関する。
【０００２】
【従来の技術】化合物半導体電界効果トランジスタ（Ｆ
ＥＴ，ＭＥＳＦＥＴ）はＳｉ素子では実現不可能な高速
動作が可能であるため、高周波素子、高速演算素子等に
用いられているが、素子特性を更に向上するためには、
素子寸法の微細化が求められている。化合物半導体電界
効果トランジスタの中でも、ゲート電極を形成した後
に、そのゲート電極をマスクにしてソース領域とドレイ
ン領域をドーパントのイオン注入によって形成する自己
整合型電界効果トランジスタは素子製造工程におけるマ
スク合わせのマージンを少なくできるため、微細化に適
している。
ＥＴ，ＭＥＳＦＥＴ）はＳｉ素子では実現不可能な高速
動作が可能であるため、高周波素子、高速演算素子等に
用いられているが、素子特性を更に向上するためには、
素子寸法の微細化が求められている。化合物半導体電界
効果トランジスタの中でも、ゲート電極を形成した後
に、そのゲート電極をマスクにしてソース領域とドレイ
ン領域をドーパントのイオン注入によって形成する自己
整合型電界効果トランジスタは素子製造工程におけるマ
スク合わせのマージンを少なくできるため、微細化に適
している。
【０００３】しかし、ゲート電極のみをマスクにしてド
ーパントをイオン注入してソース領域およびドレイン領
域を形成する場合、注入されたドーパントが、その後行
われる活性化アニールの際に拡散してドーパント分布を
変化することになる。
ーパントをイオン注入してソース領域およびドレイン領
域を形成する場合、注入されたドーパントが、その後行
われる活性化アニールの際に拡散してドーパント分布を
変化することになる。
【０００４】図７は、従来の電界効果型トランジスタの
構成説明図（１）である。この図において、２１は基
板、２２はゲート電極、２３はソース領域、２４はドレ
イン領域、２５はソース電極、２６はドレイン電極であ
る。
構成説明図（１）である。この図において、２１は基
板、２２はゲート電極、２３はソース領域、２４はドレ
イン領域、２５はソース電極、２６はドレイン電極であ
る。
【０００５】この従来の電界効果型トランジスタにおい
ては、基板２１の上にゲート電極２２を形成し、このゲ
ート電極２２をマスクにしてドーパントをソース領域２
３とドレイン領域２４にイオン注入して、熱アニールす
ることによってイオン注入したドーパントを活性化し、
このソース領域２３とドレイン領域２４の上に、ソース
電極２５とドレイン電極２６を形成している。
ては、基板２１の上にゲート電極２２を形成し、このゲ
ート電極２２をマスクにしてドーパントをソース領域２
３とドレイン領域２４にイオン注入して、熱アニールす
ることによってイオン注入したドーパントを活性化し、
このソース領域２３とドレイン領域２４の上に、ソース
電極２５とドレイン電極２６を形成している。
【０００６】ところが、イオン注入したドーパントを活
性化するために熱処理を行う際、ドーパントが基板中を
拡散して、ゲート電極２２の下側まで高キャリア濃度領
域が拡がってしまい、ゲート電極２２とソース領域２３
またはドレイン領域２４の間に漏れ電流が大きくなり、
素子特性が劣化するという問題があった。
性化するために熱処理を行う際、ドーパントが基板中を
拡散して、ゲート電極２２の下側まで高キャリア濃度領
域が拡がってしまい、ゲート電極２２とソース領域２３
またはドレイン領域２４の間に漏れ電流が大きくなり、
素子特性が劣化するという問題があった。
【０００７】この現象を防ぐために、実際には、ゲート
電極２２の側壁に絶縁膜等でサイドウォールを形成し
て、このゲート電極２２とサイドウォールをマスクにし
てドーパントをイオン注入している。
電極２２の側壁に絶縁膜等でサイドウォールを形成し
て、このゲート電極２２とサイドウォールをマスクにし
てドーパントをイオン注入している。
【０００８】図８は、従来の電界効果型トランジスタの
構成説明図（２）である。この図において、３１は基
板、３２はゲート電極、３３はサイドウォール、３４は
ソース領域、３５はドレイン領域、３６はソース電極、
３７はドレイン電極である。
構成説明図（２）である。この図において、３１は基
板、３２はゲート電極、３３はサイドウォール、３４は
ソース領域、３５はドレイン領域、３６はソース電極、
３７はドレイン電極である。
【０００９】この従来の電界効果型トランジスタにおい
ては、基板３１の上にゲート電極３２を形成し、このゲ
ート電極３２の側壁にサイドウォール３３を形成し、こ
のゲート電極３２とサイドウォール３３をマスクにして
ドーパントをソース領域３４とドレイン領域３５にイオ
ン注入して、熱アニールすることによってイオン注入し
たドーパントを活性化し、このソース領域３４とドレイ
ン領域３５の上に、ソース電極３６とドレイン電極３７
を形成している。
ては、基板３１の上にゲート電極３２を形成し、このゲ
ート電極３２の側壁にサイドウォール３３を形成し、こ
のゲート電極３２とサイドウォール３３をマスクにして
ドーパントをソース領域３４とドレイン領域３５にイオ
ン注入して、熱アニールすることによってイオン注入し
たドーパントを活性化し、このソース領域３４とドレイ
ン領域３５の上に、ソース電極３６とドレイン電極３７
を形成している。
【００１０】このように、ゲート電極３２にサイドウォ
ール３３を形成し、これをマスクにしてドーパントをソ
ース領域３４とドレイン領域３５にイオン注入すると、
前述の問題を解決することができるが、ソース領域３４
とドレイン領域３５のイオン注入領域の距離を離すこと
が必要になるため、微細化または高集積化を達成するこ
とが困難になるという問題が生じていた。
ール３３を形成し、これをマスクにしてドーパントをソ
ース領域３４とドレイン領域３５にイオン注入すると、
前述の問題を解決することができるが、ソース領域３４
とドレイン領域３５のイオン注入領域の距離を離すこと
が必要になるため、微細化または高集積化を達成するこ
とが困難になるという問題が生じていた。
【００１１】
【発明が解決しようとする課題】以上述べたように、従
来の電界効果トランジスタにおいては、ソース領域とド
レイン領域にイオン注入したドーパントの拡散による漏
れ電流を少なくすることと、ゲート電極とソース領域ま
たはドレイン領域の間の距離を短くして高集積化するこ
とを両立することができなかった。本発明は、この問題
を解決して、微細化することが可能で、素子特性が優れ
た電界効果トランジスタを提供することを目的とする。
来の電界効果トランジスタにおいては、ソース領域とド
レイン領域にイオン注入したドーパントの拡散による漏
れ電流を少なくすることと、ゲート電極とソース領域ま
たはドレイン領域の間の距離を短くして高集積化するこ
とを両立することができなかった。本発明は、この問題
を解決して、微細化することが可能で、素子特性が優れ
た電界効果トランジスタを提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明にかかる電界効果
トランジスタにおいては、ソース領域およびドレイン領
域がＭｇ，Ｂｅ，Ｓｉ等のドーパントのイオン注入によ
って形成された化合物半導体電界効果トランジスタにお
いて、少なくともソース領域とゲート電極またはドレイ
ン領域とゲート電極の間の領域は含み、ゲート電極下は
含まない領域に、ソース領域およびドレイン領域に注入
されたドーパントの拡散を抑制する働きを有し、化合物
半導体結晶内において電気的に不活性なＦ，Ａｒ等のイ
オンが注入されている構成を採用した。
トランジスタにおいては、ソース領域およびドレイン領
域がＭｇ，Ｂｅ，Ｓｉ等のドーパントのイオン注入によ
って形成された化合物半導体電界効果トランジスタにお
いて、少なくともソース領域とゲート電極またはドレイ
ン領域とゲート電極の間の領域は含み、ゲート電極下は
含まない領域に、ソース領域およびドレイン領域に注入
されたドーパントの拡散を抑制する働きを有し、化合物
半導体結晶内において電気的に不活性なＦ，Ａｒ等のイ
オンが注入されている構成を採用した。
【００１３】この場合、ゲート長がチャネル層厚に比較
して長いときは、少なくともソース領域とゲート電極の
間またはドレイン領域とゲート電極の間の領域は含み、
ゲート電極下は含まない領域に、ソース領域とドレイン
領域にイオン注入されたアクセプタの拡散を抑制する働
きを有し、半導体結晶内において電気的に不活性なイオ
ンをチャネル層より浅い深さまで注入して、深くまでイ
オン注入する場合に発生する半導体活性層の損傷を防い
だ状態で、水平方向のゲート漏れ電流を低減することが
できる。
して長いときは、少なくともソース領域とゲート電極の
間またはドレイン領域とゲート電極の間の領域は含み、
ゲート電極下は含まない領域に、ソース領域とドレイン
領域にイオン注入されたアクセプタの拡散を抑制する働
きを有し、半導体結晶内において電気的に不活性なイオ
ンをチャネル層より浅い深さまで注入して、深くまでイ
オン注入する場合に発生する半導体活性層の損傷を防い
だ状態で、水平方向のゲート漏れ電流を低減することが
できる。
【００１４】また、この場合、ゲート長がチャネル層厚
に比較して短いときは、少なくともソース領域とゲート
電極の間またはドレイン領域とゲート電極の間の領域は
含み、ゲート電極下は含まない領域に、ソース領域とド
レイン領域にイオン注入されたアクセプタの拡散を抑制
する働きを有し、半導体結晶内において電気的に不活性
なイオンをチャネル層と同じ深さまたはチャネル層より
深く注入して、垂直方向と水平方向のゲート漏れ電流を
低減することができる。
に比較して短いときは、少なくともソース領域とゲート
電極の間またはドレイン領域とゲート電極の間の領域は
含み、ゲート電極下は含まない領域に、ソース領域とド
レイン領域にイオン注入されたアクセプタの拡散を抑制
する働きを有し、半導体結晶内において電気的に不活性
なイオンをチャネル層と同じ深さまたはチャネル層より
深く注入して、垂直方向と水平方向のゲート漏れ電流を
低減することができる。
【００１５】この場合、半導体基板上にバッファ層を介
してＩｎy Ｇａ1-y Ａｓ（０≦ｙ≦０．３），Ａｌx Ｇ
ａ1-x Ａｓ，ＧａＡｓを積層した構造の上にドーパント
をイオン注入してソース領域とドレイン領域を形成する
ことができる。Ｉｎy Ｇａ1-y ＡｓのＩｎの組成比を
（０≦ｙ≦０．３）に限定した理由は、Ｉｎの組成比を
０．３より大きくすると、結晶に転位を生じ特性が劣化
するためである。また、Ａｌx Ｇａ1-x ＡｓのＡｌ組成
ｘを０．５以上にすると、Ａｒを用いた場合にもドーパ
ントの拡散を有効に抑制することができる。
してＩｎy Ｇａ1-y Ａｓ（０≦ｙ≦０．３），Ａｌx Ｇ
ａ1-x Ａｓ，ＧａＡｓを積層した構造の上にドーパント
をイオン注入してソース領域とドレイン領域を形成する
ことができる。Ｉｎy Ｇａ1-y ＡｓのＩｎの組成比を
（０≦ｙ≦０．３）に限定した理由は、Ｉｎの組成比を
０．３より大きくすると、結晶に転位を生じ特性が劣化
するためである。また、Ａｌx Ｇａ1-x ＡｓのＡｌ組成
ｘを０．５以上にすると、Ａｒを用いた場合にもドーパ
ントの拡散を有効に抑制することができる。
【００１６】
【作用】本発明の、半導体基板上にソース領域およびド
レイン領域がドーパントのイオン注入によって形成され
た電界効果トランジスタにおいては、少なくともソース
領域とゲート電極の間またはドレイン領域とゲート電極
の間の領域は含み、ゲート電極下は含まない領域に、ソ
ース領域とドレイン領域に注入されたドーパントの拡散
を抑制する働きを有し、半導体結晶内において電気的に
不活性なイオンを注入することによって、ソース領域と
ドレイン領域に注入されたドーパントの拡散に起因する
ゲート漏れ電流を増大させることなく、ソース領域とゲ
ート電極間およびドレイン領域とゲート電極の間の距離
を短縮することを可能にした。
レイン領域がドーパントのイオン注入によって形成され
た電界効果トランジスタにおいては、少なくともソース
領域とゲート電極の間またはドレイン領域とゲート電極
の間の領域は含み、ゲート電極下は含まない領域に、ソ
ース領域とドレイン領域に注入されたドーパントの拡散
を抑制する働きを有し、半導体結晶内において電気的に
不活性なイオンを注入することによって、ソース領域と
ドレイン領域に注入されたドーパントの拡散に起因する
ゲート漏れ電流を増大させることなく、ソース領域とゲ
ート電極間およびドレイン領域とゲート電極の間の距離
を短縮することを可能にした。
【００１７】従来から、ＧａＡｓ電界効果トランジスタ
において、ソース領域とゲート電極の間およびドレイン
領域とゲート電極の間に、チャネルのドーピング濃度と
ソース領域またはドレイン領域のドーピング濃度の中間
の低ドーピング濃度を有する領域を設けた構造（ＬＤＤ
構造）が用いられているが、本発明においては、ソース
領域とゲート電極の間およびドレイン領域とゲート電極
の間にはドーピングをしていないため、ゲート漏れ電流
の抑制効果が大きい。
において、ソース領域とゲート電極の間およびドレイン
領域とゲート電極の間に、チャネルのドーピング濃度と
ソース領域またはドレイン領域のドーピング濃度の中間
の低ドーピング濃度を有する領域を設けた構造（ＬＤＤ
構造）が用いられているが、本発明においては、ソース
領域とゲート電極の間およびドレイン領域とゲート電極
の間にはドーピングをしていないため、ゲート漏れ電流
の抑制効果が大きい。
【００１８】基板の深さ方向へのＳｉの拡散を抑制して
Ｓｉプロファイルを急峻にするために、ゲート電極下の
チャネル層を含む領域にもＦを注入したＭＥＳＦＥＴは
公知であるが（特開平３−１０６０３５号公報参照）、
本発明ではゲート電極下にはドーパントの拡散を抑制す
るイオンを注入しない。本発明においては、ソース領域
またはドレイン領域からゲート領域へのドーパントの横
方向の拡散を抑制することを目的としているために、ゲ
ート電極下へはドーパントの拡散を抑制するイオンを注
入する必要がないからである。チャネル層へ余分なイオ
ンを注入することは、注入により結晶に与える損傷を増
加させると共に、素子動作時にチャネル層を走行するキ
ャリアの散乱体を増加させることになるので望ましくな
い。
Ｓｉプロファイルを急峻にするために、ゲート電極下の
チャネル層を含む領域にもＦを注入したＭＥＳＦＥＴは
公知であるが（特開平３−１０６０３５号公報参照）、
本発明ではゲート電極下にはドーパントの拡散を抑制す
るイオンを注入しない。本発明においては、ソース領域
またはドレイン領域からゲート領域へのドーパントの横
方向の拡散を抑制することを目的としているために、ゲ
ート電極下へはドーパントの拡散を抑制するイオンを注
入する必要がないからである。チャネル層へ余分なイオ
ンを注入することは、注入により結晶に与える損傷を増
加させると共に、素子動作時にチャネル層を走行するキ
ャリアの散乱体を増加させることになるので望ましくな
い。
【００１９】本発明の電界効果トランジスタにおけるド
ーパント拡散抑制イオンを注入する深さは、下記の２種
類に分けられる。
ーパント拡散抑制イオンを注入する深さは、下記の２種
類に分けられる。
【００２０】その一つは、ドーパント拡散抑制イオンを
チャネル層厚と同じ深さまたはチャネル層厚以上の深さ
まで注入するものである。これは、ゲート長が短い電界
効果トランジスタに有効である。何故ならば、ゲート長
が短い場合には、水平方向のゲート漏れ電流とともに垂
直方向のゲート漏れ電流が素子特性に及ぼす影響が大き
いため、チャネル層厚と同じまたはそれを越える深さま
でドーパント拡散抑制イオンを注入して、ドーパント活
性化アニールによるドーパントの垂直方向と水平方向の
拡散を抑制する必要があるからである。
チャネル層厚と同じ深さまたはチャネル層厚以上の深さ
まで注入するものである。これは、ゲート長が短い電界
効果トランジスタに有効である。何故ならば、ゲート長
が短い場合には、水平方向のゲート漏れ電流とともに垂
直方向のゲート漏れ電流が素子特性に及ぼす影響が大き
いため、チャネル層厚と同じまたはそれを越える深さま
でドーパント拡散抑制イオンを注入して、ドーパント活
性化アニールによるドーパントの垂直方向と水平方向の
拡散を抑制する必要があるからである。
【００２１】他の一つは、ドーパント拡散抑制イオンを
チャネル層より浅い領域に注入するものである。これ
は、ゲート長がチャネル層厚に比べて充分に長い電界効
果トランジスタに有効である。何故ならば、ゲート長が
長い場合には、垂直方向のゲート漏れ電流の素子特性に
対する影響が小さいために、ドーパント活性化アニール
によるドーパントの水平方向の拡散を抑制して、ゲート
電極近傍とソース領域またはドレイン領域の間に流れる
水平方向のゲート漏れ電流を抑制すればよいからであ
る。
チャネル層より浅い領域に注入するものである。これ
は、ゲート長がチャネル層厚に比べて充分に長い電界効
果トランジスタに有効である。何故ならば、ゲート長が
長い場合には、垂直方向のゲート漏れ電流の素子特性に
対する影響が小さいために、ドーパント活性化アニール
によるドーパントの水平方向の拡散を抑制して、ゲート
電極近傍とソース領域またはドレイン領域の間に流れる
水平方向のゲート漏れ電流を抑制すればよいからであ
る。
【００２２】従って、この場合は、ドーパント拡散抑制
イオンを浅く注入するだけでよい。この場合、ドーパン
ト拡散抑制イオンを深く注入すると、それに付随する結
晶への損傷の増加の方が深刻な影響を生じることになる
ため、長ゲート電界効果トランジスタに対しては、ドー
パント拡散抑制イオンを浅く注入する。
イオンを浅く注入するだけでよい。この場合、ドーパン
ト拡散抑制イオンを深く注入すると、それに付随する結
晶への損傷の増加の方が深刻な影響を生じることになる
ため、長ゲート電界効果トランジスタに対しては、ドー
パント拡散抑制イオンを浅く注入する。
【００２３】本発明におけるドーパント拡散抑制効果
は、活性化アニール前後の注入ドーパントのプロファイ
ルを比較することによって確認することができる。
は、活性化アニール前後の注入ドーパントのプロファイ
ルを比較することによって確認することができる。
【００２４】図１は、ＧａＡｓ：Ｍｇ中へのＦのイオン
注入によるドーパント拡散抑制効果説明図である。この
図の横軸は深さを示し、縦軸はＭｇ濃度を示している。
注入によるドーパント拡散抑制効果説明図である。この
図の横軸は深さを示し、縦軸はＭｇ濃度を示している。
【００２５】この図は、ＧａＡｓにｐ型ドーパントとし
てＭｇを用い、ドーパント拡散抑制イオンとしてＦを注
入したときの、活性化アニール前後のＳＩＭＳ分析によ
るＭｇの深さ方向の分布を示している。
てＭｇを用い、ドーパント拡散抑制イオンとしてＦを注
入したときの、活性化アニール前後のＳＩＭＳ分析によ
るＭｇの深さ方向の分布を示している。
【００２６】Ｍｇのみを注入した場合は、アニール後の
Ｍｇ分布は、アニール前のＭｇ分布に比して大きく拡散
しているのに対して、Ｆイオンを注入した場合のＭｇ分
布をみると、Ｍｇの拡散が抑制されていることが明らか
である。なお、Ｍｇの代わりに、Ｂｅ（２０ＫｅＶ，１
×１０15ｃｍ-2）を用い、Ｆの代わりにＡｒ（５０Ｋｅ
Ｖ，１×１０15ｃｍ-2）を用いても略同様の結果が得ら
れる。また、ｎ型ドーパントとしてＳｉを用いた場合に
も同様の結果が得られる。
Ｍｇ分布は、アニール前のＭｇ分布に比して大きく拡散
しているのに対して、Ｆイオンを注入した場合のＭｇ分
布をみると、Ｍｇの拡散が抑制されていることが明らか
である。なお、Ｍｇの代わりに、Ｂｅ（２０ＫｅＶ，１
×１０15ｃｍ-2）を用い、Ｆの代わりにＡｒ（５０Ｋｅ
Ｖ，１×１０15ｃｍ-2）を用いても略同様の結果が得ら
れる。また、ｎ型ドーパントとしてＳｉを用いた場合に
も同様の結果が得られる。
【００２７】図２は、ＡｌＧａＡｓ：Ｍｇ中へのＦのイ
オン注入によるドーパント拡散抑制効果説明図である。
この図の横軸は深さを示し、縦軸はＭｇ濃度を示してい
る。この図は、ＡｌＧａＡｓにｐ型ドーパントとしてＭ
ｇを用い、ドーパント拡散抑制イオンとしてＦイオンを
注入した場合の、ＳＩＭＳ分析によるＭｇの深さ方向の
分布である。
オン注入によるドーパント拡散抑制効果説明図である。
この図の横軸は深さを示し、縦軸はＭｇ濃度を示してい
る。この図は、ＡｌＧａＡｓにｐ型ドーパントとしてＭ
ｇを用い、ドーパント拡散抑制イオンとしてＦイオンを
注入した場合の、ＳＩＭＳ分析によるＭｇの深さ方向の
分布である。
【００２８】Ｍｇのみを注入した場合はアニールにより
Ｍｇが大きく拡散しているのに対して、Ｆイオンをイオ
ン注入した場合はＭｇの拡散が抑制されており、Ｆの拡
散抑制効果は明らかである。また、ドーパント拡散抑制
イオンとしてＡｒを用いた場合にも、Ａｌx Ｇａ1- x Ａ
ｓ組成ｘが０．５以上のときは、ＭｇまたはＢｅの拡散
を抑制する効果が得られる。
Ｍｇが大きく拡散しているのに対して、Ｆイオンをイオ
ン注入した場合はＭｇの拡散が抑制されており、Ｆの拡
散抑制効果は明らかである。また、ドーパント拡散抑制
イオンとしてＡｒを用いた場合にも、Ａｌx Ｇａ1- x Ａ
ｓ組成ｘが０．５以上のときは、ＭｇまたはＢｅの拡散
を抑制する効果が得られる。
【００２９】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図３は、第１実施例の電界効果トランジ
スタの構成説明図である。この図において、１は基板、
２はゲート電極、３，４はドーパント拡散抑制イオン注
入領域、６はソース領域、７はドレイン領域、８はソー
ス電極、９はドレイン電極である。なお、５，５1 は後
述する製造方法との関係で欠番になっている。
スタの構成説明図である。この図において、１は基板、
２はゲート電極、３，４はドーパント拡散抑制イオン注
入領域、６はソース領域、７はドレイン領域、８はソー
ス電極、９はドレイン電極である。なお、５，５1 は後
述する製造方法との関係で欠番になっている。
【００３０】この実施例のゲート長が短い電界効果型ト
ランジスタにおいては、基板１の上にゲート電極２を形
成し、このゲート電極２をマスクにして、後にソース領
域６とドレイン領域７を形成するために注入するドーパ
ントの拡散を抑制する働きを有し、基板１に対して電気
的に不活性なイオンをチャネル層と同じ深さまたはチャ
ネル層ＣＨより深く注入してドーパント拡散抑制イオン
注入領域３，４を形成し、図示されていないゲート電極
２のサイドウォールをマスクにしてドーパントをイオン
注入してソース領域６とドレイン領域７を形成し、熱ア
ニールすることによってイオン注入したドーパントを活
性化し、その後、ソース領域６とドレイン領域７の上
に、ソース電極８とドレイン電極９を形成する。
ランジスタにおいては、基板１の上にゲート電極２を形
成し、このゲート電極２をマスクにして、後にソース領
域６とドレイン領域７を形成するために注入するドーパ
ントの拡散を抑制する働きを有し、基板１に対して電気
的に不活性なイオンをチャネル層と同じ深さまたはチャ
ネル層ＣＨより深く注入してドーパント拡散抑制イオン
注入領域３，４を形成し、図示されていないゲート電極
２のサイドウォールをマスクにしてドーパントをイオン
注入してソース領域６とドレイン領域７を形成し、熱ア
ニールすることによってイオン注入したドーパントを活
性化し、その後、ソース領域６とドレイン領域７の上
に、ソース電極８とドレイン電極９を形成する。
【００３１】このように、ソース領域とゲート電極の間
とドレイン領域とゲート電極の間に、チャネル層（Ｃ
Ｈ）の厚さより深くソース領域とドレイン領域に注入す
るドーパントの拡散を抑制する働きを有し、基板１に対
して電気的に不活性なイオンを注入すると、水平方向お
よび垂直方向のゲート漏れ電流を抑制して素子特性を劣
化させることなく集積度を上げることができる。
とドレイン領域とゲート電極の間に、チャネル層（Ｃ
Ｈ）の厚さより深くソース領域とドレイン領域に注入す
るドーパントの拡散を抑制する働きを有し、基板１に対
して電気的に不活性なイオンを注入すると、水平方向お
よび垂直方向のゲート漏れ電流を抑制して素子特性を劣
化させることなく集積度を上げることができる。
【００３２】図４、図５、図６は、第１実施例の電界効
果トランジスタの製造工程説明図であり、（Ａ）〜
（Ｇ）は各工程を示している。この図において、１は基
板、２はゲート電極、３，４はドーパント拡散抑制イオ
ン注入領域、５はＳｉＯ2 膜、５1 はサイドウォール、
６はソース領域、７はドレイン領域、８はソース電極、
９はドレイン電極である。
果トランジスタの製造工程説明図であり、（Ａ）〜
（Ｇ）は各工程を示している。この図において、１は基
板、２はゲート電極、３，４はドーパント拡散抑制イオ
ン注入領域、５はＳｉＯ2 膜、５1 はサイドウォール、
６はソース領域、７はドレイン領域、８はソース電極、
９はドレイン電極である。
【００３３】この製造工程説明図によって第１実施例の
電界効果トランジスタの製造方法を説明する。
電界効果トランジスタの製造方法を説明する。
【００３４】第１工程（図４（Ａ）参照） 半絶縁性ＧａＡｓ基板の上に、膜厚５００ｎｍのＧａＡ
ｓバッファ層、膜厚１０ｎｍのＩｎ0.2 Ｇａ0.8 Ａｓチ
ャネル層、膜厚３０ｎｍのＡｌ0.75Ｇａ0.25Ａｓ障壁
層、膜厚１０ｎｍのＧａＡｓキャップ層を積層する（こ
の実施例では、ここまでを「基板１」と呼ぶ）。基板１
の上に、スパッタによってＷＳｉゲートを形成し、これ
にフォトリソグラフィー技術を適用してゲート電極（ゲ
ート長０．８μｍ、ゲート幅１００μｍ）２を形成す
る。
ｓバッファ層、膜厚１０ｎｍのＩｎ0.2 Ｇａ0.8 Ａｓチ
ャネル層、膜厚３０ｎｍのＡｌ0.75Ｇａ0.25Ａｓ障壁
層、膜厚１０ｎｍのＧａＡｓキャップ層を積層する（こ
の実施例では、ここまでを「基板１」と呼ぶ）。基板１
の上に、スパッタによってＷＳｉゲートを形成し、これ
にフォトリソグラフィー技術を適用してゲート電極（ゲ
ート長０．８μｍ、ゲート幅１００μｍ）２を形成す
る。
【００３５】第２工程（図４（Ｂ）参照） ゲート電極２をマスクにして、後工程でソース領域６と
ドレイン領域７を形成するためにイオン注入するＭｇの
拡散を抑制する働きを有するＦをイオン注入（１５Ｋｅ
Ｖ，１×１０15ｃｍ-2）してドーパント拡散抑制イオン
注入領域３，４を形成する。
ドレイン領域７を形成するためにイオン注入するＭｇの
拡散を抑制する働きを有するＦをイオン注入（１５Ｋｅ
Ｖ，１×１０15ｃｍ-2）してドーパント拡散抑制イオン
注入領域３，４を形成する。
【００３６】第３工程（図４（Ｃ）参照） 全面にＳｉＯ2 膜（膜圧５０ｎｍ）５を堆積する。
【００３７】第４工程（図５（Ｄ）参照） ドライエッチングによってＳｉＯ2 膜５を異方性エッチ
ングして、ゲート電極２にサイドウォール５1 を形成す
る。
ングして、ゲート電極２にサイドウォール５1 を形成す
る。
【００３８】第５工程（図５（Ｅ）参照） ゲート電極２とサイドウォール５1 をマスクにしてＭｇ
をイオン注入（６０ＫｅＶ，１×１０15ｃｍ-2）してソ
ース領域６とドレイン領域７を形成する。
をイオン注入（６０ＫｅＶ，１×１０15ｃｍ-2）してソ
ース領域６とドレイン領域７を形成する。
【００３９】第６工程（図６（Ｆ）参照） ＳｉＯ2 膜５からなるサイドウォール５1 を除去し、次
いで、イオン注入したＭｇを活性化するために８００℃
で５秒間ランプアニールを施す。
いで、イオン注入したＭｇを活性化するために８００℃
で５秒間ランプアニールを施す。
【００４０】第７工程（図６（Ｇ）参照） その上にＡｕ／Ｚｎ／Ａｕを蒸着し、これをソース領域
６とドレイン領域７の上に残すようにパターニングして
ソース電極８とドレイン電極９を形成して電界効果トラ
ンジスタを完成する。
６とドレイン領域７の上に残すようにパターニングして
ソース電極８とドレイン電極９を形成して電界効果トラ
ンジスタを完成する。
【００４１】従来は、ソース領域とゲート電極の間また
はドレイン領域とゲート電極の間を２００〜２５０ｎｍ
にしていたのに対して、この実施例の電界効果トランジ
スタにおいては５０ｎｍに短縮することができる。ま
た、ゲート漏れ電流の増加は観測されなかった。
はドレイン領域とゲート電極の間を２００〜２５０ｎｍ
にしていたのに対して、この実施例の電界効果トランジ
スタにおいては５０ｎｍに短縮することができる。ま
た、ゲート漏れ電流の増加は観測されなかった。
【００４２】（第２実施例）この実施例は、半絶縁性Ｇ
ａＡｓ基板の上に直接ドーパント拡散抑制イオンとして
Ｆを注入し、ドーパントとしてＭｇをイオン注入してソ
ース領域とドレイン領域を形成する長ゲートＭＥＳＦＥ
Ｔを製造するものである。この実施例の工程は、第１実
施例の電界効果トランジスタの製造工程と同様であるか
ら、図４、図５、図６を参照することができる。
ａＡｓ基板の上に直接ドーパント拡散抑制イオンとして
Ｆを注入し、ドーパントとしてＭｇをイオン注入してソ
ース領域とドレイン領域を形成する長ゲートＭＥＳＦＥ
Ｔを製造するものである。この実施例の工程は、第１実
施例の電界効果トランジスタの製造工程と同様であるか
ら、図４、図５、図６を参照することができる。
【００４３】第１工程 半絶縁性ＧａＡｓ基板の上に、Ｍｇを注入して（５０Ｋ
ｅＶ，２×１０12ｃｍ -2）チャネル層を形成する。スパ
ッタ技術によってＷＳｉ膜を堆積し、このＷＳｉ膜をフ
ォトリソグラフィー技術によってパターニングすること
によってゲート電極（ゲート長０．８μｍ、ゲート幅１
００μｍ）を形成する。
ｅＶ，２×１０12ｃｍ -2）チャネル層を形成する。スパ
ッタ技術によってＷＳｉ膜を堆積し、このＷＳｉ膜をフ
ォトリソグラフィー技術によってパターニングすること
によってゲート電極（ゲート長０．８μｍ、ゲート幅１
００μｍ）を形成する。
【００４４】第２工程 このゲート電極をマスクにして基板にＦイオンを注入
（１５ＫｅＶ，１×１０ 15ｃｍ-2）してドーパント拡散
抑制イオン注入領域を形成する。
（１５ＫｅＶ，１×１０ 15ｃｍ-2）してドーパント拡散
抑制イオン注入領域を形成する。
【００４５】第３工程 全面にＳｉＯ2 膜（５０ｎｍ）を堆積する。
【００４６】第４工程 このＳｉＯ2 膜を異方性ドライエッチングして、ゲート
電極にＳｉＯ2 からなるサイドウォールを形成する。
電極にＳｉＯ2 からなるサイドウォールを形成する。
【００４７】第５工程 ゲート電極とサイドウォールをマスクにして、Ｍｇをイ
オン注入（６０ＫｅＶ，１×１０15ｃｍ-2）する。
オン注入（６０ＫｅＶ，１×１０15ｃｍ-2）する。
【００４８】第６工程 サイドウォールを除去した後、注入したＭｇイオンを活
性化するために８００℃で５秒間ランプアニールを施
す。
性化するために８００℃で５秒間ランプアニールを施
す。
【００４９】第７工程 最後に、Ａｕ／Ｚｎ／Ａｕを蒸着し、これをパターニン
グしてソース電極およびドレイン電極を形成してＧａＡ
ｓＭＥＳＦＥＴを完成する。
グしてソース電極およびドレイン電極を形成してＧａＡ
ｓＭＥＳＦＥＴを完成する。
【００５０】従来は、ソース領域とゲート電極の間また
はドレイン領域とゲート電極の間の距離を２００〜２５
０ｎｍにしていたのに対して、この実施例では、５０ｎ
ｍに短縮することができる。また、ゲート漏れ電流の増
加は観測されなかった。なお、Ｍｇの代わりに、Ｂｅ
（チャネル層形成には１５ＫｅＶ，２×１０12ｃｍ-2、
ソース領域、ドレイン領域の形成には２０ＫｅＶ，１×
１０15ｃｍ-2）を用い、Ｆの代わりにＡｒ（５０Ｋｅ
Ｖ，１×１０15ｃｍ-2）を用いても同様の結果が得られ
る。
はドレイン領域とゲート電極の間の距離を２００〜２５
０ｎｍにしていたのに対して、この実施例では、５０ｎ
ｍに短縮することができる。また、ゲート漏れ電流の増
加は観測されなかった。なお、Ｍｇの代わりに、Ｂｅ
（チャネル層形成には１５ＫｅＶ，２×１０12ｃｍ-2、
ソース領域、ドレイン領域の形成には２０ＫｅＶ，１×
１０15ｃｍ-2）を用い、Ｆの代わりにＡｒ（５０Ｋｅ
Ｖ，１×１０15ｃｍ-2）を用いても同様の結果が得られ
る。
【００５１】（第３実施例）この実施例は、ドーパント
拡散抑制イオンとしてＦを注入し、ドーパントとしてＭ
ｇをイオン注入してソース領域とドレイン領域を形成す
る短ゲート電界効果トランジスタを製造するものであ
る。
拡散抑制イオンとしてＦを注入し、ドーパントとしてＭ
ｇをイオン注入してソース領域とドレイン領域を形成す
る短ゲート電界効果トランジスタを製造するものであ
る。
【００５２】第１工程 半絶縁性ＧａＡｓ基板の上に、膜厚５００ｎｍのＧａＡ
ｓバッファ層、膜厚１０ｎｍのＩｎ0.2 Ｇａ0.8 Ａｓチ
ャネル層、膜厚３０ｎｍのＡｌ0.75Ｇａ0.25Ａｓ障壁
層、膜厚１０ｎｍのＧａＡｓキャップ層を積層する。ス
パッタ技術によってＷＳｉ膜を形成し、これをフォトリ
ソグラフィー技術によってパターニングすることによっ
てゲート電極（ゲート長０．３μｍ、ゲート幅１００μ
ｍ）を形成する。
ｓバッファ層、膜厚１０ｎｍのＩｎ0.2 Ｇａ0.8 Ａｓチ
ャネル層、膜厚３０ｎｍのＡｌ0.75Ｇａ0.25Ａｓ障壁
層、膜厚１０ｎｍのＧａＡｓキャップ層を積層する。ス
パッタ技術によってＷＳｉ膜を形成し、これをフォトリ
ソグラフィー技術によってパターニングすることによっ
てゲート電極（ゲート長０．３μｍ、ゲート幅１００μ
ｍ）を形成する。
【００５３】第２工程 ゲート電極をマスクにしてＦをイオン注入（２０Ｋｅ
Ｖ，１×１０15ｃｍ-2）してドーパント拡散抑制イオン
注入領域を形成する。
Ｖ，１×１０15ｃｍ-2）してドーパント拡散抑制イオン
注入領域を形成する。
【００５４】第３工程 全面にＳｉＯ2 膜（５０ｎｍ）を堆積する。
【００５５】第４工程 このＳｉＯ2 膜を異方性ドライエッチングして、ゲート
電極にＳｉＯ2 からなるサイドウォールを形成する。
電極にＳｉＯ2 からなるサイドウォールを形成する。
【００５６】第５工程 ゲート電極とサイドウォールをマスクにして基板中にＭ
ｇをイオン注入（６０ＫｅＶ，１×１０15ｃｍ-2）して
ソース領域とドレイン領域を形成する。
ｇをイオン注入（６０ＫｅＶ，１×１０15ｃｍ-2）して
ソース領域とドレイン領域を形成する。
【００５７】第６工程 ＳｉＯ2 からなるサイドウォールを除去した後、注入し
たＭｇイオンを活性化するために８００℃で５秒間ラン
プアニールする。
たＭｇイオンを活性化するために８００℃で５秒間ラン
プアニールする。
【００５８】第７工程 蒸着でＡｕ／Ｚｎ／Ａｕを蒸着し、これをパターニング
することによってソース電極とドレイン電極を形成して
電界効果トランジスタを完成する。
することによってソース電極とドレイン電極を形成して
電界効果トランジスタを完成する。
【００５９】従来は、ソース領域とゲート電極の間また
はドレイン領域とゲート電極の間の距離を２００〜２５
０ｎｍにしていたのに対して、この実施例においては、
５０ｎｍに短縮できる。また、ゲート漏れ電流の増加は
観測されなかった。なお、Ｍｇの代わりに、Ｂｅ（２０
ＫｅＶ，１×１０15ｃｍ-2）を用い、Ｆの代わりにＡｒ
（７０ＫｅＶ，１×１０15ｃｍ-2）を用いても同様の結
果が得られる。
はドレイン領域とゲート電極の間の距離を２００〜２５
０ｎｍにしていたのに対して、この実施例においては、
５０ｎｍに短縮できる。また、ゲート漏れ電流の増加は
観測されなかった。なお、Ｍｇの代わりに、Ｂｅ（２０
ＫｅＶ，１×１０15ｃｍ-2）を用い、Ｆの代わりにＡｒ
（７０ＫｅＶ，１×１０15ｃｍ-2）を用いても同様の結
果が得られる。
【００６０】（第４実施例）この実施例は、半絶縁性Ｇ
ａＡｓ基板の上に直接ドーパント拡散抑制イオンとして
Ｆを注入し、ドーパントとしてＭｇをイオン注入してソ
ース領域とドレイン領域を形成する短ゲートＭＥＳＦＥ
Ｔを製造するものである。
ａＡｓ基板の上に直接ドーパント拡散抑制イオンとして
Ｆを注入し、ドーパントとしてＭｇをイオン注入してソ
ース領域とドレイン領域を形成する短ゲートＭＥＳＦＥ
Ｔを製造するものである。
【００６１】第１工程 半絶縁性ＧａＡｓ基板の上に、Ｍｇを注入して（５０Ｋ
ｅＶ，２×１０12ｃｍ -2）チャネル層を形成する。スパ
ッタ技術によってＷＳｉ膜を堆積し、これをフォトリソ
グラフィー技術によってパターニングしてゲート電極
（ゲート長０．３μｍ、ゲート幅１００μｍ）を形成す
る。
ｅＶ，２×１０12ｃｍ -2）チャネル層を形成する。スパ
ッタ技術によってＷＳｉ膜を堆積し、これをフォトリソ
グラフィー技術によってパターニングしてゲート電極
（ゲート長０．３μｍ、ゲート幅１００μｍ）を形成す
る。
【００６２】第２工程 ゲート電極をマスクにしてＦをイオン注入（２０Ｋｅ
Ｖ，１×１０15ｃｍ-2）してドーパント拡散抑制イオン
注入領域を形成する。
Ｖ，１×１０15ｃｍ-2）してドーパント拡散抑制イオン
注入領域を形成する。
【００６３】第３工程 全面にＳｉＯ2 膜（５０ｎｍ）を堆積する。
【００６４】第４工程 ＳｉＯ2 膜を異方性ドライエッチングして、ゲート電極
の側壁にＳｉＯ2 からなるサイドウォールを形成する。
の側壁にＳｉＯ2 からなるサイドウォールを形成する。
【００６５】第５工程 ゲート電極とサイドウォールをマスクにしてＭｇをイオ
ン注入（６０ＫｅＶ，１×１０15ｃｍ-2）して、ソース
領域とドレイン領域を形成する。
ン注入（６０ＫｅＶ，１×１０15ｃｍ-2）して、ソース
領域とドレイン領域を形成する。
【００６６】第６工程 Ｍｇをイオン注入する際にマスクとして使用したＳｉＯ
2 からなるサイドウォールを除去する。次いで、Ｍｇイ
オンを活性化するために、８００℃で５秒間ランプアニ
ールを施す。
2 からなるサイドウォールを除去する。次いで、Ｍｇイ
オンを活性化するために、８００℃で５秒間ランプアニ
ールを施す。
【００６７】第７工程 最後に、Ａｕ／Ｚｎ／Ａｕを蒸着し、パターニングする
ことによってソース電極とドレイン電極を形成してＧａ
ＡｓＭＥＳＦＥＴを完成する。
ことによってソース電極とドレイン電極を形成してＧａ
ＡｓＭＥＳＦＥＴを完成する。
【００６８】従来は、ソース領域とゲート電極およびド
レイン領域とゲート電極の間の距離を２００〜２５０ｎ
ｍにしていたのに対して、この実施例では、５０ｎｍに
短縮することができ、このとき、ゲート漏れ電流の増加
は観測されなかった。
レイン領域とゲート電極の間の距離を２００〜２５０ｎ
ｍにしていたのに対して、この実施例では、５０ｎｍに
短縮することができ、このとき、ゲート漏れ電流の増加
は観測されなかった。
【００６９】なお、Ｍｇの代わりに、Ｂｅ（チャネル層
形成には１５ＫｅＶ，２×１０12ｃｍ-2、ソース領域、
ドレイン領域の形成には２０ＫｅＶ，１×１０15ｃ
ｍ-2）を用い、Ｆの代わりにＡｒ（７０ＫｅＶ，１×１
０15ｃｍ-2）を用いても同様の結果が得られる。
形成には１５ＫｅＶ，２×１０12ｃｍ-2、ソース領域、
ドレイン領域の形成には２０ＫｅＶ，１×１０15ｃ
ｍ-2）を用い、Ｆの代わりにＡｒ（７０ＫｅＶ，１×１
０15ｃｍ-2）を用いても同様の結果が得られる。
【００７０】（第５実施例）この実施例は、ドーパント
拡散抑制イオンとしてＦを注入し、ドーパントとしてＳ
ｉをイオン注入してソース領域とドレイン領域を形成す
る長ゲート電界効果トランジスタを製造するものであ
る。
拡散抑制イオンとしてＦを注入し、ドーパントとしてＳ
ｉをイオン注入してソース領域とドレイン領域を形成す
る長ゲート電界効果トランジスタを製造するものであ
る。
【００７１】第１工程 半絶縁性ＧａＡｓ基板の上に、膜厚５００ｎｍのＧａＡ
ｓバッファ層、膜厚１０ｎｍのＩｎ0.2 Ｇａ0.8 Ａｓチ
ャネル層、膜厚３０ｎｍのＡｌ0.75Ｇａ0.25Ａｓ障壁
層、膜厚１０ｎｍのＧａＡｓキャップ層を積層する。ス
パッタ技術によってＷＳｉ膜を形成し、このＷＳｉ膜を
フォトリソグラフィー技術によってパターニングするこ
とによってゲート電極（ゲート長０．８μｍ、ゲート幅
１００μｍ）を形成する。
ｓバッファ層、膜厚１０ｎｍのＩｎ0.2 Ｇａ0.8 Ａｓチ
ャネル層、膜厚３０ｎｍのＡｌ0.75Ｇａ0.25Ａｓ障壁
層、膜厚１０ｎｍのＧａＡｓキャップ層を積層する。ス
パッタ技術によってＷＳｉ膜を形成し、このＷＳｉ膜を
フォトリソグラフィー技術によってパターニングするこ
とによってゲート電極（ゲート長０．８μｍ、ゲート幅
１００μｍ）を形成する。
【００７２】第２工程 ゲート電極をマスクにしてＦをイオン注入（１５Ｋｅ
Ｖ，１×１０13ｃｍ-2）して、ドーパント拡散抑制イオ
ン注入領域を形成する。
Ｖ，１×１０13ｃｍ-2）して、ドーパント拡散抑制イオ
ン注入領域を形成する。
【００７３】第３工程 全面にＳｉＯ2 膜（５０ｎｍ）を堆積する。
【００７４】第４工程 ＳｉＯ2 膜を異方性ドライエッチングすることによっ
て、ゲート電極の側壁にＳｉＯ2 からなるサイドウォー
ルを形成する。
て、ゲート電極の側壁にＳｉＯ2 からなるサイドウォー
ルを形成する。
【００７５】第５工程 ゲート電極とサイドウォールをマスクにしてＳｉをイオ
ン注入（５０ＫｅＶ，２×１０13ｃｍ-2）してソース領
域とドレイン領域を形成する。
ン注入（５０ＫｅＶ，２×１０13ｃｍ-2）してソース領
域とドレイン領域を形成する。
【００７６】第６工程 先に、Ｓｉをイオン注入する際にマスクとして用いたＳ
ｉＯ2 からなるサイドウォールを除去する。次いで、注
入したＳｉイオンを活性化するために８００℃で５秒間
ランプアニールを施す。
ｉＯ2 からなるサイドウォールを除去する。次いで、注
入したＳｉイオンを活性化するために８００℃で５秒間
ランプアニールを施す。
【００７７】第７工程 最後に、スパッタ技術によってＡｕＧｅ／Ａｕを蒸着
し、これをパターニングすることによってソース電極お
よびドレイン電極を形成して電界効果トランジスタを完
成する。
し、これをパターニングすることによってソース電極お
よびドレイン電極を形成して電界効果トランジスタを完
成する。
【００７８】従来は、ソース領域とゲート電極の間、ド
レイン領域とゲート電極の間の距離を２００〜２５０ｎ
ｍにしていたのに対して、この実施例では、５０ｎｍに
短縮することができ、ゲート漏れ電流の増加は観測され
なかった。
レイン領域とゲート電極の間の距離を２００〜２５０ｎ
ｍにしていたのに対して、この実施例では、５０ｎｍに
短縮することができ、ゲート漏れ電流の増加は観測され
なかった。
【００７９】（第６実施例）この実施例は、半絶縁性Ｇ
ａＡｓ基板の上に直接ドーパント拡散抑制イオンとして
Ｆを注入し、ドーパントとしてＳｉをイオン注入してソ
ース領域とドレイン領域を形成する長ゲートＭＥＳＦＥ
Ｔを製造するものである。
ａＡｓ基板の上に直接ドーパント拡散抑制イオンとして
Ｆを注入し、ドーパントとしてＳｉをイオン注入してソ
ース領域とドレイン領域を形成する長ゲートＭＥＳＦＥ
Ｔを製造するものである。
【００８０】第１工程 半絶縁性ＧａＡｓ基板の上に、Ｓｉを注入（３０Ｋｅ
Ｖ，２×１０12ｃｍ-2）してチャネル層を形成した。ス
パッタ技術によってＷＳｉ膜を形成し、これをフォトリ
ソグラフィー技術によってパターニングすることによっ
てゲート電極（ゲート長０．８μｍ、ゲート幅１００μ
ｍ）を形成した。
Ｖ，２×１０12ｃｍ-2）してチャネル層を形成した。ス
パッタ技術によってＷＳｉ膜を形成し、これをフォトリ
ソグラフィー技術によってパターニングすることによっ
てゲート電極（ゲート長０．８μｍ、ゲート幅１００μ
ｍ）を形成した。
【００８１】第２工程 ゲート電極をマスクにしてＦをイオン注入（１５Ｋｅ
Ｖ，１×１０13ｃｍ-2）してドーパント拡散抑制イオン
注入領域を形成する。
Ｖ，１×１０13ｃｍ-2）してドーパント拡散抑制イオン
注入領域を形成する。
【００８２】第３工程 全面にＳｉＯ2 膜（５０ｎｍ）を堆積する。
【００８３】第４工程 ＳｉＯ2 膜を異方性ドライエッチングすることによっ
て、ゲート電極の側壁にＳｉＯ2 からなるサイドウォー
ルを形成する。
て、ゲート電極の側壁にＳｉＯ2 からなるサイドウォー
ルを形成する。
【００８４】第５工程 ゲート電極とサイドウォールをマスクにして基板中にＳ
ｉをイオン注入（５０ＫｅＶ，２×１０13ｃｍ-2）して
ソース領域とドレイン領域を形成する。
ｉをイオン注入（５０ＫｅＶ，２×１０13ｃｍ-2）して
ソース領域とドレイン領域を形成する。
【００８５】第６工程 Ｓｉをイオン注入する際にマスクとして用いたＳｉＯ2
からなるサイドウォールを除去する。次いで、イオン注
入したＳｉを活性化するために、８００℃で５秒間ラン
プアニールを施す。
からなるサイドウォールを除去する。次いで、イオン注
入したＳｉを活性化するために、８００℃で５秒間ラン
プアニールを施す。
【００８６】第７工程 最後に、ＡｕＧｅ／Ａｕを蒸着し、これをパターニング
することによって、ソース電極とドレイン電極を形成し
てＧａＡｓＭＥＳＦＥＴを完成する。
することによって、ソース電極とドレイン電極を形成し
てＧａＡｓＭＥＳＦＥＴを完成する。
【００８７】従来は、ソース領域とゲート電極、ドレイ
ン領域とゲート電極の間の距離を２００〜２５０ｎｍに
していたのに対して、この実施例においては、５０ｎｍ
に短縮することができ、ゲート漏れ電流の増加は観測さ
れなかった。
ン領域とゲート電極の間の距離を２００〜２５０ｎｍに
していたのに対して、この実施例においては、５０ｎｍ
に短縮することができ、ゲート漏れ電流の増加は観測さ
れなかった。
【００８８】（第７実施例）この実施例は、ドーパント
拡散抑制イオンとしてＦを注入し、ドーパントとしてＳ
ｉをイオン注入してソース領域とドレイン領域を形成す
る短ゲート電界効果トランジスタを製造するものであ
る。
拡散抑制イオンとしてＦを注入し、ドーパントとしてＳ
ｉをイオン注入してソース領域とドレイン領域を形成す
る短ゲート電界効果トランジスタを製造するものであ
る。
【００８９】第１工程 半絶縁性ＧａＡｓ基板の上に、膜厚５００ｎｍのＧａＡ
ｓバッファ層、膜厚１０ｎｍのＩｎ0.2 Ｇａ0.8 Ａｓチ
ャネル層、膜厚３０ｎｍのＡｌ0.75Ｇａ0.25Ａｓ障壁
層、膜厚１０ｎｍのＧａＡｓキャップ層を積層した。ス
パッタ技術によってＷＳｉ膜を形成し、これをフォトリ
ソグラフィー技術によってパターニングすることによっ
てゲート電極（ゲート長０．３μｍ、ゲート幅１００μ
ｍ）を形成する。
ｓバッファ層、膜厚１０ｎｍのＩｎ0.2 Ｇａ0.8 Ａｓチ
ャネル層、膜厚３０ｎｍのＡｌ0.75Ｇａ0.25Ａｓ障壁
層、膜厚１０ｎｍのＧａＡｓキャップ層を積層した。ス
パッタ技術によってＷＳｉ膜を形成し、これをフォトリ
ソグラフィー技術によってパターニングすることによっ
てゲート電極（ゲート長０．３μｍ、ゲート幅１００μ
ｍ）を形成する。
【００９０】第２工程 ゲート電極をマスクにしてＦをイオン注入（２０Ｋｅ
Ｖ，１×１０13ｃｍ-2）してドーパント拡散抑制イオン
注入領域を形成する。
Ｖ，１×１０13ｃｍ-2）してドーパント拡散抑制イオン
注入領域を形成する。
【００９１】第３工程 全面にＳｉＯ2 膜（５０ｎｍ）を堆積する。
【００９２】第４工程 ＳｉＯ2 膜を異方性ドライエッチングして、ゲート電極
の側壁にＳｉＯ2 からなるサイドウォールを形成する。
の側壁にＳｉＯ2 からなるサイドウォールを形成する。
【００９３】第５工程 ゲート電極とサイドウォールをマスクにしてＳｉをイオ
ン注入（５０ＫｅＶ，２×１０13ｃｍ-2）してソース領
域とドレイン領域を形成する。
ン注入（５０ＫｅＶ，２×１０13ｃｍ-2）してソース領
域とドレイン領域を形成する。
【００９４】第６工程 Ｓｉをイオン注入する際にマスクとして用いたＳｉＯ2
からなるサイドウォールを除去する。次いで、イオン注
入したＳｉを活性化するために８００℃で５秒間ランプ
アニールを施す。
からなるサイドウォールを除去する。次いで、イオン注
入したＳｉを活性化するために８００℃で５秒間ランプ
アニールを施す。
【００９５】第７工程 最後に、ＡｕＧｅ／Ａｕを蒸着し、これをパターニング
してソース電極とドレイン電極を形成して電界効果トラ
ンジスタを完成する。
してソース電極とドレイン電極を形成して電界効果トラ
ンジスタを完成する。
【００９６】従来は、ソース領域とゲート電極の間、ド
レイン領域とゲート電極の間の距離を２００〜２５０ｎ
ｍにしていたのに対して、この実施例においては、５０
ｎｍに短縮することができる。ゲート漏れ電流の増加は
観測されなかった。
レイン領域とゲート電極の間の距離を２００〜２５０ｎ
ｍにしていたのに対して、この実施例においては、５０
ｎｍに短縮することができる。ゲート漏れ電流の増加は
観測されなかった。
【００９７】（第８実施例）この実施例は、半絶縁性Ｇ
ａＡｓ基板の上に直接ドーパント拡散抑制イオンとして
Ｆを注入し、ドーパントとしてＳｉをイオン注入してソ
ース領域とドレイン領域を形成する短ゲートＭＥＳＦＥ
Ｔを製造するものである。
ａＡｓ基板の上に直接ドーパント拡散抑制イオンとして
Ｆを注入し、ドーパントとしてＳｉをイオン注入してソ
ース領域とドレイン領域を形成する短ゲートＭＥＳＦＥ
Ｔを製造するものである。
【００９８】第１工程 半絶縁性ＧａＡｓ基板の上に、Ｓｉをイオン注入（３０
ＫｅＶ，２×１０12ｃｍ-2）してチャネル層を形成す
る。ＷＳｉ膜をスパッタ技術によって形成し、フォトリ
ソグラフィー技術によってパターニングすることによっ
てゲート電極（ゲート長０．３μｍ、ゲート幅１００μ
ｍ）を形成する。
ＫｅＶ，２×１０12ｃｍ-2）してチャネル層を形成す
る。ＷＳｉ膜をスパッタ技術によって形成し、フォトリ
ソグラフィー技術によってパターニングすることによっ
てゲート電極（ゲート長０．３μｍ、ゲート幅１００μ
ｍ）を形成する。
【００９９】第２工程 ゲート電極をマスクにして基板中にＦをイオン注入（２
０ＫｅＶ，１×１０13ｃｍ-2）してドーパント拡散抑制
イオン注入領域を形成する。
０ＫｅＶ，１×１０13ｃｍ-2）してドーパント拡散抑制
イオン注入領域を形成する。
【０１００】第３工程 全面にＳｉＯ2 膜（５０ｎｍ）を堆積する。
【０１０１】第４工程 このＳｉＯ2 膜を異方性ドライエッチングしてゲート電
極の側壁にＳｉＯ2 からなるサイドウォールを形成す
る。
極の側壁にＳｉＯ2 からなるサイドウォールを形成す
る。
【０１０２】第５工程 ゲート電極とサイドウォールをマスクにしてＳｉをイオ
ン注入（５０ＫｅＶ，２×１０13ｃｍ-2）してソース領
域とドレイン領域を形成する。
ン注入（５０ＫｅＶ，２×１０13ｃｍ-2）してソース領
域とドレイン領域を形成する。
【０１０３】第６工程 Ｓｉをイオン注入する際にマスクとして用いたＳｉＯ2
からなるサイドウォールを除去する。次いで、注入した
Ｓｉイオンを活性化するために８００℃で５秒間ランプ
アニールを施す。
からなるサイドウォールを除去する。次いで、注入した
Ｓｉイオンを活性化するために８００℃で５秒間ランプ
アニールを施す。
【０１０４】第７工程 最後に、ＡｕＧｅ／Ａｕソースを蒸着しこれをパターニ
ングすることによってソース電極とドレイン電極を形成
してＧａＡｓＦＥＴを完成する。
ングすることによってソース電極とドレイン電極を形成
してＧａＡｓＦＥＴを完成する。
【０１０５】従来は、ソース領域とゲート電極の間、ド
レイン領域とゲート電極の間の距離を２００〜２５０ｎ
ｍにしていたのに対して、この実施例では、５０ｎｍに
短縮することができる。ゲート漏れ電流の増加は観測さ
れなかった。
レイン領域とゲート電極の間の距離を２００〜２５０ｎ
ｍにしていたのに対して、この実施例では、５０ｎｍに
短縮することができる。ゲート漏れ電流の増加は観測さ
れなかった。
【０１０６】
【発明の効果】以上、実施例を用いて説明したように、
本発明によると、ゲート漏れ電流を増大させることな
く、ソース領域とゲート電極の間、または、ドレイン領
域とゲート電極の間の距離を従来技術に比べて１５０〜
２００ｎｍ短縮することができ、電界効果トランジスタ
の微細化と、電界効果トランジスタを用いた集積回路装
置の高性能化と高集積化に寄与するところが大きい。
本発明によると、ゲート漏れ電流を増大させることな
く、ソース領域とゲート電極の間、または、ドレイン領
域とゲート電極の間の距離を従来技術に比べて１５０〜
２００ｎｍ短縮することができ、電界効果トランジスタ
の微細化と、電界効果トランジスタを用いた集積回路装
置の高性能化と高集積化に寄与するところが大きい。
【図１】ＧａＡｓ：Ｍｇ中へのＦのイオン注入によるド
ーパント拡散抑制効果説明図である。
ーパント拡散抑制効果説明図である。
【図２】ＡｌＧａＡｓ：Ｍｇ中へのＦのイオン注入によ
るドーパント拡散抑制効果説明図である。
るドーパント拡散抑制効果説明図である。
【図３】第１実施例の電界効果トランジスタの構成説明
図である。
図である。
【図４】第１実施例の電界効果トランジスタの製造工程
説明図（１）であり、（Ａ）〜（Ｃ）は各工程を示して
いる。
説明図（１）であり、（Ａ）〜（Ｃ）は各工程を示して
いる。
【図５】第１実施例の電界効果トランジスタの製造工程
説明図（２）であり、（Ｄ），（Ｅ）は各工程を示して
いる。
説明図（２）であり、（Ｄ），（Ｅ）は各工程を示して
いる。
【図６】第１実施例の電界効果トランジスタの製造工程
説明図（３）であり、（Ｆ），（Ｇ）は各工程を示して
いる。
説明図（３）であり、（Ｆ），（Ｇ）は各工程を示して
いる。
【図７】従来の電界効果型トランジスタの構成説明図
（１）である。
（１）である。
【図８】従来の電界効果型トランジスタの構成説明図
（２）である。
（２）である。
１ 基板 ２ ゲート電極 ３，４ ドーパント拡散抑制イオン注入領域 ５ ＳｉＯ2 膜 ５1 サイドウォール ６ ソース領域 ７ ドレイン領域 ８ ソース電極 ９ ドレイン電極 ２１ 基板 ２２ ゲート電極 ２３ ソース領域 ２４ ドレイン領域 ２５ ソース電極 ２６ ドレイン電極 ３１ 基板 ３２ ゲート電極 ３３ サイドウォール ３４ ソース領域 ３５ ドレイン領域 ３６ ソース電極 ３７ ドレイン電極
フロントページの続き (56)参考文献 特開 昭60−32367（ＪＰ，Ａ) 特開 昭59−227165（ＪＰ，Ａ) 特開 平２−20029（ＪＰ，Ａ) 特開 昭60−176278（ＪＰ，Ａ) 特開 昭59−55072（ＪＰ，Ａ) 特開 昭60−206075（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812 H01L 21/265
Claims (10)
- 【請求項１】半導体基板上にバッファ層を介して順次エ
ピタキシャル成長されたＩｎ y Ｇａ 1-y Ａｓ（０≦ｙ≦
０．３），Ａｌ x Ｇａ 1-x Ａｓ，ＧａＡｓ積層構造に、
ｐ型導電性を有するソース領域およびドレイン領域がＭ
ｇまたはＢｅのイオン注入によって形成されたｐチャネ
ル化合物半導体電界効果トランジスタにおいて、少なく
ともソース領域とゲート電極の間またはドレイン領域と
ゲート電極の間の領域は含み、ゲート電極下は含まない
領域に、Ｆイオンがチャネルより浅い深さまで注入され
ていることを特徴とする電界効果トランジスタ。 - 【請求項２】半導体基板上にバッファ層を介して順次エ
ピタキシャル成長されたＩｎ y Ｇａ 1-y Ａｓ（０≦ｙ≦
０．３），Ａｌ x Ｇａ 1-x Ａｓ，ＧａＡｓ積層構造に、
ｐ型導電性を有するソース領域およびドレイン領域がＭ
ｇまたはＢｅのイオン注入によって形成されたｐチャネ
ル化合物半導体電界効果トランジスタにおいて、Ａｌ x
Ｇａ 1-x ＡｓのＡｌ組成ｘが０．５以上であり、少なく
ともソース領域とゲート電極の間またはドレイン領域と
ゲート電極の間の領域は含み、ゲート電極下は含まない
領域に、Ａｒイオンがチャネル層より浅い深さまで注入
されていることを特徴とする電界効果トランジスタ。 - 【請求項３】ＧａＡｓ基板に、ｐ型導電性を有するソー
ス領域およびドレイン領域がＭｇまたはＢｅのイオン注
入によって形成されたｐチャネルＧａＡｓ電界効果トラ
ンジスタにおいて、少なくともソース領域とゲート電極
の間またはドレイン領域とゲート電極の間の領域は含
み、ゲート電極下は含まない領域に、Ｆイオンがチャネ
ル層より浅い深さまで注入されていることを特徴とする
電界効果トランジスタ。 - 【請求項４】半導体基板上にバッファ層を介して順次エ
ピタキシャル成長されたＩｎy Ｇａ1-y Ａｓ（０≦ｙ≦
０．３），Ａｌx Ｇａ1-x Ａｓ，ＧａＡｓ積層構造に、
ｐ型導電性を有するソース領域およびドレイン領域がＭ
ｇまたはＢｅのイオン注入によって形成されたｐチャネ
ル化合物半導体電界効果トランジスタにおいて、少なく
ともソース領域とゲート電極の間またはドレイン領域と
ゲート電極の間の領域は含み、ゲート電極下は含まない
領域に、Ｆイオンがチャネル層と同じ深さまたはチャネ
ル層より深くまで注入されていることを特徴とする電界
効果トランジスタ。 - 【請求項５】半導体基板上にバッファ層を介して順次エ
ピタキシャル成長されたＩｎy Ｇａ1-y Ａｓ（０≦ｙ≦
０．３），Ａｌx Ｇａ1-x Ａｓ，ＧａＡｓ積層構造に、
ｐ型導電性を有するソース領域およびドレイン領域がＭ
ｇまたはＢｅのイオン注入によって形成されたｐチャネ
ル化合物半導体電界効果トランジスタにおいて、Ａｌx
Ｇａ1-x ＡｓのＡｌ組成ｘが０．５以上であり、少なく
ともソース領域とゲート電極の間またはドレイン領域と
ゲート電極の間の領域は含み、ゲート電極下は含まない
領域に、Ａｒイオンがチャネル層と同じ深さまたはチャ
ネル層より深く注入されていることを特徴とする電界効
果トランジスタ。 - 【請求項６】ＧａＡｓ基板に、ｐ型導電性を有するソー
ス領域およびドレイン領域がＭｇまたはＢｅのイオン注
入によって形成されたｐチャネルＧａＡｓ電界効果トラ
ンジスタにおいて、少なくともソース領域とゲート電極
の間またはドレイン領域とゲート電極の間の領域は含
み、ゲート電極下は含まない領域に、Ｆイオンがチャネ
ル層と同じ深さまたはチャネル層より深く注入されてい
ることを特徴とする電界効果トランジスタ。 - 【請求項７】半導体基板上にバッファ層を介して順次エ
ピタキシャル成長されたＩｎ y Ｇａ 1-y Ａｓ（０≦ｙ≦
０．３），Ａｌ x Ｇａ 1-x Ａｓ，ＧａＡｓ積層構造に、
ｎ型導電性を有するソース領域およびドレイン領域がＳ
ｉのイオン注入によって形成されたｎチャネル化合物半
導体電界効果トランジスタにおいて、少なくともソース
領域とゲート電極の間またはドレイン領域とゲート電極
の間の領域は含み、ゲート電極下は含まない領域に、Ｆ
イオンがチャネル層より浅い深さまで注入されているこ
とを特徴とする電界効果トランジスタ。 - 【請求項８】ＧａＡｓ基板に、ｎ型導電性を有するソー
ス領域およびドレイン領域がＳｉのイオン注入によって
形成されたｎチャネルＧａＡｓ電界効果トランジスタに
おいて、少なくともソース領域とゲート電極の間または
ドレイン領域とゲート電極の間の領域は含み、ゲート電
極下は含まない領域に、Ｆイオンがチャネル層より浅い
深さまで注入されていることを特徴とする電界効果トラ
ンジスタ。 - 【請求項９】半導体基板上にバッファ層を介して順次エ
ピタキシャル成長されたＩｎy Ｇａ1-y Ａｓ（０≦ｙ≦
０．３），Ａｌx Ｇａ1-x Ａｓ，ＧａＡｓ積層構造に、
ｎ型導電性を有するソース領域およびドレイン領域がＳ
ｉのドナーのイオン注入によって形成されたｎチャネル
化合物半導体電界効果トランジスタにおいて、少なくと
もソース領域とゲート電極の間またはドレイン領域とゲ
ート電極の間の領域は含み、ゲート電極下は含まない領
域に、Ｆイオンがチャネル層と同じ深さまたはチャネル
層より深く注入されていることを特徴とする電界効果ト
ランジスタ。 - 【請求項１０】ＧａＡｓ基板に、ｎ型導電性を有するソ
ース領域およびドレイン領域がＳｉのイオン注入によっ
て形成されたｎチャネルＧａＡｓ電界効果トランジスタ
において、少なくともソース領域とゲート電極の間また
はドレイン領域とゲート電極の間の領域は含み、ゲート
電極下は含まない領域に、Ｆイオンがチャネル層と同じ
深さまたはチャネル層より深く注入されていることを特
徴とする電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19392594A JP3360195B2 (ja) | 1994-08-18 | 1994-08-18 | 電界効果トランジスタ |
| US08/507,638 US5591994A (en) | 1994-08-18 | 1995-07-25 | Compound semiconductor field effect transistor having a controlled diffusion profile of impurity elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19392594A JP3360195B2 (ja) | 1994-08-18 | 1994-08-18 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864617A JPH0864617A (ja) | 1996-03-08 |
| JP3360195B2 true JP3360195B2 (ja) | 2002-12-24 |
Family
ID=16316030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19392594A Expired - Fee Related JP3360195B2 (ja) | 1994-08-18 | 1994-08-18 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5591994A (ja) |
| JP (1) | JP3360195B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010251505A (ja) * | 2009-04-15 | 2010-11-04 | Toyota Motor Corp | 窒化物半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8941171B2 (en) * | 2010-07-02 | 2015-01-27 | Micron Technology, Inc. | Flatband voltage adjustment in a semiconductor device |
| US20130099284A1 (en) * | 2011-10-20 | 2013-04-25 | Triquint Semiconductor, Inc. | Group iii-nitride metal-insulator-semiconductor heterostructure field-effect transistors |
| WO2017171873A1 (en) * | 2016-04-01 | 2017-10-05 | Intel Corporation | Dopant diffusion barrier for source/drain to curb dopant atom diffusion |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4665415A (en) * | 1985-04-24 | 1987-05-12 | International Business Machines Corporation | Semiconductor device with hole conduction via strained lattice |
| US4755865A (en) * | 1986-01-21 | 1988-07-05 | Motorola Inc. | Means for stabilizing polycrystalline semiconductor layers |
| JPH03106035A (ja) * | 1989-09-20 | 1991-05-02 | Sanyo Electric Co Ltd | 電界効果トランジスタの製造方法 |
| US5161235A (en) * | 1990-02-20 | 1992-11-03 | University Of Virginia Alumni Patents Foundation | Field-effect compound semiconductive transistor with GaAs gate to increase barrier height and reduce turn-on threshold |
| US5351128A (en) * | 1991-08-02 | 1994-09-27 | Hitachi, Ltd. | Semiconductor device having reduced contact resistance between a channel or base layer and a contact layer |
-
1994
- 1994-08-18 JP JP19392594A patent/JP3360195B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-25 US US08/507,638 patent/US5591994A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010251505A (ja) * | 2009-04-15 | 2010-11-04 | Toyota Motor Corp | 窒化物半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0864617A (ja) | 1996-03-08 |
| US5591994A (en) | 1997-01-07 |
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