JP3383057B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3383057B2 JP3383057B2 JP02385094A JP2385094A JP3383057B2 JP 3383057 B2 JP3383057 B2 JP 3383057B2 JP 02385094 A JP02385094 A JP 02385094A JP 2385094 A JP2385094 A JP 2385094A JP 3383057 B2 JP3383057 B2 JP 3383057B2
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- JP
- Japan
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- semiconductor layer
- layer
- gaas
- semiconductor
- gate
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、詳
しくは、化合物半導体を用いた高周波動作用デバイスに
適用することができ、特に、ゲート逆方向耐圧を効率良
く高くすることができるとともに、湧き出し電流を効率
良く抑えることができ、充分な高電圧動作を実現するこ
とができる半導体装置に関する。
しくは、化合物半導体を用いた高周波動作用デバイスに
適用することができ、特に、ゲート逆方向耐圧を効率良
く高くすることができるとともに、湧き出し電流を効率
良く抑えることができ、充分な高電圧動作を実現するこ
とができる半導体装置に関する。
【０００２】近年、化合物半導体を用いたデバイスは、
マイクロ波通信分野で幅広く使用されるようになってき
ている。特に、マイクロ波通信分野のうち移動体通信で
は、ＧａＡｓＦＥＴが低消費電力で高線形性を得ること
ができるために、提携電話とその基地局にシリコンデバ
イスに代わって使用されている。また、現在のＧａＡｓ
ＦＥＴの最高動作電圧は、１０Ｖ程度と小さいが、自動
車バッテリーの電源電圧である１２Ｖ以上で動作させる
ことができれば、自動車電話においても使用できるよう
になるため、昨今、ＧａＡｓＦＥＴの高電圧動作の必要
性が高まってきている。
マイクロ波通信分野で幅広く使用されるようになってき
ている。特に、マイクロ波通信分野のうち移動体通信で
は、ＧａＡｓＦＥＴが低消費電力で高線形性を得ること
ができるために、提携電話とその基地局にシリコンデバ
イスに代わって使用されている。また、現在のＧａＡｓ
ＦＥＴの最高動作電圧は、１０Ｖ程度と小さいが、自動
車バッテリーの電源電圧である１２Ｖ以上で動作させる
ことができれば、自動車電話においても使用できるよう
になるため、昨今、ＧａＡｓＦＥＴの高電圧動作の必要
性が高まってきている。
【０００３】
【従来の技術】図５は従来のＧａＡｓＦＥＴの構造を示
す断面図である。図５において、１０１はＧａＡｓ基板
であり、１０２はＧａＡｓ基板１０１上に形成されたｉ
−ＧａＡｓバッファー層であり、１０３はｉ−ＧａＡｓ
バッファー層１０２上に形成されたｎ−ＧａＡｓチャネ
ル層である。そして、１０４，１０５はｎ−ＧａＡｓチ
ャネル層１０３上に各々形成されたドレイン電極、ソー
ス電極であり、１０６はドレイン電極１０４とソース電
極１０５間のｎ−ＧａＡｓチャネル層１０３上に形成さ
れたゲート電極であり、１０７はゲート電極１０６を覆
うように形成された保護膜である。
す断面図である。図５において、１０１はＧａＡｓ基板
であり、１０２はＧａＡｓ基板１０１上に形成されたｉ
−ＧａＡｓバッファー層であり、１０３はｉ−ＧａＡｓ
バッファー層１０２上に形成されたｎ−ＧａＡｓチャネ
ル層である。そして、１０４，１０５はｎ−ＧａＡｓチ
ャネル層１０３上に各々形成されたドレイン電極、ソー
ス電極であり、１０６はドレイン電極１０４とソース電
極１０５間のｎ−ＧａＡｓチャネル層１０３上に形成さ
れたゲート電極であり、１０７はゲート電極１０６を覆
うように形成された保護膜である。
【０００４】ここで、ゲート電極１０６はショットキー
コンタクトになっており、ソース電極１０５及びドレイ
ン電極１０４はオーミックコンタクトになっている。こ
の従来のＧａＡｓＦＥＴは、ドレイン電極１０４からソ
ース電極１０５にバイアス電圧をかけ、ゲート電極１０
６にも電圧をかけて高周波信号を入力すると、ゲート電
極１０６とｎ−ＧａＡｓチャネル層１０３のショットキ
ー接合で空乏層が生じ、ゲート電極１０６にかける電圧
を調整することで空乏層の厚みを調整することにより、
ドレイン電極１０４とソース電極１０５間に走行する電
流量を変調することができ、しかも、Ｓｉ系デバイスよ
りも高周波特性に優れているという利点を有する。
コンタクトになっており、ソース電極１０５及びドレイ
ン電極１０４はオーミックコンタクトになっている。こ
の従来のＧａＡｓＦＥＴは、ドレイン電極１０４からソ
ース電極１０５にバイアス電圧をかけ、ゲート電極１０
６にも電圧をかけて高周波信号を入力すると、ゲート電
極１０６とｎ−ＧａＡｓチャネル層１０３のショットキ
ー接合で空乏層が生じ、ゲート電極１０６にかける電圧
を調整することで空乏層の厚みを調整することにより、
ドレイン電極１０４とソース電極１０５間に走行する電
流量を変調することができ、しかも、Ｓｉ系デバイスよ
りも高周波特性に優れているという利点を有する。
【０００５】しかしながら、この従来のＧａＡｓＦＥＴ
では、ゲート長を小さくすると、高周波特性が良くなる
はずであるが、空乏層の幅が小さくなってドレイン電極
１０４とソース電極１０５間の距離が近くなり、電界が
強くなってしまうため、本来流れてほしくないｉ−Ｇａ
Ａｓバッファー層１０２に湧き出し電流が流れてしま
い、利得が低下して高周波特性を劣化させてしまうとい
う問題が生じる。このため、ゲート長を小さくしたのに
も拘らず、思った程の高周波特性が得られなくなること
があった。
では、ゲート長を小さくすると、高周波特性が良くなる
はずであるが、空乏層の幅が小さくなってドレイン電極
１０４とソース電極１０５間の距離が近くなり、電界が
強くなってしまうため、本来流れてほしくないｉ−Ｇａ
Ａｓバッファー層１０２に湧き出し電流が流れてしま
い、利得が低下して高周波特性を劣化させてしまうとい
う問題が生じる。このため、ゲート長を小さくしたのに
も拘らず、思った程の高周波特性が得られなくなること
があった。
【０００６】また、この従来のＧａＡｓＦＥＴは、ｎ−
ＧａＡｓチャネル層１０３上に直接メタルゲート電極１
０６を形成していたため、ゲート電極１０６の逆方向耐
圧が低いため、上記と同様の問題が生じる。従って、こ
の従来のＧａＡｓＦＥＴでは、ドレイン電極１０４に高
電圧をかけて動作させると、ゲート電流が大きく流れる
と同時に、本来流れてほしくないｉ−ＧａＡｓバッファ
ー層１０２にも高電界による湧き出し電流が大きく流れ
てしまい、高周波特性を劣化させるという問題が生じ
る。
ＧａＡｓチャネル層１０３上に直接メタルゲート電極１
０６を形成していたため、ゲート電極１０６の逆方向耐
圧が低いため、上記と同様の問題が生じる。従って、こ
の従来のＧａＡｓＦＥＴでは、ドレイン電極１０４に高
電圧をかけて動作させると、ゲート電流が大きく流れる
と同時に、本来流れてほしくないｉ−ＧａＡｓバッファ
ー層１０２にも高電界による湧き出し電流が大きく流れ
てしまい、高周波特性を劣化させるという問題が生じ
る。
【０００７】そこで、上記問題を解決するために、従来
のＧａＡｓＦＥＴには、ｎ−ＧａＡｓチャネル層１０３
の上下をｉ−ＡｌＧａＡｓ層１１０，１１１で挟み込む
構造のものが知られている。このＧａＡｓＦＥＴでは、
ｎ−ＧａＡｓチャネル層１０３下を図５の場合よりもバ
ンドギャップの広いｉ−ＡｌＧａＡｓ層１１０で構成し
たため、キャリアをｉ−ＡｌＧａＡｓ層１１０に入り難
くすることができる他、ｎ−ＧａＡｓチャネル層１０３
上を図５の場合よりもバンドギャップの広いｉ−ＡｌＧ
ａＡｓ層１１１で構成したため、ゲート逆方向耐圧を小
さくすることができる。このため、ゲート長を小さくし
ても図５の場合よりもバッファー層１１０への湧き出し
電流を小さくすることができるので、高周波特性の劣化
を抑えることができる。
のＧａＡｓＦＥＴには、ｎ−ＧａＡｓチャネル層１０３
の上下をｉ−ＡｌＧａＡｓ層１１０，１１１で挟み込む
構造のものが知られている。このＧａＡｓＦＥＴでは、
ｎ−ＧａＡｓチャネル層１０３下を図５の場合よりもバ
ンドギャップの広いｉ−ＡｌＧａＡｓ層１１０で構成し
たため、キャリアをｉ−ＡｌＧａＡｓ層１１０に入り難
くすることができる他、ｎ−ＧａＡｓチャネル層１０３
上を図５の場合よりもバンドギャップの広いｉ−ＡｌＧ
ａＡｓ層１１１で構成したため、ゲート逆方向耐圧を小
さくすることができる。このため、ゲート長を小さくし
ても図５の場合よりもバッファー層１１０への湧き出し
電流を小さくすることができるので、高周波特性の劣化
を抑えることができる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
た図６による従来のＧａＡｓＦＥＴでは、図５に示す従
来構造よりも高電圧動作を行うことができるという利点
を有するが、更に例えばドレイン電極１０４に例えば１
２〜１４Ｖもの高電圧をかけて動作させると、ｉ−Ａｌ
ＧａＡｓのバンドギャップが１．６〜１．７ｅＶで、Ｇ
ａＡｓのバンドギャップが１．４ｅＶとそれ程大きな差
がないため、結局図５と同様の問題が生じて、充分な高
電圧動作を行うにはなお不充分であるという問題があっ
た。
た図６による従来のＧａＡｓＦＥＴでは、図５に示す従
来構造よりも高電圧動作を行うことができるという利点
を有するが、更に例えばドレイン電極１０４に例えば１
２〜１４Ｖもの高電圧をかけて動作させると、ｉ−Ａｌ
ＧａＡｓのバンドギャップが１．６〜１．７ｅＶで、Ｇ
ａＡｓのバンドギャップが１．４ｅＶとそれ程大きな差
がないため、結局図５と同様の問題が生じて、充分な高
電圧動作を行うにはなお不充分であるという問題があっ
た。
【０００９】また、この従来のＧａＡｓＦＥＴでは、ｎ
−ＧａＡｓチャネル層１０３上にｉ−ＡｌＧａＡｓ層１
１１を形成しているために直列抵抗成分が生じるので、
充分低いオーミックコンタクト抵抗を得るためには、ｎ
+ 注入層１１２を形成しなければならず、ｎ+ 注入層１
１２を形成する際の高温の活性化アニールによって特性
が劣化し易いという問題があった。
−ＧａＡｓチャネル層１０３上にｉ−ＡｌＧａＡｓ層１
１１を形成しているために直列抵抗成分が生じるので、
充分低いオーミックコンタクト抵抗を得るためには、ｎ
+ 注入層１１２を形成しなければならず、ｎ+ 注入層１
１２を形成する際の高温の活性化アニールによって特性
が劣化し易いという問題があった。
【００１０】そこで、本発明は、ゲート逆方向耐圧を効
率良く高くすることができるとともに、湧き出し電流を
効率良く抑えることができ、充分な高電圧動作を実現す
ることができる他、ｎ+ 注入層を形成しないで充分低い
オーミックコンタクト抵抗を得ることができ、ｎ+ 注入
層を形成する際の高温活性化アニールに伴う特性劣化を
生じないようにすることができる半導体装置を提供する
ことを目的とする。
率良く高くすることができるとともに、湧き出し電流を
効率良く抑えることができ、充分な高電圧動作を実現す
ることができる他、ｎ+ 注入層を形成しないで充分低い
オーミックコンタクト抵抗を得ることができ、ｎ+ 注入
層を形成する際の高温活性化アニールに伴う特性劣化を
生じないようにすることができる半導体装置を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】請求項１記載の発明は、
基板と、前記基板上に選択的に形成された、ゲート層と
なる、高濃度に不純物ドープしてなる第１の半導体層
と、前記基板及び前記第１の半導体層上に、前記第１の
半導体層を覆って形成された、ノンドープ又は低濃度に
不純物ドープしてなる第２の半導体層と、前記第２の半
導体層上に形成された第３の半導体層と、前記第３の半
導体層上に前記第１の半導体層上における当該第３の半
導体層の表面を選択的に露出させて当該表面の両側に形
成された高濃度に不純物ドープしてなる第４の半導体層
と、前記第４の半導体層上に形成されたオーミック接合
を取ってなるソース／ドレイン電極とを有することを特
徴とするものである。
基板と、前記基板上に選択的に形成された、ゲート層と
なる、高濃度に不純物ドープしてなる第１の半導体層
と、前記基板及び前記第１の半導体層上に、前記第１の
半導体層を覆って形成された、ノンドープ又は低濃度に
不純物ドープしてなる第２の半導体層と、前記第２の半
導体層上に形成された第３の半導体層と、前記第３の半
導体層上に前記第１の半導体層上における当該第３の半
導体層の表面を選択的に露出させて当該表面の両側に形
成された高濃度に不純物ドープしてなる第４の半導体層
と、前記第４の半導体層上に形成されたオーミック接合
を取ってなるソース／ドレイン電極とを有することを特
徴とするものである。
【００１２】請求項２記載の発明は、上記請求項１記載
の発明において、前記基板の直上にノンドープ又は低濃
度に不純物ドープしてなる第５の半導体層を形成するこ
とを特徴とするものである。請求項３記載の発明は、上
記請求項１記載の発明において、前記第３の半導体層が
露出した表面部分の上に保護膜を形成することを特徴と
するものである。
の発明において、前記基板の直上にノンドープ又は低濃
度に不純物ドープしてなる第５の半導体層を形成するこ
とを特徴とするものである。請求項３記載の発明は、上
記請求項１記載の発明において、前記第３の半導体層が
露出した表面部分の上に保護膜を形成することを特徴と
するものである。
【００１３】請求項４記載の発明は、上記請求項１乃至
３記載の発明において、前記第１の半導体層は、ノンド
ープ又はｎ- 型ＡｌＧａＡｓからなり、前記第２の半導
体層は、ｎ+ 型ＧａＡｓからなり、前記第３の半導体層
は、ノンドープ又はｎ- 型ＡｌＧａＡｓからなり、前記
第４の半導体層は、ｎ型ＧａＡｓからなり、前記第５の
半導体層は、ｎ+ 型ＧａＡｓからなることを特徴とする
ものである。
３記載の発明において、前記第１の半導体層は、ノンド
ープ又はｎ- 型ＡｌＧａＡｓからなり、前記第２の半導
体層は、ｎ+ 型ＧａＡｓからなり、前記第３の半導体層
は、ノンドープ又はｎ- 型ＡｌＧａＡｓからなり、前記
第４の半導体層は、ｎ型ＧａＡｓからなり、前記第５の
半導体層は、ｎ+ 型ＧａＡｓからなることを特徴とする
ものである。
【００１４】請求項５記載の発明は、上記請求項２記載
の発明において、前記第２、第５の半導体層は、少なく
とも前記第１、第３の半導体層よりも高いバンドギャッ
プを有することを特徴とするものである。また、請求項
６記載の発明は、上記請求項２記載の発明において、前
記第１の半導体層はｎ+型ＧａＡｓからなり、前記第２
の半導体層はノンドープ又はｎ―型ＡｌＧａＡｓからな
り、前記第３の半導体層はｎ型ＧａＡｓからなり、前記
第４の半導体層はｎ+型ＧａＡｓからなり、前記第５の
半導体層はノンドープ又はｎ-型ＡｌＧａＡｓからなる
ことを特徴とするものである。更に、請求項７記載の発
明は、上記請求項２記載の発明において、前記第１の半
導体層の不純物濃度は１×１０18ｃｍ-3以上であり、前
記第２の半導体層の不純物濃度は、５×１０16ｃｍ-3以
下であり、前記第３の半導体層の不純物濃度は５×１０
16ｃｍ-3以上１×１０18ｃｍ-3以下であり、前記第４の
半導体層の不純物濃度は、１×１０18ｃｍ-3以上であ
り、前記第５の半導体層の不純物濃度は５×１０16ｃｍ
-3以下であることを特徴とするものである。
の発明において、前記第２、第５の半導体層は、少なく
とも前記第１、第３の半導体層よりも高いバンドギャッ
プを有することを特徴とするものである。また、請求項
６記載の発明は、上記請求項２記載の発明において、前
記第１の半導体層はｎ+型ＧａＡｓからなり、前記第２
の半導体層はノンドープ又はｎ―型ＡｌＧａＡｓからな
り、前記第３の半導体層はｎ型ＧａＡｓからなり、前記
第４の半導体層はｎ+型ＧａＡｓからなり、前記第５の
半導体層はノンドープ又はｎ-型ＡｌＧａＡｓからなる
ことを特徴とするものである。更に、請求項７記載の発
明は、上記請求項２記載の発明において、前記第１の半
導体層の不純物濃度は１×１０18ｃｍ-3以上であり、前
記第２の半導体層の不純物濃度は、５×１０16ｃｍ-3以
下であり、前記第３の半導体層の不純物濃度は５×１０
16ｃｍ-3以上１×１０18ｃｍ-3以下であり、前記第４の
半導体層の不純物濃度は、１×１０18ｃｍ-3以上であ
り、前記第５の半導体層の不純物濃度は５×１０16ｃｍ
-3以下であることを特徴とするものである。
【００１５】
【作用】図１，２は本発明の原理説明図であり、図１は
本発明は係る半導体装置の構造を示す断面図、図２は図
１に示す半導体装置の構造を示す平面図である。図１，
２において、１はＧａＡｓ等の半絶縁性基板であり、２
は半絶縁性基板１上に形成されたノンドープ又は低濃度
に不純物ドープしてなるｉ−ＡｌＧａＡｓ等の半導体層
であり、３は半導体層２上に形成され、かつソース／ド
レイン領域を分割するとともに、高濃度に不純物ドープ
してなるｎ+ ─ＧａＡｓ等のゲート層となる半導体層で
あり、４は半導体層２とはソース／ドレイン領域で接合
するとともに、ゲート領域でゲート層となる半導体層３
を覆うように接合して形成されたノンドープ又は低濃度
に不純物ドープしてなるｉ−ＡｌＧａＡｓ等の半導体層
である。
本発明は係る半導体装置の構造を示す断面図、図２は図
１に示す半導体装置の構造を示す平面図である。図１，
２において、１はＧａＡｓ等の半絶縁性基板であり、２
は半絶縁性基板１上に形成されたノンドープ又は低濃度
に不純物ドープしてなるｉ−ＡｌＧａＡｓ等の半導体層
であり、３は半導体層２上に形成され、かつソース／ド
レイン領域を分割するとともに、高濃度に不純物ドープ
してなるｎ+ ─ＧａＡｓ等のゲート層となる半導体層で
あり、４は半導体層２とはソース／ドレイン領域で接合
するとともに、ゲート領域でゲート層となる半導体層３
を覆うように接合して形成されたノンドープ又は低濃度
に不純物ドープしてなるｉ−ＡｌＧａＡｓ等の半導体層
である。
【００１６】そして、５は半導体層４上に形成された不
純物ドープしてなるチャネル層となるｎ−ＧａＡｓ等の
半導体層であり、６はソース／ドレイン領域に分割され
るようにチャネル層となる半導体層５上に形成された高
濃度に不純物ドープしてなるソース／ドレイン層となる
ｎ+ −ＧａＡｓ等の半導体層であり、７，８はソース／
ドレイン層となる半導体層６上に形成されたオーミック
接合を取ってなるドレイン電極７，ソース電極８であ
り、９はチャネル層となる半導体層５及びソース／ドレ
イン層となる半導体層６上に形成された高抵抗の保護膜
であり、１０，１１は各々活性領域、ゲート電極であ
る。なお、保護膜９は半導体層５及び半導体層６のうち
少なくともどちらか一方の上に形成されていればよい。
純物ドープしてなるチャネル層となるｎ−ＧａＡｓ等の
半導体層であり、６はソース／ドレイン領域に分割され
るようにチャネル層となる半導体層５上に形成された高
濃度に不純物ドープしてなるソース／ドレイン層となる
ｎ+ −ＧａＡｓ等の半導体層であり、７，８はソース／
ドレイン層となる半導体層６上に形成されたオーミック
接合を取ってなるドレイン電極７，ソース電極８であ
り、９はチャネル層となる半導体層５及びソース／ドレ
イン層となる半導体層６上に形成された高抵抗の保護膜
であり、１０，１１は各々活性領域、ゲート電極であ
る。なお、保護膜９は半導体層５及び半導体層６のうち
少なくともどちらか一方の上に形成されていればよい。
【００１７】なお、図２に示す如く、本発明の半導体装
置は、ここでは、活性領域１０に有するゲート電極はチ
ャネル層下に形成されているが、活性領域１０外のチャ
ネル層を取り除くことによってゲート電極１１のオーミ
ックコンタクトを取って構成されている。本発明では、
ゲート層に低抵抗化したｎ+ −ＧａＡｓ半導体層３を用
い、この半導体層３を覆うようにｉ−ＡｌＧａＡｓ高抵
抗半導体層４を形成し構成しているため、ゲート逆方向
耐圧を効率良く向上させることができる。しかも、ゲー
ト層となるｎ+ −ＧａＡｓ半導体層３側部の形状を順テ
ーパ形状で構成しているため、垂直形状のものより曲率
半径を大きくすることができ、電界を和らげて耐圧を向
上させることができる。
置は、ここでは、活性領域１０に有するゲート電極はチ
ャネル層下に形成されているが、活性領域１０外のチャ
ネル層を取り除くことによってゲート電極１１のオーミ
ックコンタクトを取って構成されている。本発明では、
ゲート層に低抵抗化したｎ+ −ＧａＡｓ半導体層３を用
い、この半導体層３を覆うようにｉ−ＡｌＧａＡｓ高抵
抗半導体層４を形成し構成しているため、ゲート逆方向
耐圧を効率良く向上させることができる。しかも、ゲー
ト層となるｎ+ −ＧａＡｓ半導体層３側部の形状を順テ
ーパ形状で構成しているため、垂直形状のものより曲率
半径を大きくすることができ、電界を和らげて耐圧を向
上させることができる。
【００１８】また、本発明では、ｉ−ＡｌＧａＡｓ高抵
抗半導体層４上にチャネル層となるｎ−ＧａＡｓ半導体
層５を形成し、このｎ−ＧａＡｓ半導体層５上両側にソ
ース／ドレイン層となる低抵抗化したｎ+ −ＧａＡｓ半
導体層６を形成し、更にチャネル層となるｎ−ＧａＡｓ
半導体層５上にパッシベーションとバッファー層との機
能を有する例えばバンドギャップが５ｅＶ程度のＳｉＮ
保護膜９を形成して構成している。
抗半導体層４上にチャネル層となるｎ−ＧａＡｓ半導体
層５を形成し、このｎ−ＧａＡｓ半導体層５上両側にソ
ース／ドレイン層となる低抵抗化したｎ+ −ＧａＡｓ半
導体層６を形成し、更にチャネル層となるｎ−ＧａＡｓ
半導体層５上にパッシベーションとバッファー層との機
能を有する例えばバンドギャップが５ｅＶ程度のＳｉＮ
保護膜９を形成して構成している。
【００１９】このため、ＳｉＮ保護膜９は、ｉ−ＡｌＧ
ａＡｓよりもバンドギャップを効率良く高くすることが
できるので、ドレイン電圧を高くしても、ドレイン電極
７とソース電極８間の電流をｉ−ＡｌＧａＡｓ半導体層
４を介さずに、ｎ+ −ＧａＡｓ半導体層６とｎ−ＧａＡ
ｓ半導体層５のみを通して効率良く流すことができる。
従って、ゲート逆方向耐圧を効率良く向上させることが
できるとともに、湧き出し電流を効率良く抑えることが
できるので、高電圧動作による漏れ電流を充分抑えるこ
とができ、充分な高電圧動作を実現することができる。
ａＡｓよりもバンドギャップを効率良く高くすることが
できるので、ドレイン電圧を高くしても、ドレイン電極
７とソース電極８間の電流をｉ−ＡｌＧａＡｓ半導体層
４を介さずに、ｎ+ −ＧａＡｓ半導体層６とｎ−ＧａＡ
ｓ半導体層５のみを通して効率良く流すことができる。
従って、ゲート逆方向耐圧を効率良く向上させることが
できるとともに、湧き出し電流を効率良く抑えることが
できるので、高電圧動作による漏れ電流を充分抑えるこ
とができ、充分な高電圧動作を実現することができる。
【００２０】次に、本発明においては、ｉ−ＡｌＧａＡ
ｓ半導体層２及びｉ−ＡｌＧａＡｓ半導体層４は、少な
くともｎ+ −ＧａＡｓ半導体層３及びｎ+ −ＧａＡｓ半
導体層６より高いバンドギャップを有するように構成す
るのが好ましく、この場合、ｉ−ＡｌＧａＡｓ半導体層
２及びｉ−ＡｌＧａＡｓ半導体層４内にドレイン電極７
及びソース電極８間を走行するキャリアを入り難くする
ことができる。
ｓ半導体層２及びｉ−ＡｌＧａＡｓ半導体層４は、少な
くともｎ+ −ＧａＡｓ半導体層３及びｎ+ −ＧａＡｓ半
導体層６より高いバンドギャップを有するように構成す
るのが好ましく、この場合、ｉ−ＡｌＧａＡｓ半導体層
２及びｉ−ＡｌＧａＡｓ半導体層４内にドレイン電極７
及びソース電極８間を走行するキャリアを入り難くする
ことができる。
【００２１】次に、本発明においては、半導体層２をノ
ンドープ又はｎ- 型ＡｌＧａＡｓで構成し、半導体層３
をｎ+ 型ＧａＡｓで構成し、半導体層４をノンドープ又
はｎ - 型ＡｌＧａＡｓで構成し、半導体層５をｎ型Ｇａ
Ａｓで構成し、半導体層６をｎ+ 型ＧａＡｓで構成して
いるため、上記本発明の効果を有する高速動作に有利な
Ｎチャネル型ＧａＡｓＦＥＴを実現することができる。
ンドープ又はｎ- 型ＡｌＧａＡｓで構成し、半導体層３
をｎ+ 型ＧａＡｓで構成し、半導体層４をノンドープ又
はｎ - 型ＡｌＧａＡｓで構成し、半導体層５をｎ型Ｇａ
Ａｓで構成し、半導体層６をｎ+ 型ＧａＡｓで構成して
いるため、上記本発明の効果を有する高速動作に有利な
Ｎチャネル型ＧａＡｓＦＥＴを実現することができる。
【００２２】次に、本発明においては、半導体層２の不
純物濃度は、バッファー層として機能させることを考慮
すると、５×１０16 ｃｍ -3 以下が好適であり、半導体層
３の不純物濃度は、ゲート層として機能させることを考
慮すると、１×１０18 ｃｍ -3 以上が好適であり、半導体
層４の不純物濃度は、ゲート逆方向耐圧を向上させるこ
とを考慮すると、５×１０16 ｃｍ -3 以下が好適であり、
半導体層５の不純物濃度は、ドレイン電極７とソース電
極８間のキャリアを走行させるチャネル層として機能さ
せることを考慮すると、５×１０18以上１×１０18 ｃｍ
-3 以下が好適であり、半導体層６の不純物濃度は、ドレ
イン電極７及びソース電極８とコンタクトするソース／
ドレイン層として機能させることを考慮すると、１×１
０18 ｃｍ -3 以上が好適である。なお、チャネル層となる
半導体層５の不純物濃度の上限として１×１０18 ｃｍ -3
が好ましいのは、これより高くし過ぎると、ソース／ド
レイン間の耐圧が劣化するからである。
純物濃度は、バッファー層として機能させることを考慮
すると、５×１０16 ｃｍ -3 以下が好適であり、半導体層
３の不純物濃度は、ゲート層として機能させることを考
慮すると、１×１０18 ｃｍ -3 以上が好適であり、半導体
層４の不純物濃度は、ゲート逆方向耐圧を向上させるこ
とを考慮すると、５×１０16 ｃｍ -3 以下が好適であり、
半導体層５の不純物濃度は、ドレイン電極７とソース電
極８間のキャリアを走行させるチャネル層として機能さ
せることを考慮すると、５×１０18以上１×１０18 ｃｍ
-3 以下が好適であり、半導体層６の不純物濃度は、ドレ
イン電極７及びソース電極８とコンタクトするソース／
ドレイン層として機能させることを考慮すると、１×１
０18 ｃｍ -3 以上が好適である。なお、チャネル層となる
半導体層５の不純物濃度の上限として１×１０18 ｃｍ -3
が好ましいのは、これより高くし過ぎると、ソース／ド
レイン間の耐圧が劣化するからである。
【００２３】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図３，４は本発明に係る一実施例の半導体装置の
製造方法を示す図である。図示例はｎチャネル型ＧａＡ
ｓＦＥＴに適用する場合である。図３，４において、図
１，２と同一符号は同一又は相当部分を示す。本実施例
では、まず、ＧａＡｓ半絶縁性基板１上にＭＢＥ法によ
ってノンドープのｉ−ＡｌＧａＡｓ（混晶比０．２）を
５０００オングストローム成長してｉ−ＡｌＧａＡｓ半
導体層２を形成し、このｉ−ＡｌＧａＡｓ半導体層２上
に不純物濃度５×１０18ｃｍ-3のｎ+ −ＧａＡｓを５０
００オングストローム成長した後、ゲート層形成用レジ
スト２１をマスクにＣＣｌ2 Ｆ2 ガスを用いたプラズマ
エッチングによってｎ+ −ＧａＡｓをエッチングしてゲ
ート層となるｎ+ −ＧａＡｓ半導体層３を形成する（図
３（ａ））。この時、エッチング選択比の違いによって
エッチングがｉ−ＡｌＧａＡｓ半導体層２表面で停止す
ることは言うまでもない。
する。図３，４は本発明に係る一実施例の半導体装置の
製造方法を示す図である。図示例はｎチャネル型ＧａＡ
ｓＦＥＴに適用する場合である。図３，４において、図
１，２と同一符号は同一又は相当部分を示す。本実施例
では、まず、ＧａＡｓ半絶縁性基板１上にＭＢＥ法によ
ってノンドープのｉ−ＡｌＧａＡｓ（混晶比０．２）を
５０００オングストローム成長してｉ−ＡｌＧａＡｓ半
導体層２を形成し、このｉ−ＡｌＧａＡｓ半導体層２上
に不純物濃度５×１０18ｃｍ-3のｎ+ −ＧａＡｓを５０
００オングストローム成長した後、ゲート層形成用レジ
スト２１をマスクにＣＣｌ2 Ｆ2 ガスを用いたプラズマ
エッチングによってｎ+ −ＧａＡｓをエッチングしてゲ
ート層となるｎ+ −ＧａＡｓ半導体層３を形成する（図
３（ａ））。この時、エッチング選択比の違いによって
エッチングがｉ−ＡｌＧａＡｓ半導体層２表面で停止す
ることは言うまでもない。
【００２４】次に、レジスト２１を除去した後、半導体
層３を覆うように再びＭＢＥ法によってノンドープのｉ
−ＡｌＧａＡｓ（混晶比０．２）を５００オングストロ
ーム、不純物濃度１．５×１０17ｃｍ-3のｎ−ＧａＡｓ
を１５００オングストローム、及び不純物濃度１×１０
18ｃｍ-3のｎ+ −ＧａＡｓを５０００オングストローム
を順次成長して、ｉ−ＡｌＧａＡｓ半導体層４、チャネ
ル層となるｎ−ＧａＡｓ半導体層５及びｎ+ −ＧａＡｓ
半導体層６を形成する（図３（ｂ））。
層３を覆うように再びＭＢＥ法によってノンドープのｉ
−ＡｌＧａＡｓ（混晶比０．２）を５００オングストロ
ーム、不純物濃度１．５×１０17ｃｍ-3のｎ−ＧａＡｓ
を１５００オングストローム、及び不純物濃度１×１０
18ｃｍ-3のｎ+ −ＧａＡｓを５０００オングストローム
を順次成長して、ｉ−ＡｌＧａＡｓ半導体層４、チャネ
ル層となるｎ−ＧａＡｓ半導体層５及びｎ+ −ＧａＡｓ
半導体層６を形成する（図３（ｂ））。
【００２５】次に、レジスト２２を用いた平坦化技術に
よってゲート層となるｎ+ −ＧａＡｓ半導体層３上に対
応するｎ+ −ＧａＡｓ半導体層６表面を露出させ、フッ
酸や過酸化水素系のウエットエッチング、あるいはＣＣ
ｌ2 Ｆ2 ガスを用いたプラズマエッチングによって半導
体層３上に対応するｎ+ −ＧａＡｓ半導体層６をエッチ
ングしてチャネル層となるｎ−ＧａＡｓ半導体層５を露
出させる（図３（ｃ））。この後、活性領域をレジスト
で保護するようにパターニングを行い、活性領域外をＣ
Ｃｌ2 Ｆ2 ガスを用いたプラズマエッチングによってｉ
−ＡｌＧａＡｓ半導体層４が露出するまでエッチングす
る。
よってゲート層となるｎ+ −ＧａＡｓ半導体層３上に対
応するｎ+ −ＧａＡｓ半導体層６表面を露出させ、フッ
酸や過酸化水素系のウエットエッチング、あるいはＣＣ
ｌ2 Ｆ2 ガスを用いたプラズマエッチングによって半導
体層３上に対応するｎ+ −ＧａＡｓ半導体層６をエッチ
ングしてチャネル層となるｎ−ＧａＡｓ半導体層５を露
出させる（図３（ｃ））。この後、活性領域をレジスト
で保護するようにパターニングを行い、活性領域外をＣ
Ｃｌ2 Ｆ2 ガスを用いたプラズマエッチングによってｉ
−ＡｌＧａＡｓ半導体層４が露出するまでエッチングす
る。
【００２６】次に、レジスト２２を除去し、ＳｉＮをプ
ラズマＣＶＤによって１０００オングストローム、Ｓｉ
Ｏ2 を常圧ＣＶＤによって３０００オングストローム堆
積した後、ソース／ドレイン及びゲート領域を開口す
る。その後、レジスト２４をマスクに用い、ＳｉＯ2 を
フッ酸水溶液によってウエットエッチングし、ＳｉＮを
ＣＦ4 ：Ｏ2 ガスを用いてドライエッチングしてＳｉＮ
保護膜９を形成する（図４（ａ））。この時、ＳｉＯ2
膜２３は、ＳｉＮ保護膜９幅よりも小さく形成され、開
口したゲート領域のｉ−ＡｌＧａＡｓ半導体層４は、フ
ッ酸水溶液によって除去される。
ラズマＣＶＤによって１０００オングストローム、Ｓｉ
Ｏ2 を常圧ＣＶＤによって３０００オングストローム堆
積した後、ソース／ドレイン及びゲート領域を開口す
る。その後、レジスト２４をマスクに用い、ＳｉＯ2 を
フッ酸水溶液によってウエットエッチングし、ＳｉＮを
ＣＦ4 ：Ｏ2 ガスを用いてドライエッチングしてＳｉＮ
保護膜９を形成する（図４（ａ））。この時、ＳｉＯ2
膜２３は、ＳｉＮ保護膜９幅よりも小さく形成され、開
口したゲート領域のｉ−ＡｌＧａＡｓ半導体層４は、フ
ッ酸水溶液によって除去される。
【００２７】そして、ＡｕＧｅ／Ｎｉ／Ａｕを４００／
１００／３０００オングストローム蒸着し、リフトオフ
によりレジスト２４を除去した後、４２５℃のアロイ処
理をしてソース／ドレイン電極７，８を形成することに
より、図４（ｂ）に示すようなｎチャネル型ＧａＡｓＦ
ＥＴを得ることができる。このように、本実施例では、
ゲート層に低抵抗化したｎ+ −ＧａＡｓ半導体層３を用
い、この半導体層３を覆うようにｉ−ＡｌＧａＡｓ高抵
抗半導体層４を形成し構成したため、ゲート逆方向耐圧
を効率良く向上させることができる。しかも、ゲート層
となるｎ+ −ＧａＡｓ半導体層３側部の形状を順テーパ
形状で構成したため、垂直形状のものより曲率半径を大
きくすることができ、電界を和らげて耐圧を向上させる
ことができる。
１００／３０００オングストローム蒸着し、リフトオフ
によりレジスト２４を除去した後、４２５℃のアロイ処
理をしてソース／ドレイン電極７，８を形成することに
より、図４（ｂ）に示すようなｎチャネル型ＧａＡｓＦ
ＥＴを得ることができる。このように、本実施例では、
ゲート層に低抵抗化したｎ+ −ＧａＡｓ半導体層３を用
い、この半導体層３を覆うようにｉ−ＡｌＧａＡｓ高抵
抗半導体層４を形成し構成したため、ゲート逆方向耐圧
を効率良く向上させることができる。しかも、ゲート層
となるｎ+ −ＧａＡｓ半導体層３側部の形状を順テーパ
形状で構成したため、垂直形状のものより曲率半径を大
きくすることができ、電界を和らげて耐圧を向上させる
ことができる。
【００２８】また、本実施例では、ｉ−ＡｌＧａＡｓ高
抵抗半導体層４にチャネル層となるｎ−ＧａＡｓ半導体
層５を形成し、このｎ−ＧａＡｓ半導体層５上両側にソ
ース／ドレイン層となる低抵抗化したｎ+ −ＧａＡｓ半
導体層６を形成し、更にチャネル層となるｎ−ＧａＡｓ
半導体層５上にパッシベーションとバッファー層との機
能を有する例えばバンドギャップが５ｅＶ程度のＳｉＮ
保護膜９を形成し構成している。このため、ＳｉＮ保護
膜９は、ｉ−ＡｌＧａＡｓよりもバンドギャップを効率
良く高くすることができるので、ドレイン電圧を高くし
ても、ドレイン電極７とソース電極８間の電流をｉ−Ａ
ｌＧａＡｓ半導体層４を介さずにｎ+ −ＧａＡｓ半導体
層６とｎ−ＧａＡｓ半導体層５のみを通して流すことが
できる。従って、ゲート逆方向耐圧を向上させることが
できるとともに、湧き出し電流を効率良く抑えることが
できるので、高電圧動作による漏れ電流を充分抑えるこ
とができ、充分な高電圧動作を実現することができる。
抵抗半導体層４にチャネル層となるｎ−ＧａＡｓ半導体
層５を形成し、このｎ−ＧａＡｓ半導体層５上両側にソ
ース／ドレイン層となる低抵抗化したｎ+ −ＧａＡｓ半
導体層６を形成し、更にチャネル層となるｎ−ＧａＡｓ
半導体層５上にパッシベーションとバッファー層との機
能を有する例えばバンドギャップが５ｅＶ程度のＳｉＮ
保護膜９を形成し構成している。このため、ＳｉＮ保護
膜９は、ｉ−ＡｌＧａＡｓよりもバンドギャップを効率
良く高くすることができるので、ドレイン電圧を高くし
ても、ドレイン電極７とソース電極８間の電流をｉ−Ａ
ｌＧａＡｓ半導体層４を介さずにｎ+ −ＧａＡｓ半導体
層６とｎ−ＧａＡｓ半導体層５のみを通して流すことが
できる。従って、ゲート逆方向耐圧を向上させることが
できるとともに、湧き出し電流を効率良く抑えることが
できるので、高電圧動作による漏れ電流を充分抑えるこ
とができ、充分な高電圧動作を実現することができる。
【００２９】
【発明の効果】本発明によれば、ゲート逆方向耐圧を効
率良く高くすることができるとともに、湧き出し電流を
効率良く抑えることができ、充分な高電圧動作を実現す
ることができる他、ｎ+ 注入層を形成しないで充分低い
オーミックコンタクト抵抗を得ることができ、ｎ+ 注入
層を形成する際の高温活性化アニールに伴う特性劣化を
生じないようにすることができるという効果がある。
率良く高くすることができるとともに、湧き出し電流を
効率良く抑えることができ、充分な高電圧動作を実現す
ることができる他、ｎ+ 注入層を形成しないで充分低い
オーミックコンタクト抵抗を得ることができ、ｎ+ 注入
層を形成する際の高温活性化アニールに伴う特性劣化を
生じないようにすることができるという効果がある。
【図１】本発明の原理説明図である。
【図２】本発明の原理説明図である。
【図３】本発明に係る一実施例の半導体装置の製造方法
を示す図である。
を示す図である。
【図４】本発明に係る一実施例の半導体装置の製造方法
を示す図である。
を示す図である。
【図５】従来のＧａＡｓＦＥＴの構造を示す断面図であ
る。
る。
【図６】従来のＧａＡｓＦＥＴの構造を示す断面図であ
る。
る。
１ 半絶縁性基板
２，３，４，５，６ 半導体層
７ ドレイン電極
８ ソース電極
９ 保護膜
１０ 活性領域
１１ ゲート電極
２１，２２，２４ レジスト
２３ ＳｉＯ2 膜
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/812
Claims (7)
- 【請求項１】基板と、 前記基板上に形成された、ゲート層となる、高濃度に不
純物ドープしてなる第１の半導体層と、 前記基板及び前記第１の半導体層上に、前記第１の半導
体層を覆って形成された、ノンドープ又は低濃度に不純
物ドープしてなる第２の半導体層と、 前記第２の半導体層上に形成された第３の半導体層と、 前記第３の半導体層上に、前記第１の半導体層上におけ
る当該第３の半導体層の表面を選択的に露出させて当該
表面の両側に形成された高濃度に不純物ドープしてなる
第４の半導体層と、 前記第４の半導体層上に形成されたオーミック接合を取
ってなるソース／ドレイン電極とを有することを特徴と
する半導体装置。 - 【請求項２】前記基板の直上にノンドープ又は低濃度に
不純物ドープしてなる第５の半導体層を形成することを
特徴とする請求項１記載の半導体装置。 - 【請求項３】前記第３の半導体層を露出させた表面部分
の上に保護膜を形成することを特徴とする請求項１記載
の半導体装置。 - 【請求項４】前記第１の半導体層側部の形状は、順テー
パ形状であることを特徴とする請求項１記載の半導体装
置。 - 【請求項５】前記第２、第５の半導体層は、少なくとも
前記第１、第３の半導体層よりも高いバンドギャップを
有することを特徴とする請求項２記載の半導体装置。 - 【請求項６】前記第１の半導体層はｎ+型ＧａＡｓから
なり、前記第２の半導体層はノンドープ又はｎ―型Ａｌ
ＧａＡｓからなり、前記第３の半導体層はｎ型ＧａＡｓ
からなり、前記第４の半導体層はｎ+型ＧａＡｓからな
り、前記第５の半導体層はノンドープ又はｎ-型ＡｌＧ
ａＡｓからなることを特徴とする請求項２記載の半導体
装置。 - 【請求項７】前記第１の半導体層の不純物濃度は１×１
０18ｃｍ-3以上であり、前記第２の半導体層の不純物濃
度は、５×１０16ｃｍ-3以下であり、前記第３の半導体
層の不純物濃度は５×１０16ｃｍ-3以上１×１０18ｃｍ
-3以下であり、前記第４の半導体層の不純物濃度は、１
×１０18ｃｍ-3以上であり、前記第５の半導体層の不純
物濃度は５×１０16ｃｍ-3以下であることを特徴とする
請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02385094A JP3383057B2 (ja) | 1994-02-22 | 1994-02-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02385094A JP3383057B2 (ja) | 1994-02-22 | 1994-02-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07235552A JPH07235552A (ja) | 1995-09-05 |
| JP3383057B2 true JP3383057B2 (ja) | 2003-03-04 |
Family
ID=12121899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02385094A Expired - Lifetime JP3383057B2 (ja) | 1994-02-22 | 1994-02-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3383057B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10014382B2 (en) | 2014-03-13 | 2018-07-03 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device with sidewall passivation and method of making |
-
1994
- 1994-02-22 JP JP02385094A patent/JP3383057B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07235552A (ja) | 1995-09-05 |
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|---|---|---|---|
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