JP4141988B2 - 電気光学装置の駆動回路、駆動方法、電気光学装置および電子機器 - Google Patents
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Description
点順次式、相展開駆動方式のいずれであっても、データ信号をデータ線にサンプリングする点について何ら相違点はない。
そこで近年では、サンプリング信号のパルス幅を、イネーブルパルスによって狭めて、時間的に相前後して出力されるサンプリング信号同士が互いにオーバーラップさせないようにする技術がもある。
この問題を解消するために、イネーブルパルスに同期して供給されるモニタ信号をパネルに供給して、パネルでの遅延または進みのズレ量を検出するとともに、そのズレ量に応じてイネーブルパルスの位相を調整し、イネーブルパルスの位相ズレを修正する技術が提案されている(特許文献1参照)。
この技術においては、イネーブルパルスの位相調整は、マスタクロック信号を多段接続された遅延回路に入力するとともに、これら遅延回路の出力のうち、いずれかをイネーブルパルスの遅延時間に応じて選択して、選択したマスタクロック信号に基づいて、イネーブルパルスを生成することによって行われる。
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、構成の複雑化を回避した上で、表示品位の低下を防止することが可能な電気光学装置の駆動回路、駆動方法、電気光学装置および電子機器を提供することにある。
一方、本発明において、前記第2位相調整回路における微調整の精度は、前記第1位相調整回路における粗調整の精度の2倍以上である構成が好ましい。
ところで、本発明において、第1位相調整回路による粗調整が行われた後に、第2位相調整回路における位相調整点がいずれかに偏っていると、第2位相調整回路による微調整だけでは対処できない状態が発生するので、前記制御回路は、前記第1位相調整回路に対し粗調整させるように制御するときに、前記第2位相調整回路に対し、位相調整点が調整範囲の略中心となるように制御する構成が好ましい。
なお、本発明は、電気光学装置の駆動回路のほか、駆動方法および電気光学装置としても概念することができる。また、本発明に係る電子機器は、上記電気光学装置を有するので、構成の複雑化を回避した上で、表示品位の低下を防止することが可能となる。
この図に示されるように、電気光学装置10は、処理回路50とパネル100とに大別される。このうち、処理回路50は、プリント基板に形成された回路モジュールであり、パネル100とは、FPC(Flexible Printed Circuit)基板等によって接続されて、各種の信号を供給するとともに後述するモニタ信号を受信する。
データ信号供給回路300は、さらにS/P変換回路310、D/A変換回路群320および増幅・反転回路330を有する。このうち、S/P変換回路310は、垂直走査信号Vsおよび水平走査信号Hsおよびドットクロック信号DCLKに同期するとともに、図示しない上位装置から供給されるディジタルの映像データVidを、6チャネルに分配するとともに、それぞれ時間軸に6倍に伸長(シリアル−パラレル変換または相展開ともいう)して、映像データVd1d〜Vd6dとして出力するものである。
なお、水平帰線期間において画素を最低階調に指定する理由は、主に、タイミングズレなどにより画素に供給されたとしても、当該画素を表示に寄与させないためである。また、映像データVidをシリアル−パラレル変換する理由は、後述するサンプリングスイッチにおいて、データ信号が印加される時間を長くして、サンプル&ホールド時間および充放電時間を確保するためである。
増幅・反転回路330は、アナログ変換された信号を、電圧Vcを基準にして極性反転または正転した後、適宜、増幅してデータ信号Vid1〜Vid6としてパネル100に供給するものである。
極性反転については、(a)走査線毎、(b)データ線毎、(c)画素毎、(d)面(フレーム)毎などの態様があるが、この実施形態にあっては(a)走査線毎の極性反転(1H反転)であるとする。ただし、本発明をこれに限定する趣旨ではない。
なお、電圧Vcは、後述する図11に示されるように画像信号の振幅中心電圧であり、対向電極に印加される電圧LCcomとほぼ等しい。また、本実施形態では、便宜上、振幅中心電圧Vcよりも高位電圧を正極性と、低位電圧を負極性と、それぞれ称している。
また、この実施形態では、映像データVidをシリアル−パラレル変換した後にアナログ変換する構成とするが、シリアル−パラレル変換前にアナログ変換しても良いのはもちろんである。
図2に示されるように、パネル100では、複数本の走査線112が横方向(X方向)に延接される一方、複数本のデータ線114が図において縦方向(Y方向)に延設されている。そして、これらの走査線112とデータ線114との交差の各々に対応するように画素110がそれぞれ設けられて、表示領域100aを構成している。
本実施形態では、走査線112の本数(行数)を「m」とし、データ線の本数(列数)を「6n」(6の倍数)として、画素110が、縦m行×横6n列のマトリクス状に配列する構成を想定する。
各データ線114の一端には、画像信号線171に供給されるデータ信号Vid1〜Vid6の各々を、データ線114にサンプリングするためサンプリングスイッチ150がそれぞれ設けられている。各サンプリングスイッチ150は、本実施形態では、nチャネル型の薄膜トランジスタ(Thin Film Transistor、以下、TFTと称する)であり、そのドレインがデータ線114に接続される一方、そのゲートは、6本のデータ線114を1単位として共通接続されている。
ここで、サンプリングスイッチ150のゲートが共通接続されているデータ線114を1つのブロックとして考える。そして、このようなブロックを考えた場合、図2において左から数えてj列目のデータ線114の一端にドレインが接続されたサンプリングスイッチ150は、jを6で割った余りが「1」であるならば、そのソースが、データ信号Vid1が供給される画像信号線171に接続される。同様に、jを6で割った余りが「2」、「3」、「4」、「5」、「0」であるデータ線114にドレインが接続されたサンプリングスイッチ150の各々は、そのソースが、データ信号Vid2〜Vid6が供給される画像信号線171にそれぞれ接続されている。例えば、図2において左から数えて11列目のデータ線114にドレインが接続されたサンプリングスイッチ150のソースは、「11」を6で割った余りが「5」であるから、データ信号Vid5が供給される画像信号線171に接続される。なお、ここでいう「j」は、データ線114を一般化して説明するためのものであって、1≦j≦6nを満たす正整数である。
AND回路144は、シフトレジスタ142の各出力段にそれぞれ設けられ、当該出力段からの信号と、パルス信号線143に供給される信号Ma/Enbとの論理積信号を求め、それぞれサンプリング信号S1、S2、S3、…、Snとして出力するものである。
ここで、信号Ma/Enbは、図10に示されるように、水平帰線期間ではモニタパルスMaとなり、水平有効表示期間ではイネーブルパルスEnbとなる信号である。このうち、イネーブルパルスEnbは、Hレベルとなるパルス幅がクロック信号CLXの半周期よりも狭くなるように、後述するイネーブルパルス信号生成回路によって生成される。
このため、水平有効表示期間において、シフトレジスタ142による信号Sa1、Sa2、…、Sa(n−1)、Sanは、イネーブルパルスEnbによってパルス幅が狭められて、サンプリング信号S1、S2、S3、…、Snとして出力される。
なお、サンプリングスイッチ150を構成するTFTについては、本実施形態ではnチャネル型としているが、pチャネル型としても良いし、両チャネルを組み合わせた相補型としても良い。
なお、モニタ信号線173は画像信号線171と同様の条件(材質、長さ、幅など)で形成されることが望ましい。
このモニタ信号線173の入力端である一端には、後述するように基準パルスRefが供給される一方、その他端は、位相差検出回路180に接続されている。この位相差検出回路180は、AND回路182とTFT184とを有し、このうち、AND回路182はAND回路144と同一構成であり、また、TFT184はサンプリングスイッチ150と同一構成である。
詳細には、AND回路182の入力端のうち一方がパルス信号線143の入力側とは反対(終端)側に接続される一方、AND回路182の入力端の他方には、水平帰線期間においてのみHレベルとなる信号Brが供給される。また、TFT184は、サンプリングスイッチ150と同様にnチャネル型のTFTであり、そのゲートがAND回路182の出力端に接続され、そのソースがモニタ信号線173の他端に接続され、そのドレインがモニタ信号Detとして、処理回路50にフィードバックされる。
図3に示されるように、画素110においては、nチャネル型のTFT116のソースがデータ線114に接続されるとともに、ドレインが画素電極118に接続される一方、ゲートが走査線112に接続されている。
また、画素電極118に対向するように対向電極108が全画素に対して共通に設けられるとともに、一定の電圧LCcomに維持される。そして、これらの画素電極118と対向電極108との間に液晶層105が挟持されている。このため、画素毎に、画素電極118、対向電極108および液晶層105からなる液晶容量が構成されることになる。
画素電極118と対向電極108との間を通過する光は、液晶層105に印加される電圧実効値がゼロであれば、液晶分子の捻れに沿って約90度旋光する一方、当該電圧実効値が大きくなるにつれて、液晶分子が電界方向に傾く結果、その旋光性が消失する。このため、例えば透過型において、入射側と背面側とに、配向方向に合わせて偏光軸が互いに直交する偏光子をそれぞれ配置させると、当該電圧実効値がゼロに近ければ、光の透過率が最大となって白色表示になる一方、電圧実効値が大きくなるにつれて透過する光量が減少して、ついには透過率が最小である黒色表示になる(ノーマリーホワイトモード)。
また、液晶容量において電荷をリークしにくくさせるために、蓄積容量109が画素毎に形成されている。この蓄積容量109の一端は、画素電極118(TFT116のドレイン)に接続される一方、その他端は、全画素にわたって共通接地されている。
なお、画素110におけるTFT116は、走査線駆動回路130や、シフトレジスタ142、AND回路144、サンプリングスイッチ150の構成素子と共通の製造プロセスで形成されて、装置全体の小型化や低コスト化に寄与している。
さらに、走査制御回路212は、図10に示されるように、水平帰線期間において、クロック信号CLXの半分値であるパルス幅の基準パルスRefを、当該クロック信号CLXがHレベルである期間に同期して1ショット出力する。
なお、走査制御回路212は、特に図示しないが、基準パルスRefを出力したとき、その旨を後述する調整制御回路230に通知するほか、転送開始パルスDXを出力して水平走査期間であるか否かについても調整制御回路230に通知する。くわえて、走査制御回路212は、垂直走査および水平走査の制御に合わせてデータ信号供給回路300における相展開動作や極性反転動作も制御する。
ただし、水平帰線期間において、走査制御回路212によって基準パルスRefが出力されると、当該基準パルスRefをモニタパルスMaとしてイネーブルパルスEnbの代わりに出力する。
したがって、処理回路50からの出力時点では、基準パルスRefとモニタパルスMaとは互いに同一タイミングにて出力される。
この図において、遅延回路(D)2210は、入力信号をクロック信号fCLの1周期分だけ遅延させて出力するものであり、本実施形態では、ある段の遅延回路2210の出力信号が次段の遅延回路2210の入力信号となるように11段分縦続接続されている。
この縦続接続において、第1段の遅延回路2210の入力端には、クロック信号生成回路210によるマスタクロック信号CLが供給される一方、第5段から第11段までの遅延回路2210の各出力信号が信号Cr−0〜Cr−6として、それぞれ出力されてセレクタ2212に供給されている。
セレクタ2212は、調整制御回路230による制御信号Phdにしたがって、信号Cr−0〜Cr−6のいずれかを選択して、信号CLrとして第2位相調整回路222に供給するものである。なお、初期状態においてセレクタ2212は、信号Cr−3を選択する。
このため、信号Cr−3およびマスタクロック信号CLからみると、信号Cr−0、Cr−1、Cr−2は、それぞれ位相が3π/4、π/2、π/4だけ進む一方、信号Cr−4、Cr−5、Cr−6は、それぞれ位相がπ/4、π/2、3π/4だけ遅れることになる。
この図において遅延回路2220は、NOT回路2242、2244と、積分回路2246とを有する。NOT回路2242は、入力信号を論理反転して出力するが、その出力信号の波形は積分回路2246によって鈍化するので、NOT回路2244によって波形整形された信号は、NOT回路2242の入力信号に対して遅延する。本実施形態では、この遅延回路2220が6段分縦続接続され、詳細には、ある段の遅延回路2220の出力信号が次段の遅延回路2220の入力信号となるように縦続接続されている。
この縦続接続において、第1段の遅延回路2220の入力端には、第1位相調整回路221による信号CLrが供給される一方、第1段から第6段までの遅延回路2220の各出力端から、信号Cf−1〜Cf−6が、それぞれ出力されてセレクタ2222に供給されている。ただし、信号CLrも遅延ゼロの出力信号Cf−0としてセレクタ2222に供給されている。
セレクタ2222は、調整制御回路230による制御信号Phaにしたがって、信号Cf−0〜Cf−6のいずれかを選択して、信号CLaとしてイネーブルパルス生成回路224に供給するものである。なお、初期状態においてセレクタ2222は、信号Cf−0を選択する。
本実施形態では、d2≦d1/2となるように、かつ、6d2≧d1となるように、遅延回路2220が設計されている。すなわち、遅延回路2220の遅延時間d2は、遅延回路2210の遅延時間d1の半分以下であって、第2位相調整回路222における位相調整範囲に相当する時間である6d2(=T2)が、遅延回路2210の遅延時間d1以上となるように設定されている。
走査制御回路212は、上述したようにマスタクロック信号CLをそのままクロック信号CLXとして出力する。
また、初期状態では、セレクタ2212が信号Cr−3を選択し、セレクタ2222が信号Cf−0を選択するので、信号CLaとクロック信号CLXとは、位相(およびタイミング)が一致することになる。
上述したように、イネーブルパルスEnbは、イネーブルパルス生成回路224によって、Hレベルのパルス幅がクロック信号CLaの半周期よりも狭くなるように、かつ、Lレベルとなる期間が、クロック信号CLaの立ち上がりまたは立ち下がり部分を含むように生成される。
したがって、初期状態におけるイネーブルパルスEnbは、同図に示されるようにLレベルとなる期間が信号CLaのみならずクロック信号CLXにも同期した波形となる。
電気光学装置の表示動作において、図9は、垂直走査を説明するためのタイミングチャートであり、図10は、水平走査を説明するためのタイミングチャートであり、図11は、連続する水平走査期間にわたって供給されるデータ信号の電圧波形の例を示す図である。
垂直有効表示期間の最初において、転送開始パルスDYが走査線駆動回路130に供給される。この供給によって、図9に示されるように、走査信号G1、G2、G3、…、Gmが順次排他的にHレベルになって、それぞれ走査線112に出力されるので、ここでは、まず走査信号G1がHレベルになる水平走査期間について着目する。
ここでは、イネーブルパルスEnbがクロック信号CLXに対して遅延していない場合を想定しているので、イネーブルパルスEnbは、図10に示されるようなものとなる。このため、信号Sa1、Sa2、Sa3、…、Sanは、イネーブルパルスEnbによりそれぞれHレベルとなるパルス幅が狭められて、サンプリング信号S1、S2、S3、…、S(n−1)、Snとして出力される。
この後、サンプリング信号S2がHレベルになると、今度は、2番目のブロックに属する6本のデータ線114に、それぞれデータ信号Vid1〜Vid6がサンプリングされて、これらのデータ信号Vid1〜Vid6が、1行目の走査線112と当該6本(左から数えて7〜12列目)のデータ線114と交差する画素の画素電極118にそれぞれ印加されることになる。
一方、水平帰線期間において映像データVidは画素の黒色化を指定するが、直前の水平有効表示期間では正極性書込であったので、データ信号Vid1〜Vid6は、図11に示されるように、この水平帰線期間の略中心タイミングにおいて、画素110における画素電極118に印加された場合に当該画素を最低階調の黒色とさせる正極性電圧Vb(+)から当該画素を最低階調の黒色とさせる負極性電圧Vb(-)へと切り替わる。
なお、図11における電圧の関係について言及すると、電圧Vw(-)、Vg(-)は、画素110における画素電極118に印加された場合に当該画素を、それぞれ最高階調の白色、中間階調である灰色とさせる負極性電圧である。一方、Vw(+)、Vg(+)は、画素110における電極118に印加された場合に、それぞれ当該画素を最高階調の白色、中間階調である灰色とさせる正極性電圧であり、電圧Vcを基準にしたときにVw(-)、Vg(-)と対称関係にある。なお、走査信号G1、G2、G3、…、Gmの電圧関係については、そのLレベルが電圧Vb(-)よりも低く、走査信号のHレベルが電圧Vb(+)よりも高い。
なお、データ信号Vid〜Vid6は、水平帰線期間の略中心タイミングにおいて、正極性書込の水平有効表示期間から負極性書込の水平有効表示期間に移行する場合には電圧Vb(+)から電圧Vb(-)へ、負極性書込の水平有効表示期間から正極性書込の水平有効表示期間に移行する場合には電圧Vb(-)から電圧Vb(+)へ、それぞれ切り替わる。
また、次の1垂直走査期間においても、同様な書き込みが行われるが、この際、各行の画素に対する書込極性が入れ替えられる。すなわち、次の1垂直走査期間において、奇数行目の画素については負極性書込が行われる一方、偶数行目の画素については正極性書込が行われることになる。
このように、垂直走査期間毎に画素に対する書込極性が入れ替えられるので、液晶層105に直流成分が印加されることがなくなり、液晶層105の劣化が防止される。
しかしながら、パネル100では、配線等がガラス基板上に形成されるので、抵抗率や寄生容量はFPC基板と比較して大きい。さらに、パネル100において信号Ma/Enbとデータ信号Vid1〜Vid6とは供給経路とが異なる。
このため、パネル100において入力時にタイミングが一致していても、パネル100内部においてはデータ信号Vid1〜Vid6の供給タイミングに対し、信号Ma/Enbに含まれるイネーブルパルスEnbの位相ズレが発生する傾向にある。
なお、図12(a)は、データ信号Vid1〜Vid6の供給タイミングに対してイネーブルパルスEnbの供給タイミングが一致して、理想的な状態となっている場合を示す図である。
ところで、イネーブルパルスEnbの立ち上がりおよび立ち下がりタイミングは、クロック信号CLXに一致しないし、データ信号Vid1〜Vid6もアナログ信号である。このため、データ信号Vid1〜Vid6の供給タイミングに対するイネーブルパルスEnbの位相ズレを直接的に検出することが困難である。
そこで、本実施形態では、水平帰線期間において、クロック信号CLXに同期し、かつ、半周期分の基準パルスRefを、イネーブルパルスEnbが供給されるパルス信号線143にモニタパルスMaとして供給するとともに、同じ基準パルスRefを、画像信号線171に隣接するモニタ信号線173にも供給して、モニタパルスMaと基準パルスRefとの位相差をパネル100内部で検出して、データ信号Vid1〜Vid6の供給タイミングに対するイネーブルパルスEnbの位相ズレを間接的に検出する構成としたのである。
この検出信号Detは、処理回路50における調整制御回路230にフィードバックされるが、調整制御回路230が受信した時点(図13において信号Det’)では、TFT184のドレインに出力された直後の波形よりもさらに時間d4だけ遅延する。ただし、そのパルス幅は、遅延とは無関係に保存された状態で調整制御回路230に受信される。このため、調整制御回路230は、基準パルスRefがパネル100に送出されてから時間(d3+d4)経過した時点で信号Det’がHレベルに遷移し、かつ、信号Det’の(Hレベルの)パルス幅が基準パルスRefのパルス幅(クロック信号CLXの半周期)と同値であれば、パネル100内においてイネーブルパルスEnbがデータ信号Vid1〜Vid6に対して位相ズレしていない、と判断することができる。
なお、時間d3、d4は、パネル固有の値であり、変動しない性質の値であるので、実験的に遅延時間を求めて記憶させておき、調整制御回路230が判断時に記憶値を用いる構成とすれば良い。
また、上述したように走査制御回路212が基準パルスRefを出力した旨を通知するので、調整制御回路230は、信号Det’の状態を、当該通知を受けてから時間(d3+d4)経過した時点で判断することができる。
まず、調整制御回路230は、走査制御回路212から基準パルスRefを出力した旨の通知を受信したか否かを判別し(ステップSp1)、この判別結果がYesとなるまで待機する。
調整制御回路230は、当該通知を受信したならば、上述したように当該通知を受信してから時間(d3+d4)経過した時点で信号Det’の状態およびそのパルス幅から、データ信号Vid1〜Vid6に対するイネーブルパルスEnbのズレ量を検出する(ステップSp2)。
次に、調整制御回路230は、検出したイネーブルパルスEnbのズレ量が、時間d1の半分値以上であるか否かを判別する(ステップSp3)。すなわち、調整制御回路230は、イネーブルパルスEnbの位相が第1位相調整回路221における遅延回路2210の遅延時間d1の半分値に相当する分以上進んでいる、または、遅れているか否かを判別する。
一方、位相進みであれば、ステップSp4の判別結果がNoとなるので、調整制御回路230は、第1位相調整回路221におけるセレクタ2212に対し、現時点の選択信号よりも1段位相を遅らせた信号を選択するように制御信号Phdによって指令する(ステップSp7)。これにより、セレクタ2212では、選択される信号の位相が実際に1段遅れる。
このため、ステップSp6またはSp7の処理後にステップSp1に戻って、ステップSp3の判別結果が依然Yesであれば、ステップSp6またはSp7による位相の粗調整が再度実行される一方、ステップSp3の判別結果がNoとなれば、第2位相調整回路222による微調整が実行されることになる。
ステップSp8の判別結果がYesあれば、第2位相調整回路222による位相の微調整が必要となるので、調整制御回路230は、イネーブルパルスEnbのズレ量がデータ信号Vid1〜Vid6に対して遅れているのか、進んでいるのかを判別する(ステップSp9)。
一方、位相進みであれば、ステップSp9の判別結果がNoとなるので、調整制御回路230は、第2位相調整回路222におけるセレクタ2222に対し、現時点の選択信号よりも1段位相を遅らせた信号を選択させるように、制御信号Phaによって指令する(ステップSp11)。これにより、セレクタ2222では、選択される信号の位相が実際に1段遅れる。
ステップSp10またはSp11が終了すると、調整制御回路230は、処理手順を再びSp1に戻し、1段微調整後のイネーブルパルスEnbのズレ量に応じて、ステップSp1、Sp2、Sp3を経由しつつ、ステップSp8〜Sp11の処理を繰り返し実行する。この繰り返し処理においてステップSp8の判別結果がNoになると、イネーブルパルスEnbのズレ量が時間d1の半分値よりも少ない状態に収まったこと、すなわち、調整が不要であるほどに当該ズレ量がごくわずかになったこと、を意味するので、当該ズレ量による表示品位が無視できる程度となる。
また、イネーブルパルスEnbの位相調整は水平帰線期間において実行され、有効表示期間において位相の変更をしない構成となっているので、イネーブルパルスEnbの位相の切換に伴う表示品位の低下も防止される。
さらに、本実施形態では、第1位相調整回路221による粗調整の前に、第2位相調整回路222において信号Cf−3を選択して位相調整点を中心に設定するので、粗調整後には、第2位相調整回路222による微調整だけでは対処できることになる。
また、データ信号Vid1〜Vid6に対するイネーブルパルスEnbのズレ量を間接的に検出するのではなく、例えば、帰線期間においてデータ信号Vid1〜Vid6に検出用ダミー信号を挿入するとともに、当該ダミー信号に同期した検出用イネーブルパルスを生成し、これら検出用ダミー信号と検出用イネーブルパルスをパネル100に供給することによって、パネル100内部における遅延を直接的に検出する構成としても良い。
ただし、第1位相調整回路221における位相調整は、遅延回路2210における遅延時間d1に相当する分の位相を最小単位として実行されるので、仮に水平有効表示期間に実行されると、位相切換による表示品位の低下は避けがたいと考えられる。このため、第1位相調整回路221については、実施形態のように水平帰線期間や、同じく表示動作に影響のでない垂直帰線期間において位相切換する構成が望ましい。
くわえて、実施形態のように位相調整動作を、表示に影響を与えない期間に実行する構成が好ましいのであれば、例えば電源オン直後の一定時間において、当該位相調整動作を実行する構成としても良い。
また、実施形態では、第1位相調整回路221の後段に第2位相調整回路222を配置する構成としたが、この配置を逆転しても構わない。
一方、上述した実施形態において、データ信号供給回路300は、ディジタルの映像信号Vidを処理するものとしたが、アナログの画像信号を処理する構成としても良い。また、データ信号供給回路300においては、S/P展開の後にアナログ変換する構成としたが、最終的な出力が同じアナログ信号であるならば、アナログ変換した後にS/P展開する構成としても良い。
上述した実施形態では、液晶としてTN型を用いたが、BTN(Bi-stable Twisted Nematic)型・強誘電型などのメモリ性を有する双安定型や、高分子分散型、さらには、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料(ゲスト)を一定の分子配列の液晶(ホスト)に溶解して、染料分子を液晶分子と平行に配列させたGH(ゲストホスト)型などの液晶を用いても良い。
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向(ホメオトロピック配向)の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平行(水平)配向(ホモジニアス配向)の構成としても良い。このように、本発明では、液晶や配向方式として、種々のものに適用することが可能である。
以上については、液晶装置について説明したが、本発明では、映像データ(映像信号)を、画像信号線171を介して供給する構成であれば、例えばEL(Electronic Luminescence)素子、電子放出素子、電気詠動素子、デジタルミラー素子などを用いた装置や、プラズマディスプレイなどにも適用可能である。
次に、上述した実施形態に係る電気光学装置を用いた電子機器の例として、上述したパネル100をライトバルブとして用いたプロジェクタについて説明する。
図15は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ2100の内部には、ハロゲンランプ等の白色光源からなるランプユニット2102が設けられている。このランプユニット2102から射出された投射光は、内部に配置された3枚のミラー2106および2枚のダイクロイックミラー2108によってR(赤)、G(緑)、B(青)の3原色に分離されて、各原色に対応するライトバルブ100R、100Gおよび100Bにそれぞれ導かれる。なお、B色の光は、他のR色やG色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ2122、リレーレンズ2123および出射レンズ2124からなるリレーレンズ系2121を介して導かれる。
ライトバルブ100R、100G、100Bによってそれぞれ変調された光は、ダイクロイックプリズム2112に3方向から入射する。そして、このダイクロイックプリズム2112において、R色およびB色の光は90度に屈折する一方、G色の光は直進する。したがって、各色の画像が合成された後、スクリーン2120には、投射レンズ2114によってカラー画像が投射されることとなる。
Claims (8)
- 複数の走査線と複数のデータ線との各交差部に対応して設けられ、走査線及びデータ線が選択されたときに、データ線にサンプリングされたデータ信号に応じた階調を表示させる画素と、
前記走査線を選択する走査線駆動回路と、
前記走査線が選択された期間にわたって、前記データ線を選択するためのパルス信号を生成するシフトレジスタと、
前記シフトレジスタによってそれぞれ生成されたパルス信号を、イネーブルパルスのパルス幅に制限してサンプリング信号として出力する論理回路と、
データ信号を前記サンプリング信号にしたがって前記データ線にサンプリングするサンプリング回路と
を有する電気光学装置の駆動回路であって、
データ信号に対するイネーブルパルスの位相差を検出するとともに、その検出結果を位相差信号として出力する位相差検出回路と、
前記論理回路に供給するイネーブルパルスの位相を粗調整する第1位相調整回路と、
前記論理回路に供給するイネーブルパルスの位相を前記第1位相調整回路よりも細かい精度で微調整する第2位相調整回路と、
データ信号に対してイネーブルパルスの位相が遅れている旨が前記位相差信号によって示された場合、第1位相調整回路に対し、前記走査線および前記データ線のいずれも選択されない帰線期間においてイネーブルパルスの位相を進ませるように制御した後、第2位相調整回路に対し、前記走査線または前記データ線のいずれかが選択される有効表示期間において前記位相差信号で示される位相差が最小となるようにイネーブルパルスの位相を微調整するように制御する一方、
データ信号に対するイネーブルパルスの位相が進んでいる旨が前記位相差信号によって示された場合、第1位相調整回路に対し前記帰線期間においてイネーブルパルスの位相を遅らせるように制御した後、第2位相調整回路に対し前記有効表示期間において前記位相差信号で示される位相差が最小となるようにイネーブルパルスの位相を微調整するように制御する制御回路と
を具備することを特徴とする電気光学装置の駆動回路。 - 前記制御回路は、
電源投入後一定期間のうちに、前記第1位相調整回路に対し粗調整させるように制御する
ことを特徴とする請求項1に記載の電気光学装置の駆動回路。 - 前記第2位相調整回路における微調整の精度は、前記第1位相調整回路における粗調整の精度の2倍以上である
ことを特徴とする請求項1に記載の電気光学装置の駆動回路。 - 前記制御回路は、
前記第1位相調整回路に対し粗調整させるように制御するときに、前記第2位相調整回路に対し、位相調整点が調整範囲の略中心となるように制御する
ことを特徴とする請求項1に記載の電気光学装置の駆動回路。 - 前記位相差検出回路は、
前記帰線期間において出力される基準パルスに対し、当該基準パルスを前記イネーブルパルスとして当該基準パルス自身をサンプリングしたときの検出パルスの遅延量が所定時間よりも大きい場合に、データ信号に対してイネーブルパルスの位相が遅れていると検出し、前記遅延量が所定時間よりも小さい場合に、データ信号に対してイネーブルパルスの位相が進んでいると検出するとともに、前記検出パルスの幅が前記基準パルスの幅よりも短くなっている分を、前記位相差信号の位相差として出力する
ことを特徴とする請求項1に記載の電気光学装置の駆動回路。 - 複数の走査線と複数のデータ線との各交差部に対応して設けられ、走査線及びデータ線が選択されたときに、データ線にサンプリングされたデータ信号に応じた階調を表示させる画素と、
前記走査線を選択する走査線駆動回路と、
前記走査線が選択された期間にわたって、前記データ線を選択するためのパルス信号を生成するシフトレジスタと、
前記シフトレジスタによってそれぞれ生成されたパルス信号を、イネーブルパルスのパルス幅に制限してサンプリング信号として出力する論理回路と、
データ信号を前記サンプリング信号にしたがって前記データ線にサンプリングするサンプリング回路と
を有する電気光学装置の駆動方法であって、
データ信号に対するイネーブルパルスの位相差を検出するとともに、その検出結果を位相差信号として出力し、
データ信号に対してイネーブルパルスの位相が遅れている旨が前記位相差信号によって示された場合、前記走査線および前記データ線のいずれも選択されない帰線期間においてイネーブルパルスの位相を進ませるように粗調整した後、前記走査線または前記データ線のいずれかが選択される有効表示期間において前記位相差信号で示される位相差が最小となるようにイネーブルパルスの位相を微調整するように制御する一方、
データ信号に対するイネーブルパルスの位相が進んでいる旨が前記位相差信号によって示された場合、前記帰線期間においてイネーブルパルスの位相を遅らせるように粗調整した後、前記有効表示期間において前記位相差信号で示される位相差が最小となるようにイネーブルパルスの位相を微調整するように制御する
ことを特徴とする電気光学装置の駆動方法。 - 複数の走査線と複数のデータ線との各交差部に対応して設けられ、走査線及びデータ線が選択されたときに、データ線にサンプリングされたデータ信号に応じた階調を表示させる画素と、
前記走査線を選択する走査線駆動回路と、
前記走査線が選択された期間にわたって、前記データ線を選択するためのパルス信号を生成するシフトレジスタと、
前記シフトレジスタによってそれぞれ生成されたパルス信号を、イネーブルパルスのパルス幅に制限してサンプリング信号として出力する論理回路と、
データ信号を前記サンプリング信号にしたがって前記データ線にサンプリングするサンプリング回路と
データ信号に対するイネーブルパルスの位相差を検出するとともに、その検出結果を位相差信号として出力する位相差検出回路と、
前記論理回路に供給するイネーブルパルスの位相を粗調整する第1位相調整回路と、
前記論理回路に供給するイネーブルパルスの位相を前記第1位相調整回路よりも細かい精度で微調整する第2位相調整回路と、
データ信号に対してイネーブルパルスの位相が遅れている旨が前記位相差信号によって示された場合、第1位相調整回路に対し、前記走査線および前記データ線のいずれも選択されない帰線期間においてイネーブルパルスの位相を進ませるように制御した後、第2位相調整回路に対し、前記走査線または前記データ線のいずれかが選択される有効表示期間において前記位相差信号で示される位相差が最小となるようにイネーブルパルスの位相を微調整するように制御する一方、
データ信号に対するイネーブルパルスの位相が進んでいる旨が前記位相差信号によって示された場合、第1位相調整回路に対し前記帰線期間においてイネーブルパルスの位相を遅らせるように制御した後、第2位相調整回路に対し前記有効表示期間において前記位相差信号で示される位相差が最小となるようにイネーブルパルスの位相を微調整するように制御する制御回路と
を具備することを特徴とする電気光学装置。 - 請求項7に記載の電気光学装置を有することを特徴とする電子機器。
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