JP4055536B2 - 表示装置およびその制御方法、並びに投写型表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、表示装置およびその制御方法、並びに投写型表示装置に関し、特に画素がマトリクス状に配列されてなる表示部に対して水平方向（列配列方向）において複数画素ずつ同時に映像信号を書き込む方式を採る表示装置およびその制御方法、並びに投写型表示装置（プロジェクタ）に関する。
【０００２】
【従来の技術】
表示装置、例えば画素の表示素子として液晶セルを用いた液晶表示装置（ＬＣＤ;liquid crystal display）においては、その信号処理系としてゲートアレイのＭＯＳプロセスで構成されるデジタル信号処理ＩＣを用いるのが一般的である。このデジタル信号処理ＩＣで所定の信号処理がなされたデジタルデータは、Ｄ／Ａ(デジタル/アナログ)コンバータでアナログ信号に変換された後、ＬＣＤドライバを介して液晶パネル(以下、「ＬＣＤパネル」と記す)に与えられる。ＬＣＤパネルには、液晶セルを含む画素がマトリクス状に配列されている。
【０００３】
ＬＣＤパネルの書き込み速度は、入力される映像信号を1ドット(画素)ずつ順に書き込んでいけるほど速くないため、一般に、水平方向において複数画素ずつ同時に映像信号を書き込む方式が採られている。この複数画素同時書き込み方式の液晶表示装置においては、複数画素に対して同時に映像信号を書き込むためには時系列で順に入力されてくる映像信号を複数画素分の並列信号に変換する必要がある。
【０００４】
例えば、水平方向において６画素ずつ同時に書き込む６画素同時書き込み方式の液晶表示装置の場合、時系列で入力された映像信号を６画素分ずつ同タイミングになるように６並列の映像信号に変換し、６画素分の時間で６列の信号線に映像信号を同時に書き込むことになる。この並列化処理はＬＣＤドライバにおいて映像信号をサンプル/ホールド処理する際に行われる。
【０００５】
この並列化処理に用いられるサンプル/ホールドパルスは、水平同期信号に同期したタイミング信号として生成される。また、６並列化された映像信号を伝送する信号線は、物理的にＬＣＤパネルに配線として接続されている。このため上記タイミング信号およびＬＣＤパネルへの表示開始タイミング信号により、映像の開始位置は一意的に定まることになる。
【０００６】
一方、ＬＣＤパネルの内部には、６画素ずつ同時に書き込むために、信号線を６本ずつ同時に選択する信号線選択スイッチが６本の信号線単位で設けられている。そして、これら信号線選択スイッチは、映像信号に同期して順に発生されるスイッチパルス（書き込み信号）によって順次選択される。信号線選択スイッチが順に選択されることで、選択された信号線選択スイッチを通して６本の信号線に映像信号が同時に書き込まれることになる。
【０００７】
ここで、ＬＣＤパネル内部では、スイッチパルスおよび映像信号が、それらを伝送する信号線の抵抗分や容量分などの影響によってそれぞれ歪むことになるため、このスイッチパルスと映像信号との位相関係を調整しなければ、最適な表示画像は得られない。もし、最適な位相関係になっていない場合、本来あるべき位置に対して隣接する６画素前又は後ろに映像信号が漏れ込み、二重の絵となって映し出されてしまうことになる。例えば、１本の縦線を表示する場合には、この位相関係がずれていると、本来あるべき位置から６画素前または後ろにも縦線が映し出されるようになる。
【０００８】
そのため、従来、同時書き込みのためのタイミング信号、即ちスイッチパルス（書き込み信号）と映像信号との位相関係を、ドットクロック精度以上でかつ画像のセンター位置を変えることなく調整可能とした技術が提案されている（例えば、特許文献１参照）。この従来技術では、スイッチパルスの発生の基準となるパルス信号の位相をタイミング発生回路で調整することで、映像信号とスイッチパルスとの位相関係の調整をドットクロック精度以上で、しかも画像のセンター位置を変えることなく行えるようにしている。
【０００９】
【特許文献１】
特開２００２−１０８２９９号公報（特に、段落００３９〜００４９および図７）
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した従来技術では、出荷前における液晶表示装置に対して同時書き込みのための書き込み信号と映像信号との位相関係の調整を行うのには有効であるものの、出荷後における両者間の位相関係のずれには対応できないという課題があった。すなわち、出荷前に最適な位相調整を行うことができたとしても、温度変化や経時変化によって回路素子が劣化すると、それに起因して各液晶駆動パルスに遅延が生じてしまうため当該位相関係がずれてしまい、最適な表示画像が得られなくなってしまう。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、温度変化や経時変化による位相関係のずれを自動的に修復して常に最適な表示画像を得ることが可能な表示装置およびその制御方法、ならびに投射型表示装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明では、画素がマトリクス状に配列されてなる表示部を有する表示装置において、映像信号を前記画素に書き込む書き込み信号の出荷前調整時の初期状態に対する位相ずれ量を前記映像信号に対する前記書き込み信号の前記表示部を経由した後の位相ずれ量として検出するとともに、前記書き込み信号のパルス幅を制御するためのパルス幅制御クロックパルスを生成し、前記位相ずれ量に基づいて当該位相ずれ量がゼロになるようにフィードバック処理にて前記パルス幅制御クロックパルスのタイミングを制御することによって前記書き込み信号のタイミング調整を行うようにする。
【００１３】
映像信号を画素に書き込む書き込み信号が表示部を経由することで、温度変化や経時変化によって表示部内の回路素子が劣化すると、それに起因して書き込み信号に遅延が生じ、映像信号との位相関係がずれる。そこで、書き込み信号の出荷前調整時の初期状態に対する位相ずれ量を映像信号に対する表示部を経由した後の書き込み信号の位相ずれ量として検出し、この検出した位相ずれ量に基づいて当該位相ずれ量がゼロになるようにパルス幅制御クロックパルスのタイミングを制御することによって書き込み信号のタイミング調整を行うことで、この位相ずれに起因して引き起こる映像信号との位相関係のずれを自動的に修復できる。したがって、温度変化や経時変化の影響を受けることなく、常に最適な表示画像を得ることが可能になる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係る表示装置、例えば画素の表示素子として液晶セルを用いた液晶表示装置のシステム構成を示すブロック図である。
【００１５】
図１に示すように、本液晶表示装置は、Ｒ（赤），Ｇ（緑），Ｂ（青）に対応したＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂ、ＬＣＤドライバ１１、Ｄ／Ａコンバータ１３、デジタルシグナルドライバ（ＤＳＤ）１４、Ａ／Ｄコンバータ１５、タイミングジェネレータ１６、ＰＬＬ(Phase Locked Loop)回路１７、Ｒ，Ｇ，Ｂデコーダ１８Ｒ，１８Ｇ，１８Ｂ、Ｒ，Ｇ，Ｂディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂおよびエッジ検出回路２０を有する構成となっている。
【００１６】
ここで、デジタルシグナルドライバ１４、タイミングジェネレータ１６、Ｒ，Ｇ，Ｂデコーダ１８Ｒ，１８Ｇ，１８Ｂ、Ｒ，Ｇ，Ｂディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂおよびエッジ検出回路２０は、ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂを駆動する駆動制御回路２１を構成している。そして、本実施形態においては、この駆動制御回路２１が１チップ上にＩＣ化されているものとする。このＩＣ化された駆動制御回路２１を以下、「駆動ＩＣ２１」と記す。
【００１７】
Ａ／Ｄコンバータ１５は、Ｒ，Ｇ，Ｂの各アナログ映像信号をデジタル映像信号に変換してデジタルシグナルドライバ１４に供給する。デジタルシグナルドライバ１４では、ホワイトバランス調整、ガンマ補正などの通常の画質調整を行う信号処理が行われる。Ｄ／Ａコンバータ１３は、デジタルシグナルドライバ１４で各種の信号処理がなされたＲ，Ｇ，Ｂのデジタル映像信号を再びアナログ映像信号に変換してＬＣＤドライバ１２に供給する。
【００１８】
ＰＬＬ回路１７は、入力されるアナログ映像信号から同期分離されて与えられる水平同期信号ＨＳＹＮＣおよび垂直同期信号ＶＳＹＮＣに基づいて、本液晶表示装置で用いるマスタークロックＭＣＬＫ、水平同期信号ＨＳＹＮＣおよび垂直同期信号ＶＳＹＮＣを生成し、タイミングジェネレータ１６に与える。タイミングジェネレータ１６は、ＰＬＬ回路１７から与えられるマスタークロックＭＣＬＫ、水平同期信号ＨＳＹＮＣおよび垂直同期信号ＶＳＹＮＣに基づいて、マスタークロックＭＣＫ、水平クロックパルスＨＣＫおよび水平スタートパルスＨＳＴなどの各種のタイミング信号を生成する。
【００１９】
タイミングジェネレータ１６で生成されたマスタークロックＭＣＫ、水平クロックパルスＨＣＫおよび水平スタートパルスＨＳＴは、Ｒ，Ｇ，ＢのＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂに共通に与えられる。タイミングジェネレータ１６ではさらに、後述するＲ，Ｇ，Ｂごとのパルス幅制御クロックパルスＤＣＫ（１，２）も生成される。これらパルス幅制御クロックパルスＤＣＫは、対応するＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂに別々に与えられる。
【００２０】
ＬＣＤドライバ１２は、Ｄ／Ａコンバータ１３から供給されるＲ，Ｇ，Ｂの各アナログ映像信号に対して増幅処理、１Ｈ（Ｈは水平走査期間）反転処理およびサンプル／ホールド処理などを行った後、ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂに与えて表示駆動する。ここで、ＬＣＤドライバ１２でのサンプル／ホールド処理の際には、ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂにおいて複数画素ずつ、例えば６画素ずつ同時に映像信号を書き込むために、時系列で順に入力されるアナログ映像信号を６画素分を単位として並列化する処理も並行して行われる。なお、この並列化処理では、そのサンプル/ホールドパルスとして例えばパルス幅制御クロックパルスＤＣＫが使用される。
【００２１】
駆動ＩＣ２１内におけるデコーダ１８Ｒ，１８Ｇ，１８Ｂ、ディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂおよびエッジ検出回路２０の各機能、並びにこれらに付随するタイミングジェネレータ１６の機能や内部の具体的な構成については後で詳細に説明する。
【００２２】
ここで、デコーダ１８Ｒ，１８Ｇ，１８Ｂ、ディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂおよびエッジ検出回路２０は、画素３１に書き込まれる映像信号に対する書き込み信号、即ちスイッチパルスＳＰＬＳ１，ＳＰＬＳ２，…のＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂを経由した後の位相ずれ量（遅延量）を検出する位相ずれ検出手段を構成する。
【００２３】
また、タイミングジェネレータ１６の内部回路の一部は、この検出した位相ずれ量に基づいて当該位相ずれ量がゼロになるようにフィードバック処理にてスイッチパルスＳＰＬＳ１，ＳＰＬＳ２，…のタイミング調整、具体的にはスイッチパルスＳＰＬＳ１，ＳＰＬＳ２，…を生成するパルス幅制御クロックパルスＤＣＫのタイミング調整を行う制御手段を構成する。
【００２４】
図２は、ＬＣＤパネル１１（１１Ｒ，１１Ｇ，１１Ｇ）の内部の構成例を示す回路図である。図２において、表示エリア（表示部）には、画素トランジスタである薄膜トランジスタ(Thin Film Transistor)ＴＦＴ、液晶セルＬＣおよび保持容量Ｃｓを有する単位画素３１がマトリクス状に配列されている。そして、このマトリクス状の画素配列に対して、画素行毎に垂直走査線３２−１，３２−２，…が配線され、画素列毎に信号線３３−１，３３−２，３３−３，…が配線されている。
【００２５】
この画素構造において、薄膜トランジスタＴＦＴは、ゲート電極が垂直走査線３２−１，３２−２，…に接続され、ソース電極が信号線３３−１，３３−２，３３−３，…に接続されている。液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極がコモン線３４−１，３４−２，…に接続されている。ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極とこれに対向して形成される対向電極との間で発生する容量を意味する。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極とコモン線３４−１，３４−２，…との間に接続されている。
【００２６】
本実施形態に係る液晶表示装置では、一例として、６画素ずつ同時に映像信号の書き込みを行う６画素同時書き込み方式を採っていることから、信号線３３−１，３３−２，３３−３，…に対して、６本の信号線ごとに信号線選択スイッチ３５−１，３５−２，…が配置されている。そして、これら信号線選択スイッチ３５−１，３５−２，…の各６個の出力端が信号線３３−１，３３−２，３３−３，…の各一端に接続されている。
【００２７】
また、信号線選択スイッチ３５−１，３５−２，…の各６個の入力端は、６本のデータ線３６−１〜３６−６にそれぞれ接続されている。そして、これらデータ線３６−１〜３６−６を通して、先述したように、ＬＣＤドライバ１２でのサンプル／ホールド処理の際に６画素分並列化された映像信号ｃｈ１〜ｃｈ６が信号線選択スイッチ３５−１，３５−２，…の各６個の入力端に入力されるようになっている。
【００２８】
信号線選択スイッチ３５−１，３５−２，…には、スイッチパルス発生回路３７からスイッチパルスＳＰＬＳ１，ＳＰＬＳ２，…が、画素３１に映像信号を書き込むための書き込み信号として与えられる。これにより、データ線３６−１〜３６−６を通して入力される６並列化された映像信号ｃｈ１〜ｃｈ６が、信号線選択スイッチ３５−１，３５−２，…を介して信号線３３−１，３３−２，…にそれぞれ書き込まれる。そして、ゲート選択パルス（垂直走査パルス）Ｇａｔｅ１，Ｇａｔｅ２，…によって選択駆動される行の垂直走査線３２−１，３２−２，…に接続されている画素３１の液晶セルＬＣおよび保持容量Ｃｓに対して、６画素単位で映像信号が同時に書き込まれていく。
【００２９】
図３は、スイッチパルス発生回路３７の構成の一例を示すブロック図である。同図から明らかなように、スイッチパルス発生回路３７は、シフトレジスタ３７１およびＡＮＤゲート群３７２を有する構成となっている。このスイッチパルス発生回路３７には、先述したタイミングジェネレータ１６（図１参照）で生成される水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫおよびその反転パルスＨＣＫＸ、パルス幅制御クロックパルスＤＣＫ１，２が与えられる。
【００３０】
なお、ここでは、図面の簡略化のために、シフトレジスタ３７１として転送段が７段の場合を例に挙げて示しているが、実際には、画素３１がマトリクス状に配列されてなる表示エリアの水平方向の画素数に対応した段数のものが用いられることになる。すなわち、水平方向の画素数をｍとした場合、シフトレジスタ３７１として転送段がｍ段のものが用いられる。
【００３１】
このスイッチパルス発生回路３７において、シフトレジスタ３７１には、水平スタートパルスＨＳＴが入力されるとともに、水平クロックパルスＨＣＫ，ＨＣＫＸが各転送段に対して一段おきに与えられる。シフトレジスタ３７１は、水平スタートパルスＨＳＴが入力されるとシフト動作を開始し、水平クロックパルスＨＣＫ，ＨＣＫＸに同期して水平スタートパルスＨＳＴを順にシフトして、各転送段からシフトパルスＳＦＰ１，ＳＦＰ２，…として出力する。
【００３２】
これらシフトパルスＳＦＰ１，ＳＦＰ２，…は、ＡＮＤゲート群３７２の各ＡＮＤゲート３７２−１，３７２−２，…の一方の入力となる。これらＡＮＤゲート３７２−１，３７２−２，…の各他方の入力として、パルス幅制御クロックパルスＤＣＫ１，２が交互に与えられる。ＡＮＤゲート３７２−１，３７２−２，…は、シフトパルスＳＦＰ１，ＳＦＰ２，…とパルス幅制御クロックパルスＤＣＫ１，２との論理積をとることによりスイッチパルスＳＰＬＳ１，ＳＰＬＳ２，…を生成し、図２の信号線選択スイッチ３５−１，３５−２，…に供給する。
【００３３】
図４に、マスタークロックＭＣＫ、水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ＨＣＫＸ、シフトパルスＳＦＰ１，ＳＦＰ２，…、パルス幅制御クロックパルスＤＣＫ１，ＤＣＫ２およびスイッチパルスＳＰＬＳ１，ＳＰＬＳ２，…のタイミング関係を示す。
【００３４】
このタイミングチャートから明らかなように、パルス幅制御クロックパルスＤＣＫ１，ＤＣＫ２は、１／２周期だけ位相がずれかつ１／２周期よりも狭いパルス幅を持つパルス信号であり、スイッチパルスＳＰＬＳ１，ＳＰＬＳ２，…を生成する際に、前のパルスの立ち下がりエッジと後ろのパルスの立ち上がりエッジとの間に適当な間隔を持たせることによって、スイッチパルスＳＰＬＳ１，ＳＰＬＳ２，…が相互に重なり合わないようにこれらスイッチパルスＳＰＬＳ１，ＳＰＬＳ２，…のパルス幅を制御する作用をなす。
【００３５】
ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂにおいて、各シフトレジスタ３７１の最終転送段ｍから出力されるシフトパルスＳＦＰｍ（本例では、シフトパルスＳＦＰ７）は、スキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴとして各ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂから出力される。これらスキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴは、駆動ＩＣ２０内のエッジ検出回路２０（図１参照）に供給される。
【００３６】
ここで、スキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴは、温度変化や経時変化によってシフトレジスタ３７１を構成するトランジスタ等の回路素子が劣化すると、これに起因してシフトレジスタ３７１の最終転送段ｍから出力されるタイミングに遅れが生じる。回路素子の劣化についてはＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂごとにばらつきがあることから、スキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴの遅れ量はＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂごとに異なる値を持つことになる。
【００３７】
再び図１において、エッジ検出回路２０は、画素への映像信号の書き込み信号であるスイッチパルスＳＰＬＳ１，ＳＰＬＳ２，…の基準となるパルス信号、即ちスキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴの各々について、その立ち上がりエッジおよび立ち下がりエッジの少なくとも一方のエッジを検出する。本例に係るエッジ検出回路２０では、スキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴの立ち上がりエッジおよび立ち下がりエッジの両方の検出が行われるものとする。
【００３８】
具体的には、図５のタイミングチャートから明らかなように、エッジ検出回路２０は、スキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴの立ち上がりエッジおよび立ち下がりエッジを検出することで、マスタークロックＭＣＫの例えば１周期分のパルス幅の検出パルスを発生する。ここで言う検出パルスは、例えば本システム全体の制御を司るＣＰＵ（図示せず）から与えられるモード信号ＤＦＴ＿ＭＯＤＥに応じて、当該モード信号が例えば論理“０”のときは図５に示される「立ち上がりエッジ検出」を、論理“１”のときは図５に示される「立ち下がりエッジ検出」をそれぞれ示す。
【００３９】
すなわち、エッジ検出回路２０は、スキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴの各々について、モード信号ＤＦＴ＿ＭＯＤＥに応じて立ち上がりエッジおよび立ち下がりエッジのどちらか一方を選択し、その一方のエッジを検出したときに検出パルスを出力する構成となっている。この検出パルスは、ディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂのカウント値をデコードするデコーダ１８Ｒ，１８Ｇ，１８Ｂに対してそのデコードを指令するデコードパルスとして与えられる。
【００４０】
ディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂは、先述したスキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴの遅れ量（遅延量）を求めるために設けられたものである。ディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂには、タイミングジェネレータ１６から出力される水平ポジションデータＨＰＣ＿ＯＵＴおよびリセットデータＨＰＣ＿ＤＡＴ（Ｒ＿ＨＰＣ＿ＤＡＴ，Ｇ＿ＨＰＣ＿ＤＡＴ，Ｂ＿ＨＰＣ＿ＤＡＴ）が入力される。ここで、水平ポジションデータＨＰＣ＿ＯＵＴは、水平同期信号ＨＳＹＮＣの前エッジでリセットがかかり、１ライン期間１クロック単位でカウントアップされ、水平系の基準となるデータである。リセットデータＨＰＣ＿ＤＡＴは、レジスタ設定により任意に設定できるデータである。ディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂは、ＨＰＣ＿ＯＵＴ＝ＨＰＣ＿ＤＡＴのとき０を出力し、その後１クロック毎にカウントアップした値を出力する。これらディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂの値を、後述するように、デコーダ１８Ｒ，１８Ｇ，１８ＢでデコードすることでスキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴの遅延量が求まる。
【００４１】
ディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂには、当該カウンタのリセット位置（タイミング）を設定するリセットデータＨＰＣ＿ＤＡＴが例えば先述したＣＰＵからＲ，Ｇ，Ｂ毎に与えられる。したがって、リセットデータＨＰＣ＿ＤＡＴの値を変えることにより、ディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂのリセット位置を任意に設定することができる。例えば、図５のタイミングチャートに示すように、初期状態におけるデコーダ１８Ｒ，１８Ｇ，１８Ｂのデコードパルス位置（立ち上がりエッジ検出／立ち下がりエッジ検出の検出パルス位置）を、ディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂのリセット位置（０００の位置）に設定することで、当該ディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂのカウント値がそのまま遅延量となる。
【００４２】
これらディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂのカウント値は、エッジ検出回路２０の検出パルスと共にデコーダ１８Ｒ，１８Ｇ，１８Ｂに入力される。デコーダ１８Ｒ，１８Ｇ，１８Ｂは、検出パルスが“Ｈ”レベルのときのディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂの出力データをデコードして出力する。このデコーダ１８Ｒ，１８Ｇ，１８Ｂの出力がスキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴの遅延量となる。このため、リセットデータＨＰＣ＿ＤＡＴには、初期状態において遅延量が０となるような値が設定される。遅延量Ｒ＿ＧＤＦＥ，Ｇ＿ＧＤＦＥ，Ｂ＿ＧＤＦＥはタイミングジェネレータ１６に供給される。タイミングジェネレータ１６では、先述したように、種々のタイミング信号の生成が行われるが、ここでは、水平クロックパルスＨＣＫおよびパルス幅制御クロックパルスＤＣＫを生成する具体的な回路構成について説明する。
【００４３】
図６は、水平クロックパルスＨＣＫおよびパルス幅制御クロックパルスＤＣＫを生成するための回路（以下、単に「ＨＣＫ，ＤＣＫパルス生成回路」と記す）の構成の一例を示すブロック図である。このＨＣＫ，ＤＣＫパルス生成回路は、駆動ＩＣ２０で検出された遅延量（位相ずれ量）ＧＤＦＴに基づいて当該遅延量がゼロになるようにフィードバック処理にてパルス幅制御クロックパルスＤＣＫのタイミング調整を行う制御手段を構成し、Ｒ，Ｇ，ＢのＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂ（図１参照）にそれぞれ対応して設けられることになる。
【００４４】
図６から明らかなように、ＨＣＫ，ＤＣＫパルス生成回路は、Ｈ（水平方向）ポジションカウンタ４１、ＨＣＫカウンタ４２、ＤＣＫカウンタ４３、デコーダ４４，４５、フリップフロップ（Ｆ／Ｆ）４６，４７およびフィードバック量処理ブロック４８を有する構成となっている。
【００４５】
Ｈポジションカウンタ４１は、水平同期信号ＨＳＹＮＣでリセットされた後、カウント値がマスタークロックＭＣＫに同期してインクリメントされることにより、そのカウント値を水平方向の位置を示す水平ポジションデータＨＰＣ＿ＯＵＴとして１Ｈ（Ｈは水平走査期間）ごとに出力する。この水平ポジションデータＨＰＣ＿ＯＵＴは、ＨＣＫカウンタ４２、ＤＣＫカウンタ４３およびデコーダ４４，４５に与えられる。
【００４６】
デコーダ４４は、水平ポジションデータＨＰＣ＿ＯＵＴの値がレジスタ値ＳＨＰのときのみ高レベル（以下、「“Ｈ”レベル」と記す）となるリセットパルスＨＣＫ＿ＲＳを生成する。ここで、レジスタ値ＳＨＰは、１Ｈ内における水平クロックパルスＨＣＫのスタート位置を決めるためのものである。リセットパルスＨＣＫ＿ＲＳはＨＣＫカウンタ４２に与えられる。
【００４７】
ＨＣＫカウンタ４２は、リセットパルスＨＣＫ＿ＲＳでリセットされた後、カウント値がマスタークロックＭＣＫに同期してインクリメントされ、そのカウント値ＨＣＫＣ＿ＯＵＴがレジスタ値ＨＣＫＣのときに再びリセットがかかる。ここで、レジスタ値ＨＣＫＣは、水平クロックパルスＨＣＫの周期を設定するためのものである。ＨＣＫカウンタ４２のカウント値ＨＣＫＣ＿ＯＵＴはフリップフロップ４６に与えられる。
【００４８】
フリップフロップ４６は、極性設定値ＨＣＫＰＯＬで設定される極性を出力するが、半周期｛（ＨＣＫＣ＋１）／２｝ごとに極性設定値ＨＣＫＰＯＬの極性を反転させることで、デューティ５０％のパルスを生成する。これにより、フリップフロップ４６の出力パルスである水平クロックパルスＨＣＫは、デコーダ４４で生成されたリセットパルスＨＣＫ＿ＲＳの位置を基準として、周期（ＨＣＫＣ＋１）でデューティ５０％のクロックパルスとなる。
【００４９】
デコーダ４５は、Ｈポジションカウンタ４１の出力である水平ポジションデータＨＰＣ＿ＯＵＴの値をデコードすることにより、ＤＣＫカウンタ４３のリセットパルスＤＣＫ＿ＲＳを生成する。ＤＣＫカウンタ４３は、リセットパルスＤＣＫ＿ＲＳでリセットされた後、カウント値がマスタークロックＭＣＫに同期してインクリメントされ、そのカウント値ＤＣＫＣ＿ＯＵＴがレジスタ値ＤＣＫＣのときに再びリセットがかかる。ここで、レジスタ値ＤＣＫＣは、パルス幅制御クロックパルスＤＣＫの周期を設定するためのものである。ＤＣＫカウンタ４３のカウント値ＤＣＫＣ＿ＯＵＴはフリップフロップ４７に与えられる。
【００５０】
フリップフロップ４７は、極性設定値ＤＣＫＰＯＬで設定される極性を出力するが、カウント値ＤＣＫＣ＿ＯＵＴがレジスタ値ＤＣＫＷのときに極性設定値ＤＣＫＰＯＬの極性を反転させてその値を保持し、その後カウント値ＤＣＫＣ＿ＯＵＴがレジスタ値ＤＣＫＷのときに再び極性設定値ＤＣＫＰＯＬが設定されることにより、パルス幅（ＤＣＫＷ＋１）、周期（ＤＣＫＣ＋１）のパルスを生成する。このとき、ＤＣＫＷ＜ＤＣＫＣの関係を保つようにする。これにより、フリップフロップ４７の出力パルスであるパルス幅制御クロックパルスＤＣＫは、デコーダ４５で生成されたリセットパルスＤＣＫ＿ＲＳの位置を基準として、周期（ＤＣＫＣ＋１）でパルス幅（ＤＣＫＷ＋１）のクロックパルスとなる。
【００５１】
デコーダ４５には、後述するドリフト処理のＯＮ／ＯＦＦを設定するレジスタ値ＤＦＴ＿ＯＮと、後述するオフセット値を示すレジスタ値ＯＦＳＴとが与えられる。ここで、レジスタ値ＤＦＴ＿ＯＮが論理“０”のときにドリフト処理をＯＦＦ、論理“１”のときにドリフト処理をＯＮとする。デコーダ４５は、ドリフト処理がＯＦＦのときには、水平ポジションデータＨＰＣ＿ＯＵＴの値が（ＳＨＰ＋ＤＣＫＦ）のときのみ、“Ｈ”レベルとなるリセットパルスＤＣＫ＿ＲＳを生成する。ここで、レジスタ値ＤＣＫＦは、水平クロックパルスＨＣＫに対するパルス幅制御クロックパルスＤＣＫの位相差を設定するためのものである。
【００５２】
デコーダ４５は、ドリフト処理がＯＮのときには、水平ポジションデータＨＰＣ＿ＯＵＴの値が（ＳＨＰ＋ＤＣＫＦ−ＤＣＫＦ＿ＤＥＣ＋ＯＦＳＴ）のときのみ、“Ｈ”レベルとなるリセットパルスＤＣＫ＿ＲＳを生成する。ここで、ＤＣＫＦ＿ＤＥＣは、フィードバック量処理ブロック４８の出力値である。また、レジスタ値ＯＦＳＴは、レジスタ値ＤＦＴ＿ＯＮが論理“１”のとき、即ちドリフト処理がＯＮのときのみ有効となる。
【００５３】
これは、後述するフィードバック処理でリセット位置が水平ポジションデータＨＰＣ＿ＯＵＴの値０００ｈよりも前の値をとらないように、レジスタ値ＯＦＳＴで与えられるオフセット値を付与するためである。このように、フィードバック処理を行う際に、フィードバックさせるパルス幅制御クロックパルスＤＣＫのリセット位置に予めオフセットをつけておくことにより、必ずリセットがかかるようにすることができる。
【００５４】
続いて、フィードバック量処理ブロック４８について説明する。図６から明らかなように、フィードバック量処理ブロック４８は、フリップフロップ４８１および加算器４８２を有する構成となっている。このフィードバック量処理ブロック４８には、Ｒ，Ｇ，Ｂのデコーダ１１Ｒ，１１Ｇ，１１Ｂ（図１参照）から遅延量ＧＤＦＴ（Ｒ＿ＧＤＦＴ，Ｇ＿ＧＤＦＴ，Ｂ＿ＧＤＦＴ）が入力される。
【００５５】
ところで、パネルの内部回路の設計上、フィードバック処理がかかることによって、ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂから出力されるスキャンパルスＳＯＵＴ（Ｒ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴ）が遅延する前の初期状態に戻ってしまう場合（前方向に動く場合）と初期状態に戻らずに遅延したままになる場合（前方向に動かない場合）とが考えられる。したがって、フィードバック量処理ブロック４８は、スキャンパルスＧＤＦＴが時間軸上で前方向に動かない場合と前方向に動く場合とで異なる処理を行う。ここで、フィードバック処理とは、スキャンパルスＧＤＦＴに基づいて得られる遅延量ＧＤＦＴをＤＣＫカウンタ４３のリセット位置に反映させることを言う。
【００５６】
スキャンパルスＧＤＦＴが前方向に動かない場合は、ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂ内のシフトレジスタ３７（図３参照）が、本実施形態に係る液晶表示装置の場合のように、水平クロックパルスＨＣＫに同期してシフト動作を行う仕様の場合であり、レジスタ値ＧＤＦＴ＿ＳＥＬを論理“０”に設定する。この仕様のＬＣＤパネルの場合、前述したことから明らかなように、パルス幅制御クロックパルスＤＣＫも使用する。一方、スキャンパルスＧＤＦＴが前方向に動く場合は、シフトレジスタ３７がパルス幅制御クロックパルスＤＣＫに同期してシフト動作を行う仕様の場合であり、レジスタ値ＧＤＦＴ＿ＳＥＬを論理“１”に設定する。この仕様のＬＣＤパネルの場合、水平クロックパルスＨＣＫは使用しない。
【００５７】
スキャンパルスＧＤＦＴが前方向に動かない場合には、デコーダ１１Ｒ，１１Ｇ，１１Ｂでデコードした値がそのまま遅延量となるため、フリップフロップ４８１は論理“０”のレジスタ値ＧＤＦＴ＿ＳＥＬが与えられることで、デコーダ１１Ｒ，１１Ｇ，１１Ｂから供給される遅延量ＧＤＦＴをそのままフィードバック量処理ブロック４８の出力値ＤＣＫＦ＿ＤＥＣとする。
【００５８】
ここで、デコーダ１１Ｒ，１１Ｇ，１１Ｂで最初にデコードした後、その遅延量ＧＤＦＴに基づいてフィードバック処理を行うと、次にデコーダ１１Ｒ，１１Ｇ，１１Ｂでデコードされる値が“０”になってしまい、スキャンパルスＧＤＦＴが前方向に動かない場合と同様な処理を行うと、フィードバック処理を行った後、またはフィードバック処理前の状態に戻ってしまう。
【００５９】
したがって、スキャンパルスＧＤＦＴが前方向に動く場合には、デコーダ１１Ｒ，１１Ｇ，１１Ｂで最初にデコードして得られる遅延量ＧＤＦＴをフリップフロップ４８１に保持し、この保持した遅延量ＧＤＦＴを次の遅延量と加算器４８２で加算していくことで、初期段階からの遅延量ＧＤＦＴ１を求め、この遅延量ＧＤＦＴ１をフィードバック量処理ブロック４８の出力値ＤＣＫＦ＿ＤＥＣとする。
【００６０】
以上説明したフィードバック量処理ブロック４８の機能を要約すると次の通りである。すなわち、フィードバック処理によりスキャンパルスＳＯＵＴ自身にフィードバックがかからない場合は、ディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂのカウント値をデコーダ１８Ｒ，１８Ｇ，１８Ｂでデコードした値ＧＤＦＴをそのままフィードバック量とし、スキャンパルスＳＯＵＴ自身にフィードバックがかかる場合は、当該デコード値ＧＤＦＴを次のデコード値と加算した値をフィードバック量とする。
【００６１】
例えば、初期状態においてエッジ検出回路２０で生成するデコードパルス（検出パルス）がディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂの０００ｈを取るように設定し、温度変化や経時変化によってパルス幅制御クロックパルスＤＣＫにマスタークロックＭＣＫの２クロック（２ＣＬＫ）分の遅延が生じたとする。スキャンパルスＳＯＵＴ自身にフィードバック処理がかからない場合は、フィードバック処理が行われてもデコードパルスの位置は、図７のタイミングチャートに示すように、ディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂの００２ｈの位置に設定されるため、図６に示すＤＣＫカウンタ４３のリセット位置をずらすことにより、リセット位置からカウント値分だけパルス幅制御クロックパルスＤＣＫを前にシフトするようにする。
【００６２】
スキャンパルスＳＯＵＴ自身がフィードバック処理される場合は、フィードバック処理が行われると、図７のタイミングチャートに示すように、デコードパルスはディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂの０００ｈをデコードするようになるため、初期状態からデコードしたカウント値を加算し、その値をリセット位置から前にシフトするようにする。
【００６３】
なお、ＨＣＫ，ＤＣＫパルス生成回路に与えられるレジスタ値ＳＨＰ、ＨＣＫＣ、ＤＣＫＣ、ＤＣＫＷ、ＤＦＴ＿ＯＮ、ＯＦＳＴや極性設定値ＨＣＫＰＯＬ、ＤＣＫＰＯＬ等の情報は、本システム全体の制御を司るＣＰＵ（図示せず）において設定される。
【００６４】
次に、上記構成の本実施形態に係る液晶表示装置において、フィードバック処理により複数画素同時書き込みのためのタイミング信号の位相を自動的に調整する際の動作について説明する。
【００６５】
Ｒ，Ｇ，ＢのＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂを駆動する際に、スイッチパルス発生回路３７内のシフトレジスタ３７１を経由して各パネル１１Ｒ，１１Ｇ，１１Ｂから出力されるスキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴが駆動ＩＣ２１に入力する。以降の処理では、スキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴについてそれぞれ別々に処理が行われることになるが、簡単のためそれらを代表してスキャンパルスＳＯＵＴとして説明するものとする。
【００６６】
駆動ＩＣ２１において、エッジ検出回路２０は、図５のタイミングチャートに示すように、スキャンパルスＳＯＵＴの立ち上がりおよび立ち下がりのエッジを検出して、その検出タイミングで“Ｈ”レベルとなる検出パルスをデコードパルスとして出力する。一方、Ｒ，Ｇ，Ｂのディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂは、タイミングジェネレータ１６内のＨポジションカウンタ４１（図６参照）から与えられる水平ポジションデータＨＰＣ＿ＯＵＴをカウントする。これらディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂのリセットタイミングについては、Ｒ，Ｇ，ＢのリセットデータＨＰＣ＿ＤＡＴによって任意に設定できるようになっている。
【００６７】
そして、ディレイカウンタ１９Ｒ，１９Ｇ，１９Ｂの各カウント値は、エッジ検出回路２０から与えられるＲ，Ｇ，Ｂの各検出パルスをトリガーとして、Ｒ，Ｇ，Ｂのデコーダ１８Ｒ，１８Ｇ，１８Ｂによってデコードされる。これらデコーダ１８Ｒ，１８Ｇ，１８Ｂの各デコード値は、スキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴ各々の最適状態からの遅延量（遅延時間）ＧＤＦＴ（Ｒ＿ＧＤＦＴ，Ｇ＿ＧＤＦＴ，Ｂ＿ＧＤＦＴ）であり、タイミングジェネレータ１６内のフィードバック量処理ブロック４８（図６参照）に与えられる。
【００６８】
ここで、最適状態とは、例えば、液晶表示装置を出荷する前の調整段階で、同時書き込みのためのタイミング信号と映像信号との位相関係を最適に調整したときの状態を言う。この位相関係は、先述したように、液晶表示装置の出荷後において、温度変化や経時変化によってトランジスタ等の回路素子が劣化すると、それに伴ってずれてくることになる。
【００６９】
なお、遅延量ＧＤＦＴ（Ｒ＿ＧＤＦＴ，Ｇ＿ＧＤＦＴ，Ｂ＿ＧＤＦＴ）を求めるに際して、スキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴの立ち上がりエッジを基準にするか、立ち下がりエッジを基準にするかについては、エッジ検出回路２０に与えるモード信号ＤＦＴ＿ＭＯＤＥによって任意に切り替え可能となっている。いずれを設定するかについては、ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂの状態に応じて最適な方を選択するようにすれば良い。
【００７０】
図６のＨＣＫ，ＤＣＫパルス生成回路においては、上述したようにして算出された遅延量ＧＤＦＴ（Ｒ＿ＧＤＦＴ，Ｇ＿ＧＤＦＴ，Ｂ＿ＧＤＦＴ）を、ＤＣＫカウンタ４３のリセット位置（タイミング）に反映させるフィードバック処理が行われる。具体的には、をデコーダ４５において、遅延量ＧＤＦＴを基準として水平ポジションデータＨＰＣ＿ＯＵＴをデコードすることにより、ＤＣＫカウンタ４３のリセットパルスＤＣＫ＿ＲＳを生成し、当該ＤＣＫカウンタ４３をリセットする。このＤＣＫカウンタ４３のカウント値に基づいて生成されるパルス幅制御クロックパルスＤＣＫは、先述したように、ＬＣＤドライバ１２における並列化処理の際のサンプル／ホールドパルスとして使用される。
【００７１】
上述したように、複数画素（本例では、６画素）同時書き込み方式を採用する液晶表示装置において、Ｒ，Ｇ，ＢのＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂから出力されるスキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴを、これらパネル１１Ｒ，１１Ｇ，１１Ｂに各種のタイミング信号を供給する駆動ＩＣ２１に入力し、スキャンパルスＲ＿ＳＯＵＴ，Ｇ＿ＳＯＵＴ，Ｂ＿ＳＯＵＴ各々の最適状態からの遅延量（遅延時間）ＧＤＦＴを測定して、映像信号をサンプル／ホールドするパルス、例えばパルス幅制御クロックパルスＤＣＫにその遅延量を反映させるフィードバック処理を行うことで、ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂを駆動する各種のタイミング信号と映像信号との位相関係を最適な状態に自動的に調整できる。
【００７２】
これにより、ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂ内での温度変化や経時変化によるトランジスタ等の回路素子の劣化から駆動パルス、特に複数画素同時書き込みのためのスイッチパルスＳＰＬＳ１，ＳＰＬＳ２，…に遅れが生じてしまうことに起因して引き起こる映像信号との位相関係のずれを自動的に修復して映像信号の乱れを防止することができるため、温度変化や経時変化の影響を受けることなく、常に最適な表示画像を得ることが可能になる。
【００７３】
また、上記実施形態では、パルス幅制御クロックパルスＤＣＫ１，２をパネル外部から取り込むタイプの液晶表示装置を前提として説明したが、図６に示すＨＣＫ，ＤＣＫパルス生成回路では、レジスタ値ＤＣＫＣ，ＤＣＫＷ，ＤＣＫＦによってパルス幅制御クロックパルスＤＣＫのパルス周期、パルス幅および画素３１への映像信号の書き込みタイミングを決めるクロックパルス、即ち水平クロックパルスＨＣＫに対する位相差を任意に設定可能な構成となっているため、水平クロックパルスＨＣＫ，ＨＣＫＸを用いてパネル内部でパルス幅制御クロックパルスＤＣＫ１，２を生成するタイプの液晶表示装置においても、水平クロックパルスＨＣＫ，ＨＣＫＸとしてパルス幅制御クロックパルスＤＣＫ１，２を入力することで、同様にフィードバック処理を行うことができる。
【００７４】
なお、上記実施形態では、複数画素同時書き込み方式の液晶表示装置を例に挙げて説明したが、本発明は複数画素同時書き込み方式のものへの適用に限られるものではなく、ＬＣＤパネルを駆動するタイミング信号、特に映像信号の書き込みを行うタイミング信号と当該映像信号との位相関係の自動調整に関するものであることから、画素単位で書き込む方式のものにも同様に適用可能である。
【００７５】
また、上記実施形態では、Ｒ，Ｇ，ＢのＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂを持つカラー方式の液晶表示装置に適用した場合を例に挙げたが、本発明はカラー方式のものへの適用に限られるものではなく、モノクロ方式の液晶表示装置にも同様に適用可能であり、さらには液晶表示装置への適用に限らず、表示デバイスとしてＣＲＴ（陰極線管）やＥＬ（ｅｌｅｃｔｒｏ ｌｕｍｉｎｅｓｃｅｎｃｅ）素子等を用いた表示装置など、特に複数画素ずつ同時に映像信号を書き込む方式を採る表示装置全般に適用可能である。
【００７６】
［応用例］
また、先述した駆動ＩＣ２０を含む信号処理系は、投写型表示装置、例えば液晶プロジェクタの信号処理系として用いることも可能である。図８に、液晶プロジェクタの構成の概略を示す。
【００７７】
図８において、光源５１から発せられる白色光は、第１のビームスプリッタ５２で特定の色成分、例えば一番波長の短いＢ（青）の光成分のみが透過し、残りの色の光成分は反射される。第１のビームスプリッタ５２を透過したＢの光成分は、ミラー５３で光路が変更され、レンズ５４を通してＢのＬＣＤパネル１１Ｂに照射される。
【００７８】
第１のビームスプリッタ５２で反射された光成分については、第２のビームスプリッタ５５で例えばＧ（緑）の光成分が反射され、Ｒ（赤）の光成分が透過する。第２のビームスプリッタ５５で反射されたＧの光成分は、レンズ５６を通してＧのＬＣＤパネル１１Ｇに照射される。第２のビームスプリッタ５５を透過したＲの光成分は、ミラー５７，５８で光路が変更され、レンズ５９を通してＲのＬＣＤパネル１１Ｒに照射される。
【００７９】
ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂを経たＲ，Ｇ，Ｂの各光は、クロスプリズム６０で光合成される。そして、このクロスプリズム６０から出射される合成光は、投射プリズム６１によってスクリーン６２に投射される。
【００８０】
上記構成の液晶プロジェクタにおいて、ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂには、図１に示す信号処理系にてＲ，Ｇ，Ｂごとに並列に信号処理されたアナログ映像信号が、ＬＣＤドライバ１２でのサンプル／ホールド処理の際に、複数画素、例えば６画素分を単位として並列化処理されて入力される。
【００８１】
また、ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂには、駆動制御回路６３から各種の駆動パルスが入力される。この駆動制御回路６３として、先述した駆動ＩＣ２０を用いることにより、ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂ内での温度変化や経時変化によるトランジスタ等の回路素子の劣化から駆動パルス、特に複数画素同時書き込みのためのスイッチパルスに遅れが生じてしまうことに起因して引き起こる映像信号との位相関係のずれを自動的に修復して映像信号の乱れを防止することができるため、温度変化や経時変化の影響を受けることなく、常に最適な表示画像を得ることが可能になる。
【００８２】
なお、ここでは、カラー方式の液晶プロジェクタに適用した場合を例に採って説明したが、モノクロ方式の液晶プロジェクタにも同様に適用可能である。このときは、当然のことながら、信号処理系は１チャンネル分で良いことになる。
【００８３】
【発明の効果】
以上説明したように、本発明によれば、画素がマトリクス状に配列されてなる表示部を有する表示装置において、書き込み信号の出荷前調整時の初期状態に対する位相ずれ量を映像信号に対する書き込み信号の表示部を経由した後の位相ずれ量として検出するとともに、書き込み信号のパルス幅を制御するためのパルス幅制御クロックパルスを生成し、前記位相ずれ量に基づいて当該位相ずれ量がゼロになるようにパルス幅制御クロックパルスのタイミングを制御することによって書き込み信号のタイミング調整を行うことで、映像信号との位相関係のずれを自動的に修復できるため、温度変化や経時変化の影響を受けることなく、常に最適な表示画像を得ることが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る液晶表示装置のシステム構成を示すブロック図である。
【図２】ＬＣＤパネルの内部の構成例を示す回路図である。
【図３】スイッチパルス発生回路の構成の一例を示すブロック図である。
【図４】マスタークロックＭＣＫ、水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ＨＣＫＸ、シフトパルスＳＦＰ１，ＳＦＰ２，…、パルス幅制御クロックパルスＤＣＫ１，ＤＣＫ２およびスイッチパルスＳＰＬＳ１，ＳＰＬＳ２，…のタイミング関係を示すタイミングチャートである。
【図５】エッジ検出回路の回路動作を説明するためのタイミングチャートである。
【図６】ＨＣＫ，ＤＣＫパルス生成回路の構成の一例を示すブロック図である。
【図７】ＨＣＫ，ＤＣＫパルス生成回路の回路動作を説明するためのタイミングチャートである。
【図８】液晶プロジェクタの一例を示す概略構成図である。
【符号の説明】
１１Ｒ，１１Ｇ，１１Ｂ…ＬＣＤパネル、１２…ＬＣＤドライバ、１６…タイミングジェネレータ、１８Ｒ，１８Ｇ，１８Ｂ…デコーダ、１９Ｒ，１９Ｇ，１９Ｂ…ディレイカウンタ、２０…エッジ検出回路、２１…駆動ＩＣ（駆動制御回路）、３１…画素、３５−１，３５−２…信号線選択スイッチ、３７…スイッチパルス発生回路、４１…Ｈポジションカウンタ、４２…ＨＣＫカウンタ、４３…ＤＣＫカウンタ、４８…フィードバック量処理ブロック

Claims (13)

1. 画素がマトリクス状に配列されてなる表示部と、
   前記画素に書き込まれる映像信号に対する当該映像信号を前記画素に書き込む書き込み信号の前記表示部を経由した後の位相ずれ量を検出する位相ずれ検出手段と、
   前記書き込み信号のパルス幅を制御するためのパルス幅制御クロックパルスを生成する生成手段と、
   前記位相ずれ検出手段で検出された位相ずれ量に基づいて当該位相ずれ量がゼロになるようにフィードバック処理にて前記パルス幅制御クロックパルスのタイミングを制御することによって前記書き込み信号のタイミング調整を行う制御手段とを備え、
   前記位相ずれ検出手段は、前記書き込み信号の出荷前調整時の初期状態に対する位相ずれ量を検出する
   ことを特徴とする表示装置。
2. 前記書き込み信号は、映像信号を複数の画素を単位として並列化処理するためのタイミング信号に基づいて生成されて、前記複数の画素ずつ同時に映像信号を書き込む信号であり、
   前記制御手段は、前記位相ずれ検出手段で検出された位相ずれ量に基づいて当該位相ずれ量がゼロになるように前記タイミング信号のタイミング調整を行う
   ことを特徴とする請求項１記載の表示装置。
3. 前記制御手段は、前記タイミング信号をパルス信号として生成するとともに、当該パルス信号のパルス幅およびパルス周期を任意に設定可能なパルス生成手段を有する
   ことを特徴とする請求項２記載の表示装置。
4. 前記パルス生成手段は、前記画素への映像信号の書き込みタイミングを決めるクロックパルスに対する前記タイミング信号の位相差を任意に設定可能である
   ことを特徴とする請求項３記載の表示装置。
5. 前記位相ずれ検出手段は、前記表示部から出力される前記書き込み信号の基準となるパルス信号の立ち上がりエッジおよび立ち下がりエッジの少なくとも一方を検出するエッジ検出手段を有する
   ことを特徴とする請求項１記載の表示装置。
6. 前記エッジ検出手段は、前記書き込み信号の基準となるパルス信号の立ち上がりエッジおよび立ち下がりエッジの両方を検出するとともに、これらエッジのどちらか一方の検出結果を出力可能である
   ことを特徴とする請求項５記載の表示装置。
7. 前記位相ずれ検出手段は、前記書き込み信号の基準となるパルス信号の遅延量を求めるカウンタと、前記エッジ検出手段の検出出力をトリガーとして前記カウンタのカウント値をデコードするデコーダとを有し、前記カウンタのリセット位置を任意に設定可能である
   ことを特徴とする請求項１記載の表示装置。
8. 前記制御手段は、前記表示部から出力される前記書き込み信号の基準となるパルス信号自体をフィードバック処理する場合、フィードバック処理しない場合のいずれにおいても、前記書き込み信号のタイミング調整が可能である
   ことを特徴とする請求項１記載の表示装置。
9. 前記制御手段は、前記フィードバック処理をＯＮ／ＯＦＦさせる機能を有し、ＯＮ時にはＯＦＦ時の前記書き込み信号のリセット位置に対してオフセットの付与が可能である
   ことを特徴とする請求項１記載の表示装置。
10. 画素がマトリクス状に配列されてなる表示部を有する表示装置の制御方法であって、
    映像信号を前記画素に書き込む書き込み信号の出荷前調整時の初期状態に対する位相ずれ量を前記映像信号に対する前記書き込み信号の前記表示部を経由した後の位相ずれ量として検出し、
    前記書き込み信号のパルス幅を制御するためのパルス幅制御クロックパルスを生成し、
    前記位相ずれ量に基づいて当該位相ずれ量がゼロになるようにフィードバック処理にて前記パルス幅制御クロックパルスのタイミングを制御することによって前記書き込み信号のタイミング調整を行う
    ことを特徴とする表示装置の制御方法。
11. 前記書き込み信号は、映像信号を複数の画素を単位として並列化処理するためのタイミング信号に基づいて生成されて、前記複数の画素ずつ同時に映像信号を書き込む信号であり、
    前記位相ずれ検出手段で検出された位相ずれ量に基づいて当該位相ずれ量がゼロになるように前記タイミング信号のタイミング調整を行う
    ことを特徴とする請求項１０記載の表示装置の制御方法。
12. 画素がマトリクス状に配列されてなる表示パネルと、
    映像信号を前記画素に書き込む書き込み信号の出荷前調整時の初期状態に対する位相ずれ量を前記映像信号に対する前記書き込み信号の前記表示部を経由した後の位相ずれ量として検出する位相ずれ検出手段と、
    前記書き込み信号のパルス幅を制御するためのパルス幅制御クロックパルスを生成する生成手段と、
    前記位相ずれ検出手段で検出された位相ずれ量に基づいて当該位相ずれ量がゼロになるようにフィードバック処理にて前記パルス幅制御クロックパルスのタイミングを制御することによって前記書き込み信号のタイミング調整を行う制御手段と
    を備えたことを特徴とする投写型表示装置。
13. 前記書き込み信号は、映像信号を複数の画素を単位として並列化処理するためのタイミング信号に基づいて生成されて、前記複数の画素ずつ同時に映像信号を書き込む信号であり、
    前記制御手段は、前記位相ずれ検出手段で検出された位相ずれ量に基づいて当該位相ずれ量がゼロになるように前記タイミング信号のタイミング調整を行う
    ことを特徴とする請求項１２記載の投写型表示装置。

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