JP4099913B2 - 電気光学装置、そのクロック信号調整方法および回路、その生産方法、ならびに電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、誤動作の少ない電気光学装置、そのクロック信号調整方法、そのクロック信号調整回路、その生産方法、および、電気光学装置を用いた電子機器に関する。
【０００２】
【従来の技術】
従来の電気光学装置、例えば、アクティブマトリクス方式の液晶表示装置は、主に、マトリクス状に配列した画素電極の各々にスイッチング素子が設けられた素子基板と、カラーフィルタなどが形成された対向基板と、これら両基板との間に充填された液晶とから構成される。このような構成において、走査線を介してスイッチング素子に走査信号を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して、画素電極に画像信号を印加すると、当該画素電極および対向電極（共通電極）の間の液晶層に所定の電荷が蓄積される。電荷蓄積後、当該スイッチング素子をオフ状態としても、液晶層の抵抗が十分に高ければ、当該液晶層における電荷の蓄積が維持される。このように、各スイッチング素子を駆動して蓄積させる電荷の量を制御すると、画素毎に液晶の配向状態が変化して、所定の情報を表示することが可能となる。
【０００３】
この際、各画素の液晶層に電荷を蓄積させるのは一部の期間で良いため、第１に、走査線駆動回路によって、各走査線を順次選択するとともに、第２に、走査線の選択期間において、データ線駆動回路によって、１本または複数本のデータ線を順次選択し、第３に、選択されたデータ線に画像信号をサンプリングして供給する構成により、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。
【０００４】
ここで、走査線駆動回路やデータ線駆動回路は、一般的には、それぞれシフトレジスタ回路からなり、これらの各シフトレジスタ回路によって転送される信号に基づいて、走査線駆動回路が垂直走査を行う一方、データ線駆動回路が水平走査を行う構成となっている。
【０００５】
【発明が解決しようとする課題】
ところで、上述した素子基板上には、走査線、データ線およびスイッチング素子等から構成される画像表示領域の他に、走査線駆動回路やデータ線駆動回路が形成されることがある。このような場合、走査線駆動回路やデータ線駆動回路を構成する能動素子として、薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と称する）を用いることが多い。
【０００６】
ここで、ＴＦＴの閾値電圧は、それを形成するプロセスによってバラツキがある。特に、素子基板としてガラス基板を用いる場合には、バラツキが大きい。
【０００７】
一方、各シフトレジスタ回路は、クロックドインバータとラッチ回路とを単位回路とし、この単位回路を何段も直列に接続して構成されており、クロックドインバータに供給されるクロック信号と反転クロック信号に従って開始パルスを順次シフトしていく。
【０００８】
しかしながら、上述したように各シフトレジスタ回路を構成するＴＦＴの閾値電圧にはバラツキがある。このため、当該閾値電圧値が設計値とズレると、その程度によっては、各シフトレジスタ回路が誤動作してしまう。また、ＴＦＴのオン電流によってもＴＦＴの動作速度が異なるので、オン電流値が設計値とズレるとその程度によっては、各シフトレジスタ回路が誤動作してしまう。
【０００９】
このような場合には、画像表示領域については正常に動作するにも拘わらず、液晶パネル全体としては不良品とせざるを得なかった。このため、液晶パネルの歩留まりが悪化するといった問題があった。
【００１０】
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、シフトレジスタの誤動作を防止することができるクロック信号調整方法、クロック信号調整回路、およびこれを適用した電気光学装置、電子機器を提供することにある。また、他の目的は、電気光学装置を生産する際に、歩留まりを向上させることが可能な電気光学装置の生産方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の電気光学装置のクロック信号調整方法は、複数の走査線と、複数のデータ線と、それらの各交点に対応して設けられる画素とを有する表示部と、開始パルスをクロック信号および反転クロック信号に従って順次シフトするシフトレジスタとを備え、前記複数の走査線または前記複数のデータ線に供給する各信号を、前記シフトレジスタの各出力信号に基づいて生成する電気光学装置に用いられ、前記シフトレジスタに供給する前記クロック信号および前記反転クロック信号の位相を調整することを前提とする。そして、この発明は、前記シフトレジスタを構成するトランジスタの閾値電圧を検知し、検知された閾値電圧に応じて、前記クロック信号と前記反転クロック信号との相対的な位相を調整することを特徴とする。
【００１２】
シフトレジスタを構成するトランジスタは、クロック信号と反転クロック信号に従ってオン・オフが制御される。トランジスタがオン状態になるかあるいはオフ状態になるかは、当該トランジスタの閾値電圧とその制御端子に給電される電圧によって定まる。仮に、閾値電圧が目標値より大きかったり小さかったりすると、当該トランジスタのオン・オフの切り替わりタイミングが予定していたタイミングとズレることになる。本発明はそのような場合であっても、トランジスタの閾値電圧に応じてクロック信号と反転クロック信号の相対的な位相を調整するようにしたので、シフトレジスタを正常に動作させることができる。
【００１３】
ここで、前記トランジスタの閾値電圧を検知する工程では、前記シフトレジスタのトランジスタと同一の製造プロセスで作成された試験用トランジスタの閾値電圧を計測し、その計測結果によって前記トランジスタの閾値電圧を検知することが好ましい。同一の製造プロセスで作成されたトランジスタでは、閾値電圧が等しくなるから、試験用トランジスタの閾値電圧を計測することによって、シフトレジスタを構成するトランジスタの閾値電圧を知ることができる。この発明によれば、シフトレジスタを構成するトランジスタの閾値電圧を直接計測しなくとも済むので、試験用トランジスタを計測し易いように配置しておけば、閾値電圧を簡易に検知することが可能となる。
【００１４】
また、前記シフトレジスタを構成するトランジスタは、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタを含み、前記閾値電圧を計測する工程では、前記Ｐチャネル型薄膜トランジスタの第１閾値電圧と前記Ｎチャネル型薄膜トランジスタの第２閾値電圧とを計測し、前記位相を調整する工程では、前記第１閾値電圧と前記第２閾値電圧とに基づいて、前記クロック信号と前記反転クロック信号との位相を調整することが好ましい。これにより、シフトレジスタを構成する２種類のトランジスタの特性に応じて位相を調整することができるので、たとえ、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの閾値電圧が設計目標からズレたとしても、各ＴＦＴがオン・オフするタイミングを正常なタイミングに調整することができる。この結果、シフトレジスタの誤動作を防止することが可能となる。
【００１５】
さらに、前記位相を調整する工程では、前記第１閾値電圧に基づいて、前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジとの相対的な位相を調整することが望ましい。この場合、クロック信号の立ち上がりエッジを基準として、前記反転クロック信号の立ち下がりエッジの位相を早めてもよいし、遅延させてもよい。また、逆に反転クロック信号の立ち下がりエッジの位相を基準として、クロック信号の立ち上がりエッジの位相を早めてもよいし、遅延させてもよい。
【００１６】
くわえて、前記位相を調整する工程では、前記第２閾値電圧に基づいて前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジとの相対的な位相を調整することが望ましい。この場合、クロック信号の立ち下がりエッジを基準として、前記反転クロック信号の立ち上がりエッジの位相を早めてもよいし、遅延させてもよい。また、逆に反転クロック信号の立ち上がりエッジの位相を基準として、クロック信号の立ち下がりエッジの位相を早めてもよいし、遅延させてもよい。
【００１７】
次に、電気光学装置のクロック信号調整方法に関する他の発明は、上述した前提の下に、前記シフトレジスタを構成するトランジスタの閾値電圧とオン電流とを検知し、検知された閾値電圧とオン電流とに応じて、前記クロック信号と前記反転クロック信号との相対的な位相を調整することを特徴とする。
【００１８】
トランジスタのオン電流が大きいと信号のスルーレートが高くなり、逆にオン電流が小さいと信号のスルーレートが低くなる。したがって、シフトレジスタを構成するトランジスタのオン・オフのタイミングは、オン電流によっても左右される。この発明によれば、トランジスタの閾値電圧のみならずオン電流に応じて、クロック信号と反転クロック信号との相対的な位相を調整するので、製造プロセスによって、トランジスタのオン電流が設計目標からズレたとしても、シフトレジスタを正常に動作させることが可能である。
【００１９】
ここで、前記トランジスタの閾値電圧とオン電流とを検知する工程では、前記シフトレジスタのトランジスタと同一の製造プロセスで作成された試験用トランジスタの閾値電圧とオン電流とを計測し、その計測結果によって前記トランジスタの閾値電圧とオン電流とを検知することが好ましい。この発明によれば、シフトレジスタを構成するトランジスタの閾値電圧とオン電流を直接計測しなくとも済むので、試験用トランジスタを計測し易いように配置しておけば、閾値電圧とオン電流を簡易に検知することが可能となる。
【００２０】
また、前記シフトレジスタを構成するトランジスタは、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタを含み、前記閾値電圧を計測する工程では、前記Ｐチャネル型薄膜トランジスタの第１閾値電圧および第１オン電流、ならびに、前記Ｎチャネル型薄膜トランジスタの第２閾値電圧および第２オン電流を計測し、前記位相を調整する工程では、前記第１閾値電圧および前記第１オン電流、ならびに、前記第２閾値電圧および前記第２オン電流に基づいて、前記クロック信号と前記反転クロック信号との位相を調整することが好ましい。これにより、シフトレジスタを構成する２種類のトランジスタの特性に応じて位相を調整することができるので、たとえ、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの閾値電圧およびオン電流が設計目標からズレたとしても、各ＴＦＴがオン・オフするタイミングを正常なタイミングに調整することができる。この結果、シフトレジスタの誤動作を防止することが可能となる。
【００２１】
さらに、前記位相を調整する工程では、前記第１閾値電圧と前記第１オン電流とに基づいて、前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジとの相対的な位相を調整することが望ましい。くわえて、前記位相を調整する工程では、前記第２閾値電圧と前記第２オン電流とに基づいて前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジの位相を調整することが望ましい。
【００２２】
次に、本発明に係る電気光学装置のクロック信号調整回路は、複数の走査線と、複数のデータ線と、それらの各交点に対応して設けられる画素とを有する表示部と、開始パルスをクロック信号および反転クロック信号に従って順次シフトするシフトレジスタとを備え、前記複数の走査線または前記複数のデータ線に供給する各信号を、前記シフトレジスタの各出力信号に基づいて生成する電気光学装置に用いられ、前記シフトレジスタに供給する前記クロック信号および前記反転クロック信号の位相を調整することを前提とする。そして、この発明は、前記シフトレジスタを構成するトランジスタの閾値電圧に基づいて、前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジの相対的な位相を調整する第１位相調整部と、前記シフトレジスタを構成するトランジスタの閾値電圧に基づいて、前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジの相対的な位相を調整する第２位相調整部とを備えることを特徴とする。
【００２３】
この発明よれば、トランジスタの閾値電圧に基づいて、クロック信号と反転クロック信号の相対的な位相を調整することができるから、トランジスタの閾値電圧が設計目標から大幅にズレたとしても、そのようなシフトレジスタを誤動作させること無く駆動することができる。
【００２４】
また、シフトレジスタを構成するトランジスタは、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタを含み、本発明のクロック信号調整回路は、前記Ｐチャネル型薄膜トランジスタの第１閾値電圧を検出する第１閾値電圧検出部と、前記Ｎチャネル型薄膜トランジスタの第２閾値電圧を検出する第２閾値電圧検出部とを備え、前記第１位相調整部は、前記第１閾値電圧に基づいて前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジの相対的な位相を調整する一方、前記第２位相調整部は、前記第２閾値電圧に基づいて前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジの相対的な位相を調整するように構成してもよい。この発明によれば、シフトレジスタを構成する２種類のトランジスタの特性に応じて位相を調整することができるので、各ＴＦＴがオン・オフするタイミングを正常なタイミングに調整することができる。
ここで、前記シフトレジスタが、前記第１閾値電圧の絶対値が第１基準電圧値と等しく、かつ、前記第２閾値電圧の絶対値が第２基準電圧値と等しい場合に、前記開始パルスを正常にシフトさせるものであるならば、前記第１閾値電圧の絶対値が前記第１基準電圧値とを比較して小さく、かつ、前記第２閾値電圧の絶対値が前記第２基準電圧値とを比較して大きい場合に、前記第１位相調整部は、前記反転クロック信号の立ち下がりエッジを前記クロック信号の立ち上がりエッジに対して遅延させることが好ましい。また、前記第１閾値電圧の絶対値が前記第１基準電圧値とを比較して大きく、かつ、前記第２閾値電圧の絶対値が前記第２基準電圧値とを比較して小さい場合には、前記第２位相調整部は、前記反転クロック信号の立ち上がりエッジを前記クロック信号の立ち下がりエッジに対して遅延させることが望ましい。
【００２５】
くわえて、少なくとも、前記第１閾値電圧検出部と前記第２閾値電圧検出部は、前記シフトレジスタが形成される同一基板上に形成され、前記第１閾値電圧検出部は、前記Ｐチャネル型薄膜トランジスタと同一プロセスで形成されたＰチャネル型薄膜トランジスタを備え、これを用いて前記第１閾値電圧を検出し、前記第２閾値電圧検出部は、前記Ｎチャネル型薄膜トランジスタと同一プロセスで形成されたＮチャネル型薄膜トランジスタを備え、これを用いて前記第２閾値電圧を検出することが望ましい。
【００２６】
次に、電気光学装置のクロック信号調整回路に関する他の発明は、上述した前提の下に、前記シフトレジスタを構成するトランジスタの閾値電圧とオン電流とに基づいて、前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジの相対的な位相を調整する第１位相調整部と、前記シフトレジスタを構成するトランジスタの閾値電圧とオン電流に基づいて、前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジの相対的な位相を調整する第２位相調整部とを備えることを特徴とする。
【００２７】
この発明によれば、トランジスタの閾値電圧のみならずオン電流に応じて、クロック信号と反転クロック信号との相対的な位相を調整するので、製造プロセスによって、トランジスタのオン電流が設計目標からズレたとしても、シフトレジスタを正常に動作させることが可能である。
【００２８】
また、前記シフトレジスタを構成するトランジスタは、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタを含み、電気光学装置のクロック信号調整回路に関する他の発明は、前記Ｐチャネル型薄膜トランジスタの第１閾値電圧を検出する第１閾値電圧検出部と、前記Ｎチャネル型薄膜トランジスタの第２閾値電圧を検出する第２閾値電圧検出部と、前記Ｐチャネル型薄膜トランジスタの第１オン電流を検出する第１オン電流検出部と、前記Ｎチャネル型薄膜トランジスタの第２オン電流を検出する第２オン電流検出部とを備え、前記第１位相調整部は、前記第１閾値電圧と前記第１オン電流に基づいて前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジの相対的な位相を調整する一方、前記第２位相調整部は、前記第２閾値電圧と前記第２オン電流とに基づいて前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジの相対的な位相を調整することが好ましい。
さらに、前記第１位相調整部は、前記第１オン電流が大きくなるにつれ、前記クロック信号の立ち上がりエッジに対する前記反転クロック信号の立ち下がりエッジの遅延時間を大きくするものであってもよい。また、前記第２位相調整部は、前記第２オン電流が大きくなるにつれ、前記クロック信号の立ち下がりエッジに対する前記反転クロック信号の立ち上がりエッジの遅延時間を大きくするものであってもよい。
【００２９】
くわえて、上述した電気光学装置のクロック調整回路の発明において、前記シフトレジスタは、複数の単位回路を縦続接続して構成されており、１つの単位回路は、当該単位回路の入力信号が供給される第１インバータとラッチ回路とから構成され、当該ラッチ回路は第１インバータの出力信号を反転して当該単位回路の出力信号として出力する第２インバータと、前記第２インバータの出力信号を反転して前記第２インバータの入力に供給する第３インバータから構成され、前記第１インバータは、正電源と負電源との間に第１のＰチャネル型薄膜トランジスタと、第２のＰチャネル型薄膜トランジスタと、第１のＮチャネル型薄膜トランジスタと、第２のＮチャネル型薄膜トランジスタとを順次直列に接続し、前記第２のＰチャネル型薄膜トランジスタと前記第１のＮチャネル型薄膜トランジスタとの接続点から当該第１インバータの出力信号を取り出し、前記第２のＰチャネル型薄膜トランジスタのゲートと前記第１のＮチャネル型薄膜トランジスタのゲートとを接続し、当該接続点に当該単位回路の入力信号を供給し、奇数番目の単位回路における前記第１のＰチャネル型薄膜トランジスタのゲートにクロック信号を供給し、前記第２のＮチャネル型薄膜トランジスタのゲートに反転クロック信号を供給する一方、偶数番目の単位回路における前記第１のＰチャネル型薄膜トランジスタのゲートに反転クロック信号を供給し、前記第２のＮチャネル型薄膜トランジスタのゲートにクロック信号を供給するように構成されていることが好ましい。
【００３０】
次に、本発明の電気光学装置は、複数の走査線と、複数のデータ線と、それらの各交点に対応して設けられる画素とを有する表示部と、開始パルスをクロック信号および反転クロック信号に従って順次シフトするシフトレジスタと、前記シフトレジスタの各出力信号に基づいて前記複数の走査線または前記複数のデータ線に供給する各信号を生成する駆動部と、上述したクロック信号調整回路とを備えたことを特徴とする。この電気光学装置によれば、シフトレジスタの誤動作がほとんど無くなるので、表示画像の品質を向上させることができる。
【００３１】
また、本発明の電子機器は、上述した電気光学装置を表示手段に用いたことを特徴とする。電子機器としては、例えば、携帯電話機、ビデオプロジェクタ、ビデオカメラのビューファインダ等が該当する。
【００３２】
次に、本発明の電気光学装置の生産方法は、複数の走査線と、複数のデータ線と、それらの各交点に対応して設けられる画素とを有する表示部と、当該表示部をシフトレジスタを用いて駆動する駆動部とを有する表示パネル、および、前記シフトレジスタに供給するクロック信号と反転クロック信号とを生成するとともに前記クロック信号と前記反転クロック信号の相対的な位相を調整可能なクロック信号生成回路とを備えた電気光学装置を前提とし、前記表示パネルを製造し、製造された表示パネル中のシフトレジスタを構成するトランジスタの閾値電圧を計測し、前記クロック信号生成回路において、計測された閾値電圧に基づいて、前記クロック信号と前記反転クロック信号との位相を調整することを特徴とする。
【００３３】
この発明によれば、表示パネルを製造する際に、シフトレジスタを構成する閾値電圧が設計目標から大幅にズレた場合であっても、クロック信号と反転クロック信号との位相を調整することができるので、シフトレジスタを正常に動作させることができる。このため、従来、不良品とされてきた表示パネルであっても良品として用いることができるので、表示パネルの歩留まりを大幅に向上させることができる。この結果、電気光学装置の生産コストを低下させることができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３５】
＜電気光学装置の全体構成＞
まず、実施形態に係る電気光学装置について、液晶表示装置を例にとって説明する。図１は、その液晶表示装置の電気的構成を示すブロック図である。この図に示されるように、液晶表示装置は、液晶パネル１００と、タイミングジェネレータ２００と、画像信号処理回路３００とを備える。このうち、タイミングジェネレータ２００は、各部で使用されるタイミング信号（必要に応じて後述する）を出力するものである。また、画像信号処理回路３００内部におけるＳ／Ｐ変換回路３０２は、１系統の画像信号ＶＩＤを入力すると、これを６相の画像信号ＶＩＤ１〜ＶＩＤ６にシリアル−パラレル変換して出力するものである。ここで、画像信号を６相にシリアル−パラレル変換する理由は、後述するサンプリング回路によって、スイッチング素子として機能する各ＴＦＴのソース領域への画像信号の印加時間を長くして、サンプル＆ホールド時間および充放電時間を十分に確保するためである。
【００３６】
一方、増幅・反転回路３０４は、シリアル−パラレル変換された画像信号のうち、反転が必要となるものを反転させ、この後、適宜、増幅して画像信号ＶＩＤ１〜ＶＩＤ６として液晶パネル１００に対して並列的に供給するものである。なお、反転するか否かについては、一般には、データ信号の印加方式が▲１▼走査線単位の極性反転であるか、▲２▼データ線単位の極性反転であるか、▲３▼画素単位の極性反転であるか、▲４▼画素単位の極性反転であるかに応じて定められ、その反転周期は、１水平走査期間またはドットクロック周期、または１垂直走査期間に設定される。なお、本実施形態における極性反転とは、画像信号の振幅中心電位を基準として正極性と負極性に交互に電圧レベルを反転させることをいう。
【００３７】
＜液晶パネルの構成＞
次に、液晶パネル１００の電気的構成について説明する。液晶パネル１００は、後述するように、素子基板と対向基板とを互いに電極形成面を対向して貼付した構成となっている。このうち、素子基板にあっては、図においてＸ方向に沿って平行に複数本の走査線１１２が配列して形成され、また、これと直交するＹ方向に沿って平行に複数本のデータ線１１４が形成されている。そして、これらの走査線１１２とデータ線１１４との各交点においては、ＴＦＴ１１６のゲート電極が走査線１１２に接続される一方、ＴＦＴ１１６のソース電極がデータ線１１４に接続されるとともに、ＴＦＴ１１６のドレイン電極が画素電極１１８に接続されている。そして、各画素は、画素電極１１８と、後述する対向基板に形成された共通電極と、これら両電極間に挟持された液晶とによって構成される結果、走査線１１２とデータ線１１４との各交点に対応して、マトリクス状に配列することとなる。なお、このほかに、各画素毎に、蓄積容量（図示省略）を、電気的にみて画素電極１１８と共通電極とに挟持された液晶に対して並列に形成しても良い。
【００３８】
さて、駆動回路１２０は、データ線駆動回路１３０、サンプリング回路１４０および走査線駆動回路１５０からなり、後述するように素子基板における対向面にあって、表示領域の周辺部に形成されるものである。これらの回路の能動素子は、後述するように、いずれもｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴの組み合わせにより形成可能であるから、画素をスイッチングするＴＦＴ１１６と共通の製造プロセス（例えば、工程温度が約１０００℃のプロセス）で形成すると、集積化や、製造コスト、素子の均一性などの点において有利となる。
【００３９】
ここで、駆動回路１２０のうち、データ線駆動回路１３０は、シフトレジスタを有し、タイミングジェネレータ２００からのクロック信号ＣＬＸや、その反転クロック信号ＣＬＸINVに基づいて、サンプリング信号Ｓ１〜Ｓｍを順次出力するものである。
【００４０】
サンプリング回路１４０は、６本のデータ線１１４を１群とし、これらの群に属するデータ線１１４に対し、サンプリング信号Ｓ１〜Ｓｍにしたがって画像信号ＶＩＤ１〜ＶＩＤ６をそれぞれサンプリングして供給するものである。詳細には、サンプリング回路１４０には、ＴＦＴからなるスイッチ１４１が各データ線１１４の一端に設けられるとともに、各スイッチ１４１のソース電極は、画像信号ＶＩＤ１〜ＶＩＤ６のいずれかが供給される信号線に接続され、また、各スイッチ１４１のドレイン電極は１本のデータ線１１４に接続されている。さらに、各群に属するデータ線１１４に接続された各スイッチ１４１のゲート電極は、その群に対応してサンプリング信号Ｓ１〜Ｓｍが供給される信号線のいずれかに接続されている。上述したように本実施形態にあっては、画像信号ＶＩＤ１〜ＶＩＤ６は同時に供給されるので、サンプリング信号Ｓ１により同時にサンプリングされることとなる。なお、画像信号ＶＩＤ１〜ＶＩＤ６が順次シフトされたタイミングで供給される場合には、サンプリング信号Ｓ１、Ｓ１、……、により順次サンプリングされることとなる。
【００４１】
走査線駆動回路１５０は、シフトレジスタを有し、タイミングジェネレータ２００からのクロック信号ＣＬＹや、その反転クロック信号ＣＬＹINV、転送開始パルスＤＹ等に基づいて、走査信号を各走査線１１２に対して順次出力するものである。
【００４２】
＜タイミングジェネレータ＞
次に、タイミングジェネレータ２００の主要部であるクロック信号生成回路について説明する。クロック信号生成回路は、第１クロック信号生成回路２００Ａと第２クロック信号生成回路２００Ｂからなる。第１クロック信号生成回路２００Ａは、走査線駆動回路１５０のシフトレジスタに供給するクロック信号ＣＬＹと反転クロック信号ＣＬＹINVを生成する回路であり、一方、第２クロック信号生成回路２００Ｂは、データ線駆動回路１３０のシフトレジスタに供給するクロック信号ＣＬＸと反転クロック信号ＣＬＸINVを生成する回路である。
【００４３】
第１クロック信号生成回路２００Ａと第２クロック信号生成回路２００Ｂとは、同一の構成であり、それらに供給されるトリガパルスＴＰの周期が異なるだけであるので、ここでは、第１クロック信号発生回路２００Ａについて説明する。
【００４４】
図２は、第１クロック信号生成回路２００Ａの主要部の構成を示すブロック図であり、図３は第１クロック信号生成回路２００Ａの各部の波形を示すタイミングチャートである。
【００４５】
図２において、第１クロック信号生成回路２００Ａは、トリガ型フリップフロップ２０１と、遅延回路２０２、分配回路２０３、立ち下がりエッジ制御回路２０４、立ち上がりエッジ制御回路２０５、およびセットリセット型フリップフロップ２０６から構成されている。
【００４６】
まず、トリガ型フリップフロップ２０１のクロック端子には、トリガパルスＴＰがタイミングジェネレータ２００の他の構成部分から供給されるようになっている。ここで、トリガパルスＴＰは、図３（ａ）に示すように一定周期の信号であり、クロック信号ＣＬＹの立ち上がりエッジおよび立ち下がりエッジの発生タイミングを定めるものである。また、トリガパルスＴＰの１周期は、生成すべきクロック信号ＣＬＹの１／２周期ＴＣと一致するように設定してある。トリガ型フリップフロップ２０１は、トリガパルスＴＰに同期して図３（ｂ）に示すクロック信号ＣＬＹを生成する。
【００４７】
次に、遅延回路２０２は、例えば、偶数個のインバータを多段接続して構成されている。この遅延回路２０２の有する遅延時間は、ＴＤであり、図３に示すようにクロック信号ＣＬＹの１／２周期ＴＣより若干短い時間に設定してある。この遅延回路２０２によって、トリガパルスＴＰが遅延され、トリガパルスＴＰより時間ＴＤだけ遅れた遅延トリガパルスＴＰ’が生成される（図３（ｃ）参照）。
【００４８】
次に、分配回路２０３は、遅延トリガパルスＴＰ’を、クロック信号ＣＬＹに基づいて分配するように構成されている。具体的には、クロック信号ＣＬＹがＬレベルの期間中に発生する遅延トリガパルスＴＰ’を立ち下がりトリガパルスＤＴＰ（図３（ｄ）参照）として立ち下がりエッジ制御回路２０４に供給する一方、クロック信号ＣＬＹがＨレベルの期間中に発生する遅延トリガパルスＴＰ’を立ち上がりトリガパルスＵＴＰ（図３（ｅ）参照）として立ち下がりエッジ制御回路２０４に供給する。
【００４９】
次に、立ち下がりエッジ制御回路２０４は、８個の遅延回路２０４１ａ〜２０４１ｇと、選択回路２０４２、ＤＩＰスイッチ２０４３、およびラダー抵抗２０４４から構成されている。各遅延回路２０４１ａ〜２０４１ｇは、上述した遅延回路２０２と同様に、偶数個のインバータによって構成することができる。また、各遅延回路２０４１ａ〜２０４１ｇの遅延時間はｔｄある。この例では、クロック信号ＣＬＹの１／２周期をＴＣとしたとき、ＴＣ＝ＴＤ＋３ｔｄとなるように、遅延時間ｔｄを設定してある。
【００５０】
このため、遅延回路２０４１ｃの出力信号の位相は、トリガパルスＴＰの位相と一致することになる。換言すれば、遅延回路２０４１ｃの出力信号に基づいて反転クロック信号ＣＬＹINVの立ち下がりエッジを生成すれば、クロック信号ＣＬＹINVの立ち上がりエッジと反転クロック信号ＣＬＹINVの立ち下がりエッジを同一のタイミングで発生させることができる。
【００５１】
さらに、立ち下がりトリガパルスＤＴＰ、またはトリガ遅延回路２０４１ａ，２０４１ｂの各出力信号に基づいて反転クロック信号ＣＬＹINVの立ち下がりエッジを生成すれば、クロック信号ＣＬＹINVの立ち上がりエッジに対して反転クロック信号ＣＬＹINVの立ち下がりエッジの位相を早めることができる。
【００５２】
くわえて、トリガ遅延回路２０４１ｄ〜２０４１ｇの各出力信号に基づいて反転クロック信号ＣＬＹINVの立ち下がりエッジを生成すれば、クロック信号ＣＬＹINVの立ち上がりエッジに対して反転クロック信号ＣＬＹINVの立ち下がりエッジの位相を遅延させることができる。
【００５３】
選択回路２０４２は、３ビットの選択制御信号ＣＴＬに基づいて、立ち下がりトリガパルスＤＴＰおよび各遅延回路２０４１の各出力信号の中から１つを選択して、調整済立ち下がりトリガパルスＤＴＰ’として出力する。また、選択制御信号ＣＴＬは、３ビットのＤＩＰスイッチ２０４３の設定によって、選択回路２０４２に入力されるようになっている。
【００５４】
ここで、図３（ｆ）は、図３（ｄ）に示す立ち下がりトリガパルスＤＴＰの時間軸を４倍に伸長したものである。この場合、各遅延回路２０４１ａ〜２０４１ｇの出力信号は、図３（ｇ）〜図３（ｍ）に示すように、立ち下がりトリガパルスＤＴＰを順次時間ｔｄだけ遅延したものとなっている。
【００５５】
次に、立ち上がりエッジ制御回路２０５は、立ち下がりエッジ制御回路２０４と同様に構成されており、立ち上がりトリガパルスＵＴＰを入力し、調整済立ち上がりトリガパルスＵＴＰ’を出力する。
【００５６】
次に、セットリセットフリップフロップ２０６は、調整済立ち上がりトリガパルスＵＴＰ’に同期してＨレベルとなり、調整済立ち下がりトリガパルスＤＴＰ’に同期してＬレベルとなる反転クロック信号ＣＬＹINVを生成する。
【００５７】
以上の構成において、立ち下がりエッジ制御回路２０４のＤＩＰスイッチ２０４３の設定を切り替えることによって、クロック信号ＣＬＹの立ち上がりエッジに対して反転クロック信号ＣＬＹINVの立ち下がりエッジの位相を調整することができる。また、立ち上がりエッジ制御回路２０５のＤＩＰスイッチの設定を切り替えることによって、クロック信号ＣＬＹの立ち下がりエッジに対して反転クロック信号ＣＬＹINVの立ち上がりエッジの位相を調整することができる。
【００５８】
例えば、クロック信号ＣＬＹの立ち上がりエッジに対して反転クロック信号ＣＬＹINVの立ち下がりエッジの位相を時間ｔｄだけ遅延させ、反転クロック信号ＣＬＹINVの立ち上がりエッジとクロック信号ＣＬＹの立ち下がりエッジの位相を一致させるのであれば、立ち下がりエッジ制御回路２０４のＤＩＰスイッチ２０４３の設定を“０１１”とし、立ち上がりエッジ制御回路２０５のＤＩＰスイッチの設定を“０１０”とすればよい。この場合には、調整済立ち下がりトリガパルスＤＴＰ’として図３（ｊ）に示す遅延回路２０４１ｃの出力信号が選択され、図３（ｎ）に示す調整済立ち上がりトリガパルスＵＴＰ’が選択される。これにより、セットリセットフリップフロップ２０６は、図３（ｏ）に示す反転クロック信号ＣＬＹINVを生成する。図３（ｏ）に示す反転クロック信号ＣＬＹINVは、図３（ｐ）に示すクロック信号ＣＬＹと比較して、その立ち下がりエッジの位相が時間ｔｄだけ遅れたものとなる。
【００５９】
＜走査線駆動回路の構成＞
次に、本実施形態に係る走査線駆動回路１５０について説明する。走査線駆動回路１５０は、タイミングジェネレータ２００からのクロック信号ＣＬＹ、反転クロック信号ＣＬＹINVに基づいて、走査信号Ｙ１〜Ｙｎ-1を順次出力するものである。
【００６０】
図４は、走査線駆動回路１５０の構成を示すブロック図である。この図において、クロック信号ＣＬＹ、その反転信号ＣＬＹINV、パルスＤＹおよび信号ＥＮは、いずれも図１におけるタイミングジェネレータ２００によって、画像信号ＶＩＤ１〜ＶＩＤ６と同期して供給されるものである。
【００６１】
まず、ＴＥＧ１は、ドレイン電流特性を測定するためのＮチャンネル型ＴＦＴであり、ＴＥＧ２は、ドレイン電流特性を測定するためのＰチャンネル型ＴＦＴである。ＴＥＧ１とＴＥＧ２は、走査線駆動回路１５０を構成するＴＦＴと同一のプロセスによって作成する。
【００６２】
したがって、ＴＥＧ１およびＴＥＧ２のドレイン電流特性を測定することによって、走査線駆動回路１５０を構成するＮチャンネル型ＴＦＴおよびＰチャンネル型ＴＦＴの閾値電圧とオン電流を各々知ることができる。詳細には後述するが、液晶パネル１００を製造した後、ＴＥＧ１の各端子Ｔｎ１〜Ｔｎ３、ＴＥＧ２の各端子Ｔｐ１〜Ｔｐ３を測定装置と接続し、ドレイン電流特性を測定するようにしている。
【００６３】
なお、この例では、走査線駆動回路１５０にＴＥＧ１およびＴＥＧ２を作成したが、ＴＥＧ１およびＴＥＧ２は、素子基板１０１の周辺部分のいずれに作成してもよい。また、データ線駆動回路１３０のＴＦＴも、ＴＥＧ１，ＴＥＧ２および走査線駆動回路１５０と同一プロセスで製造されるので、ＴＥＧ１，ＴＥＧ２のドレイン電流特性を測定することによって、データ線駆動回路１３０を構成するＮチャンネル型ＴＦＴおよびＰチャンネル型ＴＦＴの閾値電圧とオン電流を各々知ることができる。
【００６４】
次に、レベルシフタ（ＬＳ）１５１２、１５１４は、それぞれ低論理振幅のクロック信号ＣＬＹ、その反転クロック信号ＣＬＹINVを高論理振幅の信号に変換して出力するものである。ここで、レベルシフタ１５１２、１５１４によって論理振幅を変換する理由は、液晶パネル１００に各種タイミング信号を供給するタイミングジェネレータ２００（図１参照）は、一般にＣＭＯＳ回路で構成されるので、その出力電圧は３〜５Ｖ程度であるのに対し、データ線駆動回路１３０の構成素子は、画素をスイッチングするＴＦＴ１１６と同一プロセスで素子基板上に形成されたＴＦＴであるので、１２Ｖ程度の比較的高い動作電圧が要求され、クロック信号に同期して論理動作を実行するデータ線駆動回路１３０にも同程度の動作電圧が必要となるからである。なお、図示してはいないが、パルスＤＹおよび信号ＥＮについても、同様なレベルシフタによって低論理振幅の信号から高論理振幅の信号に変換されたものが用いられる。
【００６５】
次に、シフトレジスタ１５５０は、単位回路Ｒ１〜Ｒｎをｎ（ｎは自然数）段縦続接続したものであり、垂直走査期間の最初に供給されるパルスＤＹを、高論理振幅に変換されたクロック信号ＣＬＹおよび反転クロック信号ＣＬＹINVにしたがって、前段（左側）の単位回路から後段（右側）の単位回路へ順次シフトして出力する構成となっている。尚、ここでは説明の便宜上、シフトレジスタは単位回路が奇数段従属接続したものとする。
【００６６】
これら各単位回路Ｒ１〜Ｒｎのうち、奇数段の単位回路Ｒ１、Ｒ３、……、Ｒｎ−２、Ｒｎは、クロック信号ＣＬＹがＨレベルの場合（反転クロック信号ＣＬＹINVがＬレベルの場合）に入力信号を反転するクロックドインバータ１５５２と、このクロックドインバータ１５５４による反転信号を再反転するインバータ１５５４と、クロック信号ＣＬＹがＬレベルの場合（反転クロック信号ＣＬＹINVがＨレベルの場合）に入力信号を反転するクロックドインバータ１５５６とから構成される。
【００６７】
ここで、奇数段の単位回路におけるクロックドインバータ１５５２の具体的構成について説明すると、図５（ａ）に示されるように、高位側電源Ｖｄｄと低位側電源Ｖｓｓとの間に、ゲート電極に反転クロック信号ＣＬＹINVを入力するｐチャネル型ＴＦＴと、入力信号をゲート電極にそれぞれ入力する相補型のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴと、ゲート電極にクロック信号ＣＬＹを入力するｎチャネル型ＴＦＴとを直列に接続した構成となっている。また、奇数段におけるクロックドインバータ１５５６については、図５（ｂ）に示される通りであり、クロック信号ＣＬＹおよび反転クロック信号ＣＬＹINVが供給されるＴＦＴが、図５（ａ）とは反対となっている。さらに、インバータ１５５４については、図６に示されるように、高位側電源Ｖｄｄと低位側電源Ｖｓｓとの間に、入力信号をゲート電極にそれぞれ入力するｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴとを、直列に相補型に接続した構成となっている。
【００６８】
一方、各単位回路Ｒ１〜Ｒｎのうち、偶数段の単位回路Ｒ２、Ｒ４、……、Ｒｎ−１は、基本的に、奇数段の単位回路Ｒ１、Ｒ３、……、Ｒｎ−２、Ｒｎと同様な構成であるが、クロックドインバータ１５５２は、クロック信号ＣＬＹがＬレベルの場合に入力信号を反転し、クロックドインバータ１５５６は、クロック信号ＣＬＹがＨレベルの場合に入力信号を反転する点において異なっている。したがって、偶数段におけるクロックドインバータ１５５２は、図５（ｂ）に示される構成となっており、偶数段におけるクロックドインバータ１５５６は、図５（ａ）に示される構成となって、奇数段のものと入れ替わった関係にある。
【００６９】
なお、図４において、奇数段のクロックドインバータ１５５２、偶数段のクロックドインバータ１５５６には、それぞれクロック信号ＣＬＹのみ供給されているが、実際には図５（ａ）に示されるように、反転クロック信号ＣＬＹINVも供給されている。同様に、図４においては、奇数段のクロックドインバータ１５５６、偶数段のクロックドインバータ１５５２には、反転クロック信号ＣＬＹINVのみ供給されているが、実際には図５（ｂ）に示されるように、クロック信号ＣＬＹも供給されている。また、これらのクロックドインバータや、インバータは、高位側電源Ｖｄｄおよび低位側電源Ｖｓｓの間に接続されるため、電源配線が各単位回路にまで引き回されている。
【００７０】
次に、図４において、ＮＡＮＤ回路１５７６、インバータ１５７８、ＡＮＤ回路１５７９は、それぞれシフトレジスタ１５５０の第２段から第ｎ段に対応して設けられるものであり、いずれもｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴを組み合わせて相補型で構成されている。
【００７１】
このうち、図において、左からｉ番目（ｉ＝２、……、ｎ）のＮＡＮＤ回路１５７６は、シフトレジスタ１５５０において第ｉ−１段に位置する単位回路の出力信号と、第ｉ段に位置する単位回路の出力信号との論理積を反転するものである。
【００７２】
また、各段のインバータ１５７８は、対応するＮＡＮＤ回路１５７８の出力信号を反転する。さらに、ＡＮＤ回路１５７９は、対応するインバータ１５７８の出力信号と信号ＥＮとの論理積を、走査信号Ｙ１、Ｙ２、……、Ｙｎ−１として出力する構成となっている。
【００７３】
＜走査線駆動回路の動作＞
次に、走査線駆動回路１５０の正常動作について説明する。ここで、図７は、走査線駆動回路１５０が正常に動作する場合のタイミングチャートである。まず、タイミングｔ１１において、垂直走査期間の最初にパルスＤＹが入力されるとともに、クロック信号ＣＬＹが立ち上がると（反転クロック信号ＣＬＹINVが立ち下がると）、シフトレジスタ１５５０にあって、第１段目の単位回路Ｒ１におけるクロックドインバータ１５５２は、パルスＤＹのＨレベルを反転し、同じく第１段目の単位回路Ｒ１におけるインバータ１５５４が、同クロックドインバータ１５５２の反転結果を反転するので、第１段目の単位回路Ｒ１による出力信号ＡはＨレベルとなる。
【００７４】
次に、タイミングｔ１２において、パルスＤＹが入力されている期間に、クロック信号ＣＬＹが立ち下がると（反転クロック信号ＣＬＹINVが立ち上がると）、第１段目の単位回路Ｒ１におけるクロックドインバータ１５５６は、Ｈレベルの出力信号Ａをインバータ１５５４に反転帰還するので、出力信号ＡはＨレベルを維持することとなる。また、第２段目の単位回路Ｒ２におけるクロックドインバータ１５５２は、第１段目の単位回路Ｒ１による出力信号ＡのＨレベルを反転し、同じく第２段目の単位回路Ｒ２におけるインバータ１５５６が、同クロックドインバータ１５５２の反転結果を反転するので、第２段目の単位回路Ｒ２の出力信号ＢはＨレベルとなる。
【００７５】
そして、タイミングｔ１３において、パルスＤＹの入力が終了して、再び、クロック信号ＣＬＹが立ち上がると（反転クロック信号ＣＬＹINVが立ち下がると）、第１段目の単位回路Ｒ１におけるクロックドインバータ１５５２は、パルスＤＹのＬレベルを取り込むので、その単位回路Ｒ１の出力信号ＡはＬレベルとなる。一方、第２段目の単位回路Ｒ２におけるクロックドインバータ１５５６は、Ｈレベルの出力信号Ｂをインバータ１５５４に反転帰還するので、出力信号ＢはＨレベルを維持することとなる。また、第３段目の単位回路Ｒ３におけるクロックドインバータ１５５２は、第２段目の単位回路Ｒ２による出力信号ＢのＨレベルを反転し、同じく第２段目の単位回路Ｒ２のインバータ１５５４が、同クロックドインバータ１５５２の反転結果を反転するので、第３段目の単位回路Ｒ３による出力信号ＣはＨレベルとなる。
【００７６】
以下、同様な動作が繰り返される結果、最初に入力されたパルスＹがクロック信号ＣＬＹおよびその反転クロック信号ＣＬＹINVの半周期だけ順次シフトされて、各段の単位回路Ｒ１〜Ｒｎから出力信号Ａ、Ｂ、Ｃ…として出力されることとなる。
【００７７】
このような信号Ａ、Ｂ、Ｃ…は、インバータ１５７８によって反転され、信号ＥＮのパルス幅に制限された後、走査信号Ｙ１〜Ｙｎ−１として出力される。
【００７８】
＜データ線駆動回路＞
次に、データ線駆動回路１３０について説明するが、データ線駆動回路１３０の構成は、出力信号の引き出し方向と、入力される信号とが異なる以外、基本的に走査線駆動回路１５０の構成と同様である。すなわち、データ線駆動回路１３００は、走査線駆動回路１５０を９０度左回転して配置したものであり、図１に示されるように、パルスＤＹの替わりに、パルスＤＸを入力するとともに、クロック信号ＣＬＹおよびその反転クロック信号ＣＬＹINVの替わりに、水平走査期間毎に、クロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVを入力する。
【００７９】
＜液晶パネルの構成例＞
次に、上述した電気的構成に係る液晶パネル１００の全体構成について図８および図９を参照して説明する。ここで、図８は、液晶パネル１００の構成を示す斜視図であり、図９は、図８におけるＺ−Ｚ’線断面図である。
【００８０】
これらの図に示されるように、液晶パネル１００は、画素電極１１８等が形成されたガラスや半導体等の素子基板１０１と、共通電極１０８等が形成されたガラス等の透明な対向基板１０２とを、スペーサ１０３が混入されたシール材１０１０４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせるとともに、この間隙に電気光学材料としての液晶１０５を封入した構造となっている。なお、シール材１０４は、対向基板１０２の基板周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。
【００８１】
ここで、素子基板１０１の対向面であって、シール材１０４の外側一辺においては、上述したサンプリング回路１４０およびデータ線駆動回路１３０が形成されて、Ｙ方向に延在するデータ線１１４を駆動する構成となっている。さらに、この一辺には複数の接続電極１０７が形成されて、タイミングジェネレータ２００および画像信号処理回路３００からの各種信号を入力する構成となっている。また、この一辺に隣接する２辺には、２個の走査線駆動回路１５０が形成されて、Ｘ方向に延在する走査線１１２をそれぞれ両側から駆動する構成となっている。なお、走査線１１２に供給される走査信号の遅延が問題にならないのであれば、走査線駆動回路１５０を片側１個だけに形成する構成でも良い。ほかに、素子基板１０１に、データ線１１４への画像信号の書込負荷を低減するために、各データ線１１４を、画像信号に先行するタイミングにおいて所定電位にプリチャージするプリチャージ回路を形成しても良い。
【００８２】
一方、対向基板１０２の共通電極１０８は、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１０１との電気的導通が図られている。ほかに、対向基板１０２には、液晶パネル１００の用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第３に、液晶パネル１００に光を照射するバックライトが設けられる。特に色光変調の用途の場合には、カラーフィルタは形成されずにブラックマトリクスが対向基板１０２に設けられる。
【００８３】
くわえて、素子基板１０１および対向基板１０２の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶１０５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００８４】
なお、駆動回路１２０等の周辺回路の一部または全部を、素子基板１０１に形成する替わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いてフィルムに実装された駆動用ＩＣチップを、素子基板１０１の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技術を用いて、素子基板１０１の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【００８５】
＜液晶表示装置の生産方法＞
次に、液晶表示装置は、以下に述べる第１工程〜第４工程によって生産する。
【００８６】
第１工程では、液晶パネル１００を製造する。液晶パネル１００は、ガラスや半導体等の素子基板１０１に、走査線１１２、データ線１１４、ＴＦＴ１１６を周知の半導体プロセスで形成した後、スペーサ１０３が混入されたシール材１０４を用いて素子基板１０１と対向基板１０２とを貼り合わせることによって製造する。ここで、データ線駆動回路１３０および走査線駆動回路１５０等の周辺回路は、画像表示領域とともに素子基板１０１上に形成される。
【００８７】
第２工程では、データ線駆動回路１３０および走査線駆動回路１５０中のシフトレジスタ１５５０について、Ｐチャンネル型ＴＦＴとＮチャンネル型ＴＦＴの閾値電圧Ｖtp、Ｖtnを各々測定する。ここで、Ｐチャンネル型ＴＦＴの閾値電圧Ｖtpは、ソース・ゲート間の電圧の絶対値として与えられ、ソース・ゲート間の電位差がそれを越えると当該ＴＦＴがオン状態となり、それを下回ると当該ＴＦＴがオフ状態となる電圧をいう。また、Ｐチャンネル型ＴＦＴの閾値電圧Ｖtpは、ゲート・ドレイン間の電圧の絶対値として与えられ、ゲート・ドレイン間の電位差がそれを越えると当該ＴＦＴがオン状態となり、それを下回ると当該ＴＦＴがオフ状態となる電圧をいう。
【００８８】
第２工程では、図４に示すＴＥＧ１とＴＥＧ２を用いて閾値電圧Ｖtp、Ｖtnを測定する。例えば、Ｎチャンネル型ＴＦＴの閾値電圧Ｖtnを測定する場合には、測定装置のプローブを端子Ｔｎ１〜Ｔｎ３に押し当て、端子Ｔｎ１を介して電流を供給し、端子Ｔｎ３を介してＴＥＧ１のドレインを接地し、端子Ｔｎ２を介してＴＥＧ１のゲートに電圧を印加する。そして、端子Ｔｎ２の電圧（ゲート電圧）を可変しつつ、端子Ｔｎ１に流れ込む電流と端子Ｔｎ１の電圧（ソース電圧）を測定する。これにより、Ｎチャンネル型ＴＦＴのドレイン電流特性を測定し、その測定結果から閾値電圧Ｖtnを求める。
【００８９】
第３工程では、上述した第２工程で求めたＰチャンネル型ＴＦＴおよびＮチャンネル型ＴＦＴの閾値電圧Ｖtp、Ｖtnに基づいて、クロック信号ＤＹに対する反転クロック信号ＤＹINVの位相、クロック信号ＤＸに対する反転クロック信号ＤＸINVの位相を各々調整する。この際、第１クロック信号生成回路２００Ａと第２クロック信号生成回路２００ＢのＤＩＰスイッチ２０４４のオン・オフを、測定された閾値電圧Ｖtp、Ｖtnに基づいて、設定する。なお、閾値電圧Ｖtp、Ｖtnと、クロック信号ＤＹINV、ＤＸINVの位相との関係は、後述する。
【００９０】
第４工程では、調整されたタイミングジェネレータ２００や画像信号処理回路３００等の外部回路と液晶パネル１００とを接続して液晶表示装置を完成させる。
【００９１】
ところで、液晶パネル１００は、ある単位数のロットとして生産される。１つのロット中の各液晶パネル１００において、通常、Ｎチャンネル型ＴＦＴおよびＰチャンネル型ＴＦＴの閾値電圧は略等しい。このため、第２工程は、個々の液晶パネル１００毎に測定しなくてもよく、１つのロットから抽出した数個の液晶パネル１００について測定し、その測定結果に基づいて第３工程以下を実行すればよい。
【００９２】
＜第３工程における調整＞
次に、第３工程における調整方法について詳細に説明する。なお、以下の説明では、調整前においてクロック信号ＣＬＹと反転クロック信号ＣＬＹINVとの間で位相差がないものとする。
【００９３】
＜Ｐチャンネル型ＴＦＴの閾値電圧が小さくなる場合＞
まず、Ｐチャンネル型ＴＦＴの閾値電圧が小さくなる場合について検討する。ＴＦＴの製造プロセスでは、Ｐチャンネル型ＴＦＴの閾値電圧が小さくなると、Ｎチャンネル型ＴＦＴの閾値電圧が大きくなる傾向にある。そこで、この例では、Ｐチャンネル型ＴＦＴの閾値電圧ＶtpがΔＶｐだけ設計目標より小さくなり、Ｎチャンネル型ＴＦＴの閾値電圧ＶtnがΔＶｎだけ設計目標より大きくなる場合を考える。
【００９４】
図１０は、Ｐチャンネル型ＴＦＴの閾値電圧がΔＶｐだけ小さい場合のタイミングチャート、図１１は、シフトレジスタ１５５０を構成する単位回路の回路図である。なお、図１０において、Ｖtprは第１基準電圧であり、Ｐチャンネル型ＴＦＴの閾値電圧Ｖtpの設計目標値である。また、Ｖtnrは第２基準電圧であり、Ｎチャンネル型ＴＦＴの閾値電圧Ｖtnの設計目標値である。
【００９５】
図１１に示すように単位回路Ｒ１では、Ｐ１に反転クロック信号ＣＬＹINVが供給されているから、Ｐ１は図１０に示すようにオン・オフを繰り返す。一方、単位回路Ｒ２では、Ｐ１'にクロック信号ＣＬＹが供給されているから、Ｐ１'は図１０に示すようにオン・オフを繰り返す。したがって、時刻ｔ３から時刻ｔ４までの期間において、Ｐ１およびＰ１'は同時にオン状態となる。また、単位回路Ｒ１ではＮ１にクロック信号ＣＬＹが供給されており、単位回路Ｒ２ではＮ１'に反転クロック信号ＣＬＹINVが供給されているから、図１０に示すように時刻ｔ１から時刻ｔ２までの期間において、Ｎ１およびＮ１'は同時にオン状態となる。なお、奇数番目の単位回路におけるＮ２、Ｐ１は、単位回路Ｒ１のＮ２、Ｐ１と同様に動作し、偶数番目の単位回路におけるＮ２'、Ｐ１'は単位回路Ｒ２のＮ２'、Ｐ１'と同様に動作する。
【００９６】
さて、単位回路Ｒ１、Ｒ２、Ｒ３の各出力信号Ａ、Ｂ、Ｃついて検討する。
【００９７】
時刻ｔ３において、反転クロック信号ＣＬＹINVのレベルが電圧（Ｖdd−Ｖtp）を下回ると、単位回路Ｒ１のＰ１がオフ状態からオン状態に変化する。すると、インバータ１５５２の出力信号がＬレベルからＨレベルに変化し、これがインバータ１５５４によって反転されることによって、出力信号Ａの立ち下がりエッジＥadが発生する。
【００９８】
次に、第２段目の出力信号Ｂの立ち上がりエッジＥbuは、出力信号ＡがＨレベルの状態、すなわち、Ｐ２'がオフ状態でかつＮ１'がオン状態において、Ｎ２'がオフ状態からオン状態に変化することにより発生する。具体的には、Ｎ２'がオン状態になると、インバータ１５５２の出力信号がＨレベルからＬレベルに変化する。これがインバータ１５５４によって反転されることによって、出力信号Ｂの立ち上がりエッジＥbuが発生する。Ｎ２'のオン・オフは反転クロック信号ＣＬＹINVによって制御されるので、出力信号Ｂの立ち上がりエッジＥbuは、図１０に示すように反転クロック信号ＣＬＹINVに同期する。
【００９９】
また、時刻ｔ３に至ると、出力信号Ａの立ち下がりエッジＥadが発生するが、時刻ｔ３から時刻ｔ４までの期間、単位回路Ｒ２のＰ１'はオン状態となっている。このため、出力信号Ａの立ち下がりエッジＥadに伴って、Ｐ２'がオフ状態からオン状態に変化するのとともに、Ｎ１'がオン状態からオフ状態に変化すると、出力信号Ａの立ち下がりエッジＥadに同期して、インバータ１５５２の出力信号がＨレベルからＬレベルに変化する。出力信号Ｂはインバータ１５５２の出力信号を反転したものであるから、出力信号Ｂの立ち下がりエッジＥbdは、出力信号Ａの立ち下がりエッジＥadに同期して発生する。
【０１００】
しかしながら、図７に示すように、出力信号Ｂの立ち下がりエッジＥbdは、Ｈレベルをクロック信号ＣＬＹの１周期だけ維持した後に発生するのが正常である。この例のように、出力信号Ｂの立ち下がりエッジＥbdが早く発生するのは、単位回路Ｒ１中のＰ１と単位回路Ｒ２のＰ１'とが同時にオンとなる期間が存在するからである。
【０１０１】
次に、第３段目の単位回路Ｒ３において、Ｎ２は図１４に示す時刻ｔ１から時刻ｔ２の期間中はオン状態となっている。このため、出力信号Ｂが立ち上がり、Ｎ１がオフ状態からオフ状態に変化すると、インバータ１５５２の出力信号がＨレベルからＬレベルに変化する。これがインバータ１５５４によって反転されることによって、出力信号Ｃの立ち上がりエッジＥcuが発生する。図７に示すように、本来、出力信号Ｃの立ち上がりエッジＥcuは、出力信号Ａの立ち下がりエッジＥadに同期して発生する。しかしながら、この例では、出力信号Ｃの立ち上がりエッジＥcuが出力信号Ｂの立ち上がりエッジＥbuに同期して発生している。これは、Ｎチャンネル型ＴＦＴの閾値電圧Ｖtnが第２基準電圧ＶtnrよりΔＶｎだけ小さいため、時刻ｔ１から時刻ｔ２までの期間に、Ｎ２とＮ２'が同時にオン状態となることに起因している。
【０１０２】
そこで、上述した第３工程では、以下に述べる２点について調整を行う。
第１の調整は、反転クロック信号ＣＬＹINVの立ち下がりエッジの位相を遅延させることである。具体的には、上述した第２工程で計測したＰチャンネル型ＴＦＴの閾値電圧Ｖtpが第１基準電圧Ｖtprよりどれだけ小さいか、すなわち、ΔＶｐに応じて、反転クロック信号ＣＬＹINVの立ち下がりエッジを遅延する時間を決定し、決定された時間に基づいて、図２に示す立ち下がりエッジ制御回路２０４のＤＩＰスイッチ２０４３の設定を調整する。要は、奇数番目の単位回路におけるＰ１と偶数番目の単位回路におけるＰ１'とが同時にオン状態とならないように反転クロック信号ＣＬＹINVの立ち下がりエッジを遅延する時間を決定する。
【０１０３】
図１２は、そのように決定された時間だけ、反転クロック信号ＣＬＹINVの立ち下がりエッジを遅延するように調整した結果を示すタイミングチャートである。この場合には、時刻ｔ３と時刻ｔ４とが一致し、時刻ｔ４に至ると単位回路Ｒ２のＰ１'がオフ状態となるので、時刻ｔ３（＝ｔ４）より後に発生する出力信号Ａの立ち下がりエッジＥadは、単位回路Ｒ２に取り込まれない。このため、出力信号Ｂは、時刻ｔ４においてＨレベルを維持することになる。
【０１０４】
第２の調整は、反転クロック信号ＣＬＹINVの立ち上がりエッジの位相を遅延させることである。具体的には、上述した第２工程で計測したＮチャンネル型ＴＦＴの閾値電圧Ｖtnが第２基準電圧Ｖtnrよりどれだけ小さいか、すなわち、ΔＶｎに応じて、反転クロック信号ＣＬＹINVの立ち上がりエッジを遅延する時間を決定し、決定された時間に基づいて、図２に示す立ち上がりエッジ制御回路２０５のＤＩＰスイッチ（２０４３に相当）の設定を調整する。
【０１０５】
仮に、図１０に示す時刻ｔ１からｔ２までの時間が図２に示す立ち下がりエッジ制御回路２０５の各遅延回路（２０４１ａ〜２０４１ｇに相当）の遅延時間ｔｄと一致するならば、立ち上がりエッジ制御回路２０５の選択回路（２０４２に相当）へ“０１１”を入力できるようにＤＩＰスイッチを調整する。この調整された反転クロック信号ＣＬＹINVとクロック信号ＣＬＹとに基づいて、シフトレジスタが動作するときのタイミングチャートを図１３に示す。この図に示すように調整された反転クロック信号ＣＬＹINVの立ち下がりエッジは、クロック信号ＣＬＹの立ち上がりエッジに対して時間ｔｄだけ遅れているので、図１３に示すように時刻ｔ１と時刻ｔ２が一致し、Ｎ２とＮ２'が同時にオンとならなくなる。これにより、出力信号Ｃの立ち上がりエッジＥcuは、出力信号Ｂの立ち上がりエッジＥbuと同期して発生しなくなる。
【０１０６】
＜Ｎチャンネル型ＴＦＴの閾値電圧が小さくなる場合＞
次に、Ｎチャンネル型ＴＦＴの閾値電圧が小さくなる場合について検討する。ＴＦＴの製造プロセスでは、上述した場合とは逆に、Ｎチャンネル型ＴＦＴの閾値電圧が小さくなると、Ｐチャンネル型ＴＦＴの閾値電圧が大きくなる傾向にある。そこで、この例では、Ｎチャンネル型ＴＦＴの閾値電圧ＶtpがΔＶｐだけ設計目標より小さくなり、Ｐチャンネル型ＴＦＴの閾値電圧ＶtnがΔＶｎだけ設計目標より大きくなる場合を考える。
【０１０７】
図１４は、Ｎチャンネル型ＴＦＴの閾値電圧ＶtnがΔＶｎだけ小さい場合のタイミングチャートである。図１１に示すように単位回路Ｒ１では、Ｎ２にクロック信号ＣＬＹが供給されているから、Ｎ２は図１４に示すようにオン・オフを繰り返す。一方、単位回路Ｒ２では、Ｎ２'に反転クロック信号ＣＬＹINVが供給されているから、Ｎ２'は図１４に示すようにオン・オフを繰り返す。したがって、時刻ｔ１から時刻ｔ２までの期間において、Ｎ２およびＮ２'は同時にオン状態となる。また、単位回路Ｒ１ではＰ１に反転クロック信号ＣＬＹINVが供給されており、単位回路Ｒ２ではＰ１'にクロック信号ＣＬＹが供給されているから、図１４に示すように時刻ｔ３から時刻ｔ４までの期間において、Ｐ１およびＰ１'は同時にオン状態となる。
【０１０８】
さて、単位回路Ｒ１、Ｒ２、Ｒ３の各出力信号Ａ、Ｂ、Ｃついて検討する。
【０１０９】
時刻ｔ３において、反転クロック信号ＣＬＹINVのレベルが電圧（Ｖdd−Ｖtp）を下回ると、単位回路Ｒ１のＰ１がオフ状態からオン状態に変化する。すると、インバータ１５５２の出力信号がＬレベルからＨレベルに変化し、これがインバータ１５５４によって反転されることによって、出力信号Ａの立ち下がりエッジＥadが発生する。
【０１１０】
次に、第２段目の出力信号Ｂの立ち上がりエッジＥbuは、出力信号ＡがＨレベルの状態、すなわち、Ｐ２'がオフ状態でかつＮ１'がオン状態において、Ｎ２'がオフ状態からオン状態に変化することにより発生する。具体的には、Ｎ２'がオン状態になると、インバータ１５５２の出力信号がＨレベルからＬレベルに変化する。これがインバータ１５５４によって反転されることによって、出力信号Ｂの立ち上がりエッジＥbuが発生する。Ｎ２'のオン・オフは反転クロック信号ＣＬＹINVによって制御されるので、出力信号Ｂの立ち上がりエッジＥbuは、図１４に示すように反転クロック信号ＣＬＹINVに同期する。
【０１１１】
また、時刻ｔ３に至ると、出力信号Ａの立ち下がりエッジＥadが発生するが、このとき、単位回路Ｒ２のＰ１'はオン状態となっている。このため、出力信号Ａの立ち下がりエッジＥadに伴って、Ｐ２'がオフ状態からオン状態に変化するのとともに、Ｎ１'がオン状態からオフ状態に変化すると、出力信号Ａの立ち下がりエッジＥadに同期して、インバータ１５５２の出力信号がＨレベルからＬレベルに変化する。出力信号Ｂはインバータ１５５２の出力信号を反転したものであるから、出力信号Ｂの立ち下がりエッジＥbdは、出力信号Ａの立ち下がりエッジＥadに同期して発生する。
【０１１２】
しかしながら、図７に示すように、出力信号Ｂの立ち下がりエッジＥbdは、Ｈレベルをクロック信号ＣＬＹの１周期だけ維持した後に発生するのが正常である。この例のように、出力信号Ｂの立ち下がりエッジＥbdが早く発生するは、単位回路Ｒ１中のＰ１と単位回路Ｒ２のＰ１'とが同時にオンとなる期間が存在するからである。
【０１１３】
次に、第３段目の単位回路Ｒ３において、Ｎ２は図１４に示す時刻ｔ１から時刻ｔ２の期間中はオン状態となっている。このため、出力信号Ｂが立ち上がり、Ｎ１がオフ状態からオフ状態に変化すると、インバータ１５５２の出力信号がＨレベルからＬレベルに変化する。これがインバータ１５５４によって反転されることによって、出力信号Ｃの立ち上がりエッジＥcuが発生する。図７に示すように、本来、出力信号Ｃの立ち上がりエッジＥcuは、出力信号Ａの立ち下がりエッジＥadに同期して発生する。しかしながら、この例では、出力信号Ｃの立ち上がりエッジＥcuが出力信号Ｂの立ち上がりエッジＥbuに同期して発生している。これは、Ｎチャンネル型ＴＦＴの閾値電圧Ｖtnが第２基準電圧ＶtnrよりΔＶｎだけ小さいため、時刻ｔ１から時刻ｔ２までの期間に、Ｎ２とＮ２'が同時にオン状態となることに起因している。
【０１１４】
そこで、上述した第３工程では、以下に述べる２点について調整を行う。第１の調整は、反転クロック信号ＣＬＹINVの立ち上がりエッジの位相を遅延させることである。具体的には、上述した第２工程で計測したＮチャンネル型ＴＦＴの閾値電圧Ｖtnが第２基準電圧Ｖtnrよりどれだけ小さいか、すなわち、ΔＶに応じて、反転クロック信号ＣＬＹINVの立ち上がりエッジを遅延する時間を決定し、決定された時間に基づいて、図２に示す立ち上がりエッジ制御回路２０５のＤＩＰスイッチ（２０４３に相当）の設定を調整する。
【０１１５】
仮に、図１４に示す時刻ｔ１からｔ２までの時間が図２に示す立ち下がりエッジ制御回路２０５の各遅延回路（２０４１ａ〜２０４１ｇに相当）の遅延時間ｔｄと一致するならば、立ち上がりエッジ制御回路２０５の選択回路（２０４２に相当）へ“０１１”を入力できるようにＤＩＰスイッチを調整する。この調整された反転クロック信号ＣＬＹINVとクロック信号ＣＬＹとに基づいて、シフトレジスタが動作するときのタイミングチャートを図１５に示す。この図に示すように調整された反転クロック信号ＣＬＹINVの立ち下がりエッジは、クロック信号ＣＬＹの立ち上がりエッジに対して時間ｔｄだけ遅れているので、図１４に示す時刻ｔ１からｔ２までの期間において、Ｎ２とＮ２'が同時にオンとならなくなる。これにより、出力信号Ｃの立ち上がりエッジＥcuは、出力信号Ｂの立ち上がりエッジＥbuと同期して発生しなくなる。
【０１１６】
第２の調整は、反転クロック信号ＣＬＹINVの立ち下がりエッジの位相を遅延させることである。具体的には、上述した第２工程で計測したＰチャンネル型ＴＦＴの閾値電圧Ｖtpが第１基準電圧Ｖtprよりどれだけ小さいか、すなわち、ΔＶｐに応じて、反転クロック信号ＣＬＹINVの立ち下がりエッジを遅延する時間を決定し、決定された時間に基づいて、図２に示す立ち下がりエッジ制御回路２０４のＤＩＰスイッチ２０４３の設定を調整する。要は、奇数番目の単位回路におけるＰ１と偶数番目の単位回路におけるＰ１'とが同時にオン状態とならないように反転クロック信号ＣＬＹINVの立ち下がりエッジを遅延する時間を決定する。
【０１１７】
図１６は、そのように決定された時間だけ、反転クロック信号ＣＬＹINVの立ち下がりエッジを遅延するように調整した結果を示すタイミングチャートである。この場合には、時刻ｔ３と時刻ｔ４とが一致し、時刻ｔ４に至ると単位回路Ｒ２のＰ１'がオフ状態となるので、時刻ｔ３（＝ｔ４）より後に発生する出力信号Ａの立ち下がりエッジＥadは、単位回路Ｒ２に取り込まれない。このため、出力信号Ｂは、時刻ｔ４においてＨレベルを維持し、その立ち下がりエッジＥbdは、出力信号Ｃの立ち下がりエッジＥabと同期して発生しなくなる。
【０１１８】
このように、第３工程では、反転クロック信号ＣＬＹINVの立ち上がりエッジの位相をＮチャンネルＴＦＴの閾値電圧Ｖtｎに基づいて調整したので、各単位回路Ｒ１〜Ｒｎにおいて、Ｎ１およびＮ１'が同時にオン状態となることが無くなる。したがって、各単位回路Ｒ１〜Ｒｎの出力信号を、正常に立ち上がらせることができる。
【０１１９】
また、第３工程では、反転クロック信号ＣＬＹINVの立ち下がりエッジの位相をＰチャンネルＴＦＴの閾値電圧Ｖtpに基づいて調整したので、各単位回路Ｒ１〜Ｒｎにおいて、Ｐ１およびＰ１'が同時にオン状態となることが無くなる。したがって、各単位回路Ｒ１〜Ｒｎの出力信号を、正常に立ち下がらせることができる。
【０１２０】
この結果、製造プロセスによって、シフトレジスタを構成するＰチャンネルＴＦＴとＮチャンネルＴＦＴの閾値電圧が設計目標に対してズレたとしても、シフトレジスタを正常に動作させることができるので、従来、シフトレジスタの誤動作を理由に不良とされてきた液晶パネル１００であっても、良品として取り扱うことができ、液晶表示装置の生産において歩留まりを大幅に向上させることが可能となる。
【０１２１】
＜応用例＞
＜オン電流の考慮＞
上述した液晶表示装置の生産方法においては、第２工程において、ＰチャンネルＴＦＴの閾値電圧ＶtpとＮチャンネルＴＦＴの閾値電圧Ｖtnを測定し、第３工程では、この測定結果に基づいて、反転クロック信号ＣＬＹINVの立ち下がりおよび立ち上がりの位相を個別に調整した。これは、ＴＦＴの閾値電圧によって各単位回路Ｒ１〜ＲｎのＮ２、Ｎ２'、あるいはＰ１、Ｐ２が同時にオンするタイミングが決定されるので、閾値電圧に応じて、ゲートに供給する反転クロック信号ＣＬＹINVの位相を調整し、これにより、シフトレジスタを正常に動作させようとするものである。
【０１２２】
ところで、Ｎ２、Ｎ２'、あるいはＰ１、Ｐ２が同時にオンしたとしても、その期間が短ければ、信号がＬレベルからＨレベルに完全に立ち上がらなかったり、あるいは、ＨレベルからＬレベルに完全に立ち下がらなかったりする。これらの場合には、各単位回路Ｒ１〜Ｒｎの出力信号に小振幅で極細いパルスが重畳する。しかし、当該パルスは、振幅が小さいので、次段のＰチャンネル型ＴＦＴおよびＮチャンネル型ＴＦＴをオンさせることができないため、実用上問題はない。したがって、同時にオンする期間が適当に短ければ、誤動作は発生しない。
【０１２３】
しかし、同時にオンする期間をある程度許容する場合には、信号のスルーレートを考量する必要がある。なぜならば、スルーレートが大きい場合には、信号が短時間のうちにＨレベルとＬレベルとの間を変化する。このため、許容した期間内に信号の論理レベルが完全に変化してすると、シフトレジスタが誤動作するからである。
【０１２４】
ここで、信号のスルーレートは、ＰチャンネルＴＦＴのオン電流とＮチャンネルＴＦＴのオン電流によって、定まる。すなわち、オン電流が大きい程、スルーレートは大きくなる。
【０１２５】
そこで、上述した第２工程において、閾値電圧Ｖtp、Ｖtnにくわえて、ＰチャンネルＴＦＴのオン電流ｉｐとＮチャンネルＴＦＴのオン電流ｉｎを測定し、第３工程では、これらの測定結果に基づいて反転クロック信号ＣＬＹINVの位相を調整するようにしてもよい。
【０１２６】
ここで、ＰチャンネルＴＦＴのオン電流ｉｐとは、電源電圧でＰチャンネルＴＦＴをバイアスしたときのドレイン電流であり、ＮチャンネルＴＦＴのオン電流ｉｎとは、電源電圧でＮチャンネルＴＦＴをバイアスしたときのドレイン電流である。例えば、電源電圧が５Ｖであるならば、オン電流ｉｐはゲート電圧Ｖｇ＝−５Ｖのときのドレイン電流である。また、オン電流ｉｎはゲート電圧Ｖｇ＝５Ｖのときのドレイン電流である。
【０１２７】
この場合、閾値電圧Ｖtpとオン電流ｉｐに基づいて、反転クロック信号ＣＬＹINVの立ち下がりエッジの位相とクロック信号ＣＬＹの立ち上がりエッジの位相を相対的に調整し（立ち下がりエッジ制御回路２０４のＤＩＰスイッチ２０４３の設定）、閾値電圧Ｖtnとオン電流ｉｎに基づいて、反転クロック信号ＣＬＹINVの立ち上がりエッジの位相とクロック信号ＣＬＹの立ち下がりエッジの位相を相対的に調整する（立ち上がりエッジ制御回路２０５のＤＩＰスイッチの設定）。
【０１２８】
定性的には、オン電流ｉｐ、ｉｎが大きくなると、それだけスルーレートが高速になるから、位相調整量を大きくする必要がある。このため、オン電流ｉｐが大きくなるにつれ、例えば、クロック信号ＣＬＹの立ち上がりエッジの位相に対する反転クロック信号ＣＬＹINVの立ち下がりエッジの位相の遅延量を大きくするように、調整する。また、オン電流ｉｎが大きくなるにつれ、例えば、クロック信号ＣＬＹの立ち下がりエッジの位相に対する反転クロック信号ＣＬＹINVの立ち上がりエッジの位相の遅延量を大きくする。
【０１２９】
より具体的には、立ち下がりエッジ制御回路２０４のＤＩＰスイッチ２０４３の設定を以下のように行う。第１に、閾値電圧Ｖtpが所定範囲内で、かつ、オン電流ｉｐが第１基準電流ｉpr以下の場合には、ＤＩＰスイッチ２０４３の設定を初期設定のままとする。これは、同時にオンする期間が短く、かつ、信号のスルーレートが低いため、調整が不要だからである。換言すれば、閾値電圧Ｖtpの所定範囲と第１基準電流ｉprとは、誤動作が起こらないように定めてある。
【０１３０】
第２に、閾値電圧Ｖtpが所定範囲外の場合には、閾値電圧Ｖtpと第１基準電圧Ｖtprとの差電圧ΔＶｐに基づいて、反転クロック信号ＣＬＹINVの立ち下がりエッジを遅延させる時間を決定し、当該遅延時間が得られるようにＤＩＰスイッチ２０４３を設定する。
【０１３１】
第３に、閾値電圧Ｖtpが所定範囲内で、かつ、オン電流ｉｐが第１基準電流ｉprより大きい場合には、オン電流ｉｐと第１基準電流ｉprとの差電流に基づいて反転クロック信号ＣＬＹINVの立ち下がりエッジを遅延させる時間を決定し、当該遅延時間が得られるようにＤＩＰスイッチ２０４３を設定する。
【０１３２】
また、立ち上がりエッジ制御回路２０５のＤＩＰスイッチの設定についても、立ち下がりエッジ制御回路２０４の設定と同様に行う。
【０１３３】
＜クロック信号の位相調整＞
上述した第３工程においては、反転クロック信号ＣＬＹINVの立ち上がりエッジの位相をＮチャンネルＴＦＴの閾値電圧Ｖtｎに基づいて調整した。これは、各単位回路Ｒ１〜Ｒｎにおいて、Ｎ２およびＮ２'が同時にオン状態となることを無くすためである。ところで、Ｎ２'は反転クロック信号ＣＬＹINVによって制御される一方、Ｎ２はクロック信号ＣＬＹによって制御される。したがって、反転クロック信号ＣＬＹINVの立ち上がりエッジの位相を遅延させる替わりに、クロック信号ＣＬＹの立ち下がりエッジの位相を早めるように制御してもよい。要は、Ｎ２およびＮ２'が同時にオン状態とならいないように、反転クロック信号ＣＬＹINVの立ち上がりエッジとクロック信号ＣＬＹの立ち下がりエッジの相対的な位相を、ＮチャンネルＴＦＴの閾値電圧Ｖtｎ（あるいはＶtnとｉｎ）に基づいて調整すればよい。
【０１３４】
また、上述した第３工程においては、反転クロック信号ＣＬＹINVの立ち下がりエッジの位相をＰチャンネルＴＦＴの閾値電圧Ｖtpに基づいて調整した。これは、各単位回路Ｒ１〜Ｒｎにおいて、Ｐ１およびＰ１'が同時にオン状態となることを無くすためである。ところで、Ｐ１'は反転クロック信号ＣＬＹINVによって制御される一方、Ｐ１はクロック信号ＣＬＹによって制御される。したがって、反転クロック信号ＣＬＹINVの立ち下がりエッジの位相を遅延させる替わりに、クロック信号ＣＬＹの立ち上がりエッジの位相を早めるように制御してもよい。要は、Ｐ１およびＰ１'が同時にオン状態とならいないように、反転クロック信号ＣＬＹINVの立ち下がりエッジとクロック信号ＣＬＹの立ち上がりエッジの相対的な位相を、ＰチャンネルＴＦＴの閾値電圧Ｖtp（あるいはＶtpとｉｐ）
に基づいて調整すればよい。
【０１３５】
＜閾値電圧のフィードバック＞
上述した液晶表示装置では、閾値電圧Ｖtp、Ｖtnに基づいて、ＤＩＰスイッチを設定することによって、クロック信号ＣＬＹと反転クロック信号ＣＬＹINVの相対的な位相を調整したが、閾値電圧Ｖtp、Ｖtnをタイミングジネレータ２００にフィードバックし、閾値電圧Ｖtp、Ｖtnに基づいて両クロック間の位相を自動調整するようにしてもよい。ここでは、走査線駆動回路１５０のシフトレジスタに供給するクロック信号ＣＬＹと反転クロック信号ＣＬＹINVを生成する第１クロック信号生成回路２００Ａの改良について説明するが、第２クロック信号生成回路２００Ｂを同様に構成してもよいことは勿論である。
【０１３６】
図１７は、クロックの相対的な位相を自動調整する第１クロック信号生成回路２００Ａ'の主要部とその周辺回路のブロック図である。
【０１３７】
図において、第１閾値電圧検出部２１０と第２閾値電圧検出部２２０は、各シフトレジスタの内部に設けられており、シフトレジスタを構成するＴＦＴと同一の製造プロセスで作成されている。第１閾値電圧検出部２１０は、ＰチャンネルＴＦＴの閾値電圧Ｖtpを検出ために用いられ、正電源Ｖｄｄと負電源Ｖｓｓの間に、バイアス抵抗２１１とＰチャンネルＴＦＴ２１２〜２１４を直列に接続して構成されている。ここで、ＰチャンネルＴＦＴ２１２〜２１４は、ソース端子とゲート端子が短絡されているから、接続点Ｘ１の電位と正電源Ｖｄｄとの電位差は、３Ｖtpを示している。したがって、接続点Ｘ１の電圧に基づいて、ＰチャンネルＴＦＴの閾値電圧Ｖtpを知ることができる。このため、第１閾値電圧検出部２１０は、接続点Ｘ１の電圧を第１検出電圧Ｖｄｐとしてタイミングジェネレータ２００に出力している。
【０１３８】
一方、第２閾値電圧検出部２２０は、ＮチャンネルＴＦＴの閾値電圧Ｖtnを検出するために用いられ、正電源Ｖｄｄと負電源Ｖｓｓの間に、ＮチャンネルＴＦＴ２２２〜２２４とバイアス抵抗２２１とを直列に接続して構成されている。第２閾値電圧検出部２２０は、第１閾値電圧検出部２１０と同様に、接続点Ｘ２の電圧を第２検出電圧Ｖｄｎとしてタイミングジェネレータ２００に出力している。なお、第１閾値電圧検出部２１０と第２閾値電圧検出部２２０において、ＴＦＴを３個直列に接続したのは、閾値電圧Ｖtp、Ｖtnの変化量を３倍に拡大して検出することにより、検出精度を高めかつ、3個のＴＦＴの閾値電圧を平均化するためである。
【０１３９】
次に、第１選択制御信号生成部２０７は、第１検出電圧Ｖｄｐに基づいて、選択回路２０４２を制御するための第１選択制御信号ＣＴＬ１を生成する一方、第２選択制御信号生成部２０８は第２検出電圧Ｖｄｐに基づいて、選択回路を制御するための第２選択制御信号ＣＴＬ２を生成する。
【０１４０】
第１閾値電圧検出部２１０と第２閾値電圧検出部２２０において、第１検出電圧Ｖｄｐと第２検出電圧Ｖｄｎとが検出されると、これらが第１クロック信号生成回路２００Ａにフィードバックされ、これらに基づいて第１および第２選択制御信号ＣＴＬ１、ＣＴＬ２が生成される。換言すれば、閾値電圧Ｖtp、Ｖtnに基づいて、反転クロック信号ＣＬＹINVの立ち上がりエッジと立ち下がりエッジの位相をフィードバック制御している。
【０１４１】
したがって、上述した第２工程における閾値電圧の測定と第３工程におけるＤＩＰスイッチによる設定を不要にすることができる。この結果、液晶パネル１００の歩留まりを向上させつつ、液晶表示装置の生産工程を簡略化することができる。
【０１４２】
また、閾値電圧Ｖtp、Ｖtnは温度特性を持つが、上述した構成によればフィードバック制御が行われる。このため、温度変化に伴って閾値電圧Ｖtp、Ｖtnが変化しても、これに追随するように反転クロック信号ＣＬＹINVの位相が自動的に制御されるので、温度変化が大きい環境であってもシフトレジスタの正常に動作させることができる。
【０１４３】
次に、図１８は、図１７に示す第１クロック信号生成回路２００Ａ'の変形例を示すブロック図である。図１８に示すと変形例は、オン電流ｉｐ、ｉｎを各々検出する第１および第２オン電流検出部２３０、２４０を追加した点を除いて、図１７に示すものと同様に構成されている。
【０１４４】
ここで、第１および第２オン電流検出部２３０、２４０は、第１および第２閾値電圧検出部２１０、２２０と同様に、シフトレジスタの内部に設けられており、シフトレジスタを構成するＴＦＴと同一の製造プロセスで作成されている。
【０１４５】
この例では、第１オン電流検出部２３０によってＰチャンネル型ＴＦＴのオン電流ｉｐの指標となる信号ｉｐ'が得られる一方、第２オン電流検出部２３０によってＮチャンネル型ＴＦＴのオン電流ｉｎの指標となる信号ｉｎ'が得られる。そして、第１選択制御信号生成回路２０７は、信号ｉｐ'と第１検出電圧Ｖｄｐに基づいて、反転クロック信号ＣＬＹINVの立ち下がりエッジの位相をフィードバック制御する。また、第２選択制御信号生成回路２０８は、信号ｉｎ'と第２検出電圧Ｖｄｎに基づいて、反転クロック信号ＣＬＹINVの立ち上がりエッジの位相をフィードバック制御する。
【０１４６】
これにより、ＴＦＴの閾値電圧やオン電流が設計目標から大幅にズレている場合であっても、シフトレジスタの誤動作を無くすことができる。
【０１４７】
＜素子基板の構成など＞
また、実施の形態においては、液晶パネル１００の素子基板１０１をガラス等の透明な絶縁性基板により構成して、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、チャネルが形成されたＴＦＴによって、画素のスイッチング素子（ＴＦＴ１１６）や駆動回路１２０の素子を構成するものとして説明したが、本発明はこれに限られるものではない。
【０１４８】
例えば、素子基板１０１を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、チャネルが形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や駆動回路１２０の素子を構成しても良い。このように素子基板１０１を半導体基板により構成する場合には、透過型の表示パネルとして用いることができないため、画素電極１１８をアルミニウムなどで形成して、反射型として用いられることとなる。また、単に、素子基板１０１を透明基板として、画素電極１１８を反射型にしても良い。
【０１４９】
さらに、上述した実施の形態にあっては、画素のスイッチング素子を、ＴＦＴで代表される３端子素子として説明したが、ダイオード等の２端子素子で構成しても良い。ただし、画素のスイッチング素子として２端子素子を用いる場合には、走査線１１２を一方の基板に形成し、データ線１１４を他方の基板に形成するとともに、２端子素子を、走査線１１２またはデータ線１１４のいずれか一方と、画素電極との間に形成する必要がある。この場合、画素は、走査線１１２とデータ線１１４との間に直列接続された二端子素子と、液晶とから構成されることとなる。
【０１５０】
また、本発明は、アクティブマトリクス型液晶表示装置として説明したが、これに限られず、ＳＴＮ（Super Twisted Nematic）液晶などを用いたパッシィブ型にも適用可能である。さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶表示装置と類似の構成を有するすべての電気光学装置に適用可能である。
【０１５１】
＜電子機器＞
次に、上述した液晶表示装置を各種の電子機器に適用される場合について説明する。
【０１５２】
＜その１：プロジェクタ＞
まず、この液晶パネルをライトバルブとして用いたプロジェクタについて説明する。図１９は、プロジェクタの構成例を示す平面図である。
【０１５３】
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【０１５４】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶パネル１００と同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【０１５５】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【０１５６】
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【０１５７】
＜その２：モバイル型コンピュータ＞
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図２０は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００の背面にバックライトを付加することにより構成されている。
【０１５８】
＜その３：携帯電話＞
さらに、この液晶パネル１００を、携帯電話に適用した例について説明する。図２１は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３０２は、複数の操作ボタン１３０２とともに、反射型の液晶パネル１００を備えるものである。この反射型の液晶パネル１００にあっては、必要に応じてその前面にフロントライトが設けられる。
【０１５９】
なお、図１９〜図２１を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【０１６０】
【発明の効果】
以上説明したように本発明によれば、シフトレジスタの誤動作を防止することができるクロック信号調整方法、クロック信号調整回路、およびこれを適用した電気光学装置、電子機器を提供することができる。また、電気光学装置を生産する際に、歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る液晶表示装置の全体構成を示すブロック図である。
【図２】 同装置における第１クロック信号生成回路の主要部の構成を示すブロック図である。
【図３】 同第１クロック信号生成回路の各部の波形を示すタイミングチャートである。
【図４】 同装置の走査線駆動回路の構成を示すブロック図である。
【図５】 （ａ）、（ｂ）はそれぞれ同走査線駆動回路の単位回路におけるクロックドインバータの構成を示す回路図である。
【図６】 同走査線駆動回路の単位回路におけるインバータの構成を示す回路図である。
【図７】 同走査線駆動回路の正常動作を説明するためのタイミングチャートである。
【図８】 同液晶パネルの構造を示す斜視図である。
【図９】 同液晶パネルの構造を説明するための一部断面図である。
【図１０】 Ｐチャンネル型ＴＦＴの閾値電圧がΔＶｐだけ小さい場合のシフトレジスタの動作を示すタイミングチャートである。
【図１１】 シフトレジスタを構成する単位回路の回路図である。
【図１２】 図１０示す例において、第３工程で第１の調整を終了した後のシフトレジスタの動作を示すタイミングチャートである。
【図１３】 図１０示す例において、第３工程で第２の調整を終了した後のシフトレジスタの動作を示すタイミングチャートである。
【図１４】 Ｎチャンネル型ＴＦＴの閾値電圧がΔＶｐだけ大きい場合のシフトレジスタの動作を示すタイミングチャートである。
【図１５】 図１４に示す例において、第３工程で第１の調整を終了した後のシフトレジスタの動作を示すタイミングチャートである。
【図１６】 図１４に示す例において、第３工程で第２の調整を終了した後のシフトレジスタの動作を示すタイミングチャートである。
【図１７】 クロックの相対的な位相を自動調整する第１クロック信号生成回路の主要部とその周辺回路のブロック図である。
【図１８】 図１７に示す第１クロック信号生成回路の変形例を示すブロック図である。
【図１９】 同液晶表示装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図２０】 同液晶表示装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図２１】 同液晶表示装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
１００……液晶パネル
１５５０……シフトレジスタ
２０４……立ち下がりエッジ制御回路
２０５……立ち上がりエッジ制御回路
Ｒ１〜Ｒｎ……単位回路
Ｐ１、Ｐ２、Ｐ１'、Ｐ２'……Ｐチャンネル型ＴＦＴ
Ｎ１、Ｎ２、Ｎ１'、Ｎ２'……Ｎチャンネル型ＴＦＴ
２１０……第１閾値電圧検出部
２２０……第２閾値電圧検出部
２３０……第１電流検出部
２４０……第２電流検出部
【発明の属する技術分野】
本発明は、誤動作の少ない電気光学装置、そのクロック信号調整方法、そのクロック信号調整回路、その生産方法、および、電気光学装置を用いた電子機器に関する。
【０００２】
【従来の技術】
従来の電気光学装置、例えば、アクティブマトリクス方式の液晶表示装置は、主に、マトリクス状に配列した画素電極の各々にスイッチング素子が設けられた素子基板と、カラーフィルタなどが形成された対向基板と、これら両基板との間に充填された液晶とから構成される。このような構成において、走査線を介してスイッチング素子に走査信号を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して、画素電極に画像信号を印加すると、当該画素電極および対向電極（共通電極）の間の液晶層に所定の電荷が蓄積される。電荷蓄積後、当該スイッチング素子をオフ状態としても、液晶層の抵抗が十分に高ければ、当該液晶層における電荷の蓄積が維持される。このように、各スイッチング素子を駆動して蓄積させる電荷の量を制御すると、画素毎に液晶の配向状態が変化して、所定の情報を表示することが可能となる。
【０００３】
この際、各画素の液晶層に電荷を蓄積させるのは一部の期間で良いため、第１に、走査線駆動回路によって、各走査線を順次選択するとともに、第２に、走査線の選択期間において、データ線駆動回路によって、１本または複数本のデータ線を順次選択し、第３に、選択されたデータ線に画像信号をサンプリングして供給する構成により、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。
【０００４】
ここで、走査線駆動回路やデータ線駆動回路は、一般的には、それぞれシフトレジスタ回路からなり、これらの各シフトレジスタ回路によって転送される信号に基づいて、走査線駆動回路が垂直走査を行う一方、データ線駆動回路が水平走査を行う構成となっている。
【０００５】
【発明が解決しようとする課題】
ところで、上述した素子基板上には、走査線、データ線およびスイッチング素子等から構成される画像表示領域の他に、走査線駆動回路やデータ線駆動回路が形成されることがある。このような場合、走査線駆動回路やデータ線駆動回路を構成する能動素子として、薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と称する）を用いることが多い。
【０００６】
ここで、ＴＦＴの閾値電圧は、それを形成するプロセスによってバラツキがある。特に、素子基板としてガラス基板を用いる場合には、バラツキが大きい。
【０００７】
一方、各シフトレジスタ回路は、クロックドインバータとラッチ回路とを単位回路とし、この単位回路を何段も直列に接続して構成されており、クロックドインバータに供給されるクロック信号と反転クロック信号に従って開始パルスを順次シフトしていく。
【０００８】
しかしながら、上述したように各シフトレジスタ回路を構成するＴＦＴの閾値電圧にはバラツキがある。このため、当該閾値電圧値が設計値とズレると、その程度によっては、各シフトレジスタ回路が誤動作してしまう。また、ＴＦＴのオン電流によってもＴＦＴの動作速度が異なるので、オン電流値が設計値とズレるとその程度によっては、各シフトレジスタ回路が誤動作してしまう。
【０００９】
このような場合には、画像表示領域については正常に動作するにも拘わらず、液晶パネル全体としては不良品とせざるを得なかった。このため、液晶パネルの歩留まりが悪化するといった問題があった。
【００１０】
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、シフトレジスタの誤動作を防止することができるクロック信号調整方法、クロック信号調整回路、およびこれを適用した電気光学装置、電子機器を提供することにある。また、他の目的は、電気光学装置を生産する際に、歩留まりを向上させることが可能な電気光学装置の生産方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の電気光学装置のクロック信号調整方法は、複数の走査線と、複数のデータ線と、それらの各交点に対応して設けられる画素とを有する表示部と、開始パルスをクロック信号および反転クロック信号に従って順次シフトするシフトレジスタとを備え、前記複数の走査線または前記複数のデータ線に供給する各信号を、前記シフトレジスタの各出力信号に基づいて生成する電気光学装置に用いられ、前記シフトレジスタに供給する前記クロック信号および前記反転クロック信号の位相を調整することを前提とする。そして、この発明は、前記シフトレジスタを構成するトランジスタの閾値電圧を検知し、検知された閾値電圧に応じて、前記クロック信号と前記反転クロック信号との相対的な位相を調整することを特徴とする。
【００１２】
シフトレジスタを構成するトランジスタは、クロック信号と反転クロック信号に従ってオン・オフが制御される。トランジスタがオン状態になるかあるいはオフ状態になるかは、当該トランジスタの閾値電圧とその制御端子に給電される電圧によって定まる。仮に、閾値電圧が目標値より大きかったり小さかったりすると、当該トランジスタのオン・オフの切り替わりタイミングが予定していたタイミングとズレることになる。本発明はそのような場合であっても、トランジスタの閾値電圧に応じてクロック信号と反転クロック信号の相対的な位相を調整するようにしたので、シフトレジスタを正常に動作させることができる。
【００１３】
ここで、前記トランジスタの閾値電圧を検知する工程では、前記シフトレジスタのトランジスタと同一の製造プロセスで作成された試験用トランジスタの閾値電圧を計測し、その計測結果によって前記トランジスタの閾値電圧を検知することが好ましい。同一の製造プロセスで作成されたトランジスタでは、閾値電圧が等しくなるから、試験用トランジスタの閾値電圧を計測することによって、シフトレジスタを構成するトランジスタの閾値電圧を知ることができる。この発明によれば、シフトレジスタを構成するトランジスタの閾値電圧を直接計測しなくとも済むので、試験用トランジスタを計測し易いように配置しておけば、閾値電圧を簡易に検知することが可能となる。
【００１４】
また、前記シフトレジスタを構成するトランジスタは、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタを含み、前記閾値電圧を計測する工程では、前記Ｐチャネル型薄膜トランジスタの第１閾値電圧と前記Ｎチャネル型薄膜トランジスタの第２閾値電圧とを計測し、前記位相を調整する工程では、前記第１閾値電圧と前記第２閾値電圧とに基づいて、前記クロック信号と前記反転クロック信号との位相を調整することが好ましい。これにより、シフトレジスタを構成する２種類のトランジスタの特性に応じて位相を調整することができるので、たとえ、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの閾値電圧が設計目標からズレたとしても、各ＴＦＴがオン・オフするタイミングを正常なタイミングに調整することができる。この結果、シフトレジスタの誤動作を防止することが可能となる。
【００１５】
さらに、前記位相を調整する工程では、前記第１閾値電圧に基づいて、前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジとの相対的な位相を調整することが望ましい。この場合、クロック信号の立ち上がりエッジを基準として、前記反転クロック信号の立ち下がりエッジの位相を早めてもよいし、遅延させてもよい。また、逆に反転クロック信号の立ち下がりエッジの位相を基準として、クロック信号の立ち上がりエッジの位相を早めてもよいし、遅延させてもよい。
【００１６】
くわえて、前記位相を調整する工程では、前記第２閾値電圧に基づいて前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジとの相対的な位相を調整することが望ましい。この場合、クロック信号の立ち下がりエッジを基準として、前記反転クロック信号の立ち上がりエッジの位相を早めてもよいし、遅延させてもよい。また、逆に反転クロック信号の立ち上がりエッジの位相を基準として、クロック信号の立ち下がりエッジの位相を早めてもよいし、遅延させてもよい。
【００１７】
次に、電気光学装置のクロック信号調整方法に関する他の発明は、上述した前提の下に、前記シフトレジスタを構成するトランジスタの閾値電圧とオン電流とを検知し、検知された閾値電圧とオン電流とに応じて、前記クロック信号と前記反転クロック信号との相対的な位相を調整することを特徴とする。
【００１８】
トランジスタのオン電流が大きいと信号のスルーレートが高くなり、逆にオン電流が小さいと信号のスルーレートが低くなる。したがって、シフトレジスタを構成するトランジスタのオン・オフのタイミングは、オン電流によっても左右される。この発明によれば、トランジスタの閾値電圧のみならずオン電流に応じて、クロック信号と反転クロック信号との相対的な位相を調整するので、製造プロセスによって、トランジスタのオン電流が設計目標からズレたとしても、シフトレジスタを正常に動作させることが可能である。
【００１９】
ここで、前記トランジスタの閾値電圧とオン電流とを検知する工程では、前記シフトレジスタのトランジスタと同一の製造プロセスで作成された試験用トランジスタの閾値電圧とオン電流とを計測し、その計測結果によって前記トランジスタの閾値電圧とオン電流とを検知することが好ましい。この発明によれば、シフトレジスタを構成するトランジスタの閾値電圧とオン電流を直接計測しなくとも済むので、試験用トランジスタを計測し易いように配置しておけば、閾値電圧とオン電流を簡易に検知することが可能となる。
【００２０】
また、前記シフトレジスタを構成するトランジスタは、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタを含み、前記閾値電圧を計測する工程では、前記Ｐチャネル型薄膜トランジスタの第１閾値電圧および第１オン電流、ならびに、前記Ｎチャネル型薄膜トランジスタの第２閾値電圧および第２オン電流を計測し、前記位相を調整する工程では、前記第１閾値電圧および前記第１オン電流、ならびに、前記第２閾値電圧および前記第２オン電流に基づいて、前記クロック信号と前記反転クロック信号との位相を調整することが好ましい。これにより、シフトレジスタを構成する２種類のトランジスタの特性に応じて位相を調整することができるので、たとえ、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの閾値電圧およびオン電流が設計目標からズレたとしても、各ＴＦＴがオン・オフするタイミングを正常なタイミングに調整することができる。この結果、シフトレジスタの誤動作を防止することが可能となる。
【００２１】
さらに、前記位相を調整する工程では、前記第１閾値電圧と前記第１オン電流とに基づいて、前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジとの相対的な位相を調整することが望ましい。くわえて、前記位相を調整する工程では、前記第２閾値電圧と前記第２オン電流とに基づいて前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジの位相を調整することが望ましい。
【００２２】
次に、本発明に係る電気光学装置のクロック信号調整回路は、複数の走査線と、複数のデータ線と、それらの各交点に対応して設けられる画素とを有する表示部と、開始パルスをクロック信号および反転クロック信号に従って順次シフトするシフトレジスタとを備え、前記複数の走査線または前記複数のデータ線に供給する各信号を、前記シフトレジスタの各出力信号に基づいて生成する電気光学装置に用いられ、前記シフトレジスタに供給する前記クロック信号および前記反転クロック信号の位相を調整することを前提とする。そして、この発明は、前記シフトレジスタを構成するトランジスタの閾値電圧に基づいて、前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジの相対的な位相を調整する第１位相調整部と、前記シフトレジスタを構成するトランジスタの閾値電圧に基づいて、前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジの相対的な位相を調整する第２位相調整部とを備えることを特徴とする。
【００２３】
この発明よれば、トランジスタの閾値電圧に基づいて、クロック信号と反転クロック信号の相対的な位相を調整することができるから、トランジスタの閾値電圧が設計目標から大幅にズレたとしても、そのようなシフトレジスタを誤動作させること無く駆動することができる。
【００２４】
また、シフトレジスタを構成するトランジスタは、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタを含み、本発明のクロック信号調整回路は、前記Ｐチャネル型薄膜トランジスタの第１閾値電圧を検出する第１閾値電圧検出部と、前記Ｎチャネル型薄膜トランジスタの第２閾値電圧を検出する第２閾値電圧検出部とを備え、前記第１位相調整部は、前記第１閾値電圧に基づいて前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジの相対的な位相を調整する一方、前記第２位相調整部は、前記第２閾値電圧に基づいて前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジの相対的な位相を調整するように構成してもよい。この発明によれば、シフトレジスタを構成する２種類のトランジスタの特性に応じて位相を調整することができるので、各ＴＦＴがオン・オフするタイミングを正常なタイミングに調整することができる。
ここで、前記シフトレジスタが、前記第１閾値電圧の絶対値が第１基準電圧値と等しく、かつ、前記第２閾値電圧の絶対値が第２基準電圧値と等しい場合に、前記開始パルスを正常にシフトさせるものであるならば、前記第１閾値電圧の絶対値が前記第１基準電圧値とを比較して小さく、かつ、前記第２閾値電圧の絶対値が前記第２基準電圧値とを比較して大きい場合に、前記第１位相調整部は、前記反転クロック信号の立ち下がりエッジを前記クロック信号の立ち上がりエッジに対して遅延させることが好ましい。また、前記第１閾値電圧の絶対値が前記第１基準電圧値とを比較して大きく、かつ、前記第２閾値電圧の絶対値が前記第２基準電圧値とを比較して小さい場合には、前記第２位相調整部は、前記反転クロック信号の立ち上がりエッジを前記クロック信号の立ち下がりエッジに対して遅延させることが望ましい。
【００２５】
くわえて、少なくとも、前記第１閾値電圧検出部と前記第２閾値電圧検出部は、前記シフトレジスタが形成される同一基板上に形成され、前記第１閾値電圧検出部は、前記Ｐチャネル型薄膜トランジスタと同一プロセスで形成されたＰチャネル型薄膜トランジスタを備え、これを用いて前記第１閾値電圧を検出し、前記第２閾値電圧検出部は、前記Ｎチャネル型薄膜トランジスタと同一プロセスで形成されたＮチャネル型薄膜トランジスタを備え、これを用いて前記第２閾値電圧を検出することが望ましい。
【００２６】
次に、電気光学装置のクロック信号調整回路に関する他の発明は、上述した前提の下に、前記シフトレジスタを構成するトランジスタの閾値電圧とオン電流とに基づいて、前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジの相対的な位相を調整する第１位相調整部と、前記シフトレジスタを構成するトランジスタの閾値電圧とオン電流に基づいて、前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジの相対的な位相を調整する第２位相調整部とを備えることを特徴とする。
【００２７】
この発明によれば、トランジスタの閾値電圧のみならずオン電流に応じて、クロック信号と反転クロック信号との相対的な位相を調整するので、製造プロセスによって、トランジスタのオン電流が設計目標からズレたとしても、シフトレジスタを正常に動作させることが可能である。
【００２８】
また、前記シフトレジスタを構成するトランジスタは、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタを含み、電気光学装置のクロック信号調整回路に関する他の発明は、前記Ｐチャネル型薄膜トランジスタの第１閾値電圧を検出する第１閾値電圧検出部と、前記Ｎチャネル型薄膜トランジスタの第２閾値電圧を検出する第２閾値電圧検出部と、前記Ｐチャネル型薄膜トランジスタの第１オン電流を検出する第１オン電流検出部と、前記Ｎチャネル型薄膜トランジスタの第２オン電流を検出する第２オン電流検出部とを備え、前記第１位相調整部は、前記第１閾値電圧と前記第１オン電流に基づいて前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジの相対的な位相を調整する一方、前記第２位相調整部は、前記第２閾値電圧と前記第２オン電流とに基づいて前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジの相対的な位相を調整することが好ましい。
さらに、前記第１位相調整部は、前記第１オン電流が大きくなるにつれ、前記クロック信号の立ち上がりエッジに対する前記反転クロック信号の立ち下がりエッジの遅延時間を大きくするものであってもよい。また、前記第２位相調整部は、前記第２オン電流が大きくなるにつれ、前記クロック信号の立ち下がりエッジに対する前記反転クロック信号の立ち上がりエッジの遅延時間を大きくするものであってもよい。
【００２９】
くわえて、上述した電気光学装置のクロック調整回路の発明において、前記シフトレジスタは、複数の単位回路を縦続接続して構成されており、１つの単位回路は、当該単位回路の入力信号が供給される第１インバータとラッチ回路とから構成され、当該ラッチ回路は第１インバータの出力信号を反転して当該単位回路の出力信号として出力する第２インバータと、前記第２インバータの出力信号を反転して前記第２インバータの入力に供給する第３インバータから構成され、前記第１インバータは、正電源と負電源との間に第１のＰチャネル型薄膜トランジスタと、第２のＰチャネル型薄膜トランジスタと、第１のＮチャネル型薄膜トランジスタと、第２のＮチャネル型薄膜トランジスタとを順次直列に接続し、前記第２のＰチャネル型薄膜トランジスタと前記第１のＮチャネル型薄膜トランジスタとの接続点から当該第１インバータの出力信号を取り出し、前記第２のＰチャネル型薄膜トランジスタのゲートと前記第１のＮチャネル型薄膜トランジスタのゲートとを接続し、当該接続点に当該単位回路の入力信号を供給し、奇数番目の単位回路における前記第１のＰチャネル型薄膜トランジスタのゲートにクロック信号を供給し、前記第２のＮチャネル型薄膜トランジスタのゲートに反転クロック信号を供給する一方、偶数番目の単位回路における前記第１のＰチャネル型薄膜トランジスタのゲートに反転クロック信号を供給し、前記第２のＮチャネル型薄膜トランジスタのゲートにクロック信号を供給するように構成されていることが好ましい。
【００３０】
次に、本発明の電気光学装置は、複数の走査線と、複数のデータ線と、それらの各交点に対応して設けられる画素とを有する表示部と、開始パルスをクロック信号および反転クロック信号に従って順次シフトするシフトレジスタと、前記シフトレジスタの各出力信号に基づいて前記複数の走査線または前記複数のデータ線に供給する各信号を生成する駆動部と、上述したクロック信号調整回路とを備えたことを特徴とする。この電気光学装置によれば、シフトレジスタの誤動作がほとんど無くなるので、表示画像の品質を向上させることができる。
【００３１】
また、本発明の電子機器は、上述した電気光学装置を表示手段に用いたことを特徴とする。電子機器としては、例えば、携帯電話機、ビデオプロジェクタ、ビデオカメラのビューファインダ等が該当する。
【００３２】
次に、本発明の電気光学装置の生産方法は、複数の走査線と、複数のデータ線と、それらの各交点に対応して設けられる画素とを有する表示部と、当該表示部をシフトレジスタを用いて駆動する駆動部とを有する表示パネル、および、前記シフトレジスタに供給するクロック信号と反転クロック信号とを生成するとともに前記クロック信号と前記反転クロック信号の相対的な位相を調整可能なクロック信号生成回路とを備えた電気光学装置を前提とし、前記表示パネルを製造し、製造された表示パネル中のシフトレジスタを構成するトランジスタの閾値電圧を計測し、前記クロック信号生成回路において、計測された閾値電圧に基づいて、前記クロック信号と前記反転クロック信号との位相を調整することを特徴とする。
【００３３】
この発明によれば、表示パネルを製造する際に、シフトレジスタを構成する閾値電圧が設計目標から大幅にズレた場合であっても、クロック信号と反転クロック信号との位相を調整することができるので、シフトレジスタを正常に動作させることができる。このため、従来、不良品とされてきた表示パネルであっても良品として用いることができるので、表示パネルの歩留まりを大幅に向上させることができる。この結果、電気光学装置の生産コストを低下させることができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３５】
＜電気光学装置の全体構成＞
まず、実施形態に係る電気光学装置について、液晶表示装置を例にとって説明する。図１は、その液晶表示装置の電気的構成を示すブロック図である。この図に示されるように、液晶表示装置は、液晶パネル１００と、タイミングジェネレータ２００と、画像信号処理回路３００とを備える。このうち、タイミングジェネレータ２００は、各部で使用されるタイミング信号（必要に応じて後述する）を出力するものである。また、画像信号処理回路３００内部におけるＳ／Ｐ変換回路３０２は、１系統の画像信号ＶＩＤを入力すると、これを６相の画像信号ＶＩＤ１〜ＶＩＤ６にシリアル−パラレル変換して出力するものである。ここで、画像信号を６相にシリアル−パラレル変換する理由は、後述するサンプリング回路によって、スイッチング素子として機能する各ＴＦＴのソース領域への画像信号の印加時間を長くして、サンプル＆ホールド時間および充放電時間を十分に確保するためである。
【００３６】
一方、増幅・反転回路３０４は、シリアル−パラレル変換された画像信号のうち、反転が必要となるものを反転させ、この後、適宜、増幅して画像信号ＶＩＤ１〜ＶＩＤ６として液晶パネル１００に対して並列的に供給するものである。なお、反転するか否かについては、一般には、データ信号の印加方式が▲１▼走査線単位の極性反転であるか、▲２▼データ線単位の極性反転であるか、▲３▼画素単位の極性反転であるか、▲４▼画素単位の極性反転であるかに応じて定められ、その反転周期は、１水平走査期間またはドットクロック周期、または１垂直走査期間に設定される。なお、本実施形態における極性反転とは、画像信号の振幅中心電位を基準として正極性と負極性に交互に電圧レベルを反転させることをいう。
【００３７】
＜液晶パネルの構成＞
次に、液晶パネル１００の電気的構成について説明する。液晶パネル１００は、後述するように、素子基板と対向基板とを互いに電極形成面を対向して貼付した構成となっている。このうち、素子基板にあっては、図においてＸ方向に沿って平行に複数本の走査線１１２が配列して形成され、また、これと直交するＹ方向に沿って平行に複数本のデータ線１１４が形成されている。そして、これらの走査線１１２とデータ線１１４との各交点においては、ＴＦＴ１１６のゲート電極が走査線１１２に接続される一方、ＴＦＴ１１６のソース電極がデータ線１１４に接続されるとともに、ＴＦＴ１１６のドレイン電極が画素電極１１８に接続されている。そして、各画素は、画素電極１１８と、後述する対向基板に形成された共通電極と、これら両電極間に挟持された液晶とによって構成される結果、走査線１１２とデータ線１１４との各交点に対応して、マトリクス状に配列することとなる。なお、このほかに、各画素毎に、蓄積容量（図示省略）を、電気的にみて画素電極１１８と共通電極とに挟持された液晶に対して並列に形成しても良い。
【００３８】
さて、駆動回路１２０は、データ線駆動回路１３０、サンプリング回路１４０および走査線駆動回路１５０からなり、後述するように素子基板における対向面にあって、表示領域の周辺部に形成されるものである。これらの回路の能動素子は、後述するように、いずれもｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴの組み合わせにより形成可能であるから、画素をスイッチングするＴＦＴ１１６と共通の製造プロセス（例えば、工程温度が約１０００℃のプロセス）で形成すると、集積化や、製造コスト、素子の均一性などの点において有利となる。
【００３９】
ここで、駆動回路１２０のうち、データ線駆動回路１３０は、シフトレジスタを有し、タイミングジェネレータ２００からのクロック信号ＣＬＸや、その反転クロック信号ＣＬＸINVに基づいて、サンプリング信号Ｓ１〜Ｓｍを順次出力するものである。
【００４０】
サンプリング回路１４０は、６本のデータ線１１４を１群とし、これらの群に属するデータ線１１４に対し、サンプリング信号Ｓ１〜Ｓｍにしたがって画像信号ＶＩＤ１〜ＶＩＤ６をそれぞれサンプリングして供給するものである。詳細には、サンプリング回路１４０には、ＴＦＴからなるスイッチ１４１が各データ線１１４の一端に設けられるとともに、各スイッチ１４１のソース電極は、画像信号ＶＩＤ１〜ＶＩＤ６のいずれかが供給される信号線に接続され、また、各スイッチ１４１のドレイン電極は１本のデータ線１１４に接続されている。さらに、各群に属するデータ線１１４に接続された各スイッチ１４１のゲート電極は、その群に対応してサンプリング信号Ｓ１〜Ｓｍが供給される信号線のいずれかに接続されている。上述したように本実施形態にあっては、画像信号ＶＩＤ１〜ＶＩＤ６は同時に供給されるので、サンプリング信号Ｓ１により同時にサンプリングされることとなる。なお、画像信号ＶＩＤ１〜ＶＩＤ６が順次シフトされたタイミングで供給される場合には、サンプリング信号Ｓ１、Ｓ１、……、により順次サンプリングされることとなる。
【００４１】
走査線駆動回路１５０は、シフトレジスタを有し、タイミングジェネレータ２００からのクロック信号ＣＬＹや、その反転クロック信号ＣＬＹINV、転送開始パルスＤＹ等に基づいて、走査信号を各走査線１１２に対して順次出力するものである。
【００４２】
＜タイミングジェネレータ＞
次に、タイミングジェネレータ２００の主要部であるクロック信号生成回路について説明する。クロック信号生成回路は、第１クロック信号生成回路２００Ａと第２クロック信号生成回路２００Ｂからなる。第１クロック信号生成回路２００Ａは、走査線駆動回路１５０のシフトレジスタに供給するクロック信号ＣＬＹと反転クロック信号ＣＬＹINVを生成する回路であり、一方、第２クロック信号生成回路２００Ｂは、データ線駆動回路１３０のシフトレジスタに供給するクロック信号ＣＬＸと反転クロック信号ＣＬＸINVを生成する回路である。
【００４３】
第１クロック信号生成回路２００Ａと第２クロック信号生成回路２００Ｂとは、同一の構成であり、それらに供給されるトリガパルスＴＰの周期が異なるだけであるので、ここでは、第１クロック信号発生回路２００Ａについて説明する。
【００４４】
図２は、第１クロック信号生成回路２００Ａの主要部の構成を示すブロック図であり、図３は第１クロック信号生成回路２００Ａの各部の波形を示すタイミングチャートである。
【００４５】
図２において、第１クロック信号生成回路２００Ａは、トリガ型フリップフロップ２０１と、遅延回路２０２、分配回路２０３、立ち下がりエッジ制御回路２０４、立ち上がりエッジ制御回路２０５、およびセットリセット型フリップフロップ２０６から構成されている。
【００４６】
まず、トリガ型フリップフロップ２０１のクロック端子には、トリガパルスＴＰがタイミングジェネレータ２００の他の構成部分から供給されるようになっている。ここで、トリガパルスＴＰは、図３（ａ）に示すように一定周期の信号であり、クロック信号ＣＬＹの立ち上がりエッジおよび立ち下がりエッジの発生タイミングを定めるものである。また、トリガパルスＴＰの１周期は、生成すべきクロック信号ＣＬＹの１／２周期ＴＣと一致するように設定してある。トリガ型フリップフロップ２０１は、トリガパルスＴＰに同期して図３（ｂ）に示すクロック信号ＣＬＹを生成する。
【００４７】
次に、遅延回路２０２は、例えば、偶数個のインバータを多段接続して構成されている。この遅延回路２０２の有する遅延時間は、ＴＤであり、図３に示すようにクロック信号ＣＬＹの１／２周期ＴＣより若干短い時間に設定してある。この遅延回路２０２によって、トリガパルスＴＰが遅延され、トリガパルスＴＰより時間ＴＤだけ遅れた遅延トリガパルスＴＰ’が生成される（図３（ｃ）参照）。
【００４８】
次に、分配回路２０３は、遅延トリガパルスＴＰ’を、クロック信号ＣＬＹに基づいて分配するように構成されている。具体的には、クロック信号ＣＬＹがＬレベルの期間中に発生する遅延トリガパルスＴＰ’を立ち下がりトリガパルスＤＴＰ（図３（ｄ）参照）として立ち下がりエッジ制御回路２０４に供給する一方、クロック信号ＣＬＹがＨレベルの期間中に発生する遅延トリガパルスＴＰ’を立ち上がりトリガパルスＵＴＰ（図３（ｅ）参照）として立ち下がりエッジ制御回路２０４に供給する。
【００４９】
次に、立ち下がりエッジ制御回路２０４は、８個の遅延回路２０４１ａ〜２０４１ｇと、選択回路２０４２、ＤＩＰスイッチ２０４３、およびラダー抵抗２０４４から構成されている。各遅延回路２０４１ａ〜２０４１ｇは、上述した遅延回路２０２と同様に、偶数個のインバータによって構成することができる。また、各遅延回路２０４１ａ〜２０４１ｇの遅延時間はｔｄある。この例では、クロック信号ＣＬＹの１／２周期をＴＣとしたとき、ＴＣ＝ＴＤ＋３ｔｄとなるように、遅延時間ｔｄを設定してある。
【００５０】
このため、遅延回路２０４１ｃの出力信号の位相は、トリガパルスＴＰの位相と一致することになる。換言すれば、遅延回路２０４１ｃの出力信号に基づいて反転クロック信号ＣＬＹINVの立ち下がりエッジを生成すれば、クロック信号ＣＬＹINVの立ち上がりエッジと反転クロック信号ＣＬＹINVの立ち下がりエッジを同一のタイミングで発生させることができる。
【００５１】
さらに、立ち下がりトリガパルスＤＴＰ、またはトリガ遅延回路２０４１ａ，２０４１ｂの各出力信号に基づいて反転クロック信号ＣＬＹINVの立ち下がりエッジを生成すれば、クロック信号ＣＬＹINVの立ち上がりエッジに対して反転クロック信号ＣＬＹINVの立ち下がりエッジの位相を早めることができる。
【００５２】
くわえて、トリガ遅延回路２０４１ｄ〜２０４１ｇの各出力信号に基づいて反転クロック信号ＣＬＹINVの立ち下がりエッジを生成すれば、クロック信号ＣＬＹINVの立ち上がりエッジに対して反転クロック信号ＣＬＹINVの立ち下がりエッジの位相を遅延させることができる。
【００５３】
選択回路２０４２は、３ビットの選択制御信号ＣＴＬに基づいて、立ち下がりトリガパルスＤＴＰおよび各遅延回路２０４１の各出力信号の中から１つを選択して、調整済立ち下がりトリガパルスＤＴＰ’として出力する。また、選択制御信号ＣＴＬは、３ビットのＤＩＰスイッチ２０４３の設定によって、選択回路２０４２に入力されるようになっている。
【００５４】
ここで、図３（ｆ）は、図３（ｄ）に示す立ち下がりトリガパルスＤＴＰの時間軸を４倍に伸長したものである。この場合、各遅延回路２０４１ａ〜２０４１ｇの出力信号は、図３（ｇ）〜図３（ｍ）に示すように、立ち下がりトリガパルスＤＴＰを順次時間ｔｄだけ遅延したものとなっている。
【００５５】
次に、立ち上がりエッジ制御回路２０５は、立ち下がりエッジ制御回路２０４と同様に構成されており、立ち上がりトリガパルスＵＴＰを入力し、調整済立ち上がりトリガパルスＵＴＰ’を出力する。
【００５６】
次に、セットリセットフリップフロップ２０６は、調整済立ち上がりトリガパルスＵＴＰ’に同期してＨレベルとなり、調整済立ち下がりトリガパルスＤＴＰ’に同期してＬレベルとなる反転クロック信号ＣＬＹINVを生成する。
【００５７】
以上の構成において、立ち下がりエッジ制御回路２０４のＤＩＰスイッチ２０４３の設定を切り替えることによって、クロック信号ＣＬＹの立ち上がりエッジに対して反転クロック信号ＣＬＹINVの立ち下がりエッジの位相を調整することができる。また、立ち上がりエッジ制御回路２０５のＤＩＰスイッチの設定を切り替えることによって、クロック信号ＣＬＹの立ち下がりエッジに対して反転クロック信号ＣＬＹINVの立ち上がりエッジの位相を調整することができる。
【００５８】
例えば、クロック信号ＣＬＹの立ち上がりエッジに対して反転クロック信号ＣＬＹINVの立ち下がりエッジの位相を時間ｔｄだけ遅延させ、反転クロック信号ＣＬＹINVの立ち上がりエッジとクロック信号ＣＬＹの立ち下がりエッジの位相を一致させるのであれば、立ち下がりエッジ制御回路２０４のＤＩＰスイッチ２０４３の設定を“０１１”とし、立ち上がりエッジ制御回路２０５のＤＩＰスイッチの設定を“０１０”とすればよい。この場合には、調整済立ち下がりトリガパルスＤＴＰ’として図３（ｊ）に示す遅延回路２０４１ｃの出力信号が選択され、図３（ｎ）に示す調整済立ち上がりトリガパルスＵＴＰ’が選択される。これにより、セットリセットフリップフロップ２０６は、図３（ｏ）に示す反転クロック信号ＣＬＹINVを生成する。図３（ｏ）に示す反転クロック信号ＣＬＹINVは、図３（ｐ）に示すクロック信号ＣＬＹと比較して、その立ち下がりエッジの位相が時間ｔｄだけ遅れたものとなる。
【００５９】
＜走査線駆動回路の構成＞
次に、本実施形態に係る走査線駆動回路１５０について説明する。走査線駆動回路１５０は、タイミングジェネレータ２００からのクロック信号ＣＬＹ、反転クロック信号ＣＬＹINVに基づいて、走査信号Ｙ１〜Ｙｎ-1を順次出力するものである。
【００６０】
図４は、走査線駆動回路１５０の構成を示すブロック図である。この図において、クロック信号ＣＬＹ、その反転信号ＣＬＹINV、パルスＤＹおよび信号ＥＮは、いずれも図１におけるタイミングジェネレータ２００によって、画像信号ＶＩＤ１〜ＶＩＤ６と同期して供給されるものである。
【００６１】
まず、ＴＥＧ１は、ドレイン電流特性を測定するためのＮチャンネル型ＴＦＴであり、ＴＥＧ２は、ドレイン電流特性を測定するためのＰチャンネル型ＴＦＴである。ＴＥＧ１とＴＥＧ２は、走査線駆動回路１５０を構成するＴＦＴと同一のプロセスによって作成する。
【００６２】
したがって、ＴＥＧ１およびＴＥＧ２のドレイン電流特性を測定することによって、走査線駆動回路１５０を構成するＮチャンネル型ＴＦＴおよびＰチャンネル型ＴＦＴの閾値電圧とオン電流を各々知ることができる。詳細には後述するが、液晶パネル１００を製造した後、ＴＥＧ１の各端子Ｔｎ１〜Ｔｎ３、ＴＥＧ２の各端子Ｔｐ１〜Ｔｐ３を測定装置と接続し、ドレイン電流特性を測定するようにしている。
【００６３】
なお、この例では、走査線駆動回路１５０にＴＥＧ１およびＴＥＧ２を作成したが、ＴＥＧ１およびＴＥＧ２は、素子基板１０１の周辺部分のいずれに作成してもよい。また、データ線駆動回路１３０のＴＦＴも、ＴＥＧ１，ＴＥＧ２および走査線駆動回路１５０と同一プロセスで製造されるので、ＴＥＧ１，ＴＥＧ２のドレイン電流特性を測定することによって、データ線駆動回路１３０を構成するＮチャンネル型ＴＦＴおよびＰチャンネル型ＴＦＴの閾値電圧とオン電流を各々知ることができる。
【００６４】
次に、レベルシフタ（ＬＳ）１５１２、１５１４は、それぞれ低論理振幅のクロック信号ＣＬＹ、その反転クロック信号ＣＬＹINVを高論理振幅の信号に変換して出力するものである。ここで、レベルシフタ１５１２、１５１４によって論理振幅を変換する理由は、液晶パネル１００に各種タイミング信号を供給するタイミングジェネレータ２００（図１参照）は、一般にＣＭＯＳ回路で構成されるので、その出力電圧は３〜５Ｖ程度であるのに対し、データ線駆動回路１３０の構成素子は、画素をスイッチングするＴＦＴ１１６と同一プロセスで素子基板上に形成されたＴＦＴであるので、１２Ｖ程度の比較的高い動作電圧が要求され、クロック信号に同期して論理動作を実行するデータ線駆動回路１３０にも同程度の動作電圧が必要となるからである。なお、図示してはいないが、パルスＤＹおよび信号ＥＮについても、同様なレベルシフタによって低論理振幅の信号から高論理振幅の信号に変換されたものが用いられる。
【００６５】
次に、シフトレジスタ１５５０は、単位回路Ｒ１〜Ｒｎをｎ（ｎは自然数）段縦続接続したものであり、垂直走査期間の最初に供給されるパルスＤＹを、高論理振幅に変換されたクロック信号ＣＬＹおよび反転クロック信号ＣＬＹINVにしたがって、前段（左側）の単位回路から後段（右側）の単位回路へ順次シフトして出力する構成となっている。尚、ここでは説明の便宜上、シフトレジスタは単位回路が奇数段従属接続したものとする。
【００６６】
これら各単位回路Ｒ１〜Ｒｎのうち、奇数段の単位回路Ｒ１、Ｒ３、……、Ｒｎ−２、Ｒｎは、クロック信号ＣＬＹがＨレベルの場合（反転クロック信号ＣＬＹINVがＬレベルの場合）に入力信号を反転するクロックドインバータ１５５２と、このクロックドインバータ１５５４による反転信号を再反転するインバータ１５５４と、クロック信号ＣＬＹがＬレベルの場合（反転クロック信号ＣＬＹINVがＨレベルの場合）に入力信号を反転するクロックドインバータ１５５６とから構成される。
【００６７】
ここで、奇数段の単位回路におけるクロックドインバータ１５５２の具体的構成について説明すると、図５（ａ）に示されるように、高位側電源Ｖｄｄと低位側電源Ｖｓｓとの間に、ゲート電極に反転クロック信号ＣＬＹINVを入力するｐチャネル型ＴＦＴと、入力信号をゲート電極にそれぞれ入力する相補型のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴと、ゲート電極にクロック信号ＣＬＹを入力するｎチャネル型ＴＦＴとを直列に接続した構成となっている。また、奇数段におけるクロックドインバータ１５５６については、図５（ｂ）に示される通りであり、クロック信号ＣＬＹおよび反転クロック信号ＣＬＹINVが供給されるＴＦＴが、図５（ａ）とは反対となっている。さらに、インバータ１５５４については、図６に示されるように、高位側電源Ｖｄｄと低位側電源Ｖｓｓとの間に、入力信号をゲート電極にそれぞれ入力するｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴとを、直列に相補型に接続した構成となっている。
【００６８】
一方、各単位回路Ｒ１〜Ｒｎのうち、偶数段の単位回路Ｒ２、Ｒ４、……、Ｒｎ−１は、基本的に、奇数段の単位回路Ｒ１、Ｒ３、……、Ｒｎ−２、Ｒｎと同様な構成であるが、クロックドインバータ１５５２は、クロック信号ＣＬＹがＬレベルの場合に入力信号を反転し、クロックドインバータ１５５６は、クロック信号ＣＬＹがＨレベルの場合に入力信号を反転する点において異なっている。したがって、偶数段におけるクロックドインバータ１５５２は、図５（ｂ）に示される構成となっており、偶数段におけるクロックドインバータ１５５６は、図５（ａ）に示される構成となって、奇数段のものと入れ替わった関係にある。
【００６９】
なお、図４において、奇数段のクロックドインバータ１５５２、偶数段のクロックドインバータ１５５６には、それぞれクロック信号ＣＬＹのみ供給されているが、実際には図５（ａ）に示されるように、反転クロック信号ＣＬＹINVも供給されている。同様に、図４においては、奇数段のクロックドインバータ１５５６、偶数段のクロックドインバータ１５５２には、反転クロック信号ＣＬＹINVのみ供給されているが、実際には図５（ｂ）に示されるように、クロック信号ＣＬＹも供給されている。また、これらのクロックドインバータや、インバータは、高位側電源Ｖｄｄおよび低位側電源Ｖｓｓの間に接続されるため、電源配線が各単位回路にまで引き回されている。
【００７０】
次に、図４において、ＮＡＮＤ回路１５７６、インバータ１５７８、ＡＮＤ回路１５７９は、それぞれシフトレジスタ１５５０の第２段から第ｎ段に対応して設けられるものであり、いずれもｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴを組み合わせて相補型で構成されている。
【００７１】
このうち、図において、左からｉ番目（ｉ＝２、……、ｎ）のＮＡＮＤ回路１５７６は、シフトレジスタ１５５０において第ｉ−１段に位置する単位回路の出力信号と、第ｉ段に位置する単位回路の出力信号との論理積を反転するものである。
【００７２】
また、各段のインバータ１５７８は、対応するＮＡＮＤ回路１５７８の出力信号を反転する。さらに、ＡＮＤ回路１５７９は、対応するインバータ１５７８の出力信号と信号ＥＮとの論理積を、走査信号Ｙ１、Ｙ２、……、Ｙｎ−１として出力する構成となっている。
【００７３】
＜走査線駆動回路の動作＞
次に、走査線駆動回路１５０の正常動作について説明する。ここで、図７は、走査線駆動回路１５０が正常に動作する場合のタイミングチャートである。まず、タイミングｔ１１において、垂直走査期間の最初にパルスＤＹが入力されるとともに、クロック信号ＣＬＹが立ち上がると（反転クロック信号ＣＬＹINVが立ち下がると）、シフトレジスタ１５５０にあって、第１段目の単位回路Ｒ１におけるクロックドインバータ１５５２は、パルスＤＹのＨレベルを反転し、同じく第１段目の単位回路Ｒ１におけるインバータ１５５４が、同クロックドインバータ１５５２の反転結果を反転するので、第１段目の単位回路Ｒ１による出力信号ＡはＨレベルとなる。
【００７４】
次に、タイミングｔ１２において、パルスＤＹが入力されている期間に、クロック信号ＣＬＹが立ち下がると（反転クロック信号ＣＬＹINVが立ち上がると）、第１段目の単位回路Ｒ１におけるクロックドインバータ１５５６は、Ｈレベルの出力信号Ａをインバータ１５５４に反転帰還するので、出力信号ＡはＨレベルを維持することとなる。また、第２段目の単位回路Ｒ２におけるクロックドインバータ１５５２は、第１段目の単位回路Ｒ１による出力信号ＡのＨレベルを反転し、同じく第２段目の単位回路Ｒ２におけるインバータ１５５６が、同クロックドインバータ１５５２の反転結果を反転するので、第２段目の単位回路Ｒ２の出力信号ＢはＨレベルとなる。
【００７５】
そして、タイミングｔ１３において、パルスＤＹの入力が終了して、再び、クロック信号ＣＬＹが立ち上がると（反転クロック信号ＣＬＹINVが立ち下がると）、第１段目の単位回路Ｒ１におけるクロックドインバータ１５５２は、パルスＤＹのＬレベルを取り込むので、その単位回路Ｒ１の出力信号ＡはＬレベルとなる。一方、第２段目の単位回路Ｒ２におけるクロックドインバータ１５５６は、Ｈレベルの出力信号Ｂをインバータ１５５４に反転帰還するので、出力信号ＢはＨレベルを維持することとなる。また、第３段目の単位回路Ｒ３におけるクロックドインバータ１５５２は、第２段目の単位回路Ｒ２による出力信号ＢのＨレベルを反転し、同じく第２段目の単位回路Ｒ２のインバータ１５５４が、同クロックドインバータ１５５２の反転結果を反転するので、第３段目の単位回路Ｒ３による出力信号ＣはＨレベルとなる。
【００７６】
以下、同様な動作が繰り返される結果、最初に入力されたパルスＹがクロック信号ＣＬＹおよびその反転クロック信号ＣＬＹINVの半周期だけ順次シフトされて、各段の単位回路Ｒ１〜Ｒｎから出力信号Ａ、Ｂ、Ｃ…として出力されることとなる。
【００７７】
このような信号Ａ、Ｂ、Ｃ…は、インバータ１５７８によって反転され、信号ＥＮのパルス幅に制限された後、走査信号Ｙ１〜Ｙｎ−１として出力される。
【００７８】
＜データ線駆動回路＞
次に、データ線駆動回路１３０について説明するが、データ線駆動回路１３０の構成は、出力信号の引き出し方向と、入力される信号とが異なる以外、基本的に走査線駆動回路１５０の構成と同様である。すなわち、データ線駆動回路１３００は、走査線駆動回路１５０を９０度左回転して配置したものであり、図１に示されるように、パルスＤＹの替わりに、パルスＤＸを入力するとともに、クロック信号ＣＬＹおよびその反転クロック信号ＣＬＹINVの替わりに、水平走査期間毎に、クロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVを入力する。
【００７９】
＜液晶パネルの構成例＞
次に、上述した電気的構成に係る液晶パネル１００の全体構成について図８および図９を参照して説明する。ここで、図８は、液晶パネル１００の構成を示す斜視図であり、図９は、図８におけるＺ−Ｚ’線断面図である。
【００８０】
これらの図に示されるように、液晶パネル１００は、画素電極１１８等が形成されたガラスや半導体等の素子基板１０１と、共通電極１０８等が形成されたガラス等の透明な対向基板１０２とを、スペーサ１０３が混入されたシール材１０１０４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせるとともに、この間隙に電気光学材料としての液晶１０５を封入した構造となっている。なお、シール材１０４は、対向基板１０２の基板周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。
【００８１】
ここで、素子基板１０１の対向面であって、シール材１０４の外側一辺においては、上述したサンプリング回路１４０およびデータ線駆動回路１３０が形成されて、Ｙ方向に延在するデータ線１１４を駆動する構成となっている。さらに、この一辺には複数の接続電極１０７が形成されて、タイミングジェネレータ２００および画像信号処理回路３００からの各種信号を入力する構成となっている。また、この一辺に隣接する２辺には、２個の走査線駆動回路１５０が形成されて、Ｘ方向に延在する走査線１１２をそれぞれ両側から駆動する構成となっている。なお、走査線１１２に供給される走査信号の遅延が問題にならないのであれば、走査線駆動回路１５０を片側１個だけに形成する構成でも良い。ほかに、素子基板１０１に、データ線１１４への画像信号の書込負荷を低減するために、各データ線１１４を、画像信号に先行するタイミングにおいて所定電位にプリチャージするプリチャージ回路を形成しても良い。
【００８２】
一方、対向基板１０２の共通電極１０８は、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１０１との電気的導通が図られている。ほかに、対向基板１０２には、液晶パネル１００の用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第３に、液晶パネル１００に光を照射するバックライトが設けられる。特に色光変調の用途の場合には、カラーフィルタは形成されずにブラックマトリクスが対向基板１０２に設けられる。
【００８３】
くわえて、素子基板１０１および対向基板１０２の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶１０５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００８４】
なお、駆動回路１２０等の周辺回路の一部または全部を、素子基板１０１に形成する替わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いてフィルムに実装された駆動用ＩＣチップを、素子基板１０１の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技術を用いて、素子基板１０１の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【００８５】
＜液晶表示装置の生産方法＞
次に、液晶表示装置は、以下に述べる第１工程〜第４工程によって生産する。
【００８６】
第１工程では、液晶パネル１００を製造する。液晶パネル１００は、ガラスや半導体等の素子基板１０１に、走査線１１２、データ線１１４、ＴＦＴ１１６を周知の半導体プロセスで形成した後、スペーサ１０３が混入されたシール材１０４を用いて素子基板１０１と対向基板１０２とを貼り合わせることによって製造する。ここで、データ線駆動回路１３０および走査線駆動回路１５０等の周辺回路は、画像表示領域とともに素子基板１０１上に形成される。
【００８７】
第２工程では、データ線駆動回路１３０および走査線駆動回路１５０中のシフトレジスタ１５５０について、Ｐチャンネル型ＴＦＴとＮチャンネル型ＴＦＴの閾値電圧Ｖtp、Ｖtnを各々測定する。ここで、Ｐチャンネル型ＴＦＴの閾値電圧Ｖtpは、ソース・ゲート間の電圧の絶対値として与えられ、ソース・ゲート間の電位差がそれを越えると当該ＴＦＴがオン状態となり、それを下回ると当該ＴＦＴがオフ状態となる電圧をいう。また、Ｐチャンネル型ＴＦＴの閾値電圧Ｖtpは、ゲート・ドレイン間の電圧の絶対値として与えられ、ゲート・ドレイン間の電位差がそれを越えると当該ＴＦＴがオン状態となり、それを下回ると当該ＴＦＴがオフ状態となる電圧をいう。
【００８８】
第２工程では、図４に示すＴＥＧ１とＴＥＧ２を用いて閾値電圧Ｖtp、Ｖtnを測定する。例えば、Ｎチャンネル型ＴＦＴの閾値電圧Ｖtnを測定する場合には、測定装置のプローブを端子Ｔｎ１〜Ｔｎ３に押し当て、端子Ｔｎ１を介して電流を供給し、端子Ｔｎ３を介してＴＥＧ１のドレインを接地し、端子Ｔｎ２を介してＴＥＧ１のゲートに電圧を印加する。そして、端子Ｔｎ２の電圧（ゲート電圧）を可変しつつ、端子Ｔｎ１に流れ込む電流と端子Ｔｎ１の電圧（ソース電圧）を測定する。これにより、Ｎチャンネル型ＴＦＴのドレイン電流特性を測定し、その測定結果から閾値電圧Ｖtnを求める。
【００８９】
第３工程では、上述した第２工程で求めたＰチャンネル型ＴＦＴおよびＮチャンネル型ＴＦＴの閾値電圧Ｖtp、Ｖtnに基づいて、クロック信号ＤＹに対する反転クロック信号ＤＹINVの位相、クロック信号ＤＸに対する反転クロック信号ＤＸINVの位相を各々調整する。この際、第１クロック信号生成回路２００Ａと第２クロック信号生成回路２００ＢのＤＩＰスイッチ２０４４のオン・オフを、測定された閾値電圧Ｖtp、Ｖtnに基づいて、設定する。なお、閾値電圧Ｖtp、Ｖtnと、クロック信号ＤＹINV、ＤＸINVの位相との関係は、後述する。
【００９０】
第４工程では、調整されたタイミングジェネレータ２００や画像信号処理回路３００等の外部回路と液晶パネル１００とを接続して液晶表示装置を完成させる。
【００９１】
ところで、液晶パネル１００は、ある単位数のロットとして生産される。１つのロット中の各液晶パネル１００において、通常、Ｎチャンネル型ＴＦＴおよびＰチャンネル型ＴＦＴの閾値電圧は略等しい。このため、第２工程は、個々の液晶パネル１００毎に測定しなくてもよく、１つのロットから抽出した数個の液晶パネル１００について測定し、その測定結果に基づいて第３工程以下を実行すればよい。
【００９２】
＜第３工程における調整＞
次に、第３工程における調整方法について詳細に説明する。なお、以下の説明では、調整前においてクロック信号ＣＬＹと反転クロック信号ＣＬＹINVとの間で位相差がないものとする。
【００９３】
＜Ｐチャンネル型ＴＦＴの閾値電圧が小さくなる場合＞
まず、Ｐチャンネル型ＴＦＴの閾値電圧が小さくなる場合について検討する。ＴＦＴの製造プロセスでは、Ｐチャンネル型ＴＦＴの閾値電圧が小さくなると、Ｎチャンネル型ＴＦＴの閾値電圧が大きくなる傾向にある。そこで、この例では、Ｐチャンネル型ＴＦＴの閾値電圧ＶtpがΔＶｐだけ設計目標より小さくなり、Ｎチャンネル型ＴＦＴの閾値電圧ＶtnがΔＶｎだけ設計目標より大きくなる場合を考える。
【００９４】
図１０は、Ｐチャンネル型ＴＦＴの閾値電圧がΔＶｐだけ小さい場合のタイミングチャート、図１１は、シフトレジスタ１５５０を構成する単位回路の回路図である。なお、図１０において、Ｖtprは第１基準電圧であり、Ｐチャンネル型ＴＦＴの閾値電圧Ｖtpの設計目標値である。また、Ｖtnrは第２基準電圧であり、Ｎチャンネル型ＴＦＴの閾値電圧Ｖtnの設計目標値である。
【００９５】
図１１に示すように単位回路Ｒ１では、Ｐ１に反転クロック信号ＣＬＹINVが供給されているから、Ｐ１は図１０に示すようにオン・オフを繰り返す。一方、単位回路Ｒ２では、Ｐ１'にクロック信号ＣＬＹが供給されているから、Ｐ１'は図１０に示すようにオン・オフを繰り返す。したがって、時刻ｔ３から時刻ｔ４までの期間において、Ｐ１およびＰ１'は同時にオン状態となる。また、単位回路Ｒ１ではＮ１にクロック信号ＣＬＹが供給されており、単位回路Ｒ２ではＮ１'に反転クロック信号ＣＬＹINVが供給されているから、図１０に示すように時刻ｔ１から時刻ｔ２までの期間において、Ｎ１およびＮ１'は同時にオン状態となる。なお、奇数番目の単位回路におけるＮ２、Ｐ１は、単位回路Ｒ１のＮ２、Ｐ１と同様に動作し、偶数番目の単位回路におけるＮ２'、Ｐ１'は単位回路Ｒ２のＮ２'、Ｐ１'と同様に動作する。
【００９６】
さて、単位回路Ｒ１、Ｒ２、Ｒ３の各出力信号Ａ、Ｂ、Ｃついて検討する。
【００９７】
時刻ｔ３において、反転クロック信号ＣＬＹINVのレベルが電圧（Ｖdd−Ｖtp）を下回ると、単位回路Ｒ１のＰ１がオフ状態からオン状態に変化する。すると、インバータ１５５２の出力信号がＬレベルからＨレベルに変化し、これがインバータ１５５４によって反転されることによって、出力信号Ａの立ち下がりエッジＥadが発生する。
【００９８】
次に、第２段目の出力信号Ｂの立ち上がりエッジＥbuは、出力信号ＡがＨレベルの状態、すなわち、Ｐ２'がオフ状態でかつＮ１'がオン状態において、Ｎ２'がオフ状態からオン状態に変化することにより発生する。具体的には、Ｎ２'がオン状態になると、インバータ１５５２の出力信号がＨレベルからＬレベルに変化する。これがインバータ１５５４によって反転されることによって、出力信号Ｂの立ち上がりエッジＥbuが発生する。Ｎ２'のオン・オフは反転クロック信号ＣＬＹINVによって制御されるので、出力信号Ｂの立ち上がりエッジＥbuは、図１０に示すように反転クロック信号ＣＬＹINVに同期する。
【００９９】
また、時刻ｔ３に至ると、出力信号Ａの立ち下がりエッジＥadが発生するが、時刻ｔ３から時刻ｔ４までの期間、単位回路Ｒ２のＰ１'はオン状態となっている。このため、出力信号Ａの立ち下がりエッジＥadに伴って、Ｐ２'がオフ状態からオン状態に変化するのとともに、Ｎ１'がオン状態からオフ状態に変化すると、出力信号Ａの立ち下がりエッジＥadに同期して、インバータ１５５２の出力信号がＨレベルからＬレベルに変化する。出力信号Ｂはインバータ１５５２の出力信号を反転したものであるから、出力信号Ｂの立ち下がりエッジＥbdは、出力信号Ａの立ち下がりエッジＥadに同期して発生する。
【０１００】
しかしながら、図７に示すように、出力信号Ｂの立ち下がりエッジＥbdは、Ｈレベルをクロック信号ＣＬＹの１周期だけ維持した後に発生するのが正常である。この例のように、出力信号Ｂの立ち下がりエッジＥbdが早く発生するのは、単位回路Ｒ１中のＰ１と単位回路Ｒ２のＰ１'とが同時にオンとなる期間が存在するからである。
【０１０１】
次に、第３段目の単位回路Ｒ３において、Ｎ２は図１４に示す時刻ｔ１から時刻ｔ２の期間中はオン状態となっている。このため、出力信号Ｂが立ち上がり、Ｎ１がオフ状態からオフ状態に変化すると、インバータ１５５２の出力信号がＨレベルからＬレベルに変化する。これがインバータ１５５４によって反転されることによって、出力信号Ｃの立ち上がりエッジＥcuが発生する。図７に示すように、本来、出力信号Ｃの立ち上がりエッジＥcuは、出力信号Ａの立ち下がりエッジＥadに同期して発生する。しかしながら、この例では、出力信号Ｃの立ち上がりエッジＥcuが出力信号Ｂの立ち上がりエッジＥbuに同期して発生している。これは、Ｎチャンネル型ＴＦＴの閾値電圧Ｖtnが第２基準電圧ＶtnrよりΔＶｎだけ小さいため、時刻ｔ１から時刻ｔ２までの期間に、Ｎ２とＮ２'が同時にオン状態となることに起因している。
【０１０２】
そこで、上述した第３工程では、以下に述べる２点について調整を行う。
第１の調整は、反転クロック信号ＣＬＹINVの立ち下がりエッジの位相を遅延させることである。具体的には、上述した第２工程で計測したＰチャンネル型ＴＦＴの閾値電圧Ｖtpが第１基準電圧Ｖtprよりどれだけ小さいか、すなわち、ΔＶｐに応じて、反転クロック信号ＣＬＹINVの立ち下がりエッジを遅延する時間を決定し、決定された時間に基づいて、図２に示す立ち下がりエッジ制御回路２０４のＤＩＰスイッチ２０４３の設定を調整する。要は、奇数番目の単位回路におけるＰ１と偶数番目の単位回路におけるＰ１'とが同時にオン状態とならないように反転クロック信号ＣＬＹINVの立ち下がりエッジを遅延する時間を決定する。
【０１０３】
図１２は、そのように決定された時間だけ、反転クロック信号ＣＬＹINVの立ち下がりエッジを遅延するように調整した結果を示すタイミングチャートである。この場合には、時刻ｔ３と時刻ｔ４とが一致し、時刻ｔ４に至ると単位回路Ｒ２のＰ１'がオフ状態となるので、時刻ｔ３（＝ｔ４）より後に発生する出力信号Ａの立ち下がりエッジＥadは、単位回路Ｒ２に取り込まれない。このため、出力信号Ｂは、時刻ｔ４においてＨレベルを維持することになる。
【０１０４】
第２の調整は、反転クロック信号ＣＬＹINVの立ち上がりエッジの位相を遅延させることである。具体的には、上述した第２工程で計測したＮチャンネル型ＴＦＴの閾値電圧Ｖtnが第２基準電圧Ｖtnrよりどれだけ小さいか、すなわち、ΔＶｎに応じて、反転クロック信号ＣＬＹINVの立ち上がりエッジを遅延する時間を決定し、決定された時間に基づいて、図２に示す立ち上がりエッジ制御回路２０５のＤＩＰスイッチ（２０４３に相当）の設定を調整する。
【０１０５】
仮に、図１０に示す時刻ｔ１からｔ２までの時間が図２に示す立ち下がりエッジ制御回路２０５の各遅延回路（２０４１ａ〜２０４１ｇに相当）の遅延時間ｔｄと一致するならば、立ち上がりエッジ制御回路２０５の選択回路（２０４２に相当）へ“０１１”を入力できるようにＤＩＰスイッチを調整する。この調整された反転クロック信号ＣＬＹINVとクロック信号ＣＬＹとに基づいて、シフトレジスタが動作するときのタイミングチャートを図１３に示す。この図に示すように調整された反転クロック信号ＣＬＹINVの立ち下がりエッジは、クロック信号ＣＬＹの立ち上がりエッジに対して時間ｔｄだけ遅れているので、図１３に示すように時刻ｔ１と時刻ｔ２が一致し、Ｎ２とＮ２'が同時にオンとならなくなる。これにより、出力信号Ｃの立ち上がりエッジＥcuは、出力信号Ｂの立ち上がりエッジＥbuと同期して発生しなくなる。
【０１０６】
＜Ｎチャンネル型ＴＦＴの閾値電圧が小さくなる場合＞
次に、Ｎチャンネル型ＴＦＴの閾値電圧が小さくなる場合について検討する。ＴＦＴの製造プロセスでは、上述した場合とは逆に、Ｎチャンネル型ＴＦＴの閾値電圧が小さくなると、Ｐチャンネル型ＴＦＴの閾値電圧が大きくなる傾向にある。そこで、この例では、Ｎチャンネル型ＴＦＴの閾値電圧ＶtpがΔＶｐだけ設計目標より小さくなり、Ｐチャンネル型ＴＦＴの閾値電圧ＶtnがΔＶｎだけ設計目標より大きくなる場合を考える。
【０１０７】
図１４は、Ｎチャンネル型ＴＦＴの閾値電圧ＶtnがΔＶｎだけ小さい場合のタイミングチャートである。図１１に示すように単位回路Ｒ１では、Ｎ２にクロック信号ＣＬＹが供給されているから、Ｎ２は図１４に示すようにオン・オフを繰り返す。一方、単位回路Ｒ２では、Ｎ２'に反転クロック信号ＣＬＹINVが供給されているから、Ｎ２'は図１４に示すようにオン・オフを繰り返す。したがって、時刻ｔ１から時刻ｔ２までの期間において、Ｎ２およびＮ２'は同時にオン状態となる。また、単位回路Ｒ１ではＰ１に反転クロック信号ＣＬＹINVが供給されており、単位回路Ｒ２ではＰ１'にクロック信号ＣＬＹが供給されているから、図１４に示すように時刻ｔ３から時刻ｔ４までの期間において、Ｐ１およびＰ１'は同時にオン状態となる。
【０１０８】
さて、単位回路Ｒ１、Ｒ２、Ｒ３の各出力信号Ａ、Ｂ、Ｃついて検討する。
【０１０９】
時刻ｔ３において、反転クロック信号ＣＬＹINVのレベルが電圧（Ｖdd−Ｖtp）を下回ると、単位回路Ｒ１のＰ１がオフ状態からオン状態に変化する。すると、インバータ１５５２の出力信号がＬレベルからＨレベルに変化し、これがインバータ１５５４によって反転されることによって、出力信号Ａの立ち下がりエッジＥadが発生する。
【０１１０】
次に、第２段目の出力信号Ｂの立ち上がりエッジＥbuは、出力信号ＡがＨレベルの状態、すなわち、Ｐ２'がオフ状態でかつＮ１'がオン状態において、Ｎ２'がオフ状態からオン状態に変化することにより発生する。具体的には、Ｎ２'がオン状態になると、インバータ１５５２の出力信号がＨレベルからＬレベルに変化する。これがインバータ１５５４によって反転されることによって、出力信号Ｂの立ち上がりエッジＥbuが発生する。Ｎ２'のオン・オフは反転クロック信号ＣＬＹINVによって制御されるので、出力信号Ｂの立ち上がりエッジＥbuは、図１４に示すように反転クロック信号ＣＬＹINVに同期する。
【０１１１】
また、時刻ｔ３に至ると、出力信号Ａの立ち下がりエッジＥadが発生するが、このとき、単位回路Ｒ２のＰ１'はオン状態となっている。このため、出力信号Ａの立ち下がりエッジＥadに伴って、Ｐ２'がオフ状態からオン状態に変化するのとともに、Ｎ１'がオン状態からオフ状態に変化すると、出力信号Ａの立ち下がりエッジＥadに同期して、インバータ１５５２の出力信号がＨレベルからＬレベルに変化する。出力信号Ｂはインバータ１５５２の出力信号を反転したものであるから、出力信号Ｂの立ち下がりエッジＥbdは、出力信号Ａの立ち下がりエッジＥadに同期して発生する。
【０１１２】
しかしながら、図７に示すように、出力信号Ｂの立ち下がりエッジＥbdは、Ｈレベルをクロック信号ＣＬＹの１周期だけ維持した後に発生するのが正常である。この例のように、出力信号Ｂの立ち下がりエッジＥbdが早く発生するは、単位回路Ｒ１中のＰ１と単位回路Ｒ２のＰ１'とが同時にオンとなる期間が存在するからである。
【０１１３】
次に、第３段目の単位回路Ｒ３において、Ｎ２は図１４に示す時刻ｔ１から時刻ｔ２の期間中はオン状態となっている。このため、出力信号Ｂが立ち上がり、Ｎ１がオフ状態からオフ状態に変化すると、インバータ１５５２の出力信号がＨレベルからＬレベルに変化する。これがインバータ１５５４によって反転されることによって、出力信号Ｃの立ち上がりエッジＥcuが発生する。図７に示すように、本来、出力信号Ｃの立ち上がりエッジＥcuは、出力信号Ａの立ち下がりエッジＥadに同期して発生する。しかしながら、この例では、出力信号Ｃの立ち上がりエッジＥcuが出力信号Ｂの立ち上がりエッジＥbuに同期して発生している。これは、Ｎチャンネル型ＴＦＴの閾値電圧Ｖtnが第２基準電圧ＶtnrよりΔＶｎだけ小さいため、時刻ｔ１から時刻ｔ２までの期間に、Ｎ２とＮ２'が同時にオン状態となることに起因している。
【０１１４】
そこで、上述した第３工程では、以下に述べる２点について調整を行う。第１の調整は、反転クロック信号ＣＬＹINVの立ち上がりエッジの位相を遅延させることである。具体的には、上述した第２工程で計測したＮチャンネル型ＴＦＴの閾値電圧Ｖtnが第２基準電圧Ｖtnrよりどれだけ小さいか、すなわち、ΔＶに応じて、反転クロック信号ＣＬＹINVの立ち上がりエッジを遅延する時間を決定し、決定された時間に基づいて、図２に示す立ち上がりエッジ制御回路２０５のＤＩＰスイッチ（２０４３に相当）の設定を調整する。
【０１１５】
仮に、図１４に示す時刻ｔ１からｔ２までの時間が図２に示す立ち下がりエッジ制御回路２０５の各遅延回路（２０４１ａ〜２０４１ｇに相当）の遅延時間ｔｄと一致するならば、立ち上がりエッジ制御回路２０５の選択回路（２０４２に相当）へ“０１１”を入力できるようにＤＩＰスイッチを調整する。この調整された反転クロック信号ＣＬＹINVとクロック信号ＣＬＹとに基づいて、シフトレジスタが動作するときのタイミングチャートを図１５に示す。この図に示すように調整された反転クロック信号ＣＬＹINVの立ち下がりエッジは、クロック信号ＣＬＹの立ち上がりエッジに対して時間ｔｄだけ遅れているので、図１４に示す時刻ｔ１からｔ２までの期間において、Ｎ２とＮ２'が同時にオンとならなくなる。これにより、出力信号Ｃの立ち上がりエッジＥcuは、出力信号Ｂの立ち上がりエッジＥbuと同期して発生しなくなる。
【０１１６】
第２の調整は、反転クロック信号ＣＬＹINVの立ち下がりエッジの位相を遅延させることである。具体的には、上述した第２工程で計測したＰチャンネル型ＴＦＴの閾値電圧Ｖtpが第１基準電圧Ｖtprよりどれだけ小さいか、すなわち、ΔＶｐに応じて、反転クロック信号ＣＬＹINVの立ち下がりエッジを遅延する時間を決定し、決定された時間に基づいて、図２に示す立ち下がりエッジ制御回路２０４のＤＩＰスイッチ２０４３の設定を調整する。要は、奇数番目の単位回路におけるＰ１と偶数番目の単位回路におけるＰ１'とが同時にオン状態とならないように反転クロック信号ＣＬＹINVの立ち下がりエッジを遅延する時間を決定する。
【０１１７】
図１６は、そのように決定された時間だけ、反転クロック信号ＣＬＹINVの立ち下がりエッジを遅延するように調整した結果を示すタイミングチャートである。この場合には、時刻ｔ３と時刻ｔ４とが一致し、時刻ｔ４に至ると単位回路Ｒ２のＰ１'がオフ状態となるので、時刻ｔ３（＝ｔ４）より後に発生する出力信号Ａの立ち下がりエッジＥadは、単位回路Ｒ２に取り込まれない。このため、出力信号Ｂは、時刻ｔ４においてＨレベルを維持し、その立ち下がりエッジＥbdは、出力信号Ｃの立ち下がりエッジＥabと同期して発生しなくなる。
【０１１８】
このように、第３工程では、反転クロック信号ＣＬＹINVの立ち上がりエッジの位相をＮチャンネルＴＦＴの閾値電圧Ｖtｎに基づいて調整したので、各単位回路Ｒ１〜Ｒｎにおいて、Ｎ１およびＮ１'が同時にオン状態となることが無くなる。したがって、各単位回路Ｒ１〜Ｒｎの出力信号を、正常に立ち上がらせることができる。
【０１１９】
また、第３工程では、反転クロック信号ＣＬＹINVの立ち下がりエッジの位相をＰチャンネルＴＦＴの閾値電圧Ｖtpに基づいて調整したので、各単位回路Ｒ１〜Ｒｎにおいて、Ｐ１およびＰ１'が同時にオン状態となることが無くなる。したがって、各単位回路Ｒ１〜Ｒｎの出力信号を、正常に立ち下がらせることができる。
【０１２０】
この結果、製造プロセスによって、シフトレジスタを構成するＰチャンネルＴＦＴとＮチャンネルＴＦＴの閾値電圧が設計目標に対してズレたとしても、シフトレジスタを正常に動作させることができるので、従来、シフトレジスタの誤動作を理由に不良とされてきた液晶パネル１００であっても、良品として取り扱うことができ、液晶表示装置の生産において歩留まりを大幅に向上させることが可能となる。
【０１２１】
＜応用例＞
＜オン電流の考慮＞
上述した液晶表示装置の生産方法においては、第２工程において、ＰチャンネルＴＦＴの閾値電圧ＶtpとＮチャンネルＴＦＴの閾値電圧Ｖtnを測定し、第３工程では、この測定結果に基づいて、反転クロック信号ＣＬＹINVの立ち下がりおよび立ち上がりの位相を個別に調整した。これは、ＴＦＴの閾値電圧によって各単位回路Ｒ１〜ＲｎのＮ２、Ｎ２'、あるいはＰ１、Ｐ２が同時にオンするタイミングが決定されるので、閾値電圧に応じて、ゲートに供給する反転クロック信号ＣＬＹINVの位相を調整し、これにより、シフトレジスタを正常に動作させようとするものである。
【０１２２】
ところで、Ｎ２、Ｎ２'、あるいはＰ１、Ｐ２が同時にオンしたとしても、その期間が短ければ、信号がＬレベルからＨレベルに完全に立ち上がらなかったり、あるいは、ＨレベルからＬレベルに完全に立ち下がらなかったりする。これらの場合には、各単位回路Ｒ１〜Ｒｎの出力信号に小振幅で極細いパルスが重畳する。しかし、当該パルスは、振幅が小さいので、次段のＰチャンネル型ＴＦＴおよびＮチャンネル型ＴＦＴをオンさせることができないため、実用上問題はない。したがって、同時にオンする期間が適当に短ければ、誤動作は発生しない。
【０１２３】
しかし、同時にオンする期間をある程度許容する場合には、信号のスルーレートを考量する必要がある。なぜならば、スルーレートが大きい場合には、信号が短時間のうちにＨレベルとＬレベルとの間を変化する。このため、許容した期間内に信号の論理レベルが完全に変化してすると、シフトレジスタが誤動作するからである。
【０１２４】
ここで、信号のスルーレートは、ＰチャンネルＴＦＴのオン電流とＮチャンネルＴＦＴのオン電流によって、定まる。すなわち、オン電流が大きい程、スルーレートは大きくなる。
【０１２５】
そこで、上述した第２工程において、閾値電圧Ｖtp、Ｖtnにくわえて、ＰチャンネルＴＦＴのオン電流ｉｐとＮチャンネルＴＦＴのオン電流ｉｎを測定し、第３工程では、これらの測定結果に基づいて反転クロック信号ＣＬＹINVの位相を調整するようにしてもよい。
【０１２６】
ここで、ＰチャンネルＴＦＴのオン電流ｉｐとは、電源電圧でＰチャンネルＴＦＴをバイアスしたときのドレイン電流であり、ＮチャンネルＴＦＴのオン電流ｉｎとは、電源電圧でＮチャンネルＴＦＴをバイアスしたときのドレイン電流である。例えば、電源電圧が５Ｖであるならば、オン電流ｉｐはゲート電圧Ｖｇ＝−５Ｖのときのドレイン電流である。また、オン電流ｉｎはゲート電圧Ｖｇ＝５Ｖのときのドレイン電流である。
【０１２７】
この場合、閾値電圧Ｖtpとオン電流ｉｐに基づいて、反転クロック信号ＣＬＹINVの立ち下がりエッジの位相とクロック信号ＣＬＹの立ち上がりエッジの位相を相対的に調整し（立ち下がりエッジ制御回路２０４のＤＩＰスイッチ２０４３の設定）、閾値電圧Ｖtnとオン電流ｉｎに基づいて、反転クロック信号ＣＬＹINVの立ち上がりエッジの位相とクロック信号ＣＬＹの立ち下がりエッジの位相を相対的に調整する（立ち上がりエッジ制御回路２０５のＤＩＰスイッチの設定）。
【０１２８】
定性的には、オン電流ｉｐ、ｉｎが大きくなると、それだけスルーレートが高速になるから、位相調整量を大きくする必要がある。このため、オン電流ｉｐが大きくなるにつれ、例えば、クロック信号ＣＬＹの立ち上がりエッジの位相に対する反転クロック信号ＣＬＹINVの立ち下がりエッジの位相の遅延量を大きくするように、調整する。また、オン電流ｉｎが大きくなるにつれ、例えば、クロック信号ＣＬＹの立ち下がりエッジの位相に対する反転クロック信号ＣＬＹINVの立ち上がりエッジの位相の遅延量を大きくする。
【０１２９】
より具体的には、立ち下がりエッジ制御回路２０４のＤＩＰスイッチ２０４３の設定を以下のように行う。第１に、閾値電圧Ｖtpが所定範囲内で、かつ、オン電流ｉｐが第１基準電流ｉpr以下の場合には、ＤＩＰスイッチ２０４３の設定を初期設定のままとする。これは、同時にオンする期間が短く、かつ、信号のスルーレートが低いため、調整が不要だからである。換言すれば、閾値電圧Ｖtpの所定範囲と第１基準電流ｉprとは、誤動作が起こらないように定めてある。
【０１３０】
第２に、閾値電圧Ｖtpが所定範囲外の場合には、閾値電圧Ｖtpと第１基準電圧Ｖtprとの差電圧ΔＶｐに基づいて、反転クロック信号ＣＬＹINVの立ち下がりエッジを遅延させる時間を決定し、当該遅延時間が得られるようにＤＩＰスイッチ２０４３を設定する。
【０１３１】
第３に、閾値電圧Ｖtpが所定範囲内で、かつ、オン電流ｉｐが第１基準電流ｉprより大きい場合には、オン電流ｉｐと第１基準電流ｉprとの差電流に基づいて反転クロック信号ＣＬＹINVの立ち下がりエッジを遅延させる時間を決定し、当該遅延時間が得られるようにＤＩＰスイッチ２０４３を設定する。
【０１３２】
また、立ち上がりエッジ制御回路２０５のＤＩＰスイッチの設定についても、立ち下がりエッジ制御回路２０４の設定と同様に行う。
【０１３３】
＜クロック信号の位相調整＞
上述した第３工程においては、反転クロック信号ＣＬＹINVの立ち上がりエッジの位相をＮチャンネルＴＦＴの閾値電圧Ｖtｎに基づいて調整した。これは、各単位回路Ｒ１〜Ｒｎにおいて、Ｎ２およびＮ２'が同時にオン状態となることを無くすためである。ところで、Ｎ２'は反転クロック信号ＣＬＹINVによって制御される一方、Ｎ２はクロック信号ＣＬＹによって制御される。したがって、反転クロック信号ＣＬＹINVの立ち上がりエッジの位相を遅延させる替わりに、クロック信号ＣＬＹの立ち下がりエッジの位相を早めるように制御してもよい。要は、Ｎ２およびＮ２'が同時にオン状態とならいないように、反転クロック信号ＣＬＹINVの立ち上がりエッジとクロック信号ＣＬＹの立ち下がりエッジの相対的な位相を、ＮチャンネルＴＦＴの閾値電圧Ｖtｎ（あるいはＶtnとｉｎ）に基づいて調整すればよい。
【０１３４】
また、上述した第３工程においては、反転クロック信号ＣＬＹINVの立ち下がりエッジの位相をＰチャンネルＴＦＴの閾値電圧Ｖtpに基づいて調整した。これは、各単位回路Ｒ１〜Ｒｎにおいて、Ｐ１およびＰ１'が同時にオン状態となることを無くすためである。ところで、Ｐ１'は反転クロック信号ＣＬＹINVによって制御される一方、Ｐ１はクロック信号ＣＬＹによって制御される。したがって、反転クロック信号ＣＬＹINVの立ち下がりエッジの位相を遅延させる替わりに、クロック信号ＣＬＹの立ち上がりエッジの位相を早めるように制御してもよい。要は、Ｐ１およびＰ１'が同時にオン状態とならいないように、反転クロック信号ＣＬＹINVの立ち下がりエッジとクロック信号ＣＬＹの立ち上がりエッジの相対的な位相を、ＰチャンネルＴＦＴの閾値電圧Ｖtp（あるいはＶtpとｉｐ）
に基づいて調整すればよい。
【０１３５】
＜閾値電圧のフィードバック＞
上述した液晶表示装置では、閾値電圧Ｖtp、Ｖtnに基づいて、ＤＩＰスイッチを設定することによって、クロック信号ＣＬＹと反転クロック信号ＣＬＹINVの相対的な位相を調整したが、閾値電圧Ｖtp、Ｖtnをタイミングジネレータ２００にフィードバックし、閾値電圧Ｖtp、Ｖtnに基づいて両クロック間の位相を自動調整するようにしてもよい。ここでは、走査線駆動回路１５０のシフトレジスタに供給するクロック信号ＣＬＹと反転クロック信号ＣＬＹINVを生成する第１クロック信号生成回路２００Ａの改良について説明するが、第２クロック信号生成回路２００Ｂを同様に構成してもよいことは勿論である。
【０１３６】
図１７は、クロックの相対的な位相を自動調整する第１クロック信号生成回路２００Ａ'の主要部とその周辺回路のブロック図である。
【０１３７】
図において、第１閾値電圧検出部２１０と第２閾値電圧検出部２２０は、各シフトレジスタの内部に設けられており、シフトレジスタを構成するＴＦＴと同一の製造プロセスで作成されている。第１閾値電圧検出部２１０は、ＰチャンネルＴＦＴの閾値電圧Ｖtpを検出ために用いられ、正電源Ｖｄｄと負電源Ｖｓｓの間に、バイアス抵抗２１１とＰチャンネルＴＦＴ２１２〜２１４を直列に接続して構成されている。ここで、ＰチャンネルＴＦＴ２１２〜２１４は、ソース端子とゲート端子が短絡されているから、接続点Ｘ１の電位と正電源Ｖｄｄとの電位差は、３Ｖtpを示している。したがって、接続点Ｘ１の電圧に基づいて、ＰチャンネルＴＦＴの閾値電圧Ｖtpを知ることができる。このため、第１閾値電圧検出部２１０は、接続点Ｘ１の電圧を第１検出電圧Ｖｄｐとしてタイミングジェネレータ２００に出力している。
【０１３８】
一方、第２閾値電圧検出部２２０は、ＮチャンネルＴＦＴの閾値電圧Ｖtnを検出するために用いられ、正電源Ｖｄｄと負電源Ｖｓｓの間に、ＮチャンネルＴＦＴ２２２〜２２４とバイアス抵抗２２１とを直列に接続して構成されている。第２閾値電圧検出部２２０は、第１閾値電圧検出部２１０と同様に、接続点Ｘ２の電圧を第２検出電圧Ｖｄｎとしてタイミングジェネレータ２００に出力している。なお、第１閾値電圧検出部２１０と第２閾値電圧検出部２２０において、ＴＦＴを３個直列に接続したのは、閾値電圧Ｖtp、Ｖtnの変化量を３倍に拡大して検出することにより、検出精度を高めかつ、3個のＴＦＴの閾値電圧を平均化するためである。
【０１３９】
次に、第１選択制御信号生成部２０７は、第１検出電圧Ｖｄｐに基づいて、選択回路２０４２を制御するための第１選択制御信号ＣＴＬ１を生成する一方、第２選択制御信号生成部２０８は第２検出電圧Ｖｄｐに基づいて、選択回路を制御するための第２選択制御信号ＣＴＬ２を生成する。
【０１４０】
第１閾値電圧検出部２１０と第２閾値電圧検出部２２０において、第１検出電圧Ｖｄｐと第２検出電圧Ｖｄｎとが検出されると、これらが第１クロック信号生成回路２００Ａにフィードバックされ、これらに基づいて第１および第２選択制御信号ＣＴＬ１、ＣＴＬ２が生成される。換言すれば、閾値電圧Ｖtp、Ｖtnに基づいて、反転クロック信号ＣＬＹINVの立ち上がりエッジと立ち下がりエッジの位相をフィードバック制御している。
【０１４１】
したがって、上述した第２工程における閾値電圧の測定と第３工程におけるＤＩＰスイッチによる設定を不要にすることができる。この結果、液晶パネル１００の歩留まりを向上させつつ、液晶表示装置の生産工程を簡略化することができる。
【０１４２】
また、閾値電圧Ｖtp、Ｖtnは温度特性を持つが、上述した構成によればフィードバック制御が行われる。このため、温度変化に伴って閾値電圧Ｖtp、Ｖtnが変化しても、これに追随するように反転クロック信号ＣＬＹINVの位相が自動的に制御されるので、温度変化が大きい環境であってもシフトレジスタの正常に動作させることができる。
【０１４３】
次に、図１８は、図１７に示す第１クロック信号生成回路２００Ａ'の変形例を示すブロック図である。図１８に示すと変形例は、オン電流ｉｐ、ｉｎを各々検出する第１および第２オン電流検出部２３０、２４０を追加した点を除いて、図１７に示すものと同様に構成されている。
【０１４４】
ここで、第１および第２オン電流検出部２３０、２４０は、第１および第２閾値電圧検出部２１０、２２０と同様に、シフトレジスタの内部に設けられており、シフトレジスタを構成するＴＦＴと同一の製造プロセスで作成されている。
【０１４５】
この例では、第１オン電流検出部２３０によってＰチャンネル型ＴＦＴのオン電流ｉｐの指標となる信号ｉｐ'が得られる一方、第２オン電流検出部２３０によってＮチャンネル型ＴＦＴのオン電流ｉｎの指標となる信号ｉｎ'が得られる。そして、第１選択制御信号生成回路２０７は、信号ｉｐ'と第１検出電圧Ｖｄｐに基づいて、反転クロック信号ＣＬＹINVの立ち下がりエッジの位相をフィードバック制御する。また、第２選択制御信号生成回路２０８は、信号ｉｎ'と第２検出電圧Ｖｄｎに基づいて、反転クロック信号ＣＬＹINVの立ち上がりエッジの位相をフィードバック制御する。
【０１４６】
これにより、ＴＦＴの閾値電圧やオン電流が設計目標から大幅にズレている場合であっても、シフトレジスタの誤動作を無くすことができる。
【０１４７】
＜素子基板の構成など＞
また、実施の形態においては、液晶パネル１００の素子基板１０１をガラス等の透明な絶縁性基板により構成して、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、チャネルが形成されたＴＦＴによって、画素のスイッチング素子（ＴＦＴ１１６）や駆動回路１２０の素子を構成するものとして説明したが、本発明はこれに限られるものではない。
【０１４８】
例えば、素子基板１０１を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、チャネルが形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や駆動回路１２０の素子を構成しても良い。このように素子基板１０１を半導体基板により構成する場合には、透過型の表示パネルとして用いることができないため、画素電極１１８をアルミニウムなどで形成して、反射型として用いられることとなる。また、単に、素子基板１０１を透明基板として、画素電極１１８を反射型にしても良い。
【０１４９】
さらに、上述した実施の形態にあっては、画素のスイッチング素子を、ＴＦＴで代表される３端子素子として説明したが、ダイオード等の２端子素子で構成しても良い。ただし、画素のスイッチング素子として２端子素子を用いる場合には、走査線１１２を一方の基板に形成し、データ線１１４を他方の基板に形成するとともに、２端子素子を、走査線１１２またはデータ線１１４のいずれか一方と、画素電極との間に形成する必要がある。この場合、画素は、走査線１１２とデータ線１１４との間に直列接続された二端子素子と、液晶とから構成されることとなる。
【０１５０】
また、本発明は、アクティブマトリクス型液晶表示装置として説明したが、これに限られず、ＳＴＮ（Super Twisted Nematic）液晶などを用いたパッシィブ型にも適用可能である。さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶表示装置と類似の構成を有するすべての電気光学装置に適用可能である。
【０１５１】
＜電子機器＞
次に、上述した液晶表示装置を各種の電子機器に適用される場合について説明する。
【０１５２】
＜その１：プロジェクタ＞
まず、この液晶パネルをライトバルブとして用いたプロジェクタについて説明する。図１９は、プロジェクタの構成例を示す平面図である。
【０１５３】
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【０１５４】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶パネル１００と同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【０１５５】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【０１５６】
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【０１５７】
＜その２：モバイル型コンピュータ＞
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図２０は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００の背面にバックライトを付加することにより構成されている。
【０１５８】
＜その３：携帯電話＞
さらに、この液晶パネル１００を、携帯電話に適用した例について説明する。図２１は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３０２は、複数の操作ボタン１３０２とともに、反射型の液晶パネル１００を備えるものである。この反射型の液晶パネル１００にあっては、必要に応じてその前面にフロントライトが設けられる。
【０１５９】
なお、図１９〜図２１を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【０１６０】
【発明の効果】
以上説明したように本発明によれば、シフトレジスタの誤動作を防止することができるクロック信号調整方法、クロック信号調整回路、およびこれを適用した電気光学装置、電子機器を提供することができる。また、電気光学装置を生産する際に、歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る液晶表示装置の全体構成を示すブロック図である。
【図２】 同装置における第１クロック信号生成回路の主要部の構成を示すブロック図である。
【図３】 同第１クロック信号生成回路の各部の波形を示すタイミングチャートである。
【図４】 同装置の走査線駆動回路の構成を示すブロック図である。
【図５】 （ａ）、（ｂ）はそれぞれ同走査線駆動回路の単位回路におけるクロックドインバータの構成を示す回路図である。
【図６】 同走査線駆動回路の単位回路におけるインバータの構成を示す回路図である。
【図７】 同走査線駆動回路の正常動作を説明するためのタイミングチャートである。
【図８】 同液晶パネルの構造を示す斜視図である。
【図９】 同液晶パネルの構造を説明するための一部断面図である。
【図１０】 Ｐチャンネル型ＴＦＴの閾値電圧がΔＶｐだけ小さい場合のシフトレジスタの動作を示すタイミングチャートである。
【図１１】 シフトレジスタを構成する単位回路の回路図である。
【図１２】 図１０示す例において、第３工程で第１の調整を終了した後のシフトレジスタの動作を示すタイミングチャートである。
【図１３】 図１０示す例において、第３工程で第２の調整を終了した後のシフトレジスタの動作を示すタイミングチャートである。
【図１４】 Ｎチャンネル型ＴＦＴの閾値電圧がΔＶｐだけ大きい場合のシフトレジスタの動作を示すタイミングチャートである。
【図１５】 図１４に示す例において、第３工程で第１の調整を終了した後のシフトレジスタの動作を示すタイミングチャートである。
【図１６】 図１４に示す例において、第３工程で第２の調整を終了した後のシフトレジスタの動作を示すタイミングチャートである。
【図１７】 クロックの相対的な位相を自動調整する第１クロック信号生成回路の主要部とその周辺回路のブロック図である。
【図１８】 図１７に示す第１クロック信号生成回路の変形例を示すブロック図である。
【図１９】 同液晶表示装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図２０】 同液晶表示装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図２１】 同液晶表示装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
１００……液晶パネル
１５５０……シフトレジスタ
２０４……立ち下がりエッジ制御回路
２０５……立ち上がりエッジ制御回路
Ｒ１〜Ｒｎ……単位回路
Ｐ１、Ｐ２、Ｐ１'、Ｐ２'……Ｐチャンネル型ＴＦＴ
Ｎ１、Ｎ２、Ｎ１'、Ｎ２'……Ｎチャンネル型ＴＦＴ
２１０……第１閾値電圧検出部
２２０……第２閾値電圧検出部
２３０……第１電流検出部
２４０……第２電流検出部
Claims (23)
- 複数の走査線と、複数のデータ線と、それらの各交点に対応して設けられる画素とを有する表示部と、開始パルスをクロック信号および反転クロック信号に従って順次シフトするシフトレジスタとを備え、前記複数の走査線または前記複数のデータ線に供給する各信号を、前記シフトレジスタの各出力信号に基づいて生成する電気光学装置に用いられ、前記シフトレジスタに供給する前記クロック信号および前記反転クロック信号の位相を調整する電気光学装置のクロック信号調整方法であって、
前記シフトレジスタを構成するトランジスタの閾値電圧を検知し、
検知された閾値電圧に応じて、前記クロック信号と前記反転クロック信号との相対的な位相を調整する
ことを特徴とする電気光学装置のクロック信号調整方法。 - 前記トランジスタの閾値電圧を検知する工程では、前記シフトレジスタのトランジスタと同一の製造プロセスで作成された試験用トランジスタの閾値電圧を計測し、その計測結果によって前記トランジスタの閾値電圧を検知することを特徴とする請求項１に記載の電気光学装置のクロック信号調整方法。
- 前記シフトレジスタを構成するトランジスタは、Ｐチャネル型薄膜トランジスタと、Ｎチャネル型薄膜トランジスタと、を含み、
前記閾値電圧を計測する工程では、前記Ｐチャネル型薄膜トランジスタの第１閾値電圧と前記Ｎチャネル型薄膜トランジスタの第２閾値電圧とを計測し、
前記位相を調整する工程では、前記第１閾値電圧と前記第２閾値電圧とに基づいて、前記クロック信号と前記反転クロック信号との位相を調整する
ことを特徴とする請求項１に記載の電気光学装置のクロック信号調整方法。 - 前記位相を調整する工程では、前記第１閾値電圧に基づいて、前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジとの相対的な位相を調整することを特徴とする請求項３に記載の電気光学装置のクロック信号調整方法。
- 前記位相を調整する工程では、前記第２閾値電圧に基づいて前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジとの相対的な位相を調整することを特徴とする請求項４に記載の電気光学装置のクロック信号調整方法。
- 複数の走査線と、複数のデータ線と、それらの各交点に対応して設けられる画素とを有する表示部と、開始パルスをクロック信号および反転クロック信号に従って順次シフトするシフトレジスタとを備え、前記複数の走査線または前記複数のデータ線に供給する各信号を、前記シフトレジスタの各出力信号に基づいて生成する電気光学装置に用いられ、前記シフトレジスタに供給する前記クロック信号および前記反転クロック信号の位相を調整する電気光学装置のクロック信号調整方法であって、
前記シフトレジスタを構成するトランジスタの閾値電圧とオン電流とを検知し、
検知された閾値電圧とオン電流とに応じて、前記クロック信号と前記反転クロック信号との相対的な位相を調整する
ことを特徴とする電気光学装置のクロック信号調整方法。 - 前記トランジスタの閾値電圧とオン電流とを検知する工程では、前記シフトレジスタのトランジスタと同一の製造プロセスで作成された試験用トランジスタの閾値電圧とオン電流とを計測し、その計測結果によって前記トランジスタの閾値電圧とオン電流とを検知することを特徴とする請求項６に記載の電気光学装置のクロック信号調整方法。
- 前記シフトレジスタを構成するトランジスタは、Ｐチャネル型薄膜トランジスタと、Ｎチャネル型薄膜トランジスタと、を含み
前記閾値電圧を計測する工程では、前記Ｐチャネル型薄膜トランジスタの第１閾値電圧および第１オン電流、ならびに、前記Ｎチャネル型薄膜トランジスタの第２閾値電圧および第２オン電流を計測し、
前記位相を調整する工程では、前記第１閾値電圧および前記第１オン電流、ならびに、前記第２閾値電圧および前記第２オン電流に基づいて、前記クロック信号と前記反転クロック信号との位相を調整する
ことを特徴とする請求項６に記載の電気光学装置のクロック信号調整方法。 - 前記位相を調整する工程では、前記第１閾値電圧と前記第１オン電流とに基づいて、前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジとの相対的な位相を調整することを特徴とする請求項８に記載の電気光学装置のクロック信号調整方法。
- 前記位相を調整する工程では、前記第２閾値電圧と前記第２オン電流とに基づいて前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジの位相を調整することを特徴とする請求項８に記載の電気光学装置のクロック信号調整方法。
- 複数の走査線と、複数のデータ線と、それらの各交点に対応して設けられる画素とを有する表示部と、開始パルスをクロック信号および反転クロック信号に従って順次シフトするシフトレジスタとを備え、前記複数の走査線または前記複数のデータ線に供給する各信号を、前記シフトレジスタの各出力信号に基づいて生成する電気光学装置に用いられ、前記シフトレジスタに供給する前記クロック信号および前記反転クロック信号の位相を調整する電気光学装置のクロック信号調整回路であって、
前記シフトレジスタを構成するトランジスタの閾値電圧に基づいて、前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジの相対的な位相を調整する第１位相調整部と、
前記シフトレジスタを構成するトランジスタの閾値電圧に基づいて、前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジの相対的な位相を調整する第２位相調整部と
を備えることを特徴とする電気光学装置のクロック信号調整回路。 - 前記シフトレジスタを構成するトランジスタは、Ｐチャネル型薄膜トランジスタと、Ｎチャネル型薄膜トランジスタと、を含み、
前記Ｐチャネル型薄膜トランジスタの第１閾値電圧を検出する第１閾値電圧検出部と、
前記Ｎチャネル型薄膜トランジスタの第２閾値電圧を検出する第２閾値電圧検出部と、
を備え、
前記第１位相調整部は、前記第１閾値電圧に基づいて前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジの相対的な位相を調整する一方、前記第２位相調整部は、前記第２閾値電圧に基づいて前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジの相対的な位相を調整する
ことを特徴とする請求項１１に記載の電気光学装置のクロック信号調整回路。 - 前記シフトレジスタは、前記第１閾値電圧の絶対値が第１基準電圧値と等しく、かつ、前記第２閾値電圧の絶対値が第２基準電圧値と等しい場合に、前記開始パルスを正常にシフトさせるものであり、
前記第１閾値電圧の絶対値が前記第１基準電圧値と比較して小さく、かつ、前記第２閾値電圧の絶対値が前記第２基準電圧値と比較して大きい場合に、前記第１位相調整部は、前記反転クロック信号の立ち下がりエッジを前記クロック信号の立ち上がりエッジに対して遅延させる
ことを特徴とする請求項１２に記載の電気光学装置のクロック信号調整回路。 - 前記シフトレジスタは、前記第１閾値電圧の絶対値が第１基準電圧値と等しく、かつ、前記第２閾値電圧の絶対値が第２基準電圧値と等しい場合に、前記開始パルスを正常にシフトさせるものであり、
前記第１閾値電圧の絶対値が前記第１基準電圧値と比較して大きく、かつ、前記第２閾値電圧の絶対値が前記第２基準電圧値と比較して小さい場合に、前記第２位相調整部は、前記反転クロック信号の立ち上がりエッジを前記クロック信号の立ち下がりエッジに対して遅延させる
ことを特徴とする請求項１２に記載の電気光学装置のクロック信号調整回路。 - 少なくとも、前記第１閾値電圧検出部と前記第２閾値電圧検出部は、前記シフトレジスタが形成される同一基板上に形成され、
前記第１閾値電圧検出部は、前記Ｐチャネル型薄膜トランジスタと同一プロセスで形成されたＰチャネル型薄膜トランジスタを備え、これを用いて前記第１閾値電圧を検出し、
前記第２閾値電圧検出部は、前記Ｎチャネル型薄膜トランジスタと同一プロセスで形成されたＮチャネル型薄膜トランジスタを備え、これを用いて前記第２閾値電圧を検出する
ことを特徴とする請求項１２に記載の電気光学装置のクロック信号調整回路。 - 複数の走査線と、複数のデータ線と、それらの各交点に対応して設けられる画素とを有する表示部と、開始パルスをクロック信号および反転クロック信号に従って順次シフトするシフトレジスタとを備え、前記複数の走査線または前記複数のデータ線に供給する各信号を、前記シフトレジスタの各出力信号に基づいて生成する電気光学装置に用いられ、前記シフトレジスタに供給する前記クロック信号および前記反転クロック信号の位相を調整する電気光学装置のクロック信号調整回路であって、
前記シフトレジスタを構成するトランジスタの閾値電圧とオン電流とに基づいて、前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジの相対的な位相を調整する第１位相調整部と、
前記シフトレジスタを構成するトランジスタの閾値電圧とオン電流に基づいて、前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジの相対的な位相を調整する第２位相調整部と
を備えることを特徴とする電気光学装置のクロック信号調整回路。 - 前記シフトレジスタを構成するトランジスタは、Ｐチャネル型薄膜トランジスタと、Ｎチャネル型薄膜トランジスタとを含み
前記Ｐチャネル型薄膜トランジスタの第１閾値電圧を検出する第１閾値電圧検出部と、
前記Ｎチャネル型薄膜トランジスタの第２閾値電圧を検出する第２閾値電圧検出部と、
前記Ｐチャネル型薄膜トランジスタの第１オン電流を検出する第１オン電流検出部と、
前記Ｎチャネル型薄膜トランジスタの第２オン電流を検出する第２オン電流検出部とを備え、
前記第１位相調整部は、前記第１閾値電圧と前記第１オン電流に基づいて前記クロック信号の立ち上がりエッジと前記反転クロック信号の立ち下がりエッジの相対的な位相を調整する一方、前記第２位相調整部は、前記第２閾値電圧と前記第２オン電流とに基づいて前記クロック信号の立ち下がりエッジと前記反転クロック信号の立ち上がりエッジの相対的な位相を調整する
ことを特徴とする請求項１６に記載の電気光学装置のクロック信号調整回路。 - 前記第１位相調整部は、前記第１オン電流が大きくなるにつれ、前記クロック信号の立ち上がりエッジに対する前記反転クロック信号の立ち下がりエッジの遅延時間を大きくすることを特徴とする請求項１７に記載の電気光学装置のクロック信号調整回路。
- 前記第２位相調整部は、前記第２オン電流が大きくなるにつれ、前記クロック信号の立ち下がりエッジに対する前記反転クロック信号の立ち上がりエッジの遅延時間を大きくすることを特徴とする請求項１７に記載の電気光学装置のクロック信号調整回路。
- 前記シフトレジスタは、
複数の単位回路を縦続接続して構成されており、
１つの単位回路は、当該単位回路の入力信号が供給される第１インバータとラッチ回路とから構成され、当該ラッチ回路は第１インバータの出力信号を反転して当該単位回路の出力信号として出力する第２インバータと、前記第２インバータの出力信号を反転して前記第２インバータの入力に供給する第３インバータから構成され、
前記第１インバータは、正電源と負電源との間に第１のＰチャネル型薄膜トランジスタと、第２のＰチャネル型薄膜トランジスタと、第１のＮチャネル型薄膜トランジスタと、第２のＮチャネル型薄膜トランジスタとを順次直列に接続し、前記第２のＰチャネル型薄膜トランジスタと前記第１のＮチャネル型薄膜トランジスタとの接続点から当該第１インバータの出力信号を取り出し、前記第２のＰチャネル型薄膜トランジスタのゲートと前記第１のＮチャネル型薄膜トランジスタのゲートとを接続し、当該接続点に当該単位回路の入力信号を供給し、
奇数番目の単位回路における前記第１のＰチャネル型薄膜トランジスタのゲートにクロック信号を供給し、前記第２のＮチャネル型薄膜トランジスタのゲートに反転クロック信号を供給する一方、偶数番目の単位回路における前記第１のＰチャネル型薄膜トランジスタのゲートに反転クロック信号を供給し、前記第２のＮチャネル型薄膜トランジスタのゲートにクロック信号を供給するように構成されている
ことを特徴とする請求項１２または１６に記載の電気光学装置のクロック調整回路。 - 複数の走査線と、複数のデータ線と、それらの各交点に対応して設けられる画素とを有する表示部と、
開始パルスをクロック信号および反転クロック信号に従って順次シフトするシフトレジスタと、
前記シフトレジスタの各出力信号に基づいて前記複数の走査線または前記複数のデータ線に供給する各信号を生成する駆動部と、
請求項１１に記載のクロック信号調整回路と
を備えたことを特徴とする電気光学装置。 - 請求項２１に記載の電気光学装置を表示手段に用いたことを特徴とする電子機器。
- 複数の走査線と、複数のデータ線と、それらの各交点に対応して設けられる画素とを有する表示部と、当該表示部をシフトレジスタを用いて駆動する駆動部とを有する表示パネル、および、前記シフトレジスタに供給するクロック信号と反転クロック信号とを生成するとともに前記クロック信号と前記反転クロック信号の相対的な位相を調整可能なクロック信号生成回路とを備えた電気光学装置の生産方法において、
前記表示パネルを製造し、
製造された表示パネル中のシフトレジスタを構成するトランジスタの閾値電圧を計測し、
前記クロック信号生成回路において、計測された閾値電圧に基づいて、前記クロック信号と前記反転クロック信号との位相を調整する
ことを特徴とする電気光学装置の生産方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35055999A JP4099913B2 (ja) | 1999-12-09 | 1999-12-09 | 電気光学装置、そのクロック信号調整方法および回路、その生産方法、ならびに電子機器 |
| TW89124941A TW574505B (en) | 1999-12-09 | 2000-11-23 | Electro-optical device, method and circuit for adjusting its clock signal, its manufacturing method, and electronic equipment |
| KR10-2000-0074587A KR100386051B1 (ko) | 1999-12-09 | 2000-12-08 | 전기광학장치, 그 클럭신호 조정방법 및 회로, 그 생산방법, 및 전자기기 |
| US09/731,668 US6784880B2 (en) | 1999-12-09 | 2000-12-08 | Electro-optical device, clock signal adjusting method and circuit therefor, producing method therefor, and electronic equipment |
| CNB001352407A CN1169107C (zh) | 1999-12-09 | 2000-12-08 | 电光装置、其时钟信号调整方法和电路、其生产方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35055999A JP4099913B2 (ja) | 1999-12-09 | 1999-12-09 | 電気光学装置、そのクロック信号調整方法および回路、その生産方法、ならびに電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001166748A JP2001166748A (ja) | 2001-06-22 |
| JP4099913B2 true JP4099913B2 (ja) | 2008-06-11 |
Family
ID=18411325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35055999A Expired - Lifetime JP4099913B2 (ja) | 1999-12-09 | 1999-12-09 | 電気光学装置、そのクロック信号調整方法および回路、その生産方法、ならびに電子機器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6784880B2 (ja) |
| JP (1) | JP4099913B2 (ja) |
| KR (1) | KR100386051B1 (ja) |
| CN (1) | CN1169107C (ja) |
| TW (1) | TW574505B (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8558783B2 (en) * | 2001-11-20 | 2013-10-15 | E Ink Corporation | Electro-optic displays with reduced remnant voltage |
| EP1331627B1 (en) | 2002-01-24 | 2012-04-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the semiconductor device |
| JP4202110B2 (ja) * | 2002-03-26 | 2008-12-24 | シャープ株式会社 | 表示装置及び駆動方法並びにプロジェクタ装置 |
| KR100796298B1 (ko) * | 2002-08-30 | 2008-01-21 | 삼성전자주식회사 | 액정표시장치 |
| JP3889691B2 (ja) * | 2002-09-27 | 2007-03-07 | 三洋電機株式会社 | 信号伝搬回路および表示装置 |
| JP3779687B2 (ja) * | 2003-01-29 | 2006-05-31 | Ｎｅｃエレクトロニクス株式会社 | 表示装置駆動回路 |
| US10726798B2 (en) | 2003-03-31 | 2020-07-28 | E Ink Corporation | Methods for operating electro-optic displays |
| JP3947848B2 (ja) * | 2003-06-12 | 2007-07-25 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| JP2005017912A (ja) * | 2003-06-27 | 2005-01-20 | Sanyo Electric Co Ltd | 表示装置 |
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| JP4301498B2 (ja) * | 2003-11-13 | 2009-07-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｔｆｔを検査する検査装置 |
| JP4076963B2 (ja) * | 2004-02-06 | 2008-04-16 | シャープ株式会社 | シフトレジスタ及び表示装置 |
| JP4141988B2 (ja) * | 2004-06-29 | 2008-08-27 | セイコーエプソン株式会社 | 電気光学装置の駆動回路、駆動方法、電気光学装置および電子機器 |
| CN100424747C (zh) * | 2004-12-01 | 2008-10-08 | 洪志明 | 液晶显示器模块及其信号控制器与控制方法 |
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| KR100746200B1 (ko) * | 2005-10-21 | 2007-08-06 | 삼성전자주식회사 | 소스 드라이버, 소스 드라이버 모듈, 및 디스플레이 장치 |
| JP2007178784A (ja) * | 2005-12-28 | 2007-07-12 | Oki Electric Ind Co Ltd | 駆動装置 |
| US7324098B1 (en) * | 2006-07-26 | 2008-01-29 | Chunghwa Picture Tubes, Ltd. | Driving circuit for display device |
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| KR101966381B1 (ko) * | 2012-09-28 | 2019-04-05 | 엘지디스플레이 주식회사 | 쉬프트 레지스터 및 이를 포함하는 평판표시장치 |
| TWI490845B (zh) * | 2013-02-08 | 2015-07-01 | E Ink Holdings Inc | 顯示面板 |
| CN103915068B (zh) * | 2013-11-20 | 2016-04-20 | 上海中航光电子有限公司 | 一种液晶显示装置 |
| JP2015201175A (ja) | 2014-03-31 | 2015-11-12 | 株式会社ジャパンディスプレイ | タッチ駆動装置、タッチ検出装置、及びタッチ検出機能付き表示装置 |
| CN106409264B (zh) * | 2016-12-09 | 2019-02-12 | 深圳市华星光电技术有限公司 | 一种lcd面板的时序调整方法及***、驱动电路 |
| CN108665930A (zh) * | 2017-04-01 | 2018-10-16 | 北京兆易创新科技股份有限公司 | 一种nand闪存芯片 |
| CN107591145B (zh) * | 2017-11-03 | 2019-11-26 | 武汉天马微电子有限公司 | 一种异形显示面板及其驱动方法、显示装置 |
| CN109493823A (zh) * | 2018-12-21 | 2019-03-19 | 惠科股份有限公司 | 控制电路及其应用的显示面板 |
| CN110264936A (zh) * | 2019-06-24 | 2019-09-20 | 京东方科技集团股份有限公司 | 栅极驱动电路和显示装置 |
| CN113035112B (zh) * | 2021-03-25 | 2022-05-17 | 昆山国显光电有限公司 | 显示面板的驱动方法、驱动芯片及显示装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01135823U (ja) * | 1988-03-11 | 1989-09-18 | ||
| JPH04350707A (ja) * | 1991-05-29 | 1992-12-04 | Fujitsu Ltd | Ｌｓｉ入力クロックデューティ自動補正回路 |
| JPH05241535A (ja) * | 1992-03-02 | 1993-09-21 | Sony Corp | シフトレジスタ |
| JP2939043B2 (ja) * | 1992-04-07 | 1999-08-25 | シャープ株式会社 | アクティブマトリクス基板 |
| JP3144166B2 (ja) * | 1992-11-25 | 2001-03-12 | ソニー株式会社 | 低振幅入力レベル変換回路 |
| JP3489162B2 (ja) * | 1993-12-16 | 2004-01-19 | セイコーエプソン株式会社 | 薄膜トランジスタ回路及び液晶表示装置 |
| JPH08190365A (ja) * | 1995-01-11 | 1996-07-23 | Canon Inc | シフトレジスタ |
| US5854615A (en) * | 1996-10-03 | 1998-12-29 | Micron Display Technology, Inc. | Matrix addressable display with delay locked loop controller |
| JP3297795B2 (ja) * | 1996-10-17 | 2002-07-02 | ソニー株式会社 | 液晶表示装置およびその駆動方法 |
| JP3704911B2 (ja) * | 1997-10-20 | 2005-10-12 | セイコーエプソン株式会社 | 駆動回路、表示装置および電子機器 |
| US6067061A (en) * | 1998-01-30 | 2000-05-23 | Candescent Technologies Corporation | Display column driver with chip-to-chip settling time matching means |
| TW457389B (en) * | 1998-03-23 | 2001-10-01 | Toshiba Corp | Liquid crystal display element |
| JP3536657B2 (ja) * | 1998-03-30 | 2004-06-14 | セイコーエプソン株式会社 | 電気光学装置の駆動回路、電気光学装置、及び電子機器 |
| JP4156075B2 (ja) * | 1998-04-23 | 2008-09-24 | 株式会社半導体エネルギー研究所 | 画像表示装置 |
-
1999
- 1999-12-09 JP JP35055999A patent/JP4099913B2/ja not_active Expired - Lifetime
-
2000
- 2000-11-23 TW TW89124941A patent/TW574505B/zh not_active IP Right Cessation
- 2000-12-08 US US09/731,668 patent/US6784880B2/en not_active Expired - Lifetime
- 2000-12-08 CN CNB001352407A patent/CN1169107C/zh not_active Expired - Lifetime
- 2000-12-08 KR KR10-2000-0074587A patent/KR100386051B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR100386051B1 (ko) | 2003-06-02 |
| JP2001166748A (ja) | 2001-06-22 |
| KR20010070280A (ko) | 2001-07-25 |
| US6784880B2 (en) | 2004-08-31 |
| CN1169107C (zh) | 2004-09-29 |
| TW574505B (en) | 2004-02-01 |
| CN1299124A (zh) | 2001-06-13 |
| US20010003418A1 (en) | 2001-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050223 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070611 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070806 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071016 |
|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4099913 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120328 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120328 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130328 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140328 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| EXPY | Cancellation because of completion of term |