JP4139734B2 - 擬似スタティックメモリ装置および電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体メモリ装置における読み出し制御に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、ＤＲＡＭやＳＲＡＭが用いられている。良く知られているように、ＤＲＡＭは、ＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭは、リフレッシュ動作が不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えた半導体メモリ装置として、擬似ＳＲＡＭ（ＶＳＲＡＭあるいはＰＳＲＡＭと呼ばれる）が知られている。擬似ＳＲＡＭは、ＤＲＡＭと同じダイナミック型メモリセルを含むメモリセルアレイを備えているとともに、リフレッシュコントローラを内蔵しており、リフレッシュ動作を内部で実行している。このため、擬似ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに擬似ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。このような擬似ＳＲＡＭの特徴は、「リフレッシュの透過性」と呼ばれる。
【０００４】
なお、擬似ＳＲＡＭについては、例えば、本願出願人によって開示された特許文献１に記載されている。
【特許文献１】
特開２００２−１３３８６５号公報
【０００５】
【発明が解決しようとする課題】
ところで、従来の擬似ＳＲＡＭでは、メモリセルアレイに対する読み出し動作は、アドレス変化を伴う読み出し要求に応じて実行されている。具体的には、従来の擬似ＳＲＡＭは、外部からの読み出し要求がアドレス変化を伴っている場合にのみ、読み出し要求が発生したと判断し、読み出し動作を実行している。そして、外部からの読み出し要求がアドレス変化を伴っていない場合には、読み出し要求が発生したと判断されず、読み出し動作は実行されない。例えば、書き込み要求が発生した後に、アドレス変化を伴わない読み出し要求が発生した場合には、書き込み要求に応じた書き込み動作は実行されるが、後発の読み出し要求に応じた読み出し動作は実行されない。このため、上記のような場合には、従来の擬似ＳＲＡＭは、後発の読み出し要求に応じて、データを出力することができなかった。
【０００６】
また、擬似ＳＲＡＭでは、上記のように、データを出力させる際には、アドレス変化を発生させて読み出し動作を実行する必要があるが、ＳＲＡＭでは、アドレス変化を発生させる必要がない。このため、擬似ＳＲＡＭにおいて、アドレス変化を伴わずに読み出し要求が発生する場合にも、データを出力したいという要望があった。
【０００７】
この発明は、上述した従来の課題を解決するためになされたものであり、半導体メモリ装置において、アドレス変化を伴わない読み出し要求が発生した場合に、データを出力することができる技術を提供することを目的とする。
【０００８】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の擬似スタティックメモリ装置は、
複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルのうちの上位バイト及び下位バイトに対応する１組のメモリセルを指定するためのアドレスが入力されるアドレスバッファと、
前記アドレスに従って選択される前記上位バイト及び下位バイトに対応する１組のメモリセルに対応して、上位バイト及び下位バイトから成る１組のデータを入出力するためのデータ入出力バッファと、
アウトプットイネーブル信号、ライトイネーブル信号、下位バイトイネーブル信号及び上位バイトイネーブル信号を含む制御信号が入力されるバッファブロックと、
前記アドレスに変化があるか否かを検出し、変化が検出されたときに、アドレス遷移検出信号を発生するアドレス遷移検出回路と、
前記ライトイネーブル信号がアクティブの書き込み要求の発生時に、前記アドレス遷移検出信号の有無とは無関係に、前記下位バイトイネーブル信号または前記上位バイトイネーブル信号がアクティブの下位バイトまたは上位バイトを指定している際には、下位バイトライトゲート信号を発生すると共に、上位バイトリードゲート信号を発生するか、または、上位バイトライトゲート信号を発生すると共に、下位バイトリードゲート信号を発生し、前記ライトイネーブル信号がアクティブの書き込み要求の発生時に、前記アドレス遷移検出信号の有無とは無関係に、前記下位バイトイネーブル信号及び前記上位バイトイネーブル信号がアクティブの下位バイト及び上位バイトを指定している際には、下位バイトライトゲート信号を発生すると共に、上位バイトライトゲート信号を発生し、前記ライトイネーブル信号が非アクティブの読み出し要求の発生時に、前記アドレス遷移検出信号の発生が有る場合であって、前記下位バイトイネーブル信号及び前記上位バイトイネーブル信号がアクティブ／非アクティブに依らず、下位バイトリードゲート信号を発生すると共に、上位バイトリードゲート信号を発生するコントローラと、
前記下位バイトライトゲート信号が発生した場合に、前記下位バイトに対応するメモリセルに前記下位バイトのデータを書き込み、前記上位バイトライトゲート信号が発生した場合に、前記上位バイトに対応するメモリセルに前記上位バイトのデータを書き込むライトドライバと、
前記下位バイトリードゲート信号が発生した場合に、前記下位バイトに対応するメモリセルから前記下位バイトのデータを読み出し、前記上位バイトリードゲート信号が発生した場合に、前記上位バイトに対応するメモリセルから前記上位バイトのデータを読み出すリードアンプと、
を備えた擬似スタティックメモリ装置であって、
前記データ入出力バッファは、下位バイト入出力回路と上位バイト入出力回路とを備え、
前記下位バイト入出力回路は、
前記下位バイトライトゲート信号の発生に応じて、前記ライトドライバが前記下位バイトのデータを書き込む場合に、書き込まれる前記下位バイトのデータを保持し、前記下位バイトリードゲート信号の発生に応じて、前記リードアンプが前記下位のバイトデータの読み出しを行う場合に、読み出された前記下位バイトのデータを保持するラッチ回路と、
前記ライトイネーブル信号が非アクティブの読み出し要求の発生時に、前記アドレス遷移検出信号の発生が無い場合であって、前記アウトプットイネーブル信号がアクティブで、前記下位バイトイネーブル信号がアクティブの下位バイトを指定している際に、前記ラッチ回路に保持されているデータを下位バイト入出力端子から出力するバッファ回路と、
を備え、
前記上位バイト入出力回路は、
前記上位バイトライトゲート信号の発生に応じて、前記ライトドライバが前記上位バイ トのデータを書き込む場合に、書き込まれる前記上位バイトのデータを保持し、前記上位バイトリードゲート信号の発生に応じて、前記リードアンプが前記上位のバイトデータの読み出しを行う場合に、読み出された前記上位バイトのデータを保持するラッチ回路と、
前記ライトイネーブル信号が非アクティブの読み出し要求の発生時に、前記アドレス遷移検出信号の発生が無い場合であって、前記アウトプットイネーブル信号がアクティブで、前記上位バイトイネーブル信号がアクティブの上位バイトを指定している際に、前記ラッチ回路に保持されているデータを上位バイト入出力端子から出力するバッファ回路と、
を備えることを要旨とする。
【０００９】
このように、本発明の擬似スタティックメモリ装置では、下位バイト入出力回路において、バッファ回路は、ライトイネーブル信号が非アクティブの読み出し要求の発生時に、アドレス遷移検出信号の発生が無い場合であって、アウトプットイネーブル信号がアクティブで、下位バイトイネーブル信号がアクティブの下位バイトを指定している際に、ラッチ回路に保持されているデータを下位バイト入出力端子から出力し、また、上位バイト入出力回路において、バッファ回路は、ライトイネーブル信号が非アクティブの読み出し要求の発生時に、アドレス遷移検出信号の発生が無い場合であって、アウトプットイネーブル信号がアクティブで、上位バイトイネーブル信号がアクティブの上位バイトを指定している際に、ラッチ回路に保持されているデータを上位バイト入出力端子から出力するようにしている。
従って、この装置では、アドレス変化を伴わない読み出し要求に応じて、読み出し動作を実行せずに、正しいデータを外部へ出力することができる。
【００１６】
なお、本発明は、種々の形態で実現することが可能であり、例えば、擬似スタティックメモリ装置と制御装置とを備えた半導体メモリシステム、擬似スタティックメモリ装置の読み出し制御方法、および、擬似スタティックメモリ装置を備えた電子機器等の形態で実現することができる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．メモリチップの端子構成と動作状態の概要：
Ｂ．メモリチップ内部の全体構成：
Ｃ．外部からの読み出し要求に応じた読み出し制御：
Ｄ．電子機器への適用例：
【００１８】
Ａ．メモリチップの端子構成と動作状態の概要：
図１は、メモリチップ１００の端子の構成を示す説明図である。メモリチップ１００は、以下のような端子を有している。
【００１９】
Ａ０〜Ａ２０：アドレス入力端子（２１本），
＃ＣＳ：チップセレクト入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子，
＃ＬＢ：下位バイトイネーブル入力端子，
＃ＵＢ：上位バイトイネーブル入力端子，
Ｄ０〜Ｄ１５：入出力データ端子（１６本）。
【００２０】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ２０と入出力データ端子Ｄ０〜Ｄ１５とはそれぞれ複数本設けられているが、図１では簡略化して描かれている。
【００２１】
このメモリチップ１００は、通常の非同期型ＳＲＡＭと同じ手順でアクセスすることが可能な擬似ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただし、ＳＲＡＭと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ１００には、リフレッシュタイマ７２を含むリフレッシュコントローラが内蔵されている。なお、本明細書では、外部装置（制御装置）からのデータの読み出しや書き込みの動作を「外部アクセス」と呼び、内蔵されたリフレッシュコントローラによるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ。
【００２２】
２１ビットのアドレスＡ０〜Ａ２０は、２Ｍワードのアドレスを指定する。また、入出力データＤ０〜Ｄ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ２０の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＤ０〜Ｄ１５を入出力することができる。この説明からも分かるように、メモリチップ１００は、３２Ｍビットのメモリセルを有している。なお、本実施例では、２１ビットのアドレスＡ０〜Ａ２０のうち、上位１２ビットＡ９〜Ａ２０が行アドレスとして用いられ、下位９ビットＡ０〜Ａ８が列アドレスとして用いられる。
【００２３】
メモリチップ１００の内部には、アドレスが変化したことを検出するためのアドレス遷移検出回路（ＡＴＤ回路）６０が設けられている。アドレス遷移検出回路６０は、２１ビットのアドレスＡ０〜Ａ２０のうちのいずれか１ビット以上が変化した場合に、アドレス遷移検出信号（以下、ＡＴＤ信号と呼ぶ）を生成する。メモリチップ１００内の回路は、ＡＴＤ信号に基づいて動作する。
【００２４】
チップセレクト信号＃ＣＳは、メモリチップ１００の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１００の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２５】
チップセレクト信号＃ＣＳがＬレベル（アクティブ）のときは、リード／ライト・オペレーションサイクル（単に「オペレーションサイクル」または「リード／ライトサイクル」とも呼ばれる）が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。
【００２６】
チップセレクト信号＃ＣＳがＨレベル（非アクティブ）のときは、メモリチップ１００はスタンバイ状態に設定される。スタンバイ状態では、外部アクセスの実行が禁止されるため、すべてのワード線は非活性状態とされる。ただし、内部リフレッシュが行われるときには、リフレッシュアドレスで指定されたワード線は活性化される。
【００２７】
リフレッシュ動作は、オペレーションサイクルでは第１のリフレッシュモードに従って実行され、スタンバイ状態では第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュタイマ７２がリフレッシュタイミング信号を発生した後に、外部アクセスが実行されていないことを条件にリフレッシュ動作が開始される。第２のリフレッシュモードでは、リフレッシュタイマ７２がリフレッシュタイミング信号を発生すると直ちにリフレッシュ動作が開始される。このように、メモリチップ１００は、２つの動作状態のそれぞれに適したリフレッシュモードに従ってリフレッシュを実行する。
【００２８】
オペレーションサイクルにおいては、ライトイネーブル信号＃ＷＥがアクティブ（Ｌレベル）に設定されるとライトサイクルが実行される。また、ライトイネーブル信号＃ＷＥが非アクティブ（Ｈレベル）に設定されると共に、アウトプットイネーブル信号＃ＯＥがアクティブ（Ｌレベル）に設定されるとリードサイクルが実行される。下位バイトイネーブル信号＃ＬＢや上位バイトイネーブル入力信号＃ＵＢは、１ワード（１６ビット）の下位バイトと上位バイトとのうちのいずれか１バイトのみに関して入出力を行うための制御信号である。例えば、下位バイトイネーブル信号＃ＬＢをアクティブ（Ｌレベル）に設定し、上位バイトイネーブル信号＃ＵＢを非アクティブ（Ｈレベル）に設定すると、１ワードの下位バイトのみに関して入出力が行われる。なお、図１では、電源端子は省略されている。
【００２９】
図３は、メモリチップ１００の動作の概要を示すタイミングチャートである。図２に示す２つの動作状態（オペレーション、スタンバイ）のいずれであるかは、チップセレクト信号＃ＣＳの変化に応じて、随時判断される。
【００３０】
図３の最初の３つのサイクルは、オペレーションサイクルである。オペレーションサイクルでは、ライトイネーブル信号＃ＷＥとアウトプットイネーブル＃ＯＥとのレベルに応じて読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。なお、ＡＴＤ信号の最短周期Ｔｃ（すなわち、アドレスＡ０〜Ａ２０の変化の最短周期）は、このメモリチップ１００のサイクルタイム（「サイクル周期」とも呼ばれる）に相当する。サイクルタイムＴｃは、例えば約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３１】
チップセレクト信号＃ＣＳがＨレベルに立ち上がると、メモリチップ１００はスタンバイ状態に設定される。スタンバイ状態では、図３（ａ）に示すように、ＡＴＤ信号は生成されない。
【００３２】
Ｂ．メモリチップ内部の全体構成：
図４は、メモリチップ１００内部の全体構成を示すブロック図である。メモリチップ１００は、メモリブロック２０と、アドレスバッファ３０と、データ入出力バッファ４０と、を備えている。また、メモリチップ１００は、バッファブロック５０と、ＡＴＤ回路６０と、リフレッシュタイマ７２を含むリフレッシュ要求回路７０と、行コントローラ８０と、列コントローラ９０と、を備えている。
【００３３】
なお、行コントローラ８０と列コントローラ９０とが、外部アクセス動作を制御するアクセスコントローラとして機能し、リフレッシュ要求回路７０と行コントローラ８０とが、内部リフレッシュ動作を制御するリフレッシュコントローラとして機能する。
【００３４】
メモリブロック２０は、メモリセルアレイ２２と、行デコーダ２４と、列デコーダ２６と、ゲート２８と、を備えている。メモリセルアレイ２２の構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、メモリセルアレイ２２は、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線ＷＬとビット線対（データ線対とも呼ばれる）ＣＳＬとが接続されている。行デコーダ２４は、行ドライバを含んでおり、与えられる行アドレスＡ９〜Ａ２０に従ってメモリセルアレイ２２内の複数本（４０９６本）のワード線のうちの１本を選択して活性化する。列デコーダ２６は、列ドライバを含んでおり、与えられる列アドレスＡ０〜Ａ８に従ってメモリセルアレイ２２内の複数組（５１２×１６組）のビット線対のうちの１ワード（１６ビット）分のビット線対を同時に選択する。また、ゲート２８は、リードアンプ（読み出し回路）２８ａとライトドライバ（書き込み回路）２８ｂとを含んでおり、データ入出力バッファ４０とメモリセルアレイ２２との間のデータのやり取りを可能とする。なお、メモリブロック２０内には、図示しないプリチャージ回路やセンスアンプなども設けられている。
【００３５】
アドレスバッファ３０は、外部装置から与えられた２１ビットのアドレスＡ０〜Ａ２０と、リフレッシュ要求回路７０から与えられた１２ビットのリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０と、のうちの一方を選択して他の内部回路に供給する回路である。アドレスバッファ３０は、行コントローラ８０から与えられるアドレス選択信号ＡＤＳＬに従って、２種類のアドレスＡ０〜Ａ２０，ＲＦＡ９〜ＲＦＡ２０のうちの一方を選択して、選択されたアドレスを内部アドレスＩｎｔＡＤとして出力する。
【００３６】
具体的には、外部アクセスが実行される場合には、内部アドレスＩｎｔＡＤとしてアドレスＡ０〜Ａ２０が選択される。このとき、１２ビットの行アドレスＲｏｗＡＤ（Ａ９〜Ａ２０）と９ビットの列アドレスＣｏｌＡＤ（Ａ０〜Ａ８）とによって、１ワード（１６ビット）分のメモリセルが選択される。そして、選択されたメモリセルに対応する１ワード（１６ビット）分のデータが、データ入出力バッファ４０を介して読み出され、あるいは書き込まれる。
【００３７】
一方、内部リフレッシュが実行される場合には、内部アドレスＩｎｔＡＤとしてリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０が選択される。このとき、１２ビットの行アドレスＲｏｗＡＤ（ＲＦＡ９〜ＲＦＡ２０）によって、１本のワード線が選択され、選択されたワード線に接続されたメモリセルに対するリフレッシュが実行される。
【００３８】
バッファブロック５０は、３つのバッファ５２，５４，５６を備えている。第１のバッファ５２には、ライトイネーブル信号＃ＷＥが入力されている。第２のバッファ５４には、下位バイトイネーブル信号＃ＬＢと上位バイトイネーブル信号＃ＵＢとが入力されている。第３のバッファ５６には、アウトプットイネーブル信号＃ＯＥが入力されている。また、各バッファ５２，５４，５６には、チップセレクト信号＃ＣＳが供給されている。各バッファ５２，５４，５６は、チップセレクト信号＃ＣＳがアクティブ（Ｌレベル）の場合（オペレーションサイクル）に、各イネーブル信号＃ＷＥ，＃ＬＢ，＃ＵＢ，＃ＯＥを他の内部回路に向けて出力する。
【００３９】
ＡＴＤ回路６０は、外部装置から供給された２１ビットのアドレスＡ０〜Ａ２０のうちのいずれか１ビット以上に変化があるか否か検出し、変化が検出されたときには、図３（ａ）に示すようなパルス状のＡＴＤ信号を発生させる。ＡＴＤ信号は、メモリチップ内部の動作タイミングの決定に利用される。
【００４０】
リフレッシュ要求回路７０は、リフレッシュタイマ７２を含んでいる。リフレッシュタイマ７２は、例えば、リングオシレータで構成されており、リフレッシュ周期は、例えば、約３２μｓに設定されている。リフレッシュ要求回路７０は、リフレッシュタイマ７２から出力されるリフレッシュタイミング信号を用いて、リフレッシュの実行要求を示すリフレッシュ要求信号ＲＦＲＱを発生させる。また、リフレッシュ要求回路７０は、１２ビットのカウンタ（図示せず）を備えており、リフレッシュタイミング信号の発生に応じて、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０を発生させる。
【００４１】
行コントローラ８０と列コントローラ９０とは、外部アクセスを制御する。より具体的には、行コントローラ８０と列コントローラ９０とは、外部からのアクセス要求（書き込み要求または読み出し要求）に応じて、リフレッシュ動作と干渉しないように、メモリセルアレイに対する外部アクセス動作（書き込み動作または読み出し動作）を実行する。また、行コントローラ８０は、内部リフレッシュを制御する。より具体的には、行コントローラ８０は、内部で発生するリフレッシュ要求に応じて、外部アクセス動作と干渉しないように、メモリセルアレイに対するリフレッシュ動作を実行する。この説明からも分かるように、行コントローラ８０は、外部アクセスと内部リフレッシュとを調停する。
【００４２】
行コントローラ８０には、ＡＴＤ信号とライトイネーブル信号＃ＷＥとリフレッシュ要求信号ＲＦＲＱとが与えられており、行コントローラ８０は、これらの信号に応じて、ライト実施信号＃ＥＸＷとリード実施信号＃ＥＸＲとリフレッシュ実施信号＃ＲＦと列イネーブル信号＃ＣＥとを出力する。なお、行コントローラ８０による外部アクセスと内部リフレッシュとの調停は、３つの実施信号＃ＥＸＷ，＃ＥＸＲ，＃ＲＦの信号レベルをそれぞれ設定することによって実現される。また、列イネーブル信号＃ＣＥは、２つの外部アクセス実施信号＃ＥＸＷ，＃ＥＸＲのうちのいずれか一方がアクティブに設定される場合に、アクティブに設定される。
【００４３】
具体的には、行コントローラ８０は、パルス状のＡＴＤ信号の立ち下がりエッジで、ライトイネーブル信号＃ＷＥが非アクティブに設定されている場合には、外部からの読み出し要求が発生していると判断する。そして、ライト実施信号＃ＥＸＷとリフレッシュ実施信号＃ＲＦとが非アクティブに設定されていることを条件に、リード実施信号＃ＥＸＲをアクティブに設定する。
【００４４】
また、行コントローラ８０は、ライトイネーブル信号＃ＷＥがアクティブに設定されると、外部からの書き込み要求が発生していると判断する。そして、リード実施信号＃ＥＸＲとリフレッシュ実施信号＃ＲＦとが非アクティブに設定されていることを条件に、ライト実施信号＃ＥＸＷをアクティブに設定する。なお、本実施例では、ライト実施信号＃ＥＸＷは、ライトイネーブル信号＃ＷＥの立ち上がりエッジが発生した後に、アクティブに設定されるが、ライトイネーブル信号＃ＷＥがアクティブに設定される期間にアクティブに設定されるようにしてもよい。
【００４５】
さらに、行コントローラ８０は、リフレッシュ要求信号ＲＦＲＱがアクティブに設定されると、リフレッシュ要求が発生していると判断する。そして、リード実施信号＃ＥＸＲとライト実施信号＃ＥＸＷとが非アクティブに設定されていることを条件に、リフレッシュ実施信号＃ＲＦをアクティブに設定する。なお、スタンバイ状態では、リード実施信号＃ＥＸＲとライト実施信号＃ＥＸＷとは常に非アクティブであるため、リフレッシュ実施信号＃ＲＦは、リフレッシュ要求信号ＲＦＲＱが発生すると、直ちにアクティブに設定される。
【００４６】
２つの外部アクセス実施信号＃ＥＸＷ，＃ＥＸＲのうちの一方がアクティブに設定される場合には、行デコーダ２４は、行アドレスＲｏｗＡＤ（Ａ９〜Ａ２０）によって指定される１本のワード線を活性化する。このとき、データの書き込みまたは読み出しが実行される。また、リフレッシュ実施信号＃ＲＦがアクティブに設定される場合には、行デコーダ２４は、行アドレスＲｏｗＡＤ（ＲＦＡ９〜ＲＦＡ２０）によって指定される１本のワード線を活性化する。このとき、該ワード線に接続された一行のメモリセルに対してリフレッシュが実行される。
【００４７】
列コントローラ９０には、列イネーブル信号＃ＣＥとライトイネーブル信号＃ＷＥと下位バイトイネーブル信号＃ＬＢと上位バイトイネーブル信号＃ＵＢとが与えられており、列コントローラ９０は、これらの信号に応じて、４種類のゲート信号ＬＢＷＴ，ＵＢＷＴ，ＬＢＲＤ，ＵＢＲＤを発生させる。
【００４８】
具体的には、列コントローラ９０は、列イネーブル信号＃ＣＥがアクティブに設定される場合にのみ、換言すれば、外部アクセス動作が実行される場合にのみ、以下のゲート信号を発生させる。すなわち、ライトイネーブル信号＃ＷＥがアクティブであり、かつ、下位バイトイネーブル信号＃ＬＢがアクティブである場合には、パルス状の下位バイトライトゲート信号ＬＢＷＴが発生する。また、ライトイネーブル信号＃ＷＥがアクティブであり、かつ、上位バイトイネーブル信号＃ＵＢがアクティブである場合には、パルス状の上位バイトライトゲート信号ＵＢＷＴが発生する。同様に、ライトイネーブル信号＃ＷＥが非アクティブであり、かつ、下位バイトイネーブル信号＃ＬＢがアクティブである場合には、パルス状の下位バイトリードゲート信号ＬＢＲＤが発生する。また、ライトイネーブル信号＃ＷＥが非アクティブであり、かつ、上位バイトイネーブル信号＃ＵＢがアクティブである場合には、パルス状の上位バイトリードゲート信号ＵＢＲＤが発生する。
【００４９】
列イネーブル信号＃ＣＥがアクティブに設定される場合には、列デコーダ２６は、列アドレスＣｏｌＡＤ（Ａ０〜Ａ８）とゲート信号ＬＢＷＴ，ＵＢＷＴ，ＬＢＲＤ，ＵＢＲＤとに応じて、複数組のビット線対を選択する。具体的には、列アドレスＣｏｌＡＤ（Ａ０〜Ａ８）によって、１６組のビット線対の候補が決まり、ゲート信号によって、該候補の中から少なくとも８組のビット線対が選択される。例えば、下位バイトライトゲート信号ＬＢＷＴが発生する場合には、１６組のビット線対のうち、下位の８組のビット線対が選択される。また、下位バイトライトゲート信号ＬＢＷＴおよび上位バイトライトゲート信号ＵＢＷＴが発生する場合には、１６組のビット線対が選択される。
【００５０】
列デコーダ２６によってビット線対が選択されると、ゲート２８は、メモリセルアレイに対し、データの書き込みまたは読み出しを実行する。具体的には、リードアンプ２８ａは、２種類のリードゲート信号ＬＢＲＤ，ＵＢＲＤに応じて、バイト毎にデータを読み出す。また、ライトドライバ２８ｂは、２種類のライトゲート信号ＬＢＷＴ，ＵＢＷＴに応じて、バイト毎にデータを書き込む。
【００５１】
Ｃ．外部からの読み出し要求に応じた読み出し制御：
ところで、本実施例では、外部からの書き込み要求が発生する場合（すなわちライトイネーブル信号＃ＷＥがアクティブに設定される場合）には、アドレス変化の有無に関わらず、書き込み要求が発生していると判断され、ライト実施信号＃ＥＸＷをアクティブに設定することが可能となっている。しかしながら、外部からの読み出し要求が発生する場合（すなわちライトイネーブル信号＃ＷＥが非アクティブに設定される場合）には、アドレス変化を伴っていることを条件に、読み出し要求が発生していると判断される。このため、アドレス変化を伴わずに、外部からの読み出し要求が発生した場合には、リード実施信号＃ＥＸＲをアクティブに設定することができない。このため、メモリセルアレイに対する読み出し動作は、実行されない。本実施例では、アドレス変化を伴わずに、外部からの読み出し要求が発生した場合に、メモリセルアレイに対する読み出し動作を実行せずに、データを出力することができるように工夫している。
【００５２】
図５は、外部アクセス要求が発生した場合のメモリセルアレイに対する動作を示す説明図である。ただし、読み出し動作については、アドレス変化を伴う読み出し要求が発生した場合の動作が示されている。
【００５３】
ライトイネーブル信号＃ＷＥがアクティブ（Ｌレベル）である場合には、換言すれば、書き込み要求が発生している場合には、下位バイトイネーブル信号＃ＬＢと上位バイトイネーブル信号＃ＵＢとに応じて、３種類の動作のうちのいずれかの動作が実行される。
【００５４】
具体的には、下位バイトイネーブル信号＃ＬＢおよび上位バイトイネーブル信号＃ＵＢが共にアクティブ（Ｌレベル）である場合には、上位バイトおよび下位バイトに対応する１６個のメモリセルに対して書き込み動作が実行される。
【００５５】
下位バイトイネーブル信号＃ＬＢがアクティブ（Ｌレベル）であり、かつ、上位バイトイネーブル信号＃ＵＢが非アクティブ（Ｈレベル）である場合には、下位バイトに対応する８個のメモリセルに対して書き込み動作が実行される。また、このとき、上位バイトに対応する８個のメモリセルに対して読み出し動作が実行される。
【００５６】
逆に、下位バイトイネーブル信号＃ＬＢが非アクティブ（Ｈレベル）であり、かつ、上位バイトイネーブル信号＃ＵＢがアクティブ（Ｌレベル）である場合には、上位バイトに対応する８個のメモリセルに対して書き込み動作が実行される。また、このとき、下位バイトに対応する８個のメモリセルに対して読み出し動作が実行される。
【００５７】
一方、ＡＴＤ信号の立ち下がりエッジでライトイネーブル信号＃ＷＥが非アクティブ（Ｈレベル）である場合には、換言すれば、アドレス変化を伴う読み出し要求が発生している場合には、下位バイトイネーブル信号＃ＬＢと上位バイトイネーブル信号＃ＵＢとの信号レベルに依らずに、１種類の動作が実行される。具体的には、上位バイトおよび下位バイトに対応する１６個のメモリセルに対して読み出し動作が実行される。
【００５８】
図５に示す動作は、外部アクセス動作が実行される場合に、列コントローラ９０（図４）が、常に、２つのゲート信号を発生することによって実現されている。具体的には、本実施例の列コントローラ９０は、２つのバイトイネーブル信号のうち、一方のバイトイネーブル信号のみがアクティブである場合には、非アクティブのバイトに対応するバイトリードゲート信号を発生させる。例えば、ライトイネーブル信号＃ＷＥがアクティブ（Ｌレベル）であり、かつ、下位バイトイネーブル信号＃ＬＢがアクティブ（Ｌレベル）である場合には、列コントローラ９０は、下位バイトライトゲート信号ＬＢＷＴを発生させると共に、上位バイトリードゲート信号ＵＢＲＤを発生させる。これにより、一方のバイトイネーブル信号のみがアクティブである場合には、非アクティブのバイトに対応するデータの読み出し動作を予備的に実行することが可能となる。
【００５９】
図６は、図４のデータ入出力バッファ４０の内部構成の一例を示すブロック図である。図６に示すように、データ入出力バッファ４０は、下位バイトＤ０〜Ｄ７を構成する各ビット毎に設けられた下位バイト入出力回路２１０と、上位バイトＤ８〜Ｄ１５を構成する各ビット毎に設けられた上位バイト入出力回路２２０と、を含んでいる。なお、図６では、図４のリードアンプ２８ａとライトドライバ２８ｂも図示されている。
【００６０】
下位バイト入出力回路２１０は、２つのラッチ回路２１２，２１６と、スイッチ回路２１４と、バッファ回路２１８と、を備えている。また、下位バイト入出力回路２１０は、第１のラッチ回路２１２を制御するための反転入力型のＡＮＤゲート２１１と、第２のラッチ回路２１６を制御するためのＯＲゲート２１５と、バッファ回路２１８を制御するための反転入力型のＡＮＤゲート２１７と、を備えている。
【００６１】
第１のラッチ回路２１２は、下位バイトに対する書き込み要求がある場合に、下位バイトのデータ入出力端子Ｄ０〜Ｄ７から供給されるデータを保持する。具体的には、第１のラッチ回路２１２は、反転入力型のＡＮＤゲート２１１の出力がＨレベルの場合に、スルー状態に設定され、Ｌレベルの場合に、ラッチ状態に設定される。２つのイネーブル信号＃ＷＥ，＃ＬＢが共にアクティブ（Ｌレベル）に設定される場合には、第１のラッチ回路２１２は、スルー状態に設定され、その後、ライトイネーブル信号＃ＷＥが非アクティブに設定されると、ラッチ状態に設定される。このとき、第１のラッチ回路２１２には、入力データＤｉ０〜Ｄｉ７が保持される。第１のラッチ回路２１２は、入力データＤｉ０〜Ｄｉ７をライトドライバ２８ｂに供給する。ライトドライバ２８ｂは、下位バイトライトゲート信号ＬＢＷＴの発生に伴って、データＤｉ０〜Ｄｉ７をメモリセルアレイ内に書き込む。また、第１のラッチ回路２１２は、入力データＤｉ０〜Ｄｉ７をスイッチ回路２１４に供給する。
【００６２】
スイッチ回路２１４は、下位バイトライトゲート信号ＬＢＷＴがアクティブ（Ｈレベル）のときに開状態に設定される。すなわち、第１のラッチ回路２１２から出力された入力データＤｉ０〜Ｄｉ７は、メモリセルアレイ内に書き込まれると共に、スイッチ回路２１４を介して、第２のラッチ回路２１６に供給される。
【００６３】
第２のラッチ回路２１６は、スイッチ回路２１４から与えられる入力データＤｉ０〜Ｄｉ７、または、リードアンプ２８ａによって読み出されるメモリデータＤｏ０〜Ｄｏ７を保持する。具体的には、第２のラッチ回路２１６は、ＯＲゲート２１５の出力がＨレベルの場合に、スルー状態に設定され、Ｌレベルの場合に、ラッチ状態に設定される。２つのゲート信号ＬＢＷＴ，ＬＢＲＤのいずれか一方がアクティブ（Ｈレベル）に設定される場合には、第２のラッチ回路２１６は、スルー状態に設定され、その後、２つのゲート信号ＬＢＷＴ，ＬＢＲＤが共に非アクティブに設定されると、ラッチ状態に設定される。このため、第２のラッチ回路２１６は、ライトドライバ２８ｂがデータの書き込みを行う場合には、入力データＤｉ０〜Ｄｉ７を保持することができ、リードアンプ２８ａがデータの読み出しを行う場合には、メモリデータＤｏ０〜Ｄｏ７を保持することができる。
【００６４】
バッファ回路２１８は、下位バイトに対する読み出し要求がある場合に、第２のラッチ回路２１６から供給されるデータをデータ入出力端子Ｄ０〜Ｄ７を介して出力する。具体的には、バッファ回路２１８は、反転入力型のＡＮＤゲート２１１の出力がＨレベルの場合に、換言すれば、アウトプットイネーブル信号＃ＯＥと下位バイトイネーブル信号＃ＬＢとが共にアクティブ（Ｌレベル）に設定される場合に、第２のラッチ回路２１６から供給されるデータを出力する。すなわち、バッファ回路２１８は、第２のラッチ回路２１６から入力データＤｉ０〜Ｄｉ７が供給される場合には、入力データＤｉ０〜Ｄｉ７を出力し、メモリデータＤｏ０〜Ｄｏ７が供給される場合には、メモリデータＤｏ０〜Ｄｏ７を出力する。
【００６５】
上位バイト入出力回路２２０は、下位バイト入出力回路２１０と同様である。具体的には、上位バイト入出力回路２２０は、２つのラッチ回路２２２，２２６と、スイッチ回路２２４と、バッファ回路２２８と、を備えている。また、上位バイト入出力回路２２０は、第１のラッチ回路２２２を制御するための反転入力型のＡＮＤゲート２２１と、第２のラッチ回路２２６を制御するためのＯＲゲート２２５と、バッファ回路２２８を制御するための反転入力型のＡＮＤゲート２２７と、を備えている。ただし、上位バイト入出力回路２２０では、スイッチ回路２２４には、上位バイトライトゲート信号ＵＢＷＴが供給されている。また、２つの反転入力型のＡＮＤゲート２２１，２２７には、下位バイトイネーブル信号＃ＬＢに代えて、上位バイトイネーブル信号＃ＵＢが供給されている。さらに、ＯＲゲート２２５には、下位バイトライトゲート信号ＬＢＷＴと下位バイトリードゲート信号ＬＢＲＤとに代えて、上位バイトライトゲート信号ＵＢＷＴと上位バイトリードゲート信号ＵＢＲＤとが供給されている。
【００６６】
このように、データ入出力バッファ４０内に第２のラッチ回路２１６，２２６を設けることによって、アドレス変化を伴わない読み出し要求が発生した場合にも、読み出し動作を実行せずに、データを出力することが可能となる。
【００６７】
図７，図８，図９は、アドレス変化を伴わない読み出し要求が発生する場合の種々の動作を示すタイミングチャートである。
【００６８】
図７は、下位バイトに対する書き込み要求が発生した後に、下位バイトおよび上位バイトに対する読み出し要求が発生した場合の動作を示している。図示するように、時刻ｔ１１，ｔ１２において、アドレスＡ０〜Ａ２０（図７（ａ））が変化すると、ＡＴＤ信号（図７（ｂ））が発生する。
【００６９】
時刻ｔ１１から始まる第１の期間Ｐ１１では、上位バイトに対する書き込み要求が発生している。具体的には、期間Ｐ１１では、ライトイネーブル信号＃ＷＥ（図７（ｄ））と上位バイトイネーブル信号＃ＵＢ（図７（ｋ））とが共にＬレベル（アクティブ）に設定される。なお、期間Ｐ１１では、アウトプットイネーブル信号＃ＯＥ（図７（ｅ））と下位バイトイネーブル信号＃ＬＢ（図７（ｊ））とは、共にＨレベル（非アクティブ）に設定されている。
【００７０】
そして、ライトイネーブル信号＃ＷＥが立ち上がると、メモリセルアレイに対する書き込み動作が開始される。具体的には、ライト実施信号＃ＥＸＷ（図７（ｆ））がＬレベル（アクティブ）に設定される。ライト実施信号＃ＥＸＷがＬレベルに設定されると、行アドレスＡ９〜Ａ２０によって選択される１本のワード線ＷＬ（図７（ｈ））が活性化される。また、ライト実施信号＃ＥＸＷが発生すると、列イネーブル信号＃ＣＥ（図７（ｉ））がアクティブに設定され、この結果、パルス状の上位バイトライトゲート信号ＵＢＷＴ（図７（ｍ））が発生する。このとき、列アドレスＡ０〜Ａ８によって選択可能な１６組のビット線対の候補のうち、上位８組のビット線対が選択される。また、ライトドライバ２８ｂは、選択された上位８組のビット線対を介して、上位８個のメモリセル内に上位バイトの入力データＤｉ８〜Ｄｉ１５（図７（ｃ））を書き込む。このようにして、上位バイトに対する書き込み動作が実行される。
【００７１】
ところで、図７では、期間Ｐ１１における上位バイトに対する書き込み要求の発生に応じて、上位バイトライトゲート信号ＵＢＷＴが発生すると共に、下位バイトリードゲート信号ＬＢＲＤ（図７（ｎ））が発生している。このとき、リードアンプ２８ａは、下位８組のビット線対を介して、下位８個のメモリセルから下位バイトのメモリデータＤｏ０〜Ｄｏ７を読み出す。すなわち、図５で説明したように、上位バイトに対する書き込み要求が発生する場合には、上位８個のメモリセルに対する書き込み動作が実行されると共に、下位８個のメモリセルに対する読み出し動作が予備的に実行される。
【００７２】
時刻ｔ１２から始まる第２の期間Ｐ１２では、時刻ｔ１２でアドレス変化が発生した後、アドレスＡ０〜Ａ２０は変化せずに維持されている。そして、期間Ｐ１２の前半期間Ｐ１２ａでは、下位バイトに対する書き込み要求が発生しており、後半期間Ｐ１２ｂでは、下位バイトおよび上位バイトに対する読み出し要求が発生している。具体的には、前半期間Ｐ１２ａでは、ライトイネーブル信号＃ＷＥと下位バイトイネーブル信号＃ＬＢとが共にアクティブ（Ｌレベル）に設定されている。また、後半期間Ｐ１２ｂでは、ライトイネーブル信号＃ＷＥが非アクティブ（Ｈレベル）に設定されており、アウトプットイネーブル信号＃ＯＥと２つのバイトイネーブル信号＃ＵＢ，＃ＬＢとがアクティブ（Ｌレベル）に設定されている。
【００７３】
前半期間Ｐ１２ａの動作は、期間Ｐ１１の動作とほぼ同様である。ただし、前半期間Ｐ１２ａでは、下位バイトに対する書き込み要求が発生しているため、下位バイトライトゲート信号ＬＢＷＴ（図７（ｌ））が発生している。また、下位バイトライトゲート信号ＬＢＷＴが発生すると共に、上位バイトリードゲート信号ＵＢＲＤ（図７（ｏ））が発生している。
【００７４】
後半期間Ｐ１２ｂでは、下位バイトおよび上位バイトに対する読み出し要求が発生しているが、この読み出し要求は、アドレス変化を伴っていない。このため、読み出し要求に応じて、メモリセルアレイに対する読み出し動作は実行されない。具体的には、アドレス変化を伴わない場合には、ＡＴＤ信号が発生しない。このとき、リード実施信号＃ＥＸＲ（図７（ｇ））は非アクティブのまま維持されるため、ワード線ＷＬは、非活性化状態のまま維持される。また、列イネーブル信号＃ＣＥも非アクティブのまま維持されるため、リードゲート信号ＵＢＲＤ，ＬＢＲＤは発生しない。
【００７５】
しかしながら、図７では、前半期間Ｐ１２ａにおいて、下位バイトに対する書き込み要求に応じて、下位バイトの書き込み動作が行われると共に、下位バイトの入力データＤｉ０〜Ｄｉ７が下位バイト入出力回路２１０内の第２のラッチ回路２１６に保持されている。さらに、図７では、前半期間Ｐ１２ａにおいて、下位バイトに対する書き込み要求に応じて、上位バイトの読み出し動作が予備的に行われている。このため、上位バイトのメモリデータＤｏ８〜Ｄｏ１５がメモリセルアレイ内から読み出され、上位バイト入出力回路２２０内の第２のラッチ回路２２６に保持されている。
【００７６】
これにより、後半期間Ｐ１２ｂにおいて、下位バイトおよび上位バイトに対する読み出し要求に応じて、正しいデータを出力することが可能となる。具体的には、後半期間Ｐ１２ｂでは、前半期間Ｐ１２ａで保持された下位バイトの入力データＤｉ０〜Ｄｉ７がメモリチップ１００から出力されると共に、前半期間Ｐ１２ａで予備的に読み出されて保持された上位バイトのメモリデータＤｏ８〜Ｄｏ１５がメモリチップ１００から出力される。
【００７７】
図８は、下位バイトおよび上位バイトに対する書き込み要求が発生した後に、下位バイトおよび上位バイトに対する読み出し要求が発生した場合の動作を示している。なお、時刻ｔ２１から始まる期間Ｐ２１の動作は、図７の期間Ｐ１１における動作と同じである。
【００７８】
時刻ｔ２２から始まる第２の期間Ｐ２２では、時刻ｔ２２でアドレス変化が発生した後、アドレスＡ０〜Ａ２０は変化せずに維持されている。そして、期間Ｐ２２の前半期間Ｐ２２ａでは、下位バイトおよび上位バイトに対する書き込み要求が発生しており、後半期間Ｐ２２ｂでは、下位バイトおよび上位バイトに対する読み出し要求が発生している。具体的には、前半期間Ｐ２２ａでは、ライトイネーブル信号＃ＷＥと２つのバイトイネーブル信号＃ＬＢ，＃ＵＢとがアクティブ（Ｌレベル）に設定されている。また、後半期間Ｐ２２ｂでは、ライトイネーブル信号＃ＷＥが非アクティブ（Ｈレベル）に設定されており、アウトプットイネーブル信号＃ＯＥと２つのバイトイネーブル信号＃ＵＢ，＃ＬＢとがアクティブ（Ｌレベル）に設定されている。
【００７９】
前半期間Ｐ２２ａでは、下位バイトに対する書き込み要求に応じて、下位バイトライトゲート信号ＬＢＷＴが発生すると共に、上位バイトに対する書き込み要求に応じて、上位バイトライトゲート信号ＵＢＷＴが発生する。すなわち、図５で説明したように、下位バイトおよび上位バイトに対する書き込み要求が発生する場合には、１６個のメモリセルに対する書き込み動作が実行される。
【００８０】
後半期間Ｐ２２ｂでは、下位バイトおよび上位バイトに対する読み出し要求が発生しているが、この読み出し要求は、アドレス変化を伴っていない。このため、読み出し要求に応じたメモリセルアレイに対する読み出し動作は実行されない。
【００８１】
しかしながら、図８では、前半期間Ｐ２２ａにおいて、下位バイトに対する書き込み要求に応じて、下位バイトの書き込み動作が行われると共に、下位バイトの入力データＤｉ０〜Ｄｉ７が下位バイト入出力回路２１０内の第２のラッチ回路２１６に保持されている。また、上位バイトに対する書き込み要求に応じて、上位バイトの書き込み動作が行われると共に、上位バイトの入力データＤｉ８〜Ｄｉ１５が上位バイト入出力回路２２０内の第２のラッチ回路２２６に保持されている。
【００８２】
これにより、後半期間Ｐ２２ｂにおいて、下位バイトおよび上位バイトに対する読み出し要求に応じて、正しいデータを出力することが可能となる。具体的には、後半期間Ｐ２２ｂでは、前半期間Ｐ２２ａで保持された下位バイトの入力データＤｉ０〜Ｄｉ７がメモリチップ１００から出力されると共に、前半期間Ｐ２２ａで保持された上位バイトの入力データＤｉ８〜Ｄｉ１５がメモリチップ１００から出力される。
【００８３】
図９は、上位バイトに対する読み出し要求が発生した後に、下位バイトに対する読み出し要求が発生した場合の動作を示している。なお、時刻ｔ３１から始まる期間Ｐ３１の動作は、図７の期間Ｐ１１における動作と同じである。
【００８４】
時刻ｔ３２から始まる第２の期間Ｐ３２では、時刻ｔ３２でアドレス変化が発生した後、アドレスＡ０〜Ａ２０は変化せずに維持されている。そして、期間Ｐ３２の前半期間Ｐ３２ａでは、上位バイトに対する読み出し要求が発生しており、後半期間Ｐ３２ｂでは、下位バイトに対する読み出し要求が発生している。具体的には、前半期間Ｐ３２ａでは、ライトイネーブル信号＃ＷＥが非アクティブ（Ｈレベル）に設定されており、アウトプットイネーブル信号＃ＯＥと上位バイトイネーブル信号＃ＵＢとがアクティブ（Ｌレベル）に設定されている。また、後半期間Ｐ３２ｂでは、ライトイネーブル信号＃ＷＥが非アクティブ（Ｈレベル）に設定されており、アウトプットイネーブル信号＃ＯＥと下位バイトイネーブル信号＃ＬＢとがアクティブ（Ｌレベル）に設定されている。
【００８５】
前半期間Ｐ３２ａでは、ＡＴＤ信号の立ち下がりエッジでライトイネーブル信号＃ＷＥがＨレベル（非アクティブ）であるため、メモリセルアレイに対する読み出し動作が開始される。具体的には、リード実施信号＃ＥＸＲがＬレベル（アクティブ）に設定される。リード実施信号＃ＥＸＲがＬレベルに設定されると、行アドレスＡ９〜Ａ２０によって１本のワード線ＷＬが活性化される。また、リード実施信号＃ＥＸＲが発生すると、列イネーブル信号＃ＣＥがアクティブに設定され、この結果、パルス状の上位バイトリードゲート信号ＵＢＲＤが発生する。このとき、列アドレスＡ０〜Ａ８によって選択可能な１６組のビット線対の候補のうち、上位８組のビット線対が選択される。また、リードアンプ２８ａは、選択された上位８組のビット線対を介して、上位８個のメモリセルから上位バイトのメモリデータＤｏ８〜Ｄｏ１５を読み出す。このようにして、上位バイトに対する読み出し動作が実行される。
【００８６】
ところで、図９では、前半期間Ｐ３２ａにおける上位バイトに対する読み出し要求の発生に応じて、上位バイトリードゲート信号ＵＢＲＤが発生すると共に、下位バイトリードゲート信号ＬＢＲＤが発生している。このとき、リードアンプ２８ａは、下位８組のビット線対を介して、下位８個のメモリセルから下位バイトのメモリデータＤｏ０〜Ｄｏ７を読み出す。すなわち、図５で説明したように、上位バイトに対する読み出し要求が発生する場合には、上位８個のメモリセルに対する読み出し動作が実行されると共に、下位８個のメモリセルに対する読み出し動作が予備的に実行される。
【００８７】
後半期間Ｐ３２ｂでは、下位バイトに対する読み出し要求が発生しているが、この読み出し要求は、アドレス変化を伴っていない。このため、読み出し要求に応じたメモリセルアレイに対する読み出し動作は実行されない。
【００８８】
しかしながら、図９では、前半期間Ｐ３２ａにおいて、上位バイトに対する読み出し要求に応じて、上位バイトの読み出し動作が行われると共に、下位バイトの読み出し動作が行われている。このため、下位バイトのメモリデータＤｏ０〜Ｄｏ７がメモリセルアレイ内から読み出され、下位バイト入出力回路２１０内の第２のラッチ回路２１６に保持されている。
【００８９】
これにより、後半期間Ｐ３２ｂにおいて、下位バイトに対する読み出し要求に応じて、正しいデータを出力することが可能となる。具体的には、後半期間Ｐ３２ｂでは、前半期間Ｐ３２ａで読み出されて保持された下位バイトのデータＤｏ０〜Ｄｏ７がメモリチップ１００から出力される。
【００９０】
なお、図９では、後半期間Ｐ３２ｂにおいて、下位バイトに対する読み出し要求のみが発生しているが、さらに上位バイトに対する読み出し要求が発生する場合にも、正しいデータを出力することができる。これは、前半期間Ｐ３２ａにおいて、上位バイトに対する読み出し要求に応じて、上位バイトの読み出し動作が行われる際に、上位バイトのメモリデータＤｏ８〜Ｄｏ１５が上位バイト入出力回路２２０内の第２のラッチ回路２２６に保持されるためである。
【００９１】
図７，図８で説明したように、本実施例では、第１のバイトに対する書き込み要求が発生する場合には、現行アドレスに従って選択される１６個のメモリセルのうち、第１のバイトに対応する８個のメモリセルに対し、第１のデータの書き込み動作が実行されると共に、第１のデータはデータ入出力バッファ４０内の第２のラッチ回路２１６または２２６に保持される。このため、その後、現行アドレスが維持された状態で、第１のバイトに対する読み出し要求が発生する場合には、保持された第１のデータを外部へ出力させることができる。
【００９２】
また、図７，図９で説明したように、本実施例では、第１のバイトに対する書き込み要求または読み出し要求が発生する場合には、現行アドレスに従って選択される１６個のメモリセルのうち、第１のバイトに対応する８個のメモリセルに対し、第１のデータの書き込み動作または読み出し動作が実行される。また、このとき、第２のバイトに対応する他の８個のメモリセルに対し、第２のデータの読み出し動作が予備的に実行される。そして、読み出された第２のデータは、データ入出力バッファ４０内の第２のラッチ回路２１６または２２６に保持される。このため、その後、現行アドレスが維持された状態で、第２のバイトに対する読み出し要求が発生する場合には、保持された第２のデータを外部へ出力させることができる。
【００９３】
このように、本実施例では、アドレス変化を伴わない読み出し要求に応じて、読み出し動作を実行せずに、正しいデータを外部へ出力することができる。換言すれば、メモリセルに対する読み出し動作は、アドレス変化を伴う読み出し要求が発生したときのみに実行されればよく、アドレス変化を伴わずに読み出し要求が発生する場合には、メモリセルに対する読み出し動作を省略することができる。
【００９４】
Ｄ．電子機器への適用例：
図１０は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機７００は、本体部７１０と、蓋部７２０とを備えている。本体部７１０には、キーボード７１２と、液晶表示部７１４と、受話部７１６と、本体アンテナ部７１８とが設けられている。また、蓋部７２０には、送話部７２２が設けられている。
【００９５】
図１１は、図１０の携帯電話機７００の電気的構成を示すブロック図である。ＣＰＵ７３０には、バスラインを介して、キーボード７１２と、液晶表示部７１４を駆動するためのＬＣＤドライバ７３２と、ＳＲＡＭ７４０と、ＶＳＲＡＭ７４２と、ＥＥＰＲＯＭ７４４とが接続されている。
【００９６】
ＳＲＡＭ７４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＳＲＡＭ７４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ７４２（擬似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、上述したメモリチップ１００を採用することができる。ＥＥＰＲＯＭ７４４は、携帯電話機７００の各種の設定値を格納するために利用される。
【００９７】
携帯電話機７００の動作を一時的に停止させるときには、ＶＳＲＡＭ７４２をスタンバイ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ７４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ７４２内のデータを消失させずに保持しておくことが可能である。特に、本実施例のメモリチップ１００は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。また、本実施例のメモリチップ１００は、リフレッシュ動作を意識する必要がないので、ＳＲＡＭと同様に用いることができるという利点がある。
【００９８】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００９９】
（１）上記実施例では、２つのバイトイネーブル信号＃ＬＢ，＃ＵＢが用いられているが、これに代えて、３以上のより多数のバイトイネーブル信号が用いられるようにしてもよい。この場合には、アクティブであるバイトイネーブル信号によって指定されるバイトに対して書き込み動作または読み出し動作を実行し、非アクティブであるバイトイネーブル信号によって指定されるバイトに対して読み出し動作を実行するのが好ましい。
【０１００】
また、上記実施例では、２つのバイトイネーブル信号＃ＬＢ，＃ＵＢが用いられているが、これに代えて、１つのバイトイネーブル信号が用いられるようにしてもよい。例えば、下位バイトイネーブル信号＃ＬＢのみを用いる場合には、信号＃ＬＢがアクティブである場合には、下位バイトの入出力が指定され、信号＃ＬＢが非アクティブである場合には、下位バイトおよび上位バイトの双方の入出力が指定される。下位バイトに対する書き込み要求（すなわち、信号＃ＬＢがアクティブ）が発生する場合には、下位バイトに対する書き込み動作を実行すると共に、上位バイトに対する読み出し動作を予備的に実行する。そして、その後、アドレズ変化を伴わない下位バイトおよび上位バイトに対する読み出し要求（すなわち、信号＃ＬＢが非アクティブ）が発生する場合には、読み出し動作を実行せずに、下位バイトのデータとして、保持された入力データを出力し、上位バイトのデータとして、予備的に読み出されて保持されたメモリデータを出力すればよい。
【０１０１】
一般には、書き込み要求または読み出し要求が発生し、かつ、第１のデータ群の指定要求が発生する第１の場合には、第１のメモリセル群に対して第１のデータ群の書き込み動作または読み出し動作を実行すると共に、第１のメモリセル群以外の第２のメモリセル群に対し、第２のデータ群の読み出し動作を予備的に実行すればよい。そして、現行アドレスが維持された状態で、読み出し要求が発生し、かつ、第２のデータ群の指定要求が発生する第２の場合には、第２のメモリセル群に対する読み出し動作を実行せずに、予備的に読み出されて保持された第２のデータ群を外部へ出力させればよい。
【０１０２】
（２）上記実施例では、２つのバイトイネーブル信号＃ＵＢ，＃ＬＢが用いられているが、バイトイネーブル信号は省略可能である。この場合には、外部からの書き込み要求に応じて、書き込み動作を実行すると共に、入力されたデータを保持するようにすればよい。こうすれば、その後、アドレス変化を伴わない外部からの読み出し要求に応じて、保持されたデータを出力することができる。
【０１０３】
一般には、書き込み要求が発生する第１の場合には、現行アドレスに従って選択される１組のメモリセルに対し、外部から入力されたデータの書き込み動作を実行すると共に、該データを保持部に保持させればよい。そして、現行アドレスが維持された状態で読み出し要求が発生する第２の場合には、１組のメモリセルに対する読み出し動作を実行せずに、保持部に保持されたデータを外部へ出力させればよい。
【０１０４】
（３）上記実施例では、本発明を擬似ＳＲＡＭに適用した場合について説明したが、本発明は、他のタイプのメモリ装置、例えば、ＳＲＡＭにも適用可能である。
【図面の簡単な説明】
【図１】 メモリチップ１００の端子の構成を示す説明図である。
【図２】 チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１００の動作状態の区分を示す説明図である。
【図３】 メモリチップ１００の動作の概要を示すタイミングチャートである。
【図４】 メモリチップ１００内部の全体構成を示すブロック図である。
【図５】 外部アクセス要求が発生した場合のメモリセルアレイに対する動作を示す説明図である。
【図６】 図４のデータ入出力バッファ４０の内部構成の一例を示すブロック図である。
【図７】 アドレス変化を伴わない読み出し要求が発生する場合の動作を示すタイミングチャートである。
【図８】 アドレス変化を伴わない読み出し要求が発生する場合の動作を示すタイミングチャートである。
【図９】 アドレス変化を伴わない読み出し要求が発生する場合の動作を示すタイミングチャートである。
【図１０】 本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。
【図１１】 図１０の携帯電話機７００の電気的構成を示すブロック図である。
【符号の説明】
２０…メモリブロック
２２…メモリセルアレイ
２４…行デコーダ
２６…列デコーダ
２８…ゲート
２８ａ…リードアンプ
２８ｂ…ライトドライバ
３０…アドレスバッファ
４０…データ入出力バッファ
５０…バッファブロック
５２，５４，５６…バッファ
６０…アドレス遷移検出回路（ＡＴＤ回路）
７０…リフレッシュ要求回路
７２…リフレッシュタイマ
８０…行コントローラ
９０…列コントローラ
１００…メモリチップ
２１０…下位バイト入出力回路
２１１…反転入力型のＡＮＤゲート
２１２…第１のラッチ回路
２１４…スイッチ回路
２１５…ＯＲゲート
２１６…第２のラッチ回路
２１７…反転入力型のＡＮＤゲート
２１８…バッファ回路
２２０…上位バイト入出力回路
２２１…反転入力型のＡＮＤゲート
２２２…第１のラッチ回路
２２４…スイッチ回路
２２５…ＯＲゲート
２２６…第２のラッチ回路
２２７…反転入力型のＡＮＤゲート
２２８…バッファ回路
７００…携帯電話機
７１０…本体部
７１２…キーボード
７１４…液晶表示部
７１６…受話部
７１８…本体アンテナ部
７２０…蓋部
７２２…送話部
７３０…ＣＰＵ
７３２…ＬＣＤドライバ
７４０…ＳＲＡＭ
７４２…ＶＳＲＡＭ
７４４…ＥＥＰＲＯＭ
【発明の属する技術分野】
この発明は、半導体メモリ装置における読み出し制御に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、ＤＲＡＭやＳＲＡＭが用いられている。良く知られているように、ＤＲＡＭは、ＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭは、リフレッシュ動作が不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えた半導体メモリ装置として、擬似ＳＲＡＭ（ＶＳＲＡＭあるいはＰＳＲＡＭと呼ばれる）が知られている。擬似ＳＲＡＭは、ＤＲＡＭと同じダイナミック型メモリセルを含むメモリセルアレイを備えているとともに、リフレッシュコントローラを内蔵しており、リフレッシュ動作を内部で実行している。このため、擬似ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに擬似ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。このような擬似ＳＲＡＭの特徴は、「リフレッシュの透過性」と呼ばれる。
【０００４】
なお、擬似ＳＲＡＭについては、例えば、本願出願人によって開示された特許文献１に記載されている。
【特許文献１】
特開２００２−１３３８６５号公報
【０００５】
【発明が解決しようとする課題】
ところで、従来の擬似ＳＲＡＭでは、メモリセルアレイに対する読み出し動作は、アドレス変化を伴う読み出し要求に応じて実行されている。具体的には、従来の擬似ＳＲＡＭは、外部からの読み出し要求がアドレス変化を伴っている場合にのみ、読み出し要求が発生したと判断し、読み出し動作を実行している。そして、外部からの読み出し要求がアドレス変化を伴っていない場合には、読み出し要求が発生したと判断されず、読み出し動作は実行されない。例えば、書き込み要求が発生した後に、アドレス変化を伴わない読み出し要求が発生した場合には、書き込み要求に応じた書き込み動作は実行されるが、後発の読み出し要求に応じた読み出し動作は実行されない。このため、上記のような場合には、従来の擬似ＳＲＡＭは、後発の読み出し要求に応じて、データを出力することができなかった。
【０００６】
また、擬似ＳＲＡＭでは、上記のように、データを出力させる際には、アドレス変化を発生させて読み出し動作を実行する必要があるが、ＳＲＡＭでは、アドレス変化を発生させる必要がない。このため、擬似ＳＲＡＭにおいて、アドレス変化を伴わずに読み出し要求が発生する場合にも、データを出力したいという要望があった。
【０００７】
この発明は、上述した従来の課題を解決するためになされたものであり、半導体メモリ装置において、アドレス変化を伴わない読み出し要求が発生した場合に、データを出力することができる技術を提供することを目的とする。
【０００８】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の擬似スタティックメモリ装置は、
複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルのうちの上位バイト及び下位バイトに対応する１組のメモリセルを指定するためのアドレスが入力されるアドレスバッファと、
前記アドレスに従って選択される前記上位バイト及び下位バイトに対応する１組のメモリセルに対応して、上位バイト及び下位バイトから成る１組のデータを入出力するためのデータ入出力バッファと、
アウトプットイネーブル信号、ライトイネーブル信号、下位バイトイネーブル信号及び上位バイトイネーブル信号を含む制御信号が入力されるバッファブロックと、
前記アドレスに変化があるか否かを検出し、変化が検出されたときに、アドレス遷移検出信号を発生するアドレス遷移検出回路と、
前記ライトイネーブル信号がアクティブの書き込み要求の発生時に、前記アドレス遷移検出信号の有無とは無関係に、前記下位バイトイネーブル信号または前記上位バイトイネーブル信号がアクティブの下位バイトまたは上位バイトを指定している際には、下位バイトライトゲート信号を発生すると共に、上位バイトリードゲート信号を発生するか、または、上位バイトライトゲート信号を発生すると共に、下位バイトリードゲート信号を発生し、前記ライトイネーブル信号がアクティブの書き込み要求の発生時に、前記アドレス遷移検出信号の有無とは無関係に、前記下位バイトイネーブル信号及び前記上位バイトイネーブル信号がアクティブの下位バイト及び上位バイトを指定している際には、下位バイトライトゲート信号を発生すると共に、上位バイトライトゲート信号を発生し、前記ライトイネーブル信号が非アクティブの読み出し要求の発生時に、前記アドレス遷移検出信号の発生が有る場合であって、前記下位バイトイネーブル信号及び前記上位バイトイネーブル信号がアクティブ／非アクティブに依らず、下位バイトリードゲート信号を発生すると共に、上位バイトリードゲート信号を発生するコントローラと、
前記下位バイトライトゲート信号が発生した場合に、前記下位バイトに対応するメモリセルに前記下位バイトのデータを書き込み、前記上位バイトライトゲート信号が発生した場合に、前記上位バイトに対応するメモリセルに前記上位バイトのデータを書き込むライトドライバと、
前記下位バイトリードゲート信号が発生した場合に、前記下位バイトに対応するメモリセルから前記下位バイトのデータを読み出し、前記上位バイトリードゲート信号が発生した場合に、前記上位バイトに対応するメモリセルから前記上位バイトのデータを読み出すリードアンプと、
を備えた擬似スタティックメモリ装置であって、
前記データ入出力バッファは、下位バイト入出力回路と上位バイト入出力回路とを備え、
前記下位バイト入出力回路は、
前記下位バイトライトゲート信号の発生に応じて、前記ライトドライバが前記下位バイトのデータを書き込む場合に、書き込まれる前記下位バイトのデータを保持し、前記下位バイトリードゲート信号の発生に応じて、前記リードアンプが前記下位のバイトデータの読み出しを行う場合に、読み出された前記下位バイトのデータを保持するラッチ回路と、
前記ライトイネーブル信号が非アクティブの読み出し要求の発生時に、前記アドレス遷移検出信号の発生が無い場合であって、前記アウトプットイネーブル信号がアクティブで、前記下位バイトイネーブル信号がアクティブの下位バイトを指定している際に、前記ラッチ回路に保持されているデータを下位バイト入出力端子から出力するバッファ回路と、
を備え、
前記上位バイト入出力回路は、
前記上位バイトライトゲート信号の発生に応じて、前記ライトドライバが前記上位バイ トのデータを書き込む場合に、書き込まれる前記上位バイトのデータを保持し、前記上位バイトリードゲート信号の発生に応じて、前記リードアンプが前記上位のバイトデータの読み出しを行う場合に、読み出された前記上位バイトのデータを保持するラッチ回路と、
前記ライトイネーブル信号が非アクティブの読み出し要求の発生時に、前記アドレス遷移検出信号の発生が無い場合であって、前記アウトプットイネーブル信号がアクティブで、前記上位バイトイネーブル信号がアクティブの上位バイトを指定している際に、前記ラッチ回路に保持されているデータを上位バイト入出力端子から出力するバッファ回路と、
を備えることを要旨とする。
【０００９】
このように、本発明の擬似スタティックメモリ装置では、下位バイト入出力回路において、バッファ回路は、ライトイネーブル信号が非アクティブの読み出し要求の発生時に、アドレス遷移検出信号の発生が無い場合であって、アウトプットイネーブル信号がアクティブで、下位バイトイネーブル信号がアクティブの下位バイトを指定している際に、ラッチ回路に保持されているデータを下位バイト入出力端子から出力し、また、上位バイト入出力回路において、バッファ回路は、ライトイネーブル信号が非アクティブの読み出し要求の発生時に、アドレス遷移検出信号の発生が無い場合であって、アウトプットイネーブル信号がアクティブで、上位バイトイネーブル信号がアクティブの上位バイトを指定している際に、ラッチ回路に保持されているデータを上位バイト入出力端子から出力するようにしている。
従って、この装置では、アドレス変化を伴わない読み出し要求に応じて、読み出し動作を実行せずに、正しいデータを外部へ出力することができる。
【００１６】
なお、本発明は、種々の形態で実現することが可能であり、例えば、擬似スタティックメモリ装置と制御装置とを備えた半導体メモリシステム、擬似スタティックメモリ装置の読み出し制御方法、および、擬似スタティックメモリ装置を備えた電子機器等の形態で実現することができる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．メモリチップの端子構成と動作状態の概要：
Ｂ．メモリチップ内部の全体構成：
Ｃ．外部からの読み出し要求に応じた読み出し制御：
Ｄ．電子機器への適用例：
【００１８】
Ａ．メモリチップの端子構成と動作状態の概要：
図１は、メモリチップ１００の端子の構成を示す説明図である。メモリチップ１００は、以下のような端子を有している。
【００１９】
Ａ０〜Ａ２０：アドレス入力端子（２１本），
＃ＣＳ：チップセレクト入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子，
＃ＬＢ：下位バイトイネーブル入力端子，
＃ＵＢ：上位バイトイネーブル入力端子，
Ｄ０〜Ｄ１５：入出力データ端子（１６本）。
【００２０】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ２０と入出力データ端子Ｄ０〜Ｄ１５とはそれぞれ複数本設けられているが、図１では簡略化して描かれている。
【００２１】
このメモリチップ１００は、通常の非同期型ＳＲＡＭと同じ手順でアクセスすることが可能な擬似ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただし、ＳＲＡＭと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ１００には、リフレッシュタイマ７２を含むリフレッシュコントローラが内蔵されている。なお、本明細書では、外部装置（制御装置）からのデータの読み出しや書き込みの動作を「外部アクセス」と呼び、内蔵されたリフレッシュコントローラによるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ。
【００２２】
２１ビットのアドレスＡ０〜Ａ２０は、２Ｍワードのアドレスを指定する。また、入出力データＤ０〜Ｄ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ２０の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＤ０〜Ｄ１５を入出力することができる。この説明からも分かるように、メモリチップ１００は、３２Ｍビットのメモリセルを有している。なお、本実施例では、２１ビットのアドレスＡ０〜Ａ２０のうち、上位１２ビットＡ９〜Ａ２０が行アドレスとして用いられ、下位９ビットＡ０〜Ａ８が列アドレスとして用いられる。
【００２３】
メモリチップ１００の内部には、アドレスが変化したことを検出するためのアドレス遷移検出回路（ＡＴＤ回路）６０が設けられている。アドレス遷移検出回路６０は、２１ビットのアドレスＡ０〜Ａ２０のうちのいずれか１ビット以上が変化した場合に、アドレス遷移検出信号（以下、ＡＴＤ信号と呼ぶ）を生成する。メモリチップ１００内の回路は、ＡＴＤ信号に基づいて動作する。
【００２４】
チップセレクト信号＃ＣＳは、メモリチップ１００の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１００の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２５】
チップセレクト信号＃ＣＳがＬレベル（アクティブ）のときは、リード／ライト・オペレーションサイクル（単に「オペレーションサイクル」または「リード／ライトサイクル」とも呼ばれる）が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。
【００２６】
チップセレクト信号＃ＣＳがＨレベル（非アクティブ）のときは、メモリチップ１００はスタンバイ状態に設定される。スタンバイ状態では、外部アクセスの実行が禁止されるため、すべてのワード線は非活性状態とされる。ただし、内部リフレッシュが行われるときには、リフレッシュアドレスで指定されたワード線は活性化される。
【００２７】
リフレッシュ動作は、オペレーションサイクルでは第１のリフレッシュモードに従って実行され、スタンバイ状態では第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュタイマ７２がリフレッシュタイミング信号を発生した後に、外部アクセスが実行されていないことを条件にリフレッシュ動作が開始される。第２のリフレッシュモードでは、リフレッシュタイマ７２がリフレッシュタイミング信号を発生すると直ちにリフレッシュ動作が開始される。このように、メモリチップ１００は、２つの動作状態のそれぞれに適したリフレッシュモードに従ってリフレッシュを実行する。
【００２８】
オペレーションサイクルにおいては、ライトイネーブル信号＃ＷＥがアクティブ（Ｌレベル）に設定されるとライトサイクルが実行される。また、ライトイネーブル信号＃ＷＥが非アクティブ（Ｈレベル）に設定されると共に、アウトプットイネーブル信号＃ＯＥがアクティブ（Ｌレベル）に設定されるとリードサイクルが実行される。下位バイトイネーブル信号＃ＬＢや上位バイトイネーブル入力信号＃ＵＢは、１ワード（１６ビット）の下位バイトと上位バイトとのうちのいずれか１バイトのみに関して入出力を行うための制御信号である。例えば、下位バイトイネーブル信号＃ＬＢをアクティブ（Ｌレベル）に設定し、上位バイトイネーブル信号＃ＵＢを非アクティブ（Ｈレベル）に設定すると、１ワードの下位バイトのみに関して入出力が行われる。なお、図１では、電源端子は省略されている。
【００２９】
図３は、メモリチップ１００の動作の概要を示すタイミングチャートである。図２に示す２つの動作状態（オペレーション、スタンバイ）のいずれであるかは、チップセレクト信号＃ＣＳの変化に応じて、随時判断される。
【００３０】
図３の最初の３つのサイクルは、オペレーションサイクルである。オペレーションサイクルでは、ライトイネーブル信号＃ＷＥとアウトプットイネーブル＃ＯＥとのレベルに応じて読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。なお、ＡＴＤ信号の最短周期Ｔｃ（すなわち、アドレスＡ０〜Ａ２０の変化の最短周期）は、このメモリチップ１００のサイクルタイム（「サイクル周期」とも呼ばれる）に相当する。サイクルタイムＴｃは、例えば約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３１】
チップセレクト信号＃ＣＳがＨレベルに立ち上がると、メモリチップ１００はスタンバイ状態に設定される。スタンバイ状態では、図３（ａ）に示すように、ＡＴＤ信号は生成されない。
【００３２】
Ｂ．メモリチップ内部の全体構成：
図４は、メモリチップ１００内部の全体構成を示すブロック図である。メモリチップ１００は、メモリブロック２０と、アドレスバッファ３０と、データ入出力バッファ４０と、を備えている。また、メモリチップ１００は、バッファブロック５０と、ＡＴＤ回路６０と、リフレッシュタイマ７２を含むリフレッシュ要求回路７０と、行コントローラ８０と、列コントローラ９０と、を備えている。
【００３３】
なお、行コントローラ８０と列コントローラ９０とが、外部アクセス動作を制御するアクセスコントローラとして機能し、リフレッシュ要求回路７０と行コントローラ８０とが、内部リフレッシュ動作を制御するリフレッシュコントローラとして機能する。
【００３４】
メモリブロック２０は、メモリセルアレイ２２と、行デコーダ２４と、列デコーダ２６と、ゲート２８と、を備えている。メモリセルアレイ２２の構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、メモリセルアレイ２２は、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線ＷＬとビット線対（データ線対とも呼ばれる）ＣＳＬとが接続されている。行デコーダ２４は、行ドライバを含んでおり、与えられる行アドレスＡ９〜Ａ２０に従ってメモリセルアレイ２２内の複数本（４０９６本）のワード線のうちの１本を選択して活性化する。列デコーダ２６は、列ドライバを含んでおり、与えられる列アドレスＡ０〜Ａ８に従ってメモリセルアレイ２２内の複数組（５１２×１６組）のビット線対のうちの１ワード（１６ビット）分のビット線対を同時に選択する。また、ゲート２８は、リードアンプ（読み出し回路）２８ａとライトドライバ（書き込み回路）２８ｂとを含んでおり、データ入出力バッファ４０とメモリセルアレイ２２との間のデータのやり取りを可能とする。なお、メモリブロック２０内には、図示しないプリチャージ回路やセンスアンプなども設けられている。
【００３５】
アドレスバッファ３０は、外部装置から与えられた２１ビットのアドレスＡ０〜Ａ２０と、リフレッシュ要求回路７０から与えられた１２ビットのリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０と、のうちの一方を選択して他の内部回路に供給する回路である。アドレスバッファ３０は、行コントローラ８０から与えられるアドレス選択信号ＡＤＳＬに従って、２種類のアドレスＡ０〜Ａ２０，ＲＦＡ９〜ＲＦＡ２０のうちの一方を選択して、選択されたアドレスを内部アドレスＩｎｔＡＤとして出力する。
【００３６】
具体的には、外部アクセスが実行される場合には、内部アドレスＩｎｔＡＤとしてアドレスＡ０〜Ａ２０が選択される。このとき、１２ビットの行アドレスＲｏｗＡＤ（Ａ９〜Ａ２０）と９ビットの列アドレスＣｏｌＡＤ（Ａ０〜Ａ８）とによって、１ワード（１６ビット）分のメモリセルが選択される。そして、選択されたメモリセルに対応する１ワード（１６ビット）分のデータが、データ入出力バッファ４０を介して読み出され、あるいは書き込まれる。
【００３７】
一方、内部リフレッシュが実行される場合には、内部アドレスＩｎｔＡＤとしてリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０が選択される。このとき、１２ビットの行アドレスＲｏｗＡＤ（ＲＦＡ９〜ＲＦＡ２０）によって、１本のワード線が選択され、選択されたワード線に接続されたメモリセルに対するリフレッシュが実行される。
【００３８】
バッファブロック５０は、３つのバッファ５２，５４，５６を備えている。第１のバッファ５２には、ライトイネーブル信号＃ＷＥが入力されている。第２のバッファ５４には、下位バイトイネーブル信号＃ＬＢと上位バイトイネーブル信号＃ＵＢとが入力されている。第３のバッファ５６には、アウトプットイネーブル信号＃ＯＥが入力されている。また、各バッファ５２，５４，５６には、チップセレクト信号＃ＣＳが供給されている。各バッファ５２，５４，５６は、チップセレクト信号＃ＣＳがアクティブ（Ｌレベル）の場合（オペレーションサイクル）に、各イネーブル信号＃ＷＥ，＃ＬＢ，＃ＵＢ，＃ＯＥを他の内部回路に向けて出力する。
【００３９】
ＡＴＤ回路６０は、外部装置から供給された２１ビットのアドレスＡ０〜Ａ２０のうちのいずれか１ビット以上に変化があるか否か検出し、変化が検出されたときには、図３（ａ）に示すようなパルス状のＡＴＤ信号を発生させる。ＡＴＤ信号は、メモリチップ内部の動作タイミングの決定に利用される。
【００４０】
リフレッシュ要求回路７０は、リフレッシュタイマ７２を含んでいる。リフレッシュタイマ７２は、例えば、リングオシレータで構成されており、リフレッシュ周期は、例えば、約３２μｓに設定されている。リフレッシュ要求回路７０は、リフレッシュタイマ７２から出力されるリフレッシュタイミング信号を用いて、リフレッシュの実行要求を示すリフレッシュ要求信号ＲＦＲＱを発生させる。また、リフレッシュ要求回路７０は、１２ビットのカウンタ（図示せず）を備えており、リフレッシュタイミング信号の発生に応じて、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０を発生させる。
【００４１】
行コントローラ８０と列コントローラ９０とは、外部アクセスを制御する。より具体的には、行コントローラ８０と列コントローラ９０とは、外部からのアクセス要求（書き込み要求または読み出し要求）に応じて、リフレッシュ動作と干渉しないように、メモリセルアレイに対する外部アクセス動作（書き込み動作または読み出し動作）を実行する。また、行コントローラ８０は、内部リフレッシュを制御する。より具体的には、行コントローラ８０は、内部で発生するリフレッシュ要求に応じて、外部アクセス動作と干渉しないように、メモリセルアレイに対するリフレッシュ動作を実行する。この説明からも分かるように、行コントローラ８０は、外部アクセスと内部リフレッシュとを調停する。
【００４２】
行コントローラ８０には、ＡＴＤ信号とライトイネーブル信号＃ＷＥとリフレッシュ要求信号ＲＦＲＱとが与えられており、行コントローラ８０は、これらの信号に応じて、ライト実施信号＃ＥＸＷとリード実施信号＃ＥＸＲとリフレッシュ実施信号＃ＲＦと列イネーブル信号＃ＣＥとを出力する。なお、行コントローラ８０による外部アクセスと内部リフレッシュとの調停は、３つの実施信号＃ＥＸＷ，＃ＥＸＲ，＃ＲＦの信号レベルをそれぞれ設定することによって実現される。また、列イネーブル信号＃ＣＥは、２つの外部アクセス実施信号＃ＥＸＷ，＃ＥＸＲのうちのいずれか一方がアクティブに設定される場合に、アクティブに設定される。
【００４３】
具体的には、行コントローラ８０は、パルス状のＡＴＤ信号の立ち下がりエッジで、ライトイネーブル信号＃ＷＥが非アクティブに設定されている場合には、外部からの読み出し要求が発生していると判断する。そして、ライト実施信号＃ＥＸＷとリフレッシュ実施信号＃ＲＦとが非アクティブに設定されていることを条件に、リード実施信号＃ＥＸＲをアクティブに設定する。
【００４４】
また、行コントローラ８０は、ライトイネーブル信号＃ＷＥがアクティブに設定されると、外部からの書き込み要求が発生していると判断する。そして、リード実施信号＃ＥＸＲとリフレッシュ実施信号＃ＲＦとが非アクティブに設定されていることを条件に、ライト実施信号＃ＥＸＷをアクティブに設定する。なお、本実施例では、ライト実施信号＃ＥＸＷは、ライトイネーブル信号＃ＷＥの立ち上がりエッジが発生した後に、アクティブに設定されるが、ライトイネーブル信号＃ＷＥがアクティブに設定される期間にアクティブに設定されるようにしてもよい。
【００４５】
さらに、行コントローラ８０は、リフレッシュ要求信号ＲＦＲＱがアクティブに設定されると、リフレッシュ要求が発生していると判断する。そして、リード実施信号＃ＥＸＲとライト実施信号＃ＥＸＷとが非アクティブに設定されていることを条件に、リフレッシュ実施信号＃ＲＦをアクティブに設定する。なお、スタンバイ状態では、リード実施信号＃ＥＸＲとライト実施信号＃ＥＸＷとは常に非アクティブであるため、リフレッシュ実施信号＃ＲＦは、リフレッシュ要求信号ＲＦＲＱが発生すると、直ちにアクティブに設定される。
【００４６】
２つの外部アクセス実施信号＃ＥＸＷ，＃ＥＸＲのうちの一方がアクティブに設定される場合には、行デコーダ２４は、行アドレスＲｏｗＡＤ（Ａ９〜Ａ２０）によって指定される１本のワード線を活性化する。このとき、データの書き込みまたは読み出しが実行される。また、リフレッシュ実施信号＃ＲＦがアクティブに設定される場合には、行デコーダ２４は、行アドレスＲｏｗＡＤ（ＲＦＡ９〜ＲＦＡ２０）によって指定される１本のワード線を活性化する。このとき、該ワード線に接続された一行のメモリセルに対してリフレッシュが実行される。
【００４７】
列コントローラ９０には、列イネーブル信号＃ＣＥとライトイネーブル信号＃ＷＥと下位バイトイネーブル信号＃ＬＢと上位バイトイネーブル信号＃ＵＢとが与えられており、列コントローラ９０は、これらの信号に応じて、４種類のゲート信号ＬＢＷＴ，ＵＢＷＴ，ＬＢＲＤ，ＵＢＲＤを発生させる。
【００４８】
具体的には、列コントローラ９０は、列イネーブル信号＃ＣＥがアクティブに設定される場合にのみ、換言すれば、外部アクセス動作が実行される場合にのみ、以下のゲート信号を発生させる。すなわち、ライトイネーブル信号＃ＷＥがアクティブであり、かつ、下位バイトイネーブル信号＃ＬＢがアクティブである場合には、パルス状の下位バイトライトゲート信号ＬＢＷＴが発生する。また、ライトイネーブル信号＃ＷＥがアクティブであり、かつ、上位バイトイネーブル信号＃ＵＢがアクティブである場合には、パルス状の上位バイトライトゲート信号ＵＢＷＴが発生する。同様に、ライトイネーブル信号＃ＷＥが非アクティブであり、かつ、下位バイトイネーブル信号＃ＬＢがアクティブである場合には、パルス状の下位バイトリードゲート信号ＬＢＲＤが発生する。また、ライトイネーブル信号＃ＷＥが非アクティブであり、かつ、上位バイトイネーブル信号＃ＵＢがアクティブである場合には、パルス状の上位バイトリードゲート信号ＵＢＲＤが発生する。
【００４９】
列イネーブル信号＃ＣＥがアクティブに設定される場合には、列デコーダ２６は、列アドレスＣｏｌＡＤ（Ａ０〜Ａ８）とゲート信号ＬＢＷＴ，ＵＢＷＴ，ＬＢＲＤ，ＵＢＲＤとに応じて、複数組のビット線対を選択する。具体的には、列アドレスＣｏｌＡＤ（Ａ０〜Ａ８）によって、１６組のビット線対の候補が決まり、ゲート信号によって、該候補の中から少なくとも８組のビット線対が選択される。例えば、下位バイトライトゲート信号ＬＢＷＴが発生する場合には、１６組のビット線対のうち、下位の８組のビット線対が選択される。また、下位バイトライトゲート信号ＬＢＷＴおよび上位バイトライトゲート信号ＵＢＷＴが発生する場合には、１６組のビット線対が選択される。
【００５０】
列デコーダ２６によってビット線対が選択されると、ゲート２８は、メモリセルアレイに対し、データの書き込みまたは読み出しを実行する。具体的には、リードアンプ２８ａは、２種類のリードゲート信号ＬＢＲＤ，ＵＢＲＤに応じて、バイト毎にデータを読み出す。また、ライトドライバ２８ｂは、２種類のライトゲート信号ＬＢＷＴ，ＵＢＷＴに応じて、バイト毎にデータを書き込む。
【００５１】
Ｃ．外部からの読み出し要求に応じた読み出し制御：
ところで、本実施例では、外部からの書き込み要求が発生する場合（すなわちライトイネーブル信号＃ＷＥがアクティブに設定される場合）には、アドレス変化の有無に関わらず、書き込み要求が発生していると判断され、ライト実施信号＃ＥＸＷをアクティブに設定することが可能となっている。しかしながら、外部からの読み出し要求が発生する場合（すなわちライトイネーブル信号＃ＷＥが非アクティブに設定される場合）には、アドレス変化を伴っていることを条件に、読み出し要求が発生していると判断される。このため、アドレス変化を伴わずに、外部からの読み出し要求が発生した場合には、リード実施信号＃ＥＸＲをアクティブに設定することができない。このため、メモリセルアレイに対する読み出し動作は、実行されない。本実施例では、アドレス変化を伴わずに、外部からの読み出し要求が発生した場合に、メモリセルアレイに対する読み出し動作を実行せずに、データを出力することができるように工夫している。
【００５２】
図５は、外部アクセス要求が発生した場合のメモリセルアレイに対する動作を示す説明図である。ただし、読み出し動作については、アドレス変化を伴う読み出し要求が発生した場合の動作が示されている。
【００５３】
ライトイネーブル信号＃ＷＥがアクティブ（Ｌレベル）である場合には、換言すれば、書き込み要求が発生している場合には、下位バイトイネーブル信号＃ＬＢと上位バイトイネーブル信号＃ＵＢとに応じて、３種類の動作のうちのいずれかの動作が実行される。
【００５４】
具体的には、下位バイトイネーブル信号＃ＬＢおよび上位バイトイネーブル信号＃ＵＢが共にアクティブ（Ｌレベル）である場合には、上位バイトおよび下位バイトに対応する１６個のメモリセルに対して書き込み動作が実行される。
【００５５】
下位バイトイネーブル信号＃ＬＢがアクティブ（Ｌレベル）であり、かつ、上位バイトイネーブル信号＃ＵＢが非アクティブ（Ｈレベル）である場合には、下位バイトに対応する８個のメモリセルに対して書き込み動作が実行される。また、このとき、上位バイトに対応する８個のメモリセルに対して読み出し動作が実行される。
【００５６】
逆に、下位バイトイネーブル信号＃ＬＢが非アクティブ（Ｈレベル）であり、かつ、上位バイトイネーブル信号＃ＵＢがアクティブ（Ｌレベル）である場合には、上位バイトに対応する８個のメモリセルに対して書き込み動作が実行される。また、このとき、下位バイトに対応する８個のメモリセルに対して読み出し動作が実行される。
【００５７】
一方、ＡＴＤ信号の立ち下がりエッジでライトイネーブル信号＃ＷＥが非アクティブ（Ｈレベル）である場合には、換言すれば、アドレス変化を伴う読み出し要求が発生している場合には、下位バイトイネーブル信号＃ＬＢと上位バイトイネーブル信号＃ＵＢとの信号レベルに依らずに、１種類の動作が実行される。具体的には、上位バイトおよび下位バイトに対応する１６個のメモリセルに対して読み出し動作が実行される。
【００５８】
図５に示す動作は、外部アクセス動作が実行される場合に、列コントローラ９０（図４）が、常に、２つのゲート信号を発生することによって実現されている。具体的には、本実施例の列コントローラ９０は、２つのバイトイネーブル信号のうち、一方のバイトイネーブル信号のみがアクティブである場合には、非アクティブのバイトに対応するバイトリードゲート信号を発生させる。例えば、ライトイネーブル信号＃ＷＥがアクティブ（Ｌレベル）であり、かつ、下位バイトイネーブル信号＃ＬＢがアクティブ（Ｌレベル）である場合には、列コントローラ９０は、下位バイトライトゲート信号ＬＢＷＴを発生させると共に、上位バイトリードゲート信号ＵＢＲＤを発生させる。これにより、一方のバイトイネーブル信号のみがアクティブである場合には、非アクティブのバイトに対応するデータの読み出し動作を予備的に実行することが可能となる。
【００５９】
図６は、図４のデータ入出力バッファ４０の内部構成の一例を示すブロック図である。図６に示すように、データ入出力バッファ４０は、下位バイトＤ０〜Ｄ７を構成する各ビット毎に設けられた下位バイト入出力回路２１０と、上位バイトＤ８〜Ｄ１５を構成する各ビット毎に設けられた上位バイト入出力回路２２０と、を含んでいる。なお、図６では、図４のリードアンプ２８ａとライトドライバ２８ｂも図示されている。
【００６０】
下位バイト入出力回路２１０は、２つのラッチ回路２１２，２１６と、スイッチ回路２１４と、バッファ回路２１８と、を備えている。また、下位バイト入出力回路２１０は、第１のラッチ回路２１２を制御するための反転入力型のＡＮＤゲート２１１と、第２のラッチ回路２１６を制御するためのＯＲゲート２１５と、バッファ回路２１８を制御するための反転入力型のＡＮＤゲート２１７と、を備えている。
【００６１】
第１のラッチ回路２１２は、下位バイトに対する書き込み要求がある場合に、下位バイトのデータ入出力端子Ｄ０〜Ｄ７から供給されるデータを保持する。具体的には、第１のラッチ回路２１２は、反転入力型のＡＮＤゲート２１１の出力がＨレベルの場合に、スルー状態に設定され、Ｌレベルの場合に、ラッチ状態に設定される。２つのイネーブル信号＃ＷＥ，＃ＬＢが共にアクティブ（Ｌレベル）に設定される場合には、第１のラッチ回路２１２は、スルー状態に設定され、その後、ライトイネーブル信号＃ＷＥが非アクティブに設定されると、ラッチ状態に設定される。このとき、第１のラッチ回路２１２には、入力データＤｉ０〜Ｄｉ７が保持される。第１のラッチ回路２１２は、入力データＤｉ０〜Ｄｉ７をライトドライバ２８ｂに供給する。ライトドライバ２８ｂは、下位バイトライトゲート信号ＬＢＷＴの発生に伴って、データＤｉ０〜Ｄｉ７をメモリセルアレイ内に書き込む。また、第１のラッチ回路２１２は、入力データＤｉ０〜Ｄｉ７をスイッチ回路２１４に供給する。
【００６２】
スイッチ回路２１４は、下位バイトライトゲート信号ＬＢＷＴがアクティブ（Ｈレベル）のときに開状態に設定される。すなわち、第１のラッチ回路２１２から出力された入力データＤｉ０〜Ｄｉ７は、メモリセルアレイ内に書き込まれると共に、スイッチ回路２１４を介して、第２のラッチ回路２１６に供給される。
【００６３】
第２のラッチ回路２１６は、スイッチ回路２１４から与えられる入力データＤｉ０〜Ｄｉ７、または、リードアンプ２８ａによって読み出されるメモリデータＤｏ０〜Ｄｏ７を保持する。具体的には、第２のラッチ回路２１６は、ＯＲゲート２１５の出力がＨレベルの場合に、スルー状態に設定され、Ｌレベルの場合に、ラッチ状態に設定される。２つのゲート信号ＬＢＷＴ，ＬＢＲＤのいずれか一方がアクティブ（Ｈレベル）に設定される場合には、第２のラッチ回路２１６は、スルー状態に設定され、その後、２つのゲート信号ＬＢＷＴ，ＬＢＲＤが共に非アクティブに設定されると、ラッチ状態に設定される。このため、第２のラッチ回路２１６は、ライトドライバ２８ｂがデータの書き込みを行う場合には、入力データＤｉ０〜Ｄｉ７を保持することができ、リードアンプ２８ａがデータの読み出しを行う場合には、メモリデータＤｏ０〜Ｄｏ７を保持することができる。
【００６４】
バッファ回路２１８は、下位バイトに対する読み出し要求がある場合に、第２のラッチ回路２１６から供給されるデータをデータ入出力端子Ｄ０〜Ｄ７を介して出力する。具体的には、バッファ回路２１８は、反転入力型のＡＮＤゲート２１１の出力がＨレベルの場合に、換言すれば、アウトプットイネーブル信号＃ＯＥと下位バイトイネーブル信号＃ＬＢとが共にアクティブ（Ｌレベル）に設定される場合に、第２のラッチ回路２１６から供給されるデータを出力する。すなわち、バッファ回路２１８は、第２のラッチ回路２１６から入力データＤｉ０〜Ｄｉ７が供給される場合には、入力データＤｉ０〜Ｄｉ７を出力し、メモリデータＤｏ０〜Ｄｏ７が供給される場合には、メモリデータＤｏ０〜Ｄｏ７を出力する。
【００６５】
上位バイト入出力回路２２０は、下位バイト入出力回路２１０と同様である。具体的には、上位バイト入出力回路２２０は、２つのラッチ回路２２２，２２６と、スイッチ回路２２４と、バッファ回路２２８と、を備えている。また、上位バイト入出力回路２２０は、第１のラッチ回路２２２を制御するための反転入力型のＡＮＤゲート２２１と、第２のラッチ回路２２６を制御するためのＯＲゲート２２５と、バッファ回路２２８を制御するための反転入力型のＡＮＤゲート２２７と、を備えている。ただし、上位バイト入出力回路２２０では、スイッチ回路２２４には、上位バイトライトゲート信号ＵＢＷＴが供給されている。また、２つの反転入力型のＡＮＤゲート２２１，２２７には、下位バイトイネーブル信号＃ＬＢに代えて、上位バイトイネーブル信号＃ＵＢが供給されている。さらに、ＯＲゲート２２５には、下位バイトライトゲート信号ＬＢＷＴと下位バイトリードゲート信号ＬＢＲＤとに代えて、上位バイトライトゲート信号ＵＢＷＴと上位バイトリードゲート信号ＵＢＲＤとが供給されている。
【００６６】
このように、データ入出力バッファ４０内に第２のラッチ回路２１６，２２６を設けることによって、アドレス変化を伴わない読み出し要求が発生した場合にも、読み出し動作を実行せずに、データを出力することが可能となる。
【００６７】
図７，図８，図９は、アドレス変化を伴わない読み出し要求が発生する場合の種々の動作を示すタイミングチャートである。
【００６８】
図７は、下位バイトに対する書き込み要求が発生した後に、下位バイトおよび上位バイトに対する読み出し要求が発生した場合の動作を示している。図示するように、時刻ｔ１１，ｔ１２において、アドレスＡ０〜Ａ２０（図７（ａ））が変化すると、ＡＴＤ信号（図７（ｂ））が発生する。
【００６９】
時刻ｔ１１から始まる第１の期間Ｐ１１では、上位バイトに対する書き込み要求が発生している。具体的には、期間Ｐ１１では、ライトイネーブル信号＃ＷＥ（図７（ｄ））と上位バイトイネーブル信号＃ＵＢ（図７（ｋ））とが共にＬレベル（アクティブ）に設定される。なお、期間Ｐ１１では、アウトプットイネーブル信号＃ＯＥ（図７（ｅ））と下位バイトイネーブル信号＃ＬＢ（図７（ｊ））とは、共にＨレベル（非アクティブ）に設定されている。
【００７０】
そして、ライトイネーブル信号＃ＷＥが立ち上がると、メモリセルアレイに対する書き込み動作が開始される。具体的には、ライト実施信号＃ＥＸＷ（図７（ｆ））がＬレベル（アクティブ）に設定される。ライト実施信号＃ＥＸＷがＬレベルに設定されると、行アドレスＡ９〜Ａ２０によって選択される１本のワード線ＷＬ（図７（ｈ））が活性化される。また、ライト実施信号＃ＥＸＷが発生すると、列イネーブル信号＃ＣＥ（図７（ｉ））がアクティブに設定され、この結果、パルス状の上位バイトライトゲート信号ＵＢＷＴ（図７（ｍ））が発生する。このとき、列アドレスＡ０〜Ａ８によって選択可能な１６組のビット線対の候補のうち、上位８組のビット線対が選択される。また、ライトドライバ２８ｂは、選択された上位８組のビット線対を介して、上位８個のメモリセル内に上位バイトの入力データＤｉ８〜Ｄｉ１５（図７（ｃ））を書き込む。このようにして、上位バイトに対する書き込み動作が実行される。
【００７１】
ところで、図７では、期間Ｐ１１における上位バイトに対する書き込み要求の発生に応じて、上位バイトライトゲート信号ＵＢＷＴが発生すると共に、下位バイトリードゲート信号ＬＢＲＤ（図７（ｎ））が発生している。このとき、リードアンプ２８ａは、下位８組のビット線対を介して、下位８個のメモリセルから下位バイトのメモリデータＤｏ０〜Ｄｏ７を読み出す。すなわち、図５で説明したように、上位バイトに対する書き込み要求が発生する場合には、上位８個のメモリセルに対する書き込み動作が実行されると共に、下位８個のメモリセルに対する読み出し動作が予備的に実行される。
【００７２】
時刻ｔ１２から始まる第２の期間Ｐ１２では、時刻ｔ１２でアドレス変化が発生した後、アドレスＡ０〜Ａ２０は変化せずに維持されている。そして、期間Ｐ１２の前半期間Ｐ１２ａでは、下位バイトに対する書き込み要求が発生しており、後半期間Ｐ１２ｂでは、下位バイトおよび上位バイトに対する読み出し要求が発生している。具体的には、前半期間Ｐ１２ａでは、ライトイネーブル信号＃ＷＥと下位バイトイネーブル信号＃ＬＢとが共にアクティブ（Ｌレベル）に設定されている。また、後半期間Ｐ１２ｂでは、ライトイネーブル信号＃ＷＥが非アクティブ（Ｈレベル）に設定されており、アウトプットイネーブル信号＃ＯＥと２つのバイトイネーブル信号＃ＵＢ，＃ＬＢとがアクティブ（Ｌレベル）に設定されている。
【００７３】
前半期間Ｐ１２ａの動作は、期間Ｐ１１の動作とほぼ同様である。ただし、前半期間Ｐ１２ａでは、下位バイトに対する書き込み要求が発生しているため、下位バイトライトゲート信号ＬＢＷＴ（図７（ｌ））が発生している。また、下位バイトライトゲート信号ＬＢＷＴが発生すると共に、上位バイトリードゲート信号ＵＢＲＤ（図７（ｏ））が発生している。
【００７４】
後半期間Ｐ１２ｂでは、下位バイトおよび上位バイトに対する読み出し要求が発生しているが、この読み出し要求は、アドレス変化を伴っていない。このため、読み出し要求に応じて、メモリセルアレイに対する読み出し動作は実行されない。具体的には、アドレス変化を伴わない場合には、ＡＴＤ信号が発生しない。このとき、リード実施信号＃ＥＸＲ（図７（ｇ））は非アクティブのまま維持されるため、ワード線ＷＬは、非活性化状態のまま維持される。また、列イネーブル信号＃ＣＥも非アクティブのまま維持されるため、リードゲート信号ＵＢＲＤ，ＬＢＲＤは発生しない。
【００７５】
しかしながら、図７では、前半期間Ｐ１２ａにおいて、下位バイトに対する書き込み要求に応じて、下位バイトの書き込み動作が行われると共に、下位バイトの入力データＤｉ０〜Ｄｉ７が下位バイト入出力回路２１０内の第２のラッチ回路２１６に保持されている。さらに、図７では、前半期間Ｐ１２ａにおいて、下位バイトに対する書き込み要求に応じて、上位バイトの読み出し動作が予備的に行われている。このため、上位バイトのメモリデータＤｏ８〜Ｄｏ１５がメモリセルアレイ内から読み出され、上位バイト入出力回路２２０内の第２のラッチ回路２２６に保持されている。
【００７６】
これにより、後半期間Ｐ１２ｂにおいて、下位バイトおよび上位バイトに対する読み出し要求に応じて、正しいデータを出力することが可能となる。具体的には、後半期間Ｐ１２ｂでは、前半期間Ｐ１２ａで保持された下位バイトの入力データＤｉ０〜Ｄｉ７がメモリチップ１００から出力されると共に、前半期間Ｐ１２ａで予備的に読み出されて保持された上位バイトのメモリデータＤｏ８〜Ｄｏ１５がメモリチップ１００から出力される。
【００７７】
図８は、下位バイトおよび上位バイトに対する書き込み要求が発生した後に、下位バイトおよび上位バイトに対する読み出し要求が発生した場合の動作を示している。なお、時刻ｔ２１から始まる期間Ｐ２１の動作は、図７の期間Ｐ１１における動作と同じである。
【００７８】
時刻ｔ２２から始まる第２の期間Ｐ２２では、時刻ｔ２２でアドレス変化が発生した後、アドレスＡ０〜Ａ２０は変化せずに維持されている。そして、期間Ｐ２２の前半期間Ｐ２２ａでは、下位バイトおよび上位バイトに対する書き込み要求が発生しており、後半期間Ｐ２２ｂでは、下位バイトおよび上位バイトに対する読み出し要求が発生している。具体的には、前半期間Ｐ２２ａでは、ライトイネーブル信号＃ＷＥと２つのバイトイネーブル信号＃ＬＢ，＃ＵＢとがアクティブ（Ｌレベル）に設定されている。また、後半期間Ｐ２２ｂでは、ライトイネーブル信号＃ＷＥが非アクティブ（Ｈレベル）に設定されており、アウトプットイネーブル信号＃ＯＥと２つのバイトイネーブル信号＃ＵＢ，＃ＬＢとがアクティブ（Ｌレベル）に設定されている。
【００７９】
前半期間Ｐ２２ａでは、下位バイトに対する書き込み要求に応じて、下位バイトライトゲート信号ＬＢＷＴが発生すると共に、上位バイトに対する書き込み要求に応じて、上位バイトライトゲート信号ＵＢＷＴが発生する。すなわち、図５で説明したように、下位バイトおよび上位バイトに対する書き込み要求が発生する場合には、１６個のメモリセルに対する書き込み動作が実行される。
【００８０】
後半期間Ｐ２２ｂでは、下位バイトおよび上位バイトに対する読み出し要求が発生しているが、この読み出し要求は、アドレス変化を伴っていない。このため、読み出し要求に応じたメモリセルアレイに対する読み出し動作は実行されない。
【００８１】
しかしながら、図８では、前半期間Ｐ２２ａにおいて、下位バイトに対する書き込み要求に応じて、下位バイトの書き込み動作が行われると共に、下位バイトの入力データＤｉ０〜Ｄｉ７が下位バイト入出力回路２１０内の第２のラッチ回路２１６に保持されている。また、上位バイトに対する書き込み要求に応じて、上位バイトの書き込み動作が行われると共に、上位バイトの入力データＤｉ８〜Ｄｉ１５が上位バイト入出力回路２２０内の第２のラッチ回路２２６に保持されている。
【００８２】
これにより、後半期間Ｐ２２ｂにおいて、下位バイトおよび上位バイトに対する読み出し要求に応じて、正しいデータを出力することが可能となる。具体的には、後半期間Ｐ２２ｂでは、前半期間Ｐ２２ａで保持された下位バイトの入力データＤｉ０〜Ｄｉ７がメモリチップ１００から出力されると共に、前半期間Ｐ２２ａで保持された上位バイトの入力データＤｉ８〜Ｄｉ１５がメモリチップ１００から出力される。
【００８３】
図９は、上位バイトに対する読み出し要求が発生した後に、下位バイトに対する読み出し要求が発生した場合の動作を示している。なお、時刻ｔ３１から始まる期間Ｐ３１の動作は、図７の期間Ｐ１１における動作と同じである。
【００８４】
時刻ｔ３２から始まる第２の期間Ｐ３２では、時刻ｔ３２でアドレス変化が発生した後、アドレスＡ０〜Ａ２０は変化せずに維持されている。そして、期間Ｐ３２の前半期間Ｐ３２ａでは、上位バイトに対する読み出し要求が発生しており、後半期間Ｐ３２ｂでは、下位バイトに対する読み出し要求が発生している。具体的には、前半期間Ｐ３２ａでは、ライトイネーブル信号＃ＷＥが非アクティブ（Ｈレベル）に設定されており、アウトプットイネーブル信号＃ＯＥと上位バイトイネーブル信号＃ＵＢとがアクティブ（Ｌレベル）に設定されている。また、後半期間Ｐ３２ｂでは、ライトイネーブル信号＃ＷＥが非アクティブ（Ｈレベル）に設定されており、アウトプットイネーブル信号＃ＯＥと下位バイトイネーブル信号＃ＬＢとがアクティブ（Ｌレベル）に設定されている。
【００８５】
前半期間Ｐ３２ａでは、ＡＴＤ信号の立ち下がりエッジでライトイネーブル信号＃ＷＥがＨレベル（非アクティブ）であるため、メモリセルアレイに対する読み出し動作が開始される。具体的には、リード実施信号＃ＥＸＲがＬレベル（アクティブ）に設定される。リード実施信号＃ＥＸＲがＬレベルに設定されると、行アドレスＡ９〜Ａ２０によって１本のワード線ＷＬが活性化される。また、リード実施信号＃ＥＸＲが発生すると、列イネーブル信号＃ＣＥがアクティブに設定され、この結果、パルス状の上位バイトリードゲート信号ＵＢＲＤが発生する。このとき、列アドレスＡ０〜Ａ８によって選択可能な１６組のビット線対の候補のうち、上位８組のビット線対が選択される。また、リードアンプ２８ａは、選択された上位８組のビット線対を介して、上位８個のメモリセルから上位バイトのメモリデータＤｏ８〜Ｄｏ１５を読み出す。このようにして、上位バイトに対する読み出し動作が実行される。
【００８６】
ところで、図９では、前半期間Ｐ３２ａにおける上位バイトに対する読み出し要求の発生に応じて、上位バイトリードゲート信号ＵＢＲＤが発生すると共に、下位バイトリードゲート信号ＬＢＲＤが発生している。このとき、リードアンプ２８ａは、下位８組のビット線対を介して、下位８個のメモリセルから下位バイトのメモリデータＤｏ０〜Ｄｏ７を読み出す。すなわち、図５で説明したように、上位バイトに対する読み出し要求が発生する場合には、上位８個のメモリセルに対する読み出し動作が実行されると共に、下位８個のメモリセルに対する読み出し動作が予備的に実行される。
【００８７】
後半期間Ｐ３２ｂでは、下位バイトに対する読み出し要求が発生しているが、この読み出し要求は、アドレス変化を伴っていない。このため、読み出し要求に応じたメモリセルアレイに対する読み出し動作は実行されない。
【００８８】
しかしながら、図９では、前半期間Ｐ３２ａにおいて、上位バイトに対する読み出し要求に応じて、上位バイトの読み出し動作が行われると共に、下位バイトの読み出し動作が行われている。このため、下位バイトのメモリデータＤｏ０〜Ｄｏ７がメモリセルアレイ内から読み出され、下位バイト入出力回路２１０内の第２のラッチ回路２１６に保持されている。
【００８９】
これにより、後半期間Ｐ３２ｂにおいて、下位バイトに対する読み出し要求に応じて、正しいデータを出力することが可能となる。具体的には、後半期間Ｐ３２ｂでは、前半期間Ｐ３２ａで読み出されて保持された下位バイトのデータＤｏ０〜Ｄｏ７がメモリチップ１００から出力される。
【００９０】
なお、図９では、後半期間Ｐ３２ｂにおいて、下位バイトに対する読み出し要求のみが発生しているが、さらに上位バイトに対する読み出し要求が発生する場合にも、正しいデータを出力することができる。これは、前半期間Ｐ３２ａにおいて、上位バイトに対する読み出し要求に応じて、上位バイトの読み出し動作が行われる際に、上位バイトのメモリデータＤｏ８〜Ｄｏ１５が上位バイト入出力回路２２０内の第２のラッチ回路２２６に保持されるためである。
【００９１】
図７，図８で説明したように、本実施例では、第１のバイトに対する書き込み要求が発生する場合には、現行アドレスに従って選択される１６個のメモリセルのうち、第１のバイトに対応する８個のメモリセルに対し、第１のデータの書き込み動作が実行されると共に、第１のデータはデータ入出力バッファ４０内の第２のラッチ回路２１６または２２６に保持される。このため、その後、現行アドレスが維持された状態で、第１のバイトに対する読み出し要求が発生する場合には、保持された第１のデータを外部へ出力させることができる。
【００９２】
また、図７，図９で説明したように、本実施例では、第１のバイトに対する書き込み要求または読み出し要求が発生する場合には、現行アドレスに従って選択される１６個のメモリセルのうち、第１のバイトに対応する８個のメモリセルに対し、第１のデータの書き込み動作または読み出し動作が実行される。また、このとき、第２のバイトに対応する他の８個のメモリセルに対し、第２のデータの読み出し動作が予備的に実行される。そして、読み出された第２のデータは、データ入出力バッファ４０内の第２のラッチ回路２１６または２２６に保持される。このため、その後、現行アドレスが維持された状態で、第２のバイトに対する読み出し要求が発生する場合には、保持された第２のデータを外部へ出力させることができる。
【００９３】
このように、本実施例では、アドレス変化を伴わない読み出し要求に応じて、読み出し動作を実行せずに、正しいデータを外部へ出力することができる。換言すれば、メモリセルに対する読み出し動作は、アドレス変化を伴う読み出し要求が発生したときのみに実行されればよく、アドレス変化を伴わずに読み出し要求が発生する場合には、メモリセルに対する読み出し動作を省略することができる。
【００９４】
Ｄ．電子機器への適用例：
図１０は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機７００は、本体部７１０と、蓋部７２０とを備えている。本体部７１０には、キーボード７１２と、液晶表示部７１４と、受話部７１６と、本体アンテナ部７１８とが設けられている。また、蓋部７２０には、送話部７２２が設けられている。
【００９５】
図１１は、図１０の携帯電話機７００の電気的構成を示すブロック図である。ＣＰＵ７３０には、バスラインを介して、キーボード７１２と、液晶表示部７１４を駆動するためのＬＣＤドライバ７３２と、ＳＲＡＭ７４０と、ＶＳＲＡＭ７４２と、ＥＥＰＲＯＭ７４４とが接続されている。
【００９６】
ＳＲＡＭ７４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＳＲＡＭ７４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ７４２（擬似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、上述したメモリチップ１００を採用することができる。ＥＥＰＲＯＭ７４４は、携帯電話機７００の各種の設定値を格納するために利用される。
【００９７】
携帯電話機７００の動作を一時的に停止させるときには、ＶＳＲＡＭ７４２をスタンバイ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ７４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ７４２内のデータを消失させずに保持しておくことが可能である。特に、本実施例のメモリチップ１００は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。また、本実施例のメモリチップ１００は、リフレッシュ動作を意識する必要がないので、ＳＲＡＭと同様に用いることができるという利点がある。
【００９８】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００９９】
（１）上記実施例では、２つのバイトイネーブル信号＃ＬＢ，＃ＵＢが用いられているが、これに代えて、３以上のより多数のバイトイネーブル信号が用いられるようにしてもよい。この場合には、アクティブであるバイトイネーブル信号によって指定されるバイトに対して書き込み動作または読み出し動作を実行し、非アクティブであるバイトイネーブル信号によって指定されるバイトに対して読み出し動作を実行するのが好ましい。
【０１００】
また、上記実施例では、２つのバイトイネーブル信号＃ＬＢ，＃ＵＢが用いられているが、これに代えて、１つのバイトイネーブル信号が用いられるようにしてもよい。例えば、下位バイトイネーブル信号＃ＬＢのみを用いる場合には、信号＃ＬＢがアクティブである場合には、下位バイトの入出力が指定され、信号＃ＬＢが非アクティブである場合には、下位バイトおよび上位バイトの双方の入出力が指定される。下位バイトに対する書き込み要求（すなわち、信号＃ＬＢがアクティブ）が発生する場合には、下位バイトに対する書き込み動作を実行すると共に、上位バイトに対する読み出し動作を予備的に実行する。そして、その後、アドレズ変化を伴わない下位バイトおよび上位バイトに対する読み出し要求（すなわち、信号＃ＬＢが非アクティブ）が発生する場合には、読み出し動作を実行せずに、下位バイトのデータとして、保持された入力データを出力し、上位バイトのデータとして、予備的に読み出されて保持されたメモリデータを出力すればよい。
【０１０１】
一般には、書き込み要求または読み出し要求が発生し、かつ、第１のデータ群の指定要求が発生する第１の場合には、第１のメモリセル群に対して第１のデータ群の書き込み動作または読み出し動作を実行すると共に、第１のメモリセル群以外の第２のメモリセル群に対し、第２のデータ群の読み出し動作を予備的に実行すればよい。そして、現行アドレスが維持された状態で、読み出し要求が発生し、かつ、第２のデータ群の指定要求が発生する第２の場合には、第２のメモリセル群に対する読み出し動作を実行せずに、予備的に読み出されて保持された第２のデータ群を外部へ出力させればよい。
【０１０２】
（２）上記実施例では、２つのバイトイネーブル信号＃ＵＢ，＃ＬＢが用いられているが、バイトイネーブル信号は省略可能である。この場合には、外部からの書き込み要求に応じて、書き込み動作を実行すると共に、入力されたデータを保持するようにすればよい。こうすれば、その後、アドレス変化を伴わない外部からの読み出し要求に応じて、保持されたデータを出力することができる。
【０１０３】
一般には、書き込み要求が発生する第１の場合には、現行アドレスに従って選択される１組のメモリセルに対し、外部から入力されたデータの書き込み動作を実行すると共に、該データを保持部に保持させればよい。そして、現行アドレスが維持された状態で読み出し要求が発生する第２の場合には、１組のメモリセルに対する読み出し動作を実行せずに、保持部に保持されたデータを外部へ出力させればよい。
【０１０４】
（３）上記実施例では、本発明を擬似ＳＲＡＭに適用した場合について説明したが、本発明は、他のタイプのメモリ装置、例えば、ＳＲＡＭにも適用可能である。
【図面の簡単な説明】
【図１】 メモリチップ１００の端子の構成を示す説明図である。
【図２】 チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１００の動作状態の区分を示す説明図である。
【図３】 メモリチップ１００の動作の概要を示すタイミングチャートである。
【図４】 メモリチップ１００内部の全体構成を示すブロック図である。
【図５】 外部アクセス要求が発生した場合のメモリセルアレイに対する動作を示す説明図である。
【図６】 図４のデータ入出力バッファ４０の内部構成の一例を示すブロック図である。
【図７】 アドレス変化を伴わない読み出し要求が発生する場合の動作を示すタイミングチャートである。
【図８】 アドレス変化を伴わない読み出し要求が発生する場合の動作を示すタイミングチャートである。
【図９】 アドレス変化を伴わない読み出し要求が発生する場合の動作を示すタイミングチャートである。
【図１０】 本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。
【図１１】 図１０の携帯電話機７００の電気的構成を示すブロック図である。
【符号の説明】
２０…メモリブロック
２２…メモリセルアレイ
２４…行デコーダ
２６…列デコーダ
２８…ゲート
２８ａ…リードアンプ
２８ｂ…ライトドライバ
３０…アドレスバッファ
４０…データ入出力バッファ
５０…バッファブロック
５２，５４，５６…バッファ
６０…アドレス遷移検出回路（ＡＴＤ回路）
７０…リフレッシュ要求回路
７２…リフレッシュタイマ
８０…行コントローラ
９０…列コントローラ
１００…メモリチップ
２１０…下位バイト入出力回路
２１１…反転入力型のＡＮＤゲート
２１２…第１のラッチ回路
２１４…スイッチ回路
２１５…ＯＲゲート
２１６…第２のラッチ回路
２１７…反転入力型のＡＮＤゲート
２１８…バッファ回路
２２０…上位バイト入出力回路
２２１…反転入力型のＡＮＤゲート
２２２…第１のラッチ回路
２２４…スイッチ回路
２２５…ＯＲゲート
２２６…第２のラッチ回路
２２７…反転入力型のＡＮＤゲート
２２８…バッファ回路
７００…携帯電話機
７１０…本体部
７１２…キーボード
７１４…液晶表示部
７１６…受話部
７１８…本体アンテナ部
７２０…蓋部
７２２…送話部
７３０…ＣＰＵ
７３２…ＬＣＤドライバ
７４０…ＳＲＡＭ
７４２…ＶＳＲＡＭ
７４４…ＥＥＰＲＯＭ
Claims (2)
- 複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルのうちの上位バイト及び下位バイトに対応する１組のメモリセルを指定するためのアドレスが入力されるアドレスバッファと、
前記アドレスに従って選択される前記上位バイト及び下位バイトに対応する１組のメモリセルに対応して、上位バイト及び下位バイトから成る１組のデータを入出力するためのデータ入出力バッファと、
アウトプットイネーブル信号、ライトイネーブル信号、下位バイトイネーブル信号及び上位バイトイネーブル信号を含む制御信号が入力されるバッファブロックと、
前記アドレスに変化があるか否かを検出し、変化が検出されたときに、アドレス遷移検出信号を発生するアドレス遷移検出回路と、
前記ライトイネーブル信号がアクティブの書き込み要求の発生時に、前記アドレス遷移検出信号の有無とは無関係に、前記下位バイトイネーブル信号または前記上位バイトイネーブル信号がアクティブの下位バイトまたは上位バイトを指定している際には、下位バイトライトゲート信号を発生すると共に、上位バイトリードゲート信号を発生するか、または、上位バイトライトゲート信号を発生すると共に、下位バイトリードゲート信号を発生し、前記ライトイネーブル信号がアクティブの書き込み要求の発生時に、前記アドレス遷移検出信号の有無とは無関係に、前記下位バイトイネーブル信号及び前記上位バイトイネーブル信号がアクティブの下位バイト及び上位バイトを指定している際には、下位バイトライトゲート信号を発生すると共に、上位バイトライトゲート信号を発生し、前記ライトイネーブル信号が非アクティブの読み出し要求の発生時に、前記アドレス遷移検出信号の発生が有る場合であって、前記下位バイトイネーブル信号及び前記上位バイトイネーブル信号がアクティブ／非アクティブに依らず、下位バイトリードゲート信号を発生すると共に、上位バイトリードゲート信号を発生するコントローラと、
前記下位バイトライトゲート信号が発生した場合に、前記下位バイトに対応するメモリセルに前記下位バイトのデータを書き込み、前記上位バイトライトゲート信号が発生した場合に、前記上位バイトに対応するメモリセルに前記上位バイトのデータを書き込むライトドライバと、
前記下位バイトリードゲート信号が発生した場合に、前記下位バイトに対応するメモリセルから前記下位バイトのデータを読み出し、前記上位バイトリードゲート信号が発生した場合に、前記上位バイトに対応するメモリセルから前記上位バイトのデータを読み出すリードアンプと、
を備えた擬似スタティックメモリ装置であって、
前記データ入出力バッファは、下位バイト入出力回路と上位バイト入出力回路とを備え、
前記下位バイト入出力回路は、
前記下位バイトライトゲート信号の発生に応じて、前記ライトドライバが前記下位バイトのデータを書き込む場合に、書き込まれる前記下位バイトのデータを保持し、前記下位バイトリードゲート信号の発生に応じて、前記リードアンプが前記下位のバイトデータの読み出しを行う場合に、読み出された前記下位バイトのデータを保持するラッチ回路と、
前記ライトイネーブル信号が非アクティブの読み出し要求の発生時に、前記アドレス遷移検出信号の発生が無い場合であって、前記アウトプットイネーブル信号がアクティブで、前記下位バイトイネーブル信号がアクティブの下位バイトを指定している際に、前記ラッチ回路に保持されているデータを下位バイト入出力端子から出力するバッファ回路と、
を備え、
前記上位バイト入出力回路は、
前記上位バイトライトゲート信号の発生に応じて、前記ライトドライバが前記上位バイトのデータを書き込む場合に、書き込まれる前記上位バイトのデータを保持し、前記上位バイトリードゲート信号の発生に応じて、前記リードアンプが前記上位のバイトデータの読み出しを行う場合に、読み出された前記上位バイトのデータを保持するラッチ回路と、
前記ライトイネーブル信号が非アクティブの読み出し要求の発生時に、前記アドレス遷移検出信号の発生が無い場合であって、前記アウトプットイネーブル信号がアクティブで、前記上位バイトイネーブル信号がアクティブの上位バイトを指定している際に、前記ラッチ回路に保持されているデータを上位バイト入出力端子から出力するバッファ回路と、
を備える擬似スタティックメモリ装置。 - 電子機器であって、
請求項１に記載の前記擬似スタティックメモリ装置を備える、電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003138289A JP4139734B2 (ja) | 2003-05-16 | 2003-05-16 | 擬似スタティックメモリ装置および電子機器 |
| US10/834,173 US7068566B2 (en) | 2003-05-16 | 2004-04-29 | Semiconductor memory device capable of outputting data when a read request not accompanied with an address change being issued |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003138289A JP4139734B2 (ja) | 2003-05-16 | 2003-05-16 | 擬似スタティックメモリ装置および電子機器 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004342244A JP2004342244A (ja) | 2004-12-02 |
| JP2004342244A5 JP2004342244A5 (ja) | 2005-07-07 |
| JP4139734B2 true JP4139734B2 (ja) | 2008-08-27 |
Family
ID=33527704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003138289A Expired - Fee Related JP4139734B2 (ja) | 2003-05-16 | 2003-05-16 | 擬似スタティックメモリ装置および電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7068566B2 (ja) |
| JP (1) | JP4139734B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000113676A (ja) * | 1998-10-07 | 2000-04-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US10490251B2 (en) | 2017-01-30 | 2019-11-26 | Micron Technology, Inc. | Apparatuses and methods for distributing row hammer refresh events across a memory device |
| US11017833B2 (en) | 2018-05-24 | 2021-05-25 | Micron Technology, Inc. | Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling |
| US10573370B2 (en) | 2018-07-02 | 2020-02-25 | Micron Technology, Inc. | Apparatus and methods for triggering row hammer address sampling |
| US10685696B2 (en) | 2018-10-31 | 2020-06-16 | Micron Technology, Inc. | Apparatuses and methods for access based refresh timing |
| WO2020117686A1 (en) | 2018-12-03 | 2020-06-11 | Micron Technology, Inc. | Semiconductor device performing row hammer refresh operation |
| CN117198356A (zh) | 2018-12-21 | 2023-12-08 | 美光科技公司 | 用于目标刷新操作的时序交错的设备和方法 |
| US10957377B2 (en) | 2018-12-26 | 2021-03-23 | Micron Technology, Inc. | Apparatuses and methods for distributed targeted refresh operations |
| US11615831B2 (en) | 2019-02-26 | 2023-03-28 | Micron Technology, Inc. | Apparatuses and methods for memory mat refresh sequencing |
| US11227649B2 (en) | 2019-04-04 | 2022-01-18 | Micron Technology, Inc. | Apparatuses and methods for staggered timing of targeted refresh operations |
| US11069393B2 (en) | 2019-06-04 | 2021-07-20 | Micron Technology, Inc. | Apparatuses and methods for controlling steal rates |
| US10978132B2 (en) | 2019-06-05 | 2021-04-13 | Micron Technology, Inc. | Apparatuses and methods for staggered timing of skipped refresh operations |
| US11302374B2 (en) | 2019-08-23 | 2022-04-12 | Micron Technology, Inc. | Apparatuses and methods for dynamic refresh allocation |
| US11302377B2 (en) | 2019-10-16 | 2022-04-12 | Micron Technology, Inc. | Apparatuses and methods for dynamic targeted refresh steals |
| US11309010B2 (en) | 2020-08-14 | 2022-04-19 | Micron Technology, Inc. | Apparatuses, systems, and methods for memory directed access pause |
| US11348631B2 (en) | 2020-08-19 | 2022-05-31 | Micron Technology, Inc. | Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed |
| US11380382B2 (en) | 2020-08-19 | 2022-07-05 | Micron Technology, Inc. | Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit |
| US11557331B2 (en) | 2020-09-23 | 2023-01-17 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh operations |
| US11222686B1 (en) | 2020-11-12 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh timing |
| US11264079B1 (en) | 2020-12-18 | 2022-03-01 | Micron Technology, Inc. | Apparatuses and methods for row hammer based cache lockdown |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0660632A (ja) | 1992-08-06 | 1994-03-04 | Fujitsu Ltd | 半導体記憶回路 |
| JPH0729378A (ja) | 1993-07-09 | 1995-01-31 | Sony Corp | メモリおよびその制御回路 |
| JPH08235852A (ja) | 1995-02-28 | 1996-09-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4817477B2 (ja) | 1998-10-30 | 2011-11-16 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| DE19951677B4 (de) | 1998-10-30 | 2006-04-13 | Fujitsu Ltd., Kawasaki | Halbleiterspeichervorrichtung |
| JP2000330967A (ja) | 1999-05-25 | 2000-11-30 | Nec Corp | 半導体記憶装置とその製造方法 |
| JP3964593B2 (ja) * | 2000-02-24 | 2007-08-22 | 富士通株式会社 | 半導体記憶装置 |
| JP4588158B2 (ja) | 2000-03-28 | 2010-11-24 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| JP3705113B2 (ja) | 2000-10-27 | 2005-10-12 | セイコーエプソン株式会社 | 半導体メモリ装置内のワード線の活性化 |
| JP3531602B2 (ja) | 2000-11-08 | 2004-05-31 | セイコーエプソン株式会社 | 半導体メモリ装置内のワード線の活性化 |
| JP4731730B2 (ja) | 2001-06-04 | 2011-07-27 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4249412B2 (ja) | 2001-12-27 | 2009-04-02 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| JP3959341B2 (ja) * | 2002-02-18 | 2007-08-15 | 株式会社東芝 | 半導体集積回路装置 |
| JP4236901B2 (ja) | 2002-10-23 | 2009-03-11 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置及びその制御方法 |
-
2003
- 2003-05-16 JP JP2003138289A patent/JP4139734B2/ja not_active Expired - Fee Related
-
2004
- 2004-04-29 US US10/834,173 patent/US7068566B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004342244A (ja) | 2004-12-02 |
| US20050002268A1 (en) | 2005-01-06 |
| US7068566B2 (en) | 2006-06-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041027 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20041027 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20041207 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050301 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050705 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050829 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050901 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20051104 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080422 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080609 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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