JP2000330967A - 半導体記憶装置とその製造方法 - Google Patents
半導体記憶装置とその製造方法Info
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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Abstract
(57)【要約】
【課題】 ２次キャッシュとなるＤＲＡＭにおいて、書
き込みサイクルの終了直後に、同じロウアドレスの読み
出しサイクルを実行する。 【解決手段】 開示される半導体記憶装置は、データ線
４１ ，４２ にデータラッチ１４を備えて、バースト
的に書き込み又は読み出しを行うデータを一時保持する
ようにしたダイナミック型半導体記憶装置において、ア
ドレス遷移検出回路５０を設けて、アドレスの変化を検
出して書き込み又は読み出しサイクルを開始するととも
に、書き込み後読み出し回路６０を設けて、書き込みモ
ードから読み出しモードへの変化を検出したとき、セン
スアンプ３に保持されていたデータをデータラッチ１４
に転送して保持し、同一ロウアドレスの読み出し動作を
行うとき、保持されたデータを読み出して出力するよう
に構成されている。
き込みサイクルの終了直後に、同じロウアドレスの読み
出しサイクルを実行する。 【解決手段】 開示される半導体記憶装置は、データ線
４１ ，４２ にデータラッチ１４を備えて、バースト
的に書き込み又は読み出しを行うデータを一時保持する
ようにしたダイナミック型半導体記憶装置において、ア
ドレス遷移検出回路５０を設けて、アドレスの変化を検
出して書き込み又は読み出しサイクルを開始するととも
に、書き込み後読み出し回路６０を設けて、書き込みモ
ードから読み出しモードへの変化を検出したとき、セン
スアンプ３に保持されていたデータをデータラッチ１４
に転送して保持し、同一ロウアドレスの読み出し動作を
行うとき、保持されたデータを読み出して出力するよう
に構成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
とその製造方法に係り、特に、マイクロプロセッサの２
次キャッシュメモリ用として好適なダイナミック型半導
体記憶装置とその製造方法に関する。
とその製造方法に係り、特に、マイクロプロセッサの２
次キャッシュメモリ用として好適なダイナミック型半導
体記憶装置とその製造方法に関する。
【０００２】
【従来の技術】従来、マイクロプロセッサの２次キャッ
シュメモリは、一般に、オフチップのシンクロナスＳＲ
ＡＭ（Static Random Access Memory ）を用いて構成さ
れている。そのため、マイクロプロセッサの２次キャッ
シュインタフェースは、通常、オフチップのシンクロナ
スＳＲＡＭを想定して設計されている。
シュメモリは、一般に、オフチップのシンクロナスＳＲ
ＡＭ（Static Random Access Memory ）を用いて構成さ
れている。そのため、マイクロプロセッサの２次キャッ
シュインタフェースは、通常、オフチップのシンクロナ
スＳＲＡＭを想定して設計されている。
【０００３】これに対して、微細加工技術の進歩によっ
て、２次キャッシュメモリを、マイクロプロセッサと１
チップ上に混載して一体化することが求められるように
なった。このように、２次キャッシュメモリをオンチッ
プ化する場合には、メモリサイズの小さいＤＲＡＭ（Dy
namic Random Access Memory）を用いることが、メモリ
の大容量化のために、ひいては２次キャッシュメモリを
含むマイクロプロセッサチップのトータルのパフォーマ
ンスを向上するために、必要不可欠である。
て、２次キャッシュメモリを、マイクロプロセッサと１
チップ上に混載して一体化することが求められるように
なった。このように、２次キャッシュメモリをオンチッ
プ化する場合には、メモリサイズの小さいＤＲＡＭ（Dy
namic Random Access Memory）を用いることが、メモリ
の大容量化のために、ひいては２次キャッシュメモリを
含むマイクロプロセッサチップのトータルのパフォーマ
ンスを向上するために、必要不可欠である。
【０００４】また、ＤＲＡＭとその他のロジック回路と
を同時に製造する、ＤＲＡＭ／ロジック混載プロセス
は、既に実用化が進んでいる。したがって、従来のマイ
クロプロセッサのレイアウトデータをそのままマクロと
して使用し、マイクロプロセッサの２次キャッシュイン
タフェースに合わせたＤＲＡＭのマクロを混載すること
によって、２次キャッシュメモリのオンチップ化を行う
際の、設計コストを大幅に低減することが期待される。
を同時に製造する、ＤＲＡＭ／ロジック混載プロセス
は、既に実用化が進んでいる。したがって、従来のマイ
クロプロセッサのレイアウトデータをそのままマクロと
して使用し、マイクロプロセッサの２次キャッシュイン
タフェースに合わせたＤＲＡＭのマクロを混載すること
によって、２次キャッシュメモリのオンチップ化を行う
際の、設計コストを大幅に低減することが期待される。
【０００５】
【発明が解決しようとする課題】しかしながら、従来
の、オフチップのシンクロナスＳＲＡＭを２次キャッシ
ュとして用いるマイクロプロセッサでは、その２次キャ
ッシュインタフェースの各種制御信号中には、ＤＲＡＭ
を制御するのに適した、読み出し又は書き込みサイクル
の開始を指示するストローブ信号は存在しない。そのた
め、マイクロプロセッサの２次キャッシュメモリとして
使用するダイナミック型半導体記憶装置では、前サイク
ルに入力されたアドレスと、今サイクルに入力されたア
ドレスとを比較して、アドレスが変化しているとき、ワ
ード線を活性化して、読み出し又は書き込みサイクルを
開始することができるようにために、アドレス変化を検
出する手段が必要となる。
の、オフチップのシンクロナスＳＲＡＭを２次キャッシ
ュとして用いるマイクロプロセッサでは、その２次キャ
ッシュインタフェースの各種制御信号中には、ＤＲＡＭ
を制御するのに適した、読み出し又は書き込みサイクル
の開始を指示するストローブ信号は存在しない。そのた
め、マイクロプロセッサの２次キャッシュメモリとして
使用するダイナミック型半導体記憶装置では、前サイク
ルに入力されたアドレスと、今サイクルに入力されたア
ドレスとを比較して、アドレスが変化しているとき、ワ
ード線を活性化して、読み出し又は書き込みサイクルを
開始することができるようにために、アドレス変化を検
出する手段が必要となる。
【０００６】また、マイクロプロセッサの２次キャッシ
ュインタフェースを介するデータのやりとりは、そのビ
ット幅が大きいほど、パフォーマンスが向上する。しか
し、ビット幅が大き過ぎると、入出力ピン数が増加し
て、パッケージが大きくなるという問題が生じる。そこ
で、現存するマイクロプロセッサの２次キャッシュで
は、一般的に、これらの多ビット幅をいくつかに分割す
るとともに、書き込み又は読み出しデータを一時的に保
持するデータラッチを設けて、バーストモードで、シリ
アルにデータを転送することによって、入出力ピン数の
増加を抑制している。したがって、マイクロプロセッサ
の２次キャッシュメモリとして使用するダイナミック型
半導体記憶装置においても、このようなデータラッチを
備えて、２ビット以上のバーストデータ転送が可能なよ
うにすることが必要である。
ュインタフェースを介するデータのやりとりは、そのビ
ット幅が大きいほど、パフォーマンスが向上する。しか
し、ビット幅が大き過ぎると、入出力ピン数が増加し
て、パッケージが大きくなるという問題が生じる。そこ
で、現存するマイクロプロセッサの２次キャッシュで
は、一般的に、これらの多ビット幅をいくつかに分割す
るとともに、書き込み又は読み出しデータを一時的に保
持するデータラッチを設けて、バーストモードで、シリ
アルにデータを転送することによって、入出力ピン数の
増加を抑制している。したがって、マイクロプロセッサ
の２次キャッシュメモリとして使用するダイナミック型
半導体記憶装置においても、このようなデータラッチを
備えて、２ビット以上のバーストデータ転送が可能なよ
うにすることが必要である。
【０００７】さらに、マイクロプロセッサの２次キャッ
シュメモリとして使用するダイナミック型半導体記憶装
置では、書き込みサイクルの終了直後に、同じロウアド
レスの読み出しサイクルを実行できるようにすることが
必要であるが、従来のＤＲＡＭでは、書き込みサイクル
の終了を予め検知する手段がないため、バーストデータ
転送動作によって、所望のデータが既にデータラッチに
転送されているにもかかわらず、その読み出しを実行す
ることができなかった。そのため、例えばロウアドレス
を変化させてダミーの読み出しサイクルを実行し、その
後、ロウアドレスを戻して読み出しサイクルを開始する
ことによって、正常な動作を実行することができるが、
この場合は、ダミーの読み出しサイクル（２クロックサ
イクル必要）が挿入されるため、実効的なデータ転送速
度が悪化するという問題があった。
シュメモリとして使用するダイナミック型半導体記憶装
置では、書き込みサイクルの終了直後に、同じロウアド
レスの読み出しサイクルを実行できるようにすることが
必要であるが、従来のＤＲＡＭでは、書き込みサイクル
の終了を予め検知する手段がないため、バーストデータ
転送動作によって、所望のデータが既にデータラッチに
転送されているにもかかわらず、その読み出しを実行す
ることができなかった。そのため、例えばロウアドレス
を変化させてダミーの読み出しサイクルを実行し、その
後、ロウアドレスを戻して読み出しサイクルを開始する
ことによって、正常な動作を実行することができるが、
この場合は、ダミーの読み出しサイクル（２クロックサ
イクル必要）が挿入されるため、実効的なデータ転送速
度が悪化するという問題があった。
【０００８】この発明は、上述の事情に鑑みてなされた
もので、マイクロプロセッサの２次キャッシュメモリと
して使用するための、データラッチを備えて、２ビット
以上のバーストデータ転送を行うことが可能なダイナミ
ック型半導体記憶装置であって、アドレス変化を検出す
ることによって、ワード線を活性化して、読み出し又は
書き込みサイクルを開始することができ、また、書き込
みサイクルから読み出しサイクルへの変化を検知するこ
とによって、書き込みサイクルの終了直後に、同じロウ
アドレスの読み出しサイクルを実行することが可能な、
半導体記憶装置を提供することを第１の目的としてい
る。また、この発明は、マイクロプロセッサとその２次
キャッシュメモリとのオンチップ化を行う際の、設計コ
ストを低減することが可能な、半導体記憶装置の製造方
法を提供することを第２の目的としている。
もので、マイクロプロセッサの２次キャッシュメモリと
して使用するための、データラッチを備えて、２ビット
以上のバーストデータ転送を行うことが可能なダイナミ
ック型半導体記憶装置であって、アドレス変化を検出す
ることによって、ワード線を活性化して、読み出し又は
書き込みサイクルを開始することができ、また、書き込
みサイクルから読み出しサイクルへの変化を検知するこ
とによって、書き込みサイクルの終了直後に、同じロウ
アドレスの読み出しサイクルを実行することが可能な、
半導体記憶装置を提供することを第１の目的としてい
る。また、この発明は、マイクロプロセッサとその２次
キャッシュメモリとのオンチップ化を行う際の、設計コ
ストを低減することが可能な、半導体記憶装置の製造方
法を提供することを第２の目的としている。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、半導体記憶装置に係り、ロ
ウアドレスによって選択されたワード線とカラムアドレ
スによって選択されたビット線とによって定まる書き込
み／読み出し手段を介して、メモリセルに対するデータ
の書き込み又は読み出しを行うとともに、上記書き込み
／読み出し手段に接続されたデータ線にデータラッチを
備えて、バースト的に書き込み又は読み出しを行うデー
タを一時保持するようにしたダイナミック型半導体記憶
装置において、アドレスの変化を検出して動作開始指示
信号を発生するアドレス遷移検出手段を設けて、該動作
開始指示信号に応じて書き込み又は読み出しサイクルを
開始するとともに、書き込みモードから読み出しモード
に変化したことを検出して、書き込み後読み出し指示信
号を発生する書き込み後読み出し手段を設け、該書き込
み後読み出し指示信号の発生時、上記書き込み／読み出
し手段に保持されていたデータを上記データラッチに転
送して保持し、同一ロウアドレスの読み出し動作を行う
とき、該保持されたデータを読み出して出力するように
構成されていることを特徴としている。
め、請求項１記載の発明は、半導体記憶装置に係り、ロ
ウアドレスによって選択されたワード線とカラムアドレ
スによって選択されたビット線とによって定まる書き込
み／読み出し手段を介して、メモリセルに対するデータ
の書き込み又は読み出しを行うとともに、上記書き込み
／読み出し手段に接続されたデータ線にデータラッチを
備えて、バースト的に書き込み又は読み出しを行うデー
タを一時保持するようにしたダイナミック型半導体記憶
装置において、アドレスの変化を検出して動作開始指示
信号を発生するアドレス遷移検出手段を設けて、該動作
開始指示信号に応じて書き込み又は読み出しサイクルを
開始するとともに、書き込みモードから読み出しモード
に変化したことを検出して、書き込み後読み出し指示信
号を発生する書き込み後読み出し手段を設け、該書き込
み後読み出し指示信号の発生時、上記書き込み／読み出
し手段に保持されていたデータを上記データラッチに転
送して保持し、同一ロウアドレスの読み出し動作を行う
とき、該保持されたデータを読み出して出力するように
構成されていることを特徴としている。
【００１０】また、請求項２記載の発明は、請求項１記
載の半導体記憶装置に係り、上記アドレス遷移検出手段
が、複数の外部ロウアドレス信号をそれぞれ保持する複
数のアドレスレジスタと、該複数のアドレスレジスタに
おける、前回の書き込み又は読み出しサイクルのロウア
ドレスと今回の書き込み又は読み出しサイクルのロウア
ドレスとを比較して、変化があったとき、上記動作開始
指示信号を発生する動作開始指示信号発生回路とを備え
てなることを特徴としている。
載の半導体記憶装置に係り、上記アドレス遷移検出手段
が、複数の外部ロウアドレス信号をそれぞれ保持する複
数のアドレスレジスタと、該複数のアドレスレジスタに
おける、前回の書き込み又は読み出しサイクルのロウア
ドレスと今回の書き込み又は読み出しサイクルのロウア
ドレスとを比較して、変化があったとき、上記動作開始
指示信号を発生する動作開始指示信号発生回路とを備え
てなることを特徴としている。
【００１１】また、請求項３記載の発明は、請求項１又
は２記載の半導体記憶装置に係り、上記書き込み後読み
出し手段が、外部書き込みモード信号を保持する書き込
みモードレジスタと、該書き込みモードレジスタの出力
信号を１クロック周期遅らせた信号が書き込みモードか
ら読み出しモードに変化したとき上記書き込み後読み出
し指示信号を出力する書き込み後読み出し指示信号発生
回路とを備えてなることを特徴としている。
は２記載の半導体記憶装置に係り、上記書き込み後読み
出し手段が、外部書き込みモード信号を保持する書き込
みモードレジスタと、該書き込みモードレジスタの出力
信号を１クロック周期遅らせた信号が書き込みモードか
ら読み出しモードに変化したとき上記書き込み後読み出
し指示信号を出力する書き込み後読み出し指示信号発生
回路とを備えてなることを特徴としている。
【００１２】また、請求項４記載の発明は、請求項１乃
至３のいずれか１に記載の半導体記憶装置に係り、上記
半導体記憶装置が、マイクロプロセッサの２次キャッシ
ュメモリであることを特徴としている。
至３のいずれか１に記載の半導体記憶装置に係り、上記
半導体記憶装置が、マイクロプロセッサの２次キャッシ
ュメモリであることを特徴としている。
【００１３】また、請求項５記載の発明は、請求項４記
載の半導体記憶装置に係り、上記半導体記憶装置が、上
記マイクロプロセッサと同一チップ上に配置されている
ことを特徴としている。
載の半導体記憶装置に係り、上記半導体記憶装置が、上
記マイクロプロセッサと同一チップ上に配置されている
ことを特徴としている。
【００１４】また、請求項６記載の発明は、請求項４記
載の半導体記憶装置に係り、上記半導体記憶装置が、上
記マイクロプロセッサのチップ外に配置されていること
を特徴としている。
載の半導体記憶装置に係り、上記半導体記憶装置が、上
記マイクロプロセッサのチップ外に配置されていること
を特徴としている。
【００１５】また、請求項７記載の発明は、半導体記憶
装置の製造方法に係り、マイクロプロセッサのレイアウ
トマクロと、該マイクロプロセッサの２次キャッシュイ
ンタフェースに合わせた請求項１乃至５のいずれか１に
記載の半導体記憶装置のレイアウトマクロとを用い、Ｄ
ＲＡＭ／ロジック混載プロセスによって、１チップ上に
混載することを特徴としている。
装置の製造方法に係り、マイクロプロセッサのレイアウ
トマクロと、該マイクロプロセッサの２次キャッシュイ
ンタフェースに合わせた請求項１乃至５のいずれか１に
記載の半導体記憶装置のレイアウトマクロとを用い、Ｄ
ＲＡＭ／ロジック混載プロセスによって、１チップ上に
混載することを特徴としている。
【００１６】
【作用】この発明の構成では、書き込み／読み出し手段
に接続されたデータ線にデータラッチを備えて、バース
ト的に書き込み又は読み出しを行う半導体記憶装置にお
いて、アドレスの変化を検出して動作開始指示信号を発
生して、該動作開始指示信号に応じて書き込み又は読み
出しサイクルを開始するので、２次キャッシュインタフ
ェースの各種制御信号中に、ＤＲＡＭを制御するのに適
した、読み出し又は書き込みサイクルの開始を指示する
ストローブ信号が存在しないマイクロプロセッサの２次
キャッシュとして使用するとき、ワード線を活性化し
て、読み出し又は書き込みサイクルを開始することがで
きるとともに、書き込みモードから読み出しモードに変
化したことを検出して、書き込み後読み出し指示信号を
発生して、該書き込み後読み出し指示信号に応じて、書
き込み／読み出し手段に保持されていたデータをデータ
ラッチに転送して保持し、同一ロウアドレスの読み出し
動作を行うとき、該保持されたデータを読み出して出力
するので、書き込みサイクルの終了直後に、同じロウア
ドレスの読み出しサイクルを実行することが可能とな
る。
に接続されたデータ線にデータラッチを備えて、バース
ト的に書き込み又は読み出しを行う半導体記憶装置にお
いて、アドレスの変化を検出して動作開始指示信号を発
生して、該動作開始指示信号に応じて書き込み又は読み
出しサイクルを開始するので、２次キャッシュインタフ
ェースの各種制御信号中に、ＤＲＡＭを制御するのに適
した、読み出し又は書き込みサイクルの開始を指示する
ストローブ信号が存在しないマイクロプロセッサの２次
キャッシュとして使用するとき、ワード線を活性化し
て、読み出し又は書き込みサイクルを開始することがで
きるとともに、書き込みモードから読み出しモードに変
化したことを検出して、書き込み後読み出し指示信号を
発生して、該書き込み後読み出し指示信号に応じて、書
き込み／読み出し手段に保持されていたデータをデータ
ラッチに転送して保持し、同一ロウアドレスの読み出し
動作を行うとき、該保持されたデータを読み出して出力
するので、書き込みサイクルの終了直後に、同じロウア
ドレスの読み出しサイクルを実行することが可能とな
る。
【００１７】また、この発明の別の構成では、マイクロ
プロセッサのレイアウトマクロと、該マイクロプロセッ
サの２次キャッシュインタフェースに合わせたこの発明
の半導体記憶装置のレイアウトマクロとを用い、ＤＲＡ
Ｍ／ロジック混載プロセスによって、１チップ上に混載
するので、２次キャッシュメモリのオンチップ化を行う
際の、設計コストを低減することができる。
プロセッサのレイアウトマクロと、該マイクロプロセッ
サの２次キャッシュインタフェースに合わせたこの発明
の半導体記憶装置のレイアウトマクロとを用い、ＤＲＡ
Ｍ／ロジック混載プロセスによって、１チップ上に混載
するので、２次キャッシュメモリのオンチップ化を行う
際の、設計コストを低減することができる。
【００１８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例であるダ
イナミック型半導体記憶装置のアレイ構成を示すブロッ
ク図、図２は、本実施例におけるセンスアンプの構成例
を示す回路図、図３は、本実施例におけるデータアン
プ，データラッチ及び書き込みセレクタの構成例を示す
図、図４は、本実施例におけるアドレス遷移検出回路の
構成例を示す図、図５は、本実施例における書き込み後
読み出し回路の構成例を示す図、図６は、本実施例のダ
イナミック型半導体記憶装置の読み出しサイクルの動作
を説明するための図、図７は、本実施例のダイナミック
型半導体記憶装置の書き込みサイクルの動作を説明する
ための図、図８は、本実施例のダイナミック型半導体記
憶装置における書き込み終了時の動作を説明するための
図である。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例であるダ
イナミック型半導体記憶装置のアレイ構成を示すブロッ
ク図、図２は、本実施例におけるセンスアンプの構成例
を示す回路図、図３は、本実施例におけるデータアン
プ，データラッチ及び書き込みセレクタの構成例を示す
図、図４は、本実施例におけるアドレス遷移検出回路の
構成例を示す図、図５は、本実施例における書き込み後
読み出し回路の構成例を示す図、図６は、本実施例のダ
イナミック型半導体記憶装置の読み出しサイクルの動作
を説明するための図、図７は、本実施例のダイナミック
型半導体記憶装置の書き込みサイクルの動作を説明する
ための図、図８は、本実施例のダイナミック型半導体記
憶装置における書き込み終了時の動作を説明するための
図である。
【００１９】この例の半導体記憶装置は、図１に示すよ
うに、メモリセル１と、ビット線２と、センスアンプＳ
Ａ３と、データ線ＤＬｎ４１ ，／ＤＬｎ４２ と、書
き込みカラムスイッチ信号線ＷＣＳｎ５と、データアン
プＤＡ６と、書き込みデータ線ＷＤＬｎ７１ ，／ＷＤ
Ｌｎ７２ と、書き込みセレクタＷＳＥＬ８と、書き込
みバスＷＢＵＳ９１ ，／ＷＢＵＳ９２ と、書き込み
バッファＷＢＵＦ１０と、ＩＯバスＩＯＢ１１と、ＩＯ
バッファＩＯＢＵＦ１２と、読み出しデータ線ＲＤＬｎ
１３と、データラッチＤＬＡＴ１４と、読み出しバスＲ
ＢＵＳ１５と、読み出しバッファＲＢＵＦ１６と、カラ
ムスイッチ信号線ＣＳｎ１７と、カラムデコーダＹＤＥ
Ｃ１８と、ワード線ＷＬ１９と、メモリセルアレイ２０
とから概略構成されている。
うに、メモリセル１と、ビット線２と、センスアンプＳ
Ａ３と、データ線ＤＬｎ４１ ，／ＤＬｎ４２ と、書
き込みカラムスイッチ信号線ＷＣＳｎ５と、データアン
プＤＡ６と、書き込みデータ線ＷＤＬｎ７１ ，／ＷＤ
Ｌｎ７２ と、書き込みセレクタＷＳＥＬ８と、書き込
みバスＷＢＵＳ９１ ，／ＷＢＵＳ９２ と、書き込み
バッファＷＢＵＦ１０と、ＩＯバスＩＯＢ１１と、ＩＯ
バッファＩＯＢＵＦ１２と、読み出しデータ線ＲＤＬｎ
１３と、データラッチＤＬＡＴ１４と、読み出しバスＲ
ＢＵＳ１５と、読み出しバッファＲＢＵＦ１６と、カラ
ムスイッチ信号線ＣＳｎ１７と、カラムデコーダＹＤＥ
Ｃ１８と、ワード線ＷＬ１９と、メモリセルアレイ２０
とから概略構成されている。
【００２０】この例の半導体記憶装置では、複数のメモ
リセル１が接続された１対のビット線２に対して、１個
のセンスアンプＳＡ３が設けられている。複数のセンス
アンプＳＡにつき１対のデータ線ＤＬｎ４１ ，／ＤＬ
ｎ４２ が、ビット線２と平行に、第１の配線層（不図
示）によって配線されているとともに、１対のデータ線
ＤＬｎ，／ＤＬｎにつき１本の書き込みカラムスイッチ
信号線ＷＣＳｎ５が、データ線ＤＬｎ，／ＤＬｎと平行
に、同様に第１の配線層（別の配線層（不図示）でもよ
い）によって配線されている。１対のデータ線ＤＬｎ，
／ＤＬｎは、１つのカラムアドレスに対応し、１つのデ
ータアンプＤＡ６に接続される。データアンプＤＡは、
１対の書き込みデータ線ＷＤＬｎ７１ ，／ＷＤＬｎ７
２ を介して書き込みセレクタＷＳＥＬ８に接続され
る。ｎ個の書き込みセレクタＷＳＥＬに共通に１対の書
き込みバスＷＢＵＳ９１ ，／ＷＢＵＳ９２ が設けら
れ、書き込みバスＷＢＵＳ９１ ，／ＷＢＵＳ９
２ は、書き込みバッファＷＢＵＦ１０に接続されてい
る。書き込みバッファＷＢＵＦ１０は、ＩＯバスＩＯＢ
１１を介して、ＩＯバッファＩＯＢＵＦ１２に接続され
る。ＩＯバッファＩＯＢＵＦは、外部とのデータの授受
を行う。
リセル１が接続された１対のビット線２に対して、１個
のセンスアンプＳＡ３が設けられている。複数のセンス
アンプＳＡにつき１対のデータ線ＤＬｎ４１ ，／ＤＬ
ｎ４２ が、ビット線２と平行に、第１の配線層（不図
示）によって配線されているとともに、１対のデータ線
ＤＬｎ，／ＤＬｎにつき１本の書き込みカラムスイッチ
信号線ＷＣＳｎ５が、データ線ＤＬｎ，／ＤＬｎと平行
に、同様に第１の配線層（別の配線層（不図示）でもよ
い）によって配線されている。１対のデータ線ＤＬｎ，
／ＤＬｎは、１つのカラムアドレスに対応し、１つのデ
ータアンプＤＡ６に接続される。データアンプＤＡは、
１対の書き込みデータ線ＷＤＬｎ７１ ，／ＷＤＬｎ７
２ を介して書き込みセレクタＷＳＥＬ８に接続され
る。ｎ個の書き込みセレクタＷＳＥＬに共通に１対の書
き込みバスＷＢＵＳ９１ ，／ＷＢＵＳ９２ が設けら
れ、書き込みバスＷＢＵＳ９１ ，／ＷＢＵＳ９
２ は、書き込みバッファＷＢＵＦ１０に接続されてい
る。書き込みバッファＷＢＵＦ１０は、ＩＯバスＩＯＢ
１１を介して、ＩＯバッファＩＯＢＵＦ１２に接続され
る。ＩＯバッファＩＯＢＵＦは、外部とのデータの授受
を行う。
【００２１】また、データアンプＤＡ６は、読み出しデ
ータ線ＲＤＬｎ１３を介して、データラッチＤＬＡＴ１
４に接続される。ｎ個のデータラッチＤＬＡＴに共通
に、１本の読み出しバスＲＢＵＳ１５が設けられ、読み
出しバスＲＢＵＳ１５は、読み出しバッファＲＢＵＦ１
６に接続されている。読み出しバッファＲＢＵＦ１６
は、ＩＯバスＩＯＢ１１を介して、ＩＯバッファＩＯＢ
ＵＦ１２に接続される。
ータ線ＲＤＬｎ１３を介して、データラッチＤＬＡＴ１
４に接続される。ｎ個のデータラッチＤＬＡＴに共通
に、１本の読み出しバスＲＢＵＳ１５が設けられ、読み
出しバスＲＢＵＳ１５は、読み出しバッファＲＢＵＦ１
６に接続されている。読み出しバッファＲＢＵＦ１６
は、ＩＯバスＩＯＢ１１を介して、ＩＯバッファＩＯＢ
ＵＦ１２に接続される。
【００２２】書き込みカラムスイッチ信号線ＷＣＳｎ５
と、カラムスイッチ信号線ＣＳｎ１７は、カラムデコー
ダＹＤＥＣ１８に接続されている。なお、図１に示され
たメモリセルアレイ２０の構成は、１つのＩＯ（入出
力）に相当する分だけが示されているが、実際には、こ
のようなアレイがＩＯの数だけ設けられている。
と、カラムスイッチ信号線ＣＳｎ１７は、カラムデコー
ダＹＤＥＣ１８に接続されている。なお、図１に示され
たメモリセルアレイ２０の構成は、１つのＩＯ（入出
力）に相当する分だけが示されているが、実際には、こ
のようなアレイがＩＯの数だけ設けられている。
【００２３】次に、図１を用いて、この例のダイナミッ
ク型半導体記憶装置の動作を説明する。カラムデコーダ
ＹＤＥＣ１８は、書き込み時、書き込みカラムスイッチ
信号ＷＣＳｎを出力して、書き込みセレクタＷＳＥＬと
データアンプＤＡとセンスアンプＳＡとを活性化し、読
み出し時、カラムスイッチ信号ＣＳｎを出力して、デー
タラッチＤＬＡＴを活性化する。書き込みサイクル時、
書き込みセレクタＷＳＥＬは、カラムデコーダＹＤＥＣ
の出力である書き込みカラムスイッチ信号ＷＣＳｎによ
って活性化される。ｎ本の書き込みカラムスイッチ信号
ＷＣＳ１〜ＷＣＳｎのうち、１本だけが外部から入力さ
れるＹアドレスによって選択され、１個の書き込みセレ
クタＷＳＥＬが活性化されて、書き込みバッファＷＢＵ
Ｆのデータが、対応する書き込みバスＷＢＵＳ，／ＷＢ
ＵＳを介して、書き込みデータＷＤＬｎ，／ＷＤＬｎと
して、データアンプＤＡに転送される。また、読み出し
サイクル時、データラッチＤＬＡＴは、カラムデコーダ
ＹＤＥＣの出力であるカラムスイッチ信号ＣＳｎによっ
て活性化される。ｎ本のカラムスイッチ信号ＣＳ１〜Ｃ
Ｓｎのうち、１本だけが外部から入力されるＹアドレス
によって選択され、１個のデータラッチＤＬＡＴが活性
化されて、活性化されたデータラッチのデータが、読み
出しバスＲＢＵＳを介して、読み出しバッファＲＢＵＦ
に転送される。
ク型半導体記憶装置の動作を説明する。カラムデコーダ
ＹＤＥＣ１８は、書き込み時、書き込みカラムスイッチ
信号ＷＣＳｎを出力して、書き込みセレクタＷＳＥＬと
データアンプＤＡとセンスアンプＳＡとを活性化し、読
み出し時、カラムスイッチ信号ＣＳｎを出力して、デー
タラッチＤＬＡＴを活性化する。書き込みサイクル時、
書き込みセレクタＷＳＥＬは、カラムデコーダＹＤＥＣ
の出力である書き込みカラムスイッチ信号ＷＣＳｎによ
って活性化される。ｎ本の書き込みカラムスイッチ信号
ＷＣＳ１〜ＷＣＳｎのうち、１本だけが外部から入力さ
れるＹアドレスによって選択され、１個の書き込みセレ
クタＷＳＥＬが活性化されて、書き込みバッファＷＢＵ
Ｆのデータが、対応する書き込みバスＷＢＵＳ，／ＷＢ
ＵＳを介して、書き込みデータＷＤＬｎ，／ＷＤＬｎと
して、データアンプＤＡに転送される。また、読み出し
サイクル時、データラッチＤＬＡＴは、カラムデコーダ
ＹＤＥＣの出力であるカラムスイッチ信号ＣＳｎによっ
て活性化される。ｎ本のカラムスイッチ信号ＣＳ１〜Ｃ
Ｓｎのうち、１本だけが外部から入力されるＹアドレス
によって選択され、１個のデータラッチＤＬＡＴが活性
化されて、活性化されたデータラッチのデータが、読み
出しバスＲＢＵＳを介して、読み出しバッファＲＢＵＦ
に転送される。
【００２４】ワード線ＷＬには、４ｎ個のメモリセルが
接続されていて、読み出し動作が開始されてワード線Ｗ
Ｌが活性化されると、４ｎ個のメモリセルのデータが、
４ｎ個のセンスアンプＳＡに転送されて増幅される。４
ｎ個のセンスアンプ出力のうち、ｎ個のデータが、デー
タ線ＤＬｎ，／ＤＬｎを介してデータアンプＤＡに転送
される。データアンプＤＡに転送されたデータは、読み
出しデータ線ＲＤＬｎを介してデータラッチＤＬＡＴに
保持される。その後、カラムスイッチ信号ＣＳｎによっ
て選択されたデータラッチＤＬＡＴに保持されたデータ
が、順次、読み出しバッファＲＢＵＦに転送され、ＩＯ
バッファＩＯＢＵＦを経て外部に読み出される。
接続されていて、読み出し動作が開始されてワード線Ｗ
Ｌが活性化されると、４ｎ個のメモリセルのデータが、
４ｎ個のセンスアンプＳＡに転送されて増幅される。４
ｎ個のセンスアンプ出力のうち、ｎ個のデータが、デー
タ線ＤＬｎ，／ＤＬｎを介してデータアンプＤＡに転送
される。データアンプＤＡに転送されたデータは、読み
出しデータ線ＲＤＬｎを介してデータラッチＤＬＡＴに
保持される。その後、カラムスイッチ信号ＣＳｎによっ
て選択されたデータラッチＤＬＡＴに保持されたデータ
が、順次、読み出しバッファＲＢＵＦに転送され、ＩＯ
バッファＩＯＢＵＦを経て外部に読み出される。
【００２５】次に、図２を参照して、この例におけるセ
ンスアンプＳＡの構成例について説明する。この例のセ
ンスアンプＳＡ３０は、図２に示すように、プリチャー
ジ回路３１と、増幅回路３２と、読み出し回路３３と、
書き込み回路３４とから概略構成されている。プリチャ
ージ回路３１は、トランジスタＭ１，Ｍ２及びＭ３を有
し、書き込み／読み出しサイクルの開始時、ビット線Ｂ
Ｌ０ｎ，／ＢＬ０ｎの電位を所定電位にプリチャージす
る。増幅回路３２は、トランジスタＭ４，Ｍ５，Ｍ６及
びＭ７を有し、読み出し時、メモリセル３５からビット
線ＢＬ０ｎ，／ＢＬ０ｎに読み出された微小電圧を増幅
する。読み出し回路３３は、トランジスタＭ８，Ｍ９，
Ｍ１０及びＭ１１を有し、読み出しスイッチ信号ＲＳ０
に応じて活性化されて、ビット線ＢＬ０ｎ，／ＢＬ０ｎ
の読み出しデータを、データ線ＤＬｎ，／ＤＬｎに転送
する。書き込み回路３４は、トランジスタＭ１２，Ｍ１
３，Ｍ１４及びＭ１５を有し、書き込みカラムスイッチ
信号ＷＣＳｎに応じて活性化されて、データ線ＤＬｎ，
／ＤＬｎの書き込みデータを、ビット線ＢＬ０ｎ，／Ｂ
Ｌ０ｎを介してメモリセル３５に書き込む。
ンスアンプＳＡの構成例について説明する。この例のセ
ンスアンプＳＡ３０は、図２に示すように、プリチャー
ジ回路３１と、増幅回路３２と、読み出し回路３３と、
書き込み回路３４とから概略構成されている。プリチャ
ージ回路３１は、トランジスタＭ１，Ｍ２及びＭ３を有
し、書き込み／読み出しサイクルの開始時、ビット線Ｂ
Ｌ０ｎ，／ＢＬ０ｎの電位を所定電位にプリチャージす
る。増幅回路３２は、トランジスタＭ４，Ｍ５，Ｍ６及
びＭ７を有し、読み出し時、メモリセル３５からビット
線ＢＬ０ｎ，／ＢＬ０ｎに読み出された微小電圧を増幅
する。読み出し回路３３は、トランジスタＭ８，Ｍ９，
Ｍ１０及びＭ１１を有し、読み出しスイッチ信号ＲＳ０
に応じて活性化されて、ビット線ＢＬ０ｎ，／ＢＬ０ｎ
の読み出しデータを、データ線ＤＬｎ，／ＤＬｎに転送
する。書き込み回路３４は、トランジスタＭ１２，Ｍ１
３，Ｍ１４及びＭ１５を有し、書き込みカラムスイッチ
信号ＷＣＳｎに応じて活性化されて、データ線ＤＬｎ，
／ＤＬｎの書き込みデータを、ビット線ＢＬ０ｎ，／Ｂ
Ｌ０ｎを介してメモリセル３５に書き込む。
【００２６】以下、図２を用いて、この例のセンスアン
プＳＡの動作を説明する。スタンバイ時、ビット線プリ
チャージ信号ＰＢＬはＨ（ハイ）レベルになっている。
ビット線プリチャージ信号ＰＢＬがＨレベルのとき、ト
ランジスタＭ１，Ｍ２及びＭ３はすべてオンしており、
ビット線ＢＬ０ｎ，／ＢＬ０ｎには、１／２Ｖｃｃ（Ｖ
ｃｃは電源電圧）レベルの電圧が供給されている。ビッ
ト線プリチャージ信号ＰＢＬがＬ（ロウ）レベルにな
り、ワード線ＷＬが活性化されると、メモリセル３５に
保持されたデータが、１組のビット線ＢＬ０ｎ，／ＢＬ
０ｎ上に、微小電位差として読み出される。その後、１
／２Ｖｃｃレベルであったセンスアンプ電源線ＳＡＰ，
ＳＡＮが、ＶｃｃレベルとＧＮＤ（グランド）レベルに
活性化され、増幅回路３２中のトランジスタＭ４〜Ｍ７
が、読み出しデータに対応してそれぞれオンまたはオフ
して、ビット線上の微小電位差が増幅される。
プＳＡの動作を説明する。スタンバイ時、ビット線プリ
チャージ信号ＰＢＬはＨ（ハイ）レベルになっている。
ビット線プリチャージ信号ＰＢＬがＨレベルのとき、ト
ランジスタＭ１，Ｍ２及びＭ３はすべてオンしており、
ビット線ＢＬ０ｎ，／ＢＬ０ｎには、１／２Ｖｃｃ（Ｖ
ｃｃは電源電圧）レベルの電圧が供給されている。ビッ
ト線プリチャージ信号ＰＢＬがＬ（ロウ）レベルにな
り、ワード線ＷＬが活性化されると、メモリセル３５に
保持されたデータが、１組のビット線ＢＬ０ｎ，／ＢＬ
０ｎ上に、微小電位差として読み出される。その後、１
／２Ｖｃｃレベルであったセンスアンプ電源線ＳＡＰ，
ＳＡＮが、ＶｃｃレベルとＧＮＤ（グランド）レベルに
活性化され、増幅回路３２中のトランジスタＭ４〜Ｍ７
が、読み出しデータに対応してそれぞれオンまたはオフ
して、ビット線上の微小電位差が増幅される。
【００２７】ビット線上のデータが増幅されていると
き、例えば、読み出しスイッチ信号ＲＳ０をＨレベルに
活性化すると、ビット線ＢＬ０ｎ，／ＢＬ０ｎ上のデー
タが、データ線ＤＬｎ，／ＤＬｎに転送される。すなわ
ち、ビット線ＢＬ０ｎがＨレベル、／ＢＬ０ｎがＬレベ
ルのとき、読み出しスイッチ信号ＲＳ０が活性化される
と、トランジスタＭ８，Ｍ１０がオンし、１／２Ｖｃｃ
にプリチャージされたデータ線／ＤＬｎの電位が引き下
げられる。一方、トランジスタＭ９はオンするが、トラ
ンジスタＭ１１はオンしないので、データ線ＤＬｎは、
１／２Ｖｃｃレベルのままとなる。書き込みサイクル
時、選択されたデータ線ＤＬｎ，／ＤＬｎのデータは、
データアンプＤＡによって、Ｖｃｃレベル又はＧＮＤレ
ベルに増幅され、同じく選択された書き込みカラムスイ
ッチ信号ＷＣＳｎは、Ｈレベルに活性化される。このと
き、例えば、書き込みスイッチ信号ＷＳ０が活性化され
ると、トランジスタＭ１２〜Ｍ１５がオンになって、デ
ータ線ＤＬｎ，／ＤＬｎのデータが、ビット線ＢＬ０
ｎ，／ＢＬ０ｎに転送されて、メモリセル３５に対する
書き込みが行われる。
き、例えば、読み出しスイッチ信号ＲＳ０をＨレベルに
活性化すると、ビット線ＢＬ０ｎ，／ＢＬ０ｎ上のデー
タが、データ線ＤＬｎ，／ＤＬｎに転送される。すなわ
ち、ビット線ＢＬ０ｎがＨレベル、／ＢＬ０ｎがＬレベ
ルのとき、読み出しスイッチ信号ＲＳ０が活性化される
と、トランジスタＭ８，Ｍ１０がオンし、１／２Ｖｃｃ
にプリチャージされたデータ線／ＤＬｎの電位が引き下
げられる。一方、トランジスタＭ９はオンするが、トラ
ンジスタＭ１１はオンしないので、データ線ＤＬｎは、
１／２Ｖｃｃレベルのままとなる。書き込みサイクル
時、選択されたデータ線ＤＬｎ，／ＤＬｎのデータは、
データアンプＤＡによって、Ｖｃｃレベル又はＧＮＤレ
ベルに増幅され、同じく選択された書き込みカラムスイ
ッチ信号ＷＣＳｎは、Ｈレベルに活性化される。このと
き、例えば、書き込みスイッチ信号ＷＳ０が活性化され
ると、トランジスタＭ１２〜Ｍ１５がオンになって、デ
ータ線ＤＬｎ，／ＤＬｎのデータが、ビット線ＢＬ０
ｎ，／ＢＬ０ｎに転送されて、メモリセル３５に対する
書き込みが行われる。
【００２８】次に、図３を参照して、この例におけるデ
ータアンプＤＡ，データラッチＤＬＡＴ及び書き込みセ
レクタＷＳＥＬの構成例を説明する。この例のデータア
ンプＤＡ４１は、読み出し用回路４１１と、書き込み用
回路４１２とを有している。読み出し用回路４１１は、
トランジスタＭ２１，Ｍ２２，Ｍ２３，Ｍ２４及びＭ２
５を有し、データアンプ活性化信号ＤＡＥに応じて活性
化されて、データ線ＤＬｎ，／ＤＬｎ上の読み出しデー
タを増幅して、読み出しデータ線ＲＤＬｎに出力する。
書き込み用回路４１２は、トランジスタＭ２６，Ｍ２
７，Ｍ２８，Ｍ２９，Ｍ３０及びＭ３１を有し、書き込
みカラムスイッチ信号ＷＣＳｎに応じて活性化されて、
書き込みデータ線ＷＤＬｎ，／ＷＤＬｎ上の書き込みデ
ータを、データ線ＤＬｎ，／ＤＬｎに出力する。
ータアンプＤＡ，データラッチＤＬＡＴ及び書き込みセ
レクタＷＳＥＬの構成例を説明する。この例のデータア
ンプＤＡ４１は、読み出し用回路４１１と、書き込み用
回路４１２とを有している。読み出し用回路４１１は、
トランジスタＭ２１，Ｍ２２，Ｍ２３，Ｍ２４及びＭ２
５を有し、データアンプ活性化信号ＤＡＥに応じて活性
化されて、データ線ＤＬｎ，／ＤＬｎ上の読み出しデー
タを増幅して、読み出しデータ線ＲＤＬｎに出力する。
書き込み用回路４１２は、トランジスタＭ２６，Ｍ２
７，Ｍ２８，Ｍ２９，Ｍ３０及びＭ３１を有し、書き込
みカラムスイッチ信号ＷＣＳｎに応じて活性化されて、
書き込みデータ線ＷＤＬｎ，／ＷＤＬｎ上の書き込みデ
ータを、データ線ＤＬｎ，／ＤＬｎに出力する。
【００２９】データラッチＤＬＡＴ４２は、スイッチＳ
１と、ラッチ４２１と、スイッチＳ２とを有し、データ
ラッチ制御信号ＤＬＥ，／ＤＬＥに応じてスイッチＳ１
がオンになったとき、読み出しデータＲＤＬｎをラッチ
４２１に保持し、カラムスイッチ信号ＣＳｎ，／ＣＳｎ
に応じてスイッチＳ２がオンになったとき、保持したデ
ータＱＤＬｎを、読み出しバスＲＢＵＳに出力する。
１と、ラッチ４２１と、スイッチＳ２とを有し、データ
ラッチ制御信号ＤＬＥ，／ＤＬＥに応じてスイッチＳ１
がオンになったとき、読み出しデータＲＤＬｎをラッチ
４２１に保持し、カラムスイッチ信号ＣＳｎ，／ＣＳｎ
に応じてスイッチＳ２がオンになったとき、保持したデ
ータＱＤＬｎを、読み出しバスＲＢＵＳに出力する。
【００３０】書き込みセレクタＷＳＥＬ４３は、ナンド
回路４３１，４３２を有し、書き込みカラムスイッチ信
号ＷＣＳｎに応じて、ナンド回路４３１，４３２がオン
になったとき、書き込みバスＷＢＵＳ，／ＷＢＵＳ上の
書き込みデータを、書き込みデータ線ＷＤＬｎ，／ＷＤ
Ｌｎに出力する。
回路４３１，４３２を有し、書き込みカラムスイッチ信
号ＷＣＳｎに応じて、ナンド回路４３１，４３２がオン
になったとき、書き込みバスＷＢＵＳ，／ＷＢＵＳ上の
書き込みデータを、書き込みデータ線ＷＤＬｎ，／ＷＤ
Ｌｎに出力する。
【００３１】次に、図３を用いて、データアンプＤＡ，
データラッチＤＬＡＴ及び書き込みセレクタＷＳＥＬの
動作を説明する。データアンプ活性化信号ＤＡＥがＨレ
ベルに立ち上げられると、データ線ＤＬｎ，／ＤＬｎ上
の読み出しデータは、読み出し用回路４１１によって増
幅されて、読み出しデータ線ＲＤＬｎに転送される。さ
らに、データラッチ制御信号ＤＬＥがＨレベルに活性化
されることによって、スイッチＳ１がオンして、読み出
しデータ線ＲＤＬｎのデータが、データラッチＤＬＡＴ
内のラッチ４２１に格納される。その後、Ｙアドレスに
よって選択されるカラムスイッチ信号ＣＳｎ，／ＣＳｎ
が、それぞれＨレベル，Ｌレベルに活性化されると、ス
イッチＳ２がオンして、ラッチ４２１に格納されていた
データＱＤＬｎが、読み出しバスＲＢＵＳに転送され
る。
データラッチＤＬＡＴ及び書き込みセレクタＷＳＥＬの
動作を説明する。データアンプ活性化信号ＤＡＥがＨレ
ベルに立ち上げられると、データ線ＤＬｎ，／ＤＬｎ上
の読み出しデータは、読み出し用回路４１１によって増
幅されて、読み出しデータ線ＲＤＬｎに転送される。さ
らに、データラッチ制御信号ＤＬＥがＨレベルに活性化
されることによって、スイッチＳ１がオンして、読み出
しデータ線ＲＤＬｎのデータが、データラッチＤＬＡＴ
内のラッチ４２１に格納される。その後、Ｙアドレスに
よって選択されるカラムスイッチ信号ＣＳｎ，／ＣＳｎ
が、それぞれＨレベル，Ｌレベルに活性化されると、ス
イッチＳ２がオンして、ラッチ４２１に格納されていた
データＱＤＬｎが、読み出しバスＲＢＵＳに転送され
る。
【００３２】書き込みサイクル時、書き込みデータは、
図１に示された書き込みバッファＷＢＵＦ１０によっ
て、相補の書き込みバスＷＢＵＳ，／ＷＢＵＳに転送さ
れる。ここで、Ｙアドレスによって選択される書き込み
カラムスイッチ信号ＷＣＳｎが活性化されると、書き込
みセレクタＷＳＥＬが活性化され、その相補の出力であ
る書き込みデータ線ＷＤＬｎ，／ＷＤＬｎのうちの片方
が、ＨレベルからＬレベルに引き下げられる。同時に、
書き込みカラムスイッチ信号ＷＣＳｎによって、データ
アンプＤＡ内の書き込み用回路４１２が活性化され、書
き込みデータに応じて、相補のデータ線ＤＬｎ，／ＤＬ
ｎが、Ｖｃｃレベル及びＧＮＤレベルに活性化される。
書き込みカラムスイッチ信号ＷＣＳｎによって選択され
ないデータアンプＤＡは、その入力となる書き込みカラ
ムスイッチ信号ＷＣＳｎがＬレベルであり、書き込みデ
ータ線ＷＤＬｎ，／ＷＤＬｎがともにＨレベルになって
いるので、データアンプＤＡ内の書き込み用回路４１２
は活性化されず、データ線ＤＬｎ，／ＤＬｎは、プリチ
ャージされたままの１／２Ｖｃｃレベルに保たれてい
る。
図１に示された書き込みバッファＷＢＵＦ１０によっ
て、相補の書き込みバスＷＢＵＳ，／ＷＢＵＳに転送さ
れる。ここで、Ｙアドレスによって選択される書き込み
カラムスイッチ信号ＷＣＳｎが活性化されると、書き込
みセレクタＷＳＥＬが活性化され、その相補の出力であ
る書き込みデータ線ＷＤＬｎ，／ＷＤＬｎのうちの片方
が、ＨレベルからＬレベルに引き下げられる。同時に、
書き込みカラムスイッチ信号ＷＣＳｎによって、データ
アンプＤＡ内の書き込み用回路４１２が活性化され、書
き込みデータに応じて、相補のデータ線ＤＬｎ，／ＤＬ
ｎが、Ｖｃｃレベル及びＧＮＤレベルに活性化される。
書き込みカラムスイッチ信号ＷＣＳｎによって選択され
ないデータアンプＤＡは、その入力となる書き込みカラ
ムスイッチ信号ＷＣＳｎがＬレベルであり、書き込みデ
ータ線ＷＤＬｎ，／ＷＤＬｎがともにＨレベルになって
いるので、データアンプＤＡ内の書き込み用回路４１２
は活性化されず、データ線ＤＬｎ，／ＤＬｎは、プリチ
ャージされたままの１／２Ｖｃｃレベルに保たれてい
る。
【００３３】データアンプ活性化信号ＤＡＥ，データラ
ッチ制御信号ＤＬＥ，／ＤＬＥは、ｎ個のカラムに共通
の信号であって、データ線ＤＬｎ，／ＤＬｎとは、直交
する方向に配線されている。
ッチ制御信号ＤＬＥ，／ＤＬＥは、ｎ個のカラムに共通
の信号であって、データ線ＤＬｎ，／ＤＬｎとは、直交
する方向に配線されている。
【００３４】次に、図４を参照して、この例におけるア
ドレス遷移検出回路の構成例とその動作を説明する。こ
の例のアドレス遷移検出回路５０は、図４に示すよう
に、複数の外部ロウアドレス信号Ｘ０〜Ｘｍ−１を、ア
ドレスレジスタＸＲＥＧ５１を介して、ＡＴＤ（Adress
Transition Detector）回路５２に接続した構成を有し
ている。外部ロウアドレス信号Ｘ０〜Ｘｍ−１は、それ
ぞれ対応するアドレスレジスタＸＲＥＧに取り込まれ
る。アドレスレジスタＸＲＥＧには、クロック信号ＣＬ
Ｋが入力され、アドレスレジスタＸＲＥＧは、クロック
信号ＣＬＫの立ち上がりのタイミングで、外部ロウアド
レス信号Ｘ０〜Ｘｍ−１を格納する。アドレスレジスタ
ＸＲＥＧの出力である内部アドレス信号は、ＡＴＤ回路
５１に入力される。 ＡＴＤ回路５１は、前回のサイク
ルの内部ロウアドレス信号と、現在のサイクルの内部ロ
ウアドレス信号とを比較して、変化していれば、ロウア
クティブのワンショット信号である、ＡＴＤ信号（動作
開始指示信号）ＡＴＤＢを出力する。この例のダイナミ
ック型半導体記憶装置は、このＡＴＤ信号ＡＴＤＢが出
力されたとき、動作を開始する。
ドレス遷移検出回路の構成例とその動作を説明する。こ
の例のアドレス遷移検出回路５０は、図４に示すよう
に、複数の外部ロウアドレス信号Ｘ０〜Ｘｍ−１を、ア
ドレスレジスタＸＲＥＧ５１を介して、ＡＴＤ（Adress
Transition Detector）回路５２に接続した構成を有し
ている。外部ロウアドレス信号Ｘ０〜Ｘｍ−１は、それ
ぞれ対応するアドレスレジスタＸＲＥＧに取り込まれ
る。アドレスレジスタＸＲＥＧには、クロック信号ＣＬ
Ｋが入力され、アドレスレジスタＸＲＥＧは、クロック
信号ＣＬＫの立ち上がりのタイミングで、外部ロウアド
レス信号Ｘ０〜Ｘｍ−１を格納する。アドレスレジスタ
ＸＲＥＧの出力である内部アドレス信号は、ＡＴＤ回路
５１に入力される。 ＡＴＤ回路５１は、前回のサイク
ルの内部ロウアドレス信号と、現在のサイクルの内部ロ
ウアドレス信号とを比較して、変化していれば、ロウア
クティブのワンショット信号である、ＡＴＤ信号（動作
開始指示信号）ＡＴＤＢを出力する。この例のダイナミ
ック型半導体記憶装置は、このＡＴＤ信号ＡＴＤＢが出
力されたとき、動作を開始する。
【００３５】次に、図５を参照して、この例における書
き込み後読み出し回路の構成例とその動作について説明
する。この例の書き込み後読み出し回路６０は、図５に
示すように、外部書き込みモード信号ＤＷＲを、書き込
みモードレジスタＷＲＥＧ６１を介して、ＲＡＷ（Read
After Write）回路６２に接続した構成を有している。
外部書き込みモード信号ＤＷＲは、クロック信号ＣＬＫ
の立ち上がりのタイミングで、書き込みモードレジスタ
ＷＲＥＧに取り込まれて、内部書き込みモード信号ＩＷ
Ｒとして出力される。外部書き込みモード信号ＤＷＲ及
び内部書き込みモード信号ＩＷＲは、いずれもロウアク
ティブの信号であり、これらの信号がＬレベルのとき、
この例のダイナミック型半導体記憶装置は書き込みモー
ドとなり、逆にＨレベルのときは、読み出しモードとな
る。内部書き込みモード信号ＩＷＲは、クロック信号Ｃ
ＬＫの立ち上がりのタイミングで、ＲＡＷ回路６２内の
レジスタＲＥＧ６３に取り込まれる。したがって、ＲＡ
Ｗ回路６２内のレジスタＲＥＧの出力ＩＷＲＲは、内部
書き込みモード信号ＩＷＲのタイミングを、１クロック
分遅らせた信号となる。信号ＩＷＲＲは、ＲＡＷ回路６
２内のワンショット回路６４に入力され、ワンショット
回路６４は、ＲＡＷ回路６２の出力信号であるワンショ
ット信号（書き込み後読み出し指示信号）ＲＡＷを出力
する。ワンショット信号ＲＡＷは、信号ＩＷＲＲがＬレ
ベル（書き込みモード）からＨレベル（読み出しモー
ド）に立ち上がるときに出力される。
き込み後読み出し回路の構成例とその動作について説明
する。この例の書き込み後読み出し回路６０は、図５に
示すように、外部書き込みモード信号ＤＷＲを、書き込
みモードレジスタＷＲＥＧ６１を介して、ＲＡＷ（Read
After Write）回路６２に接続した構成を有している。
外部書き込みモード信号ＤＷＲは、クロック信号ＣＬＫ
の立ち上がりのタイミングで、書き込みモードレジスタ
ＷＲＥＧに取り込まれて、内部書き込みモード信号ＩＷ
Ｒとして出力される。外部書き込みモード信号ＤＷＲ及
び内部書き込みモード信号ＩＷＲは、いずれもロウアク
ティブの信号であり、これらの信号がＬレベルのとき、
この例のダイナミック型半導体記憶装置は書き込みモー
ドとなり、逆にＨレベルのときは、読み出しモードとな
る。内部書き込みモード信号ＩＷＲは、クロック信号Ｃ
ＬＫの立ち上がりのタイミングで、ＲＡＷ回路６２内の
レジスタＲＥＧ６３に取り込まれる。したがって、ＲＡ
Ｗ回路６２内のレジスタＲＥＧの出力ＩＷＲＲは、内部
書き込みモード信号ＩＷＲのタイミングを、１クロック
分遅らせた信号となる。信号ＩＷＲＲは、ＲＡＷ回路６
２内のワンショット回路６４に入力され、ワンショット
回路６４は、ＲＡＷ回路６２の出力信号であるワンショ
ット信号（書き込み後読み出し指示信号）ＲＡＷを出力
する。ワンショット信号ＲＡＷは、信号ＩＷＲＲがＬレ
ベル（書き込みモード）からＨレベル（読み出しモー
ド）に立ち上がるときに出力される。
【００３６】次に、図６乃至図８を参照して、図１乃至
図５に示された回路の動作について説明する。この発明
のダイナミック型半導体記憶装置は、オンチップ又はオ
フチップの、マイクロプロセッサの２次キャッシュメモ
リとして用いることを前提として設計されている。マイ
クロプロセッサの２次キャッシュは、従来は、オフチッ
プのシンクロナスＳＲＡＭを用いて構成されているの
で、マイクロプロセッサの２次キャッシュインタフェー
スの各種制御信号中には、ＤＲＡＭを制御するのに適し
た、読み出し又は書き込みサイクルの開始を指示するス
トローブ信号は存在しない。そのため、この発明のダイ
ナミック型半導体記憶装置では、前サイクルに入力され
たアドレスと、今サイクルに入力されたアドレスとを比
較して、アドレスが変化しているとき、読み出し又は書
き込みサイクルを開始することができるように、アドレ
ス変化を検出するためのアドレス遷移検出回路を内蔵し
ている。
図５に示された回路の動作について説明する。この発明
のダイナミック型半導体記憶装置は、オンチップ又はオ
フチップの、マイクロプロセッサの２次キャッシュメモ
リとして用いることを前提として設計されている。マイ
クロプロセッサの２次キャッシュは、従来は、オフチッ
プのシンクロナスＳＲＡＭを用いて構成されているの
で、マイクロプロセッサの２次キャッシュインタフェー
スの各種制御信号中には、ＤＲＡＭを制御するのに適し
た、読み出し又は書き込みサイクルの開始を指示するス
トローブ信号は存在しない。そのため、この発明のダイ
ナミック型半導体記憶装置では、前サイクルに入力され
たアドレスと、今サイクルに入力されたアドレスとを比
較して、アドレスが変化しているとき、読み出し又は書
き込みサイクルを開始することができるように、アドレ
ス変化を検出するためのアドレス遷移検出回路を内蔵し
ている。
【００３７】マイクロプロセッサの２次キャッシュイン
タフェースを介するデータのやりとりは、そのビット幅
が大きいほど、パフォーマンスが向上する。しかし、ビ
ット幅が大き過ぎると、入出力ピン数が増加して、パッ
ケージが大きくなるという問題が生じる。そこで、現存
するマイクロプロセッサの２次キャッシュでは、一般的
に、これらの多ビット幅をいくつかに分割して、バース
トモードで、シリアルにデータを転送することによっ
て、入出力ピン数の増加を抑制している。この発明のダ
イナミック型半導体記憶装置も、２ビット以上のバース
トデータ転送を前提として設計されている。
タフェースを介するデータのやりとりは、そのビット幅
が大きいほど、パフォーマンスが向上する。しかし、ビ
ット幅が大き過ぎると、入出力ピン数が増加して、パッ
ケージが大きくなるという問題が生じる。そこで、現存
するマイクロプロセッサの２次キャッシュでは、一般的
に、これらの多ビット幅をいくつかに分割して、バース
トモードで、シリアルにデータを転送することによっ
て、入出力ピン数の増加を抑制している。この発明のダ
イナミック型半導体記憶装置も、２ビット以上のバース
トデータ転送を前提として設計されている。
【００３８】最初、図６を用いて、この発明のダイナミ
ック型半導体記憶装置における、読み出しサイクルの動
作を説明する。時刻ｔ１のクロック信号ＣＬＫの立ち上
がりで、前サイクルとは異なるロウアドレスＡＸ０が入
力されると、図４に示されたアドレス遷移検出回路がこ
れを検出して、時刻ｔ２に、ワンショット信号ＡＴＤＢ
を出力する。動作サイクルの開始を示すワンショット信
号ＡＴＤＢが出力されたことによって、半導体記憶装置
内部の回路（不図示）が動作を開始し、時刻ｔ３には、
入力されたロウアドレスＡＸ０に対応するワード線ＷＬ
が立ち上がる。すると、ワード線ＷＬに接続されたメモ
リセルのデータが、ビット線ＢＬｊｎ，／ＢＬｊｎに微
小電位として読み出され、時刻ｔ４に、センスアンプ電
源線ＳＡＰ，ＳＡＮが活性化されることによって、これ
らのビット線上のデータが、ＶｃｃレベルとＧＮＤレベ
ルとに増幅される。この後、時刻ｔ５に、読み出しスイ
ッチ信号ＲＳ０が活性化されることによって、ビット線
上のデータが、データ線ＤＬｎ，／ＤＬｎに転送され
る。転送されたデータ線上のデータは、データアンプＤ
Ａで増幅され、データラッチ制御信号ＤＬＥが活性化さ
れることによって、データラッチＤＬＡＴに転送され、
ラッチ４２１の出力信号ＱＤＬｎが、今回読み出したデ
ータに書き替えられる。この時点で、ｎ個のすべてのカ
ラムの読み出しデータは、同時にｎ個のデータラッチＤ
ＬＡＴに転送される。
ック型半導体記憶装置における、読み出しサイクルの動
作を説明する。時刻ｔ１のクロック信号ＣＬＫの立ち上
がりで、前サイクルとは異なるロウアドレスＡＸ０が入
力されると、図４に示されたアドレス遷移検出回路がこ
れを検出して、時刻ｔ２に、ワンショット信号ＡＴＤＢ
を出力する。動作サイクルの開始を示すワンショット信
号ＡＴＤＢが出力されたことによって、半導体記憶装置
内部の回路（不図示）が動作を開始し、時刻ｔ３には、
入力されたロウアドレスＡＸ０に対応するワード線ＷＬ
が立ち上がる。すると、ワード線ＷＬに接続されたメモ
リセルのデータが、ビット線ＢＬｊｎ，／ＢＬｊｎに微
小電位として読み出され、時刻ｔ４に、センスアンプ電
源線ＳＡＰ，ＳＡＮが活性化されることによって、これ
らのビット線上のデータが、ＶｃｃレベルとＧＮＤレベ
ルとに増幅される。この後、時刻ｔ５に、読み出しスイ
ッチ信号ＲＳ０が活性化されることによって、ビット線
上のデータが、データ線ＤＬｎ，／ＤＬｎに転送され
る。転送されたデータ線上のデータは、データアンプＤ
Ａで増幅され、データラッチ制御信号ＤＬＥが活性化さ
れることによって、データラッチＤＬＡＴに転送され、
ラッチ４２１の出力信号ＱＤＬｎが、今回読み出したデ
ータに書き替えられる。この時点で、ｎ個のすべてのカ
ラムの読み出しデータは、同時にｎ個のデータラッチＤ
ＬＡＴに転送される。
【００３９】一方、時刻ｔ１にクロック信号ＣＬＫによ
って内部に取り込まれたカラムアドレスＡＹ００は、カ
ラムアドレスレジスタ（不図示）に一時的に保持され、
時刻ｔ６のクロック信号の立ち上がりのタイミングで、
カラムデコーダＹＤＥＣに転送される。そして、カラム
アドレスＡＹ００に対応するカラムスイッチ信号ＣＳｎ
が立ち上がり、これによって選択されたデータラッチＤ
ＬＡＴのデータＱＤＬｎが読み出しバスＲＢＵＳに出力
され、読み出しバッファＲＢＵＦを経てＩＯバスＩＯＢ
に出力され、さらにＩＯバッファＩＯＢＵＦを経て、読
み出しデータＤＱとして、外部に出力れれる。
って内部に取り込まれたカラムアドレスＡＹ００は、カ
ラムアドレスレジスタ（不図示）に一時的に保持され、
時刻ｔ６のクロック信号の立ち上がりのタイミングで、
カラムデコーダＹＤＥＣに転送される。そして、カラム
アドレスＡＹ００に対応するカラムスイッチ信号ＣＳｎ
が立ち上がり、これによって選択されたデータラッチＤ
ＬＡＴのデータＱＤＬｎが読み出しバスＲＢＵＳに出力
され、読み出しバッファＲＢＵＦを経てＩＯバスＩＯＢ
に出力され、さらにＩＯバッファＩＯＢＵＦを経て、読
み出しデータＤＱとして、外部に出力れれる。
【００４０】時刻ｔ６に入力された、次のカラムアドレ
スＡＹ０１は、時刻ｔ７のクロック信号ＣＬＫの立ち上
がりのタイミングで、カラムデコーダＹＤＥＣに入力さ
れ、対応するカラムスイッチ信号ＣＳｎが立ち上がるこ
とによって、対応する読み出しデータが、データラッチ
ＤＬＡＴから読み出される。
スＡＹ０１は、時刻ｔ７のクロック信号ＣＬＫの立ち上
がりのタイミングで、カラムデコーダＹＤＥＣに入力さ
れ、対応するカラムスイッチ信号ＣＳｎが立ち上がるこ
とによって、対応する読み出しデータが、データラッチ
ＤＬＡＴから読み出される。
【００４１】ここで、この発明のダイナミック型半導体
記憶装置は、２ビット以上のバースト読み出し及び書き
込み動作を前提としているため、時刻ｔ１で入力するロ
ウアドレスをＡＸ０に変化させたら、次のクロックの立
ち上がりである時刻ｔ６では、ロウアドレスを変化させ
てはならない。時刻ｔ７では、図６に示すように、別の
ロウアドレスＡＸ１に変化させてもよい。
記憶装置は、２ビット以上のバースト読み出し及び書き
込み動作を前提としているため、時刻ｔ１で入力するロ
ウアドレスをＡＸ０に変化させたら、次のクロックの立
ち上がりである時刻ｔ６では、ロウアドレスを変化させ
てはならない。時刻ｔ７では、図６に示すように、別の
ロウアドレスＡＸ１に変化させてもよい。
【００４２】次に、図７を用いて、この発明のダイナミ
ック型半導体記憶装置における、書き込みサイクルの動
作を説明する。時刻ｔ１のクロック信号ＣＬＫの立ち上
がりで、ロウアドレスＡＸ０が入力され、同時に外部書
き込みモード信号ＤＷＲがＨレベルからＬレベルに立ち
下げられると、アドレス遷移検出回路がアドレス変化を
検出して、時刻ｔ２にワンショント信号ＡＴＤＢを出力
するとともに、書き込み後読み出し回路で、内部書き込
みモード信号ＩＷＲがＬレベルに立ち下がる。サイクル
の開始を示すワンショット信号ＡＴＤＢが出力されたこ
とによって、図示しない内部の回路が動作を始めて、時
刻ｔ３には、入力されたロウアドレスＡＸ０に対応する
ワード線ＷＬが立ち上がる。すると、ワード線ＷＬに接
続されたメモリセルのデータが、ビット線ＢＬｊｎ，／
ＢＬｊｎに微小電位差として読み出され、時刻ｔ４に、
センスアンプ電源線ＳＡＰ，ＳＡＮが活性化されること
によって、増幅回路３２を介して、これらのビット線上
のデータが、ＶｃｃレベルとＧＮＤレベルに増幅され
る。
ック型半導体記憶装置における、書き込みサイクルの動
作を説明する。時刻ｔ１のクロック信号ＣＬＫの立ち上
がりで、ロウアドレスＡＸ０が入力され、同時に外部書
き込みモード信号ＤＷＲがＨレベルからＬレベルに立ち
下げられると、アドレス遷移検出回路がアドレス変化を
検出して、時刻ｔ２にワンショント信号ＡＴＤＢを出力
するとともに、書き込み後読み出し回路で、内部書き込
みモード信号ＩＷＲがＬレベルに立ち下がる。サイクル
の開始を示すワンショット信号ＡＴＤＢが出力されたこ
とによって、図示しない内部の回路が動作を始めて、時
刻ｔ３には、入力されたロウアドレスＡＸ０に対応する
ワード線ＷＬが立ち上がる。すると、ワード線ＷＬに接
続されたメモリセルのデータが、ビット線ＢＬｊｎ，／
ＢＬｊｎに微小電位差として読み出され、時刻ｔ４に、
センスアンプ電源線ＳＡＰ，ＳＡＮが活性化されること
によって、増幅回路３２を介して、これらのビット線上
のデータが、ＶｃｃレベルとＧＮＤレベルに増幅され
る。
【００４３】一方、時刻ｔ１に、クロック信号ＣＬＫに
よって内部に取り込まれたカラムアドレスＡＹ００は、
図示されないカラムアドレスレジスタに一時的に保持さ
れ、時刻ｔ５のクロック信号の立ち上がりのタイミング
で、カラムデコーダＹＤＥＣに転送される。そして、今
度は、書き込みサイクルであるため、カラムデコーダＹ
ＤＥＣから、カラムアドレスＡＹ００に対応する１つの
書き込みカラムスイッチ信号ＷＣＳｎが立ち上がる。こ
れと同時に、時刻ｔ５のクロック信号の立ち上がりのタ
イミングで取り込まれたカラムアドレスＡＹ００に対応
するカラムに書き込む書き込みデータは、ＩＯバッファ
ＩＯＢＵＦを経て、ＩＯバスＩＯＢに出力され、さらに
書き込みバッファＷＢＵＦを経て、書き込みバスＷＢＵ
Ｓ，／ＷＢＵＳに転送される。その後、カラムアドレス
ＡＹ００に対応する書き込みカラムスイッチ信号ＷＣＳ
ｎによって選択された、書き込みセレクタＷＳＥＬが活
性化されることによって、書き込みデータＷＤＬｎ，／
ＷＤＬｎを対応するカラムのデータアンプＤＡに転送す
る。さらに、このデータアンプＤＡも、書き込みカラム
スイッチ信号ＷＣＳｎによって活性化されることによっ
て、書き込みデータＷＤＬｎ，／ＷＤＬｎによって、対
応するカラムのデータ線ＤＬｎ，／ＤＬｎのデータを、
ＶｃｃレベルとＧＮＤレベルに増幅する。次に、時刻ｔ
６において、書き込みスイッチ信号ＷＳ０が活性化され
ることによって、データ線ＤＬｎ，／ＤＬｎのデータ
が，センスアンプＳＡを介して、対応するビット線に転
送される。
よって内部に取り込まれたカラムアドレスＡＹ００は、
図示されないカラムアドレスレジスタに一時的に保持さ
れ、時刻ｔ５のクロック信号の立ち上がりのタイミング
で、カラムデコーダＹＤＥＣに転送される。そして、今
度は、書き込みサイクルであるため、カラムデコーダＹ
ＤＥＣから、カラムアドレスＡＹ００に対応する１つの
書き込みカラムスイッチ信号ＷＣＳｎが立ち上がる。こ
れと同時に、時刻ｔ５のクロック信号の立ち上がりのタ
イミングで取り込まれたカラムアドレスＡＹ００に対応
するカラムに書き込む書き込みデータは、ＩＯバッファ
ＩＯＢＵＦを経て、ＩＯバスＩＯＢに出力され、さらに
書き込みバッファＷＢＵＦを経て、書き込みバスＷＢＵ
Ｓ，／ＷＢＵＳに転送される。その後、カラムアドレス
ＡＹ００に対応する書き込みカラムスイッチ信号ＷＣＳ
ｎによって選択された、書き込みセレクタＷＳＥＬが活
性化されることによって、書き込みデータＷＤＬｎ，／
ＷＤＬｎを対応するカラムのデータアンプＤＡに転送す
る。さらに、このデータアンプＤＡも、書き込みカラム
スイッチ信号ＷＣＳｎによって活性化されることによっ
て、書き込みデータＷＤＬｎ，／ＷＤＬｎによって、対
応するカラムのデータ線ＤＬｎ，／ＤＬｎのデータを、
ＶｃｃレベルとＧＮＤレベルに増幅する。次に、時刻ｔ
６において、書き込みスイッチ信号ＷＳ０が活性化され
ることによって、データ線ＤＬｎ，／ＤＬｎのデータ
が，センスアンプＳＡを介して、対応するビット線に転
送される。
【００４４】時刻ｔ５に、クロック信号ＣＬＫによって
内部に取り込まれた、次のカラムアドレスＡＹ０１に対
応するカラムに書き込まれるデータは、時刻ｔ７のクロ
ック信号の立ち上がりのタイミングで、内部に取り込ま
れる。そして、カラムアドレスＡＹ０１に対応する書き
込みカラムスイッチ信号ＷＣＳｎが活性化され、同様に
して、対応するビット線まで書き込みデータが転送され
る。このように、この発明のダイナミック型半導体記憶
装置に想定している２次キャッシュインタフェースで
は、書き込みデータは、対応するカラムアドレスより
も、１クロック分遅れて入力される。
内部に取り込まれた、次のカラムアドレスＡＹ０１に対
応するカラムに書き込まれるデータは、時刻ｔ７のクロ
ック信号の立ち上がりのタイミングで、内部に取り込ま
れる。そして、カラムアドレスＡＹ０１に対応する書き
込みカラムスイッチ信号ＷＣＳｎが活性化され、同様に
して、対応するビット線まで書き込みデータが転送され
る。このように、この発明のダイナミック型半導体記憶
装置に想定している２次キャッシュインタフェースで
は、書き込みデータは、対応するカラムアドレスより
も、１クロック分遅れて入力される。
【００４５】書き込みサイクルも、読み出しサイクルと
同様に、２ビット以上のバースト書き込み動作を前提と
しているため、時刻ｔ１で、入力するロウアドレスをＡ
Ｘ０に変化させたら、次のクロックの立ち上がりである
時刻ｔ５では、ロウアドレスを変化させてはならない。
さらに次のクロックの立ち上がりである時刻ｔ７では、
図７に示すように、別のロウアドレスＡＸ１に変化させ
てもよいが、書き込みサイクルを連続させるときは、外
部書き込みモード信号ＤＷＲは、図７に示すように、Ｌ
レベルを保っていることが必要である。
同様に、２ビット以上のバースト書き込み動作を前提と
しているため、時刻ｔ１で、入力するロウアドレスをＡ
Ｘ０に変化させたら、次のクロックの立ち上がりである
時刻ｔ５では、ロウアドレスを変化させてはならない。
さらに次のクロックの立ち上がりである時刻ｔ７では、
図７に示すように、別のロウアドレスＡＸ１に変化させ
てもよいが、書き込みサイクルを連続させるときは、外
部書き込みモード信号ＤＷＲは、図７に示すように、Ｌ
レベルを保っていることが必要である。
【００４６】次に、図８を用いて、この発明のダイナミ
ック型半導体記憶装置における、書き込みサイクル終了
時の動作を説明する。書き込みサイクルの終了は、最後
の書き込みデータを入力すると同時に、外部書き込みモ
ード信号ＤＷＲを、Ｈレベルにすることによって実行さ
れる。図８に示す時刻ｔ１のクロック信号ＣＬＫの立ち
上がりのタイミングで、最後のカラムアドレスＡＹ１３
に対応する書き込みデータを取り込むと同時に、外部書
き込みモード信号ＤＷＲがＨレベルに変化したことも内
部に取り込む。カラムアドレスＡＹ１３に対応する書き
込みデータが、上述と同様な経路で、時刻ｔ２にビット
線に転送されると、時刻ｔ３に書き込みスイッチ信号Ｗ
Ｓ０がＬレベルに立ち下がり、続いて時刻ｔ４にワード
線ＷＬが立ち下がり、データ線ＤＬｎ，／ＤＬｎがとも
に１／２Ｖｃｃレベルにプリチャージされる。時刻ｔ５
のクロック信号の立ち上がりのタイミングで、書き込み
後読み出し回路内のＩＷＲＲ信号が立ち上がり、ＲＡＷ
信号としてワンショット信号が出力される。これに続い
て、読み出しスイッチ信号ＲＳ０が活性化され、このと
きにセンスアンプ及びビット線が保持しているロウアド
レスＡＸ１に対応するデータが、データ線ＤＬｎ，／Ｄ
Ｌｎに転送され、データアンプＤＡで増幅される。続い
て、データラッチ制御信号ＤＬＥが活性化されると、こ
のデータがデータラッチＤＬＡＴに転送され、ラッチ４
２１の出力信号ＱＤＬｎが変化する。したがって、時刻
ｔ５に取り込まれたカラムアドレスＡＹ１４に対応する
データは、時刻ｔ６に外部出力データＤＱとして、外部
に読み出すことができる。
ック型半導体記憶装置における、書き込みサイクル終了
時の動作を説明する。書き込みサイクルの終了は、最後
の書き込みデータを入力すると同時に、外部書き込みモ
ード信号ＤＷＲを、Ｈレベルにすることによって実行さ
れる。図８に示す時刻ｔ１のクロック信号ＣＬＫの立ち
上がりのタイミングで、最後のカラムアドレスＡＹ１３
に対応する書き込みデータを取り込むと同時に、外部書
き込みモード信号ＤＷＲがＨレベルに変化したことも内
部に取り込む。カラムアドレスＡＹ１３に対応する書き
込みデータが、上述と同様な経路で、時刻ｔ２にビット
線に転送されると、時刻ｔ３に書き込みスイッチ信号Ｗ
Ｓ０がＬレベルに立ち下がり、続いて時刻ｔ４にワード
線ＷＬが立ち下がり、データ線ＤＬｎ，／ＤＬｎがとも
に１／２Ｖｃｃレベルにプリチャージされる。時刻ｔ５
のクロック信号の立ち上がりのタイミングで、書き込み
後読み出し回路内のＩＷＲＲ信号が立ち上がり、ＲＡＷ
信号としてワンショット信号が出力される。これに続い
て、読み出しスイッチ信号ＲＳ０が活性化され、このと
きにセンスアンプ及びビット線が保持しているロウアド
レスＡＸ１に対応するデータが、データ線ＤＬｎ，／Ｄ
Ｌｎに転送され、データアンプＤＡで増幅される。続い
て、データラッチ制御信号ＤＬＥが活性化されると、こ
のデータがデータラッチＤＬＡＴに転送され、ラッチ４
２１の出力信号ＱＤＬｎが変化する。したがって、時刻
ｔ５に取り込まれたカラムアドレスＡＹ１４に対応する
データは、時刻ｔ６に外部出力データＤＱとして、外部
に読み出すことができる。
【００４７】このように、この例の半導体記憶装置で
は、書き込み後読み出し回路を付加することによって、
書き込みサイクルの終了直後に、同じロウアドレスの読
み出しサイクルを実行する際に、ロウアドレスが前サイ
クルで変化していないために、アドレス遷移検出回路が
動作せず、したがって、ワード線が活性化されていない
が、所望のデータは既にデータラッチに転送されている
ので、カラムアドレスを変化させるだけで、読み出しを
実行することが可能になる。もしも書き込み後読み出し
回路がない場合には、例えばロウアドレスを変化させて
ダミーの読み出しサイクルを実行し、その後、ロウアド
レスを戻して読み出しサイクルを開始することによっ
て、正常な動作を実行することができるが、この場合、
ダミーの読み出しサイクル（２クロックサイクル必要）
が挿入されるため、実効的なデータ転送速度が悪化す
る。
は、書き込み後読み出し回路を付加することによって、
書き込みサイクルの終了直後に、同じロウアドレスの読
み出しサイクルを実行する際に、ロウアドレスが前サイ
クルで変化していないために、アドレス遷移検出回路が
動作せず、したがって、ワード線が活性化されていない
が、所望のデータは既にデータラッチに転送されている
ので、カラムアドレスを変化させるだけで、読み出しを
実行することが可能になる。もしも書き込み後読み出し
回路がない場合には、例えばロウアドレスを変化させて
ダミーの読み出しサイクルを実行し、その後、ロウアド
レスを戻して読み出しサイクルを開始することによっ
て、正常な動作を実行することができるが、この場合、
ダミーの読み出しサイクル（２クロックサイクル必要）
が挿入されるため、実効的なデータ転送速度が悪化す
る。
【００４８】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、実施例で
はバースト転送するデータが２ビットの場合について記
載したが、これに限るものでなく、２ビットを超える場
合についても適用することが可能である。なお、この発
明の半導体記憶装置の製造方法として、マイクロプロセ
ッサのレイアウトマクロと、マイクロプロセッサの２次
キャッシュインタフェースに合わせたこの発明の半導体
記憶装置のレイアウトマクロとを用い、ＤＲＡＭ／ロジ
ック混載プロセスによって、１チップ上に混載すること
ができ、これによって、チップの設計コストを大幅に低
減することができる。
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、実施例で
はバースト転送するデータが２ビットの場合について記
載したが、これに限るものでなく、２ビットを超える場
合についても適用することが可能である。なお、この発
明の半導体記憶装置の製造方法として、マイクロプロセ
ッサのレイアウトマクロと、マイクロプロセッサの２次
キャッシュインタフェースに合わせたこの発明の半導体
記憶装置のレイアウトマクロとを用い、ＤＲＡＭ／ロジ
ック混載プロセスによって、１チップ上に混載すること
ができ、これによって、チップの設計コストを大幅に低
減することができる。
【００４９】
【発明の効果】以上説明したように、この発明の半導体
記憶装置によれば、センスアンプに接続されたデータ線
にデータラッチを備えて、バースト的に書き込み又は読
み出しを行う半導体記憶装置において、アドレスの変化
を検出して発生した動作開始指示信号に応じて書き込み
又は読み出しサイクルを開始するので、２次キャッシュ
インタフェースの各種制御信号中に、ＤＲＡＭを制御す
るのに適した、読み出し又は書き込みサイクルの開始を
指示するストローブ信号が存在しないマイクロプロセッ
サの２次キャッシュとして使用するとき、ワード線を活
性化して、読み出し又は書き込みサイクルを開始するこ
とができるとともに、書き込みモードから読み出しモー
ドへの変化を検出して発生した書き込み後読み出し指示
信号に応じて、センスアンプに保持されていたデータを
データラッチに転送して保持し、同一ロウアドレスの読
み出し動作を行うとき、この保持されたデータを読み出
して出力するので、書き込みサイクルの終了直後に、同
じロウアドレスの読み出しサイクルを実行することが可
能となる。またこの発明の半導体記憶装置の製造方法に
よれば、マイクロプロセッサのレイアウトマクロと、マ
イクロプロセッサの２次キャッシュインタフェースに合
わせたこの発明の半導体記憶装置のレイアウトマクロと
を用い、ＤＲＡＭ／ロジック混載プロセスによって、１
チップ上に混載するので、２次キャッシュメモリのオン
チップ化を行う際の、設計コストを大幅に低減すること
ができる。
記憶装置によれば、センスアンプに接続されたデータ線
にデータラッチを備えて、バースト的に書き込み又は読
み出しを行う半導体記憶装置において、アドレスの変化
を検出して発生した動作開始指示信号に応じて書き込み
又は読み出しサイクルを開始するので、２次キャッシュ
インタフェースの各種制御信号中に、ＤＲＡＭを制御す
るのに適した、読み出し又は書き込みサイクルの開始を
指示するストローブ信号が存在しないマイクロプロセッ
サの２次キャッシュとして使用するとき、ワード線を活
性化して、読み出し又は書き込みサイクルを開始するこ
とができるとともに、書き込みモードから読み出しモー
ドへの変化を検出して発生した書き込み後読み出し指示
信号に応じて、センスアンプに保持されていたデータを
データラッチに転送して保持し、同一ロウアドレスの読
み出し動作を行うとき、この保持されたデータを読み出
して出力するので、書き込みサイクルの終了直後に、同
じロウアドレスの読み出しサイクルを実行することが可
能となる。またこの発明の半導体記憶装置の製造方法に
よれば、マイクロプロセッサのレイアウトマクロと、マ
イクロプロセッサの２次キャッシュインタフェースに合
わせたこの発明の半導体記憶装置のレイアウトマクロと
を用い、ＤＲＡＭ／ロジック混載プロセスによって、１
チップ上に混載するので、２次キャッシュメモリのオン
チップ化を行う際の、設計コストを大幅に低減すること
ができる。
【図１】この発明の一実施例であるダイナミック型半導
体記憶装置のアレイ構成を示すブロック図である。
体記憶装置のアレイ構成を示すブロック図である。
【図２】本実施例におけるセンスアンプの構成例を示す
回路図である。
回路図である。
【図３】本実施例におけるデータアンプ，データラッチ
及び書き込みセレクタの構成例を示す図である。
及び書き込みセレクタの構成例を示す図である。
【図４】本実施例におけるアドレス遷移検出回路の構成
例を示す図である。
例を示す図である。
【図５】本実施例における書き込み後読み出し回路の構
成例を示す図である。
成例を示す図である。
【図６】本実施例のダイナミック型半導体記憶装置の読
み出しサイクルの動作を説明するための図である。
み出しサイクルの動作を説明するための図である。
【図７】本実施例のダイナミック型半導体記憶装置の書
き込みサイクルの動作を説明するための図である。
き込みサイクルの動作を説明するための図である。
【図８】本実施例のダイナミック型半導体記憶装置にお
ける書き込み終了時の動作を説明するための図である。
ける書き込み終了時の動作を説明するための図である。
１，３５ メモリセル ２ ビット線 ３，３０ センスアンプ（書き込み／読み出し手
段） ４１ ，４２ データ線 １４ データラッチ １９ ワード線 ５０ アドレス遷移検出回路（アドレス遷移検出手
段） ５１ アドレスレジスタ ５２ ＡＴＤ回路（動作開始指示信号発生回路） ６０ 書き込み後読み出し回路（書き込み後読み出
し手段） ６１ 書き込みモードレジスタ ６２ ＲＡＷ回路（書き込み後読み出し指示信号発
生回路）
段） ４１ ，４２ データ線 １４ データラッチ １９ ワード線 ５０ アドレス遷移検出回路（アドレス遷移検出手
段） ５１ アドレスレジスタ ５２ ＡＴＤ回路（動作開始指示信号発生回路） ６０ 書き込み後読み出し回路（書き込み後読み出
し手段） ６１ 書き込みモードレジスタ ６２ ＲＡＷ回路（書き込み後読み出し指示信号発
生回路）
Claims (7)
- 【請求項１】 ロウアドレスによって選択されたワード
線とカラムアドレスによって選択されたビット線とによ
って定まる書き込み／読み出し手段を介して、メモリセ
ルに対するデータの書き込み又は読み出しを行うととも
に、前記書き込み／読み出し手段に接続されたデータ線
にデータラッチを備えて、バースト的に書き込み又は読
み出しを行うデータを一時保持するようにしたダイナミ
ック型半導体記憶装置において、 アドレスの変化を検出して動作開始指示信号を発生する
アドレス遷移検出手段を設けて、該動作開始指示信号に
応じて書き込み又は読み出しサイクルを開始するととも
に、 書き込みモードから読み出しモードに変化したことを検
出して、書き込み後読み出し指示信号を発生する書き込
み後読み出し手段を設け、 該書き込み後読み出し指示信号の発生時、前記書き込み
／読み出し手段に保持されていたデータを前記データラ
ッチに転送して保持し、同一ロウアドレスの読み出し動
作を行うとき、該保持されたデータを読み出して出力す
るように構成されていることを特徴とする半導体記憶装
置。 - 【請求項２】 前記アドレス遷移検出手段が、複数の外
部ロウアドレス信号をそれぞれ保持する複数のアドレス
レジスタと、該複数のアドレスレジスタにおける、前回
の書き込み又は読み出しサイクルのロウアドレスと、今
回の書き込み又は読み出しサイクルのロウアドレスとを
比較して、変化があったとき、前記動作開始指示信号を
発生する動作開始指示信号発生回路とを備えてなること
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記書き込み後読み出し手段が、外部書
き込みモード信号を保持する書き込みモードレジスタ
と、該書き込みモードレジスタの出力信号を１クロック
周期遅らせた信号が書き込みモードから読み出しモード
に変化したとき前記書き込み後読み出し指示信号を出力
する書き込み後読み出し指示信号発生回路とを備えてな
ることを特徴とする請求項１又は２記載の半導体記憶装
置。 - 【請求項４】 前記半導体記憶装置が、マイクロプロセ
ッサの２次キャッシュメモリであることを特徴とする請
求項１乃至３のいずれか１に記載の半導体記憶装置。 - 【請求項５】 前記半導体記憶装置が、前記マイクロプ
ロセッサと同一チップ上に配置されていることを特徴と
する請求項４記載の半導体記憶装置。 - 【請求項６】 前記半導体記憶装置が、前記マイクロプ
ロセッサのチップ外に配置されていることを特徴とする
請求項４記載の半導体記憶装置。 - 【請求項７】 マイクロプロセッサのレイアウトマクロ
と、該マイクロプロセッサの２次キャッシュインタフェ
ースに合わせた請求項１乃至５のいずれか１に記載の半
導体記憶装置のレイアウトマクロとを用い、ＤＲＡＭ／
ロジック混載プロセスによって、１チップ上に混載する
ことを特徴とする半導体記憶装置の製造方法。
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|---|---|---|---|
| JP11144618A JP2000330967A (ja) | 1999-05-25 | 1999-05-25 | 半導体記憶装置とその製造方法 |
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| JP11144618A JP2000330967A (ja) | 1999-05-25 | 1999-05-25 | 半導体記憶装置とその製造方法 |
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