JP3834274B2 - 半導体記憶装置及びそのテスト方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイがＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と同じメモリセルで構成されており、かつ、半導体記憶装置の外部から見たときにＳＲＡＭ（スタティックＲＡＭ）と同様の仕様で動作する半導体記憶装置に関するものである。なかでも本発明は、メモリセルに対する書き込みタイミングを決定する書き込みイネーブル信号が書き込みアドレスに対して非同期的に与えられるＳＲＡＭと互換性を持った半導体記憶装置に関する。
【０００２】
【従来の技術】
ランダムアクセスの可能な半導体記憶装置としてはＳＲＡＭおよびＤＲＡＭが最も代表的である。ＤＲＡＭと比べた場合、ＳＲＡＭは一般に高速である上に、電源を供給してアドレスを入力しさえすればそのアドレスの変化を捉えて内部の順序回路が動作して、読み出し・書き込みを行うことができる。このように、ＳＲＡＭはＤＲＡＭに比べて単純な入力信号波形を与えるだけで動作するため、こうした入力信号波形を生成する回路の構成も簡単化することが可能である。
【０００３】
また、ＳＲＡＭはＤＲＡＭのようにメモリセルに記憶されたデータを保持し続けるためのリフレッシュが不要であることから、その取り扱いが容易であるとともに、リフレッシュを必要としないのでスタンバイ状態におけるデータ保持電流が小さいという長所がある。こうしたこともあってＳＲＡＭは様々な用途に広く用いられている。しかし、ＳＲＡＭは一般に１メモリセル当たり６個のトランジスタを必要とするため、ＤＲＡＭに比べてどうしてもチップサイズが大きくなり、価格がＤＲＡＭに比べて高くならざるを得ないという短所がある。
【０００４】
一方、ＤＲＡＭはアドレスとして行アドレス及び列アドレスを２回に分けて別々に与え，これらアドレスの取り込みタイミングを規定する信号としてＲＡＳ（行アドレスストローブ）信号およびＣＡＳ（列アドレスストローブ）信号を必要とすること，定期的にメモリセルをリフレッシュするための制御回路が必要になることから、ＳＲＡＭに比べてタイミング制御が複雑となってしまう。
【０００５】
また、ＤＲＡＭは外部からのアクセスが無いときにもメモリセルのリフレッシュが必要となることから消費電流が大きくなってしまうという問題もある。とは言え、ＤＲＡＭのメモリセルはキャパシタ１個とトランジスタ１個で構成可能であるため、小さなチップサイズで大容量化を図ることは比較的容易である。したがって、同じ記憶容量の半導体記憶装置を構成するのであればＳＲＡＭよりもＤＲＡＭの方が安価になる。
【０００６】
ところで、携帯電話などに代表される携帯機器が採用している半導体記憶装置としてはこれまでのところＳＲＡＭが主流である。これは、これまでの携帯電話には簡単な機能しか搭載されていなかったためそれほど大容量の半導体記憶装置が必要とされなかったこと，ＤＲＡＭに比べてタイミング制御などの点でＳＲＡＭは扱いが容易であること，ＳＲＡＭはスタンバイ電流が小さく低消費電力であるため、連続通話時間・連続待ち受け時間をできる限り伸ばしたい携帯電話などに向いていることなどがその理由である。
【０００７】
しかるに、ここのところ、非常に豊富な機能を搭載した携帯電話が登場してきており、電子メールの送受信機能や、各種のサイトにアクセスして近隣にあるレストランなどのタウン情報を取得するといった機能も実現されている。のみならず、ごく最近の携帯電話ではインターネット上のＷＥＢサーバにアクセスしてホームページの内容を簡略化して表示するような機能も搭載されてきており、将来的には現在のデスクトップ型パーソナルコンピュータと同様にインターネット上のホームページ等へ自由にアクセスできるようになることも想定される。
【０００８】
こうした機能を実現するためには、従来の携帯電話のように単純なテキスト表示を行っているだけでは駄目であって、多様なマルチメディア情報をユーザへ提供するためのグラフィック表示が不可欠となる。それには、公衆網などから受信した大量のデータを携帯電話内の半導体記憶装置上に一時的に蓄えておく必要が生じてくる。つまり、これからの携帯機器に搭載される半導体記憶装置としてはＤＲＡＭのように大容量であることが必須条件であると考えられる。しかも、携帯機器は小型かつ軽量であることが絶対条件であるため、半導体記憶装置を大容量化しても機器そのものが大型化・重量化することは避けねばならない。
【０００９】
以上のように、携帯機器に搭載される半導体記憶装置としては扱いの簡便さや消費電力を考えるとＳＲＡＭが好ましいが、大容量化の観点からすればＤＲＡＭが好ましいことになる。つまり、これからの携帯機器にはＳＲＡＭおよびＤＲＡＭの長所をそれぞれ取り入れた半導体記憶装置が最適であると言える。この種の半導体記憶装置としては、ＤＲＡＭに採用されているものと同じメモリセルを使用しながら、外部から見たときにＳＲＡＭとほぼ同様の仕様を持った「疑似ＳＲＡＭ」と呼ばれるものが既に考えられてはいる。
【００１０】
疑似ＳＲＡＭはＤＲＡＭのようにアドレスを行アドレス，列アドレスに分けて別々に与える必要がなく、またそのためにＲＡＳ，ＣＡＳのようなタイミング信号も必要としない。疑似ＳＲＡＭでは汎用のＳＲＡＭと同様にアドレスを一度に与えるだけで良く、クロック同期型の半導体記憶装置のクロックに相当するチップイネーブル信号をトリガにしてアドレスを内部に取り込んで読み出し／書き込みを行っている。
【００１１】
もっとも、疑似ＳＲＡＭは汎用のＳＲＡＭと完全な互換性を有しているとは限らず、その多くはメモリセルのリフレッシュを外部から制御するためのリフレッシュ制御用端子を具備しており、リフレッシュを疑似ＳＲＡＭの外部で制御してやらねばならない。このため、疑似ＳＲＡＭの多くはＳＲＡＭと比べたときに扱いが容易でなく、リフレッシュ制御のための余分な回路が必要となってくるといった欠点がある。こうしたことから、以下に紹介するように、疑似ＳＲＡＭの外部でリフレッシュを制御しなくて済むようにして、汎用ＳＲＡＭと全く同じ仕様で動作させるようにした疑似ＳＲＡＭも考えられてきている。しかしこの種の疑似ＳＲＡＭにも以下に述べるように様々な欠点がある。
【００１２】
【発明が解決しようとする課題】
まず、第１の従来例として特開昭６１−５４９５号公報や特開昭６２−１８８０９６号公報に開示された半導体記憶装置が挙げられる。前者の半導体記憶装置はリフレッシュ間隔を計時するためのリフレッシュタイマを内部に有しており、リフレッシュ間隔に相当する時間が経過した時点でリフレッシュスタート要求を発生させ、読み出し動作におけるビット線対の増幅動作が完了した後に、リフレッシュアドレスに対応するワード線を活性化させてセルフリフレッシュを行っている。こうすることで、半導体記憶装置の外部からメモリセルのリフレッシュを制御しなくとも済むようにしている。
【００１３】
また、後者の半導体記憶装置は前者の半導体記憶装置を実現するための動作タイミング制御回路についてその詳細構成を具体的に開示したものであって、基本的に前者の半導体記憶装置と同様のものである。
次に、第２の従来例として特開平６−３６５５７号公報に開示された半導体記憶装置が挙げられる。この半導体記憶装置も内部にリフレッシュ用のタイマを備えており、所定のリフレッシュ時間が経過した時点でリフレッシュスタート要求を発生させて、読み出しが完了した後にセルフリフレッシュを行うようにしている。
【００１４】
しかしながら、第１の従来例や第２の従来例では書き込みタイミングを決定する書き込みイネーブル信号が如何なるタイミングで与えられるのかが全く考慮されておらず、次のような問題を生じる可能性がある。すなわち、疑似ＳＲＡＭを汎用ＳＲＡＭと同じ仕様で動作させようとした場合、書き込みイネーブル信号はアドレスの変化に対して非同期に与えられることになる。また、リフレッシュスタート要求によるセルフリフレッシュも、アドレスの変化に対して非同期的に発生する。このため、書き込みイネーブル信号がリフレッシュスタート要求よりも遅れて入力されて例えばメモリサイクルの後半部分で有効化されたような場合、既にセルフリフレッシュが始まっていると、このセルフリフレッシュが完了した後でなければ書き込みを行うことができない。
【００１５】
しかしそうすると、セルフリフレッシュ後に行われる書き込みが大幅に遅れてしまうことになる。こうした事態を避けるにはセルフリフレッシュよりも書き込みを優先させる必要がある。ところがそうしてしまうと、リフレッシュスタート要求が発生した後に書き込みが連続して発生するような場合にセルフリフレッシュの入り込む余地がなくなってしまい、事実上セルフリフレッシュが不可能になってしまう可能性がある。
【００１６】
また、第１の従来例や第２の従来例ではアドレスにスキューが含まれる場合にアクセスが遅れてしまうという問題もある。すなわち、アドレスにスキューが存在する場合にはどうしてもスキュー分だけワード線の選択動作を遅らせてやる必要がある。というのも、疑似ＳＲＡＭが採用しているＤＲＡＭのメモリセルは一般に破壊読み出しであるため、あるワード線を活性化させてセンスアンプで読み出しを行ったときには、このワード線に接続されている全てのメモリセルに元々記憶されていたデータを当該センスアンプからこれらメモリセルへ書き戻してやる必要があるからである。
【００１７】
このため、一旦読み出しを開始してしまうとこれに対応する再書き込みが完了するまでは途中でワード線を切り換えてしまう訳にはゆかない。ところが、アドレスにスキューが含まれる場合にはアドレスの値が変化したのと等価であるため、結果的に活性化されるワード線が切り換えられてしまう。このため、複数のワード線が同時に活性化されてしまい、これらワード線に接続されているメモリセルのデータが同一のビット線上に読み出されてしまって、メモリセルのデータが破壊されてしまうことになる。
【００１８】
こうした事態を防ぐには、上述したようにアドレスに含まれるスキュー分だけワード線を活性化するのを遅らせてやる必要がある。このため、読み出し後にリフレッシュを行うと、特にスキューが大きい場合において、スキューのためにワード線の選択動作を遅らせた分だけリフレッシュの始まりも遅れてしまうほか、リフレッシュ後の読み出し動作等も遅れてしまうことになる。
【００１９】
次に、第３の従来例として特開平４−２４３０８７号公報に開示された半導体記憶装置が挙げられる。この従来例では疑似ＳＲＡＭ自身にリフレッシュタイマを持たせずに、疑似ＳＲＡＭの外部にタイマを設けるようにしている。そして、リフレッシュ時間が経過した後に最初のアクセス要求があった時点で、疑似ＳＲＡＭの外部にてＯＥ（出力イネーブル）信号を作り出し、このＯＥ信号に従ってリフレッシュを行ってから当該アクセス要求に対応する読み出し又は書き込みを行うようにしている。
【００２０】
しかしながら、この第３の従来例のような構成では消費電力が大きくなり過ぎてしまって、バッテリ駆動による長時間使用を前提とした携帯電話などの低消費電力製品には適用することができないという問題がある。というのも、第３の従来例では、チップイネーブル（ＣＥ）信号が有効になった時点で疑似ＳＲＡＭが外部から入力されたアドレスをラッチして動作するようになっている。つまり、第３の従来例では疑似ＳＲＡＭへアクセスする度にチップイネーブル信号を変化させる必要があるため、実装基板上に配線されたチップイネーブル信号のバス線の充放電電流によって消費電力が大きくなってしまう。
【００２１】
このほか、第４の従来例として特許第２５２９６８０号公報（特開昭６３−２０６９９４号公報）に開示されている半導体記憶装置が挙げられる。この従来例では、外部からリフレッシュを制御するようにした旧来の疑似ＳＲＡＭと同様の構成が開示されているほか、この疑似ＳＲＡＭの構成を流用しながらさらに改良を加えた構成が示されている。
【００２２】
前者の構成では、出力イネーブル信号が有効になったことを受けてアドレス変化検出信号を生成し、疑似ＳＲＡＭ内部で生成されたリフレッシュアドレスに従ってセルフリフレッシュを行ったのち、出力イネーブル信号が無効になった時点で再びアドレス変化検出信号を生成して、疑似ＳＲＡＭ外部から与えられた外部アドレスについてもリフレッシュを行っている。しかしながら、出力イネーブル信号がリフレッシュ間隔毎に定期的に発生するのであれば外部アドレスを対象とした後者のリフレッシュは本来必要ではなく、外部アドレスについてリフレッシュを行っている分だけ無駄に電力を消費してしまっている。
【００２３】
一方、後者の構成では、外部アドレスの変化を捉えてアドレス変化検出信号を発生させ、このアドレス変化検出信号を契機として疑似ＳＲＡＭ内部で生成されたリフレッシュアドレスに対してリフレッシュを行い、それから一定時間が経過した後に再びアドレス変化検出信号を発生させて外部アドレスを対象とした通常の読み出し・書き込みを行うようにしている。しかしこうした構成では外部アドレスにスキューが含まれるときに問題を生じることになる。
【００２４】
すなわち、外部アドレスにスキューが含まれている場合には、アドレスの各ビットが互いに異なるタイミングで変化するため、各タイミングについてアドレス変化が検出されて、複数のアドレス変化検出信号が生成される。このため、最初のアドレス変化検出信号でリフレッシュが起動されるのは良いとしても、２番目以降のアドレス変化検出信号によって本来はリフレッシュの完了後に行われるべき外部アドレスに対する通常のアクセスが起動されてしまう。つまりこの場合、リフレッシュ中であるにも拘わらず外部アドレスに対するアクセス要求が為されてしまう。このため、第１の従来例や第２の従来例の説明で指摘したのと同じく、複数のワード線が同時に活性化されてしまい、これらワード線に接続されたメモリセルのデータが同一のビット線上に読み出されてしまうため、メモリセルのデータが破壊されてしまうことになる。
【００２５】
以上のほかにも既存の疑似ＳＲＡＭには次のような問題がある。すなわち、汎用ＳＲＡＭなどでは内部の回路に対する電源の供給を停止して消費電力を極めて小さくするスタンバイモードが設けられている場合が多い。ところが、疑似ＳＲＡＭはメモリセルそのものがＤＲＡＭと同じであることからメモリセルに記憶されているデータを保持するためには常にリフレッシュを必要とする。このため、ＳＲＡＭと同様に動作するとは言いながら、従来の疑似ＳＲＡＭでは汎用ＳＲＡＭに採用されているようなスタンバイモードが特に設けられていない。
【００２６】
しかしながら、疑似ＳＲＡＭを汎用ＳＲＡＭと同様の仕様で動作させる以上は、使い勝手の面からしても汎用ＳＲＡＭのスタンバイモードと同等の低消費電力モードを用意しておくことが望ましい。また、携帯電話等における昨今の著しい機能向上を考慮すると、今後は疑似ＳＲＡＭが様々な用途に適用されることが予想される。
【００２７】
このため、汎用ＳＲＡＭのように単にスタンバイ状態に設定できるという制御だけでは不十分となってくることが当然予想される。したがって、既存の汎用ＳＲＡＭなどには無い疑似ＳＲＡＭ独自のスタンバイモードを先取りして提供してゆくことが必要となってくる。それには、ユーザのニーズやアプリケーションに応じてスタンバイ状態における消費電力をきめ細かく段階的に制御できれば極めて有用であると考えられる。
【００２８】
また、汎用ＤＲＡＭではリフレッシュを当然の前提としているため、スタンバイという概念自体が存在しないが、汎用ＤＲＡＭにおいても低消費電力の要請は当然ながら存在している。したがって、スタンバイモードの概念を汎用ＤＲＡＭにも取り入れ、ユーザのニーズやアプリケーションに応じてスタンバイ状態における消費電力をきめ細かく制御することで低消費電力化が可能となれば、汎用ＤＲＡＭの新たな応用分野を開拓できるなどのメリットがあると考えられる。
【００２９】
本発明は上記の点に鑑みてなされたものであり、その目的は、リフレッシュによって通常のアクセスが影響されたり書き込みの連続によってリフレッシュができなくなったりする問題を生じず、また、アドレスにスキューが含まれるような場合にもアクセス遅延が生じたりメモリセルが破壊されたりといった不具合を生じることがなく、しかも、汎用のＳＲＡＭ仕様で動作し大容量化してもチップサイズが小さく低消費電力であってなお且つ安価な半導体記憶装置を提供することにある。また、本発明の目的は汎用ＳＲＡＭで採用されているのと同等のスタンバイモードや既存の半導体記憶装置には見られない独特の低消費電力モードを持った半導体記憶装置を提供することにある。なお、ここで述べた以外の本発明の目的については、後述する実施形態の説明から明らかとなる。
【００３０】
【課題を解決するための手段】
以上の課題を解決するために、請求項１記載の発明は、リフレッシュを必要とする複数のメモリセルを備えた半導体記憶装置において、前記リフレッシュに必要となる装置内の各回路をスタンバイ状態において動作させるかどうかが回路毎に規定された複数種類のモードの中から選択したモードに従って、前記スタンバイ状態となったときに、前記リフレッシュに必要となる装置内の各回路を動作させ，あるいは，それらの動作を停止させる動作制御手段を具備することを特徴としている。
また、請求項２記載の発明は、請求項１記載の発明において、前記複数のメモリセルで構成されるメモリセルアレイは、前記スタンバイ状態となったときに前記リフレッシュを行うかどうかが独立に制御される複数のメモリセルエリアに分割されており、前記動作制御手段は、前記メモリセルエリア及び該メモリセルエリアのリフレッシュに必要となる周辺回路からなるメモリプレート毎にそれぞれ設定された前記モードに応じて、前記メモリプレートの各々を動作させ，あるいは，その動作を停止させることを特徴としている。
【００３１】
また、請求項３記載の発明は、請求項２記載の発明において、前記メモリプレートの各々は、該メモリプレートを構成する前記メモリセルエリアおよび前記周辺回路に電源供給を行う電源手段をさらに備え、前記動作制御手段は、前記メモリプレート毎に設定された前記モードに応じて、前記メモリプレート毎に設けられた前記電源手段を動作させ，あるいは，その動作を停止させることを特徴としている。
また、請求項４記載の発明は、請求項２記載の発明において、複数の前記メモリプレートに対して電源供給を行うために前記複数のメモリプレート間で共有された電源手段を備え、前記動作制御手段は、前記メモリプレート毎に設定された前記モードに応じて、前記電源手段から前記メモリプレートの各々に電源を供給するかどうかを前記メモリプレート毎に制御する複数のスイッチ手段を具備することを特徴としている。
【００３２】
また、請求項５記載の発明は、請求項２〜４の何れかの項に記載の発明において、入力モード信号に応答して、前記モードを前記メモリプレート毎に設定するためのプログラム手段を具備することを特徴としている。
また、請求項６記載の発明は、請求項５記載の発明において、前記プログラム手段は、入力されたアドレスをもとに該アドレスに対応したメモリセルエリアを備えたメモリプレートを特定し、前記入力モード信号により指定されたモードを該特定されたメモリプレートに対するモードとして設定することを特徴としている。
【００３３】
また、請求項７記載の発明は、請求項１〜６の何れかの項に記載の発明において、前記リフレッシュに必要となる装置内の各回路は、前記リフレッシュの制御を行うリフレッシュ制御手段と、前記リフレッシュ制御手段および自身の電源手段を除いた所定の回路へ電源供給を行う電源手段とを有し、前記動作制御手段は、前記スタンバイ状態となったときに、前記リフレッシュ制御手段及び前記電源手段の双方を動作させる第１のモード，前記リフレッシュ制御手段の動作を停止させるとともに前記電源手段を動作させる第２のモード，前記リフレッシュ制御手段及び前記電源手段の双方の動作を停止させる第３のモードの中から選択されたモードに応じて、前記リフレッシュ制御手段及び前記電源手段を動作させ，あるいは，その動作を停止させることを特徴としている。
【００３４】
また、請求項８記載の発明は、請求項７記載の発明において、前記動作制御手段は、所定のアドレスに対してモード毎に予め決められたデータの書き込み要求があったことに応答してモードの設定を行うことを特徴としている。
【００３５】
また、請求項９記載の発明は、メモリセルのリフレッシュに必要となる各回路の動作を制御する制御回路であって、前記各回路をスタンバイ状態において動作させるかどうかが回路毎に規定された複数種類のモードの中から選択したモードに従って、前記スタンバイ状態となったときに、前記リフレッシュに必要となる各回路を動作させ，あるいは，それらの動作を停止させることを特徴としている。
また、請求項１０記載の発明は、請求項９記載の発明において、前記スタンバイ状態となったときに前記リフレッシュを行うかどうかが独立に制御されるメモリセルエリアと該メモリセルエリアのリフレッシュに必要となる周辺回路とからなるメモリプレート毎に設定された前記モードに応じて、前記メモリプレートの各々を動作させ，あるいは，その動作を停止させることを特徴としている。
【００３６】
また、請求項１１記載の発明は、請求項１０記載の発明において、前記メモリプレート毎に設定された前記モードに応じて、前記メモリセルエリアおよび前記周辺回路に電源供給を行うために前記メモリプレート毎に設けられた電源手段を動作させ，あるいは，その動作を停止させることを特徴としている。
また、請求項１２記載の発明は、請求項１０記載の発明において、前記メモリプレート毎に設定された前記モードに応じて、複数の前記メモリプレートに対して電源供給を行うために前記複数のメモリプレート間で共有された電源手段から前記メモリプレートの各々に電源を供給するかどうかを制御する複数のスイッチ手段を具備することを特徴としている。
【００３７】
また、請求項１３記載の発明は、請求項１０〜１２の何れかの項に記載の発明において、入力モード信号に応答して、前記モードを前記メモリプレート毎に設定するためのプログラム手段を具備することを特徴としている。
また、請求項１４記載の発明は、請求項１３記載の発明において、前記プログラム手段は、入力されたアドレスをもとに該アドレスに対応したメモリセルエリアを備えたメモリプレートを特定し、前記入力モード信号により指定されたモードを該特定されたメモリプレートに対するモードとして設定することを特徴としている。
【００３８】
また、請求項１５記載の発明は、請求項９〜１４の何れかの項に記載の発明において、前記スタンバイ状態となったときに、前記リフレッシュの制御を行うリフレッシュ制御手段と、前記リフレッシュ制御手段および自身の電源手段を除いた所定の回路へ電源供給を行う電源手段との双方を動作させる第１のモード，前記リフレッシュ制御手段の動作を停止させるとともに前記電源手段を動作させる第２のモード，前記リフレッシュ制御手段及び前記電源手段の双方の動作を停止させる第３のモードの中から選択したモードに応じて、前記リフレッシュ制御手段及び前記電源手段を動作させ，あるいは，その動作を停止させることを特徴としている。
また、請求項１６記載の発明は、請求項１５記載の発明において、所定のアドレスに対してモード毎に予め決められたデータの書き込み要求があったことに応答してモードの設定を行うことを特徴としている。
【００３９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。ただし、本発明は以下に述べる実施形態に限定されるものではなく、例えば、これら実施形態における構成要素同士を適宜組み合わせても良い。
【００４０】
〔第１実施形態〕
図１は本実施形態による半導体記憶装置の構成を示すブロック図である。同図において、アドレスAddressは半導体記憶装置の外部から供給されるアクセスアドレスである。後述するメモリセルアレイが行列状に配列されていることに対応して、アドレスAddressは行アドレスおよび列アドレスを含んでいる。アドレスバッファ１はこのアドレスAddressをバッファリングして出力する。
【００４１】
ラッチ２は、ラッチ制御信号ＬＣが“Ｌ”レベルである間（つまり、ラッチ制御信号ＬＣが立ち下がったときから次に立ち上がるまでの間）はアドレスバッファ１から供給されているアドレスをそのまま内部アドレスL_ADDとして出力する。また、ラッチ２はアドレスバッファ１から供給されているアドレスをラッチ制御信号ＬＣの立ち上がりで取り込んでラッチ制御信号ＬＣが“Ｈ”レベルである間これを保持するとともに、保持しているアドレスを内部アドレスL_ADDとして出力する。
【００４２】
ＡＴＤ（Address Transition Detector；アドレス変化検出）回路３はチップセレクト信号／ＣＳが有効（“Ｌ”レベル）な場合に、内部アドレスL_ADDの何れか１ビットにでも変化があればアドレス変化検出信号ＡＴＤにワンショットのパルス信号を出力する。また、ＡＴＤ回路３はチップセレクト信号／ＣＳが有効化された場合にも、アドレス変化検出信号ＡＴＤにワンショットパルスを発生させる。なお、チップセレクト信号／ＣＳは図１に示した半導体記憶装置をアクセスする場合に有効化される選択信号である。また、信号名の先頭に付与した記号“／”はそれが負論理の信号であることを意味する。
【００４３】
ここで、チップセレクト信号／ＣＳについてさらに詳述する。チップセレクト信号／ＣＳは半導体記憶装置（チップ）の選択／非選択を決定するための信号であって、特に、複数の半導体記憶装置から構成されるシステムにおいて、所望の半導体記憶装置を選択するために用いられる活性化信号である。以下の説明では、チップの選択／非選択を決める活性化信号としてチップセレクト信号を用いるが、本発明で使用可能な活性化信号はチップセレクト信号に限られるものではなく、これと同等の機能を持った信号であればどのような信号であっても良い。
【００４４】
このため、チップセレクト信号に代えて例えばチップイネーブル信号を用いることが考えられる。ただし、いわゆるチップイネーブル信号の中には、既存の疑似ＳＲＡＭにおけるチップイネーブル信号のように、チップの活性化機能に加えてアドレスラッチタイミング制御機能を有するものがある。すなわち、〔発明が解決しようとする課題〕のところでも述べたように、既存の疑似ＳＲＡＭでは、アドレス取り込みのタイミングを制御するためにチップイネーブル信号をクロック信号のように毎サイクル入力しているため、それによる消費電力の増加が問題となっている。
【００４５】
これに対して、本発明の半導体記憶装置は、内部動作のトリガとなる信号をクロック信号のように毎サイクル入力しなくとも動作可能であることを一つの特徴としている。こうしたことから、本発明でチップイネーブル信号を活性化信号として使用する場合には、チップの活性化機能を持ち、なおかつ、アドレスラッチタイミング制御機能を持たない信号を使用することになる。
【００４６】
リフレッシュ制御回路４はアドレスカウンタ（リフレッシュカウンタ）及びリフレッシュタイマを内蔵している。リフレッシュ制御回路４はこれらとアドレス変化検出信号ＡＴＤ，書き込みイネーブル信号／ＷＥを利用して半導体記憶装置内部のリフレッシュを制御することで、リフレッシュアドレス及びリフレッシュタイミングを半導体記憶装置内部で自動的に発生させ、汎用のＤＲＡＭにおけるセルフリフレッシュと同様のリフレッシュ動作を実現している。ここで、アドレスカウンタはＤＲＡＭメモリセルをリフレッシュするためのリフレッシュアドレスR_ADDを順次生成する。なお、リフレッシュアドレスR_ADDはアドレスAddressに含まれる行アドレスと同じビット幅を持っている。
【００４７】
また、リフレッシュタイマは半導体記憶装置の外部から最後にアクセス要求があった時点からの経過時間を計時し、その経過時間が所定のリフレッシュ時間を越えた場合に、半導体記憶装置の内部でセルフリフレッシュを起動させるためのものである。そのために、リフレッシュタイマはアドレス変化検出信号ＡＴＤが有効となる度にリセットされて計時を再開するように構成される。
【００４８】
このほか、リフレッシュ制御回路４はリフレッシュタイミングを制御するためのリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢを生成する。なお、これらリフレッシュ制御信号の意味については図２を参照して後述するものとし、また、これらリフレッシュ制御信号の詳細なタイミングについては動作説明で明らかにする。
【００４９】
マルチプレクサ５（図中「ＭＵＸ」）はアドレス変化検出信号ＡＴＤ及び後述するリフレッシュ制御信号ＲＥＦＢのレベルに応じて、アドレス変化検出信号ＡＴＤが“Ｌ”レベルかつリフレッシュ制御信号ＲＥＦＢが“Ｈ”レベルであれば内部アドレスL_ADDに含まれる行アドレス（煩雑であるため、単に「内部アドレスL_ADD」という場合がある。）を選択してこれをアドレスM_ADDとして出力する。一方、アドレス変化検出信号ＡＴＤが“Ｈ”レベルであるかまたはリフレッシュ制御信号ＲＥＦＢが“Ｌ”レベルであれば、マルチプレクサ５はリフレッシュアドレスR_ADDを選択してアドレスM_ADDとして出力する。
【００５０】
次に、メモリセルアレイ６は汎用のＤＲＡＭで用いられているのと同様のメモリセルアレイであって、行方向，列方向にそれぞれワード線，ビット線（またはビット線対；以下同じ）が走っており、汎用のＤＲＡＭと同様の１トランジスタ１キャパシタから成るメモリセルがワード線及びビット線の交点の位置に行列状に配置されて構成されている。
【００５１】
ロウデコーダ７はロウイネーブル信号ＲＥが“Ｈ”レベルのときにアドレスM_ADDをデコードし、このアドレスM_ADDで指定されたワード線を活性化させる。なお、ロウイネーブル信号ＲＥが“Ｌ”レベルであるとき、ロウデコーダ７は何れのワード線も活性化させない。
【００５２】
カラムデコーダ８はカラムイネーブル信号ＣＥが“Ｈ”レベルとなっているときに内部アドレスL_ADDに含まれる列アドレスをデコードし、この内部アドレスL_ADDで指定されたビット線を選択するためのカラム選択信号を生成する。なお、カラムイネーブル信号ＣＥが“Ｌ”レベルであるとき、カラムデコーダ８はどのビット線に対応するカラム選択信号も生成することはない。
【００５３】
センスアンプ・リセット回路９は図示を省略したセンスアンプ，カラムスイッチ，プリチャージ回路から構成されている。このうち、カラムスイッチはカラムデコーダ８の出力するカラム選択信号で指定されたセンスアンプとバスＷＲＢとの間を接続する。センスアンプはセンスアンプイネーブル信号ＳＥが“Ｈ”レベルであるときに活性化されて、アドレスAddressで特定されるメモリセルの接続されたビット線電位をセンス・増幅してバスＷＲＢに出力し、あるいは、バスＷＲＢに供給された書き込みデータをビット線経由でメモリセルに書き込む。プリチャージ回路はプリチャージイネーブル信号ＰＥが“Ｈ”レベルのときに活性化されて、ビット線の電位を所定電位（例えば電源電位の１／２）にプリチャージする。
【００５４】
Ｉ／Ｏ（入出力）バッファ１０は、制御信号ＣＷＯのレベルに応じて同信号が“Ｈ”レベルであればバスＷＲＢ上の読み出しデータを出力バッファでバッファリングしてバスＩ／Ｏから半導体記憶装置の外部に出力する。また、Ｉ／Ｏバッファ１０は同信号が“Ｌ”レベルであれば、出力バッファをフローティング状態として半導体記憶装置外部からバスＩ／Ｏに供給される書き込みデータを入力バッファでバッファリングしてバスＷＲＢに送出する。つまり制御信号ＣＷＯが“Ｈ”レベルであれば読み出し，“Ｌ”レベルであれば書き込みである。
【００５５】
次に、Ｒ／Ｗ（Read/Write）制御回路１１はチップセレクト信号／ＣＳ，書き込みイネーブル信号／ＷＥおよび出力イネーブル信号ＯＥに基づいて制御信号ＣＷＯを生成する。ここで、本発明による半導体記憶装置の仕様では、書き込みイネーブル信号／ＷＥの立ち下がりエッジでデータの書き込み（取り込み）が開始し、書き込みイネーブル信号／ＷＥの立ち上がりエッジでデータが確定し、書き込み（取り込み）が終了する。なお、制御信号ＣＷＯの切換タイミングは動作説明に譲る。
【００５６】
ラッチ制御回路１２はアドレス変化検出信号ＡＴＤ及びカラムイネーブル信号ＣＥに基づいて、アドレスAddressのラッチタイミングを決める上述したラッチ制御信号ＬＣを生成する。ロウ制御回路１３はリフレッシュ制御信号ＲＥＦＡ，リフレッシュ制御信号ＲＥＦＢ，アドレス変化検出信号ＡＴＤ及び書き込みイネーブル信号／ＷＥに基づいて、ロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，プリチャージイネーブル信号ＰＥおよび制御信号ＣＣを生成する。カラム制御回路１４はこの制御信号ＣＣに基づいてカラムイネーブル信号ＣＥを生成する。
【００５７】
ブースト電源１５はメモリセルアレイ６内のワード線に印加される昇圧電位をロウデコーダ７に供給する電源である。また、基板電圧発生回路１６はメモリセルアレイ６の各メモリセルが形成されたウエルまたは半導体基板に印加される基板電圧を発生させる回路である。さらに、リファレンス電圧発生回路１７はメモリセルアレイ６，センスアンプ・リセット回路９内のセンスアンプやプリチャージ回路・イコライズ回路が使用するリファレンス電圧（例えば電源電位の１／２＝１／２Ｖｃｃ）を発生させる。このリファレンス電圧の用途は主に次の３種類（▲１▼〜▲３▼）あるが、現在ではダミーセルを設けない▲３▼の使い方が主流である。
【００５８】
▲１▼ メモリセルを構成しているキャパシタの対極に印加される基準電圧（１／２Ｖｃｃ）。
▲２▼ ダミーセルを設ける場合に、メモリセルからビット線対の一方のビット線上に読み出された電位とダミーセルから他方のビット線上に読み出された電位（１／２Ｖｃｃ）からメモリセルの保持データが“０”／“１”の何れかであるかをセンスアンプが判定する際の参照電位。
▲３▼ ダミーセルを設けない場合に、ビット線対のプリチャージ・イコライズ電圧として使用される基準電圧。この場合、一方のビット線にはメモリセルからの読み出し電圧が現れ、他方のビット線はセンス動作の開始直前にプリチャージ電圧（１／２Ｖｃｃ）に設定される。
【００５９】
ここで、リフレッシュ制御回路４，ブースト電源１５，基板電圧発生回路１６及びリファレンス電圧発生回路１７にはパワーダウン制御信号PowerDownが供給されている。このパワーダウン制御信号PowerDownは半導体記憶装置をパワーダウン状態（スタンバイ状態）にするときのモードを半導体記憶装置の外部から指定する信号である。リフレッシュ制御回路４，ブースト電源１５，基板電圧発生回路１６およびリファレンス電圧発生回路１７は、後述するように、パワーダウン制御信号PowerDownに従ってそれぞれ自身に対する電源供給を制御するようにしている。
【００６０】
本実施形態ではメモリセル自体がＤＲＡＭと同様のものであるため、ＳＲＡＭのようにスタンバイ状態において単純に半導体記憶装置内の回路各部への電源供給を止めることはできない。スタンバイ状態であってもメモリセルのデータを保持するために、リフレッシュ動作に必要となる回路へ電源を供給し続ける必要がある。つまり、本実施形態の半導体記憶装置はスタンバイ状態に関してはＳＲＡＭとの互換性を完全にとることはできない。しかしながら、その分本実施形態では、スタンバイ状態におけるモードを幾つか設けてＳＲＡＭとの互換性をできる限りとるとともに、既存の半導体記憶装置には存在しないようなモードも設けている。
【００６１】
すなわち、本実施形態ではリフレッシュ制御回路４，ブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７のうちの何れを動作させるかに応じて３種類のスタンバイモードを用意してある。本明細書ではこれらのスタンバイモードを便宜上スタンバイモード１〜３と呼ぶことにする。スタンバイモード１は４種類の回路全てに電源を供給するモード、スタンバイモード２は４種類の回路のうちリフレッシュ制御回路４だけ電源供給を止めてこれ以外の３種類の回路には電源を供給するモード、スタンバイモード３は４種類の回路全てに対する電源供給を止めるモードである。
【００６２】
なお以上のようなことから、パワーダウン制御信号PowerDownを供給するための回路としては例えば、リフレッシュ制御回路４に電源を供給するための第１の電源供給線と、ブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７に電源を供給するための第２の電源供給線で構成すれば良い。
【００６３】
次に、各スタンバイモードについてさらに詳述すると、スタンバイモード１は通常のＤＲＡＭと同等の電源供給モードであって、３種類あるスタンバイモードの中では最も消費電流が大きい。しかし、この場合にはメモリセルのセルフリフレッシュに必要な全ての回路へ電源が供給されたままになっている。このため、スタンバイ状態に移行する直前におけるメモリセルのデータが保持されているほか、半導体記憶装置をスタンバイ状態からアクティブ状態へ移行させるまでの時間が３種類のスタンバイモードの中では最も短い。なお、スタンバイモード１に設定するには第１の電源供給線及び第２の電源供給線の双方へ電源を供給すれば良い。
【００６４】
一方、スタンバイモード２ではセルフリフレッシュに必要とされる回路に対して電源が供給されない。このため、スタンバイ状態においてメモリセルのデータを保持しておくことはできないが、その分スタンバイモード１に比べて消費電流を低減させることができる。つまりこのスタンバイモードは、スタンバイ状態でデータを保持しておくという既成概念から発想の転換を図ったものであって、スタンバイ状態からアクティブ状態に移行したのちに、メモリセルアレイ全体に対して書き込みを行える状態になってさえいれば良いことを前提としている。したがって、アクティブ状態に復帰した時点では、スタンバイ状態に移行した時点のメモリセルのデータは保持されていない。こうしたことから、スタンバイモード２と次に述べるスタンバイモード３は半導体記憶装置をバッファとして使用する場合などに適したモードである。なお、スタンバイモード２に設定するには、第１の電源供給線に電源を供給しないようにしてリフレッシュ制御回路４への電源供給を停止させるようにする。
【００６５】
他方、スタンバイモード３はブースト電圧，基板電圧，リファレンス電圧を立ち上げる必要があるため、スタンバイ状態からアクティブ状態に移行するまでの時間が３種類あるスタンバイモードの中で最も長くなるが、その分、スタンバイモードにおける消費電流を最も小さくすることができる。なお、スタンバイモード１〜３の何れの場合においても、上述した４種類以外の回路については必要な回路だけに電源を供給すれば良い。例えば、セルフリフレッシュを行うだけであれば、アドレスバッファ１，ラッチ２，ＡＴＤ回路３，カラムデコーダ８，Ｉ／Ｏバッファ１０，Ｒ／Ｗ制御回路１１，ラッチ制御回路１２，カラム制御回路１４等は使われないので電源供給を停止しても構わない。なお、スタンバイモード３に設定するには、第１の電源供給線及び第２の電源供給線の何れにも電源を供給しないようにして、リフレッシュ制御回路４，ブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７への電源供給をすべて停止させるようにする。
【００６６】
以上のようなスタンバイモードを設けることで、半導体記憶装置が適用される機器やその使用環境などに応じて、スタンバイ状態におけるデータ保持の要否，アクティブ状態への復帰時間，電流消費量などを半導体記憶装置外部からきめ細かく制御できるようになる。なお、パワーダウン制御信号PowerDownは必須の機能というわけではないことからこれを省略してしまっても良く、そうすることで汎用のＳＲＡＭとＩ／Ｏピンの互換性を完全に保つことが可能となる。
【００６７】
次に、図２を参照して図１に示したＡＴＤ回路３，ラッチ制御回路１２，ロウ制御回路１３及びカラム制御回路１４の詳細回路構成について説明する。なお、図２において図１に示したものと同じ構成要素および信号名については同一の符号を付してある。
【００６８】
まずＡＴＤ回路３について説明すると、インバータ３１はチップセレクト信号／ＣＳを反転させてチップセレクト信号ＣＳを生成する。インバータ３２，ディレイ回路３３およびナンドゲート（ＮＡＮＤ）３４は、チップセレクト信号ＣＳの立ち上がりからインバータ３２及びディレイ回路３３で与えられる遅延時間と同じ幅を持った負のワンショットパルスを生成する。
【００６９】
次に、内部アドレスL_ADDiは図１に示す内部アドレスL_ADDのうちの特定の１ビットである。ナンドゲート３５はチップセレクト信号ＣＳが有効であるとき、インバータ３６を通じてインバータ３７，ディレイ回路３８及びナンドゲート３９から成る回路へ内部アドレスL_ADDiを供給する。これにより、内部アドレスL_ADDiの立ち上がりからインバータ３７及びディレイ回路３８で与えられる遅延時間と同じ幅を持った負のワンショットパルスを生成する。同様にして、インバータ４０，ディレイ回路４１及びナンドゲート４２から成る回路は、内部アドレスL_ADDiの立ち下がりからインバータ４０及びディレイ回路４１で与えられる遅延時間と同じ幅を持った負のワンショットパルスを生成する。
【００７０】
ナンドゲート４３及びインバータ４４は、チップセレクト信号ＣＳの立ち上がり，内部アドレスL_ADDiの立ち上がり又は立ち下がりの何れかによって生成されたワンショットパルスを合成して得られる正のワンショットパルスを出力する。ディレイ回路４５，ノア（ＮＯＲ）ゲート４６及びインバータ４７は、インバータ４４から出力される個々のワンショットパルスのパルス幅をディレイ回路４５で与えられる遅延時間だけ延ばすためのものである。そうして以上のような回路ブロックが内部アドレスL_ADDのビット数分だけ設けられている。オア（ＯＲ）ゲート４８は、内部アドレスL_ADDiの全ビットについて生成されるワンショットパルスを合成し、これをアドレス変化検出信号ＡＴＤとして出力する。
【００７１】
このように、本実施形態では内部アドレスL_ADDiの各ビットの変化からワンショットパルスをそれぞれ生成するとともに、それらワンショットパルスの論理和をとって合成するようにしている。このようにしているのは次のような理由によるものである。いま仮に、アドレスAddressの何れかのビットが変化する度にアドレス変化検出信号ＡＴＤにワンショットパルスを発生させるようにすると、アドレスAddressにスキューが含まれているときに複数個のアドレス変化検出信号が生成されてしまう。
【００７２】
そうすると、〔発明が解決しようとする課題〕のところでも説明したように、これらアドレス変化検出信号ＡＴＤによって複数のワード線が同時に活性化されてしまう。このため、複数のメモリセルに対して書き込みが行われ，あるいは，複数のメモリセルからの読み出しが同時に行われて再書き込みされるため、結果的にメモリセルのデータが破壊されてしまう。
【００７３】
そこで本実施形態では、アドレスAddressの各ビットのうち最初に変化があったビットについてまずワンショットパルスを発生させ、この最初のワンショットパルスが発生している期間中に他のビットに変化があった場合は、既に発生しているワンショットパルスと新たに発生したワンショットパルスを合成するようにしている。こうすることで、アドレスAddressにスキューが含まれていても、ワンショットパルスのパルス幅がアドレスAddressに含まれるスキュー分だけ長くなるにとどまり、１回分のアドレス変化で複数のワンショットパルスが発生してしまうことはなくなる。このため、メモリセルのデータの破壊といった上述のような問題が生じる恐れもなくなる。
【００７４】
なお、以上のようにするための条件としては、アドレスAddressに含まれているスキューがアドレス変化検出信号ＡＴＤのパルス幅の範囲内に収まるように、ディレイ回路３３，３８，４１，４５などの遅延時間を決定すれば良い。ちなみに、スキューが大きい場合には発生するワンショットパルスのパルス幅をそれだけ広くする必要がある。このため、アドレス変化検出信号ＡＴＤが立ち下がるのがスキュー分だけ遅れてアクセスタイムが大きくなることが懸念される。しかし、汎用ＳＲＡＭの仕様上、アクセスタイムはアドレスAddressが確定した時点を基準とした値になっているため、アドレスAddressの各ビットのうち最後に変化したビットからのアクセスタイムが保証されていさえいれば、動作遅れとはならない。
【００７５】
また、動作説明の際に後述する通り、アドレス変化検出信号ＡＴＤのワンショットパルスが発生している間にリフレッシュが行われるため、このワンショット信号のパルス幅は１ワード線分のリフレッシュを完了させるのに必要な時間以上に設定しておくのが望ましい。したがって、上述したスキューを考慮した条件に加えてリフレッシュを考慮した条件も満足するようにディレイ回路３３，３８，４１，４５の遅延時間を決定すれば良い。また、リフレッシュが完了した直後にアドレス変化検出信号ＡＴＤのワンショットパルスを立ち下げるようにすれば、それに引き続いてアドレスAddressに対する読み出し／書き込みのアクセスがなされることになる。
【００７６】
次に、ロウ制御回路１３について説明すると、インバータ３０はアドレス変化検出信号ＡＴＤを反転させてアドレス変化検出信号／ＡＴＤを生成する。また、ディレイ回路４９，ノアゲート５０，インバータ５１，ディレイ回路５２，ナンドゲート５３，ナンドゲート５４から成る回路は、書き込みイネーブル信号／ＷＥ又はアドレス変化検出信号ＡＴＤをもとに、半導体記憶装置外部から要求されたアクセスに必要となるロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥ，プリチャージイネーブル信号ＰＥ，ラッチ制御信号ＬＣを発生させるための回路である。
【００７７】
これらのうち、ディレイ回路４９，ノアゲート５０，インバータ５１から成る回路は、内部アドレスL_ADDi又はチップセレクト信号／ＣＳの変化でアドレス変化検出信号ＡＴＤが“Ｈ”レベルになる以前に書き込みイネーブル信号／ＷＥが“Ｌ”レベルとなった場合であっても、ロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥ，プリチャージイネーブル信号ＰＥ，ラッチ制御信号ＬＣにパルスが順次発生してしまう不具合の無いようにするためのものである。
【００７８】
そのためには、アドレス変化検出信号ＡＴＤが立ち上がってインバータ３０からナンドゲート５４へ“Ｌ”レベルが供給されたのちに、書き込みイネーブル信号／ＷＥがノアゲート５０，インバータ５１，ナンドゲート５３を通じてナンドゲート５４へ供給されるようにすれば良い。そこで、書き込みイネーブル信号／ＷＥをディレイ回路４９で遅延させた信号と書き込みイネーブル信号／ＷＥそのものをノアゲート５０，インバータ５１で論理和するとともに、ディレイ回路４９の遅延時間を調整して上記不具合が起こらない程度に書き込みイネーブル信号／ＷＥの立ち下がりを遅らせている。なお、上記回路では、書き込みイネーブル信号／ＷＥの立ち上がりに対応してインバータ５１の出力も立ち上がるようになっているため、書き込みイネーブル信号／ＷＥが“Ｈ”レベルとなったときに直ちにリセット動作へ移行することが可能である。
【００７９】
次に、ディレイ回路５２，ナンドゲート５３，ナンドゲート５４から構成される回路は、書き込みでない場合（つまり、書き込みイネーブル信号／ＷＥが“Ｈ”レベルであってインバータ５１からナンドゲート５３に“Ｈ”レベルが供給される場合）、アドレス変化検出信号ＡＴＤの立ち下がりエッジからロウイネーブル信号ＲＥにワンショットパルスを発生させる。また、この回路はアドレス変化検出信号ＡＴＤが“Ｌ”レベルのときに書き込み要求がある間、ロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥ，プリチャージイネーブル信号ＰＥ，ラッチ制御信号ＬＣを“Ｈ”レベルに維持する働きもしている。すなわち、アドレス変化検出信号ＡＴＤが“Ｌ”レベルであれば、インバータ３０からナンドゲート５３及びナンドゲート５４には“Ｈ”レベルが供給される。したがって、このときにインバータ５１から出力される書き込みイネーブル信号／ＷＥが“Ｌ”レベルであれば、ナンドゲート５３，ナンドゲート５４，ナンドゲート６５を通じてロウイネーブル信号ＲＥが“Ｈ”レベルのままとなる。
【００８０】
そして、ナンドゲート５４の出力はインバータ５５〜５８で遅延されてから制御信号ＣＣとして出力される。この制御信号ＣＣはカラム制御回路１４を構成しているインバータ５９〜６１でさらに遅延されてカラムイネーブル信号ＣＥとなる。また、ロウ制御回路１３において、インバータ６２，ディレイ回路６３及びナンドゲート６４からなる回路はリフレッシュに必要となるロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，プリチャージイネーブル信号ＰＥを発生させるための回路である。すなわちこの回路は、リフレッシュ制御信号ＲＥＦＡが“Ｈ”レベルの場合に、アドレス変化検出信号ＡＴＤの立ち上がりからインバータ６２及びディレイ回路６３で与えられる遅延時間に相当するパルス幅を持った負のワンショットパルスを生成する。そして、ナンドゲート６５はリフレッシュ制御信号ＲＥＦＢ，ナンドゲート５４及びナンドゲート６４の出力を合成し、これをロウイネーブル信号ＲＥとして出力する。
【００８１】
なお、リフレッシュ制御信号ＲＥＦＡは半導体記憶装置の外部からのアクセス要求に付随してリフレッシュを行うか否か制御するための信号である。すなわち、同信号が“Ｈ”レベルであれば、当該アクセス要求により生じるアドレス変化検出信号ＡＴＤの立ち上がりでロウイネーブル信号ＲＥにワンショットパルスを発生させてリフレッシュを起動する。これに対して同信号が“Ｌ”レベルであれば、アドレス変化検出信号ＡＴＤにワンショットパルスが発生していても、ロウイネーブル信号ＲＥにワンショットパルスを発生させることはない。
【００８２】
ここで、本実施形態では、アドレス変化検出信号ＡＴＤの発生をトリガとするリフレッシュ動作として以下の実現形態を前提に説明を行う。すなわち本実施形態では、読み出し又は書き込みに伴うリフレッシュ動作が連続する場合、これら各メモリサイクルでリフレッシュを連続的に行ってゆくことで、メモリセル全体をリフレッシュする。そして、全てのメモリセルをリフレッシュした時点で、いったんリフレッシュを発生させない状態とする。その後、メモリセルのデータを保持できる限界の状態（セルホールドリミット）に近づいたときにこれを検出し、連続するメモリサイクルで継続的にリフレッシュを行ってゆく状態に再び移行する。
【００８３】
リフレッシュ制御信号ＲＥＦＡを立ち下げる要因としては、外部からのアクセス要求に伴うリフレッシュによって１リフレッシュサイクル分のリフレッシュが完了したものの、次のリフレッシュサイクルのリフレッシュを起動するにはまだ時間がある場合、あるいは、セルフリフレッシュを起動させたためにこれが完了するまでは外部からのアクセス要求に伴うリフレッシュを行う必要がなくなった場合である。
【００８４】
ここで、リフレッシュ制御信号ＲＥＦＡを生成するには、リフレッシュ制御回路４内部にリフレッシュ制御信号ＲＥＦＡを保持するラッチ回路を設けて、アドレス変化検出信号ＡＴＤ及びリフレッシュタイマの出力信号によってこのラッチ回路のセット・リセットを制御する構成などが考えられる。具体的には、リフレッシュ動作が必要になる（セルホールドリミットの）少し前のタイミングをリフレッシュタイマで生成し、その出力信号に基づいてリフレッシュ制御回路４の内部でラッチ回路のセット信号を生成してラッチ回路をセットし、リフレッシュ制御信号ＲＥＦＡに"Ｈ"レベルを出力する。なお、セット信号を生成するタイミングはサイクルタイムの最大値を目安にして決めるようにする。その後、ロウ制御回路１３が、アドレス変化検出信号ＡＴＤ、または、リフレッシュ制御信号ＲＥＦＡに基づいて発生するリフレッシュ制御信号ＲＥＦＢをトリガとして、ワード線単位でメモリセルのリフレッシュ動作を行ってゆく。そして、全てのメモリセルのリフレッシュ動作が行われたときに、リフレッシュ制御回路４内部でラッチ回路のリセット信号を生成してラッチ回路をリセットし、リフレッシュ制御信号ＲＥＦＡに"Ｌ"レベルを出力する。
【００８５】
なお、ラッチ回路のリセットは、最後のワード線をリフレッシュするリフレッシュサイクルで、リフレッシュ動作の終わる時間に合わせて行えば良い。あるいは、リフレッシュ動作を完了させたときにロウ制御回路１３がリフレッシュ動作完了信号を生成するようにし、リフレッシュ制御回路４がこのリフレッシュ動作完了信号を最後のワード線に対するリフレッシュサイクルで受け取ったときにラッチ回路をリセットするようにしても良い。ただし、後述する図７の場合を考慮して、リフレッシュ制御信号ＲＥＦＡを立ち上げたときから、この立ち上がりののちに最初に行われるリフレッシュが終了するときまでの間に、アドレス変化検出信号ＡＴＤが発生する（図８を参照）か書き込みイネーブル信号／ＷＥが入力される（図１０，図１１を参照）かしていなければ、この最初のリフレッシュが終了した後にラッチ回路をリセットする。
【００８６】
一方、リフレッシュ制御信号ＲＥＦＢはセルフリフレッシュのための信号である。すなわち、リフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを与えることで、ナンドゲート５４及びナンドゲート６４の出力に関係なくロウイネーブル信号ＲＥへ強制的にワンショットパルスを発生させてセルフリフレッシュを起動することが可能である。
【００８７】
ここで、リフレッシュ制御信号ＲＥＦＢを生成するには、リフレッシュ制御信号ＲＥＦＡを遅延させる遅延回路と負のワンショットパルスを発生させるパルス発生回路とをリフレッシュ制御回路４内部に設けて、パルス発生回路から負のワンショットパルスを発生させるタイミングを遅延回路で遅延させたリフレッシュ制御信号ＲＥＦＡとアドレス変化検出信号ＡＴＤとで制御する構成などが考えられる。
【００８８】
通常、リフレッシュ制御信号ＲＥＦＢは"Ｈ"レベルとなっている。この状態でリフレッシュ制御信号ＲＥＦＡが立ち上げられて"Ｈ"レベルとなった場合に、このリフレッシュ制御信号ＲＥＦＡの立ち上がりを遅延回路で所定時間遅延させ、この遅延の間にアドレス変化検出信号ＡＴＤが発生しなかったときには、遅延されたリフレッシュ制御信号ＲＥＦＡの立ち上がりでパルス発生回路を起動し、リフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを出力させる。
【００８９】
上記所定時間の遅延は、アドレス変化検出信号ＡＴＤを発生させるトリガが外部から与えられないためにメモリセルのリフレッシュに要求されるリミットの時間になってしまうまでを計測するためのものである。また、後述（図１１を参照）するように、上記遅延の間に書き込みイネーブル信号／ＷＥが立ち下げられた場合には書き込みを行ってからセルフリフレッシュを行うため、この書き込みに要する時間も考慮に入れて、上記リフレッシュ制御信号ＲＥＦＡを立ち上げるタイミング及び上記所定時間の遅延を設定する。
【００９０】
なお、本発明は上述したリフレッシュ動作の実現形態に限定されるものではなく、例えば、メモリセルを所定本数のワード線毎（すなわち、１ワード線毎あるいは複数ワード線毎）に一定周期でリフレッシュするような形態としても良い。この場合、リフレッシュ制御信号ＲＥＦＢを発生させる回路構成は上述したものと同じで良いが、リフレッシュ制御信号ＲＥＦＡを発生させるための回路構成は例えば次のようになる。
まず、リフレッシュタイマはリフレッシュを起動するためのトリガ信号を一定周期で発生させる。次に、上記の場合と同様にして、リフレッシュ制御回路４内部にラッチ回路を設け、リフレッシュタイマの出力するトリガ信号に基づいて、リフレッシュ動作が必要になる少し前のタイミングで発生させたセット信号によりラッチ回路をセットしてリフレッシュ制御信号ＲＥＦＡを"Ｈ"レベルにする。なお、この場合も、ラッチ回路をセットするタイミングはサイクルタイムの最大値を目安にして決定する。
【００９１】
その後、アドレス変化検出信号ＡＴＤまたはリフレッシュ制御信号ＲＥＦＢを受けたロウ制御回路１３がメモリセルに対するリフレッシュ動作を完了させるタイミングに合わせて、リフレッシュ制御回路４は発生させたリセット信号でラッチ回路をリセットし、リフレッシュ制御信号ＲＥＦＡを"Ｌ"レベルとする。なお、この場合のラッチ回路のリセットは、ラッチ回路をセットしたときから一定時間遅れたタイミングで行えば良い。あるいは、ロウ制御回路１３がリフレッシュ動作を完了させたときにリフレッシュ動作完了信号を生成するようにして、リフレッシュ制御回路４がこのリフレッシュ動作完了信号を受け取ったときにラッチ回路をリセットしても良い。
ちなみにこの形態では、アドレス変化検出信号ＡＴＤをトリガとするリフレッシュ動作が終了すると、各メモリサイクルでリフレッシュ制御信号ＲＥＦＡが立ち下がるようになる。このリフレッシュ制御信号ＲＥＦＡの信号波形は、例えば図４に示されているリフレッシュサイクルのときの信号波形と同じものになる。
【００９２】
次に、インバータ６６〜６９はロウイネーブル信号ＲＥを遅延させてセンスアンプイネーブル信号ＳＥを生成する。また、インバータ７０，７１はインバータ６８の出力をさらに遅延させることによって、ロウイネーブル信号ＲＥをインバータ５段分遅延させた負のワンショットパルスを生成する。インバータ７２，ディレイ回路７３，ナンドゲート７４及びインバータ７５からなる回路は、ロウイネーブル信号ＲＥをインバータ５段分遅延させた信号の立ち上がりからインバータ７２及びディレイ回路７３で与えられる遅延時間分のパルス幅を持ったワンショットパルスを発生させ、これをプリチャージイネーブル信号ＰＥとして出力する。つまり、プリチャージイネーブル信号ＰＥのワンショットパルスはロウイネーブル信号ＲＥの立ち下がりに対応して生じることになる。
【００９３】
次に、ラッチ制御回路１２において、インバータ７６，インバータ７７，ディレイ回路７８，ナンドゲート７９及びインバータ８０からなる回路は、カラムイネーブル信号ＣＥの立ち下がりからインバータ７７及びディレイ回路７８の遅延時間に相当する幅を持った正のワンショットパルスを発生させる。ｎチャネルのトランジスタ８１は、インバータ８０からワンショットパルスが供給されることでラッチ制御信号ＬＣを接地電位に接続して“Ｌ”レベルとする。また、ループ状に接続されたインバータ８２，８３はラッチ制御信号ＬＣを保持するためのラッチ８４を構成しており、トランジスタ８１がオンすることによってラッチ８４の保持する値が“０”にリセットされる。
【００９４】
また、インバータ８５，インバータ８６，ディレイ回路８７，ナンドゲート８８及びインバータ８９から成る回路は、アドレス変化検出信号ＡＴＤの立ち下がりからインバータ８６及びディレイ回路８７の遅延時間に相当する幅を持った正のワンショットパルスを発生させる。ｎチャネルのトランジスタ９０は、インバータ８９からワンショットパルスが供給されることでインバータ８２の入力端子を接地電位に接続する。これによってラッチ制御信号ＬＣが“Ｈ”レベルになるとともにラッチ８４の保持する値が“１”にセットされる。つまり、ラッチ制御信号ＬＣはアドレス変化検出信号ＡＴＤの立ち下がりからカラムイネーブル信号ＣＥの立ち下がり時点まで“Ｈ”レベルとなる信号である。
【００９５】
次に、上記構成による半導体記憶装置の動作を場合分けして順次説明する。
〈リフレッシュを伴う読み出し〉
まず最初に図３のタイミングチャートを参照しつつ、読み出しアドレスを順次変えてゆくことで読み出しに伴ってリフレッシュが行われてゆく場合の動作について説明する。なお、図３では、アドレス変化検出信号ＡＴＤの発生をトリガとしたリフレッシュ動作を各メモリサイクルで連続的に行うときのタイミングを示してある。このため、リフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢは何れも"Ｈ"レベルに固定されており、図３にはこれらの信号を特に示していない。また、この場合は読み出しであることから書き込みイネーブル信号／ＷＥは"Ｈ"レベルのままとなる。さらに、図３に示した「Rx_Word」はリフレッシュアドレスR_ADDに対応するワード線のことであり、「Ax_Word」はアドレスAddressに対応するワード線のことである。また、同図では、図３に示したよりも以前からリフレッシュアドレスR_ADDの値が"Ｒ１"になっているものとする。
【００９６】
まず時刻ｔ１になると、アドレスAddressがそれまでの値から“Ａ１”に変化を開始するとともにチップセレクト信号／ＣＳが有効化される。このとき、後述する説明から明らかなようにラッチ制御信号ＬＣは“Ｌ”レベルになっている。そのため、アドレスAddressはアドレスバッファ１でバッファリングされ、ラッチ２をスルーで通過して内部アドレスL_ADDとなってＡＴＤ回路３に供給される。もっとも、アドレスAddressにはスキューが含まれる可能性があるため、汎用ＳＲＡＭの場合と同じくこの時点でアドレスAddressの値が確定しているとは限らない。
【００９７】
このため、時刻ｔ１でラッチ２にアドレスの取り込みを行うことはできないが、この後にラッチ制御信号ＬＣが“Ｈ”レベルとなるまでにはその値が“Ａ１”に確定することから、そうなった時点でラッチ２に取り込みを行うことになる。こうしたことから本実施形態では、半導体記憶装置外部から供給されるアドレスAddressの値が確定していない待機期間をリフレッシュに充てることにして、汎用ＳＲＡＭでは内部動作が行われていない待機期間を有効利用するようにしている。
【００９８】
次に、アドレスAddress（＝内部アドレスL_ADD）が変化したことで、時刻ｔ２になるとＡＴＤ回路３はアドレス変化検出信号ＡＴＤにワンショットパルスを発生させる。アドレス変化検出信号ＡＴＤが立ち上がると、マルチプレクサ５はリフレッシュアドレスR_ADD側を選択するようになり、時刻ｔ３でアドレスM_ADDの値が“Ｒ１”となる。また、アドレス変化検出信号ＡＴＤが立ち上がったことで、ロウ制御回路１３は時刻ｔ４からロウイネーブル信号ＲＥにワンショットパルスを発生させるようになる。
【００９９】
すると、ロウイネーブル信号ＲＥが立ち上がったことで、ロウデコーダ７はアドレスM_ADDの値“Ｒ１”をデコードし、時刻ｔ５になるとワード線Rx_Wordを活性化させる。その結果、メモリセルアレイ６ではワード線Rx_Wordに接続されたメモリセルの保持データがビット線上の電位として現れるようになる。一方、ロウイネーブル信号ＲＥにワンショットパルスが発生したことで、時刻ｔ６になるとセンスアンプイネーブル信号ＳＥにもワンショットパルスが生成される。これにより、センスアンプ・リセット回路９内のセンスアンプが活性化され、ワード線Rx_Wordに接続された各メモリセルのリフレッシュが行われる。なお、リフレッシュ自体はＤＲＡＭで行われているものと全く同じであって周知の技術事項であるため、ここでは詳しく説明することはしない。
【０１００】
この後、時刻ｔ７でロウイネーブル信号ＲＥに発生したワンショットパルスが立ち下がるとロウデコーダ７がワード線Rx_Wordを非活性化させるため、時刻ｔ８でワード線Rx_Wordが非活性化される。またロウ制御回路１３は時刻ｔ９になると、先の時刻ｔ７でロウイネーブル信号ＲＥが立ち下がったことを受けてセンスアンプイネーブル信号ＳＥを立ち下げる。このため、リフレッシュを終えたセンスアンプ・リセット回路９内のセンスアンプが非活性化される。また、ロウ制御回路１３はロウイネーブル信号ＲＥの立ち下がりを受けて時刻ｔ１０でプリチャージイネーブル信号ＰＥにワンショットパルスを発生させる。
【０１０１】
これにより、センスアンプ・リセット回路９内のプリチャージ回路は次のアクセスに備えてビット線をプリチャージする。なお、リフレッシュの過程ではメモリセルのデータを半導体記憶装置外部へ出力する必要がないことから、読み出しの場合とは異なって、ロウイネーブル信号ＲＥにワンショットパルスが生成されてもカラムイネーブル信号ＣＥにはワンショットパルスを発生させないようにしている。このため、カラムデコーダ８はカラム選択信号を何れも非活性状態のままとし、図示したように例えばカラム選択信号Ｙｊ（Ａｘ）は“Ｌ”レベルのままとなる。
【０１０２】
次に、時刻ｔ１１でアドレス変化検出信号ＡＴＤのワンショットパルスが立ち下がると、図３には示していないが出力イネーブル信号ＯＥが有効になる。そこで、Ｒ／Ｗ制御回路１１はメモリセルからの読み出しに備えて制御信号ＣＷＯを“Ｈ”レベルにする。また、Ｉ／Ｏバッファ１０はバスＷＲＢを介してセンスアンプ・リセット回路９が出力するデータをバスＩ／Ｏへ送出するようになる。もっとも、この時点ではまだバスＷＲＢ上のデータは確定していない。さらに、アドレス変化検出信号ＡＴＤが立ち下がったことを受けて、リフレッシュ制御回路４は時刻ｔ１２になった時点でリフレッシュアドレスR_ADDを更新してその値を“Ｒ１＋１”にする。
【０１０３】
なお、先にリフレッシュアドレスR_ADDの値が“Ｒ１”であることを想定していたが、この値もいま説明したのと同様にアドレス変化検出信号ＡＴＤの立ち下がりを契機としてリセット時のデータ“０”から順次更新されてきたものである。また、アドレス変化検出信号ＡＴＤの立ち下がりを受け、同じ時刻ｔ１２においてマルチプレクサ５は内部アドレスL_ADD側を選択するようになる。この時点になると上述したようにアドレスAddressの値が確定しているため、その値“Ａ１”がアドレスM_ADDとして出力されるようになる。
【０１０４】
次に、時刻ｔ１３になると、先の時刻ｔ７におけるロウイネーブル信号ＲＥの立ち下がりに対応して、プリチャージイネーブル信号ＰＥのワンショットパルスが立ち下がってセンスアンプ・リセット回路９内のプリチャージ回路がプリチャージを終了させる。一方、先の時刻ｔ１１でアドレス変化検出信号ＡＴＤが立ち下がったことを受けて、ラッチ制御回路１２は時刻ｔ１４になるとラッチ制御信号ＬＣを立ち上げる。そのため、これ以後はアドレスAddressが変化しても、ラッチ制御信号ＬＣが再び立ち下がるまでの間、ラッチ２は内部アドレスL_ADD（したがってアドレスM_ADD）の値を保持するようになる。
【０１０５】
同様にして、アドレス変化検出信号ＡＴＤの立ち下がりを受けて、ロウ制御回路１３は時刻ｔ１５でロウイネーブル信号ＲＥにワンショットパルスを発生させる。これにより、ロウデコーダ７は時刻ｔ１６で今度はアドレス“Ａ１”に対応するワード線Ax_Wordを活性化させ、それによって当該ワード線に接続されたメモリセルの保持データがビット線上の電位として現れるようになる。次に、ロウイネーブル信号ＲＥの立ち上がりに対応して、ロウ制御回路１３は時刻ｔ１７でセンスアンプイネーブル信号ＳＥにワンショットパルスを発生させる。このため、センスアンプ・リセット回路９内のセンスアンプはワード線Ax_Wordに接続された各メモリセルのデータをセンスして、ビット線上の電位を“０”／“１”の論理レベル（即ち、接地電位または電源電位）まで増幅する。
【０１０６】
また、ロウイネーブル信号ＲＥのワンショットパルスに対応するように、ロウ制御回路１３は制御信号ＣＣにワンショットパルスを発生させてカラム制御回路１４に出力する。カラム制御回路１４は制御信号ＣＣに基づいて時刻ｔ１８でカラムイネーブル信号ＣＥにワンショットパルスを発生させる。こうしてカラムイネーブル信号ＣＥが“Ｈ”レベルとなると、カラムデコーダ８は内部アドレスL_ADDに含まれた列アドレスをデコードし、時刻ｔ１９で当該列アドレスに対応するカラム選択信号〔図３に示したＹｊ（Ａｘ）を参照〕にワンショットパルスを発生させる。この結果、センスアンプ・リセット回路９内のセンスアンプのうち、当該列アドレスに対応するセンスアンプの出力が選択されてバスＷＲＢに接続される。
【０１０７】
次に、時刻ｔ２０になるとロウ制御回路１３はロウイネーブル信号ＲＥを立ち下げることから、ロウデコーダ７は時刻ｔ２１でワード線AX_Wordを非活性化させる。また、時刻ｔ２２になると先に選択されたセンスアンプのセンス結果がバスＷＲＢ上に現れるようになる。また同時刻では、先にロウイネーブル信号ＲＥが立ち下がったことに対応して、ロウ制御回路１３はセンスアンプイネーブル信号ＳＥを立ち下げてセンスアンプ・リセット回路９内のセンスアンプによるセンス動作を終了させる。
【０１０８】
また、先にロウイネーブル信号ＲＥが立ち下がったことに対応してロウ制御回路１３が制御信号ＣＣを立ち下げると、カラム制御回路１４はカラムイネーブル信号ＣＥを立ち下げる。このため、カラムデコーダ８は時刻ｔ２３でカラム選択信号〔図中のＹｊ（Ａｘ）〕を無効化する結果、選択されていたセンスアンプ・リセット回路９内のセンスアンプとバスＷＲＢの間が切り離される。また、ほぼ同じ時刻において、Ｉ／Ｏバッファ１０はバスＷＲＢ上に読み出されたメモリセルのデータＤｏｕｔ（Ａ１）をバスＩ／Ｏ経由で半導体記憶装置外部に出力する。
【０１０９】
次に、時刻ｔ２４になると、ロウ制御回路１３は先にロウイネーブル信号ＲＥが立ち下がったことに対応してプリチャージイネーブル信号ＰＥを立ち上げ、次のアクセスに備えてビット線を再びプリチャージする。また同時刻において、ラッチ制御回路１２はカラムイネーブル信号ＣＥが立ち下がったことを受けてラッチ制御信号ＬＣを“Ｌ”レベルにする。次いで時刻ｔ２５になると、ロウ制御回路１３は先の時刻ｔ２０でロウイネーブル信号ＲＥが立ち下がったことに対応するように、時刻ｔ２５でプリチャージイネーブル信号ＰＥを立ち下げる。このため、センスアンプ・リセット回路９内のプリチャージ回路はビット線のプリチャージを終了させる。
【０１１０】
これ以後の動作は上述した時刻ｔ１〜ｔ２５における動作と全く同様であって、時間Tcycleを単位としたサイクル動作が繰り返し行われる。すなわち、アドレスAddressとして“Ａ２”が与えられると、アドレスAddressの変化に対応してアドレス変化検出信号ＡＴＤにワンショットパルスが出力され、アドレス“Ｒ１＋１”についてリフレッシュが行われたのち、リフレッシュアドレスが“Ｒ１＋２”に更新されるとともに、アドレス“Ａ２”に対応するメモリセルが読み出されてデータＤｏｕｔ（Ａ２）がバスＩ／Ｏを通じて外部に出力される。
【０１１１】
その後、アドレスAddressとして“Ａ３”が与えられると、アドレスAddressの変化に対応してアドレス変化検出信号ＡＴＤとしてワンショットパルスが出力され、アドレス“Ｒ１＋２”のリフレッシュが行われたのち、リフレッシュアドレスが“Ｒ１＋３”に更新されるとともに、アドレス“Ａ３”に対応するメモリセルが読み出されてデータＤｏｕｔ（Ａ３）がバスＩ／Ｏを通じて外部に出力される。
【０１１２】
以上のように本実施形態では、アドレスAddressが変化したときに、内部のアドレスカウンタで決まるリフレッシュアドレスに対してリフレッシュを先行実施してからアドレスAddressについて通常のアクセスを行っている。これは、この後に説明する書き込み時の場合を考慮に入れているためである。すなわち、非同期型の汎用のＳＲＡＭでは書き込みイネーブル信号／ＷＥがアドレスAddressの変化に対して遅れて非同期的に有効となる。
【０１１３】
このため、第１の従来例や第２の従来例などのように通常のアクセスを処理してからリフレッシュを行う構成によると、書き込みイネーブル信号／ＷＥが早いタイミングで有効化されるのであれば、書き込みが完了してからリフレッシュが開始されるので特に問題はない。しかるに、書き込みイネーブル信号／ＷＥがさらに遅れて有効化された場合には、書き込み動作とリフレッシュ動作が重なってしまうことがある。そこで、こうした場合にはリフレッシュが完了するまで書き込みを遅らせなければならないが、そのようにすることでタイミング制御が複雑化して回路規模が増大する上、論理設計もそれだけ困難になってしまう。したがって、所定の時間Tcycle内にリフレッシュと書き込みを完了させるためには、書き込みよりもリフレッシュを先に行う構成にすべきであって、それによって回路規模を縮減できるとともに論理設計自体も簡単になる。
【０１１４】
〈リフレッシュを伴わない読み出し〉
次に、リフレッシュ制御回路４内のリフレッシュタイマでリフレッシュを制御する場合の動作例を図４のタイミングチャートに示す。同図では、アドレス変化検出信号ＡＴＤの発生をトリガとしたリフレッシュ動作を各メモリサイクルで連続的に行う状態から、こうしたリフレッシュ動作を行わない状態へ移行する切り替わりのタイミングを示してある。このため、図３ではリフレッシュ制御信号ＲＥＦＡが"Ｈ"レベルのままであったのに対して、図４では１リフレッシュサイクル分のリフレッシュが完了した時刻ｔ１２〜ｔ１４の間でリフレッシュ制御回路４内のラッチ回路をリセットしてリフレッシュ制御信号ＲＥＦＡを立ち下げている。なお、１リフレッシュサイクル分のリフレッシュとは全てのワード線について１回ずつリフレッシュすることを指すものとする。ちなみに、リフレッシュ制御信号ＲＥＦＢは図３の場合と同様に"Ｈ"レベルのままとしている。
【０１１５】
メモリセルアレイの構成や容量にも依存するが、１リフレッシュサイクル分のリフレッシュは数ｍｓ〜数十ｍｓ程度の所定時間内で実施すれば良く、アドレスAddressが変化する度に必ずリフレッシュを行わなければならないわけではない。したがって、図３に示したように外部からのアクセスに伴ってリフレッシュを行ってゆくことで１リフレッシュサイクル分のリフレッシュを実施したのであれば、次のリフレッシュサイクルのリフレッシュを開始するまでは、リフレッシュ制御信号ＲＥＦＡを立ち下げてリフレッシュを停止させている。こうすることで、余分なリフレッシュが行われなくなって消費電力を削減することができる。
【０１１６】
以上から分かるように、図４の場合はアドレス“Ｒ１”に対するリフレッシュによって１リフレッシュサイクル分のリフレッシュが完了した場合について、その前後におけるタイミング波形を示したものである。リフレッシュ制御信号ＲＥＦＡが“Ｌ”レベルになることで、ロウ制御回路１３はアドレス変化検出信号ＡＴＤが立ち上がってもロウイネーブル信号ＲＥにワンショットパルスを発生させないようになる。このため、ロウ制御回路１３はロウイネーブル信号ＲＥに対応したセンスアンプイネーブル信号ＳＥ及びプリチャージイネーブル信号ＰＥも発生させないようになる。
【０１１７】
また、ロウデコーダ７はワード線Rx_Wordを活性化させないようになるため、結局、ワード線Rx_Wordを対象としたリフレッシュは行われなくなる。このほか、リフレッシュ制御回路４内のアドレスカウンタは、リフレッシュ制御信号ＲＥＦＡが“Ｌ”レベルとなったことでカウント動作を停止させるため、リフレッシュアドレスR_ADDの値は時刻ｔ１２で更新された値“Ｒ１＋１”のままになる。また、アドレスM_ADDについてもリフレッシュアドレスR_ADD側が選択されているときにその値は“Ｒ１＋１”のままとなる。この後、次のリフレッシュサイクルのリフレッシュを開始させる場合にはリフレッシュ制御回路４がリフレッシュ制御信号ＲＥＦＡを“Ｈ”レベルに戻すため、図３に示したような動作が再び行われるようになる。
【０１１８】
なお、こうしてリフレッシュ動作が再開されたときにもリフレッシュカウンタはリセットされず、それまでリフレッシュカウンタに保持されている値に対してインクリメント動作が行われる。つまり、例えばセルフリフレッシュ動作がリフレッシュサイクル（すなわち、全ワード線をリフレッシュするサイクル）途中で中断してもリフレッシュカウンタがリセットされることはなく、次のリフレッシュ（読み出し又は書き込みのノーマルアクセスに伴うリフレッシュ，セルフリフレッシュのいずれであっても良い。）動作が再開されたときに、リフレッシュカウンタに残っている値がインクリメントされる。
【０１１９】
〈リフレッシュを伴う書き込み〉
次に、図５に示すタイミングチャートを参照しながら書き込みに伴ってリフレッシュを行う場合の動作について説明する。なお、図３の場合と同じくこの場合もリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢが何れも“Ｈ”レベルに固定されているため、図５ではこれらの信号を特に示していない。また、図５は図３に示した読み出しの代わりにこれを書き込みとしたものであって、図３に示した動作を基本としている。このため、図５に示した時刻ｔ３１〜ｔ３８における動作は以下の点を除いて図３に示した時刻ｔ１〜ｔ２５における動作と同じものである。
【０１２０】
上述したように、書き込みイネーブル信号／ＷＥはアドレスAddressの変化とは関係なくメモリサイクル内で非同期に入力される。そこで、ここではリフレッシュが完了した後の時刻ｔ３２になって書き込みデータに“Ｄｉｎ（Ａ１）”が供給されてバスＩ／Ｏに載せられるとともに、時刻ｔ３３で書き込みイネーブル信号／ＷＥが立ち下がることを想定する。そして、書き込みイネーブル信号／ＷＥに負のパルスが入力されてそれが時刻ｔ３３で立ち下がると、ロウ制御回路１３はこの書き込みイネーブル信号／ＷＥを遅延させかつ反転させ、ロウイネーブル信号ＲＥとして出力する。
【０１２１】
もっともこの場合は、図３と同じくアドレス変化検出信号ＡＴＤの立ち下がりでもロウイネーブル信号ＲＥにワンショットパルスが生成されるため、両者が合成されてロウイネーブル信号ＲＥにワンショットパルスが出力されることになる。こうしてロウイネーブル信号ＲＥにワンショットパルスが生成されると、図３の場合と同様にしてアドレス“Ａ１”に対応するワード線“Ax_Word”が活性化される。またこれと同時に、センスアンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥ，カラム選択信号Ｙｊ（Ａｘ），プリチャージイネーブル信号ＰＥには順次ワンショットパルスが生成されてゆく。
【０１２２】
一方、書き込みイネーブル信号／ＷＥが有効になることによって、Ｒ／Ｗ制御回路１１は時刻ｔ３４で制御信号ＣＷＯを立ち下げる。その結果、Ｉ／Ｏバッファ１０はバスＩ／Ｏ上の書き込みデータをバスＷＲＢ側に送出するようになり、時刻ｔ３５になった時点でバスＷＲＢ上のデータに変化が生じてくる。この後の時刻ｔ３６でカラム選択信号Ｙｊ（Ａｘ）が“Ｈ”レベルになると、アドレスAddressで指定されたメモリセルに対して書き込みが行われる。また、書き込みが完了した後には先の場合と同様にビット線がプリチャージされる。
【０１２３】
その後、時刻ｔ３７になって書き込みイネーブル信号／ＷＥが立ち上がると書き込みデータが確定し、その後にロウ制御回路１３がロウイネーブル信号ＲＥを立ち下げる。また、ロウイネーブル信号ＲＥが立ち下がることで、図３においてアドレス変化検出信号ＡＴＤが立ち下がったときと同様に、センスアンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥ，カラム選択信号Ｙｊ（Ａｘ），プリチャージイネーブル信号ＰＥが時刻ｔ３８までに順次立ち下がってゆく。また、Ｒ／Ｗ制御回路１１は先の時刻ｔ３７で書き込みイネーブル信号／ＷＥが立ち上がったことを受けて、時刻ｔ３９になった時点で制御信号ＣＷＯを立ち上げる。
【０１２４】
この後はアドレス“Ａ２”からの読み出しが行われるが、この動作は図３で説明したアドレス“Ａ２”からの読み出しのときと全く同じである。この読み出しに引き続いてアドレス“Ａ３”に対する書き込みが実施されることになる。この場合の時刻ｔ４１〜ｔ４８における動作もいま説明したアドレス“Ａ１”に対する書き込みに準じたものとなる。しかしこの場合には、書き込みイネーブル信号／ＷＥがアドレス“Ａ１”に対する書き込みのときよりも早いタイミングで入力されている。つまり、この場合はリフレッシュ中に書き込みイネーブル信号／ＷＥが立ち下がるタイミングであって、上述した書き込みに比べて一部の動作に相違が生じてくる。
【０１２５】
すなわちこの場合、リフレッシュ中の時刻ｔ４２で書き込みイネーブル信号／ＷＥが立ち下がるとともに、時刻ｔ４３でバスＩ／Ｏ上に書き込みデータである“Ｄｉｎ（Ａ３）”が供給される。その後、Ｒ／Ｗ制御回路１１が書き込みイネーブル信号／ＷＥの立ち下がりに対応させて時刻ｔ４４で制御信号ＣＷＯを立ち下げる。その結果、時刻ｔ４５になるとデータ“Ｄｉｎ（Ａ３）”がＩ／Ｏバッファ１０からバスＷＲＢ上に送出されるようになる。この時点ではワード線Ax_Word，カラムイネーブル信号ＣＥ，カラム選択信号Ｙｊ（Ａｘ）は何れも活性化されていないことから、メモリセルに書き込みが為されることはない。
【０１２６】
もっとも、本実施形態の半導体記憶装置も汎用のＳＲＡＭと同様に、書き込みイネーブル信号／ＷＥが入力されてから書き込みデータを取り込み可能な期間が仕様上決められている。したがって、リフレッシュが終了して実際にメモリセルへ書き込みを行う時点で書き込みデータを取り込もうとしても、その時には書き込みデータの値が保証されていない可能性がある。そこで本実施形態では、書き込みイネーブル信号／ＷＥがリフレッシュ中に有効となっている間に書き込みデータをバスＷＲＢ上に取り込んでおき、リフレッシュが完了したのちにバスＷＲＢからアドレスAddressのメモリセルに対して書き込みを行う。
【０１２７】
つまり、バスＷＲＢ上の書き込みデータは“０”／“１”の論理レベル（即ち、接地電位または電源電位）になっているため、この後にワード線Ax_Word，センスアンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥおよびカラム選択信号Ｙｊ（Ａｘ）を順次活性化させれば、バスＷＲＢからメモリセルへ書き込みを行うことができる。そして、この後はアドレス“Ａ１”に対する書き込みの場合と同様であって、アドレス変化検出信号ＡＴＤの立ち下がりからロウイネーブル信号ＲＥのワンショットパルスを生成すれば、アドレス“Ａ３”への書き込みおよびこれに続くビット線のプリチャージが行われる。
【０１２８】
なお、この過程において時刻ｔ４６で書き込みイネーブル信号／ＷＥが立ち上がり、これを受けてＲ／Ｗ制御回路１１が時刻ｔ４７で制御信号ＣＷＯを立ち上げる。また、時刻ｔ４２で書き込みイネーブル信号／ＷＥが立ち下がった時点では既にアドレス変化検出信号ＡＴＤが“Ｈ”レベルとなっているため、ロウイネーブル信号ＲＥはすぐには生成されずに、アドレス変化検出信号ＡＴＤが“Ｌ”レベルとなってからロウ制御回路１３内で遅延されてロウイネーブル信号ＲＥとして出力される。もっともこの場合もアドレス“Ａ１”の書き込みのときと同じく、アドレス変化検出信号ＡＴＤの立ち下がりでもロウイネーブル信号ＲＥにワンショットパルスが生成されるため、両者を合成したものがロウイネーブル信号ＲＥとして出力されることになる。
【０１２９】
〈リフレッシュを伴わない書き込み〉
次に、リフレッシュ制御回路４内のリフレッシュタイマでリフレッシュを制御する動作例につき、書き込みの場合についてのものを図６のタイミングチャートに示す。同図と図５の相違点は図３と図４の相違点と全く同じである。すなわち、図６ではリフレッシュ制御信号ＲＥＦＡがリフレッシュの完了後に立ち下げられること、図６ではリフレッシュアドレスR_ADDが“Ｒ１＋１”から更新されなくなること、図６ではリフレッシュアドレス“Ｒ１＋１”，“Ｒ１＋２”に対してリフレッシュが行われなくなることが図５の場合と異なる。
【０１３０】
〈セルフリフレッシュ〉
次に、半導体記憶装置外部からのアクセス要求が所定の時間（以下では「リフレッシュ時間」という）にわたって無く、リフレッシュタイマによるセルフリフレッシュが行われるときの動作について説明する。なお、この「所定の時間」は、メモリセルのデータ保持特性（例えばデータ保持時間）に基づいて設定すれば良い。上述したように、本実施形態では外部からのアクセス要求に伴ってアドレス変化があったときに当該アクセス要求を処理するのに先立ってリフレッシュを行うようにしている。しかし、外部からのアクセス要求が長時間発生しないことも考えられるため、アクセス要求があったときにリフレッシュするだけではメモリセルアレイ６のデータを保持することができない。そこで本実施形態では、リフレッシュ制御回路４内のリフレッシュタイマを用いて、外部からのアクセス要求が最後にあった時点からリフレッシュ時間が経過した時点でセルフリフレッシュを起動するようにしている。
【０１３１】
図７はこのときの動作タイミングを示したものである。同図の時刻ｔ５１〜ｔ５２では、外部からの読み出し要求に伴うアドレスAddressの変化を検知してリフレッシュおよび読み出しを行っている。この期間内における動作は図４に示したアドレス“Ａ１”に対する読み出しと全く同じであって、この動作後にリフレッシュ制御信号ＲＥＦＡは“Ｌ”レベルとなる。また、アドレス変化検出信号ＡＴＤにワンショットパルスが生成された時点で、リフレッシュ制御回路４はリフレッシュタイマの値をリセットしている。
【０１３２】
この後、半導体記憶装置外部からのアクセス要求のない状態が続くと、リフレッシュ制御回路４は時刻ｔ５３でリフレッシュ制御信号ＲＥＦＡを立ち上げてリフレッシュ可能な状態に遷移させる。こうした状態としたにも拘わらずアクセス要求の無い状態が継続すると、リフレッシュ制御回路４はリフレッシュ制御信号ＲＥＦＡを上記遅延回路で遅延させた信号の立ち上がりをトリガとして上記パルス発生回路を起動させ、時刻ｔ５４でリフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを発生させる。これにより、ロウ制御回路１３は時刻ｔ５５でロウイネーブル信号ＲＥにワンショットパルスを発生させてセルフリフレッシュを起動させる。
【０１３３】
このとき、マルチプレクサ５はリフレッシュ制御信号ＲＥＦＢが“Ｌ”レベルとなったことからリフレッシュアドレスR_ADD側を選択するようになり、アドレスM_ADDとして“Ｒ１＋１”を出力する。そして、このセルフリフレッシュ及びそれに続くプリチャージは図３などに示した動作と全く同じである。こうして時刻ｔ５９になるとプリチャージイネーブル信号ＰＥが立ち下がってセルフリフレッシュ及びプリチャージが完了する。この時点になっても外部からのアクセス要求は相変わらずないことから、時刻ｔ５１〜ｔ５２などとは違ってアドレスAddressに対するアクセスは行われない。
【０１３４】
この後、リフレッシュ制御回路４内のパルス発生回路は時刻ｔ５６でリフレッシュ制御信号ＲＥＦＢを立ち上げる。次に、リフレッシュ制御回路４は、リフレッシュ制御信号ＲＥＦＢの立ち上がりを受けると、時刻ｔ５７でリフレッシュアドレスR_ADDを更新してその値を"Ｒ１＋２"とする。そして、この場合はリフレッシュ制御信号ＲＥＦＡが時刻ｔ５３で立ち上げられてからアドレス変化検出信号ＡＴＤが発生しておらず、アドレス変化に伴うリフレッシュ動作を連続して行う状態には移行しない。したがって、リフレッシュ制御回路４は時刻ｔ５８になった時点でリフレッシュ制御信号ＲＥＦＡを"Ｌ"レベルに変化させて、これ以後も引き続いてリフレッシュタイマでリフレッシュ動作をコントロールする状態にする。さらに、マルチプレクサ５はリフレッシュ制御信号ＲＥＦＢの立ち上がりを受けて時刻ｔ５９からは内部アドレスL_ADD側を選択するようになる。
【０１３５】
ここで、時刻ｔ５３〜ｔ５４の間に半導体記憶装置外部からアクセス要求があってアドレスAddressに変化が認められると、その動作は図８に示したタイミングチャートのようになる。すなわち、時刻ｔ６０でアドレスAddressが“Ａｎ”に変化してＡＴＤ回路３が時刻ｔ６１でアドレス変化検出信号ＡＴＤにワンショットパルスを発生させると、リフレッシュ制御回路４は図７のときのようにリフレッシュ制御信号ＲＥＦＢを立ち下げることなく“Ｈ”レベルのまま維持する。このため、時刻ｔ６１以降においては時刻ｔ５１〜ｔ５２と同様にしてアドレス“Ｒ１＋１”に対するリフレッシュ及びアドレス“Ａｎ”からの読み出しが行われることになる。その結果、時刻ｔ６２になるとバスＩ／Ｏにアドレス“Ａｎ”の記憶データである“Ｄｏｕｔ（Ａｎ）”が出力されるようになる。なお、図８ではセルホールドリミットのタイミングに近づいて時刻ｔ５３でリフレッシュ制御信号ＲＥＦＡが立ち上げられたことを想定している。したがって、この後に連続するメモリサイクルに伴ってリフレッシュを連続的に行ってゆくことになることから、リフレッシュ制御信号ＲＥＦＡを"Ｈ"レベルのまま維持している。
【０１３６】
〈書き込みイネーブル信号が遅く入力された場合の書き込み〉
次に、図９のタイミングチャートを参照しながら書き込みイネーブル信号／ＷＥが遅れて入力されたときの書き込みについて説明する。この場合にはメモリサイクルが長くなるため、本明細書ではその動作を図９に示すように「Long Write動作」と呼んでいる。なお、この場合もリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢが何れも“Ｈ”レベルのままである。
【０１３７】
まず、時刻ｔ７１でアドレスAddressの値が“Ａ１”に変化することによって、上述した場合と全く同様にリフレッシュアドレス“Ｒ１”についてリフレッシュが行われる。しかし、このリフレッシュが完了しても書き込みイネーブル信号／ＷＥはまだ“Ｈ”レベルであるため、図３などと同様にリフレッシュに引き続いてアドレス“Ａ１”を対象とした読み出しが行われる。その結果、時刻ｔ７２になるとバスＩ／Ｏにはアドレス“Ａ１”の記憶データである“Ｄｏｕｔ（Ａ１）”が出力されるようになる。しかし、半導体記憶装置にアクセスした側ではメモリセルへの書き込みを考えているため、この時点における読み出しデータがアクセス側で使用されることは実際にはない。もっとも、アクセス側でこの読み出しデータを取り込んで何らかの演算を行ってから引き続いて書き込みを行うようにしても良い。つまり、書き込みイネーブル信号を意図的に遅らせることにより、１メモリサイクル内でリードモディファイライト動作を実現することも可能である。
【０１３８】
この後、時刻ｔ７３になってようやく書き込みイネーブル信号／ＷＥが立ち下がることで書き込みが起動されて、図６に示した２回目の書き込みサイクルにおけるのとほぼ同様の動作が行われることになる。ただしこの場合、書き込みイネーブル信号／ＷＥの立ち下がりに伴うアドレスAddressの変化は無くその値は“Ａ１”のままである。したがって、ＡＴＤ回路３がアドレス変化検出信号ＡＴＤにワンショットパルスを発生させることはなくアドレス変化検出信号ＡＴＤは“Ｌ”レベルのままとなる。このため、マルチプレクサ５は内部アドレスL_ADD側を選択し続けることになり、アドレスM_ADDの値はこの後の書き込みに備えて“Ａ１”のままとなる。
【０１３９】
また、書き込みイネーブル信号／ＷＥが遅れて入力されると、時刻ｔ７１〜ｔ７２の間においてアドレス変化検出信号ＡＴＤの立ち下がりで生成されたロウイネーブル信号ＲＥは、リフレッシュに引き続く読み出しの完了によって“Ｌ”レベルに戻ってしまっている。そこでこの場合、ロウ制御回路１３は書き込みイネーブル信号／ＷＥに基づいてロウイネーブル信号ＲＥを発生させるようにする。
【０１４０】
すなわち、この時点ではアドレス変化検出信号ＡＴＤが“Ｌ”レベルであることから、図２に示したインバータ３０からディレイ回路５２，ナンドゲート５３，ナンドゲート５４には“Ｈ”レベルが供給される。このため、時刻ｔ７３で書き込みイネーブル信号／ＷＥが立ち下がると、この書き込みイネーブル信号／ＷＥはディレイ回路４９による遅延を与えられてからノアゲート５０及びインバータ５１を通過し、ナンドゲート５３，ナンドゲート５４，ナンドゲート６５を通じてそのレベルが反転されたのちに、時刻ｔ７７でロウイネーブル信号ＲＥとして出力される。なお、この場合にはアドレス変化検出信号ＡＴＤにワンショットパルスが生成されないため、ラッチ制御信号ＬＣも“Ｌ”レベルに戻っている。しかし、アドレスAddressのラッチ２への取り込み動作はリフレッシュに続くダミーの読み出しの際に既に行われているため特に問題はない。
【０１４１】
ここで、時刻ｔ７４において既にバスＩ／Ｏには書き込みデータである“Ｄｉｎ（Ａ１）”が供給されており、Ｒ／Ｗ制御回路１１が書き込みイネーブル信号／ＷＥの立ち下がりを受けて時刻ｔ７５で制御信号ＣＷＯを立ち下げると、時刻ｔ７６になった時点でＩ／Ｏバッファ１０からバスＷＲＢ上に書き込みデータ“Ｄｉｎ（Ａ１）”が送出されるようになる。このため、ロウイネーブル信号ＲＥのワンショットパルスによって書き込みが開始されて、図６で説明したのと同様にアドレス“Ａ１”に対して書き込みが行われる。
【０１４２】
以上のように本実施形態では、非同期型のＳＲＡＭなどと同じく、アドレスAddressが変化し始めるメモリサイクルの開始時点では外部からのアクセス要求が読み出し／書き込みの何れであるかが不明である上に、書き込みの場合にどの時点で書き込みイネーブル信号／ＷＥが入力されるかも予測することができない。このため本実施形態では、とりあえずアクセス要求が読み出しであるものと見なしてアドレス変化検出信号ＡＴＤの立ち下がりから読み出しを行うようにしており、その後に書き込みイネーブル信号／ＷＥが入力された時点で書き込みを行っている。
【０１４３】
〈書き込みイネーブル信号が遅く入力されたために、リフレッシュタイマによるリフレッシュ後に書き込みが行われる場合〉
次に、図１０のタイミングチャートを参照してLong Write動作の別のタイミングについて説明する。この図では、書き込みイネーブル信号／ＷＥが入力される前にリフレッシュタイマによってセルフリフレッシュが起動されたために、セルフリフレッシュが行われている最中に書き込みイネーブル信号／ＷＥが立ち下がった場合に相当している。
【０１４４】
まず、時刻ｔ８１〜ｔ８３におけるリフレッシュ及びダミーの読み出しに関しては次の点を除いて図９に示した動作と全く同様である。すなわち、時刻ｔ８１から始まるリフレッシュによって１リフレッシュサイクル分のリフレッシュが終了する。このため、リフレッシュ制御回路４は時刻ｔ８２になるとリフレッシュ制御信号ＲＥＦＡを立ち下げ、次のリフレッシュサイクルのリフレッシュを行う必要が生じるまでリフレッシュを停止させる。この後、半導体記憶装置外部からのアクセス要求の無い状態が続くと、リフレッシュ制御回路４は時刻ｔ８４でリフレッシュ制御信号ＲＥＦＡを立ち上げる。
【０１４５】
しかしこの後も引き続いてアクセス要求が無いため、リフレッシュ制御回路４は時刻ｔ８５でリフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを発生させる。すると、リフレッシュ制御信号ＲＥＦＢが“Ｌ”レベルとなったことで、マルチプレクサ５はリフレッシュアドレスR_ADD側を選択し、ロウ制御回路１３はロウイネーブル信号ＲＥにワンショットパルスを発生させてアドレス“Ｒ１＋１”に対するセルフリフレッシュを起動させる。この後、時刻ｔ８６になると書き込みイネーブル信号／ＷＥが立ち下がるが、この場合におけるセルフリフレッシュ及び書き込みは図５の時刻ｔ４１〜ｔ４８に示したものと同じになる。
【０１４６】
すなわち、時刻ｔ８８になると半導体記憶装置外部からバスＩ／Ｏ上に書き込みデータが供給されるので、Ｒ／Ｗ制御回路１１は制御信号ＣＷＯを立ち下げて書き込みデータをＩ／Ｏバッファ１０からバスＷＲＢに転送しておく。また、マルチプレクサ５は時刻ｔ８７におけるリフレッシュ制御信号ＲＥＦＢの立ち上がりを受けて内部アドレスL_ADD側を選択するようになるため、時刻ｔ８９になった時点でアドレスM_ADDとして“Ａ１”を出力するようになる。この後にセルフリフレッシュが完了すると、リフレッシュ制御信号ＲＥＦＢから生成されたロウイネーブル信号ＲＥに従って、アドレス“Ａ１”のメモリセルに対して書き込みデータ“Ｄｉｎ（Ａ１）”をバスＷＲＢから書き込むようにする。
【０１４７】
〈書き込みイネーブル信号が遅く入力されたものの、書き込み後においてリフレッシュタイマによるリフレッシュが行われる場合〉
次に、図１１のタイミングチャートを参照してLong Write動作のさらに別のタイミング例について説明する。この図では、書き込みイネーブル信号／ＷＥが入力されて書き込みが始まってからリフレッシュタイマによるリフレッシュ要求があった場合であって、書き込みの完了後にセルフリフレッシュが行われる場合に相当している。
【０１４８】
まず、時刻ｔ９１〜ｔ９２におけるリフレッシュ及びダミーの読み出しは図１０の場合と全く同じである。この後、半導体記憶装置外部からのアクセス要求が無い状態が続くと、リフレッシュ制御回路４は時刻ｔ９３でリフレッシュ制御信号ＲＥＦＡを立ち上げる。そして、リフレッシュタイマがリフレッシュ時間を計時する前に時刻ｔ９４で書き込みイネーブル信号／ＷＥが立ち下がると、アドレス“Ａ１”に対するデータ“Ｄｉｎ（Ａ１）”の書き込みがセルフリフレッシュに先立って行われる。なお、この書き込みそのものは図９又は図１０に示したLong Write動作と同じである。また、リフレッシュ制御回路４は書き込みイネーブル信号／ＷＥが立ち下がった場合には、メモリセルアレイ６に対する書き込みとこれに続くプリチャージに必要なだけの時間が経過するまでリフレッシュ制御信号ＲＥＦＢに負のワンショットパルスが発生しないように、内部の遅延回路でリフレッシュ制御信号ＲＥＦＡの立ち上がりを遅延させる。
【０１４９】
こうして書き込みが完了すると、リフレッシュ制御回路４内のパルス発生回路は時刻ｔ９５でリフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを発生させる。これにより、マルチプレクサ５はリフレッシュアドレスR_ADD側を選択するようになる。また、ロウ制御回路１３はロウイネーブル信号ＲＥにワンショットパルスを発生させて、マルチプレクサ５から出力されたアドレス“Ｒ１＋１”に対するセルフリフレッシュを起動させる。こうしたセルフリフレッシュが終了すると、リフレッシュ制御信号ＲＥＦＢの立ち上がりを受けて、リフレッシュ制御回路４は時刻ｔ９６でリフレッシュアドレスR_ADDの値を“Ｒ１＋２”に更新し、マルチプレクサ５は時刻ｔ９７で内部アドレスL_ADD側を選択する。
【０１５０】
〔第２実施形態〕
本実施形態は汎用のＤＲＡＭなどで採用されているページモードと同様の機能を実現するものである。図１２は本実施形態による半導体記憶装置の構成を示したブロック図であって、図１に示したものと同じ構成要素および信号名については同一の符号を付してある。本実施形態では、第１実施形態で説明したアドレスAddressを上位ビット側のアドレスUAddressと下位ビット側のアドレスPageAddressに分割することによって、アドレスUAddressを同じくするビットについてはアドレスPageAddressを変えるだけでバースト的に入出力可能としている。
【０１５１】
例えば、本実施形態ではアドレスPageAddressを２ビット幅としているため、アドレスPageAddressを“００”Ｂ〜“１１”Ｂ（ここで「Ｂ」は２進数を意味する）の範囲内で可変させることで、連続する４アドレス分のデータをバースト的にアクセス可能である。なお、アドレスPageAddressの幅は２ビットに限定されるものではなく、「２ビット」〜「アドレスAddressに含まれる列アドレスのビット数」の範囲内であれば任意のビット数であって良い。また本実施形態では、アドレスPageAddressで４ビットのデータを選択可能としたことに伴って、図１に示したバスＷＲＢの代わりに４組のバスＷＲＢｉ（ここではｉ＝０〜３）を設けてある。このため、アドレスPageAddressの値が“００”Ｂ〜“１１”Ｂであるときに、これらアドレスで指定されるメモリセルの各ビットデータはそれぞれバスＷＲＢ０〜ＷＲＢ３を通じて入出力されることになる。
【０１５２】
次に、アドレスバッファ１４１，ラッチ１４２，ＡＴＤ回路１４３，カラムデコーダ１４８，センスアンプ・リセット回路１４９は図１に示したアドレスバッファ１，ラッチ２，ＡＴＤ回路３，カラムデコーダ８，センスアンプ・リセット回路９と同様の構成である。本実施形態では、第１実施形態におけるアドレスAddressの代わりにアドレスUAddressを用いているため、これらアドレスのビット幅に違いがある分だけこれら回路の構成が異なっている。また、センスアンプ・リセット回路１４９はさらに若干の相違点がある。
【０１５３】
すなわち、本実施形態では内部アドレスL_ADDに含まれる個々の列アドレスについて４ビット分のデータをそれぞれバスＷＲＢ０〜ＷＲＢ３上で入出力することになる。このため、センスアンプ・リセット回路１４９はカラムデコーダ１４８から出力されるカラム選択信号に従って、メモリセルアレイ６内で隣接している４本のビット線を同時に選択し、これらビット線に接続された４組のセンスアンプとバスＷＲＢ０〜ＷＲＢ３をそれぞれ接続する。なお、ＡＴＤ回路１４３にはアドレスPageAddressが入力されないため、アドレスPageAddressを変えてバースト的にアクセスを行う場合にはアドレス変化検出信号ＡＴＤにワンショットパルスが生成されてしまうことはない。
【０１５４】
このほか、アドレスバッファ１５１はアドレスのビット幅が異なる点を除くとアドレスバッファ１と同様の構成であって、アドレスPageAddressをバッファリングする。また、バスデコーダ１５２はアドレスバッファ１５１から出力される２ビット分のページアドレスをデコードして４本のバス選択信号を出力する。さらに、バスセレクタ１５３はこれらバス選択信号に従ってバスＷＲＢ０〜ＷＲＢ３のうちの何れか一つとＩ／Ｏバッファ１０との間をバスＷＲＢＡによって接続する。
【０１５５】
次に、図１３のタイミングチャートを参照して上記構成を採用した半導体記憶装置の動作を説明する。同図の動作は第１実施形態で説明した図４の動作に準じているため、ここでは図４における動作との相違点を中心に説明する。なお、図１３に示した“Ｙ１”〜“Ｙ４”は“００”Ｂ〜“１１”Ｂのうちの何れかの値であって、簡単のためここでは“Ｙ１”〜“Ｙ４”の値がそれぞれ“００”Ｂ〜“１１”Ｂであることを想定する。
【０１５６】
まず時刻ｔ１０１では図４と同様にアドレスAddressに“Ａ１”を与える。このとき、アドレスPageAddressは“Ｙ１”となっている。これにより、アドレス“Ａ１”に対応したリフレッシュおよび読み出しが行われ、時刻ｔ１０２になるとアドレスＡ１で指定された４個のメモリセル（すなわち、下位アドレスが“００”Ｂ〜“１１”Ｂ）に記憶されているデータがそれぞれバスＷＲＢ０〜ＷＲＢ３上に読み出されてくる。このとき、アドレスPageAddressの値は“００”Ｂであり、バスデコーダ１５２はアドレスバッファ１５１を通じて受け取ったアドレスPageAddress“Ｙ１”の値“００”Ｂをデコードする。この結果、バスセレクタ１５３はバスＷＲＢ０を選択して、そこに出力されているビットデータをバスＷＲＢＡに出力する。この結果、時刻ｔ１０３になるとバスＩ／Ｏ上にはアドレスＡ１の値〔Ｄｏｕｔ（Ａ１）〕が出力されるようになる。
【０１５７】
この後は、アドレスPageAddressを適宜変更してゆくことで、アドレス“Ａ１”のアドレスUAddress部分を同じくするメモリセルのデータを読み出すことができる。すなわち、時刻ｔ１０４でアドレスPageAddressに“Ｙ２”（＝“０１”Ｂ）を与えると、バスセレクタ１５３が時刻ｔ１０５でバスＷＲＢ１上のビットデータを選択してバスＷＲＢＡに出力し、時刻ｔ１０６になると下位アドレスが“０１”Ｂのアドレスに記憶されているデータ“Ｄｏｕｔ（Ｙ２）”がバスＩ／Ｏに出力される。
【０１５８】
以後同様にして時刻ｔ１０７でアドレスPageAddressに“Ｙ３”（＝“１０”Ｂ）を与えると、時刻ｔ１０８でバスＷＲＢ２がバスＷＲＢＡに接続され、時刻ｔ１０９で下位アドレスが“１０”Ｂのアドレスに記憶されているデータ“Ｄｏｕｔ（Ｙ３）”がバスＩ／Ｏに出力される。また、時刻ｔ１１０でアドレスPageAddressに“Ｙ４”（＝“１１”Ｂ）を与えると、時刻ｔ１１１でバスＷＲＢ３がバスＷＲＢＡに接続され、時刻ｔ１１２で下位アドレスが“１１”Ｂのアドレスに記憶されているデータ“Ｄｏｕｔ（Ｙ４）”がバスＩ／Ｏに出力される。
なお、上述した第２実施形態の説明では図４へ適用した場合のものであったが、図５〜図１１に示した各場合に適用しても良いことはもちろんである。
【０１５９】
〔第３実施形態〕
上述した各実施形態では、外部から供給されるアクセス要求が読み出し要求であるか書き込み要求であるかによらず、アドレスAddressの変化（チップセレクト信号／ＣＳが有効化された場合を含む。）をトリガとして、リフレッシュを行ってから読み出し又は書き込みを行っている。
【０１６０】
これに対し、本実施形態では読み出し要求があった場合には読み出しを行ってからリフレッシュを行うようにしており、そうすることで上述した各実施形態に比べて読み出し速度の向上（アクセスタイムの短縮化）を図っている。なお、書き込み要求があった場合には、上述した各実施形態と同様にリフレッシュを行ってから書き込みを行うようにする。
【０１６１】
図１４は本実施形態による半導体記憶装置の構成を示したブロック図である。同図に示す半導体記憶装置の構成は第１実施形態（図１）の構成と基本的に同じであるため、図１４では図１と同じ構成要素に同一の符号を付してある。なお、以下では第１実施形態の半導体記憶装置を基礎にして本実施形態を説明するが、第２実施形態の半導体記憶装置に本実施形態の技術思想を適用しても良い。
【０１６２】
汎用ＳＲＡＭの仕様では書き込みイネーブル信号がアドレスの変化に対して非同期的に与えられる。ここで、本実施形態ではリフレッシュ動作とメモリセルに対するアクセス動作の処理順序が読み出しの場合と書き込みの場合とで逆になっている。このため、本実施形態では外部から供給されるアクセス要求が読み出し／書き込みの何れであるのかを或るタイミングで判定し、この判定結果に基づいて処理順序を決定する必要がある。
【０１６３】
そこで本実施形態では、アドレスAddressが変化してから書き込みイネーブル信号／ＷＥが有効化されるまでの時間（例えば、図１６に示す時間ｔＡＷに相当する時間）の最大値（以下、この最大値をｔＡＷｍａｘと呼ぶ）を半導体記憶装置の仕様として規定している。つまり、半導体記憶装置を使用するシステム側では、半導体記憶装置へ書き込みを行うにあたって、アドレスAddressを変化させた時点から時間ｔＡＷｍａｘ以内に書き込みイネーブル信号／ＷＥを有効化させる必要がある。なお、時間ｔＡＷｍａｘの値はシステム側の要求仕様に応じて適宜決定すれば良い。
【０１６４】
図１４に示すＡＴＤ回路１６３は図１に示したＡＴＤ回路３とほぼ同様の機能を有している。ただ、アドレスが変化し始めてから時間ｔＡＷｍａｘが経過するまでは読み出し／書き込みの何れであるのかが定まらないため、ＡＴＤ回路１６３は、アドレス変化を検知してから時間ｔＡＷｍａｘが経過するまではアドレス変化検出信号ＡＴＤを発生させないようにしている。
【０１６５】
ここで、アドレスAddressに含まれるスキューの最大値を時間ｔｓｋｅｗ（例えば図１５を参照）とすると、システムによっては時間ｔＡＷｍａｘの値が示す時間ｔｓｋｅｗよりも短い場合があり得る。上述したように、本来であれば時間ｔＡＷｍａｘの値はシステム側の要求仕様に応じて決まるため、時間ｔｓｋｅｗとは無関係に設定することができる。
【０１６６】
しかしながら、アドレスAddressが変化し始めてから時間ｔｓｋｅｗが経過するまではアドレスAddressの値が確定しないので、それまではメモリセルアレイに対するアクセスを開始してはならない。したがって、時間ｔＡＷｍａｘが時間ｔｓｋｅｗよりも短い場合には、時間ｔＡＷｍａｘの値を時間ｔｓｋｅｗに設定して、アドレスAddressが確定してからアクセスが行われるようにする。
【０１６７】
もっとも、いま述べたことは読み出しの場合について考慮しておけば良い。書き込みの場合には本実施形態でもリフレッシュを行ってから書き込みを行うため、アドレス変化時点から時間ｔＡＷｍａｘが経過して読み出し／書き込みの何れであるかが確定したときからリフレッシュ動作を開始させても何ら支障はない。さらに、時間ｔＡＷｍａｘが経過する前に書き込みイネーブル信号／ＷＥが有効になったのであれば、その時点で書き込み動作であると判断できるので、時間ｔＡＷｍａｘの経過を待たずにリフレッシュ動作を開始させても良い。
【０１６８】
リフレッシュ制御回路１６４は図１のリフレッシュ制御回路４と同様の機能を有している。ただし、リフレッシュ制御回路１６４は、アドレス変化検出信号ＡＴＤが立ち上がったときに書き込みイネーブル信号／ＷＥを参照し、読み出し要求であればアドレス変化検出信号ＡＴＤの立ち上がりをトリガとしてリフレッシュアドレスR_ADDを更新し、書き込み要求であればアドレス変化検出信号ＡＴＤの立ち下がりをトリガとしリフレッシュアドレスR_ADDを更新する。
【０１６９】
次に、マルチプレクサ１６５は図１に示したマルチプレクサ５とほぼ同様の機能を有している。ただ、本実施形態では読み出しの場合にはリフレッシュに先行して読み出しを行う必要があるため、読み出し／書き込みのいずれであるかを判別するために、マルチプレクサ１６５へ書き込みイネーブル信号／ＷＥを入力している。書き込みイネーブル信号／ＷＥが“Ｌ”レベル（書き込み）の場合、マルチプレクサ１６５の動作はマルチプレクサ５と同じ動作となる。
【０１７０】
これに対して書き込みイネーブル信号／ＷＥが“Ｈ”レベルの場合、マルチプレクサ１６５は書き込みの場合と逆の選択動作を行う。具体的に言うと、マルチプレクサ１６５は、アドレス変化検出信号ＡＴＤが“Ｈ”レベルかつリフレッシュ制御信号ＲＥＦＢが“Ｈ”レベルであれば内部アドレスL_ADD側を選択し、アドレス変化検出信号ＡＴＤが“Ｌ”レベルであるかリフレッシュ制御信号ＲＥＦＢが“Ｌ”レベルであればリフレッシュアドレスR_ADD側を選択する。
【０１７１】
次に、ロウ制御回路１７３は図１に示したロウ制御回路１３とほぼ同様の機能を有しており、書き込みの場合にはロウ制御回路１３と同じ動作を行う。一方、読み出しの場合、ロウ制御回路１７３はアドレス変化検出信号ＡＴＤの立ち上がりをトリガとして、読み出し動作のためにロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，制御信号ＣＣおよびプリチャージ信号ＰＥを活性化させる。また、ロウ制御回路１７３はアドレス変化検出信号ＡＴＤの立ち下がりをトリガとして、リフレッシュ動作のためのロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥおよびプリチャージイネーブル信号ＰＥを活性化させる。
【０１７２】
次に、本実施形態による半導体記憶装置の動作を説明する。ここではまず図１５に示すタイミングチャートを参照して読み出し動作を説明し、それから図１６のタイミングチャートを参照して書き込み動作を説明する。
【０１７３】
まず、図１５に示す時刻ｔ１２０でアドレスAddressが変化すると、このアドレス変化がアドレスバッファ１及びラッチ２を通じてＡＴＤ回路１６３に伝達される。しかしながらこの時点では読み出し／書き込みが未確定であるため、ＡＴＤ回路１６３はアドレス変化検出信号ＡＴＤのワンショットパルスを直ちに発生させることはしない。
【０１７４】
この後、時刻ｔ１２０から時間ｔＡＷｍａｘが経過して時刻ｔ１２２になると書き込み／読み出しの何れかであるかが確定するので、ＡＴＤ回路１６３は時刻ｔ１２３でアドレス変化検出信号ＡＴＤにワンショットパルスを発生させる。そして、この場合は読み出し要求であるために書き込みイネーブル信号／ＷＥは“Ｈ”レベルとなっており、マルチプレクサ１６５は内部アドレスL_ADD側を選択して時刻ｔ１２４でアドレスM_ADD（＝アドレス“Ａ１”）をロウデコーダ７に供給する。また、ロウ制御回路１７３はアドレス変化検出信号ＡＴＤの立ち上がりをトリガにしてロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，制御信号ＣＣおよびプリチャージ信号ＰＥを順次生成してゆく。これにより、図３に「Read Cycle」で示した場合と同様にして読み出し動作が行われて、例えばアドレス“Ａ１”に対応するワード線Ax_Wordが時刻ｔ１２５で活性化され、時刻ｔ１２６でメモリセルのデータ“Ｄｏｕｔ（Ａ１）”がバスＩ／Ｏ上に読み出される。
【０１７５】
この後、時刻ｔ１２７でアドレス変化検出信号ＡＴＤが立ち下がると、マルチプレクサ１６５はリフレッシュアドレスR_ADD側を選択するようになり、時刻ｔ１２８でアドレスM_ADD（＝アドレス“Ｒ１＋１”）をロウデコーダ７に供給する。また、ロウ制御回路１７３は、アドレス変化検出信号ＡＴＤの立ち下がりをトリガにして、ロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，およびプリチャージ信号ＰＥを順次生成してゆく。これにより、図３に「Refresh Cycle」で示した場合と同様にしてリフレッシュ動作が行われて、例えばアドレス“Ｒ１＋１”に対応するワード線Rx_Wordが時刻ｔ１２９で活性化される。
【０１７６】
次に、書き込み要求があった場合の動作を説明する。書き込みの場合には、図１６に示す時刻ｔ１４０でアドレスAddressが変化し始めたときから時間ｔＡＷｍａｘ経過後の時刻ｔ１４３までの間に書き込みイネーブル信号／ＷＥが有効化される。図１６では、時刻ｔ１４０から時間ｔＡＷ後の時刻ｔ１４２で書き込みイネーブル信号／ＷＥが立ち下げられたものとしている。
【０１７７】
次に、ＡＴＤ回路１６３はアドレス変化及び書き込みイネーブル信号／ＷＥの立ち下がりを受け、時刻ｔ１４４でアドレス変化検出信号ＡＴＤにワンショットパルスを発生させる。このとき書き込みイネーブル信号／ＷＥは“Ｌ”レベルであるため、マルチプレクサ１６５はリフレッシュ動作のためにリフレッシュアドレスR_ADD側を選択し、時刻ｔ１４５でアドレスM_ADDとして“Ｒ１”をロウデコーダ７に出力する。また、ロウ制御回路１７３はロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，およびプリチャージ信号ＰＥを順次生成する。これにより、図５の時刻ｔ３１以降に「Refresh Cycle」で示した場合と同様にリフレッシュ動作が行われる。
【０１７８】
この後、時刻ｔ１４６になると書き込みデータの値“Ｄｉｎ（Ａ１）”がバスＩ／Ｏ上に供給されるようになる。次に、時刻ｔ１４７でＡＴＤ回路１６３がアドレス変化検出信号ＡＴＤを立ち下げると、マルチプレクサ１６５は内部アドレスＬ_ADD側を選択するようになり、時刻ｔ１４８でアドレスM_ADDとして“Ａ１”の行アドレス部分をロウデコーダ７に出力する。また、ロウ制御回路１７３はロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，制御信号ＣＣおよびプリチャージ信号ＰＥを順次生成する。これにより、図５に「Write cycle」で示した場合と同様に書き込み動作が行われる。
【０１７９】
以上説明したように、本実施形態ではアドレスが変化してから時間ｔＡＷｍａｘが経過すれば読み出し動作を開始することができる。このため、第１実施形態や第２実施形態に比べて読み出しを高速化することが可能となり、アクセスタイムを短縮することができる。特に、上述した各実施形態においてリフレッシュ動作に必要な時間が長く、本実施形態における時間ｔＡＷｍａｘの値が小さいほど、アクセスタイム改善の効果は大きくなる。
【０１８０】
〔第４実施形態〕
上述した各実施形態では、半導体記憶装置外部から供給されるパワーダウン制御信号PowerDownに基づいてスタンバイモードを切り換えるようにしていた。これに対し、本実施形態では予め決めておいたメモリセルアレイ６上の特定のアドレスに対してモード切り換え指示のためのデータを書き込むことによって、上述した各実施形態と同様のスタンバイモード切り換えを実現している。ここで、本実施形態による半導体記憶装置ではメモリセルアレイ６上の“０”番地（最下位番地）をモード切り換え専用のデータ格納領域としている。また、本実施形態では、スタンバイモード２に設定するためのデータが“Ｆ０”ｈ（ここで「ｈ」は１６進数を意味する）であり、スタンバイモード３に設定するためのデータが“０Ｆ”ｈであるものとしている。したがって本実施形態ではバスＷＲＢのバス幅が８ビットになっている。
【０１８１】
図１７は本実施形態による半導体記憶装置の構成を示したブロック図であって、図１に示したものと同じ構成要素および信号名については同一の符号を付してある。図１７が図１と相違する点としては、パワーダウン制御信号PowerDownを入力するためのピンが存在しないこと、スタンバイモード制御回路２０１が新たに追加されていること、リフレッシュ制御回路２０４，ブースト電源２１５，基板電圧発生回路２１６，リファレンス電圧発生回路２１７がそれぞれ図１に示したリフレッシュ制御回路４，ブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７と一部の構成が異なっていることが挙げられる。そこで以下、図１８〜図２２を参照しながらこれら各部の詳細について説明してゆく。なお、これらの図では図１又は図１７に示したものと同じ構成要素および信号名については同一の符号を付けている。
【０１８２】
まず図１７において、スタンバイモード制御回路２０１は内部アドレスL_ADD，チップセレクト信号／ＣＳ，書き込みイネーブル信号／ＷＥ，バスＷＲＢ上の書き込みデータに基づいてモード設定信号ＭＤ２，ＭＤ３を発生させる。このうち、モード設定信号ＭＤ２はスタンバイモード２に設定するときに“Ｈ”レベルとなる信号であって、リフレッシュ制御回路２０４に供給される。一方、モード設定信号ＭＤ３はスタンバイモード２又はスタンバイモード３に設定するときに“Ｈ”レベルとなる信号であって、ブースト電源２１５，基板電圧発生回路２１６，リファレンス電圧発生回路２１７に供給される。なお、モード設定信号ＭＤ２及びＭＤ３が何れも“Ｌ”レベルであるときがスタンバイモード１である。
【０１８３】
ここで、図１８はスタンバイモード制御回路２０１の詳細構成を示した回路図である。同図において、データＷＲＢ０〜ＷＲＢ３，ＷＲＢ４〜ＷＲＢ７は半導体記憶装置の外部からバスＷＲＢ上に供給される書き込みデータのビット０〜３，４〜７である。そして、アンド（ＡＮＤ）ゲート２２１，ノアゲート２２２及びアンドゲート２２３から成る回路は、書き込みデータが“Ｆ０”ｈであるときにだけ“Ｈ”レベルを出力する。同様にして、ノアゲート２２４，アンドゲート２２５及びアンドゲート２２６から成る回路は、書き込みデータが“０Ｆ”ｈであるときにだけ“Ｈ”レベルを出力する。また、オアゲート２２７はアンドゲート２３３，２２６の出力の論理和をとることにより、書き込みデータとして“Ｆ０”ｈ又は“０Ｆ”ｈの何れかが入力されたときに“Ｈ”レベルを出力する。
【０１８４】
次に、アドレスＸ０Ｂ〜Ｙ７Ｂは内部アドレスL_ADDを構成する各ビットを反転させたアドレス値である。例えば、アドレスＸ０Ｂはロウアドレスのビット０を反転した値であり、アドレスＹ７Ｂはカラムアドレスのビット７を反転した値である。したがって、アンドゲート２２８は内部アドレスL_ADDの各ビットが全て“０”Ｂ（つまり“０”番地）を検出したときにのみ“Ｈ”レベルを出力する。そして、アンドゲート２２９は“０”番地に対してデータ“Ｆ０”ｈ又は“０Ｆ”ｈを書き込む場合にのみ、書き込みイネーブル信号／ＷＥをクロックとしてそのまま出力する。また、アンドゲート２３０は“０”番地へデータ“０Ｆ”ｈを書き込む場合にのみ書き込みイネーブル信号／ＷＥをそのままクロックとして出力する。
【０１８５】
次に、インバータ２３１〜２３６及びアンドゲート２３７から成る回路は、チップセレクト信号／ＣＳの立ち下がりエッジを捕らえて信号ＣＥＯＳにワンショットパルスを発生させる。次に、ラッチ２３８はアンドゲート２２９の出力が立ち上がってＣ端子にクロックが入力されたときに、Ｄ端子に供給された電源電位に対応する“Ｈ”レベルをモード設定信号ＭＤ２としてＱ端子から出力する。また、ラッチ２３８はＲ端子に供給される信号ＣＥＯＳにワンショットパルスが発生したときに、自身をリセットしてモード設定信号ＭＤ２に“Ｌ”レベルを出力する。ラッチ２３９も同様の構成であって、アンドゲート２３０の出力が立ち上がったときにモード設定信号ＭＤ３へ“Ｈ”レベルを出力し、信号ＣＥＯＳにワンショットパルスが発生したときにモード設定信号ＭＤ３へ“Ｌ”レベルを出力する。
【０１８６】
以上のように、スタンバイモード２に設定する場合は、書き込みイネーブル信号／ＷＥの立ち上がりに同期してアンドゲート２２９の出力が立ち上がってＤタイプのラッチ２３８がセットされ、モード設定信号ＭＤ２が“Ｈ”レベルとなる。また、スタンバイモード３に設定する場合には、書き込みイネーブル信号／ＷＥの立ち上がりに同期してアンドゲート２２９，２３０の出力が何れも立ち上がってラッチ２３８，２３９がともにセットされ、モード設定信号ＭＤ２及びモード設定信号ＭＤ３がともに“Ｈ”レベルとなる。
【０１８７】
次に、図１７に示したリフレッシュ制御回路２０４は、パワーダウン制御信号PowerDownの代わりにチップセレクト信号／ＣＳ及びモード設定信号ＭＤ２を用いて、リフレッシュアドレスR_ADD，リフレッシュ制御信号ＲＥＦＡ及びＲＥＦＢを発生させる。ここで、図１９はリフレッシュ制御回路２０４の詳細構成を示した回路図である。図中、Ｐチャネルのトランジスタ２４０はゲート端子，ソース端子，ドレイン端子がそれぞれアンドゲート２４１の出力，電源電位，リフレッシュ制御回路４の電源供給ピンに接続されている。このため、アンドゲート２４１の出力が“Ｌ”レベルであればトランジスタ２４０がオンしてリフレッシュ制御回路４に電源を供給し、同出力が“Ｈ”レベルであればトランジスタ２４０がカットオフして電源供給を停止させる。
【０１８８】
アンドゲート２４１は半導体記憶装置が非選択状態（チップセレクト信号／ＣＳが“Ｈ”レベル），かつ，スタンバイモード２又はスタンバイモード３（モード設定信号ＭＤ２が“Ｈ”レベル）のときに、トランジスタ２４０をカットオフさせる。次に、インバータ２４２はモード設定信号ＭＤ２の反転信号を生成するものであって、スタンバイモード１のときにその出力が“Ｈ”レベルとなる。アンドゲート２４３は、スタンバイモード１ではリフレッシュ制御回路４が発生させるリフレッシュアドレスR_ADDをそのまま出力する一方、スタンバイモード２又はスタンバイモード３では同アドレスを“０”に固定させる。
【０１８９】
アンドゲート２４４はスタンバイモード１ではリフレッシュ制御回路４が発生させるリフレッシュ制御信号ＲＥＦＡをそのまま出力する一方、スタンバイモード２又はスタンバイモード３では同信号を“Ｌ”レベルに固定する。また、インバータ２４５はインバータ２４２の出力を反転するため、スタンバイモード１のときに“Ｌ”レベルを出力する。オアゲート２４６はスタンバイモード１ではリフレッシュ制御回路４が発生させるリフレッシュ制御信号ＲＥＦＢをそのまま出力する一方、スタンバイモード２又はスタンバイモード３では同信号を“Ｈ”レベルに固定する。
【０１９０】
次に、図２０〜図２２はそれぞれブースト電源２１５，基板電圧発生回路２１６，リファレンス電圧発生回路２１７の詳細な構成を示した回路図である。ブースト電源２１５において、Ｐチャネルのトランジスタ２５０，アンドゲート２５１はそれぞれ図１９に示したトランジスタ２４０，アンドゲート２４１と同一の機能を有している。すなわち、半導体記憶装置が非選択状態（チップセレクト信号／ＣＳが“Ｈ”レベル），かつ，スタンバイモード３（モード設定信号ＭＤ３が“Ｈ”レベル）のときに、トランジスタ２５０をカットオフしてブースト電源１５に対する電源供給を停止させ、これ以外の場合にはブースト電源１５に電源を供給する。以上のことは基板電圧発生回路２１６，リファレンス電圧発生回路２１７についても全く同じであって、これらの回路を構成するトランジスタ２５２，２５４はブースト電源２１５内のトランジスタ２５０に対応し、アンドゲート２５３，２５５はブースト電源２１５内のアンドゲート２５１に対応している。
【０１９１】
次に、上記構成による半導体記憶装置におけるスタンバイモード切り換え時の動作は以下のようになる。
【０１９２】
▲１▼ スタンバイモード１
半導体記憶装置をスタンバイモード１に設定するにはチップセレクト信号／ＣＳを立ち下げれば良い。そうすることで、スタンバイモード制御回路２０１はチップセレクト信号／ＣＳの立ち下がりエッジからワンショットパルスを発生させてラッチ２３８，ラッチ２３９をリセットし、モード設定信号ＭＤ２，ＭＤ３を何れも“Ｌ”レベルとする。
【０１９３】
これにより、リフレッシュ制御回路２０４ではトランジスタ２４０がオンして内部のリフレッシュ制御回路４へ電源が供給されるとともに、リフレッシュ制御回路４が生成するリフレッシュアドレスR_ADD，リフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢがそのまま出力されるようになる。また、ブースト電源２１５，基板電圧発生回路２１６，リファレンス電圧発生回路２１７でもそれぞれ内部のブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７に電源が供給される。以上の動作が行われることで第１実施形態や第２実施形態で説明したような動作が可能となる。
【０１９４】
▲２▼ スタンバイモード２
スタンバイモード２へ設定するには上述したように“０”番地へ“Ｆ０”ｈのデータを書き込めば良い。これにより、スタンバイモード制御回路２０１は書き込みイネーブル信号／ＷＥの立ち上がりエッジからモード設定信号ＭＤ２を“Ｈ”レベルにする。この時点で半導体記憶装置が選択されていないか、あるいは、その後に選択されなくなるとチップセレクト信号／ＣＳが“Ｈ”レベルとなるため、リフレッシュ制御回路２０４は内部のリフレッシュ制御回路４に対する電源供給を停止させる。
【０１９５】
また、リフレッシュ制御回路４に対する電源供給がなくなったことでその出力が不定となることから、リフレッシュ制御回路２０４はリフレッシュアドレスR_ADDを“０”に固定させるとともに、リフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢのレベルをそれぞれ“Ｌ”レベル，“Ｈ”レベルに固定させる。またこの時点ではチップセレクト信号／ＣＳが“Ｈ”レベルであるため、ＡＴＤ回路３は内部アドレスL_ADDi（図２参照）が変化してもアドレス変化検出信号ＡＴＤにワンショットパルスを発生させずに“Ｌ”レベルのままとする。
【０１９６】
このため、ロウ制御回路１３はロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，プリチャージイネーブル信号ＰＥ，制御信号ＣＣを何れも“Ｌ”レベルに固定させる。したがって、カラムイネーブル信号ＣＥ，ラッチ制御信号ＬＣも“Ｌ”レベルのままとなる。一方、リフレッシュ制御信号ＲＥＦＢが“Ｈ”レベルに固定され，なおかつ，アドレス変化検出信号ＡＴＤが“Ｌ”レベルに固定されることから、マルチプレクサ５は内部アドレスL_ADD側を選択し続けるようになる。
【０１９７】
以上のようにして、リフレッシュ動作が中断されて消費電流が削減される。なお、このときモード設定信号ＭＤ３は“Ｌ”レベルのままであるため、ブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７（図２０〜図２２を参照）には電源が供給され続ける。
【０１９８】
▲３▼ スタンバイモード３
スタンバイモード３へ設定するには上述したように“０”番地へ“０Ｆ”ｈのデータを書き込めば良い。これにより、スタンバイモード制御回路２０１は書き込みイネーブル信号／ＷＥの立ち上がりエッジからモード設定信号ＭＤ２及びモード設定信号ＭＤ３をともに“Ｈ”レベルとする。このため、チップセレクト信号／ＣＳが“Ｈ”レベルになった時点で、スタンバイモード２のときと同様にリフレッシュ制御回路２０４は内部のリフレッシュ制御回路４に対する電源供給を停止させる。これと同時に、ブースト電源２１５，基板電圧発生回路２１６，リファレンス電圧発生回路２１７はそれぞれ内部のブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７に対する電源供給を停止させる。これによって、スタンバイモード２と同様にリフレッシュ制御が中断されるのに加えて、電源系制御回路の電流もカットされてさらに消費電流が低減する。
【０１９９】
以上のように、本実施形態では第１実施形態で説明したパワーダウン制御信号PowerDownのような信号を半導体記憶装置外部から与える必要がないため、その分だけピン数を削減することができる。
なお、上述した説明では第１実施形態をもとに第４実施形態を説明したが、同様のことをそのまま第２実施形態や第３実施形態に適用しても良い。
【０２００】
〔第５実施形態〕
上述した各実施形態では、３種類あるスタンバイモード中から選択された何れかのスタンバイモードに従って、半導体記憶装置内部のメモリセルアレイ全体のリフレッシュ動作を制御するようにしている。このため、例えば図１に示したメモリセルアレイ６が複数の領域（以下、「メモリセルエリア」という）に分割されているような場合であっても、スタンバイ状態におけるセルフリフレッシュ動作は、全てのメモリセルエリアに対して同一のスタンバイモードで共通に制御することとなる。
【０２０１】
ところが、半導体記憶装置が適用されるアプリケーションによっては、あるメモリセルエリア（メモリ空間）についてはスタンバイ状態でデータを保持する必要があるものの、一時的に使用するデータだけが置かれるようなメモリセルエリア（上述したようにバッファとして使用されるメモリセルエリア）ではスタンバイ状態でデータを保持しておく必要がないといったことがある。例えば、携帯電話に代表されるモバイル端末システムを考えた場合、インターネットからダウンロードされるホームページなどの情報はユーザが見ている間だけ一時的に保持しておけば良い性質のものである。
【０２０２】
つまり、いま述べたような用途に使用されるメモリセルエリアに関してはスタンバイ状態でセルフリフレッシュを行う必要がないため、それだけスタンバイ電流を削減することができる。そのためには、セルフリフレッシュしてデータを保持するか否かをメモリセルエリア毎に指定することが可能となれば、ユーザのニーズやアプリケーションに応じてスタンバイ電流を効率的に制御できるようになり、例えばモバイル端末システムに合わせたメモリセルエリアの割り当てを行うことで、スタンバイ電流を最低限の消費量にとどめることも可能となる。
【０２０３】
こうした背景から本実施形態では、メモリセルアレイが複数のメモリセルエリアで構成されている場合に、各メモリセルエリアに対して個別にスタンバイモードを設定可能としたものである。図２３は本実施形態による半導体記憶装置の要部の構成を示したブロック図であって、図１の構成に基づいて本実施形態を実現したものである。ただし、図示の都合から図２３ではメモリセルエリア周りの回路だけを図示してあり、図１に示されているアドレスバッファ１，ラッチ２，ＡＴＤ回路３，リフレッシュ制御回路４，マルチプレクサ５，Ｒ／Ｗ制御回路１１，ラッチ制御回路１２およびこれらに関連する各信号を省略してあるが、これらについては何れも図１と同様である。
【０２０４】
図２３では、図１に示したメモリセルアレイ６を２つのメモリセルエリア６_１，６_２に分割した場合について例示してあるが、当然ながらメモリセルエリアの数は幾つであっても良い。ここで、以下の説明では、メモリセルエリア及びこのメモリセルエリアに対応してメモリセルエリア毎に設けられた周辺回路を含めて「メモリプレート」と呼ぶことにする。例えば図２３に示した構成例では、メモリセルエリア６_１とその周辺回路であるロウデコーダ７_１，カラムデコーダ８_１，センスアンプ・リセット回路９_１，ブースト電源１５_１，基板電圧発生回路１６_１，リファレンス電圧発生回路１７_１を１つのメモリプレートと定義する。
【０２０５】
もっとも、後述するようにロウ制御回路３１３はメモリセルエリア毎に制御信号を生成している。したがって例えば、ロウイネーブル信号ＲＥ１，センスアンプイネーブル信号ＳＥ１，プリチャージイネーブル信号ＰＥ１を生成するためのロウ制御回路３１３内の回路部分をメモリセルエリア６_１に対応した周辺回路に含めても良い。また以下の説明では、セルフリフレッシュ動作に必要となるブースト電源１５_１，基板電圧発生回路１６_１及びリファレンス電圧発生回路１７_１を総称して「第１の電源回路」と呼び、ブースト電源１５_２，基板電圧発生回路１６_２及びリファレンス電圧発生回路１７_２を総称して「第２の電源回路」と呼ぶ。
【０２０６】
次に、ロウデコーダ７_１，カラムデコーダ８_１，センスアンプ・リセット回路９_１，ブースト電源１５_１，基板電圧発生回路１６_１，リファレンス電圧発生回路１７_１はメモリセルエリア６_１に対応したものであって、個々の符号から添字“1”を除いた図１の構成要素と同様の構成である。例えば、ロウデコーダ７_１は図１に示したロウデコーダ７と同じである。またこれら各構成要素の添字“_１”を添え字“_２”に代えたものはメモリセルエリア６_２に対応して設けられた構成要素である。
【０２０７】
次に、Ｉ／Ｏバッファ１０は図１に示したものと同じであるが、本実施形態ではバスＷＲＢを通じてセンスアンプ・リセット回路９_１，９_２の双方に接続されている。次に、カラム制御回路１４は図１に示したものと同じであるが、本実施形態ではカラムイネーブル信号ＣＥをカラムデコーダ８_１及びカラムデコーダ８_２の双方に供給している。
【０２０８】
次に、PowerDown制御回路３０１はスタンバイ状態において制御信号ＰＤ１，ＰＤ２を生成してそれぞれ第１の電源回路，第２の電源回路に供給することで、これら電源回路のパワーカット動作を個別に制御する。本実施形態では、制御信号ＰＤ１，ＰＤ２を“Ｈ”レベルにしたときに各電源回路が電源供給を行い、同信号を“Ｌ”レベルにしたときに各電源回路が電源供給をカットするものとする。なお、スタンバイ状態でない通常動作の場合、PowerDown制御回路３０１は制御信号ＰＤ１，ＰＤ２を何れも“Ｈ”レベルとする。
【０２０９】
ここで、本実施形態では説明を簡単にするために、メモリセルのセルフリフレッシュを行うスタンバイモード（「リフレッシュ有」），メモリセルのセルフリフレッシュを行わないスタンバイモード（「リフレッシュ無」）という２種類のモードを設けた場合について説明するが、上述した各実施形態のように３種類のスタンバイモードを設けた場合も同様である。また、本実施形態ではスタンバイ状態における制御信号ＰＤ１，ＰＤ２のレベルが固定化されている場合を想定している。なお、これら制御信号のレベルを外部からプログラム可能とする構成については第６実施形態で説明するが、本実施形態でも制御信号のレベルをプログラム可能に構成しても良い。
【０２１０】
次に、ロウ制御回路３１３は図１に示したロウ制御回路１３とほぼ同様の構成である。ただし、本実施形態ではメモリプレートを２つ設けているため、ロウ制御回路３１３は各メモリプレートに対応した２系統の制御信号を発生させる。すなわち、ロウ制御回路３１３はロウイネーブル信号ＲＥ１，ＲＥ２をそれぞれロウデコーダ７_１，７_２に供給し、センスアンプイネーブル信号ＳＥ１及びプリチャージイネーブル信号ＰＥ１をセンスアンプ・リセット回路９_１に供給し、センスアンプイネーブル信号ＳＥ２及びプリチャージイネーブル信号ＰＥ２をセンスアンプ・リセット回路９_２に供給している。またロウ制御回路３１３は、制御信号ＰＤ１，ＰＤ２のレベルに連動して上記２系統の制御信号を発生させるかどうかを制御している。例えば、PowerDown制御回路３０１がスタンバイ状態で制御信号ＰＤ２に“Ｌ”レベルを出力する場合、ロウ制御回路３１３はメモリセルエリア６_２側に供給すべき制御信号をスタンバイ状態では発生させない。
【０２１１】
次に、上記構成による半導体記憶装置のスタンバイ動作について説明する。まず、メモリセルエリア６_１，６_２の双方を「リフレッシュ有」で使用する場合、PowerDown制御回路３０１はスタンバイ状態となった時点で制御信号ＰＤ１，ＰＤ２をともに“Ｈ”レベルにして、スタンバイ状態でないときと同様に第１の電源回路及び第２の電源回路の双方に電圧の供給を行わせる。これと連動して、ロウ制御回路３１３はロウイネーブル信号ＲＥ１及びＲＥ２，センスアンプイネーブル信号ＳＥ１及びＳＥ２，プリチャージイネーブル信号ＰＥ１及びＰＥ２を順次生成してゆく。このため、ロウデコーダ７_１，７_２がそれぞれメモリセルエリア６_１，６_２上のワード線を活性化させ、センスアンプ・リセット回路回路９_１，９_２がそれぞれセンスアンプを選択してセルフリフレッシュを行う。
【０２１２】
次に、メモリセルエリア６_１，６_２の双方を「リフレッシュ無」で使用する場合、PowerDown制御回路３０１はスタンバイ状態において制御信号ＰＤ１，ＰＤ２をともに“Ｌ”レベルにする。このため、第１の電源回路及び第２の電源回路は電圧の供給を停止するようになる。またロウ制御回路３１３は、スタンバイ状態ではロウイネーブル信号ＲＥ１及びＲＥ２，センスアンプイネーブル信号ＳＥ１及びＳＥ２，プリチャージイネーブル信号ＰＥ１及びＰＥ２を発生させない。したがって、この場合にはセルフリフレッシュが全く行われなくなる。
【０２１３】
次に、メモリセルエリア６_１を「リフレッシュ有」，メモリセルエリア６_２を「リフレッシュ無」で使用する場合、PowerDown制御回路３０１はスタンバイ状態において制御信号ＰＤ１，ＰＤ２にそれぞれ“Ｈ”レベル，“Ｌ”レベルを出力する。また、ロウ制御回路３１３は、スタンバイ状態でロウイネーブル信号ＲＥ１，センスアンプイネーブル信号ＳＥ１，プリチャージイネーブル信号ＰＥ１を発生させ、ロウイネーブル信号ＲＥ２，センスアンプイネーブル信号ＳＥ２，プリチャージイネーブル信号ＰＥ２を発生させない。こうして、第１の電源回路だけが電圧を供給するようになって、メモリセルエリア６_１についてだけセルフリフレッシュが行われるようになる。
【０２１４】
次いで、メモリセルエリア６_１を「リフレッシュ無」，メモリセルエリア６_２を「リフレッシュ有」で使用する場合はいま述べたのと正反対となる。すなわち、PowerDown制御回路３０１はスタンバイ状態において制御信号ＰＤ１，ＰＤ２をそれぞれ“Ｌ”レベル，“Ｈ”レベルに設定する。また、ロウ制御回路３１３は、スタンバイ状態でロウイネーブル信号ＲＥ２，センスアンプイネーブル信号ＳＥ２，プリチャージイネーブル信号ＰＥ２だけを発生させる。このため、第２の電源回路だけが電圧を供給するようになって、メモリセルエリア６_２についてだけセルフリフレッシュが行われるようになる。
【０２１５】
本実施形態では、両方のメモリセルエリアを「リフレッシュ有」とした場合に１００μＡ程度のスタンバイ電流が発生する。一方、何れか一方のメモリセルエリアだけを「リフレッシュ有」とした場合には、スタンバイ電流を約１／２の５０μＡに半減することができる。他方、両方のメモリセルエリアを「リフレッシュ無」とした場合にはスタンバイ電流を完全にゼロにすることができる。
【０２１６】
なお、上述した説明では第１実施形態をもとに本実施形態を説明したが、同様のことを第２実施形態や第３実施形態に適用しても良い。また、図２３ではメモリセルエリア６_１，６_２が同じ容量であるかのように描いてあるが、これらメモリセルエリアが異なる容量であっても良い。さらに、上述した説明では２種類のスタンバイモードの場合について説明したが、上述した第１〜第３実施形態のように３種類のスタンバイモードの場合に適用しても良い。
【０２１７】
〔第６実施形態〕
図２４は本実施形態による半導体記憶装置の要部の構成を示したブロック図であって、図１の構成に基づいて本実施形態を実現したものである。本実施形態も第５実施形態と同様にメモリセルアレイ６が複数のメモリセルエリアに分割されており、個々のメモリセルエリア（メモリプレート）に対してスタンバイモードを別々に設定可能としたものである。
【０２１８】
ただし、本実施形態ではメモリセルエリアの数が多い半導体記憶装置を念頭に置いているため、図２３とは違ってメモリセルエリアの数を一般化してｎ個（ｎ：２以上の自然数）としてある。このため、図１に示したメモリセルアレイ６が図２４ではメモリセルエリア６_１〜６_ｎに分割されている。また図２４では、個々のメモリセルエリアに対応して、ロウデコーダ７_１〜７_ｎ，カラムデコーダ８_１〜８_ｎ，センスアンプ・リセット回路９_１〜９_ｎが設けられている。
【０２１９】
次に、電源回路３５０はメモリセルエリア６_１〜６_ｎに共通する電源回路であって、図２３に示したブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７を統合するとともに、ｎ個のメモリセルエリア全てに対して同時に電源供給を行えるように、図１に示した構成よりも供給能力を強化してある。なお、本実施形態では電源回路をメモリセルエリア間で共通化しているため、メモリプレートは例えばメモリセルエリア６_１とその周辺回路であるロウデコーダ７_１，カラムデコーダ８_１，センスアンプ・リセット回路９_１で構成される。
【０２２０】
次に、PowerDown制御回路３５１は図２３に示したPowerDown制御回路３０１と同様の回路であって、ｎ個のメモリセルエリアに対応するように制御信号ＰＤ１〜ＰＤｎを生成する。次に、スイッチ素子３５２_１〜３５２_ｎはそれぞれ制御信号ＰＤ１〜ＰＤｎに応じてメモリセルエリア６_１〜６_ｎに対応した各メモリプレートへの電源供給を制御している。例えば、スイッチ素子３５２_１は、制御信号ＰＤ１が“Ｈ”レベルのときにオンとなって電源回路３５０からメモリセルエリア６_１に対応するメモリプレートへ電源を供給するほか、同信号が“Ｌ”レベルのときにオフとなって同メモリプレートに対する電源供給を停止させる。なお、スイッチ素子３５２_２〜３５２_ｎもスイッチ素子３５２_１と同様である。
【０２２１】
次に、ロウ制御回路３５３は図２３に示したロウ制御回路３１３と同様の回路であって、ロウイネーブル信号ＲＥ１〜ＲＥｎ，センスアンプイネーブル信号ＳＥ１〜ＳＥｎ，プリチャージイネーブル信号ＰＥ１〜ＰＥｎを生成し、これら制御信号を対応するメモリプレートに供給している。次に、プログラム回路３５４はユーザのニーズやアプリケーションに合わせて、個々のメモリセルエリアを「リフレッシュ有」又は「リフレッシュ無」の何れに設定するかを任意にプログラムすることができる。そしてプログラム回路３５４は、メモリセルエリア毎にプログラムされた「リフレッシュ有」又は「リフレッシュ無」を表すデータをPowerDown制御回路３５１及びロウ制御回路３５３に送出する。
【０２２２】
ここで、半導体記憶装置外部からプログラム回路３５４へプログラミングするための実現手法としては、以下に述べる２つの手法が具体例として考えられる。まず第１の実現手法として、プログラム回路３５４内部にメモリプレート対応にヒューズを設けておくことが考えられる。この場合、個々のヒューズを切断するか否かによって、スタンバイ状態における制御信号ＰＤ１〜ＰＤｎのレベルを個別に設定できるようになる。
【０２２３】
次に、第２の実現手法として外部から供給されるアドレスを利用した手法が考えられる。すなわち、メモリセルエリア６_１〜６_ｎはそれぞれ異なるメモリ空間に割り当てられているため、外部からアドレスAddress（図１を参照）を与えたときにこのアドレスに対応したメモリセルエリアは一意に定まる。例えばｎ＝４とすると、アドレスAddressの上位２ビットの値が“００”Ｂ〜“１１”Ｂの場合にそれぞれメモリセルエリア６_１〜６_４がアクセスされる。したがって、プログラムすべきメモリセルエリアをアドレスAddressによって特定することができるようになる。
【０２２４】
以上のことを実現するには、第４実施形態（図１７および図１８を参照）に準じた構成とすれば良い。まず、外部から設定されるスタンバイモードを保持しておくためのレジスタをメモリプレート毎にプログラム回路３５４内へ設けておく。また、アドレスAddress，チップセレクト信号／ＣＳ，書き込みイネーブル信号／ＷＥ，バスＷＲＢをプログラム回路３５４に入力する。
【０２２５】
そしてスタンバイモードの設定にあたっては、設定すべきメモリプレートをアドレスAddressの上位２ビットで指定するとともに、これ以外の下位ビットを特定の値（例えば、第４実施形態に準じて下位ビットがすべて“０”Ｂ）に設定しておく。また、設定すべきスタンバイモードを表すデータをバスＷＲＢ上に載せておく。この状態で書き込みイネーブル信号／ＷＥを立ち下げると、プログラム回路３５４はアドレスAddressの上位２ビットで指定されたメモリプレートに設定すべきスタンバイモードのデータをバスＷＲＢから取り込んで、当該メモリプレートに対応したレジスタへセットする。
【０２２６】
次に、上記構成による半導体記憶装置のスタンバイ動作について説明する。いま例えばメモリセルエリア６_１だけを「リフレッシュ有」としてこれ以外のメモリセルエリアを全て「リフレッシュ無」に設定する。そしてこの設定を上述した２つの実現手法の何れかを用いてプログラム回路３５４へプログラミングしておく。これにより、メモリプレート毎のスタンバイモードの設定がPowerDown制御回路３５１及びロウ制御回路３５３に通知される。
【０２２７】
上述したように、通常動作が行われる間は制御信号ＰＤ１〜ＰＤｎが全て“Ｈ”レベルとなっている。これに対してスタンバイ状態になると、PowerDown制御回路３５１は制御信号ＰＤ１を“Ｈ”レベルのままとする一方で、これ以外の制御信号ＰＤ２〜ＰＤｎを全て“Ｌ”レベルとする。これにより、スイッチ素子３５２1はオンのままとなるのに対し、スイッチ素子３５２_２〜３５２_ｎが全てオフとなる。このため、メモリセルエリア６_１に対応したメモリプレートには電源回路３５０から電源が供給され続けるが、メモリセルエリア６_２〜６_ｎに対応したメモリプレートには電源が供給されなくなる。
【０２２８】
一方、ロウ制御回路３５３はロウイネーブル信号ＲＥ１，センスアンプイネーブル信号ＳＥ１，プリチャージイネーブル信号ＰＥ１を生成することで、電源が供給され続けているメモリセルエリア６_１をセルフリフレッシュする。また、電源が供給されなくなったメモリセルエリア６_２〜６_ｎに対応したメモリプレートについて、ロウ制御回路３５３はロウイネーブル信号，センスアンプイネーブル信号，プリチャージイネーブル信号を発生させないようにする。こうしてスタンバイ状態においてメモリセルエリア６_１だけをセルフリフレッシュするように制御することで、スタンバイ電流を“１／ｎ”に低減させることができる。
【０２２９】
以上のように、本実施形態によれば第５実施形態と同様の利点が得られるほか、ユーザのニーズやアプリケーションに応じて外部からスタンバイモードを任意に設定することができる。このほか、本実施形態では電源回路３５０をメモリプレート間で共通化しているため、メモリプレートの数が増えても電源回路を増やさずに済み、第５実施形態に比べてより小規模な構成とすることができる。
【０２３０】
なお、上述した説明では第１実施形態の構成をもとに本実施形態を説明したが、同様のことを第２実施形態〜第４実施形態に適用しても良い。また、図２４ではメモリセルエリア６_１〜６_ｎが同じ容量であるかのように描いてあるが、これらメモリセルエリアが異なる容量であっても良い。さらに、上述した説明では２種類のスタンバイモードの場合について説明したが、第１〜第３実施形態のように３種類のスタンバイモードの場合に適用しても良い。
【０２３１】
また、上述した各実施形態（第１実施形態〜第６実施形態）で説明したスタンバイモードの制御は従来の疑似ＳＲＡＭや汎用ＤＲＡＭなどの既存の半導体記憶装置に適用しても良いのであって、各実施形態で取り上げた汎用ＳＲＡＭ仕様の疑似ＳＲＡＭに限定されるものではない。
【０２３２】
〔第７実施形態〕
上述した第１実施形態〜第６実施形態では、メモリセルアレイ６，メモリセルエリア６_１，６_２，６_ｎなどのリフレッシュ動作を全て半導体記憶装置の内部で制御していた。一方、本実施形態では上記各実施形態と同様に半導体記憶装置内部でリフレッシュ動作の制御を行うのに加えて、半導体記憶装置外部からもリフレッシュ動作を制御可能な構成としている。こうした構成を採用することによって、リフレッシュ動作時に不具合の生じるチップを出荷前のテストで選別することが可能となる。
【０２３３】
そこでまず、この不具合の具体的内容及びかかる不具合が生じる理由について説明する。上述した各実施形態のうちの例えば第１実施形態では、リフレッシュ制御回路４（図１参照）が生成するリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢに基づいてリフレッシュの開始タイミングを制御している。例えば図７に示したタイミングでは、リフレッシュ制御信号ＲＥＦＡを“Ｈ”レベル（時刻ｔ５３）にしてから所定時間が経過した時点（時刻ｔ５４）でリフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを発生させてセルフリフレッシュを起動させている。そして、これらリフレッシュ制御信号がリフレッシュ制御回路４内のリフレッシュタイマの出力信号に基づいて生成されることは先述した通りである。
【０２３４】
ここで、リフレッシュタイマがその出力信号を生成するには、半導体記憶装置内部に設けられているリングオシレータ（図示省略）の出力を分周して作るのが一般的である。このため、こうした構成とした場合にはリフレッシュ制御信号のタイミングがリングオシレータの周期に依存することになる。ところが、リングオシレータの周期は電源電圧，外部の温度，製造プロセス等の要因によって変わりうるものであり、特に外部の温度は半導体記憶装置が置かれる環境に応じて時々刻々変化する。こうしたことから、セルフリフレッシュがリフレッシュ制御信号に応じていつ開始されるのかを事前に予測することは事実上不可能である。換言すれば、半導体記憶装置外部から見て半導体記憶装置の内部におけるセルフリフレッシュは非同期的に始まることになる。
【０２３５】
その一方で、上述したようにアドレスAddressが変化（チップセレクト信号／ＣＳの有効化も含む；以下同じ）するタイミングは半導体記憶装置から見ると非同期的であって、そのタイミングを予め知ることはできない。このように双方のタイミングが互いに非同期的であるため、半導体記憶装置を普通にテストしただけで、セルフリフレッシュの開始タイミングとアドレスAddressの変化タイミングが特定の時間関係にあるときにだけ発生する不具合を発見するのは極めて困難である。
【０２３６】
そして、こうしたタイミングに依存する不具合としては次のようなものが考えられる。上述したように、アドレスAddressが変化することでアドレス変化検出信号ＡＴＤにワンショットパルスが生成されるが、半導体記憶装置内部ではワンショットパルスを生成することなどがノイズ源となる場合がある。すなわち、セルフリフレッシュの開始タイミングとアドレスAddressの変化タイミングが重なった場合に、ワンショットパルスの生成に起因して電源電圧が過渡的に降下することがある。そうすると、セルフリフレッシュの開始によってリフレッシュ制御信号ＲＥＦＢから生成されたロウイネーブル信号ＲＥのパルス（例えば図７の時刻ｔ５５を参照）が途中で一時的に落ち込んでしまうことになる（つまりハザードの発生）。
【０２３７】
ロウイネーブル信号ＲＥのレベルが落ち込むとワード線が非活性化されてしまうために、必要とされるリフレッシュ時間が十分確保されなくなってリフレッシュが中途半端になってしまう。こうしたリフレッシュ時間不足は、以下に述べるようにメモリセルを誤ったデータでリフレッシュしてしまうという不具合を引き起こす。すなわち、ＤＲＡＭメモリセルのリフレッシュ（読み出しも同様）を行うためには、例えば図２５に示したようにビット線対を構成する相補のビット線（図中の符号ＢＬ及び符号／ＢＬ）の電位を何れも１／２Ｖｃｃにプリチャージしておき、その後にワード線を活性化させて当該ワード線に接続されたメモリセルが保持している電荷をビット線ＢＬ上に読み出す。
【０２３８】
こうした動作によって図中の時刻ｔ２２０からビット線ＢＬ，／ＢＬ間に微小電位差が生じるので、この微小電位差をセンスアンプで“０”／“１”の論理レベルに相当する電位差（例えば接地電位／電源電位Ｖｃｃ）まで増幅する。この増幅された電位差はメモリセルに対する再書き込み（リフレッシュ）のための電位差として用いられる。したがって、リフレッシュ時間不足になってしまうと微小電位差が十分に増幅されないままの電位差（例えば時刻ｔ２２０〜ｔ２２２辺りまでの電位差）でメモリセルに再書き込みが行われてしまう。このため、メモリセルのデータが本来“１”であったはずであるにも拘わらず、“０”のデータを再書き込みしてしまう可能性がある。
【０２３９】
また、いま述べたような不具合以外にも、ワンショットパルスの生成によって生じるノイズは次のような不具合を引き起こす可能性がある。すなわち、ワード線が活性化されてからセンスアンプが動作を開始するまでには所定時間（例えば図２５に示した時刻ｔ２２０〜ｔ２２１の期間）をおく必要がある。この所定時間内でワンショットパルスに起因したノイズがビット線対上に載ると、微小電位差がノイズの影響によって変化してしまって、ビット線ＢＬ，／ＢＬ間の電位の大小関係が反転することが考えられる。そうなると、センスアンプが増幅動作を行ってもメモリセルに記憶されていた正しいデータで当該メモリセルをリフレッシュすることができなくなる。
【０２４０】
以上のような不具合があるチップをそのまま出荷するわけにはゆかないので、こうしたチップを選別して、セルフリフレッシュの開始タイミングとアドレス変化のタイミングがどのような時間関係にあっても不具合が生じないことを保証する必要がある。なお、根本的な解決策はノイズ源を無くすことであって、それには電源を強化したり電源系統を複数に分割したりといった対策が有効であると考えられる。しかし、そうした対策を施してもノイズが完全に除去されるとは限らないことから、本当に不具合が解消されているかどうかを検証しておくことは当然必要となってくる。
【０２４１】
そこで本実施形態では、半導体記憶装置外部（具体例としてはテスタ装置）からの指示に従って、セルフリフレッシュの開始のタイミングとアドレスAddressの変化タイミングとの間の時間関係を変えてやって上記不具合の有無を検証するようにしている。ちなみに、汎用ＤＲＡＭの中にはセルフリフレッシュを実施しているものもあるが、汎用ＤＲＡＭではアドレス変化に対応してワンショットパルス信号を生成する構成を採用していないため、上述したような不具合が生じることはない。その意味において、かかる不具合を検証するという課題は、本発明のようにＤＲＡＭメモリセルを用いたＳＲＡＭ仕様の半導体記憶装置に独特のものである。
【０２４２】
以下では、本発明の技術思想を第１実施形態の構成へ適用する場合を例に挙げて具体的な構成を説明してゆく。図２６は本実施形態による半導体記憶装置の構成を示したブロック図であって、図１に示したものと同じ信号名および構成要素については同一の符号を付してある。そこで図１との相違点について説明すると、本実施形態では図１の構成に対してマルチプレクサ２６１，ノアゲート２６２及びインバータ２６３を追加するとともに、テスタ装置から供給されるテストモード信号ＭＯＤＥ及びリフレッシュ制御信号ＥＸＲＥＦＢを入力信号として追加している。また、図１に示したリフレッシュ制御回路４に対してテストモード信号ＭＯＤＥ及びリフレッシュ制御信号ＥＸＲＥＦＢをさらに供給するようにして、これら信号に基づく機能追加（詳細は後述）を行ったものをリフレッシュ制御回路３０４としている。
【０２４３】
ここで、テストモード信号ＭＯＤＥは半導体記憶装置を通常の動作モードからテストモードに移行させるためのテストモードエントリ信号であり、リフレッシュ制御信号ＥＸＲＥＦＢは半導体記憶装置外部からリフレッシュを起動するための信号である。また、図１ではリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢをマルチプレクサ５及びロウ制御回路１３に供給していたが、本実施形態ではこれらの代わりにリフレッシュ制御信号ＲＥＦＡ’，ＲＥＦＢ’をマルチプレクサ５及びロウ制御回路１３に供給している。
【０２４４】
次に、マルチプレクサ２６１はテストモード信号ＭＯＤＥが“Ｈ”レベルであれば、リフレッシュ制御信号ＥＸＲＥＦＢを選択してこれをリフレッシュ制御信号ＲＥＦＢ’として出力し、テストモード信号ＭＯＤＥが“Ｌ”レベルであれば、第１実施形態と同様にリフレッシュ制御信号ＲＥＦＢを選択してこれをリフレッシュ制御信号ＲＥＦＢ’として出力する。次に、ノアゲート２６２及びインバータ２６３から成る回路は、テストモード信号ＭＯＤＥが“Ｈ”レベルであれば、リフレッシュ制御信号ＲＥＦＡのレベルに関係なくリフレッシュ制御信号ＲＥＦＡ’を強制的に“Ｌ”レベルにする。一方、テストモード信号ＭＯＤＥが“Ｌ”レベルであれば、第１実施形態と同様にリフレッシュ制御信号ＲＥＦＡをそのままリフレッシュ制御信号ＲＥＦＡ’として出力する。次に、リフレッシュ制御回路３０４は、テストモード信号ＭＯＤＥが“Ｈ”レベルとなっている場合には、リフレッシュ制御信号ＥＸＲＥＦＢの立ち上がりで内部のアドレスカウンタを“１”カウントアップしてリフレッシュアドレスR_ADDを更新する。
【０２４５】
このように、テストモード信号ＭＯＤＥを“Ｈ”レベルにしてテストモードに移行させることで、半導体記憶装置内部で生成されるリフレッシュ要求（アドレス変化検出信号ＡＴＤの立ち上がりをトリガにしたリフレッシュ，および，リフレッシュタイマによるセルフリフレッシュ）が無効化され、外部からのリフレッシュ制御が有効化される。そして、こうした状態で外部からリフレッシュ制御信号ＥＸＲＥＦＢに負のワンショットパルスを供給することで、リフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを与えたときと同様にリフレッシュが起動されるとともに、リフレッシュアドレスR_ADDの更新が行われてゆく。一方、テストモード信号ＭＯＤＥを“Ｌ”レベルに設定すれば、第１実施形態と全く同様にして半導体記憶装置内部で生成されたリフレッシュ要求によるリフレッシュが行われるようになる。
【０２４６】
なお、テストモード信号ＭＯＤＥおよびリフレッシュ制御信号ＥＸＲＥＦＢは何れも出荷前のテストでのみ使用される信号であって、出荷後はテストモード信号ＭＯＤＥを“Ｌ”レベルに固定して使用する。また、リフレッシュ制御信号ＥＸＲＥＦＢについてはテストモード信号ＭＯＤＥを“Ｌ”レベルにすれば半導体記憶装置の動作には影響しなくなるが、“Ｈ”レベル又は“Ｌ”レベルの何れかに固定して使用する。もっとも、次に述べるようにリフレッシュ制御信号ＥＸＲＥＦＢのピンを出力イネーブル信号ＯＥピン等の既存のピンと兼用するのであればこの限りではない。
【０２４７】
テストモード信号ＭＯＤＥ，リフレッシュ制御信号ＥＸＲＥＦＢを入力するためのピンとしては未使用ピン（ＮＣ；No Connection）を割り当てれば良い。大容量のＳＲＡＭではほとんどの場合に未使用ピンがあるため、外部からのリフレッシュ制御のためだけにピンの数を増やす必要が生じることはほとんど無い。また、リフレッシュ制御信号ＥＸＲＥＦＢについては、既にある信号のうちリフレッシュ時に使用されない信号と兼用するようにしても良い。こうした信号の候補としては、上述した出力イネーブル信号ＯＥや、外部との間で入出力すべきバイトを選択するための選択信号ＵＢ（Upper Byte），ＬＢ（Lower Byte）（いずれも図示せず）などが考えられる。ちなみに、図２６ではリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢを直接マルチプレクサ２６１等に入力しているが、バッファを介在させるようにしても良い。
【０２４８】
次に、上記構成による半導体記憶装置の動作を説明する。ここで、テストモード信号ＭＯＤＥを“Ｌ”レベルに設定したときの動作は第１実施形態の動作と全く同じであるため繰り返さない。したがって、ここではテストモード信号ＭＯＤＥを“Ｈ”レベルにしたときのテストモードにおける動作について詳述することとする。図２７はテスタ装置から半導体記憶装置に供給される信号のタイミングをリフレッシュアドレスR_ADDとともに示したタイミングチャートである。また、図２８はテスタ装置内で実施される半導体記憶装置のテスト手順を示したフローチャートである。
【０２４９】
まず、チップに元々固定的な不良があったりホールド特性の劣悪なメモリセルがあったりすると、リフレッシュ動作のテストを実施する意味がなくなるので、事前にホールド試験を実施しておく（図２８のステップＳ１）。ホールド試験そのものは汎用ＤＲＡＭで実施されているのと同様のテスト手順に従って行えば良い。すなわち、メモリセルアレイ６に対する書き込みを行い、リフレッシュを禁止した状態を所定時間継続した後に読み出しを行ったときに、読み出されたデータが書き込んだデータと一致するように当該所定時間（すなわちリフレッシュサイクル）を調整することで、ホールド時間の最も短いメモリセルに合わせたリフレッシュサイクルの値が決まることになる。その際、本実施形態ではテストモード信号ＭＯＤＥ及びリフレッシュ制御信号ＥＸＲＥＦＢをともに“Ｈ”レベルに設定することで、内部で生成されるリフレッシュ要求および外部からのリフレッシュ要求による双方のリフレッシュ動作が全く行われなくなるため、リフレッシュを禁止した状態を容易に実現することができる。
【０２５０】
次に、テスタ装置はリフレッシュ動作が正しく行われていたかどうかを後で（具体的にはステップＳ１３で）検証するために、メモリセルアレイ６に対して予めテストパターンを書き込んでおく（ステップＳ２）。ここではリフレッシュ動作の正常性を検証するのが目的であることから、全てのビットが“１”（即ち、各メモリセルが高電位を保持している状態に対応したデータ）のテストパターンを用いることになる。
【０２５１】
次に、テスタ装置はテストモード信号ＭＯＤＥを“Ｈ”レベルに遷移させて半導体記憶装置をテストモードに移行させる（ステップＳ３；図２７の時刻ｔ２３０）。なお、テストモード信号ＭＯＤＥを“Ｈ”レベルにしたときにリフレッシュ制御信号ＥＸＲＥＦＢが“Ｌ”レベルであるとリフレッシュがすぐに行われてしまうため、テスタ装置はテストモード信号ＭＯＤＥを“Ｈ”レベルにするのと同時にリフレッシュ制御信号ＥＸＲＥＦＢを“Ｈ”レベルに遷移させる。もっとも、テストモード信号ＭＯＤＥを“Ｈ”レベルにするよりも以前に、リフレッシュ制御信号ＥＸＲＥＦＢを“Ｈ”レベルにしても良い。
【０２５２】
こうした設定によって、半導体記憶装置の内部ではリフレッシュ制御信号ＲＥＦＡ’が“Ｌ”レベルとなるため、アドレス変化検出信号ＡＴＤにワンショットパルスが発生しても半導体記憶装置内部でリフレッシュが起動されることはなくなる。また、マルチプレクサ２６１はリフレッシュ制御信号ＥＸＲＥＦＢを選択するようになるため、リフレッシュ制御回路３０４内のリフレッシュタイマがどのような状態にあっても動作に影響しなくなる。そして、リフレッシュ制御信号ＥＸＲＥＦＢに負のワンショットパルスを与えたときにだけリフレッシュが行われる状態となる。なお、テスタ装置はテストを実施している期間中はこの後もテストモード信号ＭＯＤＥを“Ｈ”レベルのまま維持し続ける。
【０２５３】
次に、テスタ装置は時間Ｔの値を例えば“−１０ｎｓ”に初期化する（ステップＳ４）。ここで言う時間Ｔは、リフレッシュ制御信号ＥＸＲＥＦＢを立ち下げる時点を基準としたときに、アドレスAddressをどのようなタイミングで変化させるかを規定した時間である。この時間Ｔが負の値であれば、リフレッシュ制御信号ＥＸＲＥＦＢを立ち下げるよりも時間“−Ｔ”だけ前の時点でアドレスAddressを変化させることを意味する。一方、時間Ｔが正の値であれば、リフレッシュ制御信号ＥＸＲＥＦＢを立ち下げてから時間Ｔが経過した後にアドレスAddressを変化させることを意味する。本実施形態では時間Ｔを“−１０ｎｓ”〜“＋１０ｎｓ”の範囲内で“１ｎｓ”刻みで可変させることによって、アドレスAddressの変化タイミングとリフレッシュの開始タイミングとの間の時間関係による不具合が発生するかどうかを調べている。
【０２５４】
次に、テスタ装置はリフレッシュ回数Ｒの値を“０”に初期化する（ステップＳ５）。後述するように、本実施形態ではある時間Ｔの値について所定回数分のリフレッシュ（通常、ワード線の本数分に相当する回数のリフレッシュ）を行って、メモリセルアレイ６全体をリフレッシュする。つまり、このリフレッシュ回数Ｒは個々の時間Ｔの値について実施されたリフレッシュの回数を記憶しておくためのカウンタに相当している。なお、本実施形態ではワード線の本数を一例として“５１２”本とする。
【０２５５】
次に、時刻ｔ２３１になるとテスタ装置は、アドレスAddressの値を変化させてアドレス変化検出信号ＡＴＤに正のワンショットパルスを発生させる（ステップＳ６）。ここで、変化前後におけるアドレスAddressはどのような値であっても良く、また、アドレスAddressのどのビットを変化させても良い。しかしながら、ノイズを発生させる目的でアドレスAddressを変化させていることから、アドレスAddressの変化パターンとしては最もノイズがのりやすく且つノイズが大きくなるパターンであることが望ましい。こうしたことから、アドレスAddressの変化パターンとしてはアドレスAddressの全てのビットを同時に反転させるパターンが好ましい。
【０２５６】
次に、テスタ装置はステップＳ４で初期化された時間Ｔ（正確には時間Ｔが負の場合があるので時間Ｔの絶対値）をテスタ装置内部の図示しないタイマに設定（ステップＳ７）する。そしてテスタ装置はこの時間（この時点では“１０ｎｓ”）が経過するまでの間（ステップＳ８が“ＮＯ”）は何もせずに待機する。そして、時刻ｔ２３１から“１０ｎｓ”が経過して時刻ｔ２３２になる（ステップＳ８が“ＹＥＳ”）と、テスタ装置はリフレッシュ制御信号ＥＸＲＥＦＢを“Ｌ”レベルに遷移させてリフレッシュ動作を開始させる（ステップＳ９）。なお、この時点でリフレッシュ制御回路３０４内のアドレスカウンタはリフレッシュアドレスR_ADDの値として“Ｒ１”（Ｒ１＝０〜５１１〔１０進数〕）を出力しているものとする。
【０２５７】
この後、時刻ｔ２３２から所定時間が経過して時刻ｔ２３３になると、テスタ装置はリフレッシュ制御信号ＥＸＲＥＦＢを“Ｈ”レベルに戻してリフレッシュ動作を終了させる（ステップＳ１０）。なお、この所定時間としては例えば図７においてリフレッシュ制御信号ＲＥＦＢを“Ｌ”レベルにしている時刻ｔ５４〜ｔ５６と同じ時間にすれば良い。そして時刻ｔ２３４になると、半導体記憶装置の内部ではリフレッシュ制御信号ＥＸＲＥＦＢの立ち上がりを受けて、リフレッシュ制御回路３０４が次のリフレッシュに備えてリフレッシュアドレスR_ADDの値を“Ｒ１＋１”に更新する。
【０２５８】
このように、以上述べた時刻ｔ２３０〜ｔ２３４の間の詳細動作は、例えば図７の時刻ｔ５３〜ｔ５７における動作と基本的には同じである。ただし本実施形態では、第１実施形態のようにアドレス変化検出信号ＡＴＤの立ち下がりなどのタイミングでリフレッシュアドレスR_ADDを更新するのではなく、テストモード信号ＭＯＤＥが“Ｈ”レベルとなっているときにリフレッシュ制御信号ＥＸＲＥＦＢが立ち上がることでリフレッシュアドレスR_ADDを更新している。
【０２５９】
一方、テスタ装置はリフレッシュアドレスR_ADDの更新に対応してリフレッシュ回数Ｒの値を“１”だけ増加（ステップＳ１１）させてから、ワード線の本数分だけリフレッシュを行ったかどうか判定する。この場合はまだ１回しかリフレッシュを実施していない（ステップＳ１２が“ＮＯ”）ので、テスタ装置は処理をステップＳ６に戻して、時間Ｔの値を変えずにこれまでに述べたのと同様の処理を行う。すなわち、時刻ｔ２３５でアドレスAddressを変化させ、それから１０ｎｓが経過した時刻ｔ２３６でリフレッシュ制御信号ＥＸＲＥＦＢを“Ｌ”レベルに遷移させてアドレス“Ｒ１＋１”についてリフレッシュ動作を開始させる。そして、所定時間が経過後にリフレッシュ制御信号ＥＸＲＥＦＢを“Ｈ”レベルに戻したのちに、リフレッシュアドレスR_ADDを次のアドレスに更新する。
【０２６０】
そしてこの後は、５１２本目のワード線（図２７ではリフレッシュアドレスR_ADDが“Ｒ１−１”）のリフレッシュが時刻ｔ２４１で終了する（ステップＳ１２が“ＹＥＳ”）まで同様の動作を繰り返してゆく。ちなみに、図２７では図示の都合からアドレスＲ１の前後のリフレッシュアドレスを単に“Ｒ１−１”，“Ｒ１＋１”と表記してある。しかし正確に言うと、アドレスＲ１の値が“０”であればアドレス“Ｒ１−１”の値は５１１（１０進数）であり、またアドレスＲ１の値が“５１１”（１０進数）であればアドレス“Ｒ１＋１”の値は“０”となる。
【０２６１】
以上のようにしてメモリセルアレイ６全体についてリフレッシュが完了したならば、テスタ装置はアドレス変化に起因したノイズによってリフレッシュ動作に不具合が生じていないかどうかを検証する。そのために、テスタ装置はメモリセルアレイ６から順次データを読み出しながら、先のステップＳ２で書き込んだテストパターンと逐一照合を行う（ステップＳ１３）。その結果、何れか一つでもデータが不一致（ステップＳ１４が“ＮＧ”）であれば、テストを行ったチップは上述した不具合の生じている不良品であるため、これを廃棄処分のチップに分類する（ステップＳ１５）。
【０２６２】
なお、図示の都合から、図２８ではステップＳ１３において全てのメモリセルの照合を行ってからステップＳ１４においてチェック結果を判定するようにも取ることができる。しかしながら、テスト時間の観点からすれば、照合結果が不一致となるメモリセルが一つでも検出されたのであれば、残りのメモリセルについて照合を行うことなくそのチップを廃棄処分（ステップＳ１５）と判定しても問題ないのは当然である。
【０２６３】
一方、ステップＳ１３における照合の結果として全てのデータが一致している（ステップＳ１４が“ＯＫ”）のであれば、時間Ｔが“−１０ｎｓ”については不具合が生じていないことから、テスタ装置は時間Ｔを例えば“１ｎｓ”だけ増やした（ステップＳ１６）のちに、この時間Ｔが所定値に達しているかどうか判定する。本実施形態では“＋１０ｎｓ”までテストを実施することになるため、この所定値は“＋１１ｎｓ”となる。
【０２６４】
そして、この時点では時間Ｔが“−９ｎｓ”である（ステップＳ１７が“ＮＯ”）ため、テスタ装置は処理をステップＳ５に戻してこれまでに述べたのと同様の処理を繰り返すようにする（時刻ｔ２４３〜ｔ２５０）。この場合の動作と上述した動作との相違点は、アドレスAddressを変化させてからリフレッシュ制御信号ＥＸＲＥＦＢを立ち下げるまでが“９ｎｓ”（例えば、最初のワード線に対するテストでは時刻ｔ２４３〜ｔ２４４）になっていることである。
【０２６５】
テスタ装置はこうして時間Ｔを“１ｎｓ”ずつ増やしながら時間Ｔの個々の値についてテストを行ってゆく。そして、アドレスAddressの変化によるノイズの影響でリフレッシュに不具合が生じていればこの不具合がメモリチェック（ステップＳ１３）で検出されることになる。一方、こうした不具合が何ら検出されることなく、“−１０ｎｓ”〜“＋１０ｎｓ”の範囲内にある全ての時間ＴについてステップＳ１４のチェック結果が“ＯＫ”であれば、最終的にステップＳ１７の判定結果が“ＹＥＳ”となり、テスト対象となっている半導体記憶装置がアドレスAddressの変化によるノイズの影響を受けない正常なチップ（良品）であるものと判定することができる。
【０２６６】
なお以上の動作において、時間Ｔの値が“０”である場合、テスタ装置はアドレスAddressを変化させるのと同時にリフレッシュ制御信号ＥＸＲＥＦＢを立ち下げることになる。つまりこの場合テスタ装置は、図２８におけるステップＳ７〜Ｓ８の処理を省略して、ステップＳ６及びステップＳ９の処理を同時に行うことになる。一方、時間Ｔが正の値である場合、テスタ装置はリフレッシュ制御信号ＥＸＲＥＦＢをまず立ち下げ、それから時間Ｔが経過した時点でアドレスAddressを変化させるようにする。つまりこの場合は、図２８におけるステップＳ６の処理とステップＳ９の処理を互いに入れ替えることになる。
【０２６７】
以上のように本実施形態では、リフレッシュ制御信号ＲＥＦＡ’及びＲＥＦＢ’のタイミングを半導体記憶装置外部から制御可能な構成として、リフレッシュの開始タイミングとアドレス変化による通常の読み出し／書き込み動作のタイミングとの間の時間関係を可変させている。このため、これら両者の時間関係として取り得る時間範囲の全体にわたって、アドレス変化によって発生するノイズの影響に起因した不具合が生じないことを出荷前に検証可能となる。
【０２６８】
ちなみに、上述した説明では時間Ｔを“−１０ｎｓ”〜“＋１０ｎｓ”の範囲内において“１ｎｓ”刻みで変化させたが、これは飽くまでも一例に過ぎず、時間Ｔを可変させる時間範囲や刻み幅の時間値は個々の半導体記憶装置に応じて適宜決定すれば良いのはもちろんである。
【０２６９】
また、上述した説明では第１実施形態を前提として本発明を説明したが、第２実施形態〜第６実施形態に適用した場合も全く同様である。すなわち、これら実施形態において、リフレッシュ制御回路３０４（リフレッシュ制御回路２０４），マルチプレクサ５，ロウ制御回路１３（ロウ制御回路３１３，ロウ制御回路３５３）の間の接続関係は第１実施形態と全く同じである。したがって、図１の構成に対して行ったのと全く同様の変形を図１２，図１４，図１７，図２３又は図２４の構成に加えれば良い。
【０２７０】
なお、上述した各実施形態では例えばアドレス変化検出信号ＡＴＤに発生するワンショットパルスの立ち上がりエッジからリフレッシュを行うようにしていたが、ワンショットパルスの論理を反転させてその立ち下がりエッジからリフレッシュを行うようにしても良い。これは、アドレス変化検出信号ＡＴＤ以外の各信号についても全く同様である。
【０２７１】
また、上述した各実施形態ではメモリセルアレイ６等の各メモリセルが１トランジスタ１キャパシタで構成されているものとしたが、メモリセルの構成がこうした形態に限定されるものではない。確かに、チップサイズ等の点からはこうしたメモリセルが最も好ましいが、本発明の半導体記憶装置では１トランジスタ１キャパシタ以外のメモリセルの使用を否定するものではない。すなわち、汎用ＳＲＡＭのメモリセルよりも構成の小さなＤＲＡＭメモリセルであれば、１トランジスタ１キャパシタ構成でなくとも汎用ＳＲＡＭに比べてチップサイズを削減できる効果がある。
【０２７２】
また、上述した各実施形態による半導体記憶装置は、例えば図１に示した回路全体が単一のチップ上に実装されている形態であって良いのはもちろんであるが、回路全体が幾つかの機能ブロックに分割されていて各機能ブロックが別々のチップに実装されているような形態であっても良い。後者の例としては、各種の制御信号やアドレス信号を発生させる制御部分とメモリセル部分とが別々のチップ（コントロールチップとメモリチップ）に搭載された混載ＩＣ（集積回路）が考えられる。つまり、メモリチップの外部に設けたコントロールチップから各種の制御信号をメモリチップへ供給するような構成も本発明の範疇に属する。
【０２７３】
【発明の効果】
以上説明したように、請求項１記載の発明では、スタンバイ状態となったときに、複数種類のモードの中から選択されたモードに従って、セルフリフレッシュに必要となる装置内の各回路を回路毎に動作させあるいはその動作を停止させるようにしている。これによって、リフレッシュを行うにあたって不要な回路を動作させる必要がなくなるため、消費電力を低減することが可能となる。このため、リフレッシュを必要とするメモリセルを用いた汎用ＳＲＡＭ仕様のメモリ，疑似ＳＲＡＭ，汎用ＤＲＡＭなどにおいて、汎用ＳＲＡＭにおけるスタンバイモードに類似した低消費電力モードを実現することができる。また、セルフリフレッシュに必要となる回路毎に各回路を動作させるかどうかを制御できるため、ユーザのニーズやアプリケーションに応じてスタンバイ電流を段階的に削減してゆけるなど、汎用ＳＲＡＭ等には見られない独特のスタンバイモードを実現することができる。
【０２７４】
また、請求項２記載の発明では、独立してリフレッシュ動作が制御される複数のメモリセルエリアでメモリセルアレイを構成したときに、メモリセルエリア及びその周辺回路からなるメモリプレート毎にモードを設定して、各メモリプレートを動作させるかその動作を停止させている。これにより、一時的に保持しておけば良い情報が記憶されるメモリセルエリアに関しては、スタンバイ状態でセルフリフレッシュを行う必要がなくなる。したがって、アプリケーション等が使用するメモリ空間の割り当てに応じてメモリプレートを動作させるかどうかを決めておけば、ユーザのニーズやアプリケーションに特化した形でスタンバイ電流を最小限に抑えることが可能となる。
【０２７５】
また、請求項４記載の発明では、複数のメモリプレート間で共有された電源手段を備えるようにして、メモリプレート毎に設定されたモードに応じて、この電源手段から各メモリプレートに電源供給を行うかどうか個別に制御している。これにより、メモリプレートの数に比例して電源手段の規模が増大することはなくなるため、多数のメモリプレートを設けたときであっても、小規模な回路構成でスタンバイ電流を削減することが可能となる。
【０２７６】
また、請求項５記載の発明では、スタンバイのための入力モード信号を与えてメモリプレート毎にモードを設定可能としている。これにより、ユーザのニーズや使用するアプリケーションが変わっても、こうした変化に柔軟に対応しながらスタンバイ電流を最小限に抑えることが可能となる。
【０２７７】
また、請求項６記載の発明では、モード設定を行うべきメモリプレートをモード設定のために入力したアドレスに基づいて特定している。これにより、ヒューズの切断によってモード設定を行うときなどに比べて、モード設定を簡単に行えるとともに、通常の読み出しや書き込みと同様にしてユーザ側でモードの再設定を簡単に行える。したがって、モード設定のために外部から専用の信号を与える必要がなく、こうした専用の信号のためのピンを設ける必要もない。
【０２７８】
また、請求項７記載の発明では、リフレッシュ制御回路及び電源回路の双方を動作させる第１のモード，リフレッシュ制御回路の動作を停止させて電源回路を動作させる第２のモード，リフレッシュ制御回路及び電源回路の双方の動作を停止させる第３のモードを設けて、これらの中からいずれかのモードを選択できるようにしている。これにより、適用される機器やその使用環境などに応じて、スタンバイ状態におけるデータ保持の要否，アクティブ状態への復帰時間，電流消費量などを外部からきめ細かく制御することができる。すなわち、第１のモードではセルフリフレッシュに必要な回路へ電源が供給されているためメモリセルのデータを保持できるとともに、スタンバイ状態からアクティブ状態へ移行させるまでの時間を３種類のモードの中で最も短くすることができる。また第２のモードでは、リフレッシュ制御手段に供給すべき分だけ第１のモードよりも消費電流を低減させることができるほか、スタンバイ状態からアクティブ状態に移行したときには第１のモードと同様に直ちに半導体記憶装置を使用することができる。さらに第３のモードでは３種類のモードの中では消費電流を最も小さくすることができる。
また、請求項８記載の発明では、所定のアドレスに対してモード毎に予め決められたデータの書き込み要求があったとき、または、活性化信号に所定の変化があったときにモードの設定を行っている。これにより、スタンバイモードを設定するために半導体記憶装置へ専用の信号を与える必要がなく、また、こうした専用の信号のためのピンを半導体記憶装置に設ける必要がない。
【０２７９】
そして、請求項９〜１６記載の発明による制御回路は、メモリセルが形成されたメモリチップの外部から制御信号やアドレス信号を供給して、このメモリチップとともに上述した半導体記憶装置を構成するものである。このため、請求項９〜１０，１２〜１６記載の発明による制御回路を用いることによって、それぞれ、請求項１，２，４〜８記載の発明による半導体記憶装置が奏する上述した効果と同様の効果が得られる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態による半導体記憶装置の構成を示すブロック図である。
【図２】 同実施形態による半導体記憶装置の要部の詳細構成を示した回路図である。
【図３】 同実施形態による半導体記憶装置において、リフレッシュおよびこれに続く読み出しが１メモリサイクルで実施される場合の動作を示したタイミングチャートである。
【図４】 同実施形態による半導体記憶装置において、リフレッシュが途中から行われなくなって、読み出しだけが実施されるようになった場合の動作を示したタイミングチャートである。
【図５】 同実施形態による半導体記憶装置において、リフレッシュおよびこれに続く書き込みが１メモリサイクルで実施される場合の動作を示したタイミングチャートである。
【図６】 同実施形態による半導体記憶装置において、リフレッシュが途中から行われなくなって、書き込みまたは読み出しだけが実施されるようになった場合の動作を示したタイミングチャートである。
【図７】 同実施形態による半導体記憶装置において、リフレッシュタイマによるセルフリフレッシュが行われた場合の動作を示すタイミングチャートである。
【図８】 同実施形態による半導体記憶装置において、リフレッシュタイマによるリフレッシュが行われるとともに引き続いて読み出しが行われたときの動作を示したタイミングチャートである。
【図９】 同実施形態による半導体記憶装置において、１メモリサイクル中で書き込みイネーブル信号が遅れて入力されたときのリフレッシュ，ダミーの読み出しおよび書き込みを示したタイミングチャートである。
【図１０】 同実施形態による半導体記憶装置において、１メモリサイクル中においてリフレッシュタイマによるセルフリフレッシュが開始してから書き込みイネーブル信号が遅れて入力されたときのリフレッシュ，ダミーの読み出し，セルフリフレッシュおよび書き込みを示したタイミングチャートである。
【図１１】 同実施形態による半導体記憶装置において、１メモリサイクル中で書き込みイネーブル信号が遅れて入力され、書き込み中にリフレッシュタイマによるリフレッシュ要求があったときの書き込みとこれに続くセルフリフレッシュを示すタイミングチャートである。
【図１２】 本発明の第２実施形態による半導体記憶装置の構成を示すブロック図である。
【図１３】 同実施形態による半導体記憶装置において、リフレッシュが途中から行われなくなって、読み出しだけが実施されるようになった場合の動作を示したタイミングチャートである。
【図１４】 本発明の第３実施形態による半導体記憶装置の構成を示すブロック図である。
【図１５】 同実施形態による半導体記憶装置の読み出し動作を示すタイミングチャートである。
【図１６】 同実施形態による半導体記憶装置の書き込み動作を示すタイミングチャートである。
【図１７】 本発明の第４実施形態による半導体記憶装置の構成を示すブロック図である。
【図１８】 同実施形態によるスタンバイモード制御回路の詳細構成を示した回路図である。
【図１９】 同実施形態によるリフレッシュ制御回路の詳細構成を示した回路図である。
【図２０】 同実施形態によるブースト電源の詳細な構成を示した回路図である。
【図２１】 同実施形態による基板電圧発生回路の詳細な構成を示した回路図である。
【図２２】 同実施形態によるリファレンス電圧発生回路の詳細な構成を示した回路図である。
【図２３】 本発明の第５実施形態による半導体記憶装置の要部の構成を示すブロック図である。
【図２４】 本発明の第６実施形態による半導体記憶装置の要部の構成を示すブロック図である。
【図２５】 ＤＲＡＭメモリセルのセンス動作において、ビット線対ＢＬ，／ＢＬの電位が時間経過に伴って遷移してゆく様子を示したタイミングチャートである。
【図２６】 本発明の第７実施形態による半導体記憶装置の構成を示すブロック図である。
【図２７】 同実施形態において、テスタ装置から半導体記憶装置に供給される信号のタイミングをリフレッシュアドレスR_ADDとともに示したタイミングチャートである。
【図２８】 同実施形態において、テスタ装置内で実施される半導体記憶装置のテスト手順を示したフローチャートである。
【符号の説明】
１，１４１，１５１ アドレスバッファ
２，１４２ ラッチ
３，１４３，１６３ ＡＴＤ回路
４，１６４，２０４，３０４ リフレッシュ制御回路
５，１６５，２６１ マルチプレクサ
６ メモリセルアレイ
６_１ 〜６_ｎ メモリセルエリア
７，７_１ 〜７_ｎ ロウデコーダ
８，８_１ 〜８_ｎ ，１４８ カラムデコーダ
９，９_１ 〜９_ｎ ，１４９ センスアンプ・リセット回路
１０ Ｉ／Ｏバッファ
１１ Ｒ／Ｗ制御回路
１２ ラッチ制御回路
１３，１７３，３１３，３５３ ロウ制御回路
１４ カラム制御回路
１５，１５_１ ，１５_２ ，２１５ ブースト電源
１６，１６_１ ，１６_２ ，２１６ 基板電圧発生回路
１７，１７_１ ，１７_２ ，２１７ リファレンス電圧発生回路
１５２ バスデコーダ
１５３ バスセレクタ
２０１ スタンバイモード制御回路
２６２ ノアゲート
２６３ インバータ
３０１，３５１ PowerDown 制御回路
３５０ 電源回路
３５２_１ 〜３５２_ｎ スイッチ素子
３５４ プログラム回路

Claims (14)

1. リフレッシュを必要とする複数のメモリセルを備えた半導体記憶装置において、
   前記リフレッシュに必要となる装置内の各回路をスタンバイ状態において動作させるかどうかが回路毎に規定された複数種類のモードの中から選択したモードに従って、前記スタンバイ状態となったときに、前記リフレッシュに必要となる装置内の各回路を動作させ，あるいは，それらの動作を停止させる動作制御手段を具備し、
   前記リフレッシュに必要となる装置内の各回路が、
   前記リフレッシュの制御を行うリフレッシュ制御手段と、
   前記リフレッシュ制御手段および自身の電源手段を除いた所定の回路へ電源供給を行う電源手段とを有し、
   前記動作制御手段は、前記スタンバイ状態となったときに、前記リフレッシュ制御手段及び前記電源手段の双方を動作させる第１のモード，前記リフレッシュ制御手段の動作を停止させるとともに前記電源手段を動作させる第２のモード，前記リフレッシュ制御手段及び前記電源手段の双方の動作を停止させる第３のモードの中から選択されたモードに応じて、前記リフレッシュ制御手段及び前記電源手段を動作させ，あるいは，その動作を停止させることを特徴とする半導体記憶装置。
2. 前記複数のメモリセルで構成されるメモリセルアレイは、前記スタンバイ状態となったときに前記リフレッシュを行うかどうかが独立に制御される複数のメモリセルエリアに分割されており、前記動作制御手段は、前記メモリセルエリア及び該メモリセルエリアのリフレッシュに必要となる周辺回路からなるメモリプレート毎にそれぞれ設定された前記モードに応じて、前記メモリプレートの各々を動作させ，あるいは，その動作を停止させることを特徴とする請求項１記載の半導体記憶装置。
3. 前記メモリプレートの各々は、該メモリプレートを構成する前記メモリセルエリアおよび前記周辺回路に電源供給を行う電源手段をさらに備え、前記動作制御手段は、前記メモリプレート毎に設定された前記モードに応じて、前記メモリプレート毎に設けられた前記電源手段を動作させ，あるいは，その動作を停止させることを特徴とする請求項２記載の半導体記憶装置。
4. 複数の前記メモリプレートに対して電源供給を行うために前記複数のメモリプレート間で共有された電源手段を備え、前記動作制御手段は、前記メモリプレート毎に設定された前記モードに応じて、前記電源手段から前記メモリプレートの各々に電源を供給するかどうかを前記メモリプレート毎に制御する複数のスイッチ手段を具備することを特徴とする請求項２記載の半導体記憶装置。
5. 入力モード信号に応答して、前記モードを前記メモリプレート毎に設定するためのプログラム手段を具備することを特徴とする請求項２〜４の何れかの項に記載の半導体記憶装置。
6. 前記プログラム手段は、入力されたアドレスをもとに該アドレスに対応したメモリセルエリアを備えたメモリプレートを特定し、前記入力モード信号により指定されたモードを該特定されたメモリプレートに対するモードとして設定することを特徴とする請求項５記載の半導体記憶装置。
7. 前記動作制御手段は、所定のアドレスに対してモード毎に予め決められたデータの書き込み要求があったことに応答してモードの設定を行うことを特徴とする請求項１〜６のいずれかの項に記載の半導体記憶装置。
8. メモリセルのリフレッシュに必要となる各回路の動作を制御する制御回路であって、
   前記各回路をスタンバイ状態において動作させるかどうかが回路毎に規定された複数種類のモードの中から選択したモードに従って、前記スタンバイ状態となったときに、前記リフレッシュに必要となる各回路を動作させ，あるいは，それらの動作を停止させるものであり、
   前記スタンバイ状態となったときに、前記リフレッシュの制御を行うリフレッシュ制御 手段と、前記リフレッシュ制御手段および自身の電源手段を除いた所定の回路へ電源供給を行う電源手段との双方を動作させる第１のモード，前記リフレッシュ制御手段の動作を停止させるとともに前記電源手段を動作させる第２のモード，前記リフレッシュ制御手段及び前記電源手段の双方の動作を停止させる第３のモードの中から選択したモードに応じて、前記リフレッシュ制御手段及び前記電源手段を動作させ，あるいは，その動作を停止させることを特徴とする制御回路。
9. 前記スタンバイ状態となったときに前記リフレッシュを行うかどうかが独立に制御されるメモリセルエリアと該メモリセルエリアのリフレッシュに必要となる周辺回路とからなるメモリプレート毎に設定された前記モードに応じて、前記メモリプレートの各々を動作させ，あるいは，その動作を停止させることを特徴とする請求項８記載の制御回路。
10. 前記メモリプレート毎に設定された前記モードに応じて、前記メモリセルエリアおよび前記周辺回路に電源供給を行うために前記メモリプレート毎に設けられた電源手段を動作させ，あるいは，その動作を停止させることを特徴とする請求項９記載の制御回路。
11. 前記メモリプレート毎に設定された前記モードに応じて、複数の前記メモリプレートに対して電源供給を行うために前記複数のメモリプレート間で共有された電源手段から前記メモリプレートの各々に電源を供給するかどうかを制御する複数のスイッチ手段を具備することを特徴とする請求項９記載の制御回路。
12. 入力モード信号に応答して、前記モードを前記メモリプレート毎に設定するためのプログラム手段を具備することを特徴とする請求項９〜１１の何れかの項に記載の制御回路。
13. 前記プログラム手段は、入力されたアドレスをもとに該アドレスに対応したメモリセルエリアを備えたメモリプレートを特定し、前記入力モード信号により指定されたモードを該特定されたメモリプレートに対するモードとして設定することを特徴とする請求項１２記載の制御回路。
14. 所定のアドレスに対してモード毎に予め決められたデータの書き込み要求があったことに応答してモードの設定を行うことを特徴とする請求項８〜１３のいずれかの項に記載の制御回路。

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