JP2004220697A - 半導体メモリ装置のリフレッシュ制御 - Google Patents
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Abstract
【課題】アドレスのスキューに対してスキューフリーとする。
【解決手段】外部アクセスタイミング信号は外部アドレスの変化に応じてアクティブ状態に変化する。アドレスラッチ信号は外部アクセスタイミング信号が非アクティブ状態へ変化するタイミングに従ってアクティブ状態に変化する。リフレッシュアービタ信号は、アドレスラッチ信号がアクティブ状態である期間中に外部アドレスの変化が発生して外部アクセスタイミング信号がアクティブ状態に変化する場合にはアクティブ状態に変化しない。リフレッシュ実行タイミング信号は、リフレッシュタイミング信号が発生した後にリフレッシュアービタ信号がアクティブ状態に変化すると、これに応じてアクティブ状態に変化する。アドレスラッチ信号のアクティブ期間は所望される活性化時間にほぼ等しく設定される。外部アクセスタイミング信号のアクティブ期間は所望されるプリチャージ時間にほぼ等しく設定される。
【選択図】 図7
【解決手段】外部アクセスタイミング信号は外部アドレスの変化に応じてアクティブ状態に変化する。アドレスラッチ信号は外部アクセスタイミング信号が非アクティブ状態へ変化するタイミングに従ってアクティブ状態に変化する。リフレッシュアービタ信号は、アドレスラッチ信号がアクティブ状態である期間中に外部アドレスの変化が発生して外部アクセスタイミング信号がアクティブ状態に変化する場合にはアクティブ状態に変化しない。リフレッシュ実行タイミング信号は、リフレッシュタイミング信号が発生した後にリフレッシュアービタ信号がアクティブ状態に変化すると、これに応じてアクティブ状態に変化する。アドレスラッチ信号のアクティブ期間は所望される活性化時間にほぼ等しく設定される。外部アクセスタイミング信号のアクティブ期間は所望されるプリチャージ時間にほぼ等しく設定される。
【選択図】 図7
Description
【0001】
【発明の属する技術分野】
この発明は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置において、外部装置から供給されるアドレスのスキューに対してスキューフリーとする技術に関する。
【0002】
【従来の技術】
半導体メモリ装置としては、一般的にDRAMやSRAMが用いられている。良く知られているように、DRAMはSRAMに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、SRAMはリフレッシュ動作は不要で使い易いが、DRAMに比べて高価であり、また容量が小さい。
【0003】
DRAMとSRAMの利点を両方備えるように開発された半導体メモリ装置として、仮想SRAM(VSRAM,Virtually Static RAM)が知られている。仮想SRAM(「擬似SRAM(PSRAM,Pseudo Static RAM )」とも呼ばれる)は、DRAMと同じダイナミック型のメモリセルを含むメモリセルアレイを備えているとともに、リフレッシュコントローラ(リフレッシュ制御部)を内蔵しており、リフレッシュ動作を内部で実行している。
【0004】
なお、このような仮想SRAMの例として、特許文献1が挙げられる。
【0005】
【特許文献1】
特開2002−74945号公報
【0006】
【発明が解決しようとする課題】
ところで、仮想SRAMにおいてアクセスが実行されるサイクルでは、サイクルごとに、アドレスによって選択されるワード線が活性化および非活性化されている。ワード線が活性化される時間(以下、「活性化時間」と呼ぶ)としては一定の時間が必要である。従って、1つのアドレスにより実行されるアクセスのサイクル時間が短いと、ワード線の活性化が不十分な状態で非活性化されることになり、不十分に活性化されたワード線によって選択され得るメモリセルのデータが消去されたり、違うデータに書き換えられたりする場合がある。なお、メモリセルのデータが消去されたり、違うデータに書き換えられたりすることを、以下では「データ破壊」と呼ぶ。また、活性化されていたワード線の非活性化が開始されてから、いずれかのワード線の活性化が開始されるまでの時間(以下、「プリチャージ時間」と呼ぶ)も一定の時間を必要とし、このプリチャージ時間が不十分である場合にも同様にデータ破壊が発生する場合がある。
【0007】
ワード線の活性化時間の不足やプリチャージ時間の不足は、外部装置から供給されるアドレスにスキューが発生する場合に起こり得る。そこで、アドレスにスキューが発生してもデータ破壊が発生しないこと、すなわち、スキューフリーであることが望まれている。
【0008】
この発明は、上述した従来の課題を解決するためになされたものであり、仮想SRAMのようなダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置において、外部装置から供給されるアドレスのスキューに対してスキューフリーとする技術を提供することを目的とする。
【0009】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置であって、
外部装置からのアクセス動作の基準となる外部アクセスタイミング信号として、前記外部装置から供給される外部アドレスの変化に応じてアクティブ状態に変化する信号を出力する外部アクセスタイミング信号発生部と、
前記外部アドレスのラッチタイミングを示すアドレスラッチ信号として、前記外部アクセスタイミング信号が非アクティブ状態へ変化するタイミングに従ってアクティブ状態に変化する信号を出力するアドレスラッチ信号発生部と、
前記メモリセルアレイへのリフレッシュ動作の実行タイミングの基準となるリフレッシュタイミング信号を発生するとともに、前記外部アクセスタイミング信号がアクティブ状態に変化するタイミングに従ってアクティブ状態に変化する信号であって、前記アドレスラッチ信号がアクティブ状態である期間中に前記外部アドレスの変化が発生して前記外部アクセスタイミング信号がアクティブ状態に変化する場合にはアクティブ状態に変化しないリフレッシュアービタ信号を発生し、前記リフレッシュタイミング信号が発生した後に前記リフレッシュアービタ信号がアクティブ状態に変化すると、これに応じてアクティブ状態に変化するリフレッシュ実行タイミング信号を出力するリフレッシュ制御部と、
前記アドレスラッチ信号がアクティブ状態に変化するタイミングに少なくとも従ってアクティブ状態に変化した後、次に、前記外部アクセスタイミング信号がアクティブ状態に変化するタイミングに従って非アクティブ状態に変化する信号を、前記メモリセルアレイへのアクセス動作の実行タイミングを示す外部アクセス実行タイミング信号として出力する外部アクセス制御部と、を備え、
前記アドレスラッチ信号のアクティブ期間は、前記外部装置から供給される外部アドレスに対応するメモリセルをアクセスするために、前記メモリセルアレイ内に含まれる複数のワード線の中から選択された1本のワード線が活性化される時間として所望される活性化時間にほぼ等しく設定され、
前記外部アクセスタイミング信号のアクティブ期間は、前記複数のワード線の中から選択されていた1本の前記ワード線の非活性化を開始した後、いずれか1本の前記ワード線の活性化を開始するまでの時間として所望されるプリチャージ時間にほぼ等しく設定されることを特徴とする。
【0010】
上記発明のメモリ装置では、外部アクセス実行タイミング信号は、外部アクセスタイミング信号がアクティブ状態に変化するタイミングに従って非アクティブ状態となり、外部アクセスタイミング信号が非アクティブ状態に変化してアドレスラッチ信号がアクティブ状態に変化するタイミングに従ってアクティブ状態に変化する。そして、外部アクセスタイミング信号がアクティブ状態である期間(アクティブ期間)は、所望されるプリチャージ時間にほぼ等しく設定されている。従って、外部アドレスの変化に応じて外部アクセスタイミング信号がアクティブ状態となっている間に外部アドレスの変化が発生しても、スキューフリーとすることができる。
【0011】
また、外部アドレスは、アドレスラッチ信号がアクティブ状態である期間(アクティブ期間)の間ラッチされる。そして、アドレスラッチ信号のアクティブ期間は、所望される活性化時間にほぼ等しく設定されている。従って、アドレスラッチ信号がアクティブ状態となっている間に外部アドレスの変化が発生しても、スキューフリーとすることができる。
【0012】
さらに、アドレスラッチ信号のアクティブ期間に外部アドレスの変化が発生して外部アクセスタイミング信号がアクティブ状態に変化する場合には、リフレッシュアービタ信号が発生しないので、リフレッシュタイミング信号が発生していたとしても、リフレッシュ実行タイミング信号はアクティブ状態に変化しないためリフレッシュ動作は実行されず、外部アクセス実行タイミング信号がアクティブ状態に変化して外部アクセスが実行される。従って、アドレスラッチ信号のアクティブ期間に外部アドレスの変化が発生した場合において、リフレッシュ動作が実行されることによって外部アクセスの開始が遅延されることを防止することができる。
【0013】
また、アドレスラッチ信号のアクティブ期間は、所望される活性化時間にほぼ等しく設定される。外部アクセスタイミング信号のアクティブ期間は、所望されるプリチャージ時間にほぼ等しく設定される。以上のようにアドレスラッチ信号のアクティブ期間および外部アクセスタイミング信号のアクティブ期間を設定することにより、アドレスラッチ信号のアクティブ期間に外部アドレスの変化が発生してから外部アクセス実行タイミング信号がアクティブ状態に変化するまでの時間を最小化することができる。
【0014】
ここで、前記リフレッシュ制御部は、
前記リフレッシュタイミング信号を出力するリフレッシュタイマと、
前記リフレッシュアービタ信号を出力するリフレッシュアービタ部を含み、前記リフレッシュタイミング信号がアクティブ状態に変化した後に前記リフレッシュアービタ信号がアクティブ状態に変化するタイミングに従ってアクティブ状態に変化するリフレッシュ要求信号を出力するリフレッシュ要求信号発生部と、
前記リフレッシュ要求信号がアクティブ状態へ変化するタイミングに従ってアクティブ状態に変化する前記リフレッシュ実行信号を出力するリフレッシュ実行タイミング信号発生部と、を備えることが好ましい。
【0015】
こうすれば、容易に上記発明のリフレッシュ制御部を実現することが可能となる。
【0016】
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、半導体メモリ装置の制御方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。
【0017】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
A.半導体メモリ装置の端子構成と動作状態の概要:
B.半導体メモリ装置内部の構成:
C.外部アクセスコントローラおよびリフレッシュコントローラの具体的な動作:
C1.通常動作(アドレススキュー無し):
C2.アドレススキュー1:
C3.アドレススキュー2:
C4.アドレススキュー3:
D.電子機器への適用例:
【0018】
A.半導体メモリ装置の端子構成と動作状態の概要:
図1は、本発明の半導体メモリ装置の一実施例としてのメモリチップ10の端子構成を示す説明図である。メモリチップ10は、以下のような端子を有している。
【0019】
A0〜A19:アドレス入力端子(20本),
#CS:チップセレクト入力端子,
#WE:ライトイネーブル入力端子,
#OE:アウトプットイネーブル入力端子(出力許可信号入力端子),
IO0〜IO15:入出力データ端子(16本)。
【0020】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名(信号名)の先頭に「#」が付されているものは、負論理であることを意味している。アドレス入力端子A0〜A19と入出力データ端子IO0〜IO15はそれぞれ複数本設けられているが、図1では簡略化されて描かれている。また、電源端子等の以下の説明で特に必要としない他の端子は省略されている。
【0021】
このメモリチップ10は、通常の非同期型SRAMと同じ手順でアクセスすることが可能な仮想SRAM(VSRAM)として構成されている。ただし、SRAMと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ10の内部には、後述するリフレッシュコントローラ100が内蔵されている。このリフレッシュコントローラ100が本発明のリフレッシュ制御部に相当する。本明細書では、外部装置(制御装置)からのデータの読み出しや書き込みの動作を「外部アクセス」あるいは単に「アクセス」と呼び、内蔵されたリフレッシュコントローラによるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ場合もある。また、リフレッシュを「RF」と略す場合もある。
【0022】
メモリチップ10の内部には、入力されたアドレス(以下、「外部アドレス」と呼ぶ場合もある)A0〜A19中のいずれか1ビット以上の変化に応じて、外部アクセスの基準となるパルス信号を出力する外部アクセスタイミング信号発生回路70が設けられている。そして、メモリチップ10内の回路は、外部アクセスタイミング信号発生回路70(以下、ATD信号発生回路)と呼ぶ)から出力される外部アクセスタイミング信号(以下、「ATD信号」と呼ぶ場合もある)に基づいて動作する。
【0023】
図1に示すチップセレクト信号#CSは、メモリチップ10の動作状態を制御するための信号である。図2は、チップセレクト信号#CSの信号レベルに応じたメモリチップ10の動作状態の区分を示す説明図である。なお、本明細書において、「Hレベル」は2値信号の2つのレベルのうちの「1」レベルを意味し、「Lレベル」は「0」レベルを意味している。
【0024】
チップセレクト信号#CSがLレベル(アクティブ)のときは、内部の動作状態がオペレーションモードとなり、リード/ライト・オペレーションサイクル(以下、単に「オペレーションサイクル」または「リード/ライトサイクル」とも呼ぶ)が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。
【0025】
チップセレクト信号#CSがHレベルのときには、内部の動作状態がスタンバイモードとなり、スタンバイサイクルが行われる。スタンバイサイクルでは、外部アクセスの実行が禁止されるため、メモリセルアレイ内に含まれるすべてのワード線が非活性状態とされる。但し、内部リフレッシュが行われるときには、後述するようにリフレッシュコントローラ100で発生するリフレッシュアドレスで指定されたワード線が選択されて活性化される。
【0026】
なお、リフレッシュ動作は、オペレーションサイクルでは第1のリフレッシュモードに従って実行され、スタンバイサイクルでは第2のリフレッシュモードに従って実行される。第1のリフレッシュモードでは、リフレッシュコントローラ100でリフレッシュタイミング信号が発生した後に、ATD信号に同期してリフレッシュが開始される。一方、第2のリフレッシュモードでは、リフレッシュタイミング信号が発生すると直ちにリフレッシュが開始される。第2のリフレッシュモードでのリフレッシュはATD信号と非同期に行われるので、アドレスA0〜A19の入力は不要である。このように、このメモリチップ10は、2つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュを実行する。
【0027】
なお、本明細書において、「ある信号がATD信号に同期する」という文言は、その信号がATD信号のエッジと同じ時刻に発生することを必ずしも意味している訳ではなく、ATD信号のエッジと一定の時間的な関係を保って発生することを意味している。
【0028】
図1に示すアドレスA0〜A19は、20ビットであり、1メガワードのアドレスを指定する。また、入出力データIO0〜IO15は、1ワード分の16ビットのデータである。すなわち、アドレスA0〜A19の1つの値は16ビット(1ワード)に対応しており、一度に16ビットの入出力データIO0〜IO15を入出力することができる。
【0029】
オペレーションサイクルにおいては、ライトイネーブル信号#WEがLレベルになるとライトサイクルが実行され、Hレベルになるとリードサイクルが実行される。また、アウトプットイネーブル信号#OEがLレベルになると、入出力データ端子IO0〜IO15からの出力が可能になる。
【0030】
図3は、メモリチップ10の動作の概要を示すタイミングチャートである。図3(a)〜図3(d)は、外部装置からメモリチップ10に供給される信号を示し、図3(e)〜図3(h)は内部で発生する信号を示している。図2に示した2つの動作状態(オペレーションモード、スタンバイモード)のいずれであるかは、図3(a)に示すチップセレクト信号#CSの変化に応じて、随時判断される。
【0031】
図3の最初の3つのサイクルでは、チップセレクト信号#CSがLレベルであるので、動作状態がオペレーションモードとなり、オペレーションサイクルが実行されている。オペレーションサイクルでは、図3(h)に示すように、ATD信号に同期して発生する外部アクセス実行タイミング信号#EXに従って読み出し(リードサイクル)または書き込み(ライトサイクル)が実行される。また、オペレーションサイクルでは、図3(c)に示すライトイネーブル信号#WEのレベルに応じてリードサイクルとライトサイクルのいずれかが実行される。また、図3(d)に示すアウトプットイネーブル信号#OEのレベルに応じて、具体的には、Lレベルになると入出力データ端子IO0〜IO15からの出力が可能になる。図3は、第1と第3番目のサイクルでリードサイクルが、第2番目のサイクルでライトサイクルが実行されている状態を示している。
【0032】
ただし、図3(f)に示すように、2番目のサイクルでは、後述するリフレッシュコントローラ100に含まれるリフレッシュタイマがリフレッシュタイミング信号RFTMとして一定期間Hレベル(アクティブ状態)となるパルス信号を発生しているので、図3(g)に示すように、3番目のサイクルにおいて、ATD信号に同期して発生するリフレッシュ実行タイミング信号#RFに従ってリフレッシュが開始される。そして、外部アクセス実行タイミング信号#EXは、リフレッシュ実行タイミング信号#RFが非アクティブとなった後にATD信号に同期して発生し、これに従って外部アクセスが実行される。
【0033】
なお、ATD信号の最短周期Tac(すなわち、アドレスA0〜A19の変化の最短周期)は、このメモリチップ10のオペレーションサイクルタイム(「オペレーションサイクル周期」とも呼ばれる)に相当する。オペレーションサイクルタイムTacは、例えばランダムアクセスにおいては約50nsから約100nsの範囲の値に設定される。
【0034】
図3の4番目以降のサイクルでは、チップセレクト信号#CSがHレベルに立ち上がっているので、動作状態がスタンバイモードとなり、スタンバイサイクルが実行されている状態を示している。なお、スタンバイサイクルでは、リフレッシュタイミング信号RFTMが発生すると直ちにリフレッシュ実行タイミング信号#RFが発生し、リフレッシュ実行タイミング信号#RFに従ってリフレッシュが開始される。リフレッシュタイミング信号RFTMの発生周期Trcは、リフレッシュサイクルタイム(「リフレッシュサイクル周期」とも呼ばれる)に相当する。リフレッシュサイクルタイムTrcは、本例では、約32μsに設定されている。なお、図3(b)に示すようにアドレスA0〜A19が変化しない場合には、図3(e)に示すようにATD信号は生成されない。
【0035】
B.半導体メモリ装置内部の構成:
図4は、メモリチップ10の内部構成を示すブロック図である。このメモリチップ10は、入出力バッファ20と、メモリセルアレイ30と、アドレスバッファ40とを備えている。アドレスバッファ40とメモリセルアレイ30との間には、行デコーダ50および列デコーダ60が設けられている。また、メモリチップ10には、さらに、ATD信号発生回路70と、アドレスラッチ信号発生回路80と、外部アクセスコントローラ90と、リフレッシュコントローラ100とが設けられている。
【0036】
メモリセルアレイ30の構成は、典型的なDRAMのメモリセルアレイと同じである。すなわち、メモリセルアレイ30は、1トランジスタ1キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対(データ線対とも呼ばれる)とが接続されている。なお、本例では、行方向に4096列、列方向に256×16列(4096列)、すなわち、1メガワード(16メガビット)のメモリセルがマトリクス状に配列されている。
【0037】
アドレスバッファ40は、外部装置から与えられた複数のアドレスを他の内部回路に供給する回路である。本例では、20ビットのアドレス(外部アドレス)A0〜A19が与えられている。アドレスバッファ回路40は、20ビットの外部アドレスA0〜A19に対応する20個のアドレスラッチ&アドレス遷移検出回路42を備えている。20個のアドレスラッチ&アドレス遷移検出回路42は、それぞれに入力された外部アドレスA0〜A19をアドレスラッチ信号発生回路80から供給されるアドレスラッチ信号ADLTに従ってラッチし、下位8ビットのラッチアドレスADD0〜ADD7を列アドレスとして列デコーダ60に供給し、上位12ビットのラッチアドレスADD8〜ADD19を行アドレスとして行デコーダ50に供給している。
【0038】
行デコーダ50は、アドレスバッファ40から供給される12ビットの行アドレスADD8〜ADD19、または、リフレッシュコントローラ100から供給される12ビットのリフレッシュアドレスRAD8〜RAD19に従ってメモリセルアレイ30内の4096本のワード線のうちの1本を選択して活性化する。なお、行アドレスADD8〜ADD19とリフレッシュアドレスRAD8〜RAD19のいずれかの選択は、リフレッシュコントローラ100から供給されるリフレッシュ実行タイミング信号#RFおよび外部アクセスコントローラ90から供給される外部アクセス実行タイミング信号#EXに従って行われる。
【0039】
列デコーダ60は、供給される列アドレスに従ってメモリセルアレイ30内の複数組のビット線対の中の1ワード(16ビット)分のビット線対を同時に選択する。なお、列デコーダ60によるビット線対の選択も、外部アクセス実行信号#EXに従って行われる。
【0040】
従って、12ビットの行アドレスADD8〜ADD19と8ビットの列アドレスADD0〜ADD7とによって、1メガワード(16メガビット)のメモリセルを有するメモリセルアレイ30の中から1ワード(16ビット)分のメモリセルが選択される。
【0041】
選択されたメモリセルに対応する1ワード分のデータは、入出力バッファ20を介して読み出され、あるいは書き込まれる。すなわち、外部装置は、メモリチップ10に1つのアドレスA0〜A19を入力することにより、メモリセルアレイ30内の1ワード分のメモリセルに同時にアクセスすることが可能である。なお、入出力バッファ20には、図示しない読み出し回路や書き込み回路が含まれており、入出力バッファ20とメモリセルアレイ30との間のデータのやり取りを可能とする。また、メモリセルアレイ30または入出力バッファ20内には、図示しないプリチャージ回路やセンスアンプ、プリアンプなども設けられている。
【0042】
また、アドレスバッファ40の20個のアドレスラッチ&アドレス遷移検出回路42は、それぞれに入力された外部アドレスA0〜A19と、それぞれに対応するラッチアドレスADD0〜ADD19とに基づいてアドレスの変化を検出し、アドレス遷移検出信号ATD0〜ATD19としてATD信号発生回路70に供給する。なお、アドレスラッチ&アドレス遷移検出回路42は、Dラッチおよび排他的論理和ゲート等の種々の論理回路を用いることに容易に構成可能である。
【0043】
ATD信号発生回路70は、20ビットのアドレス遷移検出信号ATD0〜ATD19およびアドレスラッチ信号ADLTに基づいて、一定のパルス幅を有する外部アクセスタイミング信号ATD(ATD信号)を出力する。
【0044】
アドレスラッチ信号発生回路80は、外部アクセスタイミング信号ATDに従って、一定のパルス幅を有するアドレスラッチ信号ADLTと、アドレスラッチ信号ADLTを一定期間遅延した遅延信号であるリフレッシュマスク信号ADLTDとを出力する。アドレスラッチ信号ADLTは、アドレスバッファ40、ATD信号発生回路70、および外部アクセスコントローラ90に供給される。リフレッシュマスク信号ADLTは、リフレッシュコントローラ100に供給される。
【0045】
外部アクセスコントローラ90は、R/W信号発生回路92と、外部アクセス実行タイミング信号発生回路94とを備えている。R/W信号発生回路92は、ライトイネーブル信号#WEおよびアウトプットイネーブル信号#OEに基づいて、入出力バッファ20におけるデータの入出力を制御するための信号を出力し、メモリセルアレイ30へのデータの書き込みあるいは読み出しを制御する。この外部アクセスコントローラ90が本発明の外部アクセス制御部に相当する。
【0046】
外部アクセス実行タイミング信号発生回路94は、外部アクセスタイミング信号ATD、アドレスラッチ信号ADLT、および、リフレッシュ実行タイミング信号#RFに基づいて外部アクセス実行タイミング信号#EXを出力し、行デコーダ50および列デコーダ60の動作を制御する。
【0047】
リフレッシュコントローラ100は、リフレッシュタイマ110と、リフレッシュアービタ回路112aを含むリフレッシュ要求信号発生回路112と、リフレッシュアドレス発生回路114と、リフレッシュ実行タイミング信号発生回路116とを備えている。
【0048】
リフレッシュコントローラ100は、リフレッシュタイマ110から供給されるリフレッシュタイミング信号RFTM、ATD信号発生回路70から供給される外部アクセスタイミング信号ATD(ATD信号)、アドレスラッチ信号発生回路80から供給されるリフレッシュマスク信号ADLTD、およびチップセレクト信号#CSに基づいてリフレッシュ実行タイミング信号#RFを出力し、メモリセルアレイ30の内部リフレッシュを制御する。
【0049】
リフレッシュタイマ110は、リフレッシュタイミング信号RFTMとして、一定のリフレッシュサイクル毎に一定期間アクティブ状態となるパルス信号を出力する。リフレッシュタイマ110は、例えばリングオシレータによって構成される。リフレッシュサイクルタイムTrcは、上述したように約32μsに設定されている。
【0050】
リフレッシュ要求信号発生回路112は、リフレッシュタイマ110から供給されるリフレッシュタイミング信号RFTMと、リフレッシュアービタ回路112aから出力されるリフレッシュアービタ信号ARBとに基づいて、リフレッシュ要求信号RFREQを出力する。このリフレッシュ要求信号RFREQは、リフレッシュアドレス発生回路114およびリフレッシュ実行タイミング信号発生回路116に供給される。
【0051】
リフレッシュ実行タイミング信号発生回路116は、リフレッシュ要求信号RFREQに従ってリフレッシュ実行タイミング信号#RFを出力する。
【0052】
リフレッシュアドレス発生回路114は、リフレッシュ要求信号RFREQに従って12ビットのリフレッシュアドレスRA8〜RA19を出力する。リフレッシュアドレス発生回路114は、例えば12ビットのカウンタにより構成される。
【0053】
なお、上記各回路は、それぞれの機能を実現する一般的な種々の論理回路により容易に構成可能であり、ここではその説明を省略する。
【0054】
C.外部アクセスコントローラおよびリフレッシュコントローラの具体的な動作:
以下では、オペレーションモードにおける外部リフレッシュコントローラ90およびリフレッシュコントローラ100の具体的な動作を、(1)アドレススキューが発生していない場合(通常動作)、(2)外部アクセスタイミング信号ATDがアクティブ状態の期間中にアドレススキューが発生した場合(アドレススキュー1)、(3)アドレスラッチ信号ADLTがアクティブ状態の期間中にアドレススキューが発生した場合(アドレススキュー2)、(4)アドレスラッチ信号ADLTが非アクティブ状態に変化した後にアドレススキューが発生した場合(アドレススキュー3)に分けて説明する。
【0055】
なお、図3のタイミングチャートで示したように、チップセレクト信号#CSがHレベル(非アクティブ状態)となるスタンバイモードにおいては、リフレッシュタイミング信号RFTMがHレベル(アクティブ状態)になると、これに応じてリフレッシュ実行タイミング信号#RFが一定期間Lレベル(アクティブ状態)となり、リフレッシュが実行される。
【0056】
C1.通常動作(アドレススキューなし):
図5は、アドレススキューが発生していない場合における各信号のタイミングチャートである。以下では、この場合における動作を「通常動作」と呼ぶ。
【0057】
なお、オペレーションモードでは、チップセレクト信号#CS(図5(a))は、Lレベル(アクティブ状態)となる。また、図5の時刻t1からt2までのサイクルは、図示しない前のサイクルでリフレッシュタイミング信号RFTM(図5(i))がHレベル(アクティブ状態)に変化せず、リフレッシュ動作が実行されない場合を示している。そして、時刻t2から時刻t3までのサイクルは、時刻t1からt2までのサイクルにおいて、リフレッシュタイミング信号RFTMがHレベルに変化し、これに応じてリフレッシュが実行される場合を示している。
【0058】
外部アドレスA0〜A19(図5(b))が変化すると、外部アクセスタイミング信号ATD(図5(c))は、これに応じてHレベル(アクティブ状態)に変化し、自動的に一定の期間Tatdの間Hレベルを維持した後Lレベル(非アクティブ状態)に戻る。すなわち、外部アクセスタイミング信号ATDは、一定のパルス幅Tatdを有するパルス信号である。
【0059】
外部アクセスタイミング信号ATDがHレベルに変化すると、これに従って外部アクセス実行タイミング信号#EX(図5(g))がLレベル(アクティブ状態)からHレベル(非アクティブ状態)に変化し、時刻t1よりも前のサイクルで実行されていた外部アクセスが終了する。
【0060】
リフレッシュアービタ信号ARB(図5(h))は、外部アクセスタイミング信号ATDがHレベルに変化すると、これに応じてHレベル(アクティブ状態)に変化するパルス信号である。ただし、後述するように、リフレッシュマスク信号ADLTDがHレベル(アクティブ状態)の場合には、外部アクセスタイミング信号ATDがHレベルに変化しても、リフレッシュアービタ信号ARBはHレベルには変化せず、Lレベル(非アクティブ状態)のままとなる。このリフレッシュマスク信号ADLTDは、アドレススキューが発生しない場合は、特に必要とされない信号である。
【0061】
外部アクセスタイミング信号ATDがLレベルに変化すると、アドレスラッチ信号ADLT(図5(d))は、これに従ってHレベル(アクティブ状態)に変化し、自動的に一定の期間Tadltの間Hレベルを維持した後Lレベル(非アクティブ状態)に戻る。すなわち、アドレスラッチ信号ADLTは、一定のパルス幅Tadltを有するパルス信号である。
【0062】
リフレッシュマスク信号ADLTD(図5(e))は、アドレスラッチ信号ADLTを一定の期間Tdだけ遅延させた信号である。
【0063】
アドレスラッチ信号ADLTがHレベルに変化すると、これに従って外部アドレスA0〜A19がラッチされ、ラッチアドレスADD0〜ADD19(図5(f))が出力される。アドレスラッチ信号ADLTがHレベルの期間中は、外部アドレスA0〜A19が変化しても、ラッチアドレスADD0〜ADD19は、アドレスラッチ信号ADLTがHレベルに変化した時点における外部アドレスを維持して変化しない。これにより、アドレスラッチ信号ADLTがHレベルに変化した時点における外部アドレスが外部アクセスで使用されるアドレスとして確定される。
【0064】
時刻t1からt2までのサイクルにおいて、アドレスラッチ信号ADLTがHレベルに変化すると、これに従って外部アクセス実行タイミング信号#EXがLレベル(アクティブ状態)に変化する。外部アクセス実行タイミング信号#EXがLレベルに変化すると、ラッチアドレスADD0〜ADD19(=”b”)、すなわち、確定した外部アドレスに対応するメモリセルが選択されて、外部アクセスが実行される。そして、外部アクセス実行タイミング信号#EXは、次のサイクルにおいて、すなわち、時刻t2における外部アドレスA0〜A19の変化に応じて外部アクセスタイミング信号ATDがHレベルに変化すると、これに従ってHレベルに変化する。これにより、時刻t1からt2までのサイクルにおける外部アクセスの動作が終了する。
【0065】
なお、時刻t1からt2までのサイクルでは、上述したように、すなわち、時刻t1よりも前の図示しないサイクルにおいてリフレッシュタイミング信号RFTMがHレベルに変化していないので、リフレッシュ要求信号RFREQ(図5(j))はLレベル(非アクティブ状態)のままとなる。これにより、リフレッシュ実行タイミング信号#RF(図5(k))もHレベル(非アクティブ状態)のままとなり、リフレッシュは実行されない。
【0066】
時刻t2からt3までのサイクルにおいても、時刻t1からt2までのサイクルにおいてリフレッシュタイミング信号RFTMがHレベルに変化して、パルス信号が発生していなければ、時刻t1から時刻t2までのサイクルと同様に動作する。すなわち、アドレスラッチ信号ADLTがHレベルに変化すると、これに従って外部アクセス実行タイミング信号#EXがLレベルに変化する。外部アクセス実行タイミング信号#EXがLレベルに変化すると、ラッチアドレスADD0〜ADD19(=”c”)、すなわち、確定した外部アドレスに対応するメモリセルが選択されて、外部アクセスが実行される。
【0067】
しかしながら、時刻t1からt2までのサイクルにおいて、リフレッシュタイミング信号RFTMがHレベルに変化するパルス信号が発生しているので、外部アクセスタイミング信号ATDがHレベルに変化してリフレッシュアービタ信号ARBがHレベルに変化すると、これに従ってリフレッシュ要求信号RFREQはHレベル(アクティブ状態)に変化し、一定の期間Trqの間Hレベルを維持した後Lレベル(非アクティブ状態)に戻る。リフレッシュ要求信号RFREQがHレベルに変化すると、これに従ってリフレッシュ実行タイミング信号#RFがLレベル(アクティブ状態)に変化し、自動的に一定の期間Trfの間Lレベルを維持した後Hレベル(非アクティブ状態)に戻る。これにより、図示しないリフレッシュアドレスRAD8〜RAD19に対応するメモリセルが選択されて、リフレッシュが実行される。
【0068】
また、上述のように、時刻t2からt3までのサイクルにおいては、外部アクセスタイミング信号ATDがHレベルに変化すると、これに従ってリフレッシュ実行タイミング信号#RFがLレベルに変化する。リフレッシュ実行タイミング信号#RFがLレベルに変化した場合、外部アクセス実行タイミング信号#EXは、アドレスラッチ信号ADLTがHレベルに変化しても、これに従って直ちにLレベルに変化することはなく、リフレッシュ実行タイミング信号#RFがHレベルに戻るのを待ってLレベルに変化する。すなわち、リフレッシュが実行される場合には、リフレッシュが実行された後に外部アクセスが実行される。
【0069】
ここで、外部アクセス実行タイミング信号#EXは、上述したように、外部アクセスタイミング信号ATDのHレベルへの変化に従ってHレベルに変化する。そして、リフレッシュが実行されない場合には、外部アクセスタイミング信号ATDのLレベルへの変化により発生するアドレスラッチ信号ADLTのHレベルへの変化に従ってLレベルに変化する。このことから、外部アクセス実行タイミング信号#EXがHレベルに変化して再びLレベルに変化するまでの期間Tprは、ほぼ外部アクセスタイミング信号ATDがHレベルである期間Tatdにほぼ等しく設定されると言える。
【0070】
また、この外部アクセス実行タイミング信号#EXがHレベルに変化して再びLレベルに変化するまでの期間Tprは、前のサイクルで選択されていたワード線の非活性化が開始されて、次のサイクルで選択されるワード線の活性化が開始されるまでの期間である。この期間は、「プリチャージ時間」と呼ばれている。
【0071】
従来例で説明したように、プリチャージ時間が不足するとデータ破壊が発生する場合がある。従って、外部アクセスタイミング信号ATDがHレベルである期間Tatdは、データ破壊を防止するために必要な所望のプリチャージ時間以上となるように設定されることが好ましい。
【0072】
C2.アドレススキュー1:
図6は、外部アクセスタイミング信号ATDがアクティブ状態の期間中にアドレススキューが発生した場合における各信号のタイミングチャートである。図6は、時刻t11において外部アドレスA0〜A19(図6(b))が変化(”a”から”b”へ変化)し、これに応じて外部アクセスタイミング信号ATD(図6(c))がHレベル(アクティブ状態)に変化している期間中の時刻t12において、外部アドレスA0〜A19が変化(”b”から”c”へ変化)するようなアドレススキューの場合を示している。
【0073】
上述したように、外部アクセスタイミング信号ATDは、時刻t11における外部アドレスA0〜A19の変化に応じてHレベルに変化し、一定期間Tatdの経過後にLレベルに戻る。また、外部アクセスタイミング信号ATDがLレベルに変化すると、これに従ってアドレスラッチ信号ADLT(図6(d))がHレベルに変化する。これにより、アドレスラッチ信号ADLTがHレベルに変化する時点における外部アドレスA0〜A19、すなわち、時刻t12で発生した外部アドレスA0〜A19(=”c”)がラッチされて、ラッチアドレスADD0〜ADD19として出力され、確定したアドレスとして利用される。すなわち、時刻t11で発生した外部アドレスA0〜A19(=”b”)は無視されて、時刻t12で発生した外部アドレスA0〜A19(=”c”)が確定したアドレスとして利用される。
【0074】
また、外部アクセス実行タイミング信号#EXも、アドレスラッチ信号ADLTのHレベルへの変化に従ってLレベルに変化する。外部アクセス実行タイミング信号#EXがLレベルに変化すると、これに応じてラッチアドレスADD0〜ADD19(=”c”)に対応するメモリセルが選択されて外部アクセスが開始される。
【0075】
以上説明したように、外部アクセスタイミング信号ATDがHレベルの期間Tatdの間に、アドレスの変化(アドレススキュー)が発生しても、アドレススキュー発生前の外部アドレス(本例では、”b”)はマスクされ、アドレススキュー発生後の外部アドレス(本例では”c”)がラッチされ、これにより確定されたアドレスに対応するメモリセルが選択されて外部アクセスが実行される。すなわち、外部アクセスタイミング信号ATDがHレベルである期間Tatdの間にアドレススキューが発生する場合には、これをマスクして通常動作と同様の動作とすることができる。
【0076】
ここで、アドレススキューが発生しても通常動作となるようにするという点を考えるならば、外部アクセスタイミング信号ATDがHレベルである期間、すなわち、外部アクセスタイミング信号ATDのパルス幅Tatdを、上述した所望のプリチャージ時間よりもできる限り長くすることが好ましい。しかしながら、このパルス幅Tatdが長くなるほど、外部アドレスが変化し、外部アクセス実行タイミング信号#EXがアクティブ状態に変化して、外部アクセスが開始されるまでの時間(以下、「アクセス時間」と呼ぶ)が長くなる。従って、アクセス時間の点を考えると、このパルス幅Tatdをあまり長くするのは好ましくないと言える。なお、外部アクセスタイミング信号ATDのパルス幅Tatdの設定についてはさらに後述する。
【0077】
C3.アドレススキュー2:
図7は、アドレスラッチ信号ADLTがアクティブ状態の期間中にアドレススキューが発生した場合における各信号のタイミングチャートである。図7は、時刻t21において外部アドレスA0〜A19(図7(b))が変化(”a”から”b”へ変化)し、これに応じてアドレスラッチ信号ADLTがHレベル(アクティブ状態)に変化している期間Tadlt中の時刻t22において、外部アドレスA0〜A19が変化(”b”から”c”へ変化)するようなアドレススキューの場合を示している。
【0078】
上述したように、外部アクセスタイミング信号ATDは、時刻t21における外部アドレスA0〜A19の変化に応じてHレベルに変化し、一定期間Tatdの経過後にLレベルに戻る。また、外部アクセスタイミング信号ATDがLレベルに変化すると、これに従ってアドレスラッチ信号ADLT(図7(d))がHレベルに変化する。これにより、アドレスラッチ信号ADLTがHレベルに変化する時点における外部アドレスA0〜A19、すなわち、時刻t21で発生した外部アドレスA0〜A19(=”b”)がラッチされて、ラッチアドレスADD0〜ADD19として出力され、確定したアドレスとして利用される。
【0079】
また、外部アクセス実行タイミング信号#EXは、アドレスラッチ信号ADLTのHレベルへの変化に従ってLレベルに変化する。外部アクセス実行タイミング信号#EXがLレベルに変化すると、これに応じてラッチアドレスADD0〜ADD19(=”b”)に対応するメモリセルが選択されて外部アクセスが開始される。
【0080】
時刻t22において外部アドレスA0〜A19が変化しても、外部アクセスタイミング信号ATDはこれに応じて直ちにHレベルに変化するわけではない。外部アクセスタイミング信号ATDは、アドレスラッチ信号ADLTがLレベルに変化した時点で、外部アドレスA0〜A19の変化を検出してHレベルに変化し、一定期間Tatdの経過後にLレベルに戻る。上述したように、外部アクセスタイミング信号ATDがHレベルに変化すると、外部アクセス実行タイミング信号#EXがHレベルとされて、時刻t21において発生していた外部アドレスA0〜A19(=”b”)に対応するメモリセルへの外部アクセスが終了される。
【0081】
そして、外部アクセスタイミング信号ATDがLレベルに変化すると、これに従って通常の動作と同様の動作が開始される。具体的には、アドレスラッチ信号ADLTがHレベルに変化し、時刻t22で発生した外部アドレスA0〜A19(=”c”)がラッチされて、ラッチアドレスADD0〜ADD19として出力され、確定したアドレスとして利用される。
【0082】
また、外部アクセス実行タイミング信号#EXも、アドレスラッチ信号ADLTのHレベルへの変化に従ってLレベルに変化する。外部アクセス実行タイミング信号#EXがLレベルに変化すると、これに応じてラッチアドレスADD0〜ADD19(=”c”)に対応するメモリセルが選択されて外部アクセスが開始される。
【0083】
また、リフレッシュアービタ信号ARB(図7(h))は、通常動作においては、外部アクセスタイミング信号ATDのHレベルへの変化に従って発生する。しかしながら、時刻t22における外部アドレスA0〜A19の変化のように、アドレスラッチ信号ADLTがHレベルの期間Tadltの間にアドレススキューが発生している場合には、リフレッシュアービタ信号ARBは、リフレッシュマスク信号ADLTD(図7(e))によってマスクされる。このリフレッシュマスク信号ADLTDとしては、アドレスラッチ信号ADLTを遅延した信号を利用することができる。
【0084】
ここで、図7に破線で示すように、リフレッシュアービタ信号ARB(図7(h))がマスクされないと仮定する。リフレッシュタイミング信号RFTM(図7(i))のHレベルへの変化が発生していた場合、リフレッシュアービタ信号ARBの発生に応じて、リフレッシュ要求信号RFREQ(図7(j))がHレベルに変化する。リフレッシュ要求信号RFREQがHレベルに変化すると、これに従ってリフレッシュ実行タイミング信号#RF(図7(k))がLレベルに変化し、リフレッシュが実行される。リフレッシュが実行された場合、外部アクセス実行タイミング信号#EXは、アドレスラッチ信号ADLTのLレベルへの変化に従ってLレベルに変化するわけではなく、リフレッシュの終了後、すなわち、リフレッシュ実行タイミング信号#RFがHレベルに変化すると、これに従ってLレベルに変化することになる。
【0085】
従って、上記のようなアドレススキューが発生した場合において、リフレッシュアービタ信号ARBが発生してリフレッシュが実行される場合のアクセス時間は、図5で説明した通常動作において、リフレッシュが実行される場合のアクセス時間に比べて、アドレススキューの発生前の外部アクセスが実行される期間Texを待つ分だけ長くなる。
【0086】
しかしながら、本例のメモリチップ10は、以下に説明する3つの対応により、上述のようなアドレススキューの発生によって長くなってしまうアクセス時間の短縮化が図られている。
【0087】
(1)第1の対応
上述のようなアドレススキューが発生した場合、リフレッシュアービタ信号ARBをマスクすることとしている。これにより、仮にリフレッシュタイミング信号RFTMのHレベルへの変化が発生していた場合でも、リフレッシュ要求信号RFREQはHレベルとはならず、リフレッシュ実行タイミング信号#RFもLレベルとはならない。これにより、上述したように、アドレスラッチ信号ADLTがHレベルの期間Tadltの間に、外部アドレスA0〜A19が変化するようなアドレススキューが発生している場合には、リフレッシュは実行されず、外部アクセスタイミング信号ATDの発生に応じて外部アクセスが実行される。従って、リフレッシュが実行されない分だけアクセス時間を短縮することが可能である。
【0088】
(2)第2の対応
上述したように、アドレスラッチ信号ADLTがHレベルの期間Tadltの間に、外部アドレスA0〜A19が変化するようなアドレススキューが発生している場合には、この期間Tadltにほぼ等しい期間Texの間、外部アクセス実行タイミング信号#EXがLレベルとなって、アドレススキュー発生前の外部アドレスA0〜A19(=”b”)に対応するメモリセルの外部アクセスが開始されてしまう。
【0089】
従来例で説明したように、外部アクセスが開始されて、選択されたアドレスに対応するワード線が活性化される場合の活性化時間が不十分であるとデータ破壊が発生する場合がある。従って、アドレススキュー発生前の外部アドレスA0〜A19(=”b”)に対応するメモリセルの外部アクセスが実行される期間Tex、すなわち、アドレスラッチ信号ADLTがHレベルの期間Tadltは、データ破壊を防止するために必要な所望の活性化時間以上となるように設定されることが好ましい。こうすれば、アドレスラッチ信号ADLTがHレベルの期間Tadltの間に、外部アドレスA0〜A19が変化するようなアドレススキューが発生しても、データ破壊を防止することができる。
【0090】
また、アドレスラッチ信号ADLTがHレベルの期間Tadltは長ければ長いほど、この間に発生したアドレススキューによるデータ破壊を防止することが可能となる。
【0091】
しかしながら、アドレスラッチ信号ADLTがHレベルの期間Tadltが長くなるほど、外部アクセス実行タイミング信号#EXがLレベルに変化する時間が遅くなって、時刻t22で発生した外部アドレスA0〜A19(=”c”)に対するアクセス時間が長くなることになる。
【0092】
そこで、上述したアドレスラッチ信号ADLTがHレベルの期間Tadltの間に、外部アドレスA0〜A19が変化するようなアドレススキューが発生した場合のアクセス時間の短縮化を図るために、アドレスラッチ信号ADLTがHレベルである期間、すなわち、アドレスラッチ信号ADLTのパルス幅Tadltは、所望の活性化時間にほぼ等しい時間に設定されている。なお、「所望の活性化時間にほぼ等しい時間」とは、所望の活性化時間よりも短くならない範囲で可能な限り短い時間を意味しており、理想的には所望の活性化時間に等しい時間である。
【0093】
これにより、アドレススキュー発生までの外部アドレスに対する外部アクセスに必要な時間を最小化することができるので、可能な限りアクセス時間を短縮することが可能である。
【0094】
(3)第3の対応:
アドレススキュー発生前の外部アドレスA0〜A19(=”b”)に対する外部アクセスの期間Texの終了により外部アクセス実行タイミング信号#EXがHレベルに変化した後、再びLレベルに変化して、アドレススキュー発生後の外部アドレスA0〜A19(=”c”)に対する外部アクセスが開始されるまでの期間Tpr、すなわち、外部アクセスタイミング信号ATDがHレベルである期間Tatdは、上述したように、データ破壊を防止するために必要な所望のプリチャージ時間以上となるように設定されることが好ましい。
【0095】
また、上述したように、外部アクセスタイミング信号ATDがHレベルである期間、すなわち、外部アクセスタイミング信号ATDのパルス幅Tadltは長ければ長いほど、この間に発生したアドレススキューによるデータ破壊を防止することが可能となる。
【0096】
しかしながら、外部アクセスタイミング信号ATDがHレベルである期間Tatdが長くなるほど、外部アクセス実行タイミング信号#EXがLレベルに変化する時間が遅くなる。このため、時刻t22で発生した外部アドレスA0〜A19(=”c”)に対するアクセス時間が長くなることになる。
【0097】
そこで、上述したアドレスラッチ信号ADLTがHレベルの期間Tadltの間に、外部アドレスA0〜A19が変化するようなアドレススキューが発生した場合のアクセス時間の短縮化を図るために、外部アクセスタイミング信号ATDがHレベルである期間、すなわち、外部アクセスタイミング信号ATDのパルス幅Tatdは、所望のプリチャージ時間にほぼ等しい時間に設定されることが好ましい。なお、「所望のプリチャージ時間にほぼ等しい時間」とは、所望のプリチャージ時間よりも短くならない範囲で可能な限り短い時間を意味しており、理想的には所望のプリチャージ時間に等しい時間である。
【0098】
これにより、アドレススキュー発生までの外部アドレスに対する外部アクセスに必要な時間を最小化することができるので、可能な限りアクセス時間を短縮することが可能である。
【0099】
C4.アドレススキュー3:
アドレスラッチ信号ADLTが非アクティブ状態に変化した後にアドレススキューが発生する場合は、通常のアドレススキューが発生しない場合(通常動作)と同様の動作となる。
【0100】
以上説明したように、本例のメモリチップ10は、アドレススキューフリーとすることができる。また、アドレスラッチ信号ADLTがアクティブ状態である期間、すなわち、アドレスがラッチされている期間の間にアドレススキューが発生した場合は、既にリフレッシュタイミング信号RFTMが発生していたとしても、リフレッシュを実行させないようにすることができる。これにより、アドレススキューが発生しない場合におけるアクセス時間よりも、アドレススキューが発生した場合のアクセス時間が長くなってしまうことを防止することができる。
【0101】
D.電子機器への適用例:
図8は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機700は、本体部710と、蓋部720とを備えている。本体部710には、キーボード712と、液晶表示部714と、受話部716と、本体アンテナ部718とが設けられている。また、蓋部720には、送話部722が設けられている。
【0102】
図9は、図8の携帯電話機700の電気的構成を示すブロック図である。CPU730には、バスラインを介して、キーボード712と、液晶表示部714を駆動するためのLCDドライバ732と、SRAM740と、VSRAM742と、EEPROM744とが接続されている。
【0103】
SRAM740は、例えば高速なキャッシュメモリとして利用される。また、VSRAM742は、例えば画像処理用の作業メモリとして利用される。このVSRAM742(擬似SRAMあるいは仮想SRAMと呼ばれる)としては、上述したメモリチップ10を採用することができる。EEPROM744は、携帯電話機700の各種の設定値を格納するために利用される。
【0104】
携帯電話機700の動作を一時的に停止させるときには、VSRAM742をスヌーズ状態に維持しておくことができる。こうすれば、VSRAM742が内部リフレッシュを自動的に行うので、VSRAM742内のデータを消失させずに保持しておくことが可能である。特に、本実施例のメモリチップ10は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。
【0105】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である。
【図面の簡単な説明】
【図1】本発明の半導体メモリ装置の一実施例としてのメモリチップ10の端子構成を示す説明図である。
【図2】チップセレクト信号#CSの信号レベルに応じたメモリチップ10の動作状態の区分を示す説明図である。
【図3】メモリチップ10の動作の概要を示すタイミングチャートである。
【図4】メモリチップ10の内部構成を示すブロック図である。
【図5】アドレススキューが発生していない場合における各信号のタイミングチャートである。
【図6】外部アクセスタイミング信号ATDがアクティブ状態の期間中にアドレススキューが発生した場合における各信号のタイミングチャートである。
【図7】アドレスラッチ信号ADLTがアクティブ状態の期間中にアドレススキューが発生した場合における各信号のタイミングチャートである。
【図8】本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。
【図9】図8の携帯電話機700の電気的構成を示すブロック図である。
【符号の説明】
10…メモリチップ
20…入出力バッファ
30…メモリセルアレイ
40…アドレスバッファ
42…アドレスラッチ&アドレス遷移検出回路
50…行デコーダ
60…列デコーダ
70…外部アクセスタイミング信号発生回路(ATD信号発生回路)
80…アドレスラッチ信号発生回路
90…外部アクセスコントローラ
92…R/W信号発生回路
94…外部アクセス実行タイミング信号発生回路
100…リフレッシュコントローラ
110…リフレッシュタイマ
112…リフレッシュ要求信号発生回路
112a…リフレッシュアービタ回路
114…リフレッシュアドレス発生回路
116…リフレッシュ実行タイミング信号発生回路
700…携帯電話機
710…本体部
720…蓋部
722…送話部
712…キーボード
714…液晶表示部
716…受話部
718…本体アンテナ部
730…CPU
732…LCDドライバ
740…SRAM
742…VSRAM
744…EEPROM
【発明の属する技術分野】
この発明は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置において、外部装置から供給されるアドレスのスキューに対してスキューフリーとする技術に関する。
【0002】
【従来の技術】
半導体メモリ装置としては、一般的にDRAMやSRAMが用いられている。良く知られているように、DRAMはSRAMに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、SRAMはリフレッシュ動作は不要で使い易いが、DRAMに比べて高価であり、また容量が小さい。
【0003】
DRAMとSRAMの利点を両方備えるように開発された半導体メモリ装置として、仮想SRAM(VSRAM,Virtually Static RAM)が知られている。仮想SRAM(「擬似SRAM(PSRAM,Pseudo Static RAM )」とも呼ばれる)は、DRAMと同じダイナミック型のメモリセルを含むメモリセルアレイを備えているとともに、リフレッシュコントローラ(リフレッシュ制御部)を内蔵しており、リフレッシュ動作を内部で実行している。
【0004】
なお、このような仮想SRAMの例として、特許文献1が挙げられる。
【0005】
【特許文献1】
特開2002−74945号公報
【0006】
【発明が解決しようとする課題】
ところで、仮想SRAMにおいてアクセスが実行されるサイクルでは、サイクルごとに、アドレスによって選択されるワード線が活性化および非活性化されている。ワード線が活性化される時間(以下、「活性化時間」と呼ぶ)としては一定の時間が必要である。従って、1つのアドレスにより実行されるアクセスのサイクル時間が短いと、ワード線の活性化が不十分な状態で非活性化されることになり、不十分に活性化されたワード線によって選択され得るメモリセルのデータが消去されたり、違うデータに書き換えられたりする場合がある。なお、メモリセルのデータが消去されたり、違うデータに書き換えられたりすることを、以下では「データ破壊」と呼ぶ。また、活性化されていたワード線の非活性化が開始されてから、いずれかのワード線の活性化が開始されるまでの時間(以下、「プリチャージ時間」と呼ぶ)も一定の時間を必要とし、このプリチャージ時間が不十分である場合にも同様にデータ破壊が発生する場合がある。
【0007】
ワード線の活性化時間の不足やプリチャージ時間の不足は、外部装置から供給されるアドレスにスキューが発生する場合に起こり得る。そこで、アドレスにスキューが発生してもデータ破壊が発生しないこと、すなわち、スキューフリーであることが望まれている。
【0008】
この発明は、上述した従来の課題を解決するためになされたものであり、仮想SRAMのようなダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置において、外部装置から供給されるアドレスのスキューに対してスキューフリーとする技術を提供することを目的とする。
【0009】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置であって、
外部装置からのアクセス動作の基準となる外部アクセスタイミング信号として、前記外部装置から供給される外部アドレスの変化に応じてアクティブ状態に変化する信号を出力する外部アクセスタイミング信号発生部と、
前記外部アドレスのラッチタイミングを示すアドレスラッチ信号として、前記外部アクセスタイミング信号が非アクティブ状態へ変化するタイミングに従ってアクティブ状態に変化する信号を出力するアドレスラッチ信号発生部と、
前記メモリセルアレイへのリフレッシュ動作の実行タイミングの基準となるリフレッシュタイミング信号を発生するとともに、前記外部アクセスタイミング信号がアクティブ状態に変化するタイミングに従ってアクティブ状態に変化する信号であって、前記アドレスラッチ信号がアクティブ状態である期間中に前記外部アドレスの変化が発生して前記外部アクセスタイミング信号がアクティブ状態に変化する場合にはアクティブ状態に変化しないリフレッシュアービタ信号を発生し、前記リフレッシュタイミング信号が発生した後に前記リフレッシュアービタ信号がアクティブ状態に変化すると、これに応じてアクティブ状態に変化するリフレッシュ実行タイミング信号を出力するリフレッシュ制御部と、
前記アドレスラッチ信号がアクティブ状態に変化するタイミングに少なくとも従ってアクティブ状態に変化した後、次に、前記外部アクセスタイミング信号がアクティブ状態に変化するタイミングに従って非アクティブ状態に変化する信号を、前記メモリセルアレイへのアクセス動作の実行タイミングを示す外部アクセス実行タイミング信号として出力する外部アクセス制御部と、を備え、
前記アドレスラッチ信号のアクティブ期間は、前記外部装置から供給される外部アドレスに対応するメモリセルをアクセスするために、前記メモリセルアレイ内に含まれる複数のワード線の中から選択された1本のワード線が活性化される時間として所望される活性化時間にほぼ等しく設定され、
前記外部アクセスタイミング信号のアクティブ期間は、前記複数のワード線の中から選択されていた1本の前記ワード線の非活性化を開始した後、いずれか1本の前記ワード線の活性化を開始するまでの時間として所望されるプリチャージ時間にほぼ等しく設定されることを特徴とする。
【0010】
上記発明のメモリ装置では、外部アクセス実行タイミング信号は、外部アクセスタイミング信号がアクティブ状態に変化するタイミングに従って非アクティブ状態となり、外部アクセスタイミング信号が非アクティブ状態に変化してアドレスラッチ信号がアクティブ状態に変化するタイミングに従ってアクティブ状態に変化する。そして、外部アクセスタイミング信号がアクティブ状態である期間(アクティブ期間)は、所望されるプリチャージ時間にほぼ等しく設定されている。従って、外部アドレスの変化に応じて外部アクセスタイミング信号がアクティブ状態となっている間に外部アドレスの変化が発生しても、スキューフリーとすることができる。
【0011】
また、外部アドレスは、アドレスラッチ信号がアクティブ状態である期間(アクティブ期間)の間ラッチされる。そして、アドレスラッチ信号のアクティブ期間は、所望される活性化時間にほぼ等しく設定されている。従って、アドレスラッチ信号がアクティブ状態となっている間に外部アドレスの変化が発生しても、スキューフリーとすることができる。
【0012】
さらに、アドレスラッチ信号のアクティブ期間に外部アドレスの変化が発生して外部アクセスタイミング信号がアクティブ状態に変化する場合には、リフレッシュアービタ信号が発生しないので、リフレッシュタイミング信号が発生していたとしても、リフレッシュ実行タイミング信号はアクティブ状態に変化しないためリフレッシュ動作は実行されず、外部アクセス実行タイミング信号がアクティブ状態に変化して外部アクセスが実行される。従って、アドレスラッチ信号のアクティブ期間に外部アドレスの変化が発生した場合において、リフレッシュ動作が実行されることによって外部アクセスの開始が遅延されることを防止することができる。
【0013】
また、アドレスラッチ信号のアクティブ期間は、所望される活性化時間にほぼ等しく設定される。外部アクセスタイミング信号のアクティブ期間は、所望されるプリチャージ時間にほぼ等しく設定される。以上のようにアドレスラッチ信号のアクティブ期間および外部アクセスタイミング信号のアクティブ期間を設定することにより、アドレスラッチ信号のアクティブ期間に外部アドレスの変化が発生してから外部アクセス実行タイミング信号がアクティブ状態に変化するまでの時間を最小化することができる。
【0014】
ここで、前記リフレッシュ制御部は、
前記リフレッシュタイミング信号を出力するリフレッシュタイマと、
前記リフレッシュアービタ信号を出力するリフレッシュアービタ部を含み、前記リフレッシュタイミング信号がアクティブ状態に変化した後に前記リフレッシュアービタ信号がアクティブ状態に変化するタイミングに従ってアクティブ状態に変化するリフレッシュ要求信号を出力するリフレッシュ要求信号発生部と、
前記リフレッシュ要求信号がアクティブ状態へ変化するタイミングに従ってアクティブ状態に変化する前記リフレッシュ実行信号を出力するリフレッシュ実行タイミング信号発生部と、を備えることが好ましい。
【0015】
こうすれば、容易に上記発明のリフレッシュ制御部を実現することが可能となる。
【0016】
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、半導体メモリ装置の制御方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。
【0017】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
A.半導体メモリ装置の端子構成と動作状態の概要:
B.半導体メモリ装置内部の構成:
C.外部アクセスコントローラおよびリフレッシュコントローラの具体的な動作:
C1.通常動作(アドレススキュー無し):
C2.アドレススキュー1:
C3.アドレススキュー2:
C4.アドレススキュー3:
D.電子機器への適用例:
【0018】
A.半導体メモリ装置の端子構成と動作状態の概要:
図1は、本発明の半導体メモリ装置の一実施例としてのメモリチップ10の端子構成を示す説明図である。メモリチップ10は、以下のような端子を有している。
【0019】
A0〜A19:アドレス入力端子(20本),
#CS:チップセレクト入力端子,
#WE:ライトイネーブル入力端子,
#OE:アウトプットイネーブル入力端子(出力許可信号入力端子),
IO0〜IO15:入出力データ端子(16本)。
【0020】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名(信号名)の先頭に「#」が付されているものは、負論理であることを意味している。アドレス入力端子A0〜A19と入出力データ端子IO0〜IO15はそれぞれ複数本設けられているが、図1では簡略化されて描かれている。また、電源端子等の以下の説明で特に必要としない他の端子は省略されている。
【0021】
このメモリチップ10は、通常の非同期型SRAMと同じ手順でアクセスすることが可能な仮想SRAM(VSRAM)として構成されている。ただし、SRAMと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ10の内部には、後述するリフレッシュコントローラ100が内蔵されている。このリフレッシュコントローラ100が本発明のリフレッシュ制御部に相当する。本明細書では、外部装置(制御装置)からのデータの読み出しや書き込みの動作を「外部アクセス」あるいは単に「アクセス」と呼び、内蔵されたリフレッシュコントローラによるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ場合もある。また、リフレッシュを「RF」と略す場合もある。
【0022】
メモリチップ10の内部には、入力されたアドレス(以下、「外部アドレス」と呼ぶ場合もある)A0〜A19中のいずれか1ビット以上の変化に応じて、外部アクセスの基準となるパルス信号を出力する外部アクセスタイミング信号発生回路70が設けられている。そして、メモリチップ10内の回路は、外部アクセスタイミング信号発生回路70(以下、ATD信号発生回路)と呼ぶ)から出力される外部アクセスタイミング信号(以下、「ATD信号」と呼ぶ場合もある)に基づいて動作する。
【0023】
図1に示すチップセレクト信号#CSは、メモリチップ10の動作状態を制御するための信号である。図2は、チップセレクト信号#CSの信号レベルに応じたメモリチップ10の動作状態の区分を示す説明図である。なお、本明細書において、「Hレベル」は2値信号の2つのレベルのうちの「1」レベルを意味し、「Lレベル」は「0」レベルを意味している。
【0024】
チップセレクト信号#CSがLレベル(アクティブ)のときは、内部の動作状態がオペレーションモードとなり、リード/ライト・オペレーションサイクル(以下、単に「オペレーションサイクル」または「リード/ライトサイクル」とも呼ぶ)が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。
【0025】
チップセレクト信号#CSがHレベルのときには、内部の動作状態がスタンバイモードとなり、スタンバイサイクルが行われる。スタンバイサイクルでは、外部アクセスの実行が禁止されるため、メモリセルアレイ内に含まれるすべてのワード線が非活性状態とされる。但し、内部リフレッシュが行われるときには、後述するようにリフレッシュコントローラ100で発生するリフレッシュアドレスで指定されたワード線が選択されて活性化される。
【0026】
なお、リフレッシュ動作は、オペレーションサイクルでは第1のリフレッシュモードに従って実行され、スタンバイサイクルでは第2のリフレッシュモードに従って実行される。第1のリフレッシュモードでは、リフレッシュコントローラ100でリフレッシュタイミング信号が発生した後に、ATD信号に同期してリフレッシュが開始される。一方、第2のリフレッシュモードでは、リフレッシュタイミング信号が発生すると直ちにリフレッシュが開始される。第2のリフレッシュモードでのリフレッシュはATD信号と非同期に行われるので、アドレスA0〜A19の入力は不要である。このように、このメモリチップ10は、2つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュを実行する。
【0027】
なお、本明細書において、「ある信号がATD信号に同期する」という文言は、その信号がATD信号のエッジと同じ時刻に発生することを必ずしも意味している訳ではなく、ATD信号のエッジと一定の時間的な関係を保って発生することを意味している。
【0028】
図1に示すアドレスA0〜A19は、20ビットであり、1メガワードのアドレスを指定する。また、入出力データIO0〜IO15は、1ワード分の16ビットのデータである。すなわち、アドレスA0〜A19の1つの値は16ビット(1ワード)に対応しており、一度に16ビットの入出力データIO0〜IO15を入出力することができる。
【0029】
オペレーションサイクルにおいては、ライトイネーブル信号#WEがLレベルになるとライトサイクルが実行され、Hレベルになるとリードサイクルが実行される。また、アウトプットイネーブル信号#OEがLレベルになると、入出力データ端子IO0〜IO15からの出力が可能になる。
【0030】
図3は、メモリチップ10の動作の概要を示すタイミングチャートである。図3(a)〜図3(d)は、外部装置からメモリチップ10に供給される信号を示し、図3(e)〜図3(h)は内部で発生する信号を示している。図2に示した2つの動作状態(オペレーションモード、スタンバイモード)のいずれであるかは、図3(a)に示すチップセレクト信号#CSの変化に応じて、随時判断される。
【0031】
図3の最初の3つのサイクルでは、チップセレクト信号#CSがLレベルであるので、動作状態がオペレーションモードとなり、オペレーションサイクルが実行されている。オペレーションサイクルでは、図3(h)に示すように、ATD信号に同期して発生する外部アクセス実行タイミング信号#EXに従って読み出し(リードサイクル)または書き込み(ライトサイクル)が実行される。また、オペレーションサイクルでは、図3(c)に示すライトイネーブル信号#WEのレベルに応じてリードサイクルとライトサイクルのいずれかが実行される。また、図3(d)に示すアウトプットイネーブル信号#OEのレベルに応じて、具体的には、Lレベルになると入出力データ端子IO0〜IO15からの出力が可能になる。図3は、第1と第3番目のサイクルでリードサイクルが、第2番目のサイクルでライトサイクルが実行されている状態を示している。
【0032】
ただし、図3(f)に示すように、2番目のサイクルでは、後述するリフレッシュコントローラ100に含まれるリフレッシュタイマがリフレッシュタイミング信号RFTMとして一定期間Hレベル(アクティブ状態)となるパルス信号を発生しているので、図3(g)に示すように、3番目のサイクルにおいて、ATD信号に同期して発生するリフレッシュ実行タイミング信号#RFに従ってリフレッシュが開始される。そして、外部アクセス実行タイミング信号#EXは、リフレッシュ実行タイミング信号#RFが非アクティブとなった後にATD信号に同期して発生し、これに従って外部アクセスが実行される。
【0033】
なお、ATD信号の最短周期Tac(すなわち、アドレスA0〜A19の変化の最短周期)は、このメモリチップ10のオペレーションサイクルタイム(「オペレーションサイクル周期」とも呼ばれる)に相当する。オペレーションサイクルタイムTacは、例えばランダムアクセスにおいては約50nsから約100nsの範囲の値に設定される。
【0034】
図3の4番目以降のサイクルでは、チップセレクト信号#CSがHレベルに立ち上がっているので、動作状態がスタンバイモードとなり、スタンバイサイクルが実行されている状態を示している。なお、スタンバイサイクルでは、リフレッシュタイミング信号RFTMが発生すると直ちにリフレッシュ実行タイミング信号#RFが発生し、リフレッシュ実行タイミング信号#RFに従ってリフレッシュが開始される。リフレッシュタイミング信号RFTMの発生周期Trcは、リフレッシュサイクルタイム(「リフレッシュサイクル周期」とも呼ばれる)に相当する。リフレッシュサイクルタイムTrcは、本例では、約32μsに設定されている。なお、図3(b)に示すようにアドレスA0〜A19が変化しない場合には、図3(e)に示すようにATD信号は生成されない。
【0035】
B.半導体メモリ装置内部の構成:
図4は、メモリチップ10の内部構成を示すブロック図である。このメモリチップ10は、入出力バッファ20と、メモリセルアレイ30と、アドレスバッファ40とを備えている。アドレスバッファ40とメモリセルアレイ30との間には、行デコーダ50および列デコーダ60が設けられている。また、メモリチップ10には、さらに、ATD信号発生回路70と、アドレスラッチ信号発生回路80と、外部アクセスコントローラ90と、リフレッシュコントローラ100とが設けられている。
【0036】
メモリセルアレイ30の構成は、典型的なDRAMのメモリセルアレイと同じである。すなわち、メモリセルアレイ30は、1トランジスタ1キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対(データ線対とも呼ばれる)とが接続されている。なお、本例では、行方向に4096列、列方向に256×16列(4096列)、すなわち、1メガワード(16メガビット)のメモリセルがマトリクス状に配列されている。
【0037】
アドレスバッファ40は、外部装置から与えられた複数のアドレスを他の内部回路に供給する回路である。本例では、20ビットのアドレス(外部アドレス)A0〜A19が与えられている。アドレスバッファ回路40は、20ビットの外部アドレスA0〜A19に対応する20個のアドレスラッチ&アドレス遷移検出回路42を備えている。20個のアドレスラッチ&アドレス遷移検出回路42は、それぞれに入力された外部アドレスA0〜A19をアドレスラッチ信号発生回路80から供給されるアドレスラッチ信号ADLTに従ってラッチし、下位8ビットのラッチアドレスADD0〜ADD7を列アドレスとして列デコーダ60に供給し、上位12ビットのラッチアドレスADD8〜ADD19を行アドレスとして行デコーダ50に供給している。
【0038】
行デコーダ50は、アドレスバッファ40から供給される12ビットの行アドレスADD8〜ADD19、または、リフレッシュコントローラ100から供給される12ビットのリフレッシュアドレスRAD8〜RAD19に従ってメモリセルアレイ30内の4096本のワード線のうちの1本を選択して活性化する。なお、行アドレスADD8〜ADD19とリフレッシュアドレスRAD8〜RAD19のいずれかの選択は、リフレッシュコントローラ100から供給されるリフレッシュ実行タイミング信号#RFおよび外部アクセスコントローラ90から供給される外部アクセス実行タイミング信号#EXに従って行われる。
【0039】
列デコーダ60は、供給される列アドレスに従ってメモリセルアレイ30内の複数組のビット線対の中の1ワード(16ビット)分のビット線対を同時に選択する。なお、列デコーダ60によるビット線対の選択も、外部アクセス実行信号#EXに従って行われる。
【0040】
従って、12ビットの行アドレスADD8〜ADD19と8ビットの列アドレスADD0〜ADD7とによって、1メガワード(16メガビット)のメモリセルを有するメモリセルアレイ30の中から1ワード(16ビット)分のメモリセルが選択される。
【0041】
選択されたメモリセルに対応する1ワード分のデータは、入出力バッファ20を介して読み出され、あるいは書き込まれる。すなわち、外部装置は、メモリチップ10に1つのアドレスA0〜A19を入力することにより、メモリセルアレイ30内の1ワード分のメモリセルに同時にアクセスすることが可能である。なお、入出力バッファ20には、図示しない読み出し回路や書き込み回路が含まれており、入出力バッファ20とメモリセルアレイ30との間のデータのやり取りを可能とする。また、メモリセルアレイ30または入出力バッファ20内には、図示しないプリチャージ回路やセンスアンプ、プリアンプなども設けられている。
【0042】
また、アドレスバッファ40の20個のアドレスラッチ&アドレス遷移検出回路42は、それぞれに入力された外部アドレスA0〜A19と、それぞれに対応するラッチアドレスADD0〜ADD19とに基づいてアドレスの変化を検出し、アドレス遷移検出信号ATD0〜ATD19としてATD信号発生回路70に供給する。なお、アドレスラッチ&アドレス遷移検出回路42は、Dラッチおよび排他的論理和ゲート等の種々の論理回路を用いることに容易に構成可能である。
【0043】
ATD信号発生回路70は、20ビットのアドレス遷移検出信号ATD0〜ATD19およびアドレスラッチ信号ADLTに基づいて、一定のパルス幅を有する外部アクセスタイミング信号ATD(ATD信号)を出力する。
【0044】
アドレスラッチ信号発生回路80は、外部アクセスタイミング信号ATDに従って、一定のパルス幅を有するアドレスラッチ信号ADLTと、アドレスラッチ信号ADLTを一定期間遅延した遅延信号であるリフレッシュマスク信号ADLTDとを出力する。アドレスラッチ信号ADLTは、アドレスバッファ40、ATD信号発生回路70、および外部アクセスコントローラ90に供給される。リフレッシュマスク信号ADLTは、リフレッシュコントローラ100に供給される。
【0045】
外部アクセスコントローラ90は、R/W信号発生回路92と、外部アクセス実行タイミング信号発生回路94とを備えている。R/W信号発生回路92は、ライトイネーブル信号#WEおよびアウトプットイネーブル信号#OEに基づいて、入出力バッファ20におけるデータの入出力を制御するための信号を出力し、メモリセルアレイ30へのデータの書き込みあるいは読み出しを制御する。この外部アクセスコントローラ90が本発明の外部アクセス制御部に相当する。
【0046】
外部アクセス実行タイミング信号発生回路94は、外部アクセスタイミング信号ATD、アドレスラッチ信号ADLT、および、リフレッシュ実行タイミング信号#RFに基づいて外部アクセス実行タイミング信号#EXを出力し、行デコーダ50および列デコーダ60の動作を制御する。
【0047】
リフレッシュコントローラ100は、リフレッシュタイマ110と、リフレッシュアービタ回路112aを含むリフレッシュ要求信号発生回路112と、リフレッシュアドレス発生回路114と、リフレッシュ実行タイミング信号発生回路116とを備えている。
【0048】
リフレッシュコントローラ100は、リフレッシュタイマ110から供給されるリフレッシュタイミング信号RFTM、ATD信号発生回路70から供給される外部アクセスタイミング信号ATD(ATD信号)、アドレスラッチ信号発生回路80から供給されるリフレッシュマスク信号ADLTD、およびチップセレクト信号#CSに基づいてリフレッシュ実行タイミング信号#RFを出力し、メモリセルアレイ30の内部リフレッシュを制御する。
【0049】
リフレッシュタイマ110は、リフレッシュタイミング信号RFTMとして、一定のリフレッシュサイクル毎に一定期間アクティブ状態となるパルス信号を出力する。リフレッシュタイマ110は、例えばリングオシレータによって構成される。リフレッシュサイクルタイムTrcは、上述したように約32μsに設定されている。
【0050】
リフレッシュ要求信号発生回路112は、リフレッシュタイマ110から供給されるリフレッシュタイミング信号RFTMと、リフレッシュアービタ回路112aから出力されるリフレッシュアービタ信号ARBとに基づいて、リフレッシュ要求信号RFREQを出力する。このリフレッシュ要求信号RFREQは、リフレッシュアドレス発生回路114およびリフレッシュ実行タイミング信号発生回路116に供給される。
【0051】
リフレッシュ実行タイミング信号発生回路116は、リフレッシュ要求信号RFREQに従ってリフレッシュ実行タイミング信号#RFを出力する。
【0052】
リフレッシュアドレス発生回路114は、リフレッシュ要求信号RFREQに従って12ビットのリフレッシュアドレスRA8〜RA19を出力する。リフレッシュアドレス発生回路114は、例えば12ビットのカウンタにより構成される。
【0053】
なお、上記各回路は、それぞれの機能を実現する一般的な種々の論理回路により容易に構成可能であり、ここではその説明を省略する。
【0054】
C.外部アクセスコントローラおよびリフレッシュコントローラの具体的な動作:
以下では、オペレーションモードにおける外部リフレッシュコントローラ90およびリフレッシュコントローラ100の具体的な動作を、(1)アドレススキューが発生していない場合(通常動作)、(2)外部アクセスタイミング信号ATDがアクティブ状態の期間中にアドレススキューが発生した場合(アドレススキュー1)、(3)アドレスラッチ信号ADLTがアクティブ状態の期間中にアドレススキューが発生した場合(アドレススキュー2)、(4)アドレスラッチ信号ADLTが非アクティブ状態に変化した後にアドレススキューが発生した場合(アドレススキュー3)に分けて説明する。
【0055】
なお、図3のタイミングチャートで示したように、チップセレクト信号#CSがHレベル(非アクティブ状態)となるスタンバイモードにおいては、リフレッシュタイミング信号RFTMがHレベル(アクティブ状態)になると、これに応じてリフレッシュ実行タイミング信号#RFが一定期間Lレベル(アクティブ状態)となり、リフレッシュが実行される。
【0056】
C1.通常動作(アドレススキューなし):
図5は、アドレススキューが発生していない場合における各信号のタイミングチャートである。以下では、この場合における動作を「通常動作」と呼ぶ。
【0057】
なお、オペレーションモードでは、チップセレクト信号#CS(図5(a))は、Lレベル(アクティブ状態)となる。また、図5の時刻t1からt2までのサイクルは、図示しない前のサイクルでリフレッシュタイミング信号RFTM(図5(i))がHレベル(アクティブ状態)に変化せず、リフレッシュ動作が実行されない場合を示している。そして、時刻t2から時刻t3までのサイクルは、時刻t1からt2までのサイクルにおいて、リフレッシュタイミング信号RFTMがHレベルに変化し、これに応じてリフレッシュが実行される場合を示している。
【0058】
外部アドレスA0〜A19(図5(b))が変化すると、外部アクセスタイミング信号ATD(図5(c))は、これに応じてHレベル(アクティブ状態)に変化し、自動的に一定の期間Tatdの間Hレベルを維持した後Lレベル(非アクティブ状態)に戻る。すなわち、外部アクセスタイミング信号ATDは、一定のパルス幅Tatdを有するパルス信号である。
【0059】
外部アクセスタイミング信号ATDがHレベルに変化すると、これに従って外部アクセス実行タイミング信号#EX(図5(g))がLレベル(アクティブ状態)からHレベル(非アクティブ状態)に変化し、時刻t1よりも前のサイクルで実行されていた外部アクセスが終了する。
【0060】
リフレッシュアービタ信号ARB(図5(h))は、外部アクセスタイミング信号ATDがHレベルに変化すると、これに応じてHレベル(アクティブ状態)に変化するパルス信号である。ただし、後述するように、リフレッシュマスク信号ADLTDがHレベル(アクティブ状態)の場合には、外部アクセスタイミング信号ATDがHレベルに変化しても、リフレッシュアービタ信号ARBはHレベルには変化せず、Lレベル(非アクティブ状態)のままとなる。このリフレッシュマスク信号ADLTDは、アドレススキューが発生しない場合は、特に必要とされない信号である。
【0061】
外部アクセスタイミング信号ATDがLレベルに変化すると、アドレスラッチ信号ADLT(図5(d))は、これに従ってHレベル(アクティブ状態)に変化し、自動的に一定の期間Tadltの間Hレベルを維持した後Lレベル(非アクティブ状態)に戻る。すなわち、アドレスラッチ信号ADLTは、一定のパルス幅Tadltを有するパルス信号である。
【0062】
リフレッシュマスク信号ADLTD(図5(e))は、アドレスラッチ信号ADLTを一定の期間Tdだけ遅延させた信号である。
【0063】
アドレスラッチ信号ADLTがHレベルに変化すると、これに従って外部アドレスA0〜A19がラッチされ、ラッチアドレスADD0〜ADD19(図5(f))が出力される。アドレスラッチ信号ADLTがHレベルの期間中は、外部アドレスA0〜A19が変化しても、ラッチアドレスADD0〜ADD19は、アドレスラッチ信号ADLTがHレベルに変化した時点における外部アドレスを維持して変化しない。これにより、アドレスラッチ信号ADLTがHレベルに変化した時点における外部アドレスが外部アクセスで使用されるアドレスとして確定される。
【0064】
時刻t1からt2までのサイクルにおいて、アドレスラッチ信号ADLTがHレベルに変化すると、これに従って外部アクセス実行タイミング信号#EXがLレベル(アクティブ状態)に変化する。外部アクセス実行タイミング信号#EXがLレベルに変化すると、ラッチアドレスADD0〜ADD19(=”b”)、すなわち、確定した外部アドレスに対応するメモリセルが選択されて、外部アクセスが実行される。そして、外部アクセス実行タイミング信号#EXは、次のサイクルにおいて、すなわち、時刻t2における外部アドレスA0〜A19の変化に応じて外部アクセスタイミング信号ATDがHレベルに変化すると、これに従ってHレベルに変化する。これにより、時刻t1からt2までのサイクルにおける外部アクセスの動作が終了する。
【0065】
なお、時刻t1からt2までのサイクルでは、上述したように、すなわち、時刻t1よりも前の図示しないサイクルにおいてリフレッシュタイミング信号RFTMがHレベルに変化していないので、リフレッシュ要求信号RFREQ(図5(j))はLレベル(非アクティブ状態)のままとなる。これにより、リフレッシュ実行タイミング信号#RF(図5(k))もHレベル(非アクティブ状態)のままとなり、リフレッシュは実行されない。
【0066】
時刻t2からt3までのサイクルにおいても、時刻t1からt2までのサイクルにおいてリフレッシュタイミング信号RFTMがHレベルに変化して、パルス信号が発生していなければ、時刻t1から時刻t2までのサイクルと同様に動作する。すなわち、アドレスラッチ信号ADLTがHレベルに変化すると、これに従って外部アクセス実行タイミング信号#EXがLレベルに変化する。外部アクセス実行タイミング信号#EXがLレベルに変化すると、ラッチアドレスADD0〜ADD19(=”c”)、すなわち、確定した外部アドレスに対応するメモリセルが選択されて、外部アクセスが実行される。
【0067】
しかしながら、時刻t1からt2までのサイクルにおいて、リフレッシュタイミング信号RFTMがHレベルに変化するパルス信号が発生しているので、外部アクセスタイミング信号ATDがHレベルに変化してリフレッシュアービタ信号ARBがHレベルに変化すると、これに従ってリフレッシュ要求信号RFREQはHレベル(アクティブ状態)に変化し、一定の期間Trqの間Hレベルを維持した後Lレベル(非アクティブ状態)に戻る。リフレッシュ要求信号RFREQがHレベルに変化すると、これに従ってリフレッシュ実行タイミング信号#RFがLレベル(アクティブ状態)に変化し、自動的に一定の期間Trfの間Lレベルを維持した後Hレベル(非アクティブ状態)に戻る。これにより、図示しないリフレッシュアドレスRAD8〜RAD19に対応するメモリセルが選択されて、リフレッシュが実行される。
【0068】
また、上述のように、時刻t2からt3までのサイクルにおいては、外部アクセスタイミング信号ATDがHレベルに変化すると、これに従ってリフレッシュ実行タイミング信号#RFがLレベルに変化する。リフレッシュ実行タイミング信号#RFがLレベルに変化した場合、外部アクセス実行タイミング信号#EXは、アドレスラッチ信号ADLTがHレベルに変化しても、これに従って直ちにLレベルに変化することはなく、リフレッシュ実行タイミング信号#RFがHレベルに戻るのを待ってLレベルに変化する。すなわち、リフレッシュが実行される場合には、リフレッシュが実行された後に外部アクセスが実行される。
【0069】
ここで、外部アクセス実行タイミング信号#EXは、上述したように、外部アクセスタイミング信号ATDのHレベルへの変化に従ってHレベルに変化する。そして、リフレッシュが実行されない場合には、外部アクセスタイミング信号ATDのLレベルへの変化により発生するアドレスラッチ信号ADLTのHレベルへの変化に従ってLレベルに変化する。このことから、外部アクセス実行タイミング信号#EXがHレベルに変化して再びLレベルに変化するまでの期間Tprは、ほぼ外部アクセスタイミング信号ATDがHレベルである期間Tatdにほぼ等しく設定されると言える。
【0070】
また、この外部アクセス実行タイミング信号#EXがHレベルに変化して再びLレベルに変化するまでの期間Tprは、前のサイクルで選択されていたワード線の非活性化が開始されて、次のサイクルで選択されるワード線の活性化が開始されるまでの期間である。この期間は、「プリチャージ時間」と呼ばれている。
【0071】
従来例で説明したように、プリチャージ時間が不足するとデータ破壊が発生する場合がある。従って、外部アクセスタイミング信号ATDがHレベルである期間Tatdは、データ破壊を防止するために必要な所望のプリチャージ時間以上となるように設定されることが好ましい。
【0072】
C2.アドレススキュー1:
図6は、外部アクセスタイミング信号ATDがアクティブ状態の期間中にアドレススキューが発生した場合における各信号のタイミングチャートである。図6は、時刻t11において外部アドレスA0〜A19(図6(b))が変化(”a”から”b”へ変化)し、これに応じて外部アクセスタイミング信号ATD(図6(c))がHレベル(アクティブ状態)に変化している期間中の時刻t12において、外部アドレスA0〜A19が変化(”b”から”c”へ変化)するようなアドレススキューの場合を示している。
【0073】
上述したように、外部アクセスタイミング信号ATDは、時刻t11における外部アドレスA0〜A19の変化に応じてHレベルに変化し、一定期間Tatdの経過後にLレベルに戻る。また、外部アクセスタイミング信号ATDがLレベルに変化すると、これに従ってアドレスラッチ信号ADLT(図6(d))がHレベルに変化する。これにより、アドレスラッチ信号ADLTがHレベルに変化する時点における外部アドレスA0〜A19、すなわち、時刻t12で発生した外部アドレスA0〜A19(=”c”)がラッチされて、ラッチアドレスADD0〜ADD19として出力され、確定したアドレスとして利用される。すなわち、時刻t11で発生した外部アドレスA0〜A19(=”b”)は無視されて、時刻t12で発生した外部アドレスA0〜A19(=”c”)が確定したアドレスとして利用される。
【0074】
また、外部アクセス実行タイミング信号#EXも、アドレスラッチ信号ADLTのHレベルへの変化に従ってLレベルに変化する。外部アクセス実行タイミング信号#EXがLレベルに変化すると、これに応じてラッチアドレスADD0〜ADD19(=”c”)に対応するメモリセルが選択されて外部アクセスが開始される。
【0075】
以上説明したように、外部アクセスタイミング信号ATDがHレベルの期間Tatdの間に、アドレスの変化(アドレススキュー)が発生しても、アドレススキュー発生前の外部アドレス(本例では、”b”)はマスクされ、アドレススキュー発生後の外部アドレス(本例では”c”)がラッチされ、これにより確定されたアドレスに対応するメモリセルが選択されて外部アクセスが実行される。すなわち、外部アクセスタイミング信号ATDがHレベルである期間Tatdの間にアドレススキューが発生する場合には、これをマスクして通常動作と同様の動作とすることができる。
【0076】
ここで、アドレススキューが発生しても通常動作となるようにするという点を考えるならば、外部アクセスタイミング信号ATDがHレベルである期間、すなわち、外部アクセスタイミング信号ATDのパルス幅Tatdを、上述した所望のプリチャージ時間よりもできる限り長くすることが好ましい。しかしながら、このパルス幅Tatdが長くなるほど、外部アドレスが変化し、外部アクセス実行タイミング信号#EXがアクティブ状態に変化して、外部アクセスが開始されるまでの時間(以下、「アクセス時間」と呼ぶ)が長くなる。従って、アクセス時間の点を考えると、このパルス幅Tatdをあまり長くするのは好ましくないと言える。なお、外部アクセスタイミング信号ATDのパルス幅Tatdの設定についてはさらに後述する。
【0077】
C3.アドレススキュー2:
図7は、アドレスラッチ信号ADLTがアクティブ状態の期間中にアドレススキューが発生した場合における各信号のタイミングチャートである。図7は、時刻t21において外部アドレスA0〜A19(図7(b))が変化(”a”から”b”へ変化)し、これに応じてアドレスラッチ信号ADLTがHレベル(アクティブ状態)に変化している期間Tadlt中の時刻t22において、外部アドレスA0〜A19が変化(”b”から”c”へ変化)するようなアドレススキューの場合を示している。
【0078】
上述したように、外部アクセスタイミング信号ATDは、時刻t21における外部アドレスA0〜A19の変化に応じてHレベルに変化し、一定期間Tatdの経過後にLレベルに戻る。また、外部アクセスタイミング信号ATDがLレベルに変化すると、これに従ってアドレスラッチ信号ADLT(図7(d))がHレベルに変化する。これにより、アドレスラッチ信号ADLTがHレベルに変化する時点における外部アドレスA0〜A19、すなわち、時刻t21で発生した外部アドレスA0〜A19(=”b”)がラッチされて、ラッチアドレスADD0〜ADD19として出力され、確定したアドレスとして利用される。
【0079】
また、外部アクセス実行タイミング信号#EXは、アドレスラッチ信号ADLTのHレベルへの変化に従ってLレベルに変化する。外部アクセス実行タイミング信号#EXがLレベルに変化すると、これに応じてラッチアドレスADD0〜ADD19(=”b”)に対応するメモリセルが選択されて外部アクセスが開始される。
【0080】
時刻t22において外部アドレスA0〜A19が変化しても、外部アクセスタイミング信号ATDはこれに応じて直ちにHレベルに変化するわけではない。外部アクセスタイミング信号ATDは、アドレスラッチ信号ADLTがLレベルに変化した時点で、外部アドレスA0〜A19の変化を検出してHレベルに変化し、一定期間Tatdの経過後にLレベルに戻る。上述したように、外部アクセスタイミング信号ATDがHレベルに変化すると、外部アクセス実行タイミング信号#EXがHレベルとされて、時刻t21において発生していた外部アドレスA0〜A19(=”b”)に対応するメモリセルへの外部アクセスが終了される。
【0081】
そして、外部アクセスタイミング信号ATDがLレベルに変化すると、これに従って通常の動作と同様の動作が開始される。具体的には、アドレスラッチ信号ADLTがHレベルに変化し、時刻t22で発生した外部アドレスA0〜A19(=”c”)がラッチされて、ラッチアドレスADD0〜ADD19として出力され、確定したアドレスとして利用される。
【0082】
また、外部アクセス実行タイミング信号#EXも、アドレスラッチ信号ADLTのHレベルへの変化に従ってLレベルに変化する。外部アクセス実行タイミング信号#EXがLレベルに変化すると、これに応じてラッチアドレスADD0〜ADD19(=”c”)に対応するメモリセルが選択されて外部アクセスが開始される。
【0083】
また、リフレッシュアービタ信号ARB(図7(h))は、通常動作においては、外部アクセスタイミング信号ATDのHレベルへの変化に従って発生する。しかしながら、時刻t22における外部アドレスA0〜A19の変化のように、アドレスラッチ信号ADLTがHレベルの期間Tadltの間にアドレススキューが発生している場合には、リフレッシュアービタ信号ARBは、リフレッシュマスク信号ADLTD(図7(e))によってマスクされる。このリフレッシュマスク信号ADLTDとしては、アドレスラッチ信号ADLTを遅延した信号を利用することができる。
【0084】
ここで、図7に破線で示すように、リフレッシュアービタ信号ARB(図7(h))がマスクされないと仮定する。リフレッシュタイミング信号RFTM(図7(i))のHレベルへの変化が発生していた場合、リフレッシュアービタ信号ARBの発生に応じて、リフレッシュ要求信号RFREQ(図7(j))がHレベルに変化する。リフレッシュ要求信号RFREQがHレベルに変化すると、これに従ってリフレッシュ実行タイミング信号#RF(図7(k))がLレベルに変化し、リフレッシュが実行される。リフレッシュが実行された場合、外部アクセス実行タイミング信号#EXは、アドレスラッチ信号ADLTのLレベルへの変化に従ってLレベルに変化するわけではなく、リフレッシュの終了後、すなわち、リフレッシュ実行タイミング信号#RFがHレベルに変化すると、これに従ってLレベルに変化することになる。
【0085】
従って、上記のようなアドレススキューが発生した場合において、リフレッシュアービタ信号ARBが発生してリフレッシュが実行される場合のアクセス時間は、図5で説明した通常動作において、リフレッシュが実行される場合のアクセス時間に比べて、アドレススキューの発生前の外部アクセスが実行される期間Texを待つ分だけ長くなる。
【0086】
しかしながら、本例のメモリチップ10は、以下に説明する3つの対応により、上述のようなアドレススキューの発生によって長くなってしまうアクセス時間の短縮化が図られている。
【0087】
(1)第1の対応
上述のようなアドレススキューが発生した場合、リフレッシュアービタ信号ARBをマスクすることとしている。これにより、仮にリフレッシュタイミング信号RFTMのHレベルへの変化が発生していた場合でも、リフレッシュ要求信号RFREQはHレベルとはならず、リフレッシュ実行タイミング信号#RFもLレベルとはならない。これにより、上述したように、アドレスラッチ信号ADLTがHレベルの期間Tadltの間に、外部アドレスA0〜A19が変化するようなアドレススキューが発生している場合には、リフレッシュは実行されず、外部アクセスタイミング信号ATDの発生に応じて外部アクセスが実行される。従って、リフレッシュが実行されない分だけアクセス時間を短縮することが可能である。
【0088】
(2)第2の対応
上述したように、アドレスラッチ信号ADLTがHレベルの期間Tadltの間に、外部アドレスA0〜A19が変化するようなアドレススキューが発生している場合には、この期間Tadltにほぼ等しい期間Texの間、外部アクセス実行タイミング信号#EXがLレベルとなって、アドレススキュー発生前の外部アドレスA0〜A19(=”b”)に対応するメモリセルの外部アクセスが開始されてしまう。
【0089】
従来例で説明したように、外部アクセスが開始されて、選択されたアドレスに対応するワード線が活性化される場合の活性化時間が不十分であるとデータ破壊が発生する場合がある。従って、アドレススキュー発生前の外部アドレスA0〜A19(=”b”)に対応するメモリセルの外部アクセスが実行される期間Tex、すなわち、アドレスラッチ信号ADLTがHレベルの期間Tadltは、データ破壊を防止するために必要な所望の活性化時間以上となるように設定されることが好ましい。こうすれば、アドレスラッチ信号ADLTがHレベルの期間Tadltの間に、外部アドレスA0〜A19が変化するようなアドレススキューが発生しても、データ破壊を防止することができる。
【0090】
また、アドレスラッチ信号ADLTがHレベルの期間Tadltは長ければ長いほど、この間に発生したアドレススキューによるデータ破壊を防止することが可能となる。
【0091】
しかしながら、アドレスラッチ信号ADLTがHレベルの期間Tadltが長くなるほど、外部アクセス実行タイミング信号#EXがLレベルに変化する時間が遅くなって、時刻t22で発生した外部アドレスA0〜A19(=”c”)に対するアクセス時間が長くなることになる。
【0092】
そこで、上述したアドレスラッチ信号ADLTがHレベルの期間Tadltの間に、外部アドレスA0〜A19が変化するようなアドレススキューが発生した場合のアクセス時間の短縮化を図るために、アドレスラッチ信号ADLTがHレベルである期間、すなわち、アドレスラッチ信号ADLTのパルス幅Tadltは、所望の活性化時間にほぼ等しい時間に設定されている。なお、「所望の活性化時間にほぼ等しい時間」とは、所望の活性化時間よりも短くならない範囲で可能な限り短い時間を意味しており、理想的には所望の活性化時間に等しい時間である。
【0093】
これにより、アドレススキュー発生までの外部アドレスに対する外部アクセスに必要な時間を最小化することができるので、可能な限りアクセス時間を短縮することが可能である。
【0094】
(3)第3の対応:
アドレススキュー発生前の外部アドレスA0〜A19(=”b”)に対する外部アクセスの期間Texの終了により外部アクセス実行タイミング信号#EXがHレベルに変化した後、再びLレベルに変化して、アドレススキュー発生後の外部アドレスA0〜A19(=”c”)に対する外部アクセスが開始されるまでの期間Tpr、すなわち、外部アクセスタイミング信号ATDがHレベルである期間Tatdは、上述したように、データ破壊を防止するために必要な所望のプリチャージ時間以上となるように設定されることが好ましい。
【0095】
また、上述したように、外部アクセスタイミング信号ATDがHレベルである期間、すなわち、外部アクセスタイミング信号ATDのパルス幅Tadltは長ければ長いほど、この間に発生したアドレススキューによるデータ破壊を防止することが可能となる。
【0096】
しかしながら、外部アクセスタイミング信号ATDがHレベルである期間Tatdが長くなるほど、外部アクセス実行タイミング信号#EXがLレベルに変化する時間が遅くなる。このため、時刻t22で発生した外部アドレスA0〜A19(=”c”)に対するアクセス時間が長くなることになる。
【0097】
そこで、上述したアドレスラッチ信号ADLTがHレベルの期間Tadltの間に、外部アドレスA0〜A19が変化するようなアドレススキューが発生した場合のアクセス時間の短縮化を図るために、外部アクセスタイミング信号ATDがHレベルである期間、すなわち、外部アクセスタイミング信号ATDのパルス幅Tatdは、所望のプリチャージ時間にほぼ等しい時間に設定されることが好ましい。なお、「所望のプリチャージ時間にほぼ等しい時間」とは、所望のプリチャージ時間よりも短くならない範囲で可能な限り短い時間を意味しており、理想的には所望のプリチャージ時間に等しい時間である。
【0098】
これにより、アドレススキュー発生までの外部アドレスに対する外部アクセスに必要な時間を最小化することができるので、可能な限りアクセス時間を短縮することが可能である。
【0099】
C4.アドレススキュー3:
アドレスラッチ信号ADLTが非アクティブ状態に変化した後にアドレススキューが発生する場合は、通常のアドレススキューが発生しない場合(通常動作)と同様の動作となる。
【0100】
以上説明したように、本例のメモリチップ10は、アドレススキューフリーとすることができる。また、アドレスラッチ信号ADLTがアクティブ状態である期間、すなわち、アドレスがラッチされている期間の間にアドレススキューが発生した場合は、既にリフレッシュタイミング信号RFTMが発生していたとしても、リフレッシュを実行させないようにすることができる。これにより、アドレススキューが発生しない場合におけるアクセス時間よりも、アドレススキューが発生した場合のアクセス時間が長くなってしまうことを防止することができる。
【0101】
D.電子機器への適用例:
図8は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機700は、本体部710と、蓋部720とを備えている。本体部710には、キーボード712と、液晶表示部714と、受話部716と、本体アンテナ部718とが設けられている。また、蓋部720には、送話部722が設けられている。
【0102】
図9は、図8の携帯電話機700の電気的構成を示すブロック図である。CPU730には、バスラインを介して、キーボード712と、液晶表示部714を駆動するためのLCDドライバ732と、SRAM740と、VSRAM742と、EEPROM744とが接続されている。
【0103】
SRAM740は、例えば高速なキャッシュメモリとして利用される。また、VSRAM742は、例えば画像処理用の作業メモリとして利用される。このVSRAM742(擬似SRAMあるいは仮想SRAMと呼ばれる)としては、上述したメモリチップ10を採用することができる。EEPROM744は、携帯電話機700の各種の設定値を格納するために利用される。
【0104】
携帯電話機700の動作を一時的に停止させるときには、VSRAM742をスヌーズ状態に維持しておくことができる。こうすれば、VSRAM742が内部リフレッシュを自動的に行うので、VSRAM742内のデータを消失させずに保持しておくことが可能である。特に、本実施例のメモリチップ10は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。
【0105】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である。
【図面の簡単な説明】
【図1】本発明の半導体メモリ装置の一実施例としてのメモリチップ10の端子構成を示す説明図である。
【図2】チップセレクト信号#CSの信号レベルに応じたメモリチップ10の動作状態の区分を示す説明図である。
【図3】メモリチップ10の動作の概要を示すタイミングチャートである。
【図4】メモリチップ10の内部構成を示すブロック図である。
【図5】アドレススキューが発生していない場合における各信号のタイミングチャートである。
【図6】外部アクセスタイミング信号ATDがアクティブ状態の期間中にアドレススキューが発生した場合における各信号のタイミングチャートである。
【図7】アドレスラッチ信号ADLTがアクティブ状態の期間中にアドレススキューが発生した場合における各信号のタイミングチャートである。
【図8】本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。
【図9】図8の携帯電話機700の電気的構成を示すブロック図である。
【符号の説明】
10…メモリチップ
20…入出力バッファ
30…メモリセルアレイ
40…アドレスバッファ
42…アドレスラッチ&アドレス遷移検出回路
50…行デコーダ
60…列デコーダ
70…外部アクセスタイミング信号発生回路(ATD信号発生回路)
80…アドレスラッチ信号発生回路
90…外部アクセスコントローラ
92…R/W信号発生回路
94…外部アクセス実行タイミング信号発生回路
100…リフレッシュコントローラ
110…リフレッシュタイマ
112…リフレッシュ要求信号発生回路
112a…リフレッシュアービタ回路
114…リフレッシュアドレス発生回路
116…リフレッシュ実行タイミング信号発生回路
700…携帯電話機
710…本体部
720…蓋部
722…送話部
712…キーボード
714…液晶表示部
716…受話部
718…本体アンテナ部
730…CPU
732…LCDドライバ
740…SRAM
742…VSRAM
744…EEPROM
Claims (2)
- ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置であって、
外部装置からのアクセス動作の基準となる外部アクセスタイミング信号として、前記外部装置から供給される外部アドレスの変化に応じてアクティブ状態に変化する信号を出力する外部アクセスタイミング信号発生部と、
前記外部アドレスのラッチタイミングを示すアドレスラッチ信号として、前記外部アクセスタイミング信号が非アクティブ状態へ変化するタイミングに従ってアクティブ状態に変化する信号を出力するアドレスラッチ信号発生部と、
前記メモリセルアレイへのリフレッシュ動作の実行タイミングの基準となるリフレッシュタイミング信号を発生するとともに、前記外部アクセスタイミング信号がアクティブ状態に変化するタイミングに従ってアクティブ状態に変化する信号であって、前記アドレスラッチ信号がアクティブ状態である期間中に前記外部アドレスの変化が発生して前記外部アクセスタイミング信号がアクティブ状態に変化する場合にはアクティブ状態に変化しないリフレッシュアービタ信号を発生し、前記リフレッシュタイミング信号が発生した後に前記リフレッシュアービタ信号がアクティブ状態に変化すると、これに応じてアクティブ状態に変化するリフレッシュ実行タイミング信号を出力するリフレッシュ制御部と、
前記アドレスラッチ信号がアクティブ状態に変化するタイミングに少なくとも従ってアクティブ状態に変化した後、次に、前記外部アクセスタイミング信号がアクティブ状態に変化するタイミングに従って非アクティブ状態に変化する信号を、前記メモリセルアレイへのアクセス動作の実行タイミングを示す外部アクセス実行タイミング信号として出力する外部アクセス制御部と、を備え、
前記アドレスラッチ信号のアクティブ期間は、前記外部装置から供給される外部アドレスに対応するメモリセルをアクセスするために、前記メモリセルアレイ内に含まれる複数のワード線の中から選択された1本のワード線が活性化される時間として所望される活性化時間にほぼ等しく設定され、
前記外部アクセスタイミング信号のアクティブ期間は、前記複数のワード線の中から選択されていた1本の前記ワード線の非活性化を開始した後、いずれか1本の前記ワード線の活性化を開始するまでの時間として所望されるプリチャージ時間にほぼ等しく設定されることを特徴とする半導体メモリ装置。 - 請求項1記載の半導体メモリ装置であって、
前記リフレッシュ制御部は、
前記リフレッシュタイミング信号を出力するリフレッシュタイマと、
前記リフレッシュアービタ信号を出力するリフレッシュアービタ部を含み、前記リフレッシュタイミング信号がアクティブ状態に変化した後に前記リフレッシュアービタ信号がアクティブ状態に変化するタイミングに従ってアクティブ状態に変化するリフレッシュ要求信号を出力するリフレッシュ要求信号発生部と、
前記リフレッシュ要求信号がアクティブ状態へ変化するタイミングに従ってアクティブ状態に変化する前記リフレッシュ実行信号を出力するリフレッシュ実行タイミング信号発生部と、を備える、半導体メモリ装置。
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