KR100472996B1 - 리프레쉬 회로를 갖는 반도체 기억 장치 - Google Patents

리프레쉬 회로를 갖는 반도체 기억 장치 Download PDF

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Abstract

리프레쉬 회로(40)는 리프레쉬 동작의 실행을 지령하는 리프레시 지령 신호 /REFE를 출력한다. 리프레쉬 회로(40)는 리프레쉬 지령 신호 /REFE를 활성화시키는 지령 신호 활성화 회로(50)와 활성화된 리프레쉬 지령 신호 /REFE를 출력할지 여부를 판정하는 판정 회로(60)를 포함한다. 판정 회로(60)는 반도체 기억 장치가 대기(standby) 상태일 때에 리프레쉬 지령 신호 /REFE를 출력한다고 판정한다. 이 때문에, 이 반도체 기억 장치는 안정한 리프레쉬 동작이 가능하다.

Description

리프레쉬 회로를 갖는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING REFRESH CIRCUIT}
본 발명은 반도체 기억 장치에 관한 것으로, 더 상세하게는 외부로부터의 입력 신호에 의존하지 않고 리프레쉬 동작을 행하는 것이 가능한 다이나믹형 반도체 기억 장치(이하, 완전 히든 리프레쉬 기능 부가 DRAM(complete-hidden-refresh-function-included DRAM)이라 함)에 관한 것이다.
휴대 전화 등의 휴대단말에 있어서는, 외부 클럭의 공급이 필요없는 비동기의 범용 스태틱형 반도체 기억 장치(이하, SRAM이라 함)가 널리 채용되어 있다. SRAM은 리프레쉬 동작이 불필요한 것이므로, 리프레쉬중의 메모리로의 액세스를 리프레쉬 사이클이 종료될 때까지 대기하는 제어 등의 복잡한 제어가 불필요하다. 따라서, SRAM을 이용하면, 시스템 구성의 간략화가 가능하여, SRAM은 휴대단말에서의 사용에 적합하였다.
그러나, 최근에는 휴대단말의 기능이 대폭 향상해 오고 있고, 휴대단말에서도 대용량의 메모리 기능이 필요하게 되어 오고 있다. SRAM의 메모리 셀 사이즈는 다이나믹형 반도체 기억 장치(이하, DRAM이라 함)의 메모리 셀 사이즈와 비교하여 10배 정도이므로, SRAM에서는, 대용량 메모리로 되면, 칩의 가격이 대폭 상승하여, 그 결과 휴대단말의 가격이 상승해 버린다. 따라서, 메모리의 단위 비트당 비용이 낮은 DRAM을 SRAM 대신에 휴대단말에 사용할 방안이 생겨나게 되었다.
그러나, DRAM에는, 리프레쉬 동작을 행하기 위한 복잡한 메모리 제어가 필요하다. 따라서, 지금까지 SRAM을 메모리로 해서 시스템을 설계해 온 휴대단말 메이커에 있어서, DRAM을 SRAM의 대체 메모리로서 채용하는 것은 용이하지 않다.
이상으로부터, 메모리 자체는 DRAM이지만 외부적으로는 SRAM으로서 동작하는 새로운 반도체 기억 장치의 개발이 각 반도체 메이커에 의해 부단히 행하여지기 시작했다. 이 새로운 반도체 기억 장치에 관해서는, KAZUHIRO SAWADA, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.23, NO1, FEBRUARY 1998, P12-19에서 보고되어 있다.
이 새로운 반도체 기억 장치는, 내부의 메모리 셀은 DRAM에 있어서의 메모리 셀과 동일한 것을 사용한다. 한편, 이 반도체 기억 장치에 입력되는 제어 신호나 어드레스 신호 등의 외부 인터페이스는 SRAM과 동일하다. 또한, 이 새로운 반도체 기억 장치의 리프레쉬 동작은, 종래의 DRAM의 리프레쉬 동작 또는 셀프 리프레쉬 동작과 같이 외부로부터의 신호에 의해 제어되는 것이 아니라, 반도체 기억 장치 내부의 리프레쉬 회로로부터 주기적으로 출력되는 리프레쉬 지령 신호 /REFE에 근거하여 행하여진다. 리프레쉬 회로는 링 발진기인 타이머 회로를 포함하고, 리프레쉬 회로는 타이머 회로에 의해 주기적으로 출력되는 사이클 신호 /Refcyc에 응답하여 리프레쉬 지령 신호 /REFE를 출력한다. 타이머 회로는 항상 사이클 신호 /Refcyc를 출력하기 때문에, 이 새로운 반도체 기억 장치는, 판독 동작 또는 기입 동작을 실행할 수 있는 동작 상태일 때에도, 대기 상태일 때에도 주기적으로 리프레쉬 동작을 실행한다.
이상 설명한 이 새로운 반도체 기억 장치를 그 기능에 근거하여, 완전 히든 리프레쉬 기능 부가 DRAM이라 부른다. 이 완전 히든 리프레쉬 기능 부가 DRAM의 개발에 의해, 휴대단말의 고기능화로의 대응이 가능해지고 있다.
그러나, 완전 히든 리프레쉬 기능 부가 DRAM에서는, 동작 상태에서도 대기 상태에서도 리프레쉬 동작이 실시되기 때문에, 리프레쉬 지령 신호 /REFE와 기입 또는 판독 동작의 요구 신호가 동일한 타이밍에서 활성화된 경우, 오동작을 야기시킨다.
도 8은 종래의 완전 히든 리프레쉬 기능 부가 DRAM에서 오동작이 발생되는 경우의 타이밍차트이다.
도 8을 참조하면, 칩 인에이블 신호 /CE는 외부로부터 입력되는 제어 신호이다. 칩 인에이블 신호 /CE가 활성 상태인 경우는, 완전 히든 리프레쉬 기능 부가 DRAM이 동작 상태로 되고, 칩 인에이블 신호 /CE가 비활성 상태인 경우에는 완전 히든 리프레쉬 기능 부가 DRAM이 대기 상태로 된다.
도 8에 나타낸 타이밍차트에 있어서, 시각 t4까지는 칩 인에이블 신호 /CE가 비활성 상태(H 레벨)이므로, 완전 히든 리프레쉬 기능 부가 DRAM은 대기 상태로 되어 있다. 이러한 대기 상태에서 시각 t1, t3에서는 사이클 신호 /Refcyc의 활성화에 응답하여 리프레쉬 지령 신호 /REFE가 활성화되어, 리프레쉬 동작이 행하여진다. 한편, 사이클 신호 /Refcyc가 비활성 상태인 시각 t2에서는 리프레쉬 지령 신호 /REFE가 비활성 상태이기 때문에, 완전 히든 리프레쉬 기능 부가 DRAM은 리프레쉬 동작을 실시하지 않는다.
계속해서, 시각 t4에서 칩 인에이블 신호 /CE가 활성 상태(L 레벨)로 되었을 때, 완전 히든 리프레쉬 기능 부가 DRAM은 동작 상태로 된다.
따라서, 시각 t5와 같이 리프레쉬 지령 신호 /REFE가 활성화되었을 때에, 외부로부터 기입 또는 판독 동작을 요구하는 신호가 입력되는 경우가 발생한다. 이러한 경우에, 완전 히든 리프레쉬 기능 부가 DRAM은 오동작을 행한다.
이러한 오동작의 발생을 방지하기 위해서, 종래의 완전 히든 리프레쉬 기능 부가 DRAM에서는 중재(arbitration) 회로를 설치하고 있다.
중재 회로는 동기 신호인 리프레쉬 지령 신호 /REFE와 외부로부터 입력되는 기입 또는 판독 동작의 요구 신호를 비교하여 그 동작 순서를 조정하는 회로이다. 구체적으로는, 리프레쉬 지령 신호 /REFE와 기입 또는 판독 동작의 요구 신호가 동일한 타이밍에서 활성화된 경우, 중재 회로는 보다 빠르게 활성화한 신호의 동작을 먼저 실행시키고, 그 후에 다른쪽 신호의 동작을 실행시키도록 조정한다.
이것에 의해 리프레쉬 지령 신호 /REFE와 기입 또는 판독 동작의 요구 신호가 동일한 타이밍에서 활성화된 경우에도, 완전 히든 리프레쉬 기능 부가 DRAM의 오동작을 소정 정도 방지할 수 있다.
그러나, 중재 회로가 리프레쉬 동작 이후에 기입 또는 판독 동작을 실시하도록 조정한 경우, 액세스 속도가 대폭 지연될 확률이 높아진다. 또한, 리프레쉬 지령 신호 /REFE와 기입 또는 판독 동작의 요구 신호가 완전히 동일한 타이밍에서 활성화된 경우에는, 중재 회로에 의해 조정할 수 없게 된다.
이상의 문제점에 의해, 종래의 완전 히든 리프레쉬 기능 부가 DRAM에서는 리프레쉬 동작의 안정성을 확보하는 것이 곤란하다.
본 발명의 목적은, 데이터의 판독 및 기입을 실행할 수 있는 동작 상태와, 데이터를 유지하는 대기 상태를 갖는 반도체 기억 장치에 있어서, 리프레쉬 동작의 안정성을 확보할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명에 따른 반도체 기억 장치는, 데이터의 판독 동작 및 기입 동작을 실행할 수 있는 동작 상태와, 데이터를 유지하는 대기 상태를 갖는 반도체 기억 장치로서, 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 복수의 메모리 셀이 유지하는 데이터를 외부로부터의 명령없이도 리프레쉬하는 완전 히든 리프레쉬 수단을 포함하고, 완전 히든 리프레쉬 수단은 반도체 기억 장치의 상태에 따라 리프레쉬 동작을 실행한다.
바람직하게는, 완전 히든 리프레쉬 수단은 반도체 기억 장치가 대기 상태일 때에 리프레쉬 동작을 실행한다.
따라서, 상기 반도체 기억 장치에서는 리프레쉬 동작과 기입 또는 판독 동작이 동일한 타이밍에서 실행되는 일은 없다.
바람직하게는, 완전 히든 리프레쉬 수단은 반도체 기억 장치가 판독 동작을 종료한 후에 리프레쉬 동작을 실행한다.
바람직하게는, 완전 히든 리프레쉬 수단은 반도체 기억 장치가 기입 동작을 종료한 후에 리프레쉬 동작을 실행한다.
따라서, 상기 반도체 기억 장치에서는 판독 동작 또는 기입 동작 중에 리프레쉬 동작이 실행되는 일은 없다.
더 바람직하게는, 완전 히든 리프레쉬 수단은, 리프레쉬 동작의 실행을 지령하는 리프레쉬 지령 신호를 출력하는 리프레쉬 회로와, 리프레쉬 지령 신호에 응답하여 리프레쉬 동작을 실행하기 위한 제어 회로를 포함하고, 리프레쉬 회로는, 복수의 메모리 셀이 유지하는 데이터를 리프레쉬하기 위해 필요한 시간 간격에서, 사이클 신호를 출력하는 타이머 회로와, 사이클 신호에 응답하여 리프레쉬 지령 신호를 활성화하는 지령 신호 활성화 회로와, 활성화된 리프레쉬 지령 신호를 출력할지 여부를 판정하는 판정 회로를 포함한다.
더 바람직하게는, 판정 회로는 반도체 기억 장치가 대기 상태일 때 활성화된 리프레쉬 지령 신호를 출력한다고 판정한다.
따라서, 상기 반도체 기억 장치에서는 리프레쉬 동작과 기입, 판독 동작이 동일한 타이밍에서 실행되는 일은 없다.
더 바람직하게는, 판정 회로는, 반도체 기억 장치가 판독 동작을 종료한 후, 활성화된 리프레쉬 지령 신호를 출력한다고 판정한다.
더 바람직하게는, 판정 회로는, 반도체 기억 장치가 기입 동작을 종료한 후, 활성화된 리프레쉬 지령 신호를 출력한다고 판정한다.
따라서, 상기 반도체 기억 장치에서는 기입 동작 또는 판독 동작의 종료 후에 리프레쉬 동작이 실행되기 때문에, 기입 동작 또는 판독 동작과 리프레쉬 동작이 동일한 타이밍에서 행하여지는 일은 없다. 따라서, 안정한 리프레쉬 동작의 실시가 가능하다.
본 발명에 의해, 완전 히든 리프레쉬 기능을 갖는 반도체 기억 장치에 있어서, 리프레쉬 동작과 판독 동작 또는 기입 동작이 동일 타이밍에서 실시되는 것을 방지할 수 있다. 따라서, 판독 동작 또는 기입 동작에서의 액세스 지연이 발생할 가능성이 저하된다. 또한, 리프레쉬 동작의 안정성을 실현할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다. 또, 도면중 동일 또는 상당 부분에는 동일 부호를 부여하고, 그 설명은 반복하지 않는다.
(실시예 1)
도 1은 본 발명의 실시예 1에 있어서의 완전 히든 리프레쉬 기능 부가 DRAM의 전체 구성도이다.
도 1을 참조하면, 완전 히든 리프레쉬 기능 부가 DRAM(1)은, 제어 신호인 칩 인에이블 신호 /CE, 출력 인에이블 신호 /OE, 기입 인에이블 신호 /WE, 제어 신호 /LB 및 제어 신호 /UB를 수신하는 입력 단자군(10)과, 데이터 신호 DQ0∼DQ7이 입출력되는 단자군(11)과, 데이터 신호 DQ8∼DQ15가 입출력되는 단자군(12)과, 어드레스 신호 A0∼Am(m은 1 이상의 자연수)이 입력되는 단자군(15)과, 어드레스 신호 Am+1∼An(n은 1 이상의 자연수)이 입력되는 단자군(16)과, 전원 전압 VCC이 인가되는 전원 단자(13)와, 접지 전압 GND가 인가되는 접지 단자(14)를 포함한다.
칩 인에이블 신호 /CE는 완전 히든 리프레쉬 기능 부가 DRAM을 동작 상태로 하기 위한 신호이다. 출력 인에이블 신호 /OE는 완전 히든 리프레쉬 기능 부가 DRAM을 판독 동작 모드로 설정하고 또한 출력 버퍼를 활성화시키는 신호이다. 기입 인에이블 신호 /WE는 완전 히든 리프레쉬 기능 부가 DRAM을 기입 동작 모드로 설정하는 신호이다. 제어 신호 /LB는 하위(Lower bit)측의 데이터 단자군(11)에 대해 데이터의 입출력을 행하는 것을 선택하기 위한 신호이다. 제어 신호 /UB는 상위(Upper bit)측의 데이터 단자군(12)에 대해 데이터의 입출력을 행하는 것을 선택하기 위한 신호이다.
완전 히든 리프레쉬 기능 부가 DRAM은, 단자군(11)으로부터 입력되는 제어 신호에 응답하여 기입 동작 모드나 판독 동작 모드 등의 완전 히든 리프레쉬 기능 부가 DRAM의 소정의 동작 모드에 상당하는 제어 클럭을 각 블럭에 대해 출력하는 제어 회로(20)와, 제어 회로(20)의 출력에 따라 어드레스 신호 A0∼Am을 수신하여 내부에 전달하는 열 어드레스 버퍼(21)와, 제어 회로(20)의 출력에 따라 어드레스 신호 Am+1∼An을 수신하여 내부에 전달하는 행 어드레스 버퍼(22)를 더 포함한다.
완전 히든 리프레쉬 기능 부가 DRAM은, 열 어드레스 버퍼(21)가 출력하는 내부 어드레스 신호를 제어 회로(20)의 출력에 따라 수신하여 열 어드레스의 지정을 행하는 열 디코더(23)와, 행 어드레스 버퍼(22)가 출력하는 내부 어드레스 신호를 제어 회로(20)의 출력에 따라 수신하여 행 어드레스의 지정을 행하는 행 디코더(24)와, 매트릭스 형상으로 배치되는 메모리 셀을 포함하는 메모리 셀 어레이(26)와, 메모리 셀 어레이(26)로부터의 출력을 증폭하여 판독 동작을 행하는 센스 앰프 및 입출력 제어 회로(25)를 포함한다.
완전 히든 리프레쉬 기능 부가 DRAM은, 제어 회로(20)의 출력에 따라 단자군(11)으로부터 데이터 신호 DQ0∼DQ7을 수신하여 센스 앰프 및 입출력 제어 회로(25)에 전달하는 하위 입력 버퍼(27)와, 제어 회로(20)의 출력에 따라 센스 앰프 및 입출력 제어 회로(25)로부터의 신호를 수신하여 단자군(11)으로 데이터 신호를 출력하는 하위 출력 버퍼(28)와, 제어 회로(20)의 출력에 따라 단자군(12)으로부터 데이터 신호 DQ8∼DQ15를 수신하여 센스 앰프 및 입출력 제어 회로(25)로 전달하는 상위 입력 버퍼(29)와, 제어 회로(20)의 출력에 따라 센스 앰프 및 입출력 제어 회로(25)로부터의 신호를 수신하여 단자군(12)으로 데이터 신호를 출력하는 상위 출력 버퍼(30)를 더 포함한다.
완전 히든 리프레쉬 기능 부가 DRAM은 리프레쉬 회로(40)를 더 포함한다. 리프레쉬 회로(40)는 주기적으로 활성화되는 신호인 리프레쉬 지령 신호 /REFE를 제어 회로(20)로 출력한다. 제어 회로(20)는 리프레쉬 지령 신호 /REFE를 수신하여, 리프레쉬 동작을 실시하기 위해 각 블럭으로 동작 지시 신호를 출력한다.
도 2는 도 1중의 리프레쉬 회로(40)의 회로도이다.
도 2를 참조하면, 리프레쉬 회로(40)는 지령 신호 활성화 회로(50)와, 판정 회로(60)와, NAND 게이트(41, 44)와, 인버터(42)와, 버퍼(48)와, 지연 회로(43, 49)와, 플립플롭(45)을 포함한다.
지령 신호 활성화 회로(50)는 리프레쉬 지령 신호 /REFE를 활성화시키기 위해 리프레쉬 플래그 신호 Refflag를 출력한다. 판정 회로(60)는 리프레쉬 플래그 신호 Refflag에 의해 활성화된 리프레쉬 지령 신호 /REFE를 출력할지 여부를 판정하기 위해 판정 신호 Refwin을 출력한다.
NAND 게이트(41)는 리프레쉬 플래그 신호 Refflag와 판정 신호 Refwin을 수신하여 리프레쉬 플래그 신호 Refflag와 판정 신호 Refwin의 논리곱을 연산해서, 그 연산 결과를 반전한 신호를 신호 /REFSF로서 출력한다.
인버터(42)는 NAND 게이트(41)로부터 출력된 신호 /REFSF를 수신하여 반전한 신호 φA1을 출력한다. 또한, 지연 회로(43)는 신호 /REFSF를 수신하여 일정 시간 지연시킨다.
NAND 게이트(44)는 인버터(42)의 출력 신호 φA1과 지연 회로(43)의 출력 신호를 수신하여 신호 φA1과 지연 회로(43)의 출력 신호의 논리곱을 연산해서, 그 연산 결과를 반전한 신호 /REFS를 출력한다.
플립플롭(45)은 NAND 게이트(46 및 47)로 구성된다. NAND 게이트(46)는 신호 /REFS와 NAND 게이트(47)로부터 출력된 출력 신호 φA3을 수신하여 신호 /REFS와 신호 φA3의 논리곱을 연산해서, 그 연산 결과를 반전한 신호 φA2를 출력한다. NAND 게이트(47)는 NAND 게이트(46)로부터 출력된 신호 φA2와 지연 회로(49)로부터 출력된 신호 φA4를 수신하여 신호 A2와 신호 A4의 논리곱을 연산해서, 그 연산 결과를 반전한 신호를 리프레쉬 지령 신호 /REFE로서 출력한다.
지연 회로(49)는 플립플롭(45)으로부터 출력된 리프레쉬 지령 신호 /REFE를 수신하여 일정 시간 지연시킨 신호 φA4를 출력한다.
버퍼(48)는 신호 φA3을 수신하여 리프레쉬 지령 신호 /REFE를 출력한다.
도 3은 도 2중의 지령 신호 활성화 회로(50)의 회로도이다.
도 3을 참조하면, 지령 신호 활성화 회로(50)는, 링 발진기로 구성되고 주기적으로 활성화된 사이클 신호 /Refcyc를 출력하는 타이머 회로(51)와, 플립플롭(52)과, NAND 게이트(55)와, 인버터(56 및 57)와, 지연 회로(58)를 포함한다.
플립플롭(52)은 NAND 게이트(53 및 54)로 구성된다. NAND 게이트(53)는 사이클 신호 /Refcyc와 NAND 게이트(54)의 출력 신호 φA11을 수신하여 사이클 신호 /Refcyc와 신호 φA11의 논리곱을 연산해서, 그 연산 결과를 반전한 신호 φA10을 출력한다. 또한, NAND 게이트(54)는 NAND 게이트(53)로부터 출력된 출력 신호 φA10과 NAND 게이트(55)로부터 출력된 출력 신호 φA12를 수신하여 신호 φA10과 신호 φA12의 논리곱을 연산해서, 그 연산 결과를 반전한 신호 φA11을 출력한다.
인버터(56)는 플립플롭(52)으로부터 출력된 신호 φA1l을 수신하여 반전해서, 반전한 신호를 리프레쉬 플래그 신호 Refflag로서 출력한다.
인버터(57)는 리프레쉬 지령 신호 /REFE를 수신하여 반전시킨다. 또한, 지연 회로(58)는 인버터(57)에 의해 반전된 리프레쉬 지령 신호 /REFE를 수신하고, 반전된 리프레쉬 지령 신호 /REFE를 일정 시간 지연시킨 신호 φA13을 출력한다.
NAND 게이트(55)는 리프레쉬 지령 신호 /REFE와 지연 회로(58)로부터 출력된 신호 φA13을 수신하여 리프레쉬 지령 신호 /REFE와 신호 φA13과 논리곱을 연산해서, 그 연산 결과를 반전한 신호 φA12를 출력한다.
도 4는 도 2중의 판정 회로(60)의 회로도이다.
도 4를 참조하면, 판정 회로(60)는 버퍼 회로(61)로 구성된다. 버퍼 회로(61)는 내부 칩 인에이블 신호 int/CE를 수신하여 판정 신호 Refwin을 출력한다. 또, 제어 회로(20)는 입력 단자군(10)으로부터 입력된 칩 인에이블 신호 /CE를 수신하여 내부 칩 인에이블 신호 int/CE를 생성한다.
이상의 회로 구성을 나타내는 리프레쉬 회로(40)의 동작에 대해 설명한다.
도 5는 리프레쉬 회로(40)의 동작에 대해 나타낸 타이밍차트이다.
도 5를 참조하여, 입력 단자군(10)으로부터 입력되는 칩 인에이블 신호 /CE가 비활성 상태일 때, 판정 회로(60)는 리프레쉬 동작을 실행하는 것이 가능하다고 판정한다. 즉, 판정 회로(60)는 리프레쉬 회로(40)가 리프레쉬 지령 신호 /REFE를 출력할 수 있다고 판정한다. 따라서, 칩 인에이블 신호 /CE가 비활성 상태일 때, 판정 회로(60)로부터 출력되는 판정 신호 Refwin은 활성 상태로 된다.
여기서, 시각 t1에서 타이머 회로(51)로부터 출력되는 사이클 신호 /Refcyc가 활성화되면, 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag가 활성화된다.
따라서, 리프레쉬 회로(40) 내의 NAND 게이트(41)는 활성된 판정 신호 Refwin과 활성화된 리프레쉬 플래그 신호 Refflag를 수신하여 신호 /REFSF를 활성화시킨다. 따라서, NAND 게이트(44)는 지연 회로(43)에서 설정된 일정 시간 활성화된 신호 /REFS를 출력한다.
플립플롭(45)은 활성화된 신호 /REFS를 수신하여 지연 회로(49)에서 설정된 일정 시간 활성화된 신호 φA3을 출력한다. 버퍼(48)는 신호 φA3을 수신하여 시각 t1로부터 일정 시간 활성화된 리프레쉬 지령 신호 /REFE를 출력한다.
이상의 동작에 의해, 시각 t1에서 지령 신호 활성화 회로(50)로부터 출력된 리프레쉬 플래그 신호 Refflag가 활성화되었을 때, 판정 회로(60)는 리프레쉬 동작을 실행할 수 있다고 판정하고 있다. 즉, 시각 t1에서 판정 회로(60)는 판정 신호 Refwin을 활성 상태로 하고 있다. 따라서, 완전 히든 리프레쉬 기능 부가 DRAM이 대기 상태일 때에 리프레쉬 동작을 실행하는 것이 가능해진다.
또, 리프레쉬 회로(40)로부터 출력되는 리프레쉬 지령 신호 /REFE는 지연 회로(49)에서 설정된 일정 시간 경과 후의 시각 t2에서 비활성화된다. 이 때, 지령 신호 활성화 회로(50)내의 NAND 게이트(55)로부터 출력되는 신호 φA12는 L 레벨로 되기 때문에, 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag도 비활성화된다.
다음에, 시각 t2'일 때, 칩 인에이블 신호 /CE가 활성 상태로 된다. 이 때, 판정 회로(60)는 리프레쉬 동작을 행할 수 없다고 판정하여 판정 회로로부터 출력되는 판정 신호 Refwin을 비활성화시킨다.
다음에, 시각 t3일 때, 일정 주기로 활성 상태로 되는 사이클 신호 /Refcyc가 활성화되면, 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag도 활성화된다.
그러나, 판정 회로(60)로부터 출력되는 판정 신호 Refwin은 비활성 상태 그대로이기 때문에, NAND 게이트(44)로부터 출력되는 신호 /REFS는 비활성 상태 그대로이다. 따라서, 리프레쉬 회로(40)로부터 출력되는 리프레쉬 지령 신호 /REFE는 비활성 상태 그대로이다.
또한, 리프레쉬 지령 신호 /REFE가 비활성 상태 그대로이기 때문에, 지령 신호 활성화 회로(50) 내의 NAND 게이트(55)로부터 출력되는 신호 φA12는 H 레벨이므로, 플립플롭(52)으로부터 출력되는 출력 신호 φA11은 L 레벨 그대로이다. 그 결과, 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag는 시각 t3 이후에 활성 상태로 된다.
이상과 같이, 칩 인에이블 신호 /CE가 활성 상태인 기간 동안에는, 판정 회로(60)는 리프레쉬 동작을 실행하지 않는다고 판정한다. 또한, 리프레쉬 지령 신호 /REFE를 활성화하기 위해서 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag는, 판정 회로(60)가 리프레쉬 동작을 실행하지 않는다고 판정한 기간 동안에 활성화된 경우, 그 리프레쉬 플래그 신호 Refflag는 활성 상태를 유지한다.
계속해서, 시각 t4에서 칩 인에이블 신호 /CE가 비활성화되어, 완전 히든 리프레쉬 기능 부가 DRAM이 다시 대기 상태로 된 경우, 판정 회로(60)는 리프레쉬 동작을 실행할 수 있다고 판정하여, 그 결과, 판정 회로(60)로부터 출력되는 판정 신호 Refwin이 활성화된다.
여기서, 시각 t3 이후에 리프레쉬 플래그 신호 Refflag는 활성 상태로 되어있기 때문에, 시각 t4에서 리프레쉬 회로(40)내의 NAND 게이트(44)로부터 출력되는 신호 /REFS는 활성화되어, 지연 회로(43)에서 설정한 일정 시간 동안 활성 상태로 된다. 따라서, 리프레쉬 회로(40)로부터 출력되는 리프레쉬 지령 신호 /REFE는 지연 회로(49)에서 설정된 일정 시간 동안 활성 상태로 된다.
시각 t4로부터 지연 회로(49)에서 설정된 일정 시간이 경과한 시각 t5에서 리프레쉬 지령 신호 /REFE는 비활성화되고, 리프레쉬 지령 신호 /REFE의 비활성화에 응답하여 리프레쉬 플래그 신호 Refflag도 비활성화된다.
시각 t5 이후에서도, 리프레쉬 회로(40)는, 판정 회로(60)가 리프레쉬 동작을 실행할 수 있다고 판단한 기간 동안에, 리프레쉬 플래그 신호 Refflag가 활성화되었을 때에, 리프레쉬 플래그 신호 Refflag에 응답하여 리프레쉬 지령 신호 /REFE를 활성화시킨다.
이상의 동작에 의해, 칩 인에이블 신호 /CE가 활성 상태인 경우, 즉 완전 히든 리프레쉬 기능 부가 DRAM이 동작 상태인 경우에는, 판정 회로(60)는 리프레쉬 동작을 실행하지 않는다고 판정한다. 이것에 의해, 리프레쉬 동작 중에 외부로부터의 판독 또는 기입 동작의 요구가 입력되는 일없이, 리프레쉬 동작 종료 후에 판독 또는 기입 동작을 실행함으로써, 종래에 발생하고 있었던 액세스 지연은 발생하지 않는다. 또한, 리프레쉬 동작과 판독 또는 기입 동작이 동일한 타이밍에서 요구되는 일이 없기 때문에, 중재 회로는 필요없게 되어, 완전 히든 리프레쉬 기능 부가 DRAM의 회로의 안정성이 증대된다.
또한, 판정 회로(60)가 리프레쉬 동작을 실행하지 않는다고 판정한 기간 동안에, 타이머 회로(51)로부터 출력되는 사이클 신호 /Refcyc가 활성화되었을 때에는, 리프레쉬 플래그 신호 Refflag는 활성 상태 그대로 유지된다. 즉, 리프레쉬 동작을 대기하는 상태로 된다. 그 결과, 판정 회로(60)가 리프레쉬 동작을 실행할 수 있다고 판정했을 때에, 즉시 리프레쉬 동작을 실행하는 것이 가능해진다. 이것에 의해, 리프레쉬 사이클의 약간의 어긋남은 발생하지만, 사이클 신호 /Refcyc의 활성화에 응답하여 확실히 리프레쉬 동작을 실행하는 것이 가능해져, 리프레쉬 동작은 스킵(skip)되지 않는다.
(실시예 2)
이상 본 발명의 실시예를 설명했지만, 본 발명은 상술한 실시예에 제한되지 않고, 그 밖의 형태에서도 실시할 수 있다.
도 6은 본 발명의 실시예 2에 있어서 판정 회로(60) 대신에 이용되는 판정 회로(70)의 회로도이다.
도 6을 참조하면, 판정 회로(70)는 AND 게이트(71, 72)와, OR 게이트(73)와, 인버터(74)와, 지연 회로(75)를 포함한다.
AND 게이트(71)는 내부 판독 인에이블 신호 int/RE와 내부 기입 인에이블 신호 int/WE를 수신하여 내부 판독 인에이블 신호 int/RE와 내부 기입 인에이블 신호 int/WE의 논리곱을 연산해서, 그 연산 결과를 신호 φA20으로서 출력한다. 또, 제어 회로(20)는 입력 단자군(10)으로부터 입력되는 출력 인에이블 신호 /OE를 수신하여 내부 판독 인에이블 신호 int/RE를 생성한다. 또한, 제어 회로(20)는 입력 단자군(10)으로부터 입력되는 기입 인에이블 신호 /WE를 수신하여 내부 기입 인에이블 신호 int/WE를 생성한다.
인버터(74)는 AND 게이트(71)로부터 출력된 신호 φA20을 수신하여, 그 신호를 반전시킨다. 지연 회로(75)는 인버터(74)로부터 출력된 신호 φA20의 반전 신호를 수신하여, 일정 시간 지연시킨 신호 φA21을 출력한다.
AND 게이트(72)는 AND 게이트(71)로부터 출력된 신호 φA20과 지연 회로(75)로부터 출력된 신호 φA21을 수신하여 그 논리곱을 연산해서, 그 연산 결과를 신호 φA22로서 출력한다.
OR 게이트(73)는 AND 게이트(72)로부터 출력된 신호 φA22와 내부 칩 인에이블 신호 int/CE를 수신하여 그 논리합을 연산해서, 그 연산 결과를 판정 신호 Refwin으로서 출력한다. 또, 제어 회로(20)는 입력 단자군(10)으로부터 입력된 칩 인에이블 신호 /CE를 수신하여 내부 칩 인에이블 신호 int/CE를 생성한다.
이상의 회로 구성을 나타내는 판정 회로(70)를 포함하는 리프레쉬 회로(40)의 동작에 대해 설명한다.
도 7은 판정 회로(70)를 포함하는 리프레쉬 회로(40)의 동작을 나타내는 타이밍차트이다.
도 7을 참조하면, 시각 t1에서 칩 인에이블 신호 /CE가 활성 상태로 된다. 이 때, 완전 히든 리프레쉬 기능 부가 DRAM은 동작 상태로 된다. 시각 t1에서는, 내부 판독 인에이블 신호 int/RE 또는 내부 기입 인에이블 신호 int/WE는 비활성 상태이기 때문에, 판정 회로(70)내의 AND 게이트(72)로부터 출력되는 신호 φA22는 L 레벨로 된다. 따라서, 판정 회로(70)내의 OR 게이트(73)로부터 출력되는 판정 신호 Refwin은 비활성화된다.
계속해서, 시각 t2에서 내부 판독 인에이블 신호 int/RE 또는 내부 기입 인에이블 신호 int/WE가 활성화되어, 판독 또는 기입 동작이 실행된다. 이 때, 판정 회로(70)내의 AND 게이트(71)로부터 출력되는 신호 φA20은 L 레벨로 된다. 또한, 지연 회로(75)로부터 출력되는 신호 φA21은 H 레벨이다. 따라서, AND 게이트(72)로부터 출력되는 신호 φA22는 L 레벨로 된다. 따라서, OR 게이트(73)로부터 출력되는 판정 신호 Refwin은 비활성 상태를 유지한다.
계속해서, 시각 t3에서 내부 판독 인에이블 신호 int/RE 또는 내부 기입 인에이블 신호 int/WE가 비활성화되어, 판독 또는 기입 동작이 종료된다. 이 때, 판정 회로(70)내의 AND 게이트(71)로부터 출력되는 신호 φA20은 H 레벨로 된다. 또한, 지연 회로(75)로부터 출력되는 신호 φA21은 시각 t3 이후 일정 시간 Δt 동안 H 레벨 그대로 유지된다. 따라서, AND 게이트(72)로부터 출력된 신호 φA22는 시각 t3으로부터 일정 시간 Δt 기간 동안 H 레벨로 된다. 따라서, OR 게이트(73)로부터 출력되는 판정 신호 Refwin은 시각 t3 이후 일정 시간 Δt 동안 활성 상태를 유지한다. 이상의 동작에 의해, 판정 회로(70)는 판독 동작 또는 기입 동작이 종료된 후에 일정 시간 Δt에서 리프레쉬 동작을 실행할 수 있다고 판정한다.
시각 t3에서는 판정 신호 Refwin은 활성화되지만, 사이클 신호 /Refcyc는 비활성 상태이다. 따라서, 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag도 비활성 상태이다. 따라서, 시각 t3에서 리프레쉬 회로(40)로부터 출력되는 리프레쉬 지령 신호 /REFE는 비활성 상태이다.
계속해서, 시각 t4에서 사이클 신호 /Refcyc가 활성화되었을 때, 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag는 활성 상태로 된다. 이 때, 판정 회로(70)로부터 출력되는 판정 신호 Refwin은 비활성 상태이다. 따라서, 리프레쉬 회로(40)로부터 출력되는 리프레쉬 지령 신호 /REFE는 비활성 상태를 유지한다. 또한, 시각 t4 이후에서 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag는 활성 상태를 유지한다.
계속해서, 시각 t5에서 다시 판독 또는 기입 동작이 개시되고, 시각 t6에서 판독 또는 기입 동작이 종료되었을 때, 시각 t6에서 판정 회로(70)로부터 출력되는 판정 신호 Refwin은, 시각 t4인 때와 마찬가지로, 시각 t6 이후 일정 시간 Δt 동안 활성 상태로 된다.
이 때, 리프레쉬 플래그 신호 Refflag는 시각 t4 이후 활성 상태를 유지하고 있다. 따라서, 리프레쉬 회로(40)내의 NAND 게이트(44)로부터 출력되는 신호 /REFS는 지연 회로(43)에 의해 설정된 일정 시간 동안 활성 상태로 된다. 따라서, 리프레쉬 회로(40)로부터 출력되는 리프레쉬 지령 신호 /REFE는 시각 t6 이후 지연 회로(49)에 의해 설정된 일정 시간내에서 활성 상태로 된다. 따라서, 리프레쉬 동작이 실행된다. 또, 시각 t7에서 리프레쉬 지령 신호 /REFE가 비활성화되면, 이것에 응답하여 리프레쉬 플래그 신호 Refflag도 비활성화된다.
이상의 동작에 의해, 판정 회로(70)는 판독 동작 또는 기입 동작의 종료 후 일정 기간 동안에 리프레쉬 동작을 실시할 수 있다고 판정한다. 따라서, 판정 회로(70)가 리프레쉬 동작을 실시할 수 있다고 판단했을 때, 리프레쉬 플래그 신호 Refflag가 활성 상태이면, 리프레쉬 지령 신호 /REFE가 활성화된다. 즉, 본 발명의 실시예 2에 있어서의 반도체 기억 장치는 기입 동작 또는 판독 동작이 종료된 후에 리프레쉬 동작을 실행한다. 따라서, 실시예 2에 있어서의 반도체 기억 장치에서는, 반도체 기억 장치가 동작 상태인 경우에도, 리프레쉬 동작과 판독 동작 또는 기입 동작이 동일 타이밍에서 실시되지 않는다. 또한, 칩 인에이블 신호 /CE가 활성 상태인 기간이 장시간에 이를 경우에도, 장시간 리프레쉬 동작을 실시하지 않는 것에 의한 데이터 파괴를 방지할 수 있다. 또한, 기입 동작 또는 판독 동작 후에 반드시 리프레쉬 동작을 실시하기 때문에, 고속 액세스가 가능하다.
이번 개시된 실시예는 모든 점에서 예시로서, 제한적인 것이 아니라고 해석되어야 할 것이다. 본 발명의 범위는 상술한 실시예가 아니라 특허청구범위에 의해서 정해지며, 특허청구범위와 균등의 의미 및 그 범위내에서의 모든 변경이 포함되는 것을 의도하는 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 데이터의 판독 및 기입을 실행할 수 있는 동작 상태와, 데이터를 유지하는 대기 상태를 갖는 반도체 기억 장치에서 리프레쉬 동작의 안정성을 확보할 수 있는 반도체 기억 장치를 얻을 수 있다.
도 1은 본 발명의 실시예 1에 있어서의 완전 히든 리프레쉬 기능 부가 DRAM(complete-hidden-refresh-function-included DRAM)의 전체 구성도,
도 2는 도 1중의 리프레쉬 회로(40)의 회로도,
도 3은 도 2중의 지령 신호 활성화 회로(50)의 회로도,
도 4는 도 2중의 판정 회로(60)의 회로도,
도 5는 리프레쉬 회로(40)의 동작에 대하여 나타낸 타이밍차트,
도 6은 본 발명의 실시예 2에 있어서 판정 회로(60) 대신에 이용되는 판정 회로(70)의 회로도,
도 7은 판정 회로(70)를 포함하는 리프레쉬 회로(40)의 동작을 나타내는 타이밍차트,
도 8은 종래의 완전 히든 리프레쉬 기능 부가 DRAM에서 오동작이 야기되는 경우의 타이밍차트.
도면의 주요 부분에 대한 부호의 설명
1 : 완전 히든 리프레쉬 기능 부가 DRAM
10 : 입력 단자군 11, 12, 15, 16 : 단자군
13 : 전원 단자 14 : 접지 단자
20 : 제어 회로 21 : 열 어드레스 버퍼
22 : 행 어드레스 버퍼 23 : 열 디코더
24 : 행 디코더 25 : 센스 앰프 및 입출력 제어 회로
26 : 메모리 셀 어레이 27 : 하위 입력 버퍼
28 : 하위 출력 버퍼 29 : 상위 입력 버퍼
30 : 상위 출력 버퍼 40 : 리프레쉬 회로
50 : 지령 신호 활성화 회로 51 : 타이머 회로
60 : 판정 회로

Claims (3)

  1. 데이터의 판독 동작 및 기입 동작을 실행할 수 있는 동작 상태와, 상기 데이터를 유지하는 대기(standby) 상태를 갖는 반도체 기억 장치로서,
    행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,
    상기 복수의 메모리 셀이 유지하는 상기 데이터를 외부로부터 명령받는 일없이 리프레쉬하는 완전 히든 리프레쉬 수단(complete hidden refresh circuit)을 포함하되,
    상기 완전 히든 리프레쉬 수단은 상기 반도체 기억 장치의 상태에 따라 리프레쉬 동작을 실행하고,
    상기 완전 히든 리프레쉬 수단은,
    상기 리프레쉬 동작의 실행을 지령하는 리프레쉬 지령 신호를 출력하는 리프레쉬 회로와,
    상기 리프레쉬 지령 신호에 응답하여 상기 리프레쉬 동작을 실행하기 위한 제어 회로를 포함하며,
    상기 리프레쉬 회로는,
    상기 복수의 메모리 셀이 유지하는 데이터를 리프레쉬하기 위해 필요한 시간 간격으로, 사이클 신호를 출력하는 타이머 회로와,
    상기 사이클 신호에 응답하여, 상기 리프레쉬 지령 신호를 활성화시키는 지령 신호 활성화 회로와,
    상기 활성화된 리프레쉬 지령 신호를 출력하는지 여부를 판정하는 판정 회로를 포함하며,
    상기 판정 회로는, 상기 반도체 기억 장치가 상기 대기 상태일 때 상기 활성화된 리프레쉬 지령 신호를 출력하는지 판정하는
    반도체 기억 장치.
  2. 데이터의 판독 동작 및 기입 동작을 실행할 수 있는 동작 상태와, 상기 데이터를 유지하는 대기 상태를 갖는 반도체 기억 장치로서,
    행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,
    상기 복수의 메모리 셀이 유지하는 상기 데이터를 외부로부터 명령받는 일없이 리프레쉬하는 완전 히든 리프레쉬 수단을 포함하되,
    상기 완전 히든 리프레쉬 수단은 상기 반도체 기억 장치의 상태에 따라 리프레쉬 동작을 실행하고,
    상기 완전 히든 리프레쉬 수단은,
    상기 리프레쉬 동작의 실행을 지령하는 리프레쉬 지령 신호를 출력하는 리프레쉬 회로와,
    상기 리프레쉬 지령 신호에 응답하여 상기 리프레쉬 동작을 실행하기 위한 제어 회로를 포함하며,
    상기 리프레쉬 회로는,
    상기 복수의 메모리 셀이 유지하는 데이터를 리프레쉬하기 위해 필요한 시간 간격으로, 사이클 신호를 출력하는 타이머 회로와,
    상기 사이클 신호에 응답하여, 상기 리프레쉬 지령 신호를 활성화시키는 지령 신호 활성화 회로와,
    상기 활성화된 리프레쉬 지령 신호를 출력하는지 여부를 판정하는 판정 회로를 포함하며,
    상기 판정 회로는, 상기 반도체 기억 장치가 상기 판독 동작을 종료한 후, 상기 활성화된 리프레쉬 지령 신호를 출력하는지 판정하는
    반도체 기억 장치.
  3. 데이터의 판독 동작 및 기입 동작을 실행할 수 있는 동작 상태와, 상기 데이터를 유지하는 대기 상태를 갖는 반도체 기억 장치로서,
    행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,
    상기 복수의 메모리 셀이 유지하는 상기 데이터를 외부로부터 명령받는 일없이 리프레쉬하는 완전 히든 리프레쉬 수단을 포함하되,
    상기 완전 히든 리프레쉬 수단은 상기 반도체 기억 장치의 상태에 따라 리프레쉬 동작을 실행하고,
    상기 완전 히든 리프레쉬 수단은,
    상기 리프레쉬 동작의 실행을 지령하는 리프레쉬 지령 신호를 출력하는 리프레쉬 회로와,
    상기 리프레쉬 지령 신호에 응답하여 상기 리프레쉬 동작을 실행하기 위한 제어 회로를 포함하며,
    상기 리프레쉬 회로는,
    상기 복수의 메모리 셀이 유지하는 데이터를 리프레쉬하기 위해 필요한 시간 간격으로, 사이클 신호를 출력하는 타이머 회로와,
    상기 사이클 신호에 응답하여, 상기 리프레쉬 지령 신호를 활성화시키는 지령 신호 활성화 회로와,
    상기 활성화된 리프레쉬 지령 신호를 출력하는지 여부를 판정하는 판정 회로를 포함하며,
    상기 판정 회로는, 상기 반도체 기억 장치가 상기 기입 동작을 종료한 후, 상기 활성화된 리프레쉬 지령 신호를 출력하는지 판정하는
    반도체 기억 장치.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003288787A (ja) * 2002-03-28 2003-10-10 Mitsubishi Electric Corp 半導体記憶装置
JP4289825B2 (ja) * 2002-03-29 2009-07-01 株式会社ルネサステクノロジ 半導体記憶装置
JP2003297080A (ja) * 2002-03-29 2003-10-17 Mitsubishi Electric Corp 半導体記憶装置
JP2003317471A (ja) * 2002-04-16 2003-11-07 Mitsubishi Electric Corp 半導体記憶装置
JP2003317472A (ja) * 2002-04-17 2003-11-07 Mitsubishi Electric Corp 半導体記憶装置
WO2004001761A1 (ja) * 2002-06-25 2003-12-31 Fujitsu Limited 半導体メモリ
JP4188640B2 (ja) * 2002-08-08 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体記憶装置、半導体記憶装置の制御方法及び半導体記憶装置の試験方法
JP2005222581A (ja) 2004-02-03 2005-08-18 Renesas Technology Corp 半導体記憶装置
US7583551B2 (en) 2004-03-10 2009-09-01 Micron Technology, Inc. Power management control and controlling memory refresh operations
JP2006155841A (ja) * 2004-12-01 2006-06-15 Nec Electronics Corp 半導体記憶装置及びリフレッシュ制御方法
JP2006294216A (ja) 2005-03-15 2006-10-26 Renesas Technology Corp 半導体記憶装置
US7532532B2 (en) 2005-05-31 2009-05-12 Micron Technology, Inc. System and method for hidden-refresh rate modification
JP4721815B2 (ja) * 2005-08-12 2011-07-13 シャープ株式会社 タイミング信号生成回路および画像処理装置
JP2011141580A (ja) * 2010-01-05 2011-07-21 Sony Corp アクセス制御装置、データ処理装置、アクセス制御方法およびプログラム
JP6180450B2 (ja) * 2015-02-02 2017-08-16 キヤノン株式会社 制御装置、制御装置の制御方法及びプログラム
US20170110178A1 (en) * 2015-09-17 2017-04-20 Intel Corporation Hybrid refresh with hidden refreshes and external refreshes
JP6429260B1 (ja) * 2017-11-09 2018-11-28 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 疑似スタティックランダムアクセスメモリおよびそのリフレッシュ方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950014089B1 (ko) * 1993-11-08 1995-11-21 현대전자산업주식회사 동기식 디램의 히든 셀프 리프레쉬 방법 및 장치
KR19990070522A (ko) * 1998-02-20 1999-09-15 윤종용 디램 및 이를 포함하는 시스템

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62188096A (ja) * 1986-02-13 1987-08-17 Toshiba Corp 半導体記憶装置のリフレツシユ動作タイミング制御回路
US5345577A (en) * 1989-10-13 1994-09-06 Chips & Technologies, Inc. Dram refresh controller with improved bus arbitration scheme
JP3225531B2 (ja) * 1990-05-15 2001-11-05 セイコーエプソン株式会社 メモリカード
JPH04114391A (ja) * 1990-09-05 1992-04-15 Canon Inc メモリのリフレツシユ方式
JPH04114392A (ja) * 1990-09-05 1992-04-15 Canon Inc メモリのリフレツシユ方式
JPH06325570A (ja) * 1993-05-13 1994-11-25 Fujitsu Ltd ダイナミックメモリリフレッシュ回路
US6028804A (en) * 1998-03-09 2000-02-22 Monolithic System Technology, Inc. Method and apparatus for 1-T SRAM compatible memory
US6496437B2 (en) * 1999-01-20 2002-12-17 Monolithic Systems Technology, Inc. Method and apparatus for forcing idle cycles to enable refresh operations in a semiconductor memory
JP2001357670A (ja) * 2000-04-14 2001-12-26 Mitsubishi Electric Corp 半導体記憶装置
JP3726661B2 (ja) * 2000-09-01 2005-12-14 セイコーエプソン株式会社 半導体メモリ装置のリフレッシュ制御
US7085186B2 (en) * 2001-04-05 2006-08-01 Purple Mountain Server Llc Method for hiding a refresh in a pseudo-static memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950014089B1 (ko) * 1993-11-08 1995-11-21 현대전자산업주식회사 동기식 디램의 히든 셀프 리프레쉬 방법 및 장치
KR19990070522A (ko) * 1998-02-20 1999-09-15 윤종용 디램 및 이를 포함하는 시스템

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