JPH0729378A - メモリおよびその制御回路 - Google Patents
メモリおよびその制御回路Info
- Publication number
- JPH0729378A JPH0729378A JP5169487A JP16948793A JPH0729378A JP H0729378 A JPH0729378 A JP H0729378A JP 5169487 A JP5169487 A JP 5169487A JP 16948793 A JP16948793 A JP 16948793A JP H0729378 A JPH0729378 A JP H0729378A
- Authority
- JP
- Japan
- Prior art keywords
- group
- memory
- signal
- groups
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 メモリおよびその制御回路において、複数の
Ｉ／Ｏ群をグループ化しグループ毎に選択的にアクセス
可能としたメモリ構成において、あるグループのライト
状態から他のグループのリード状態へ遷移させた場合の
Ｉ／Ｏグループイネーブルアクセス時間を高速化する。 【構成】 Ｉ／Ｏ群を上位バイトと下位バイトのグルー
プに２分し、それに対応してメモリセルを２分する。こ
こで、例えば上位バイトのメモリセル４に対してライト
を行っている間に、選択されていない下位バイト側のセ
ンスアンプ５をアクティブ状態にしてリードできる状態
にしておく。これにより、Ｉ／Ｏグループに対するリー
ド／ライトのいかなる状態の遷移に対しても、バイトイ
ネーブルアクセス時間が出力イネーブルアクセス時間に
等しくなるようにして、Ｉ／Ｏイネーブルアクセスの高
速化を図る。
Ｉ／Ｏ群をグループ化しグループ毎に選択的にアクセス
可能としたメモリ構成において、あるグループのライト
状態から他のグループのリード状態へ遷移させた場合の
Ｉ／Ｏグループイネーブルアクセス時間を高速化する。 【構成】 Ｉ／Ｏ群を上位バイトと下位バイトのグルー
プに２分し、それに対応してメモリセルを２分する。こ
こで、例えば上位バイトのメモリセル４に対してライト
を行っている間に、選択されていない下位バイト側のセ
ンスアンプ５をアクティブ状態にしてリードできる状態
にしておく。これにより、Ｉ／Ｏグループに対するリー
ド／ライトのいかなる状態の遷移に対しても、バイトイ
ネーブルアクセス時間が出力イネーブルアクセス時間に
等しくなるようにして、Ｉ／Ｏイネーブルアクセスの高
速化を図る。
Description
【０００１】
【産業上の利用分野】本発明は、複数のＩ／Ｏ群を有
し、そのＩ／Ｏ群に対応してメモリセルが分割され、共
通のアドレス信号でＩ／Ｏ群を指定してアクセスするこ
とができるメモリとその制御回路に関するものである。
し、そのＩ／Ｏ群に対応してメモリセルが分割され、共
通のアドレス信号でＩ／Ｏ群を指定してアクセスするこ
とができるメモリとその制御回路に関するものである。
【０００２】
【従来の技術】従来のこの種のメモリとしては、１ビッ
ト書き込み（ライト）１ビット読み出し（リード）、も
しくは４ビット書き込み４ビット読み出し、もしくは８
ビット書き込み８ビット読み出し、というようにＩ／Ｏ
群は１つであり、メモリセルも１つのブロックを成すも
のであった。しかし、近年、ＣＰＵのビット長が８ビッ
トから１６ビットもしくは３２ビットもしくは６４ビッ
トに拡大するものが現れるに及んで、メモリのビット幅
や機能もそれに対応するものが求められている。
ト書き込み（ライト）１ビット読み出し（リード）、も
しくは４ビット書き込み４ビット読み出し、もしくは８
ビット書き込み８ビット読み出し、というようにＩ／Ｏ
群は１つであり、メモリセルも１つのブロックを成すも
のであった。しかし、近年、ＣＰＵのビット長が８ビッ
トから１６ビットもしくは３２ビットもしくは６４ビッ
トに拡大するものが現れるに及んで、メモリのビット幅
や機能もそれに対応するものが求められている。
【０００３】
【発明が解決しようとする課題】以上の要求に対応する
メモリの一つとして、例えば全体が１６ビット構成で上
位バイトと下部バイトのグループに２分したＩ／Ｏ群
と、それに対応して２分されたメモリセルと、それぞれ
のＩ／Ｏ群のグループ毎に制御回路を有し、上位バイト
もしくは下位バイトを選択してアクセスできるようなメ
モリが考えられる。
メモリの一つとして、例えば全体が１６ビット構成で上
位バイトと下部バイトのグループに２分したＩ／Ｏ群
と、それに対応して２分されたメモリセルと、それぞれ
のＩ／Ｏ群のグループ毎に制御回路を有し、上位バイト
もしくは下位バイトを選択してアクセスできるようなメ
モリが考えられる。
【０００４】しかしながら、このようなメモリでは、ア
ドレス信号やチップイネーブル信号、出力イネーブル信
号、ライトイネーブル信号がＩ／Ｏ群のグループに関係
なく共通であるため、一方のバイトのグループを選択し
てライトした直後に他方のバイトのグループを選択して
リードした場合、ライト状態ではディセーブル状態のＩ
／Ｏグループのセンスアンプがノンアクティブ状態で動
作しておらず、リード状態に遷移すると同時にＩ／Ｏグ
ループがイネーブル状態に遷移した時点でセンスアンプ
がアクティブ状態となってセンシングし始めるため、Ｉ
／Ｏグループイネーブルアクセス時間ＴBOが長くなり、
出力イネーブルアクセス時間Ｔoeより長くなって、ＴBO
の高速化に欠けるという問題点がある。
ドレス信号やチップイネーブル信号、出力イネーブル信
号、ライトイネーブル信号がＩ／Ｏ群のグループに関係
なく共通であるため、一方のバイトのグループを選択し
てライトした直後に他方のバイトのグループを選択して
リードした場合、ライト状態ではディセーブル状態のＩ
／Ｏグループのセンスアンプがノンアクティブ状態で動
作しておらず、リード状態に遷移すると同時にＩ／Ｏグ
ループがイネーブル状態に遷移した時点でセンスアンプ
がアクティブ状態となってセンシングし始めるため、Ｉ
／Ｏグループイネーブルアクセス時間ＴBOが長くなり、
出力イネーブルアクセス時間Ｔoeより長くなって、ＴBO
の高速化に欠けるという問題点がある。
【０００５】本発明は、上記問題点を解決するためにな
されたものであり、その目的は、複数のＩ／Ｏ群をグル
ープ化しグループ毎に選択的にアクセス可能としたメモ
リ構成において、あるグループのライト状態から他のグ
ループのリード状態へ遷移させた場合に、Ｉ／Ｏグルー
プイネーブルアクセス時間を高速化するメモリおよびそ
の制御回路を提供することにある。
されたものであり、その目的は、複数のＩ／Ｏ群をグル
ープ化しグループ毎に選択的にアクセス可能としたメモ
リ構成において、あるグループのライト状態から他のグ
ループのリード状態へ遷移させた場合に、Ｉ／Ｏグルー
プイネーブルアクセス時間を高速化するメモリおよびそ
の制御回路を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のメモリにおいては、複数にグループ化した
Ｉ／Ｏ群と、該Ｉ／Ｏ群のグループに対応して分割され
たメモリセルを有し共通のアドレス信号に対し前記Ｉ／
Ｏ群のグループを選択して前記メモリセルの分割部分毎
にライトもしくはリード可能なメモリ部と、該メモリ部
を同一アドレス信号でアクセスする場合において前記メ
モリセルの一つの任意の分割部分にライトしている間他
の分割部分をリード可能状態にしておく手段を備えたメ
モリ制御回路と、を具備することを特徴としている。
め、本発明のメモリにおいては、複数にグループ化した
Ｉ／Ｏ群と、該Ｉ／Ｏ群のグループに対応して分割され
たメモリセルを有し共通のアドレス信号に対し前記Ｉ／
Ｏ群のグループを選択して前記メモリセルの分割部分毎
にライトもしくはリード可能なメモリ部と、該メモリ部
を同一アドレス信号でアクセスする場合において前記メ
モリセルの一つの任意の分割部分にライトしている間他
の分割部分をリード可能状態にしておく手段を備えたメ
モリ制御回路と、を具備することを特徴としている。
【０００７】上記の構成において、メモリ制御回路にお
ける他の分割部分をリード可能状態にしておく手段とし
ては、該他の分割部分のセンスアンプをアクティブにす
る手段で実現することができる。
ける他の分割部分をリード可能状態にしておく手段とし
ては、該他の分割部分のセンスアンプをアクティブにす
る手段で実現することができる。
【０００８】また、上記メモリの制御回路としては、共
通のアドレス信号に対し複数のＩ／Ｏ群を有するととも
に該Ｉ／Ｏ群対応に分割されたメモリセルを有するメモ
リにチップセレクト信号とライトイネーブル信号が入力
された場合、指定のＩ／Ｏ群に対応するメモリセルのセ
ンスアンプにはアクティブ信号を停止し、非指定のＩ／
Ｏ群に対応するメモリセルのセンスアンプへはアクティ
ブ信号を出力する手段を具備する構成で実現することが
できる。
通のアドレス信号に対し複数のＩ／Ｏ群を有するととも
に該Ｉ／Ｏ群対応に分割されたメモリセルを有するメモ
リにチップセレクト信号とライトイネーブル信号が入力
された場合、指定のＩ／Ｏ群に対応するメモリセルのセ
ンスアンプにはアクティブ信号を停止し、非指定のＩ／
Ｏ群に対応するメモリセルのセンスアンプへはアクティ
ブ信号を出力する手段を具備する構成で実現することが
できる。
【０００９】
【作用】本発明のメモリおよびその制御回路では、ある
Ｉ／Ｏグループに対して書き込み（ライト）を行ってい
る間に、選択されていないディセーブル状態のＩ／Ｏグ
ループに対し、センスアンプをアクティブ状態にするな
どして読み出し（リード）できる状態にすることによ
り、Ｉ／Ｏグループに対するリード／ライトのいかなる
状態の遷移に対しても、出力イネーブルアクセス時間Ｔ
oe＝Ｉ／Ｏグループイネーブルアクセス時間ＴBOが成り
立つようにし、ＴBOの高速化を図る。
Ｉ／Ｏグループに対して書き込み（ライト）を行ってい
る間に、選択されていないディセーブル状態のＩ／Ｏグ
ループに対し、センスアンプをアクティブ状態にするな
どして読み出し（リード）できる状態にすることによ
り、Ｉ／Ｏグループに対するリード／ライトのいかなる
状態の遷移に対しても、出力イネーブルアクセス時間Ｔ
oe＝Ｉ／Ｏグループイネーブルアクセス時間ＴBOが成り
立つようにし、ＴBOの高速化を図る。
【００１０】
【実施例】以下、本発明の実施例を、図面を参照して詳
細に説明する。
細に説明する。
【００１１】図１は本発明の一実施例のメモリの全体構
成を示すブロック図である。本実施例では、メモリの全
体構成が１６ビットであって、Ｉ／Ｏ群を上位バイトと
下位バイトの２グループに２分した場合を例に説明す
る。
成を示すブロック図である。本実施例では、メモリの全
体構成が１６ビットであって、Ｉ／Ｏ群を上位バイトと
下位バイトの２グループに２分した場合を例に説明す
る。
【００１２】図１において、１はアドレス入力部、２は
アドレス入力部からのアドレス信号を行と列にデコード
する行・列デコーダ、３，４は上記の２グループに対応
して下位バイトと上位バイトに分けられたメモリセル、
５，６はそれぞれメモリセル３，４のデータ読み出し用
のセンスアンプ、７，８はそれぞれメモリセル３，４の
データ書き込み用のライトドライバ、９，１０はそれぞ
れＩ／Ｏグループ対応に設けられたＩ／Ｏバッファ回
路、１１は下位バイトのＩ／Ｏグループ（以下、ＬＢ
側）のＩ／Ｏ端子、１２は上位バイトのＩ／Ｏグループ
（以下、ＵＢ側）のＩ／Ｏ端子、１３はメモリ制御回路
である。
アドレス入力部からのアドレス信号を行と列にデコード
する行・列デコーダ、３，４は上記の２グループに対応
して下位バイトと上位バイトに分けられたメモリセル、
５，６はそれぞれメモリセル３，４のデータ読み出し用
のセンスアンプ、７，８はそれぞれメモリセル３，４の
データ書き込み用のライトドライバ、９，１０はそれぞ
れＩ／Ｏグループ対応に設けられたＩ／Ｏバッファ回
路、１１は下位バイトのＩ／Ｏグループ（以下、ＬＢ
側）のＩ／Ｏ端子、１２は上位バイトのＩ／Ｏグループ
（以下、ＵＢ側）のＩ／Ｏ端子、１３はメモリ制御回路
である。
【００１３】本実施例におけるメモリ制御回路１３は、
各Ｉ／Ｏグループに共通のチップイネーブル信号ＣＥ−
（以下、信号名の後の−はバー信号であることを示
す）、ライトイネーブル信号ＷＥ−、出力イネーブル信
号ＯＥ−ならびに個々のＩ／Ｏグループの選択信号ＵＢ
−（上位バイト選択），ＬＢ−（下位バイト選択）の入
力端子を有し、それらの信号により、センスアンプ５，
６とライトドライバ７，８に対してはコントロール信号
１６，１７を送出してそのアクティブ／ノンアクティブ
を制御し、指定のＩ／Ｏグループに対応してリード／ラ
イトを行い、Ｉ／Ｏバッファ回路９，１０に対してはＩ
／Ｏバッファイネーブル信号１４，１５を送出して格納
されているデータをＩ／Ｏ端子１１，１２へ出力させる
機能を有している。
各Ｉ／Ｏグループに共通のチップイネーブル信号ＣＥ−
（以下、信号名の後の−はバー信号であることを示
す）、ライトイネーブル信号ＷＥ−、出力イネーブル信
号ＯＥ−ならびに個々のＩ／Ｏグループの選択信号ＵＢ
−（上位バイト選択），ＬＢ−（下位バイト選択）の入
力端子を有し、それらの信号により、センスアンプ５，
６とライトドライバ７，８に対してはコントロール信号
１６，１７を送出してそのアクティブ／ノンアクティブ
を制御し、指定のＩ／Ｏグループに対応してリード／ラ
イトを行い、Ｉ／Ｏバッファ回路９，１０に対してはＩ
／Ｏバッファイネーブル信号１４，１５を送出して格納
されているデータをＩ／Ｏ端子１１，１２へ出力させる
機能を有している。
【００１４】図２は、センスアンプ５，６に対し本実施
例におけるアクティブ／ノンアクティブの制御を行うた
めのメモリ制御回路１３内部の論理回路の構成図であ
る。また、図３はその論理回路の真理表を示す図であ
る。チップイネーブル信号ＣＥ−，ライトイネーブル信
号ＷＥ−，上位バイト選択信号ＵＢ−，下位バイト選択
信号ＬＢ−の各信号は図１に示した入力端子からの信号
に対応している。まず、これらの信号はそれぞれインバ
ータ２１，２２，２３，２４で反転されてＣＥ，ＷＥ，
ＵＢ，ＬＢ信号となる。ＷＥ，ＵＢの両信号は２入力の
ＮＡＮＤゲート２５に入力され、ＷＥ，ＬＢの両信号は
ＮＡＮＤゲート２６に入力され、これらのＮＡＮＤゲー
ト２５，２６の出力はそれぞれ２入力のＡＮＤゲート２
７，２８に入力される。さらに、ＡＮＤゲート２７，２
８にはそれぞれＣＥ信号が入力されていて、ＡＮＤゲー
ト２７の出力が上位バイト側のセンスアンプのコントロ
ール信号となり、ＡＮＤゲート２８の出力が下位バイト
側のセンスアンプのコントロール信号となる。このコン
トロール信号はＨ（ハイ）レベルのときにセンスアンプ
がアクティブとなり、Ｌ（ロー）レベルのときはノンア
クティブとなる。
例におけるアクティブ／ノンアクティブの制御を行うた
めのメモリ制御回路１３内部の論理回路の構成図であ
る。また、図３はその論理回路の真理表を示す図であ
る。チップイネーブル信号ＣＥ−，ライトイネーブル信
号ＷＥ−，上位バイト選択信号ＵＢ−，下位バイト選択
信号ＬＢ−の各信号は図１に示した入力端子からの信号
に対応している。まず、これらの信号はそれぞれインバ
ータ２１，２２，２３，２４で反転されてＣＥ，ＷＥ，
ＵＢ，ＬＢ信号となる。ＷＥ，ＵＢの両信号は２入力の
ＮＡＮＤゲート２５に入力され、ＷＥ，ＬＢの両信号は
ＮＡＮＤゲート２６に入力され、これらのＮＡＮＤゲー
ト２５，２６の出力はそれぞれ２入力のＡＮＤゲート２
７，２８に入力される。さらに、ＡＮＤゲート２７，２
８にはそれぞれＣＥ信号が入力されていて、ＡＮＤゲー
ト２７の出力が上位バイト側のセンスアンプのコントロ
ール信号となり、ＡＮＤゲート２８の出力が下位バイト
側のセンスアンプのコントロール信号となる。このコン
トロール信号はＨ（ハイ）レベルのときにセンスアンプ
がアクティブとなり、Ｌ（ロー）レベルのときはノンア
クティブとなる。
【００１５】本実施例では、図３の真理表に示されると
おり、センスアンプがアクティブとなるのは、チップイ
ネーブル信号ＣＥ−がイネーブル（Ｌレベル）であっ
て、ライトイネーブル信号ＷＥ−がティセーブル（Ｈレ
ベル）のとき、およびチップイネーブル信号ＣＥ−とラ
イトイネーブル信号ＷＥ−がイネーブル（Ｌレベル）の
場合であってＩ／Ｏグループの選択信号ＵＢ−，ＬＢ−
がディセーブル（Ｈレベル）のときである。
おり、センスアンプがアクティブとなるのは、チップイ
ネーブル信号ＣＥ−がイネーブル（Ｌレベル）であっ
て、ライトイネーブル信号ＷＥ−がティセーブル（Ｈレ
ベル）のとき、およびチップイネーブル信号ＣＥ−とラ
イトイネーブル信号ＷＥ−がイネーブル（Ｌレベル）の
場合であってＩ／Ｏグループの選択信号ＵＢ−，ＬＢ−
がディセーブル（Ｈレベル）のときである。
【００１６】以上のように構成した一実施例の動作およ
び作用を述べる。図４（ａ），（ｂ），（ｃ）および図
５は、その動作を説明するためのタイムチャートであ
る。
び作用を述べる。図４（ａ），（ｂ），（ｃ）および図
５は、その動作を説明するためのタイムチャートであ
る。
【００１７】先ず、図４により通常の動作を説明する。
アドレス入力部１からのアドレス入力によりアドレスが
確定すると、行・列デコーダ２にて下位バイト、上位バ
イト各々のメモリセル３，４を選択し、各々のメモリセ
ル３，４から出力された信号を下位バイト、上位バイト
各々のセンスアンプ５，６にてＩ／Ｏバッファ回路９，
１０へ増幅した信号を伝え、Ｉ／Ｏ端子１１，１２から
出力する。
アドレス入力部１からのアドレス入力によりアドレスが
確定すると、行・列デコーダ２にて下位バイト、上位バ
イト各々のメモリセル３，４を選択し、各々のメモリセ
ル３，４から出力された信号を下位バイト、上位バイト
各々のセンスアンプ５，６にてＩ／Ｏバッファ回路９，
１０へ増幅した信号を伝え、Ｉ／Ｏ端子１１，１２から
出力する。
【００１８】ここで、出力イネーブルアクセス時間Ｔoe
＝バイトイネーブルアクセス時間ＴBOという仕様を設定
した場合を考える。図４（ａ）は出力イネーブルアクセ
スのタイミングチャートを示している。この場合、アド
レスが確定した時点でセンスアンプ５，６がコントロー
ル信号１６，１７によりアクティブとなって、読み出さ
れたデータがＩ／Ｏバッファ回路７，８に格納される。
この状態で、ＯＥ−信号がイネーブルとなりＩ／Ｏバッ
ファイネーブル信号１４，１５がイネーブルになった
時、Ｉ／Ｏバッファ回路９，１０からＩ／Ｏ端子１１，
１２を伝わってデータが出力される。この間のアクセス
時間がＴoeである。一方、図４（ｂ）はバイトイネーブ
ルアクセスのタイミングチャートを示している。バイト
イネーブルアクセスでは、ＷＥ−信号がリード状態にな
っている為、ＵＢ−，ＬＢ−信号がディセーブル状態で
あってもアドレスが確定した時点で図４（ａ）と同じ様
にセンスアンプ５，６がアクティブになる。このため、
ＵＢ−，ＬＢ−信号がイネーブルとなりＩ／Ｏバッファ
イネーブル信号１４，１５がイネーブルとなった時点か
らデータが出力されるまでのアクセス時間ＴBO1は、結
果として図４（ａ）のアクセス時間Ｔoeと同じになり、
Ｔoe＝ＴBOの仕様を満たすことができる。
＝バイトイネーブルアクセス時間ＴBOという仕様を設定
した場合を考える。図４（ａ）は出力イネーブルアクセ
スのタイミングチャートを示している。この場合、アド
レスが確定した時点でセンスアンプ５，６がコントロー
ル信号１６，１７によりアクティブとなって、読み出さ
れたデータがＩ／Ｏバッファ回路７，８に格納される。
この状態で、ＯＥ−信号がイネーブルとなりＩ／Ｏバッ
ファイネーブル信号１４，１５がイネーブルになった
時、Ｉ／Ｏバッファ回路９，１０からＩ／Ｏ端子１１，
１２を伝わってデータが出力される。この間のアクセス
時間がＴoeである。一方、図４（ｂ）はバイトイネーブ
ルアクセスのタイミングチャートを示している。バイト
イネーブルアクセスでは、ＷＥ−信号がリード状態にな
っている為、ＵＢ−，ＬＢ−信号がディセーブル状態で
あってもアドレスが確定した時点で図４（ａ）と同じ様
にセンスアンプ５，６がアクティブになる。このため、
ＵＢ−，ＬＢ−信号がイネーブルとなりＩ／Ｏバッファ
イネーブル信号１４，１５がイネーブルとなった時点か
らデータが出力されるまでのアクセス時間ＴBO1は、結
果として図４（ａ）のアクセス時間Ｔoeと同じになり、
Ｔoe＝ＴBOの仕様を満たすことができる。
【００１９】しかし、図４（ｃ）の場合（ＵＢ側をライ
トしている状態からＬＢ側をバイトイネーブルアクセス
した場合）、ＷＥ−信号がライト状態の時、イネーブル
状態のＵＢ側には書き込み、ディセーブル状態のＬＢ側
には書き込まないと共に、ＷＥ−信号がＵＢ，ＬＢ側共
通であるからＬＢ側センスアンプ５もノンアクティブの
状態になっている。従って、ＬＢ−信号がイネーブルに
なったときにセンスアンプ５でのセンシングがスタート
する為、バイトイネーブルアクセス時間ＴBO2は長くな
ってあたかもチップイネーブルアクセスタイムの様にな
り、Ｔoe＜ＴBO2となってＴoe＝ＴBOの仕様を満せな
い。
トしている状態からＬＢ側をバイトイネーブルアクセス
した場合）、ＷＥ−信号がライト状態の時、イネーブル
状態のＵＢ側には書き込み、ディセーブル状態のＬＢ側
には書き込まないと共に、ＷＥ−信号がＵＢ，ＬＢ側共
通であるからＬＢ側センスアンプ５もノンアクティブの
状態になっている。従って、ＬＢ−信号がイネーブルに
なったときにセンスアンプ５でのセンシングがスタート
する為、バイトイネーブルアクセス時間ＴBO2は長くな
ってあたかもチップイネーブルアクセスタイムの様にな
り、Ｔoe＜ＴBO2となってＴoe＝ＴBOの仕様を満せな
い。
【００２０】そこで、本実施例は、図２の回路構成によ
り、ＷＥ−，ＵＢ−，ＬＢ−間の信号の関係を図５の様
にする。即ち、図３の真理表に示す様に、ＷＥ−信号が
ライト状態であっても、ディセーブルになっているバイ
ト群（Ｉ／Ｏグループ、図例ではＬＢ側）のセンスアン
プはアクティブ状態にしておき、直ちにリードできるよ
うにしておくというものである。これにより、例えば図
４（ｃ）と同じ様にライト状態を解除するとともに選択
信号ＬＢ−信号を変化させてバイトイネーブルアクセス
をした場合、ＬＢ側のセンスアンプはＷＥ−信号がライ
ト状態の間もアクティブとなっているため、図５に示す
様にバイトイネーブルアクセス時間ＴBO3はＴoeと等し
くなり、Ｔoe＝ＴBOの仕様を満たすことができ、ＴOBの
高速化を図ることができる。
り、ＷＥ−，ＵＢ−，ＬＢ−間の信号の関係を図５の様
にする。即ち、図３の真理表に示す様に、ＷＥ−信号が
ライト状態であっても、ディセーブルになっているバイ
ト群（Ｉ／Ｏグループ、図例ではＬＢ側）のセンスアン
プはアクティブ状態にしておき、直ちにリードできるよ
うにしておくというものである。これにより、例えば図
４（ｃ）と同じ様にライト状態を解除するとともに選択
信号ＬＢ−信号を変化させてバイトイネーブルアクセス
をした場合、ＬＢ側のセンスアンプはＷＥ−信号がライ
ト状態の間もアクティブとなっているため、図５に示す
様にバイトイネーブルアクセス時間ＴBO3はＴoeと等し
くなり、Ｔoe＝ＴBOの仕様を満たすことができ、ＴOBの
高速化を図ることができる。
【００２１】なお、上記実施例では示さなかったがスタ
ンバイモードがあるメモリについてはセンスアンプの前
後にてゲート回路を設け、ＣＥ−信号にて制御すれば良
い。また、上記実施例では説明を簡略化するためにＩ／
Ｏグループを上位バイト、下位バイトに２分した場合に
ついて述べたが、本発明は複数のＩ／Ｏを持っており、
コントロール信号のチップイネーブル信号、出力イネー
ブル信号、ライトイネーブル信号、及びアドレス信号は
Ｉ／Ｏに関係なく共通で、Ｉ／Ｏを任意の数のグループ
化にして、このＩ／Ｏグループを選択する信号のみ個別
にあり、Ｉ／Ｏグループ毎に選択制御できるメモリに適
用可能である。
ンバイモードがあるメモリについてはセンスアンプの前
後にてゲート回路を設け、ＣＥ−信号にて制御すれば良
い。また、上記実施例では説明を簡略化するためにＩ／
Ｏグループを上位バイト、下位バイトに２分した場合に
ついて述べたが、本発明は複数のＩ／Ｏを持っており、
コントロール信号のチップイネーブル信号、出力イネー
ブル信号、ライトイネーブル信号、及びアドレス信号は
Ｉ／Ｏに関係なく共通で、Ｉ／Ｏを任意の数のグループ
化にして、このＩ／Ｏグループを選択する信号のみ個別
にあり、Ｉ／Ｏグループ毎に選択制御できるメモリに適
用可能である。
【００２２】
【発明の効果】以上の説明で明らかなように、本発明の
メモリおよびその制御回路によれば、複数のＩ／Ｏ群を
有し、アドレス信号、ライトイネーブル信号が共通でＩ
／Ｏ群の選択制御が行えるメモリにおいて、ライトイネ
ーブル信号とＩ／Ｏ選択信号の特殊な関係の場合につい
ても出力イネーブルアクセス時間＝Ｉ／Ｏイネーブルア
クセス時間としてＩ／Ｏイネーブルアクセス時間の高速
化を図ることができる。
メモリおよびその制御回路によれば、複数のＩ／Ｏ群を
有し、アドレス信号、ライトイネーブル信号が共通でＩ
／Ｏ群の選択制御が行えるメモリにおいて、ライトイネ
ーブル信号とＩ／Ｏ選択信号の特殊な関係の場合につい
ても出力イネーブルアクセス時間＝Ｉ／Ｏイネーブルア
クセス時間としてＩ／Ｏイネーブルアクセス時間の高速
化を図ることができる。
【図１】本発明の一実施例のメモリの全体構成を示すブ
ロック図
ロック図
【図２】上記実施例におけるメモリ制御回路内部の論理
回路図
回路図
【図３】上記論理回路の真理表を示す図
【図４】（ａ），（ｂ），（ｃ）は上記実施例の動作を
説明するためのタイミングチャート（その１）
説明するためのタイミングチャート（その１）
【図５】上記実施例の動作を説明するためのタイミング
チャート（その２）
チャート（その２）
１…アドレス入力部 ２…行・列デコーダ ３，４…メモリセル ５，６…センスアンプ ９，１０…Ｉ／Ｏバッファ回路 １１，１２…Ｉ／Ｏ端子 １３…メモリ制御回路 ２１〜２４…インバータ ２６，２７…ＮＡＮＤゲート ２８，２９…ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３６２ Ｈ
Claims (3)
- 【請求項１】 複数にグループ化したＩ／Ｏ群と、該Ｉ
／Ｏ群のグループに対応して分割されたメモリセルを有
し共通のアドレス信号に対し前記Ｉ／Ｏ群のグループを
選択して前記メモリセルの分割部分毎にライトもしくは
リード可能なメモリ部と、 該メモリ部を同一アドレス信号でアクセスする場合に前
記メモリセルの一つの任意の分割部分にライトしている
間他の分割部分をリード可能状態にしておく手段を備え
たメモリ制御回路と、 を具備することを特徴とするメモリ。 - 【請求項２】 請求項１記載のメモリにおいて、メモリ
制御回路における他の分割部分をリード可能状態にして
おく手段が、該他の分割部分のセンスアンプをアクティ
ブにする手段であることを特徴とするメモリ。 - 【請求項３】 共通のアドレス信号に対し複数のＩ／Ｏ
群を有するとともに該Ｉ／Ｏ群対応に分割されたメモリ
セルを有するメモリにチップセレクト信号とライトイネ
ーブル信号が入力された場合、指定のＩ／Ｏ群に対応す
るメモリセルのセンスアンプにはアクティブ信号を停止
し、非指定のＩ／Ｏ群に対応するメモリセルのセンスア
ンプへはアクティブ信号を出力する手段を具備すること
を特徴とするメモリの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5169487A JPH0729378A (ja) | 1993-07-09 | 1993-07-09 | メモリおよびその制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5169487A JPH0729378A (ja) | 1993-07-09 | 1993-07-09 | メモリおよびその制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729378A true JPH0729378A (ja) | 1995-01-31 |
Family
ID=15887445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5169487A Pending JPH0729378A (ja) | 1993-07-09 | 1993-07-09 | メモリおよびその制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729378A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000113676A (ja) * | 1998-10-07 | 2000-04-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2004095156A (ja) * | 2002-08-29 | 2004-03-25 | Samsung Electronics Co Ltd | テストモードのために選択的にイネーブルされる出力回路を有するメモリ装置及びそのテスト方法 |
| US7068566B2 (en) | 2003-05-16 | 2006-06-27 | Seiko Epson Corporation | Semiconductor memory device capable of outputting data when a read request not accompanied with an address change being issued |
-
1993
- 1993-07-09 JP JP5169487A patent/JPH0729378A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000113676A (ja) * | 1998-10-07 | 2000-04-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2004095156A (ja) * | 2002-08-29 | 2004-03-25 | Samsung Electronics Co Ltd | テストモードのために選択的にイネーブルされる出力回路を有するメモリ装置及びそのテスト方法 |
| US7068566B2 (en) | 2003-05-16 | 2006-06-27 | Seiko Epson Corporation | Semiconductor memory device capable of outputting data when a read request not accompanied with an address change being issued |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4044339A (en) | Block oriented random access memory | |
| KR910009437B1 (ko) | 여러개의 비트 데이타를 연속적으로 리드 또는 라이트할 수 있는 동작 모드를 갖는 반도체 기억장치 | |
| US5155705A (en) | Semiconductor memory device having flash write function | |
| US4899310A (en) | Semiconductor memory device having a register | |
| JPH0778997B2 (ja) | 不揮発性半導体メモリ | |
| US5544101A (en) | Memory device having a latching multiplexer and a multiplexer block therefor | |
| US5436865A (en) | Output circuit for semiconductor memory device realizing extended data output upon inactivation of CAS signal | |
| JPS5951073B2 (ja) | 半導体記憶装置 | |
| JPH05250867A (ja) | ランダムアクセスメモリ | |
| US6219283B1 (en) | Memory device with local write data latches | |
| US5588133A (en) | Register block circuit for central processing unit of microcomputer | |
| KR910014938A (ko) | 향상된 di/dt 제어가 가능한 집적회로 메모리 | |
| JP3240897B2 (ja) | 半導体記憶装置 | |
| JPH0729378A (ja) | メモリおよびその制御回路 | |
| KR100336955B1 (ko) | 반도체 기억 장치 | |
| US20020034102A1 (en) | Semiconductor memory device | |
| US5617368A (en) | Semiconductor memory device equipped with serial data reading circuit and method of outputting serial data from semiconductor memory | |
| JP2518614B2 (ja) | 半導体不揮発性記憶装置とその動作方法 | |
| JP4143515B2 (ja) | 半導体記憶装置 | |
| JP2530125B2 (ja) | 半導体記憶装置 | |
| JP2937203B2 (ja) | 半導体メモリ装置 | |
| JPH0778989B2 (ja) | 半導体メモリ装置 | |
| JPH081745B2 (ja) | シリアルアクセスメモリ | |
| JPS5930295A (ja) | 半導体メモリのアクセス方式 | |
| JP3061835B2 (ja) | メモリ回路 |