JP4022392B2 - 半導体記憶装置およびそのテスト方法並びにテスト回路 - Google Patents
半導体記憶装置およびそのテスト方法並びにテスト回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置およびそのテスト方法並びにテスト回路に関する。
【０００２】
【従来の技術】
ランダムアクセスの可能な半導体記憶装置としてはＳＲＡＭおよびＤＲＡＭが最も代表的である。ＤＲＡＭと比べた場合、ＳＲＡＭは一般に高速である上に、電源を供給してアドレスを入力しさえすれば、そのアドレスの変化を捉えて内部の順序回路が動作して、読出し・書込みを行うことができる。このように、ＳＲＡＭはＤＲＡＭに比べて単純な入力信号波形を与えるだけで動作するため、こうした入力信号波形を生成する回路の構成も簡単化することが可能である。
【０００３】
また、ＳＲＡＭはＤＲＡＭのようにメモリセルに記憶されたデータを保持し続けるためのリフレッシュが不要であることから、その取り扱いが容易であるとともに、リフレッシュを必要としないのでスタンバイ状態におけるデータ保持電流が小さいという長所がある。こうしたこともあって、ＳＲＡＭは様々な用途に広く用いられている。しかし、ＳＲＡＭは一般に1メモリセル当たり６個のトランジスタを必要とするため、ＤＲＡＭに比べてどうしてもチップサイズが大きくなり、価格がＤＲＡＭに比べて高くならざるを得ないという短所がある。
【０００４】
一方、ＤＲＡＭはアドレスとして行アドレスおよび列アドレスを２回に分けて別々に与え、これらアドレスの取り込みタイミングを規定する信号としてＲＡＳ（ロウアドレスストローブ）信号およびＣＡＳ（カラムアドレスストローブ）信号を必要とすることと、定期的にメモリセルをリフレッシュするための制御回路が必要になることから、ＳＲＡＭに比べてタイミング制御が複雑となってしまう。
【０００５】
また、ＤＲＡＭは外部からのアクセスが無いときにもメモリセルのリフレッシュが必要となることから消費電力が大きくなってしまうという問題もある。とはいえ、ＤＲＡＭメモリセルはキャパシタ1個とトランジスタ1個で構成可能であるため、小さなチップサイズで大容量化を図ることは比較的容易である。従って、同じ記憶容量の半導体記憶装置を構成するのであればＳＲＡＭよりもＤＲＡＭの方が安価になる。
【０００６】
ところで、携帯電話などに代表される携帯機器が採用している半導体記憶装置としては、これまでのところＳＲＡＭが主流である。これは、これまでの携帯電話には簡単な機能しか搭載されていなかったため、それほど大容量の半導体記憶装置が必要とされていなかったこと、ＤＲＡＭに比べてタイミング制御などの点でＳＲＡＭは取り扱いが容易であること、ＳＲＡＭはスタンバイ電流が小さく低消費電力であるため、連続通話時間・連続待ち受け時間を出来る限り延ばしたい携帯電話などに向いていることなどがその理由である。
【０００７】
然るに、ここのところ、非常に豊富な機能を搭載した携帯電話が登場してきており、電子メールの送受信機能や、各種サイトにアクセスして近隣にあるレストランなどのタウン情報を取得するといった機能も実現されている。のみならず、ごく最近の携帯電話ではインターネット上のＷＥＢサーバにアクセスしてホームページの内容を簡略化して表示するような機能も搭載されてきており、将来的には現在のデスクトップ型パーソナルコンピュータと同様にインターネット上のホームページ等へ自由にアクセスできるようになることも想定される。
【０００８】
こうした機能を実現するためには、従来の携帯電話のように単純なテキスト表示を行っているだけでは駄目であって、多様なマルチメディア情報をユーザへ提供するためのグラフィック表示が不可欠となる。それには、公衆網などから受信した大量のデータを携帯電話内の半導体記憶装置上に一時的に蓄えておく必要が生じてくる。つまり、これからの携帯電話に搭載される半導体記憶装置としてはＤＲＡＭのように大容量であることが必須条件であると考えられる。しかも、携帯機器は小型かつ軽量であることが絶対条件であるため、半導体記憶装置を大容量化しても機器そのものが大型化・重量化することは避ける必要がある。
【０００９】
以上説明したように、携帯電話に搭載される半導体記憶装置としては、その取り扱いの簡便さや消費電力を考えるとＳＲＡＭが好ましいが、大容量化の観点からすればＤＲＡＭが好ましいことになる。つまり、これらの携帯機器にはＳＲＡＭおよびＤＲＡＭの長所をそれぞれ取り入れた半導体記憶装置が最適であるといえる。この種の半導体記憶装置の1種として、ＤＲＡＭに採用されているものと同じメモリセルを使用しながら、外部から見たときにＳＲＡＭとほぼ同様の使用を持った「疑似ＳＲＡＭ」と呼ばれるものが提案されている。
【００１０】
疑似ＳＲＡＭはＤＲＡＭのようにアドレスを行アドレス、列アドレスに分けて別々に与える必要が無く、またそのためＲＡＳやＣＡＳのようなタイミング信号も必要としない。疑似ＳＲＡＭでは汎用のＳＲＡＭと同様にアドレスを一度与えるだけで良く、クロック同期型の半導体記憶装置のクロックに相当するチップイネーブル信号をトリガーにしてアドレスを内部に取り込んで読出し・書込みを行っている。
【００１１】
【発明が解決しようとする課題】
しかしながら、疑似ＳＲＡＭは、ＤＲＡＭと同様のメモリセル構造を有するので定期的にリフレッシュ動作を行う必要がある。従って、疑似ＳＲＡＭには、装置外部からの動作制御とは無関係に、装置内部のタイマーによって一定の時間間隔でリフレッシュ動作を起動するものがある。このときのリフレッシュ動作をセルフリフレッシュ動作という。この発生タイミングは、装置外部から制御できない。
【００１２】
一方、疑似ＳＲＡＭには非同期動作を行うものがある。つまり、不定期に発生する制御信号やアドレス信号の変化に応答して読出しや書き込みを行うものである。このような疑似ＳＲＡＭでは、装置内部のタイマーで制御されるセルフリフレッシュ動作と、装置外部から入力される信号に応答して不定期に発生する読出しや書込み動作とは、互いに独立に発生するので、両者の時間間隔を装置外部から制御することはできない。
【００１３】
セルフリフレッシュ動作と読出しや書き込み動作とが重なると、誤動作が発生する。例えば、セルフリフレッシュ動作では、保持すべきデータが破壊される誤動作などが考えられる。また、読出しや書き込み動作では、誤ったデータやアドレスの読出しや書き込みが行われたりする。
【００１４】
このような誤動作を防止するため、例えば、一方の動作中に他方の動作が発生したときは、既に起動している一方の動作が完了するまでは、他方の動作を開始させずに待機させるような対策がとられている。つまり、セルフリフレッシュ動作中に読出し要求が発生したときは、直ちに読出し動作を行わず、セルフリフレッシュ動作が完了してから読出し動作を行うようにする。
【００１５】
但し、上記対策でも回路動作が充分保証できないケースがある。例えば、セルフリフレッシュ動作と読出し・書き込み動作との発生タイミングが近接した場合に、動作間の干渉によって誤動作が発生する可能性がある。例えば、ワード線間の干渉や、動作間の時間間隔が短いことによるプリチャージ不足、あるいは、一方の動作で発生したパルス信号による他方の動作へのディスターブなどが挙げられる。
【００１６】
従って、製品の出荷前に、セルフリフレッシュ動作と読出し・書き込み動作との時間間隔が近接したときの動作確認を行う必要がある。
【００１７】
なお、リフレッシュ動作に関わるテストモードの従来技術としては、例えば特開平１−１２５７９６、特開平４−７４３７９などがあるが、これらはリフレッシュ動作そのものの確認を行うものにすぎず、読出し・書込み動作とリフレッシュ動作との時間間隔が近接して発生したときの動作確認を行うものではない。
【００１８】
従って、本発明の目的は、リフレッシュ動作と読出し・書き込み動作との時間間隔を強制的に近接させたときの動作確認を行うことができるテスト方法を提供することにある。
【００１９】
更に、本発明の目的は、リフレッシュ動作と読出し・書き込み動作との時間間隔を強制的に近接させたときの動作確認を行うことができる半導体記憶装置を提供することにある。
【００２０】
更に、本発明の目的は、リフレッシュ動作と読出し・書き込み動作との時間間隔を強制的に近接させたときの動作確認を行うことができるテスト回路を提供することにある。
【００２１】
【課題を解決するための手段】
本発明は、上記課題を解決すべくなされたもので、リフレッシュを必要とする複数のメモリセルと、入力アドレス信号に対応するメモリセルにアクセスし、読出しあるいは書き込みを行なうアクセス制御回路と、通常動作モードにおいては、前記アクセス動作とは独立に発生されるリフレッシュタイミングでリフレッシュを行ない、テストモードにおいては、前記アクセス動作に応答して発生されるリフレッシュタイミングでリフレッシュを行なうリフレッシュ制御回路と、を備えることを特徴とする半導体記憶装置において、前記リフレッシュ制御回路は、前記テストモードにおいて、前記アクセスが完了してから所定の時間をおいてリフレッシュが開始するように前記リフレッシュタイミングを制御することを特徴とする半導体記憶装置を提供する。
【００２２】
リフレッシュを必要とする複数のメモリセルと、入力アドレス信号に応答してアドレス遷移検出信号を発生するアドレス遷移検出回路と、通常動作モードにおいては前記アドレス遷移検出信号とは独立な通常動作用リフレッシュタイミング信号を発生し、テストモードにおいては前記アドレス遷移検出信号に応答してテスト用リフレッシュタイミング信号を発生するリフレッシュタイミング発生回路と、前記通常動作用リフレッシュタイミング信号又は前記テスト用リフレッシュタイミング信号に応じてリフレッシュアドレスを生成するリフレッシュアドレス発生回路を含むよう構成しうる。
【００２３】
前記アドレス遷移検出信号に応答して前記入力アドレス信号に対応するメモリセルにアクセスし読出しあるいは書き込みを行なうとともに、前記リフレッシュタイミング発生回路の出力信号に応答してリフレッシュを行なうメモリセル制御回路を備え、前記リフレッシュタイミング発生回路は、前記テキストモードにおいて、前記入力アドレス信号の変化に応答するアクセスとリフレッシュとが所定の時間間隔で行なわれるように、前記テスト用リフレッシュタイミング信号を発生するよう構成しうる。
【００２４】
リフレッシュを必要とする複数のメモリセルと、入力アドレス信号に応答してアドレス遷移検出信号を発生するアドレス遷移検出回路と、通常動作モードにおいては前記アドレス遷移検出信号とは独立な通常動作用リフレッシュタイミング信号を発生し、テストモードにおいては前記アドレス遷移検出信号に応答してテスト用リフレッシュタイミング信号を発生するリフレッシュタイミング発生回路と、を備えることを特徴とする半導体記憶装置において、前記アドレス遷移検出信号に応答して前記入力アドレス信号に対応するメモリセルにアクセスし読出しあるいは書き込みを行なうとともに、前記リフレッシュタイミング発生回路の出力信号に応答してリフレッシュを行なうメモリセル制御回路を備え、前記リフレッシュタイミング発生回路は、前記テキストモードにおいて、前記入力アドレス信号の変化に応答するアクセスとリフレッシュとが所定の時間間隔で行なわれるように、前記テスト用リフレッシュタイミング信号を発生させて、前記テスト用リフレッシュタイミング信号は、前記アクセスを完了してから前記所定の時間をおいてリフレッシュを開始するように設定されるよう構成しうる。
【００２５】
前記テスト用リフレッシュタイミング信号は、前記リフレッシュを完了してから前記所定の時間をおいて前記アクセスを開始するように設定されるよう構成されうる。
【００２６】
入力されるテストモードエントリ信号に応答して、前記通常動作モードと前記テストモードとのいずれか一方に設定されるよう構成されうる。
【００２７】
前記テストモードエントリ信号に応答し、前記通常動作用リフレッシュタイミング信号と前記テスト用リフレッシュタイミング信号とのいずれか一方を選択して前記メモリセル制御回路に供給するリフレッシュタイミング切り替え回路を備えるよう構成されうる。
【００２８】
前記リフレッシュタイミング切り替え回路の出力信号に応答し、前記入力アドレス信号とリフレッシュアドレス信号とのいずれか一方を選択して前記メモリセル回路に供給するアドレス切り替え回路を備えるよう構成されうる。
【００２９】
前記リフレッシュタイミング発生回路は、メモリセルに対する前記アクセスを完了してから第１の所定時間をおいてリフレッシュを開始するように設定された第１のテスト用リフレッシュタイミング信号と、前記リフレッシュを完了してから第２の所定の時間をおいてアクセスを開始するように設定された第２のテスト用リフレッシュタイミング信号と、を発生するよう構成されうる。
【００３０】
入力されるテスト用リフレッシュタイミング選択信号に応答し、前記第１のテスト用リフレッシュタイミング信号と前記第２のテスト用リフレッシュタイミング信号とのいずれか一方を選択して前記リフレッシュタイミング切り替え回路に供給するテスト用リフレッシュタイミング切り替え回路を備えるよう構成しうる。
【００３１】
前記リフレッシュアドレス信号は、内部発生されたアドレス信号であるよう構成しうる。
【００３２】
入力されるテスト用リフレッシュアドレス選択信号に応答し、内部発生されたアドレス信号と外部入力されたアドレス信号とのいずれか一方を選択して前記アドレス切り替え回路に供給するテスト用リフレッシュアドレス切り替え回路を備えるよう構成しうる。
【００３３】
前記通常動作用リフレッシュタイミング信号は、前記アドレス遷移検出信号とは独立に動作するタイマー回路の出力信号に基づいて発生されるよう構成しうる。
【００３４】
前記アドレス遷移検出信号は、前記半導体記憶装置を非活性状態から活性状態に切り替える活性化制御信号の変化に応答して発生されるよう構成しうる。
【００３５】
リフレッシュを必要とする複数のメモリセルと、リフレッシュアドレスを発生するリフレッシュアドレス生成回路と、入力アドレスが入力されアクセスアドレスを出力するアドレスバッファと、前記入力アドレスの遷移を検出するアドレス遷移検出回路と、前記アドレス遷移検出回路の出力に応答して第１のリフレッシュパルスを発生するテスト用リフレッシュパルス発生回路と、一定の時間間隔でタイミング信号を発生するタイマー回路と、前記タイマー回路の出力に応答して第２のリフレッシュパルスを発生するノーマルリフレッシュパルス発生回路と、テストモードのエントリー情報に応じて前記第１，２のリフレッシュパルスを切換える第１の切換回路と、前記第１の切換え回路の出力に応じて前記アクセスアドレスと前記リフレッシュアドレスのいずれか一方を出力する第２の切換え回路とを備える半導体記憶装置を提供する。
【００３６】
前記アドレス遷移検出信号の活性化されている期間が、前記第１の切換え回路の出力信号の活性化されている期間と重ならないよう構成しうる。
【００３７】
前記アドレス遷移検出信号の活性化されている期間が、前記第１の切替回路の出力信号の活性化されている期間と重なっているよう構成しうる。
【００３８】
前記アドレス遷移検出信号に基いて前記第１のテスト用リフレッシュパルス信号とタイミングの異なる第２のテスト用リフレッシュパルス信号を発生し出力する第２のテスト用リフレッシュパルス発生回路とを備え、前記第１の選択回路は、更に前記第２のテスト用リフレッシュパルス信号を受け、前記テストエントリ信号に基いて前記ノーマルリフレッシュ用パルス信号及び前記第１及び第２のテスト用リフレッシュパルス信号を選択的に出力するよう構成しうる。
【００３９】
前記第１のテスト用リフレッシュパルス信号に対応して前記第１の切替回路の出力信号の活性化されている期間と前記アドレス遷移検出信号の活性化されている期間が重なるものであり、前記第１のテスト用リフレッシュパルス信号に対応して前記第１の切替回路の出力信号の活性化されている期間と前記アドレス遷移検出信号の活性化されている期間が重ならないよう構成しうる。
【００４０】
また、本発明は、入力アドレス信号に対応するメモリセルへのアクセスとは独立な通常動作用リフレッシュタイミングと、メモリセルへのアクセスに応答するテスト用リフレッシュタイミングと、を発生することを特徴とするリフレッシュタイミング発生回路と、入力されるテストモードエントリ信号に応答し、前記通常動作用リフレッシュタイミング信号と前記テスト用リフレッシュタイミング信号とのいずれか一方を選択して出力するリフレッシュタイミング切り替え回路と、を有することを特徴とするテスト回路において、前記アクセスが完了してから所定の時間をおいてリフレッシュが開始されるように前記テスト用リフレッシュタイミングを設定することを特徴とするテスト回路を提供する。
【００４１】
さらに、本発明は、入力アドレス信号に対応するメモリセルへのアクセスとは独立な通常動作用リフレッシュタイミングと、メモリセルへのアクセスに応答するテスト用リフレッシュタイミングと、を発生することを特徴とするリフレッシュタイミング発生回路と、入力されるテストモードエントリ信号に応答し、前記通常動作用リフレッシュタイミング信号と前記テスト用リフレッシュタイミング信号とのいずれか一方を選択して出力するリフレッシュタイミング切り替え回路と、を有することを特徴とするテスト回路において、入力されるテスト用リフレッシュアドレス選択信号に応答し、内部発生されたアドレス信号と外部入力されたアドレス信号とのいずれか一方を選択して出力するテスト用リフレッシュアドレス切り替え回路を有することを特徴とするテスト回路を提供する。
【００４２】
加えて、本発明は、リフレッシュを必要とする複数のメモリセルを有する半導体記憶装置のテスト方法であって、前記メモリセルに所定のテストパターンを書き込むステップと、入力アドレス信号に対応するメモリセルへのアクセスとは独立なリフレッシュタイミングを非選択とし、前記アクセスに応答するリフレッシュタイミングを選択とするステップと、前記アクセスと前記アクセスに対応するリフレッシュとを、予め設定された時間間隔で行なうステップと、前記メモリセルから読出したデータを前記テストパターンと照合することで前記半導体装置が良品であるか不良品であるかを判定するステップと、を有することを特徴とする半導体記憶装置のテスト方法において、前記テスト方法は、リフレッシュを行なうワード線を外部入力アドレス信号によって指定するステップを有することを特徴とする半導体記憶装置のテスト方法を提供する。
【００７１】
【発明の実施の形態】
（第１の実施の形態）
以下、図面を参照し本発明の第１の実施の形態について説明する。
【００７２】
図１は同実施の形態による半導体記憶装置（疑似ＳＲＡＭ）の回路構成を示すブロック図である。図２は、図１に示す半導体記憶装置の通常動作を示すタイミングチャートである。まず、図１を参照して半導体記憶装置（疑似ＳＲＡＭ）の回路構成を、図２を参照して本願の半導体記憶装置における通常動作を以下説明する。
【００７３】
外部から読出／書込アドレス信号Ａｄｄがアドレスバッファ回路２１に入力される。アドレス遷移検出回路（ＡＴＤ回路）２５は、このアドレスバッファ回路２１に接続され、読出／書込アドレス信号Ａｄｄの入力を受け、このアドレスデータＡｄｄの内の少なくとも１ビットでも変化すると、その変化を検出してアドレス遷移検出信号ＡＴＤを出力する。
【００７４】
ロウコントロール回路２６は、アドレス遷移検出回路（ＡＴＤ回路）２５の出力側に接続され、アドレス遷移検出回路（ＡＴＤ回路）２５から出力されたアドレス遷移検出信号ＡＴＤに基づいて、ロウイネーブル信号ＲＥ、センスイネーブル信号ＳＥおよびカラムコントロール信号ＣＣを生成し出力する。ここで、ロウイネーブル信号ＲＥは、図２に示すように、アドレス遷移検出信号ＡＴＤの立ち下がりに応答して立ち上がり、これら時点から一定時間後に立ち下がるパルス信号である。また、センスイネーブル信号ＳＥは、ロウイネーブル信号ＲＥを一定時間遅延させた信号である。また、図示していないが、カラムコントロール信号ＣＣは、アドレス遷移検出信号ＡＴＤの立ち下がりに基づくパルス信号を一定時間遅延させた信号である。
【００７５】
カラムコントロール回路２７は、ロウコントロール回路２６に接続され、ロウコントロール回路２６から出力されたカラムコントロール信号ＣＣを受け、このカラムコントロール信号ＣＣをさらに遅延し、カラムイネーブル信号ＣＥとして出力する。
【００７６】
メモリセルアレイ３０は、ＤＲＡＭのメモリセルアレイと同様の構成を有する。メモリセルアレイ３０のワード線に接続されるロウデコード回路３１は、ロウコントロール回路２６にも接続され、このロウコントロール回路２６から出力されたロウイネーブル信号ＲＥがＨとなるタイミングにおいて、第２の切換え回路（ＭＵＸ２）４２から出力されるロウアドレスデータＭＡｄｄに対応するメモリセルアレイ３０のワード線を選択的に活性化する。
【００７７】
メモリセルアレイ３０の各ビット線に接続されるセンスアンプ回路３３は、ロウコントロール回路２６にも接続され、このロウコントロール回路２６から出力されたセンスイネーブル信号ＳＥがＨとなるタイミングにおいて、メモリセルアレイ３０の各ビット線を活性化する。
【００７８】
カラムデコード回路３５は、前述のアドレスバッファ回路２１およびカラムコントロール回路２７に接続され、カラムコントロール回路２７から出力されたカラムイネーブル信号ＣＥがＨとなるタイミングにおいて、アドレスデータＡｄｄに含まれるカラムアドレスデータＡｄｄＣをデコードし、このデコード結果に応じたセンスアンプを、Ｉ／Ｏバッファ３６を介してインプット／アウトプットデータ端子３７に接続する。
【００７９】
タイマ回路５０は、一定の時間間隔でタイミング信号ＴＭを出力し、そのタイミング信号ＴＭをリフレッシュパルス発生回路６０に供給する。
【００８０】
リフレッシュパルス発生回路６０は、通常動作におけるリフレッシュタイミングを発生する回路であり、タイマ回路５０の出力側に接続され、タイミング信号ＴＭを入力とする。リフレッシュパルス発生回路６０の出力側は、第１の切換え回路（ＭＵＸ１）４１に接続される。つまり、リフレッシュパルス発生回路６０は、一定の時間間隔で出力するタイミング信号ＴＭに基づいて、ノーマルリフレッシュ用パルス信号ＲＥＦを第１の切換え回路（ＭＵＸ１）４１に供給する。
【００８１】
第１のテスト用リフレッシュパルス発生回路６２は、動作チェックテストにおいてテスト用のリフレッシュタイミングを発生するための回路であって、アドレス遷移検出回路（ＡＴＤ回路）２５の出力側に接続され、アドレス遷移検出信号ＡＴＤを入力とし、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を発生する。第１のテスト用リフレッシュパルス発生回路６２の出力側は、上記第１の切換え回路（ＭＵＸ１）４１に接続される。つまり、第１のテスト用リフレッシュパルス発生回路６２は、アドレス遷移検出信号ＡＴＤに基づいて、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を第１の切換え回路（ＭＵＸ１）４１に供給する。
【００８２】
テストモードエントリ回路５３は、通常動作モードとテストモードとの切換えを装置外部から制御する回路である。テストモードエントリ信号ＴＥを入力とし、第１の動作モード切り替え信号ＴＥ１を出力して第１の切換え回路（ＭＵＸ１）４１に供給する。
【００８３】
上記第１の切換え回路（ＭＵＸ１）４１は、動作モード（通常動作モードかテストモード）に応じてリフレッシュタイミングを切り替える回路である。第１の切換え回路（ＭＵＸ１）４１の入力側は、テストモードエントリ回路５３の出力側、および上記リフレッシュパルス発生回路６０の出力側並びに第１のテスト用リフレッシュパルス発生回路６２の出力側に接続されて、第１の動作モード切り替え信号ＴＥ１、ノーマルリフレッシュ用パルス信号ＲＥＦ及び第１のテスト用リフレッシュパルス信号ＴＲＥＦ１が入力され、リフレッシュタイミング制御信号ＲＦを発生する。
【００８４】
第１の切換え回路（ＭＵＸ１）４１の出力側は、上記ロウコントロール回路２６及びリフレッシュアドレス発生回路６６並びに上記第２の切換え回路（ＭＵＸ２）４２に接続されて、リフレッシュタイミング制御信号ＲＦを、ロウコントロール回路２６及びリフレッシュアドレス発生回路６６並びに第２の切換え回路（ＭＵＸ２）４２に供給する。つまり、第１の切換え回路（ＭＵＸ１）４１は、第１の動作モード切り替え信号ＴＥ１に応答して、ノーマルリフレッシュ用パルス信号ＲＥＦに基づくタイミング制御信号か、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１に基づくタイミング制御信号かのいずれかを、ＲＦとして出力する。
【００８５】
上記リフレッシュアドレス発生回路６６は、第１の切換え回路（ＭＵＸ１）４１の出力側に接続されて、リフレッシュタイミング制御信号ＲＦを入力とし、その出力側を第２の切換え回路（ＭＵＸ２）４２に接続され、リフレッシュアドレスＲＡｄｄを第２の切換え回路（ＭＵＸ２）４２に供給する。リフレッシュアドレス発生回路６６は、リフレッシュタイミング制御信号ＲＦをトリガーにしてリフレッシュアドレスをカウントアップし、第２の切換え回路（ＭＵＸ２）４２に供給する。
【００８６】
上記第２の切換え回路（ＭＵＸ２）４２は、アドレスバッファ回路２１及びリフレッシュアドレス発生回路６６の出力側並びに第１の切換え回路（ＭＵＸ１）４１の出力側に接続されて、ロウアドレスデータＡｄｄＲ、リフレッシュアドレスＲＡｄｄ及びリフレッシュタイミング制御信号ＲＦが入力され、アクセスするメモリセルを指定するロウアドレスＭＡｄｄを発生する。第２の切換え回路（ＭＵＸ２）４２の出力側は、ロウデコード回路３１に接続されて、ロウアドレスＭＡｄｄを供給する。具体的には、リフレッシュタイミング制御信号ＲＦの論理レベル（０か１か）に基づいて、セルフリフレッシュ動作が起動されたと判断されたとき、すなわちリフレッシュタイミング制御信号ＲＦの論理レベルがＬからＨへ切り替わったとき、第２の切換え回路（ＭＵＸ２）４２はリフレッシュアドレスＲＡｄｄを出力し、それ以外のときはロウアドレスデータＡｄｄＲを出力する。
【００８７】
上記テストモードエントリ回路５３は、通常動作モードとテストモードとの切換えを装置外部から制御する回路である。テストモードエントリ信号ＴＥを入力とし、第１の動作モード切り替え信号ＴＥ１を出力して第１の切換え回路（ＭＵＸ１）４１に供給する。
【００８８】
次に、上述した半導体記憶装置のテストモード動作、および通常動作を分けて説明する。
【００８９】
最初に、通常動作を図２を参照して説明する。この場合、テストモードエントリ信号ＴＥがＬに設定され、これにより、テストモードエントリ回路５３から出力される第１の動作モード切り替え信号ＴＥ１がＬとなる。ＴＥ＝０のとき、すなわち、通常動作時にはテスト回路は動作しないので、テスト回路を内蔵しない半導体記憶装置の動作と実質的に同じである。
【００９０】
まず、読出し・書込み動作について説明する。時刻Ｔ１において読出／書込アドレス信号Ａｄｄが“Ａ０”から“Ａ１”に変化すると、アドレス遷移検出回路（ＡＴＤ回路）２５がアドレス変化を検知して、時刻Ｔ２においてアドレス遷移検出信号ＡＴＤを立ち上げ、正のワンショットパルス信号としてロウコントロール回路２６と第２の切換え回路（ＭＵＸ２）４２とに供給する。ここで、上記アドレスＡ０、Ａ１は、ロウ系アドレスとしロウ系アドレスのみ変化した場合を例にとり説明する。
【００９１】
また、上記読出／書込アドレス信号Ａｄｄの変化に伴って、時刻Ｔ３においてロウアドレスＭＡｄｄが“Ａ０”から“Ａ１”に切り替わる。このとき第２の切換え回路（ＭＵＸ２）４２は、第１の切換え回路（ＭＵＸ１）４１の出力信号であるリフレッシュタイミング制御信号ＲＦがＬであることからセルフリフレッシュ動作が起動されていないと判断しているので、ロウアドレスデータＡｄｄＲをロウアドレスＭＡｄｄとしてロウデコード回路３１に供給する。
【００９２】
アドレス遷移検出信号ＡＴＤを受けたロウコントロール回路２６は、時刻Ｔ４におけるアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、時刻Ｔ５でロウイネーブル信号ＲＥを立ち上げ、所定のパルス長を有するロウイネーブル信号ＲＥをロウデコード回路３１に供給する。このときロウデコード回路３１には、第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄが入力されているので、ロウイネーブル信号ＲＥに同期して、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ａ１）で指定されるワード線Ｗｏｒｄが時刻Ｔ６で活性化される。
【００９３】
上記ロウコントロール回路２６は、時刻Ｔ４におけるアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、時刻Ｔ７でセンスイネーブル信号ＳＥを立ち上げ、センスアンプ回路３３に供給してセンスアンプ回路３３を活性化する。さらに、ロウコントロール回路２６は、時刻Ｔ４におけるアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、カラムコントロール信号ＣＣを立ち上げ、カラムコントロール回路２７に供給する。そしてカラムコントロール回路２７は、カラムコントロール信号ＣＣに基づく（結果的にロウイネーブル信号ＲＥに基づく）タイミングでカラムイネーブル信号ＣＥを時刻Ｔ８で立ち上げカラムデコード回路３５に供給する。カラムデコード回路３５には、カラム系アドレスＡｄｄＣが入力されている。
【００９４】
カラムデコード回路３５は、このカラムイネーブル信号ＣＥを受け、カラムアドレスデータＡｄｄＣをデコードし、このデコード結果に応じたセンスアンプ３３をＩ／Ｏバッファ３６を介してインプット／アウトプットデータ端子３７に接続する。これにより、読み出し動作の場合は、メモリセルアレイ３０中のロウアドレスＡ１で指定されるセルに記憶されたデータが、センスアンプ３３、Ｉ／Ｏバッファ３６を介してインプット／アウトプットデータ端子３７に送信され、また、書き込み動作の場合は、インプット／アウトプットデータ端子３７のデータがメモリセルアレイ３０中のロウアドレスＡ１で指定されるセルに書き込まれる。
【００９５】
時刻Ｔ４におけるアドレス遷移検出信号ＡＴＤの立下りエッジから所定時間の経過後に、ロウイネーブル信号ＲＥ、カラムイネーブル信号ＣＥおよびカラムイネーブル信号ＣＥがそれぞれ立ち下がる。以上が通常モードにおける読出し・書込み動作である。
【００９６】
次に、通常モードにおけるセルフリフレッシュ動作を説明する。セルフリフレッシュ動作は、装置外部から入力される信号とは無関係に、装置内部で発生されるタイミング及びアドレスに基づき、一定時間間隔で起動されるリフレッシュ動作である。
【００９７】
セルフリフレッシュ動作の起動タイミングは、タイマ回路５０で発生される。時刻Ｔ１０において、タイマ回路５０から、所定のパルス幅を有するワンショットパルス信号ＴＭが出力されると、信号ＴＭを受けたリフレッシュパルス発生回路６０から、信号ＴＭの立ち上がりエッジに基づいて、1回のリフレッシュ動作に要する時間に相当したパルス幅を有するワンショットパルス信号としてノーマルリフレッシュ用パルス信号ＲＥＦが出力され、第１の切換え回路（ＭＵＸ１）４１に供給する。
【００９８】
一方、リフレッシュアドレスＲＡｄｄは、リフレッシュアドレス発生回路６６で発生される。以下の説明では、信号ＴＭが出力された時刻Ｔ１０で、リフレッシュアドレス発生回路６６は、リフレッシュアドレスＲＡｄｄとして“Ｒ０”を発生し、第２の切換え回路（ＭＵＸ２）４２に供給しているものとする。
【００９９】
第１の切換え回路（ＭＵＸ１）４１は、通常動作においては、ノーマルリフレッシュ用パルス信号ＲＥＦに基づいて、リフレッシュタイミング制御信号ＲＦを出力する。時刻Ｔ１０から若干の遅延をもつリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、第２の切換え回路（ＭＵＸ２）４２は、セルフリフレッシュ動作が起動されたと判断し、ロウアドレスＭＡｄｄは、ＲＡｄｄ＝Ｒ０に切り替わる。
【０１００】
リフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、時刻Ｔ１１でロウイネーブル信号ＲＥが立ち上がる。ロウデコード回路３１には、リフレッシュアドレスＲＡｄｄが供給されているので、ロウイネーブル信号ＲＥに同期して、ＲＡｄｄ＝Ｒ０で指定されたワード線Ｗｏｒｄが時刻Ｔ１２で活性化される。
【０１０１】
更に、時刻Ｔ１３でセンスイネーブル信号ＳＥが立ち上がることによってセンスアンプ回路３３が活性化され、上記活性化されたワード線Ｗｏｒｄに接続されたメモリセルのリフレッシュが行われる。以上で、リフレッシュアドレスＲＡｄｄ（Ｒ０）で指定されるメモリセルのリフレッシュ動作が完了する。
【０１０２】
時刻Ｔ１４で、リフレッシュタイミング制御信号ＲＦが立ち下がると、第２の切換え回路（ＭＵＸ２）４２がセルフリフレッシュ動作の終了と判断し、ロウアドレスＭＡｄｄをリフレッシュアドレスＲＡｄｄ（Ｒ０）からロウアドレスデータＡｄｄＲ（Ａ１）に切り替える。また、リフレッシュタイミング制御信号ＲＦの立ち下がりが、リフレッシュアドレス発生回路６６に入力されると、これをトリガーにしてリフレッシュアドレスＲＡｄｄがカウントアップされ、リフレッシュアドレスＲＡｄｄがＲ１に切り替わる。
【０１０３】
更に、時刻Ｔ１５で、読出／書込アドレス信号Ａｄｄが（Ａ１）から（Ａ２）へ変化した時、この変化を受けて、時刻Ｔ１６で、ロウアドレスデータＭＡｄｄが（Ａ１）から（Ａ２）へ変化する。その後、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ａ２）で指定されるワード線Ｗｏｒｄを活性化し、通常動作モードにおける読出し・書込み動作を行う。
【０１０４】
上記のように、読出し・書込み動作とセルフリフレッシュ動作とは独立に発生するので、両者の動作タイミングがぶつからないようにするための対策が必要である。
【０１０５】
第１の対策として、1方の動作中に他方の動作が起動しないように動作制御することが考えられる。
【０１０６】
第２の対策として、両者の動作タイミングが近接して発生しても干渉による誤動作が発生しないことを保証することが必要である。つまり、回路構成上考えられる最小の時間間隔を強制的に与えて動作させ、誤動作が発生しないことを確認するための動作チェックを行うことである。
【０１０７】
本発明では、上記第２の対策を対策を行うものであり、具体的には図２の「ｔ１」、「ｔ２」の時間間隔について動作チェックを行う。ここで「ｔ１」は、読出し・書込み動作が完了し、上記第１の対策によって禁止されていたセルフリフレッシュ動作が解除された直後に、セルフリフレッシュ動作が起動された場合の時間間隔である。「ｔ２」も「ｔ１」と同様に、内部タイマ回路５０によってセルフリフレッシュ動作が起動した直後に、読出／書込アドレス信号“Ａｄｄ”が変化し、セルフリフレッシュ動作と読出し・書込み動作とが近接して発生した場合の時間間隔である。これら「ｔ１」、「ｔ２」は回路構成から決まる値であり、図１に示す第１の実施の形態では、「ｔ１」の条件を第１のテスト用リフレッシュパルス発生回路６２で発生し、図６に示す第２の実施の形態では、「ｔ２」の条件を第２のテスト用リフレッシュパルス発生回路６４で発生する。
【０１０８】
次に、図１を参照して、本実施の形態に係る半導体記憶装置のテストモードの動作の概略につき説明し、詳細はその後、図３を併せて参照して説明する。
【０１０９】
テストモードエントリ信号ＴＥが活性化され、ＴＥ＝Ｈがテストモードエントリ回路５３に入力されたとき、半導体記憶装置は、テストモードへのエントリがあったと認識する。すなわち、半導体記憶装置はテストモードにセットされる。
【０１１０】
前述の通常動作モードでは、読出し・書込み動作とセルフリフレッシュ動作とは、互いに独立してそれら動作タイミングが与えられたが、テストモードでは、それら動作タイミングは互いに関連付けされており、以下の説明では、読出し・書込み動作の後に所定の時間間隔でセルフリフレッシュ動作を行う場合につき説明する。
【０１１１】
テストモードエントリ信号ＴＥがＴＥ＝１になると、テストモードエントリ回路５３から出力される第１の動作モード切り替え信号ＴＥ１もＴＥ１＝１となる。この第１の動作モード切り替え信号ＴＥ１（ＴＥ１＝１）を入力とする第１の切換え回路（ＭＵＸ１）４１は、テストモードであると判断し、タイマ回路５０からのタイミング信号ＴＭに基づきリフレッシュパルス発生回路６０から出力されるノーマルリフレッシュ用パルス信号ＲＥＦを非選択とし、第１のテスト用リフレッシュパルス発生回路６２から出力される第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を選択し、リフレッシュタイミング制御信号ＲＦとして出力する。
【０１１２】
尚、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１のパルス幅は、ノーマルリフレッシュ用パルス信号ＲＥＦと揃えるようにする必要がある。なぜなら、通常動作モードとテストモードとで、確認したいパラメータ以外の動作条件が変わってしまうと、余分なパラメータの影響も考慮しなければならなくなり、正確な動作確認が出来なくなるためである。
【０１１３】
ここで、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１は、外部から入力される読出／書込アドレス信号Ａｄｄの変化を検出してアドレス遷移検出回路（ＡＴＤ回路）２５から出力されたアドレス遷移検出信号ＡＴＤの立下りエッジから所定時間（ＴＡ１'）遅れて立ち上がる信号である。従って、第１の切換え回路（ＭＵＸ１）４１から出力されるリフレッシュタイミング制御信号ＲＦは、アドレス遷移検出信号ＡＴＤの立下りエッジから所定時間（ＴＡ１）遅れて立ち上がる信号となる。前記所定時間（ＴＡ１'）は、図３に示す所定時間「ＴＡ１」からリフレッシュタイミング制御信号ＲＦと第１のテスト用リフレッシュパルス信号ＴＲＥＦ１との間の信号遅延を差し引いた時間に相当する。
【０１１４】
第１のテスト用リフレッシュパルス信号ＴＲＥＦ１の立ち上がりタイミングすなわち上記所定時間（ＴＡ１'）は、読出し・書込み動作に対してセルフリフレッシュ動作をどれだけ遅らせたいかによって予め設定される。これが本実施の形態のテストモード動作の特徴である。
【０１１５】
具体的には、上記所定時間（ＴＡ１'）は、上記ワード線を活性状態（選択状態）に維持する時間すなわちワード線のパルス幅と、図３の「ｔ１」で表される回路構成上考えられる最小の時間間隔との合計時間に、各信号間の遅延時間を加味した時間である。
【０１１６】
第１のテスト用リフレッシュパルス発生回路６２は、アドレス遷移検出回路（ＡＴＤ回路）２５から出力されたアドレス遷移検出信号ＡＴＤの立ち下がりを検出し、この検出された立ち下がりタイミングから上記所定時間（ＴＡ１'）を経過した時点で、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を発生する機能を有し、既知の立下りエッジ検出回路や既知の所定時間を計時する回路を含む回路で構成し得る。
【０１１７】
尚、第１のテスト用リフレッシュパルス発生回路６２は、アドレス遷移検出回路（ＡＴＤ回路）２５から出力されたアドレス遷移検出信号ＡＴＤの立ち上がりを検出し、この検出された立ち上がりタイミングから、上記所定時間（ＴＡ１'）とアドレス遷移検出信号ＡＴＤのパルス幅との合計時間を経過した時点で、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を発生するよう構成してもよい。この場合、第１のテスト用リフレッシュパルス発生回路６２は、既知の立上がりエッジ検出回路や既知の所定時間を計時する回路を含む回路で構成し得る。
【０１１８】
続いて、図３のタイミングチャートを参照しながら、上記テストモード動作につき説明する。時刻Ｔ３１において読出／書込アドレス信号Ａｄｄが“Ａ０”から“Ａ１”に変化すると、アドレス遷移検出回路（ＡＴＤ回路）２５がアドレス変化を検知して、時刻Ｔ３２においてアドレス遷移検出信号ＡＴＤを立ち上げ、正のワンショットパルス信号としてアドレス遷移検出信号ＡＴＤをロウコントロール回路２６に供給する。
【０１１９】
また、上記読出／書込アドレス信号Ａｄｄの変化に伴って、時刻Ｔ３３においてロウアドレスＭＡｄｄが“Ａ０”から“Ａ１”に切り替わる。このとき第２の切換え回路（ＭＵＸ２）４２は、第１の切換え回路（ＭＵＸ１）４１の出力信号であるリフレッシュタイミング制御信号ＲＦがＬであることからセルフリフレッシュ動作が起動されていないと判断しているので、ロウアドレスデータＡｄｄＲをロウアドレスＭＡｄｄとしてロウデコード回路３１に供給する。
【０１２０】
アドレス遷移検出信号ＡＴＤを受けたロウコントロール回路２６は、時刻Ｔ３４におけるアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、時刻Ｔ３５でロウイネーブル信号ＲＥを立ち上げ、所定のパルス長を有するロウイネーブル信号ＲＥをロウデコード回路３１に供給する。このときロウデコード回路３１には、第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄが入力されているので、ロウイネーブル信号ＲＥに同期して、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ａ１）で指定されるワード線Ｗｏｒｄが時刻Ｔ３６で活性化される。
【０１２１】
上記ロウコントロール回路２６は、時刻Ｔ３４におけるアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、時刻Ｔ３７でセンスイネーブル信号ＳＥを立ち上げ、センスアンプ回路３３に供給してセンスアンプ回路３３を活性化する。さらに、ロウコントロール回路２６は、時刻Ｔ３４におけるアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、カラムコントロール信号ＣＣを立ち上げ、カラムコントロール回路２７に供給する。そしてカラムコントロール回路２７は、カラムコントロール信号ＣＣに基づく（結果的にロウイネーブル信号ＲＥに基づく）タイミングでカラムイネーブル信号ＣＥを時刻Ｔ３８で立ち上げカラムデコード回路３５に供給する。カラムデコード回路３５には、カラム系アドレスＡｄｄＣが入力されている。
【０１２２】
カラムデコード回路３５は、このカラムイネーブル信号ＣＥを受け、カラムアドレスデータＡｄｄＣをデコードし、このデコード結果に応じたセンスアンプ３３をＩ／Ｏバッファ３６を介してインプット／アウトプットデータ端子３７に接続する。これにより、読み出し動作の場合は、メモリセルアレイ３０中のロウアドレスＡ１で指定されるセルに記憶されたデータが、センスアンプ３３、Ｉ／Ｏバッファ３６を介してインプット／アウトプットデータ端子３７に送信され、また、書き込み動作の場合は、インプット／アウトプットデータ端子３７のデータがメモリセルアレイ３０中のロウアドレスＡ１で指定されるセルに書き込まれる。
【０１２３】
時刻Ｔ３４におけるアドレス遷移検出信号ＡＴＤの立下りエッジから一定時間経過して、ロウイネーブル信号ＲＥ、カラムイネーブル信号ＣＥおよびカラムイネーブル信号ＣＥがそれぞれ立ち下がる。以上がテストモードにおける読出し・書込み動作である。
【０１２４】
次に、テストモードにおけるセルフリフレッシュ動作を説明する。セルフリフレッシュ動作は、装置外部から入力される信号に関連させ、装置内部で発生されるタイミング及びアドレスに基づき、起動されるリフレッシュ動作である。
【０１２５】
時刻Ｔ３４におけるアドレス遷移検出信号ＡＴＤの立下りエッジを第１のテスト用リフレッシュパルス発生回路６２が検出し、時刻Ｔ３４から所定時間（ＴＡ１'）経過した時刻において、第１のテスト用リフレッシュパルス発生回路６２が1回のリフレッシュ動作に要する時間に相当したパルス幅を有するワンショットパルス信号として第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を発生する。前述したように、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１のパルス幅は、上記ノーマルリフレッシュ用パルス信号ＲＥＦと同じに設定する。
【０１２６】
従って、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１が第１の切換え回路（ＭＵＸ１）４１に供給されることで、時刻Ｔ４０において、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１が、上記ノーマルリフレッシュ用パルス信号ＲＥＦと同じパルス幅を有するリフレッシュタイミング制御信号ＲＦとして第２の切換え回路（ＭＵＸ２）４２に供給される。
【０１２７】
一方、リフレッシュアドレスＲＡｄｄは、リフレッシュアドレス発生回路６６で発生される。以下の説明では、リフレッシュアドレス発生回路６６は、リフレッシュアドレスＲＡｄｄとして“Ｒ０”を発生し、第２の切換え回路（ＭＵＸ２）４２に供給しているものとする。
【０１２８】
第１の切換え回路（ＭＵＸ１）４１は、テストモード動作においては、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１に基づいて、リフレッシュタイミング制御信号ＲＦを出力する。時刻Ｔ４０でのリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、時刻Ｔ４１で、第２の切換え回路（ＭＵＸ２）４２は、セルフリフレッシュ動作が起動されたと判断し、ロウアドレスＭＡｄｄは、ＲＡｄｄ＝Ｒ０に切り替わる。
【０１２９】
さらに、時刻Ｔ４０でのリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、時刻Ｔ４２でロウイネーブル信号ＲＥを立ち上げ、所定のパルス長を有するロウイネーブル信号ＲＥをロウデコード回路３１に供給する。このときロウデコード回路３１には、第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄが入力されているので、ロウイネーブル信号ＲＥに同期して、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ｒ０）で指定されるワード線Ｗｏｒｄが時刻Ｔ４３で活性化される。
【０１３０】
上記ロウコントロール回路２６は、時刻Ｔ４０におけるリフレッシュタイミング制御信号ＲＦの立ち上がりエッジをトリガーとし、時刻Ｔ４４でセンスイネーブル信号ＳＥを立ち上げ、センスアンプ回路３３に供給してセンスアンプ回路３３を活性化し、リフレッシュアドレスＲＡｄｄ（Ｒ０）で指定されるメモリセルのリフレッシュ動作を行う。
【０１３１】
その後、時刻Ｔ４５で、リフレッシュタイミング制御信号ＲＦが立ち下がると、第２の切換え回路（ＭＵＸ２）４２がセルフリフレッシュ動作の終了と判断し、ロウアドレスＭＡｄｄをリフレッシュアドレスＲＡｄｄ（Ｒ０）からロウアドレスデータＡｄｄＲ（Ａ１）に切り替える。また、リフレッシュタイミング制御信号ＲＦの立ち下がりが、リフレッシュアドレス発生回路６６に入力されると、これをトリガーにしてリフレッシュアドレスＲＡｄｄがカウントアップされ、リフレッシュアドレスＲＡｄｄがＲ１に切り替わる。
【０１３２】
上記所定時間（ＴＡ１）は、時刻Ｔ３６と時刻Ｔ３９との間で表される既定のワード線のパルス幅と、時刻Ｔ３９と時刻Ｔ４３との間で表される時間間隔「ｔ１」との合計時間に、各信号間の遅延時間を加味した時間である。この遅延時間は個々の回路構成に依存して異なるが、回路構成に基づき予め算出可能な時間であるため、時刻Ｔ３９と時刻Ｔ４３との間で表される時間間隔「ｔ１」が、回路構成上考えられる最小の時間間隔になるよう上記所定時間（ＴＡ１）を設定することが可能となる。
【０１３３】
従って、読出し・書込み動作とセルフリフレッシュ動作との時間間隔が、回路構成上考えられる最小の時間間隔「ｔ１」となる条件を強制的に発生させ、テストを行うことが可能となる。
【０１３４】
続いて、図４のフローチャートを参照して、上記半導体装置のテスト手順を説明する。
【０１３５】
まず、チップに元々固定的な不良があったり、ホールド特性の悪いメモリセルがあったりすると、リフレッシュ動作のテストを実施する意味がなくなるので、事前にホールド試験を実施しておく（ステップＳ１）。ホールド試験そのものは汎用ＤＲＡＭで実施されている試験と同様の既知のテスト手順に従って行えばよい。
【０１３６】
すなわち、メモリセルアレイ３０のメモリセルへのデータ書き込みを行い、リフレッシュを禁止した状態を所定時間継続した後、このメモリセルからのデータ読み出しを行った時に、読み出されたデータが書き込んだデータと一致するように当該所定時間（すなわち、リフレッシュサイクル）を調整することで、このメモリセルのホールド時間が決まる。この試験を全てのメモリセルに対し行うことで、ホールド時間の最も短いメモリセルに合わせたリフレッシュサイクルの値が決まることになる。
【０１３７】
次に、メモリセルのリフレッシュ動作および読出／書込動作が正しく行われたか否かをテストの後に判定するため、メモリセルアレイ３０に予めテストパターンを書き込んでおく（ステップＳ２）。
【０１３８】
次に、任意のホールド時間を設定し（ステップＳ３）、次いで、ＴＥ＝１を入力することにより第１の動作モード切り替え信号ＴＥ１をＨに立ち上げることにより回路をテストモードに設定する（ステップＳ４）。
【０１３９】
次に、任意の読出／書込アドレス信号Ａｄｄをアドレス端子へ印加する（ステップＳ５）。リフレッシュアドレスは、装置内部に設けられたリフレッシュアドレス発生回路６６で発生するリフレッシュアドレスＲＡｄｄを使用する。
【０１４０】
以上の過程によって、図３に示すロウアドレス“Ａ１”での読出し・書込み動作および最小時間間隔「ｔ１」をおいてロウアドレス“Ｒ０”でのセルフリフレッシュ動作が順次行われる。
【０１４１】
次に、上記アドレスが指定するワード線に接続されたメモリセルのデータを読み出し、データチェックを行う（ステップＳ６）。そして、チェック結果が「ＮＧ」であった場合は、テストを終了しチップを廃棄する（ステップＳ８）。また、チェック結果が「ＰＡＳＳ」であった場合は、テストの全てが終了したか否かを判断し（ステップＳ７）、この判断結果が「ＮＯ」であった場合はステップＳ５へ戻る。
【０１４２】
以後、テストの全てが終了したか否かの判断結果が「ＹＥＳ」となるまで、ステップＳ５〜Ｓ７が繰り返し実行され、確認が必要な全てのパターンに関するテストを終了したと判断されたところでＴＥ＝０としてテストモードから抜けテストを終了する。
【０１４３】
また、実際には、取り得る全パターンについてテストするとかなりの時間がかかることから、規則性を持たせてテストすることも可能である。すなわち、最初は全パターンを調べて、ある傾向が出てくれば省略した形でテストを行う。ＤＲＡＭに限らず通常のメモリテスト技術において、不良を見つけ易いパターンと呼ばれるものがあるので、マーチングやギャロップといったテスト手法を組み合わせてテストを行っても良い。ただし、勿論、全てのパターンをテストすることが望ましい。
【０１４４】
以上説明したように、本発明に係る第１の実施の形態によれば、半導体記憶装置の読出し・書込み動作とセルフリフレッシュ動作とは独立に発生するので、両者の動作タイミングが近接して発生しても干渉による誤動作が発生しないことを保証することため、アドレス遷移検出信号ＡＴＤの変化のタイミングから所定時間（ＴＡ１’）遅れて第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を立ち上げ、セルフリフレッシュ動作を開始するタイミングを、その直前に行われた読出し・書込み動作との時間間隔が最小（ｔ１）になるよう設定することで、回路構成上考えられる最小の時間間隔を強制的に与えて動作させ、誤動作が発生しないことを確認するための動作チェックを行うことが可能となった。
【０１４５】
（第２の実施の形態）
以下、図面を参照し本発明の第２の実施の形態について説明する。
【０１４６】
本実施の形態に係る半導体記憶装置の回路構成は、上記第１の実施の形態に係る半導体記憶装置の回路構成と同じである。更に、本実施の形態に係る半導体記憶装置の通常モード動作は、上記第１の実施の形態に係る半導体記憶装置のそれと同じであり、テストモード動作のみが異なる。従って、本実施の形態に係る半導体記憶装置の回路構成の説明及び通常モード動作の説明を省略し、以下、テストモード動作の説明を図５を参照して行う。図５は本実施の形態に係る半導体記憶装置のテストモードでの動作を示すタイミングチャートである。
【０１４７】
尚、前記第１の実施の形態においては、テスト用リフレッシュパルス信号を「第１のテスト用リフレッシュパルス信号ＴＲＥＦ１」と表記したが、本実施の形態においては、それを「第２のテスト用リフレッシュパルス信号ＴＲＥＦ２」と表記する。
【０１４８】
上記第１の実施の形態では、アドレス遷移検出信号ＡＴＤの変化のタイミングから所定時間（ＴＡ１’）遅れて第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を立ち上げ、セルフリフレッシュ動作を開始するタイミングを、その直前に行われた読出し・書込み動作との時間間隔が最小になるよう設定した。これに対し、本実施の形態では、アドレス遷移検出信号ＡＴＤの立ち上がりから所定時間（ＴＡ２’）遅れて第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を立ち上げ、セルフリフレッシュ動作とその後に行われる読出し・書込み動作との時間間隔が最小になるよう設定する。尚、前記所定時間（ＴＡ２'）は、図５に示す所定時間「ＴＡ２」からリフレッシュタイミング制御信号ＲＦと第２のテスト用リフレッシュパルス信号ＴＲＥＦ２との間の信号遅延を差し引いた時間に相当する。
【０１４９】
第２のテスト用リフレッシュパルス信号ＴＲＥＦ２の立ち上がりタイミングすなわち上記所定時間（ＴＡ２’）は、リフレッシュ動作に対して読出し・書込み動作をどれだけ遅らせたいかによって予め設定される。これが本実施の形態のテストモード動作の特徴である。
【０１５０】
具体的には、アドレス遷移検出信号ＡＴＤの立ち上がりから読出し・書込み動作のためのワード線の立ち上がりまでの時間が、上記所定時間（ＴＡ２’）と、セルフリフレッシュ動作におけるワードパルス幅と図５の「ｔ２」で表される回路構成上考えられる最小の時間間隔との合計時間に、各信号間の遅延時間を加味した時間となるようにする。すなわち、この条件を踏まえて上記所定時間（ＴＡ２’）を設定する。
【０１５１】
第１のテスト用リフレッシュパルス発生回路６２は、アドレス遷移検出回路（ＡＴＤ回路）２５から出力されたアドレス遷移検出信号ＡＴＤの立ち上がりを検出し、この検出された立ち上がりタイミングから上記所定時間（ＴＡ２’）を経過した時点で、第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を発生する機能を有し、既知の立上がりエッジ検出回路や既知の所定時間を計時する回路を含む回路で構成し得る。
【０１５２】
以下、図５を参照して、テストモード動作につき説明する。時刻Ｔ５１において読出／書込アドレス信号Ａｄｄが“Ａ０”から“Ａ１”に変化すると、アドレス遷移検出回路（ＡＴＤ回路）２５がアドレス変化を検知して、時刻Ｔ５２においてアドレス遷移検出信号ＡＴＤを立ち上げ、正のワンショットパルス信号としてアドレス遷移検出信号ＡＴＤをロウコントロール回路２６に供給する。
【０１５３】
また、上記読出／書込アドレス信号Ａｄｄの変化に伴って、ロウアドレスＭＡｄｄが“Ａ０”から“Ａ１”に切り替わる。このとき第２の切換え回路（ＭＵＸ２）４２は、第１の切換え回路（ＭＵＸ１）４１の出力信号であるリフレッシュタイミング制御信号ＲＦがＬであることからセルフリフレッシュ動作が起動されていないと判断しているので、ロウアドレスデータＡｄｄＲをロウアドレスＭＡｄｄとしてロウデコード回路３１に供給する。
【０１５４】
更に、時刻Ｔ５２におけるアドレス遷移検出信号ＡＴＤの立ち上がりエッジを第１のテスト用リフレッシュパルス発生回路６２が検出し、この時刻Ｔ５２から上記所定時間（ＴＡ２’）経過した時刻において、1回のリフレッシュ動作に要する時間に相当したパルス幅を有するワンショットパルス信号として第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を発生する。第２のテスト用リフレッシュパルス信号ＴＲＥＦ２のパルス幅は、ノーマルリフレッシュ用パルス信号ＲＥＦと同じに設定する。
【０１５５】
第２のテスト用リフレッシュパルス信号ＴＲＥＦ２が第１の切換え回路（ＭＵＸ１）４１に供給されることで、時刻Ｔ５３で、第２のテスト用リフレッシュパルス信号ＴＲＥＦ２が、上記ノーマルリフレッシュ用パルス信号ＲＥＦと同じパルス幅を有するリフレッシュタイミング制御信号ＲＦとして第２の切換え回路（ＭＵＸ２）４２に供給される。
【０１５６】
時刻Ｔ５３でのリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、第２の切換え回路（ＭＵＸ２）４２は、セルフリフレッシュ動作が起動されたと判断し、ロウアドレスＭＡｄｄは、ＲＡｄｄ＝Ｒ０に切り替わる。
【０１５７】
さらに、時刻Ｔ５３でのリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、時刻Ｔ５４でロウイネーブル信号ＲＥを立ち上げ、所定のパルス長を有するロウイネーブル信号ＲＥをロウデコード回路３１に供給する。このときロウデコード回路３１には、第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄが入力されているので、ロウイネーブル信号ＲＥに同期して、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ｒ０）で指定されるワード線Ｗｏｒｄが時刻Ｔ５５で活性化される。
【０１５８】
上記ロウコントロール回路２６は、時刻Ｔ５３におけるリフレッシュタイミング制御信号ＲＦの立ち上がりエッジを受けて、時刻Ｔ５６でセンスイネーブル信号ＳＥを立ち上げ、センスアンプ回路３３に供給してセンスアンプ回路３３を活性化し、リフレッシュアドレスＲＡｄｄ（Ｒ０）で指定されるメモリセルのリフレッシュ動作を行う。
【０１５９】
その後、時刻Ｔ５７で、リフレッシュタイミング制御信号ＲＦが立ち下がると、第２の切換え回路（ＭＵＸ２）４２がセルフリフレッシュ動作の終了と判断し、ロウアドレスＭＡｄｄをリフレッシュアドレスＲＡｄｄ（Ｒ０）からロウアドレスデータＡｄｄＲ（Ａ１）に切り替える。また、リフレッシュタイミング制御信号ＲＦの立ち下がりが、リフレッシュアドレス発生回路６６に入力されると、これをトリガーにしてリフレッシュアドレスＲＡｄｄがカウントアップされ、リフレッシュアドレスＲＡｄｄがＲ１に切り替わる。
【０１６０】
さらに、所定時間後（Ｔ５８）ロウイネーブル信号ＲＥが立ち下がり、リフレッシュアドレスＲＡｄｄ（Ｒ０）で指定されるメモリセルのリフレッシュ動作が終了する。
【０１６１】
その後、時刻Ｔ５９でのアドレス遷移検出信号ＡＴＤの立ち下りエッジをトリガーとし、時刻Ｔ６０でロウイネーブル信号ＲＥを立ち上げ、所定のパルス長を有するロウイネーブル信号ＲＥをロウデコード回路３１に供給する。このときロウデコード回路３１には、第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄが入力されているので、ロウイネーブル信号ＲＥに同期して、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ａ１）で指定されるワード線Ｗｏｒｄが時刻Ｔ６１で活性化される。以下、実施例１と同様に、書込・読出動作が実行される。
【０１６２】
時刻Ｔ５２でのアドレス遷移検出信号ＡＴＤの立ち上がりから時刻Ｔ６１での読出し・書込み動作のためのワード線の立ち上がりまでの時間が、上記所定時間（ＴＡ２）と、時刻Ｔ５５および時刻Ｔ５８の間に相当するセルフリフレッシュ動作におけるワードパルス幅と、「ｔ２」で表される回路構成上考えられる最小の時間間隔との合計時間に、各信号間の遅延時間を加味した時間となるようにする。この遅延時間は個々の回路構成に依存して異なるが、回路構成に基づき予め算出可能な時間であるため、時刻Ｔ５８と時刻Ｔ６１との間で表される時間間隔「ｔ２」が、回路構成上考えられる最小の時間間隔になるよう上記所定時間（ＴＡ２）を設定することが可能となる。
【０１６３】
従って、セルフリフレッシュ動作と読出し・書込み動作との時間間隔が、回路構成上考えられる最小の時間間隔「ｔ２」となる条件を強制的に発生させ、テストを行うことが可能となる。
【０１６４】
上記半導体記憶装置のテスト手順は、上記第一の実施の形態のそれと同一であるためその説明を省略する。
【０１６５】
以上説明したように、本発明に係る第２の実施の形態によれば、半導体記憶装置の読出し・書込み動作とセルフリフレッシュ動作とは独立に発生するので、両者の動作タイミングが近接して発生しても干渉による誤動作が発生しないことを保証することため、アドレス遷移検出信号ＡＴＤの変化のタイミングから所定時間（ＴＡ２’）遅れて第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を立ち上げ、読出し・書込み動作を開始するタイミングを、その直前に行われたセルフリフレッシュ動作との時間間隔が最小（ｔ２）になるよう設定することで、回路構成上考えられる最小の時間間隔を強制的に与えて動作させ、誤動作が発生しないことを確認するための動作チェックを行うことが可能となった。
【０１６６】
（第３の実施の形態）
以下、図面を参照し本発明の第３の実施の形態について説明する。
【０１６７】
上記第１の実施の形態では、アドレス遷移検出信号ＡＴＤの変化のタイミングから所定時間（ＴＡ１'）遅れて第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を発生し、セルフリフレッシュ動作を開始するタイミングを、その直前に行われた読出し・書込み動作との時間間隔「ｔ１」が最小になるよう設定し、ワーストタイミング条件（以下第１のワーストタイミング条件という）でのテストを行った。そして、上記第２の実施の形態では、アドレス遷移検出信号ＡＴＤの立ち上がりから所定時間（ＴＡ２'）遅れて第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を発生し、セルフリフレッシュ動作とその後に行われる読出し・書込み動作との時間間隔「ｔ２」が最小になるよう設定した、ワーストタイミング条件（以下第２のワーストタイミング条件という）でのテストを行った。
【０１６８】
本実施の形態では、半導体記憶装置が上記第１および第２のワーストタイミング条件のいずれでもテスト動作を行うことが出来るように、上記第１及び第２の実施の形態に係る半導体記憶装置の回路構成を一部変更した。回路構成の変更部分につき以下、図６を参照して説明する。図６は、第３の実施の形態における半導体記憶装置の構成を示すブロック図である。
【０１６９】
この回路は、具体的には、アドレス遷移検出回路（ＡＴＤ回路）２５から出力されたアドレス遷移検出信号ＡＴＤを入力とする第１および第２のテスト用リフレッシュパルス発生回路６２、６４と、テストモード選択信号ＴＳの入力を受け、テストモードエントリ回路５３から出力される第２の動作モード切り替え信号ＴＥ２に基づき、上記第１および第２のテスト用リフレッシュパルス発生回路６２、６４から出力される第１及び第２のテスト用リフレッシュパルス信号ＴＲＥＦ１、ＴＲＥＦ２のいずれか1方を選択して、上記第１の切換え回路（ＭＵＸ１）４１に供給する第３の切換え回路（ＭＵＸ３）４３とから構成し得る。テストモードエントリ回路５３は、テストモードエントリ信号ＴＥを入力として第１の動作モード切り替え信号ＴＥ１を出力すると共に、テストモード選択信号ＴＳを入力として第２のテストモード切換信号ＴＥ２を出力し、第１の動作モード切り替え信号ＴＥ１を第１の切換え回路（ＭＵＸ１）４１へ供給し、第２のテストモード切換信号ＴＥ２を第３の切換え回路（ＭＵＸ３）４３へ供給する。
【０１７０】
本実施形態ではＴＥ＝Ｈで設定されるテストモードにおいて、ＴＳ＝Ｌでは第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を選択し、ＴＳ＝Ｈでは第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を選択する。また、ＴＥ＝Ｌであれば、テストモード選択信号ＴＳに関わらず通常動作モードとなる。尚、通常動作は、上記第１および第２の実施の形態と同じである。
【０１７１】
ここで、第１のテスト用リフレッシュパルス発生回路６２には上記時間間隔「ｔ１」が予め設定されており、アドレス遷移検出回路（ＡＴＤ回路）２５から出力されたアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、この立下りエッジから所定期間（ＴＡ１'）経過した時点で第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を第３の切換え回路（ＭＵＸ３）４３に供給する。
【０１７２】
第２のテスト用リフレッシュパルス発生回路６２には上記時間間隔「ｔ２」が予め設定されており、アドレス遷移検出回路（ＡＴＤ回路）２５から出力されたアドレス遷移検出信号ＡＴＤの立上がりエッジをトリガーとし、この立上がりエッジから所定期間（ＴＡ２'）経過した時点で第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を発生し、第３の切換え回路（ＭＵＸ３）４３に供給する。
【０１７３】
以上のように、上記第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を使用して上記第１のワーストタイミング条件「ｔ１」でテストを行うか、或いは上記第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を使用して上記第２のワーストタイミング条件「ｔ２」でテストを行うかは、テストモード選択信号ＴＳで制御することができる。例えば、第１のワーストタイミング条件でテストを行った後、第２のワーストタイミング条件でテストを行ってもよいし、またその順番を逆にして行ってもよい。また、両方のワーストタイミング条件でテストを行う必要がない場合、必要に応じて一方のテスト用リフレッシュパルス信号のみを使用してもよい。
【０１７４】
本実施の形態に係る半導体記憶装置の通常モード動作は、前記第１の実施の形態で説明した通常モード動作と同じである。テストモード動作は、前述したように上記第１のワーストタイミング条件「ｔ１」でテストを行う場合、その動作は、第３の切換え回路（ＭＵＸ３）４３が第１のテスト用リフレッシュパルス発生回路６２から供給された第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を選択して第１の切換え回路（ＭＵＸ２）４１に供給すること以外は、第１の実施の形態で図３を参照して説明したテストモード動作と同じである。一方、上記第２のワーストタイミング条件「ｔ２」でテストを行う場合、その動作は、第３の切換え回路（ＭＵＸ３）４３が第２のテスト用リフレッシュパルス発生回路６４から供給された第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を選択して第１の切換え回路（ＭＵＸ２）４１に供給すること以外は、第１の実施の形態で図５を参照して説明したテストモード動作と同じである。
【０１７５】
図７は、本実施の形態における半導体記憶装置のテスト動作を示すタイミングチャートである。図７は、上記テストモードエントリ信号ＴＥ、テストモード選択信号ＴＳ、第１及び第２の動作モード切り替え信号ＴＥ１、ＴＥ２と、各テスト動作との関係の1例を示す図である。図７に示すように、ＴＥ＝１、ＴＳ＝０のときは上記第１のワーストタイミング条件でテストを行い、ＴＥ＝１、ＴＳ＝１のときは上記第２のワーストタイミング条件でテストを行う。
【０１７６】
続いて、図８のフローチャートを参照して、上記半導体装置のテスト手順を説明する。以下の説明では、第１のワーストタイミング条件でテストを行った後、第２のワーストタイミング条件でテストを行う場合を例にして説明する。
【０１７７】
先ず、実施例１，２と同様の手順でホールド試験（Ｓ１）メモリ書込み（Ｓ２）を行う。
【０１７８】
次に、任意のホールド時間を設定し（ステップＳ３）、次いで、ＴＥ＝１を入力することによって、第１の動作モード切り替え信号ＴＥ１を“H”に立ち上げるとともに、テストモード選択信号ＴＳ＝０を入力して第２の動作モード切り替え信号ＴＥ２をＬとし、第３の切換え回路（ＭＵＸ３）４３が第１のテスト用リフレッシュパルス発生回路６２から出力される第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を選択するよう設定する。（ステップＳ４）。
【０１７９】
以下、実施例1と同様に、読出アドレス設定（Ｓ５）、メモリチェックを行い（Ｓ６）チェック結果が「ＮＧ」であった場合は、テストを終了しチップを廃棄する（ステップＳ８）。また、チェック結果が「ＰＡＳＳ」であった場合は、時間間隔「ｔ１」を用いたテストの全てが終了したか否かを判断し（ステップＳ７）、この判断結果が「ＮＯ」であった場合はステップＳ５へ戻る。
【０１８０】
以後、テストの全てが終了したか否かの判断結果が「ＹＥＳ」となるまで、ステップＳ５〜Ｓ７が繰り返し実行される。
【０１８１】
上記判断結果が「ＹＥＳ」となった場合、次いで、テストモード選択信号ＴＳをＬからＨに切り替え第２の動作モード切り替え信号ＴＥ２をＨに立ち上げて、第３の切換え回路（ＭＵＸ３）４３が第２のテスト用リフレッシュパルス発生回路６４から出力される第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を選択するよう設定する。（ステップＳ９）。
【０１８２】
以下、実施例１（２）と同様に読出アドレス設定（Ｓ１０）、メモリチェックを行い（Ｓ１１）、チェック結果が「ＮＧ」であった場合は、テストを終了しチップを廃棄する（ステップＳ１３）。また、チェック結果が「ＰＡＳＳ」であった場合は、時間間隔「ｔ２」を用いたテストの全てが終了したか否かを判断し（ステップＳ１２）、この判断結果が「ＮＯ」であった場合はステップＳ１０へ戻る。
【０１８３】
以後、テストの全てが終了したか否かの判断結果が「ＹＥＳ」となるまで、ステップＳ１０〜Ｓ１２が繰り返し実行される。
【０１８４】
以上説明したように、本発明に係る第３の実施の形態によれば、上記第１の実施の形態で得られる効果と上記第２の実施の形態で得られる効果と双方を得ることが可能となる。すなわち、アドレス遷移検出信号ＡＴＤの変化のタイミングから所定時間（ＴＡ１'）遅れて第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を発生し、セルフリフレッシュ動作を開始するタイミングを、その直前に行われた読出し・書込み動作との時間間隔「ｔ１」が最小になるよう設定し、第１のワーストタイミング条件でのテストと、アドレス遷移検出信号ＡＴＤの立ち上がりから所定時間（ＴＡ２'）遅れて第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を発生し、セルフリフレッシュ動作とその後に行われる読出し・書込み動作との時間間隔「ｔ２」が最小になるよう設定し、第２のワーストタイミング条件でのテストとの双方を行うことが可能となる。
【０１８５】
（第４の実施の形態）
以下、図面を参照し本発明の第４の実施の形態について説明する。
【０１８６】
上記第１乃至３の実施の形態では、読出し・書込み動作とセルフリフレッシュ動作との時間間隔に着目してワーストタイミング条件を強制的に発生させテストを行ったが、本実施の形態では、時間間隔（タイミング）に加え、読出し・書込み動作のロウアドレスとセルフリフレッシュ動作のロウアドレスとの関係についても着目してワーストアドレス条件を強制的に発生させテストを行う。
【０１８７】
このため、本実施の形態における半導体記憶装置は、テストモードにおけるリフレッシュ動作のロウアドレスとして、外部入力されたロウアドレスを用いることが、上記第１、第２および第３の実施の形態と異なる。その回路構成は、図１又は図６に示す回路構成の一部を変更することで実現できるが、本実施の形態では、図６に示す回路構成の一部を変更した場合を例にとり説明する。
【０１８８】
図９は、本実施の形態における半導体記憶装置の構成を示すブロック図である。図６に示す回路構成と異なる点は、データストア回路７０と第４の切換え回路（ＭＵＸ４）４４とを更に設けるよう構成したことである。テストモードエントリ回路５３は、テストモードエントリ信号ＴＥを入力として第１の動作モード切り替え信号ＴＥ１を出力し、第１の切換え回路（ＭＵＸ１）４１に供給する。更に、テストモードエントリ回路５３は、テストモード選択信号ＴＳを入力として第２の動作モード切り替え信号ＴＥ２を出力し、第３の切換え回路（ＭＵＸ３）４３に供給する。更に、テストモードエントリ回路５３は、テストモード選択信号ＴＡを入力として第３の動作モード切り替え信号ＴＥ３を出力しデータストア回路７０に供給すると共に、第４の動作モード切り替え信号ＴＥ４を出力し第４の切換え回路（ＭＵＸ４）４４に供給する。
【０１８９】
本実施の形態における半導体記憶装置の通常動作につき説明する。通常動作モードでは、テストモードエントリ信号ＴＥは、Ｌに設定され、第１の動作モード切り替え信号ＴＥ１＝Ｌとなるので、第１の切換え回路（ＭＵＸ１）４１は、リフレッシュパルス発生回路６０で発生したノーマルリフレッシュ用パルス信号ＲＥＦを選択するよう設定される。また、テストモード選択信号ＴＡはＨの状態に設定され、第３の動作モード切り替え信号ＴＥ３＝Ｌおよび第４の動作モード切り替え信号ＴＥ４＝Ｌにすることで、データストア回路７０はロウアドレスデータＡｄｄＲの取り込みは行わず、第４の切換え回路（ＭＵＸ４）４４もデータストア回路７０からのテスト用ロウアドレスデータＴＡｄｄを非選択とし、リフレッシュアドレス発生回路６６で発生する内部リフレッシュアドレスＣＡｄｄを選択するよう設定される。
【０１９０】
従って、上記第１の実施の形態で説明した通常動作と同様に、通常動作モードでは、外部入力された読出／書込アドレス信号Ａｄｄおよびアドレス遷移検出信号ＡＴＤの状態変化のタイミングに基づき読出／書込動作を行い、リフレッシュ動作は、装置内部のリフレッシュパルス発生回路６０で発生したノーマルリフレッシュ用パルス信号ＲＥＦのタイミングと、リフレッシュアドレス発生回路６６で発生した内部リフレッシュアドレスＣＡｄｄに基づき行われる。
【０１９１】
次に、テストモード動作につき説明する。このテストモード動作は、上記第３の実施の形態で説明したように、第１のワーストタイミング条件下で行われるテスト動作と、第２のワーストタイミング条件下で行われるテスト動作とがある。図１０は、第１のワーストタイミング条件下で行われるテスト動作を説明するためのタイミングチャートである。図１１は、第２のワーストタイミング条件下で行われるテスト動作を説明するためのタイミングチャートである。まず、図１０を参照して、第１のワーストタイミング条件下で行われるテスト動作につき説明し、その後図１１を参照して、第２のワーストタイミング条件下で行われるテスト動作につき説明する。
【０１９２】
図１０によれば、時刻Ｔ７０で、テストモードエントリ信号ＴＥが、Ｈに設定され、テストエントリ回路５３がテストモードとなり、以後、入力された第１のテストモード選択信号ＴＳ＝Ｌから発生されるＴＥ２を動作モード切替信号として認識し、第３の切換え回路（ＭＵＸ３）４３へ供給する。そして、時刻Ｔ７１において、第２のテストモード選択信号ＴＡをＬに立ち下げると、テストエントリ回路５３がこれを検知し、第３の動作モード切り替え信号ＴＥ３を、Ｈに立ち上げる。第３の動作モード切り替え信号ＴＥ３の立ち上がりを受けて、データストア回路７０が、外部からアドレスバッファ回路２１を介し入力されたロウアドレスデータＡｄｄＲ“Ａ０”を取り込み、このアドレスデータ“Ａ０”をテスト用ロウアドレスデータＴＡｄｄとして第４の切換え回路（ＭＵＸ４）４４に供給する。
【０１９３】
時刻Ｔ７３において、テストモード選択信号ＴＡをＨに立ち上げると、テストエントリ回路５３がこれを検知し、第４の動作モード切り替え信号ＴＥ４を、Ｈに立ち上げる。第４の動作モード切り替え信号ＴＥ４の立ち上がりを受けて、第４の切換え回路（ＭＵＸ４）４４は、リフレッシュアドレス発生回路６６で発生されたリフレッシュアドレスＣＡｄｄ“Ｒ０”を非選択とし、データストア回路７０から出力されたテスト用ロウアドレスデータＴＡｄｄ“Ａ０”を選択するよう設定され、リフレッシュアドレスＲＡｄｄ“Ａ０”として第２の切換え回路（ＭＵＸ２）４２に供給される（時刻Ｔ７４）。
【０１９４】
時刻Ｔ７５において、外部入力される読出／書込アドレス信号Ａｄｄが“Ａ０”から“Ａ１”に変化すると、アドレス遷移検出回路（ＡＴＤ回路）２５がアドレス変化を検知して、時刻Ｔ７６においてアドレス遷移検出信号ＡＴＤを立ち上げ、正のワンショットパルス信号としてアドレス遷移検出信号ＡＴＤをロウコントロール回路２６に供給する。以下、実施例１〜３と同様にアドレスＡ０で指定されるメモリセルの読出・書込動作が実行される。
【０１９５】
次に、テストモードにおけるリフレッシュ動作を説明する。リフレッシュ動作は、装置外部から入力される信号に関連させ、装置内部で発生されるタイミング及びアドレスに基づき、起動される動作である。
【０１９６】
時刻Ｔ７８におけるアドレス遷移検出信号ＡＴＤの立下りエッジを第１のテスト用リフレッシュパルス発生回路６２が検出し、時刻Ｔ７８から所定時間（ＴＡ１'）経過した時刻において、第１のテスト用リフレッシュパルス発生回路６２が1回のリフレッシュ動作に要する時間に相当したパルス幅を有するワンショットパルス信号として第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を発生する。前述したように、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１のパルス幅は、上記ノーマルリフレッシュ用パルス信号ＲＥＦと同じに設定する。
【０１９７】
従って、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１が第３の切換え回路（ＭＵＸ３）４３を介して第１の切換え回路（ＭＵＸ１）４１に供給されることで、時刻Ｔ８１において、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１が、上記ノーマルリフレッシュ用パルス信号ＲＥＦと同じパルス幅を有するリフレッシュタイミング制御信号ＲＦとして第２の切換え回路（ＭＵＸ２）４２に供給される。
【０１９８】
ここで、第４の切換え回路（ＭＵＸ４）４４は、データストア回路７０から供給されるテスト用ロウアドレスデータＴＡｄｄを選択しているので、テスト用ロウアドレスデータＴＡｄｄ“Ａ０”がリフレッシュアドレスＲＡｄｄ“Ａ０”として、第２の切換え回路（ＭＵＸ２）４２に供給されている。第２の切換え回路（ＭＵＸ２）４２は、時刻Ｔ８１でのリフレッシュタイミング制御信号ＲＦの立ち上がりをトリガーとし、ロウアドレスデータＡｄｄＲ＝Ａ１を非選択にし、リフレッシュアドレスＲＡｄｄ“Ａ０”を選択することで、時刻Ｔ８２でロウアドレスＭＡｄｄは、“Ａ１”から“Ａ０”に切り換る。
【０１９９】
さらに、時刻Ｔ８１でのリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、ロウイネーブル信号ＲＥ（図示せず）を立ち上げ、所定のパルス長を有するロウイネーブル信号ＲＥをロウデコード回路３１に供給する。このときロウデコード回路３１には、第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄ＝Ａ０が入力されているので、時刻Ｔ７９でＴＡｄｄ＝Ａ０で指定されるワード線Ｗｏｒｄが活性化され、メモリセルのリフレッシュ動作を行う。
【０２００】
その後、時刻Ｔ８４で、リフレッシュタイミング制御信号ＲＦが立ち下がると、第２の切換え回路（ＭＵＸ２）４２がセルフリフレッシュ動作の終了と判断し、ロウアドレスＭＡｄｄをＴＡｄｄ＝Ａ０からロウアドレスデータＡｄｄＲ（Ａ１）に切り替える。
【０２０１】
実施例１、３と同様、上記所定時間（ＴＡ１）は、時刻Ｔ７９と時刻Ｔ８０との間で表される既定のワード線のパルス幅と、時刻Ｔ８０と時刻Ｔ８３との間で表される時間間隔「ｔ１」との合計時間に、各信号間の遅延時間を加味した時間であるので、読出し・書込み動作とセルフリフレッシュ動作との時間間隔が、回路構成上考えられる最小の時間間隔「ｔ１」となる条件を強制的に発生させ、テストを行うことが可能となる。
【０２０２】
次に、第２のワーストタイミング条件下で行われるテスト動作につき図１１を参照しながら説明する。テストモードへのエントリ（Ｔ８５）からテスト用ロウアドレスデータＴＡｄｄ“Ａ０”の取込（Ｔ８９）までは第１のワーストタイミング条件下のテスト動作と同じである。
【０２０３】
時刻Ｔ９０において読出／書込アドレス信号Ａｄｄが“Ａ０”から“Ａ１”に変化すると、アドレス遷移検出回路（ＡＴＤ回路）２５がアドレス変化を検知して、時刻Ｔ９１においてアドレス遷移検出信号ＡＴＤを立ち上げ、正のワンショットパルス信号としてアドレス遷移検出信号ＡＴＤをロウコントロール回路２６に供給する。
【０２０４】
更に、時刻Ｔ９１におけるアドレス遷移検出信号ＡＴＤの立ち上がりエッジを第２のテスト用リフレッシュパルス発生回路６４が検出し、この時刻Ｔ９１から上記所定時間（ＴＡ２’）経過した時刻において、1回のリフレッシュ動作に要する時間に相当したパルス幅を有するワンショットパルス信号として第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を発生する。
【０２０５】
第２のテスト用リフレッシュパルス信号ＴＲＥＦ２が第３の切換え回路（ＭＵＸ３）４３を介して第１の切換え回路（ＭＵＸ１）４１に供給されることで、時刻Ｔ９２で、第２のテスト用リフレッシュパルス信号ＴＲＥＦ２が、上記ノーマルリフレッシュ用パルス信号ＲＥＦと同じパルス幅を有するリフレッシュタイミング制御信号ＲＦとして第２の切換え回路（ＭＵＸ２）４２に供給される。
【０２０６】
時刻Ｔ９２でのリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、第２の切換え回路（ＭＵＸ２）４２は、リフレッシュ動作が起動されたと判断し、データストア回路７０から出力され第４の切換え回路（ＭＵＸ４）４４を介してリフレッシュアドレスＲＡｄｄとして供給されるテスト用ロウアドレスデータＴＡｄｄ＝Ａ０を選択することで、ロウアドレスＭＡｄｄは、Ａ０に切り替わる。
【０２０７】
さらに、時刻Ｔ９２でのリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、ロウイネーブル信号ＲＥ（図示せず）を立ち上げ、ロウイネーブル信号ＲＥをロウデコード回路３１に供給する。このときロウデコード回路３１には、第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄが入力されているので、Ｔ９４でロウアドレスＭＡｄｄ（ＴＡｄｄ＝Ａ０）で指定されるワード線Ｗｏｒｄが活性化される。
【０２０８】
以下、実施例１〜３同様にテスト用ロウアドレスＴＡｄｄ（Ａ０）で指定されるメモリセルのリフレッシュ動作が行なわれる。
【０２０９】
次に、時刻Ｔ９８でのアドレス遷移検出信号ＡＴＤの立ち下りエッジをトリガーとして、ロウイネーブル信号ＲＥが立ち上がりロウデコード回路３１に供給される。このときロウデコード回路３１には、第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄが入力されているので、Ｔ９９でロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ａ１）で指定されるワード線Ｗｏｒｄが活性化される。以下、実施例１〜３と同様に、読出し／書込動作が実行される。
【０２１０】
実施例２、３と同様に、時刻Ｔ９１でのアドレス遷移検出信号ＡＴＤの立ち上がりから時刻Ｔ９９での読出し・書込み動作のためのワード線の立ち上がりまでの時間が、上記所定時間（ＴＡ２）と、時刻Ｔ９４および時刻Ｔ９６の間に相当するセルフリフレッシュ動作におけるワードパルス幅と、「ｔ２」で表される回路構成上考えられる最小の時間間隔との合計時間に、各信号間の遅延時間を加味した時間となるようにする。
【０２１１】
従って、セルフリフレッシュ動作と読出し・書込み動作との時間間隔が、回路構成上考えられる最小の時間間隔「ｔ２」となる条件を強制的に発生させ、テストを行うことが可能となる。
【０２１２】
以上のように、テストモードでは、読出し・書込み動作だけでなくセルフリフレッシュ動作も装置外部から入力されたリフレッシュアドレスに基づき行われるため、読出し・書込み動作とセルフリフレッシュ動作とのロウアドレスの関係を装置外部から任意に制御することができる。すなわち、図３および図５における読出し・書込みアドレス“Ａ１”およびリフレッシュアドレス“Ｒ０”を装置外部から任意に制御することができる。
【０２１３】
本実施の形態に係る半導体記憶装置の動作は、テストモードでのセルフリフレッシュ動作が、装置外部から入力されデータストア回路７０を介して供給されるテスト用リフレッシュアドレスＴＡｄｄ、すなわち装置外部から入力されたリフレッシュアドレスに基づき行われることが、上記第３の実施の形態に係る半導体記憶装置の動作との主たる相違点である。従って、読出し・書込みアドレス“Ａ１”およびリフレッシュアドレス“Ａ０”の関係をワーストアドレス条件、例えば、隣接する２つのワード線を指定するロウアドレスとすることで、ワーストタイミング条件に加えワーストアドレス条件下でのテストが可能となる。
【０２１４】
続いて、図１２のフローチャートを参照して、上記半導体記憶装置のテスト手順を説明する。以下の説明では、第１のワーストタイミング条件でテストを行った後、第２のワーストタイミング条件でテストを行う場合を例にして説明する。
【０２１５】
まず、実施例１、２と同様にホールド試験（Ｓ１）、メモリ書込（Ｓ２）を行ない実施例３と同様に、第１のワーストタイミング条件におけるテストモードエントリを行なう（Ｓ４）。
【０２１６】
次に、ＴＡをＨからＬに切替えて、第３の動作モード切り替え信号ＴＥ３をＨに立ち上げることで、データストア回路７０がアドレスバッファ回路２１から出力されたロウアドレスＡｄｄＲ（テスト用リフレッシュアドレスデータ）を取り込み、テスト用ロウアドレスデータＴＡｄｄとして第４の切換え回路（ＭＵＸ４）４４に供給する。（ステップＳ５）。
【０２１７】
次に、任意の読出／書込アドレス信号Ａｄｄをアドレス端子へ印加する（ステップＳ６）。
【０２１８】
以上の過程によって、図３に示すロウアドレス“Ａ１”での読出し・書込み動作および最小時間間隔「ｔ１」をおいてロウアドレス“Ｒ０”でのセルフリフレッシュ動作が順次行われる。
【０２１９】
次に、上記アドレスが指定するワード線に接続されたメモリセルのデータを読み出し、データチェックを行う（ステップＳ７）。そして、チェック結果が「ＮＧ」であった場合は、テストを終了しチップを廃棄する（ステップＳ９）。また、チェック結果が「ＰＡＳＳ」であった場合は、テストの全てが終了したか否かを判断し（ステップＳ８）、この判断結果が「ＮＯ」であった場合はステップＳ５へ戻る。
【０２２０】
以後、テストの全てが終了したか否かの判断結果が「ＹＥＳ」となるまで、ステップＳ５〜Ｓ８が繰り返し実行される。
【０２２１】
上記判断結果が「ＹＥＳ」となった場合、次いで、テストモード選択信号ＴＳをＬからＨに切り替え第２の動作モード切り替え信号ＴＥ２をＨに立ち上げて、第３の切換え回路（ＭＵＸ３）４３が第２のテスト用リフレッシュパルス発生回路６４から出力される第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を選択するよう設定する。（ステップＳ１０）。
【０２２２】
次に、ステップＳ５と同様にテスト用リフレッシュアドレスデータＡｄｄＲを、テスト用ロウアドレスデータＴＡｄｄとして第４の切換え回路（ＭＵＸ４）４４に供給する。（ステップＳ１１）。
【０２２３】
次に、任意の読出／書込アドレス信号Ａｄｄをアドレス端子へ印加する（ステップＳ１２）。
【０２２４】
以上の過程によって、図５に示すロウアドレス“Ｒ０”でのセルフリフレッシュ動作および最小時間間隔「ｔ２」をおいてロウアドレス“Ａ１”での読出し・書込み動作が順次行われる。
【０２２５】
次に、上記アドレスが指定するワード線に接続されたメモリセルのデータを読み出し、データチェックを行う（ステップＳ１３）。そして、チェック結果が「ＮＧ」であった場合は、テストを終了しチップを廃棄する（ステップＳ１５）。また、チェック結果が「ＰＡＳＳ」であった場合は、テストの全てが終了したか否かを判断し（ステップＳ１４）、この判断結果が「ＮＯ」であった場合はステップＳ１１へ戻る。
【０２２６】
以後、テストの全てが終了したか否かの判断結果が「ＹＥＳ」となるまで、ステップＳ１１〜Ｓ１４が繰り返し実行される。
【０２２７】
以上説明したように、本発明に係る第４の実施の形態によれば、上記第１乃至第３の実施の形態で得られる効果に加え、読出し・書込み動作のロウアドレスとセルフリフレッシュ動作のロウアドレスとの関係についても着目してワーストアドレス条件を強制的に発生させテストを行うことが可能となる。すなわち、ワーストタイミング条件に加えワーストアドレス条件も強制的に発生させテストを行うことが可能となる。
【０２２８】
（第５の実施の形態）
以下、図面を参照し本発明の第５の実施の形態について説明する。図１３は、本発明の第５の実施の形態の半導体記憶装置の構成を示すブロック図である。図１４は、図１３に示す半導体記憶装置の第１のワースト条件下でのテスト動作を示すタイミングチャートである。図１５は、図１３に示す半導体記憶装置の第２のワースト条件下でのテスト動作を示すタイミングチャートである。
【０２２９】
上記第１乃至第４の実施の形態によれば、テストモードにおけるリフレッシュ動作のタイミングを決めるにあたり、外部入力されたアドレスの変化を検知する信号、すなわちアドレス遷移検出回路（ＡＴＤ回路）２５で発生するアドレス遷移検出信号をトリガーとしてテスト用リフレッシュパルスを発生させるよう構成したことで、読出し・書込み動作とリフレッシュ動作とを、強制的に近接して発生させることが可能となる。
【０２３０】
しかしながら、擬似ＳＲＡＭには、アドレスの変化だけではなく、外部入力されたチップ又はバンク等の選択された領域を選択的に活性化する信号、例えばチップセレクト信号等にも依存してＡＴＤ信号を発生するものがある。チップセレクト信号／ＣＳの入力は、内部タイマ回路５０が発生するタイミング信号ＴＭと必ずしも同期しているとは限らないので、通常動作モードでのリフレッシュ動作と、チップセレクト信号／ＣＳの活性化タイミングに基づく読出し・書込み動作との時間間隔についてもテストを行う必要がある場合がある。
【０２３１】
すなわち、上記第1乃至第４の実施の形態における説明は、チップセレクト信号／ＣＳが活性状態にあることを前提とした説明であったが、以下の説明では、アドレスの変化はなく、チップセレクト信号／ＣＳが非活性状態から活性状態へ遷移することを前提にする。なお、本実施例の半導体記憶装置は／ＣＳ＝１では、非活性状態に設定され、／ＣＳ＝Ｌでは活性状態に設定されるものとする。／ＣＳの立下りに伴いアドレス遷移検出回路（ＡＴＤ回路）２５がアドレス遷移検出信号ＡＴＤを発生し、このアドレス遷移検出信号ＡＴＤをトリガーとして、上記第１のワーストタイミング条件及び第２のワーストタイミング条件下でのテスト動作を行う。
【０２３２】
次に、テストモード動作につき説明する。このテストモード動作は、前述したように、第１のワーストタイミング条件下で行われるテスト動作と、第２のワーストタイミング条件下で行われるテスト動作とがある。図１４は、第１のワーストタイミング条件下で行われるテスト動作を説明するためのタイミングチャートである。図１５は、第２のワーストタイミング条件下で行われるテスト動作を説明するためのタイミングチャートである。
【０２３３】
実施例１〜４との相違点は、／ＣＳの立下り（非活性状態から活性状態への切り替わり）に伴ってアドレス遷移検出信号ＡＴＤが発生することだけである。
【０２３４】
すなわち、図１４に示す第１のワーストタイミング条件下のテスト動作では、Ｔ１０２における／ＣＳの立下りを受けて、アドレス遷移検出信号ＡＴＤが発生する（Ｔ１０３）。以下、実施例１〜４と同様に、アドレスＡ０で指定されるメモリセルの読出し・書込み動作と、アドレスＡ１で指定されるワード線に関するリフレッシュ動作とが、所定の時間間隔ｔ１で発生する。なお、図１４はリフレッシュ・アドレスを外部入力するテスト動作（実施例４）を例としたものであるので、テストモードエントリ（Ｔ１０１）、リフレッシュアドレスの取り込みなどは、実施例４と同様に行なわれる。
【０２３５】
さらに、図１５に示す第２のワーストタイミング条件下のテスト動作に関しても、／ＣＳの立下り（Ｔ１０５）を受けて、アドレス遷移検出信号ＡＴＤが発生する（Ｔ１０５）以外は実施例１〜４と同様であり、アドレスＡ２で指定されるワード線に関するリフレッシュ動作とアドレスＡ０で指定されるメモリセルの読出し・書込み動作とが、所定の時間間隔ｔ２で発生する。テストモードエントリ（Ｔ１０４）、リフレッシュアドレスの取り込みなども、図１４と同様に実施例４と同じ手順で行なわれる。
【０２３６】
更に、上記第１乃至第５の実施の形態では、テストモードの際に動作するテスト回路部が半導体記憶装置に内蔵された場合の1例を示したが、必要に応じ、メモリセルアレイと周辺回路とからなる半導体記憶装置の回路全体が単一のチップ上に実装されるような形態であっても良いし、或いは回路全体が幾つかの機能ブロックに分割されていて、各機能ブロックを別々のチップに実装するような形態であっても良い。後者の場合、メモリセルアレイと周辺回路とを別々のチップに搭載して一つのパッケージに封止する混載ＩＣとしても良い。つまり、メモリチップの外部に設けたコントロールチップからの各種の制御信号をメモリチップへ供給するような構成も本発明の範疇に属する。
【０２３７】
また、本発明は、上記実施形態の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形が可能である。
【０２３８】
【発明の効果】
本発明によれば、互いに独立に発生する半導体記憶装置の読出し・書込み動作とセルフリフレッシュ動作とが近接して発生しても干渉による誤動作が発生しないことを保証するため、所定の時間間隔を強制的に与えて動作させ、誤動作が発生しないことを確認するための動作チェックを行うことが可能となった。
【０２３９】
また、読出し・書込み動作のロウアドレスとセルフリフレッシュ動作のロウアドレスとの関係についても着目してワーストアドレス条件を強制的に発生させテストを行うことで、ワーストタイミング条件に加えワーストアドレス条件も強制的に発生させテストを行うことが可能となった。
【図面の簡単な説明】
【図１】本発明に係る第１の実施の形態における半導体記憶装置（疑似ＳＲＡＭ）の回路構成を示すブロック図である。
【図２】図１に示す半導体記憶装置の通常動作を示すタイミングチャートである。
【図３】図１に示す半導体記憶装置のテスト動作を示すタイミングチャートである。
【図４】図１に示す半導体記憶装置のテスト手順を示すフローチャートである。
【図５】本発明の第２の実施の形態における半導体記憶装置のテストモードでの動作を示すタイミングチャートである。
【図６】本発明の第３の実施の形態における半導体記憶装置（疑似ＳＲＡＭ）の回路構成を示すブロック図である。
【図７】図６に示す半導体記憶装置のテストモードでの動作を示すタイミングチャートである。
【図８】図６に示す半導体記憶装置のテスト手順を示すフローチャートである。
【図９】本発明の第４の実施の形態における半導体記憶装置（疑似ＳＲＡＭ）の回路構成を示すブロック図である。
【図１０】図９に示す半導体記憶装置のテストモードでの動作を示すタイミングチャートである。
【図１１】図９に示す半導体記憶装置のテストモードでの動作を示すタイミングチャートである。
【図１２】図９に示す半導体記憶装置のテスト手順を示すフローチャートである。
【図１３】本発明の第５の実施の形態における半導体記憶装置（疑似ＳＲＡＭ）の回路構成を示すブロック図である。
【図１４】図１３に示す半導体記憶装置のテストモードでの動作を示すタイミングチャートである。
【図１５】図１３に示す半導体記憶装置のテストモードでの動作を示すタイミングチャートである。
【符号の説明】
２１ アドレスバッファ回路
２５ アドレス遷移検出回路（ＡＴＤ回路）
２６ ロウコントロール回路
２７ カラムコントロール回路
３０ メモリセルアレイ
３１ ロウデコード回路
３３ センスアンプ回路
３５ カラムデコード回路
３６ Ｉ／Ｏバッファ
４１ 第１の切換え回路（ＭＵＸ１）
４２ 第２の切換え回路（ＭＵＸ２）
４３ 第３の切換え回路（ＭＵＸ３）
４４ 第４の切換え回路（ＭＵＸ４）
５０ タイマ回路
５３ テストモードエントリ回路
６０ リフレッシュパルス発生回路
６２ 第１のテスト用リフレッシュパルス発生回路
６４ 第２のテスト用リフレッシュパルス発生回路
６６ リフレッシュアドレス発生回路
７０ データストア回路
Ａｄｄ 入力端子
ＡＴＤ アドレス遷移検出信号
Ａｄｄ 読出／書込アドレス信号
ＡｄｄＲ ロウアドレスデータ
ＴＡｄｄ テスト用ロウアドレスデータ
ＭＡｄｄ ロウアドレス
ＲＡｄｄ リフレッシュアドレス
ＲＥ ロウイネーブル信号
ＣＥ カラムイネーブル信号
ＣＣ カラムコントロール信号
ＳＥ センスイネーブル信号
ＡｄｄＣ カラムアドレスデータ
ＴＭ タイミング信号
ＲＦ リフレッシュタイミング制御信号
ＲＥＦ ノーマルリフレッシュ用パルス信号
ＴＲＥＦ１ 第１のテスト用リフレッシュパルス信号
ＴＲＥＦ２ 第２のテスト用リフレッシュパルス信号
ＴＥ テストモードエントリ信号
ＴＳ テストモード選択信号
ＴＡ テストモード選択信号
ＴＥ１ 第１の動作モード切り替え信号
ＴＥ２ 第２の動作モード切り替え信号
ＴＥ３ 第３の動作モード切り替え信号
ＴＥ４ 第４の動作モード切り替え信号
【発明の属する技術分野】
この発明は、半導体記憶装置およびそのテスト方法並びにテスト回路に関する。
【０００２】
【従来の技術】
ランダムアクセスの可能な半導体記憶装置としてはＳＲＡＭおよびＤＲＡＭが最も代表的である。ＤＲＡＭと比べた場合、ＳＲＡＭは一般に高速である上に、電源を供給してアドレスを入力しさえすれば、そのアドレスの変化を捉えて内部の順序回路が動作して、読出し・書込みを行うことができる。このように、ＳＲＡＭはＤＲＡＭに比べて単純な入力信号波形を与えるだけで動作するため、こうした入力信号波形を生成する回路の構成も簡単化することが可能である。
【０００３】
また、ＳＲＡＭはＤＲＡＭのようにメモリセルに記憶されたデータを保持し続けるためのリフレッシュが不要であることから、その取り扱いが容易であるとともに、リフレッシュを必要としないのでスタンバイ状態におけるデータ保持電流が小さいという長所がある。こうしたこともあって、ＳＲＡＭは様々な用途に広く用いられている。しかし、ＳＲＡＭは一般に1メモリセル当たり６個のトランジスタを必要とするため、ＤＲＡＭに比べてどうしてもチップサイズが大きくなり、価格がＤＲＡＭに比べて高くならざるを得ないという短所がある。
【０００４】
一方、ＤＲＡＭはアドレスとして行アドレスおよび列アドレスを２回に分けて別々に与え、これらアドレスの取り込みタイミングを規定する信号としてＲＡＳ（ロウアドレスストローブ）信号およびＣＡＳ（カラムアドレスストローブ）信号を必要とすることと、定期的にメモリセルをリフレッシュするための制御回路が必要になることから、ＳＲＡＭに比べてタイミング制御が複雑となってしまう。
【０００５】
また、ＤＲＡＭは外部からのアクセスが無いときにもメモリセルのリフレッシュが必要となることから消費電力が大きくなってしまうという問題もある。とはいえ、ＤＲＡＭメモリセルはキャパシタ1個とトランジスタ1個で構成可能であるため、小さなチップサイズで大容量化を図ることは比較的容易である。従って、同じ記憶容量の半導体記憶装置を構成するのであればＳＲＡＭよりもＤＲＡＭの方が安価になる。
【０００６】
ところで、携帯電話などに代表される携帯機器が採用している半導体記憶装置としては、これまでのところＳＲＡＭが主流である。これは、これまでの携帯電話には簡単な機能しか搭載されていなかったため、それほど大容量の半導体記憶装置が必要とされていなかったこと、ＤＲＡＭに比べてタイミング制御などの点でＳＲＡＭは取り扱いが容易であること、ＳＲＡＭはスタンバイ電流が小さく低消費電力であるため、連続通話時間・連続待ち受け時間を出来る限り延ばしたい携帯電話などに向いていることなどがその理由である。
【０００７】
然るに、ここのところ、非常に豊富な機能を搭載した携帯電話が登場してきており、電子メールの送受信機能や、各種サイトにアクセスして近隣にあるレストランなどのタウン情報を取得するといった機能も実現されている。のみならず、ごく最近の携帯電話ではインターネット上のＷＥＢサーバにアクセスしてホームページの内容を簡略化して表示するような機能も搭載されてきており、将来的には現在のデスクトップ型パーソナルコンピュータと同様にインターネット上のホームページ等へ自由にアクセスできるようになることも想定される。
【０００８】
こうした機能を実現するためには、従来の携帯電話のように単純なテキスト表示を行っているだけでは駄目であって、多様なマルチメディア情報をユーザへ提供するためのグラフィック表示が不可欠となる。それには、公衆網などから受信した大量のデータを携帯電話内の半導体記憶装置上に一時的に蓄えておく必要が生じてくる。つまり、これからの携帯電話に搭載される半導体記憶装置としてはＤＲＡＭのように大容量であることが必須条件であると考えられる。しかも、携帯機器は小型かつ軽量であることが絶対条件であるため、半導体記憶装置を大容量化しても機器そのものが大型化・重量化することは避ける必要がある。
【０００９】
以上説明したように、携帯電話に搭載される半導体記憶装置としては、その取り扱いの簡便さや消費電力を考えるとＳＲＡＭが好ましいが、大容量化の観点からすればＤＲＡＭが好ましいことになる。つまり、これらの携帯機器にはＳＲＡＭおよびＤＲＡＭの長所をそれぞれ取り入れた半導体記憶装置が最適であるといえる。この種の半導体記憶装置の1種として、ＤＲＡＭに採用されているものと同じメモリセルを使用しながら、外部から見たときにＳＲＡＭとほぼ同様の使用を持った「疑似ＳＲＡＭ」と呼ばれるものが提案されている。
【００１０】
疑似ＳＲＡＭはＤＲＡＭのようにアドレスを行アドレス、列アドレスに分けて別々に与える必要が無く、またそのためＲＡＳやＣＡＳのようなタイミング信号も必要としない。疑似ＳＲＡＭでは汎用のＳＲＡＭと同様にアドレスを一度与えるだけで良く、クロック同期型の半導体記憶装置のクロックに相当するチップイネーブル信号をトリガーにしてアドレスを内部に取り込んで読出し・書込みを行っている。
【００１１】
【発明が解決しようとする課題】
しかしながら、疑似ＳＲＡＭは、ＤＲＡＭと同様のメモリセル構造を有するので定期的にリフレッシュ動作を行う必要がある。従って、疑似ＳＲＡＭには、装置外部からの動作制御とは無関係に、装置内部のタイマーによって一定の時間間隔でリフレッシュ動作を起動するものがある。このときのリフレッシュ動作をセルフリフレッシュ動作という。この発生タイミングは、装置外部から制御できない。
【００１２】
一方、疑似ＳＲＡＭには非同期動作を行うものがある。つまり、不定期に発生する制御信号やアドレス信号の変化に応答して読出しや書き込みを行うものである。このような疑似ＳＲＡＭでは、装置内部のタイマーで制御されるセルフリフレッシュ動作と、装置外部から入力される信号に応答して不定期に発生する読出しや書込み動作とは、互いに独立に発生するので、両者の時間間隔を装置外部から制御することはできない。
【００１３】
セルフリフレッシュ動作と読出しや書き込み動作とが重なると、誤動作が発生する。例えば、セルフリフレッシュ動作では、保持すべきデータが破壊される誤動作などが考えられる。また、読出しや書き込み動作では、誤ったデータやアドレスの読出しや書き込みが行われたりする。
【００１４】
このような誤動作を防止するため、例えば、一方の動作中に他方の動作が発生したときは、既に起動している一方の動作が完了するまでは、他方の動作を開始させずに待機させるような対策がとられている。つまり、セルフリフレッシュ動作中に読出し要求が発生したときは、直ちに読出し動作を行わず、セルフリフレッシュ動作が完了してから読出し動作を行うようにする。
【００１５】
但し、上記対策でも回路動作が充分保証できないケースがある。例えば、セルフリフレッシュ動作と読出し・書き込み動作との発生タイミングが近接した場合に、動作間の干渉によって誤動作が発生する可能性がある。例えば、ワード線間の干渉や、動作間の時間間隔が短いことによるプリチャージ不足、あるいは、一方の動作で発生したパルス信号による他方の動作へのディスターブなどが挙げられる。
【００１６】
従って、製品の出荷前に、セルフリフレッシュ動作と読出し・書き込み動作との時間間隔が近接したときの動作確認を行う必要がある。
【００１７】
なお、リフレッシュ動作に関わるテストモードの従来技術としては、例えば特開平１−１２５７９６、特開平４−７４３７９などがあるが、これらはリフレッシュ動作そのものの確認を行うものにすぎず、読出し・書込み動作とリフレッシュ動作との時間間隔が近接して発生したときの動作確認を行うものではない。
【００１８】
従って、本発明の目的は、リフレッシュ動作と読出し・書き込み動作との時間間隔を強制的に近接させたときの動作確認を行うことができるテスト方法を提供することにある。
【００１９】
更に、本発明の目的は、リフレッシュ動作と読出し・書き込み動作との時間間隔を強制的に近接させたときの動作確認を行うことができる半導体記憶装置を提供することにある。
【００２０】
更に、本発明の目的は、リフレッシュ動作と読出し・書き込み動作との時間間隔を強制的に近接させたときの動作確認を行うことができるテスト回路を提供することにある。
【００２１】
【課題を解決するための手段】
本発明は、上記課題を解決すべくなされたもので、リフレッシュを必要とする複数のメモリセルと、入力アドレス信号に対応するメモリセルにアクセスし、読出しあるいは書き込みを行なうアクセス制御回路と、通常動作モードにおいては、前記アクセス動作とは独立に発生されるリフレッシュタイミングでリフレッシュを行ない、テストモードにおいては、前記アクセス動作に応答して発生されるリフレッシュタイミングでリフレッシュを行なうリフレッシュ制御回路と、を備えることを特徴とする半導体記憶装置において、前記リフレッシュ制御回路は、前記テストモードにおいて、前記アクセスが完了してから所定の時間をおいてリフレッシュが開始するように前記リフレッシュタイミングを制御することを特徴とする半導体記憶装置を提供する。
【００２２】
リフレッシュを必要とする複数のメモリセルと、入力アドレス信号に応答してアドレス遷移検出信号を発生するアドレス遷移検出回路と、通常動作モードにおいては前記アドレス遷移検出信号とは独立な通常動作用リフレッシュタイミング信号を発生し、テストモードにおいては前記アドレス遷移検出信号に応答してテスト用リフレッシュタイミング信号を発生するリフレッシュタイミング発生回路と、前記通常動作用リフレッシュタイミング信号又は前記テスト用リフレッシュタイミング信号に応じてリフレッシュアドレスを生成するリフレッシュアドレス発生回路を含むよう構成しうる。
【００２３】
前記アドレス遷移検出信号に応答して前記入力アドレス信号に対応するメモリセルにアクセスし読出しあるいは書き込みを行なうとともに、前記リフレッシュタイミング発生回路の出力信号に応答してリフレッシュを行なうメモリセル制御回路を備え、前記リフレッシュタイミング発生回路は、前記テキストモードにおいて、前記入力アドレス信号の変化に応答するアクセスとリフレッシュとが所定の時間間隔で行なわれるように、前記テスト用リフレッシュタイミング信号を発生するよう構成しうる。
【００２４】
リフレッシュを必要とする複数のメモリセルと、入力アドレス信号に応答してアドレス遷移検出信号を発生するアドレス遷移検出回路と、通常動作モードにおいては前記アドレス遷移検出信号とは独立な通常動作用リフレッシュタイミング信号を発生し、テストモードにおいては前記アドレス遷移検出信号に応答してテスト用リフレッシュタイミング信号を発生するリフレッシュタイミング発生回路と、を備えることを特徴とする半導体記憶装置において、前記アドレス遷移検出信号に応答して前記入力アドレス信号に対応するメモリセルにアクセスし読出しあるいは書き込みを行なうとともに、前記リフレッシュタイミング発生回路の出力信号に応答してリフレッシュを行なうメモリセル制御回路を備え、前記リフレッシュタイミング発生回路は、前記テキストモードにおいて、前記入力アドレス信号の変化に応答するアクセスとリフレッシュとが所定の時間間隔で行なわれるように、前記テスト用リフレッシュタイミング信号を発生させて、前記テスト用リフレッシュタイミング信号は、前記アクセスを完了してから前記所定の時間をおいてリフレッシュを開始するように設定されるよう構成しうる。
【００２５】
前記テスト用リフレッシュタイミング信号は、前記リフレッシュを完了してから前記所定の時間をおいて前記アクセスを開始するように設定されるよう構成されうる。
【００２６】
入力されるテストモードエントリ信号に応答して、前記通常動作モードと前記テストモードとのいずれか一方に設定されるよう構成されうる。
【００２７】
前記テストモードエントリ信号に応答し、前記通常動作用リフレッシュタイミング信号と前記テスト用リフレッシュタイミング信号とのいずれか一方を選択して前記メモリセル制御回路に供給するリフレッシュタイミング切り替え回路を備えるよう構成されうる。
【００２８】
前記リフレッシュタイミング切り替え回路の出力信号に応答し、前記入力アドレス信号とリフレッシュアドレス信号とのいずれか一方を選択して前記メモリセル回路に供給するアドレス切り替え回路を備えるよう構成されうる。
【００２９】
前記リフレッシュタイミング発生回路は、メモリセルに対する前記アクセスを完了してから第１の所定時間をおいてリフレッシュを開始するように設定された第１のテスト用リフレッシュタイミング信号と、前記リフレッシュを完了してから第２の所定の時間をおいてアクセスを開始するように設定された第２のテスト用リフレッシュタイミング信号と、を発生するよう構成されうる。
【００３０】
入力されるテスト用リフレッシュタイミング選択信号に応答し、前記第１のテスト用リフレッシュタイミング信号と前記第２のテスト用リフレッシュタイミング信号とのいずれか一方を選択して前記リフレッシュタイミング切り替え回路に供給するテスト用リフレッシュタイミング切り替え回路を備えるよう構成しうる。
【００３１】
前記リフレッシュアドレス信号は、内部発生されたアドレス信号であるよう構成しうる。
【００３２】
入力されるテスト用リフレッシュアドレス選択信号に応答し、内部発生されたアドレス信号と外部入力されたアドレス信号とのいずれか一方を選択して前記アドレス切り替え回路に供給するテスト用リフレッシュアドレス切り替え回路を備えるよう構成しうる。
【００３３】
前記通常動作用リフレッシュタイミング信号は、前記アドレス遷移検出信号とは独立に動作するタイマー回路の出力信号に基づいて発生されるよう構成しうる。
【００３４】
前記アドレス遷移検出信号は、前記半導体記憶装置を非活性状態から活性状態に切り替える活性化制御信号の変化に応答して発生されるよう構成しうる。
【００３５】
リフレッシュを必要とする複数のメモリセルと、リフレッシュアドレスを発生するリフレッシュアドレス生成回路と、入力アドレスが入力されアクセスアドレスを出力するアドレスバッファと、前記入力アドレスの遷移を検出するアドレス遷移検出回路と、前記アドレス遷移検出回路の出力に応答して第１のリフレッシュパルスを発生するテスト用リフレッシュパルス発生回路と、一定の時間間隔でタイミング信号を発生するタイマー回路と、前記タイマー回路の出力に応答して第２のリフレッシュパルスを発生するノーマルリフレッシュパルス発生回路と、テストモードのエントリー情報に応じて前記第１，２のリフレッシュパルスを切換える第１の切換回路と、前記第１の切換え回路の出力に応じて前記アクセスアドレスと前記リフレッシュアドレスのいずれか一方を出力する第２の切換え回路とを備える半導体記憶装置を提供する。
【００３６】
前記アドレス遷移検出信号の活性化されている期間が、前記第１の切換え回路の出力信号の活性化されている期間と重ならないよう構成しうる。
【００３７】
前記アドレス遷移検出信号の活性化されている期間が、前記第１の切替回路の出力信号の活性化されている期間と重なっているよう構成しうる。
【００３８】
前記アドレス遷移検出信号に基いて前記第１のテスト用リフレッシュパルス信号とタイミングの異なる第２のテスト用リフレッシュパルス信号を発生し出力する第２のテスト用リフレッシュパルス発生回路とを備え、前記第１の選択回路は、更に前記第２のテスト用リフレッシュパルス信号を受け、前記テストエントリ信号に基いて前記ノーマルリフレッシュ用パルス信号及び前記第１及び第２のテスト用リフレッシュパルス信号を選択的に出力するよう構成しうる。
【００３９】
前記第１のテスト用リフレッシュパルス信号に対応して前記第１の切替回路の出力信号の活性化されている期間と前記アドレス遷移検出信号の活性化されている期間が重なるものであり、前記第１のテスト用リフレッシュパルス信号に対応して前記第１の切替回路の出力信号の活性化されている期間と前記アドレス遷移検出信号の活性化されている期間が重ならないよう構成しうる。
【００４０】
また、本発明は、入力アドレス信号に対応するメモリセルへのアクセスとは独立な通常動作用リフレッシュタイミングと、メモリセルへのアクセスに応答するテスト用リフレッシュタイミングと、を発生することを特徴とするリフレッシュタイミング発生回路と、入力されるテストモードエントリ信号に応答し、前記通常動作用リフレッシュタイミング信号と前記テスト用リフレッシュタイミング信号とのいずれか一方を選択して出力するリフレッシュタイミング切り替え回路と、を有することを特徴とするテスト回路において、前記アクセスが完了してから所定の時間をおいてリフレッシュが開始されるように前記テスト用リフレッシュタイミングを設定することを特徴とするテスト回路を提供する。
【００４１】
さらに、本発明は、入力アドレス信号に対応するメモリセルへのアクセスとは独立な通常動作用リフレッシュタイミングと、メモリセルへのアクセスに応答するテスト用リフレッシュタイミングと、を発生することを特徴とするリフレッシュタイミング発生回路と、入力されるテストモードエントリ信号に応答し、前記通常動作用リフレッシュタイミング信号と前記テスト用リフレッシュタイミング信号とのいずれか一方を選択して出力するリフレッシュタイミング切り替え回路と、を有することを特徴とするテスト回路において、入力されるテスト用リフレッシュアドレス選択信号に応答し、内部発生されたアドレス信号と外部入力されたアドレス信号とのいずれか一方を選択して出力するテスト用リフレッシュアドレス切り替え回路を有することを特徴とするテスト回路を提供する。
【００４２】
加えて、本発明は、リフレッシュを必要とする複数のメモリセルを有する半導体記憶装置のテスト方法であって、前記メモリセルに所定のテストパターンを書き込むステップと、入力アドレス信号に対応するメモリセルへのアクセスとは独立なリフレッシュタイミングを非選択とし、前記アクセスに応答するリフレッシュタイミングを選択とするステップと、前記アクセスと前記アクセスに対応するリフレッシュとを、予め設定された時間間隔で行なうステップと、前記メモリセルから読出したデータを前記テストパターンと照合することで前記半導体装置が良品であるか不良品であるかを判定するステップと、を有することを特徴とする半導体記憶装置のテスト方法において、前記テスト方法は、リフレッシュを行なうワード線を外部入力アドレス信号によって指定するステップを有することを特徴とする半導体記憶装置のテスト方法を提供する。
【００７１】
【発明の実施の形態】
（第１の実施の形態）
以下、図面を参照し本発明の第１の実施の形態について説明する。
【００７２】
図１は同実施の形態による半導体記憶装置（疑似ＳＲＡＭ）の回路構成を示すブロック図である。図２は、図１に示す半導体記憶装置の通常動作を示すタイミングチャートである。まず、図１を参照して半導体記憶装置（疑似ＳＲＡＭ）の回路構成を、図２を参照して本願の半導体記憶装置における通常動作を以下説明する。
【００７３】
外部から読出／書込アドレス信号Ａｄｄがアドレスバッファ回路２１に入力される。アドレス遷移検出回路（ＡＴＤ回路）２５は、このアドレスバッファ回路２１に接続され、読出／書込アドレス信号Ａｄｄの入力を受け、このアドレスデータＡｄｄの内の少なくとも１ビットでも変化すると、その変化を検出してアドレス遷移検出信号ＡＴＤを出力する。
【００７４】
ロウコントロール回路２６は、アドレス遷移検出回路（ＡＴＤ回路）２５の出力側に接続され、アドレス遷移検出回路（ＡＴＤ回路）２５から出力されたアドレス遷移検出信号ＡＴＤに基づいて、ロウイネーブル信号ＲＥ、センスイネーブル信号ＳＥおよびカラムコントロール信号ＣＣを生成し出力する。ここで、ロウイネーブル信号ＲＥは、図２に示すように、アドレス遷移検出信号ＡＴＤの立ち下がりに応答して立ち上がり、これら時点から一定時間後に立ち下がるパルス信号である。また、センスイネーブル信号ＳＥは、ロウイネーブル信号ＲＥを一定時間遅延させた信号である。また、図示していないが、カラムコントロール信号ＣＣは、アドレス遷移検出信号ＡＴＤの立ち下がりに基づくパルス信号を一定時間遅延させた信号である。
【００７５】
カラムコントロール回路２７は、ロウコントロール回路２６に接続され、ロウコントロール回路２６から出力されたカラムコントロール信号ＣＣを受け、このカラムコントロール信号ＣＣをさらに遅延し、カラムイネーブル信号ＣＥとして出力する。
【００７６】
メモリセルアレイ３０は、ＤＲＡＭのメモリセルアレイと同様の構成を有する。メモリセルアレイ３０のワード線に接続されるロウデコード回路３１は、ロウコントロール回路２６にも接続され、このロウコントロール回路２６から出力されたロウイネーブル信号ＲＥがＨとなるタイミングにおいて、第２の切換え回路（ＭＵＸ２）４２から出力されるロウアドレスデータＭＡｄｄに対応するメモリセルアレイ３０のワード線を選択的に活性化する。
【００７７】
メモリセルアレイ３０の各ビット線に接続されるセンスアンプ回路３３は、ロウコントロール回路２６にも接続され、このロウコントロール回路２６から出力されたセンスイネーブル信号ＳＥがＨとなるタイミングにおいて、メモリセルアレイ３０の各ビット線を活性化する。
【００７８】
カラムデコード回路３５は、前述のアドレスバッファ回路２１およびカラムコントロール回路２７に接続され、カラムコントロール回路２７から出力されたカラムイネーブル信号ＣＥがＨとなるタイミングにおいて、アドレスデータＡｄｄに含まれるカラムアドレスデータＡｄｄＣをデコードし、このデコード結果に応じたセンスアンプを、Ｉ／Ｏバッファ３６を介してインプット／アウトプットデータ端子３７に接続する。
【００７９】
タイマ回路５０は、一定の時間間隔でタイミング信号ＴＭを出力し、そのタイミング信号ＴＭをリフレッシュパルス発生回路６０に供給する。
【００８０】
リフレッシュパルス発生回路６０は、通常動作におけるリフレッシュタイミングを発生する回路であり、タイマ回路５０の出力側に接続され、タイミング信号ＴＭを入力とする。リフレッシュパルス発生回路６０の出力側は、第１の切換え回路（ＭＵＸ１）４１に接続される。つまり、リフレッシュパルス発生回路６０は、一定の時間間隔で出力するタイミング信号ＴＭに基づいて、ノーマルリフレッシュ用パルス信号ＲＥＦを第１の切換え回路（ＭＵＸ１）４１に供給する。
【００８１】
第１のテスト用リフレッシュパルス発生回路６２は、動作チェックテストにおいてテスト用のリフレッシュタイミングを発生するための回路であって、アドレス遷移検出回路（ＡＴＤ回路）２５の出力側に接続され、アドレス遷移検出信号ＡＴＤを入力とし、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を発生する。第１のテスト用リフレッシュパルス発生回路６２の出力側は、上記第１の切換え回路（ＭＵＸ１）４１に接続される。つまり、第１のテスト用リフレッシュパルス発生回路６２は、アドレス遷移検出信号ＡＴＤに基づいて、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を第１の切換え回路（ＭＵＸ１）４１に供給する。
【００８２】
テストモードエントリ回路５３は、通常動作モードとテストモードとの切換えを装置外部から制御する回路である。テストモードエントリ信号ＴＥを入力とし、第１の動作モード切り替え信号ＴＥ１を出力して第１の切換え回路（ＭＵＸ１）４１に供給する。
【００８３】
上記第１の切換え回路（ＭＵＸ１）４１は、動作モード（通常動作モードかテストモード）に応じてリフレッシュタイミングを切り替える回路である。第１の切換え回路（ＭＵＸ１）４１の入力側は、テストモードエントリ回路５３の出力側、および上記リフレッシュパルス発生回路６０の出力側並びに第１のテスト用リフレッシュパルス発生回路６２の出力側に接続されて、第１の動作モード切り替え信号ＴＥ１、ノーマルリフレッシュ用パルス信号ＲＥＦ及び第１のテスト用リフレッシュパルス信号ＴＲＥＦ１が入力され、リフレッシュタイミング制御信号ＲＦを発生する。
【００８４】
第１の切換え回路（ＭＵＸ１）４１の出力側は、上記ロウコントロール回路２６及びリフレッシュアドレス発生回路６６並びに上記第２の切換え回路（ＭＵＸ２）４２に接続されて、リフレッシュタイミング制御信号ＲＦを、ロウコントロール回路２６及びリフレッシュアドレス発生回路６６並びに第２の切換え回路（ＭＵＸ２）４２に供給する。つまり、第１の切換え回路（ＭＵＸ１）４１は、第１の動作モード切り替え信号ＴＥ１に応答して、ノーマルリフレッシュ用パルス信号ＲＥＦに基づくタイミング制御信号か、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１に基づくタイミング制御信号かのいずれかを、ＲＦとして出力する。
【００８５】
上記リフレッシュアドレス発生回路６６は、第１の切換え回路（ＭＵＸ１）４１の出力側に接続されて、リフレッシュタイミング制御信号ＲＦを入力とし、その出力側を第２の切換え回路（ＭＵＸ２）４２に接続され、リフレッシュアドレスＲＡｄｄを第２の切換え回路（ＭＵＸ２）４２に供給する。リフレッシュアドレス発生回路６６は、リフレッシュタイミング制御信号ＲＦをトリガーにしてリフレッシュアドレスをカウントアップし、第２の切換え回路（ＭＵＸ２）４２に供給する。
【００８６】
上記第２の切換え回路（ＭＵＸ２）４２は、アドレスバッファ回路２１及びリフレッシュアドレス発生回路６６の出力側並びに第１の切換え回路（ＭＵＸ１）４１の出力側に接続されて、ロウアドレスデータＡｄｄＲ、リフレッシュアドレスＲＡｄｄ及びリフレッシュタイミング制御信号ＲＦが入力され、アクセスするメモリセルを指定するロウアドレスＭＡｄｄを発生する。第２の切換え回路（ＭＵＸ２）４２の出力側は、ロウデコード回路３１に接続されて、ロウアドレスＭＡｄｄを供給する。具体的には、リフレッシュタイミング制御信号ＲＦの論理レベル（０か１か）に基づいて、セルフリフレッシュ動作が起動されたと判断されたとき、すなわちリフレッシュタイミング制御信号ＲＦの論理レベルがＬからＨへ切り替わったとき、第２の切換え回路（ＭＵＸ２）４２はリフレッシュアドレスＲＡｄｄを出力し、それ以外のときはロウアドレスデータＡｄｄＲを出力する。
【００８７】
上記テストモードエントリ回路５３は、通常動作モードとテストモードとの切換えを装置外部から制御する回路である。テストモードエントリ信号ＴＥを入力とし、第１の動作モード切り替え信号ＴＥ１を出力して第１の切換え回路（ＭＵＸ１）４１に供給する。
【００８８】
次に、上述した半導体記憶装置のテストモード動作、および通常動作を分けて説明する。
【００８９】
最初に、通常動作を図２を参照して説明する。この場合、テストモードエントリ信号ＴＥがＬに設定され、これにより、テストモードエントリ回路５３から出力される第１の動作モード切り替え信号ＴＥ１がＬとなる。ＴＥ＝０のとき、すなわち、通常動作時にはテスト回路は動作しないので、テスト回路を内蔵しない半導体記憶装置の動作と実質的に同じである。
【００９０】
まず、読出し・書込み動作について説明する。時刻Ｔ１において読出／書込アドレス信号Ａｄｄが“Ａ０”から“Ａ１”に変化すると、アドレス遷移検出回路（ＡＴＤ回路）２５がアドレス変化を検知して、時刻Ｔ２においてアドレス遷移検出信号ＡＴＤを立ち上げ、正のワンショットパルス信号としてロウコントロール回路２６と第２の切換え回路（ＭＵＸ２）４２とに供給する。ここで、上記アドレスＡ０、Ａ１は、ロウ系アドレスとしロウ系アドレスのみ変化した場合を例にとり説明する。
【００９１】
また、上記読出／書込アドレス信号Ａｄｄの変化に伴って、時刻Ｔ３においてロウアドレスＭＡｄｄが“Ａ０”から“Ａ１”に切り替わる。このとき第２の切換え回路（ＭＵＸ２）４２は、第１の切換え回路（ＭＵＸ１）４１の出力信号であるリフレッシュタイミング制御信号ＲＦがＬであることからセルフリフレッシュ動作が起動されていないと判断しているので、ロウアドレスデータＡｄｄＲをロウアドレスＭＡｄｄとしてロウデコード回路３１に供給する。
【００９２】
アドレス遷移検出信号ＡＴＤを受けたロウコントロール回路２６は、時刻Ｔ４におけるアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、時刻Ｔ５でロウイネーブル信号ＲＥを立ち上げ、所定のパルス長を有するロウイネーブル信号ＲＥをロウデコード回路３１に供給する。このときロウデコード回路３１には、第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄが入力されているので、ロウイネーブル信号ＲＥに同期して、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ａ１）で指定されるワード線Ｗｏｒｄが時刻Ｔ６で活性化される。
【００９３】
上記ロウコントロール回路２６は、時刻Ｔ４におけるアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、時刻Ｔ７でセンスイネーブル信号ＳＥを立ち上げ、センスアンプ回路３３に供給してセンスアンプ回路３３を活性化する。さらに、ロウコントロール回路２６は、時刻Ｔ４におけるアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、カラムコントロール信号ＣＣを立ち上げ、カラムコントロール回路２７に供給する。そしてカラムコントロール回路２７は、カラムコントロール信号ＣＣに基づく（結果的にロウイネーブル信号ＲＥに基づく）タイミングでカラムイネーブル信号ＣＥを時刻Ｔ８で立ち上げカラムデコード回路３５に供給する。カラムデコード回路３５には、カラム系アドレスＡｄｄＣが入力されている。
【００９４】
カラムデコード回路３５は、このカラムイネーブル信号ＣＥを受け、カラムアドレスデータＡｄｄＣをデコードし、このデコード結果に応じたセンスアンプ３３をＩ／Ｏバッファ３６を介してインプット／アウトプットデータ端子３７に接続する。これにより、読み出し動作の場合は、メモリセルアレイ３０中のロウアドレスＡ１で指定されるセルに記憶されたデータが、センスアンプ３３、Ｉ／Ｏバッファ３６を介してインプット／アウトプットデータ端子３７に送信され、また、書き込み動作の場合は、インプット／アウトプットデータ端子３７のデータがメモリセルアレイ３０中のロウアドレスＡ１で指定されるセルに書き込まれる。
【００９５】
時刻Ｔ４におけるアドレス遷移検出信号ＡＴＤの立下りエッジから所定時間の経過後に、ロウイネーブル信号ＲＥ、カラムイネーブル信号ＣＥおよびカラムイネーブル信号ＣＥがそれぞれ立ち下がる。以上が通常モードにおける読出し・書込み動作である。
【００９６】
次に、通常モードにおけるセルフリフレッシュ動作を説明する。セルフリフレッシュ動作は、装置外部から入力される信号とは無関係に、装置内部で発生されるタイミング及びアドレスに基づき、一定時間間隔で起動されるリフレッシュ動作である。
【００９７】
セルフリフレッシュ動作の起動タイミングは、タイマ回路５０で発生される。時刻Ｔ１０において、タイマ回路５０から、所定のパルス幅を有するワンショットパルス信号ＴＭが出力されると、信号ＴＭを受けたリフレッシュパルス発生回路６０から、信号ＴＭの立ち上がりエッジに基づいて、1回のリフレッシュ動作に要する時間に相当したパルス幅を有するワンショットパルス信号としてノーマルリフレッシュ用パルス信号ＲＥＦが出力され、第１の切換え回路（ＭＵＸ１）４１に供給する。
【００９８】
一方、リフレッシュアドレスＲＡｄｄは、リフレッシュアドレス発生回路６６で発生される。以下の説明では、信号ＴＭが出力された時刻Ｔ１０で、リフレッシュアドレス発生回路６６は、リフレッシュアドレスＲＡｄｄとして“Ｒ０”を発生し、第２の切換え回路（ＭＵＸ２）４２に供給しているものとする。
【００９９】
第１の切換え回路（ＭＵＸ１）４１は、通常動作においては、ノーマルリフレッシュ用パルス信号ＲＥＦに基づいて、リフレッシュタイミング制御信号ＲＦを出力する。時刻Ｔ１０から若干の遅延をもつリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、第２の切換え回路（ＭＵＸ２）４２は、セルフリフレッシュ動作が起動されたと判断し、ロウアドレスＭＡｄｄは、ＲＡｄｄ＝Ｒ０に切り替わる。
【０１００】
リフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、時刻Ｔ１１でロウイネーブル信号ＲＥが立ち上がる。ロウデコード回路３１には、リフレッシュアドレスＲＡｄｄが供給されているので、ロウイネーブル信号ＲＥに同期して、ＲＡｄｄ＝Ｒ０で指定されたワード線Ｗｏｒｄが時刻Ｔ１２で活性化される。
【０１０１】
更に、時刻Ｔ１３でセンスイネーブル信号ＳＥが立ち上がることによってセンスアンプ回路３３が活性化され、上記活性化されたワード線Ｗｏｒｄに接続されたメモリセルのリフレッシュが行われる。以上で、リフレッシュアドレスＲＡｄｄ（Ｒ０）で指定されるメモリセルのリフレッシュ動作が完了する。
【０１０２】
時刻Ｔ１４で、リフレッシュタイミング制御信号ＲＦが立ち下がると、第２の切換え回路（ＭＵＸ２）４２がセルフリフレッシュ動作の終了と判断し、ロウアドレスＭＡｄｄをリフレッシュアドレスＲＡｄｄ（Ｒ０）からロウアドレスデータＡｄｄＲ（Ａ１）に切り替える。また、リフレッシュタイミング制御信号ＲＦの立ち下がりが、リフレッシュアドレス発生回路６６に入力されると、これをトリガーにしてリフレッシュアドレスＲＡｄｄがカウントアップされ、リフレッシュアドレスＲＡｄｄがＲ１に切り替わる。
【０１０３】
更に、時刻Ｔ１５で、読出／書込アドレス信号Ａｄｄが（Ａ１）から（Ａ２）へ変化した時、この変化を受けて、時刻Ｔ１６で、ロウアドレスデータＭＡｄｄが（Ａ１）から（Ａ２）へ変化する。その後、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ａ２）で指定されるワード線Ｗｏｒｄを活性化し、通常動作モードにおける読出し・書込み動作を行う。
【０１０４】
上記のように、読出し・書込み動作とセルフリフレッシュ動作とは独立に発生するので、両者の動作タイミングがぶつからないようにするための対策が必要である。
【０１０５】
第１の対策として、1方の動作中に他方の動作が起動しないように動作制御することが考えられる。
【０１０６】
第２の対策として、両者の動作タイミングが近接して発生しても干渉による誤動作が発生しないことを保証することが必要である。つまり、回路構成上考えられる最小の時間間隔を強制的に与えて動作させ、誤動作が発生しないことを確認するための動作チェックを行うことである。
【０１０７】
本発明では、上記第２の対策を対策を行うものであり、具体的には図２の「ｔ１」、「ｔ２」の時間間隔について動作チェックを行う。ここで「ｔ１」は、読出し・書込み動作が完了し、上記第１の対策によって禁止されていたセルフリフレッシュ動作が解除された直後に、セルフリフレッシュ動作が起動された場合の時間間隔である。「ｔ２」も「ｔ１」と同様に、内部タイマ回路５０によってセルフリフレッシュ動作が起動した直後に、読出／書込アドレス信号“Ａｄｄ”が変化し、セルフリフレッシュ動作と読出し・書込み動作とが近接して発生した場合の時間間隔である。これら「ｔ１」、「ｔ２」は回路構成から決まる値であり、図１に示す第１の実施の形態では、「ｔ１」の条件を第１のテスト用リフレッシュパルス発生回路６２で発生し、図６に示す第２の実施の形態では、「ｔ２」の条件を第２のテスト用リフレッシュパルス発生回路６４で発生する。
【０１０８】
次に、図１を参照して、本実施の形態に係る半導体記憶装置のテストモードの動作の概略につき説明し、詳細はその後、図３を併せて参照して説明する。
【０１０９】
テストモードエントリ信号ＴＥが活性化され、ＴＥ＝Ｈがテストモードエントリ回路５３に入力されたとき、半導体記憶装置は、テストモードへのエントリがあったと認識する。すなわち、半導体記憶装置はテストモードにセットされる。
【０１１０】
前述の通常動作モードでは、読出し・書込み動作とセルフリフレッシュ動作とは、互いに独立してそれら動作タイミングが与えられたが、テストモードでは、それら動作タイミングは互いに関連付けされており、以下の説明では、読出し・書込み動作の後に所定の時間間隔でセルフリフレッシュ動作を行う場合につき説明する。
【０１１１】
テストモードエントリ信号ＴＥがＴＥ＝１になると、テストモードエントリ回路５３から出力される第１の動作モード切り替え信号ＴＥ１もＴＥ１＝１となる。この第１の動作モード切り替え信号ＴＥ１（ＴＥ１＝１）を入力とする第１の切換え回路（ＭＵＸ１）４１は、テストモードであると判断し、タイマ回路５０からのタイミング信号ＴＭに基づきリフレッシュパルス発生回路６０から出力されるノーマルリフレッシュ用パルス信号ＲＥＦを非選択とし、第１のテスト用リフレッシュパルス発生回路６２から出力される第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を選択し、リフレッシュタイミング制御信号ＲＦとして出力する。
【０１１２】
尚、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１のパルス幅は、ノーマルリフレッシュ用パルス信号ＲＥＦと揃えるようにする必要がある。なぜなら、通常動作モードとテストモードとで、確認したいパラメータ以外の動作条件が変わってしまうと、余分なパラメータの影響も考慮しなければならなくなり、正確な動作確認が出来なくなるためである。
【０１１３】
ここで、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１は、外部から入力される読出／書込アドレス信号Ａｄｄの変化を検出してアドレス遷移検出回路（ＡＴＤ回路）２５から出力されたアドレス遷移検出信号ＡＴＤの立下りエッジから所定時間（ＴＡ１'）遅れて立ち上がる信号である。従って、第１の切換え回路（ＭＵＸ１）４１から出力されるリフレッシュタイミング制御信号ＲＦは、アドレス遷移検出信号ＡＴＤの立下りエッジから所定時間（ＴＡ１）遅れて立ち上がる信号となる。前記所定時間（ＴＡ１'）は、図３に示す所定時間「ＴＡ１」からリフレッシュタイミング制御信号ＲＦと第１のテスト用リフレッシュパルス信号ＴＲＥＦ１との間の信号遅延を差し引いた時間に相当する。
【０１１４】
第１のテスト用リフレッシュパルス信号ＴＲＥＦ１の立ち上がりタイミングすなわち上記所定時間（ＴＡ１'）は、読出し・書込み動作に対してセルフリフレッシュ動作をどれだけ遅らせたいかによって予め設定される。これが本実施の形態のテストモード動作の特徴である。
【０１１５】
具体的には、上記所定時間（ＴＡ１'）は、上記ワード線を活性状態（選択状態）に維持する時間すなわちワード線のパルス幅と、図３の「ｔ１」で表される回路構成上考えられる最小の時間間隔との合計時間に、各信号間の遅延時間を加味した時間である。
【０１１６】
第１のテスト用リフレッシュパルス発生回路６２は、アドレス遷移検出回路（ＡＴＤ回路）２５から出力されたアドレス遷移検出信号ＡＴＤの立ち下がりを検出し、この検出された立ち下がりタイミングから上記所定時間（ＴＡ１'）を経過した時点で、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を発生する機能を有し、既知の立下りエッジ検出回路や既知の所定時間を計時する回路を含む回路で構成し得る。
【０１１７】
尚、第１のテスト用リフレッシュパルス発生回路６２は、アドレス遷移検出回路（ＡＴＤ回路）２５から出力されたアドレス遷移検出信号ＡＴＤの立ち上がりを検出し、この検出された立ち上がりタイミングから、上記所定時間（ＴＡ１'）とアドレス遷移検出信号ＡＴＤのパルス幅との合計時間を経過した時点で、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を発生するよう構成してもよい。この場合、第１のテスト用リフレッシュパルス発生回路６２は、既知の立上がりエッジ検出回路や既知の所定時間を計時する回路を含む回路で構成し得る。
【０１１８】
続いて、図３のタイミングチャートを参照しながら、上記テストモード動作につき説明する。時刻Ｔ３１において読出／書込アドレス信号Ａｄｄが“Ａ０”から“Ａ１”に変化すると、アドレス遷移検出回路（ＡＴＤ回路）２５がアドレス変化を検知して、時刻Ｔ３２においてアドレス遷移検出信号ＡＴＤを立ち上げ、正のワンショットパルス信号としてアドレス遷移検出信号ＡＴＤをロウコントロール回路２６に供給する。
【０１１９】
また、上記読出／書込アドレス信号Ａｄｄの変化に伴って、時刻Ｔ３３においてロウアドレスＭＡｄｄが“Ａ０”から“Ａ１”に切り替わる。このとき第２の切換え回路（ＭＵＸ２）４２は、第１の切換え回路（ＭＵＸ１）４１の出力信号であるリフレッシュタイミング制御信号ＲＦがＬであることからセルフリフレッシュ動作が起動されていないと判断しているので、ロウアドレスデータＡｄｄＲをロウアドレスＭＡｄｄとしてロウデコード回路３１に供給する。
【０１２０】
アドレス遷移検出信号ＡＴＤを受けたロウコントロール回路２６は、時刻Ｔ３４におけるアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、時刻Ｔ３５でロウイネーブル信号ＲＥを立ち上げ、所定のパルス長を有するロウイネーブル信号ＲＥをロウデコード回路３１に供給する。このときロウデコード回路３１には、第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄが入力されているので、ロウイネーブル信号ＲＥに同期して、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ａ１）で指定されるワード線Ｗｏｒｄが時刻Ｔ３６で活性化される。
【０１２１】
上記ロウコントロール回路２６は、時刻Ｔ３４におけるアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、時刻Ｔ３７でセンスイネーブル信号ＳＥを立ち上げ、センスアンプ回路３３に供給してセンスアンプ回路３３を活性化する。さらに、ロウコントロール回路２６は、時刻Ｔ３４におけるアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、カラムコントロール信号ＣＣを立ち上げ、カラムコントロール回路２７に供給する。そしてカラムコントロール回路２７は、カラムコントロール信号ＣＣに基づく（結果的にロウイネーブル信号ＲＥに基づく）タイミングでカラムイネーブル信号ＣＥを時刻Ｔ３８で立ち上げカラムデコード回路３５に供給する。カラムデコード回路３５には、カラム系アドレスＡｄｄＣが入力されている。
【０１２２】
カラムデコード回路３５は、このカラムイネーブル信号ＣＥを受け、カラムアドレスデータＡｄｄＣをデコードし、このデコード結果に応じたセンスアンプ３３をＩ／Ｏバッファ３６を介してインプット／アウトプットデータ端子３７に接続する。これにより、読み出し動作の場合は、メモリセルアレイ３０中のロウアドレスＡ１で指定されるセルに記憶されたデータが、センスアンプ３３、Ｉ／Ｏバッファ３６を介してインプット／アウトプットデータ端子３７に送信され、また、書き込み動作の場合は、インプット／アウトプットデータ端子３７のデータがメモリセルアレイ３０中のロウアドレスＡ１で指定されるセルに書き込まれる。
【０１２３】
時刻Ｔ３４におけるアドレス遷移検出信号ＡＴＤの立下りエッジから一定時間経過して、ロウイネーブル信号ＲＥ、カラムイネーブル信号ＣＥおよびカラムイネーブル信号ＣＥがそれぞれ立ち下がる。以上がテストモードにおける読出し・書込み動作である。
【０１２４】
次に、テストモードにおけるセルフリフレッシュ動作を説明する。セルフリフレッシュ動作は、装置外部から入力される信号に関連させ、装置内部で発生されるタイミング及びアドレスに基づき、起動されるリフレッシュ動作である。
【０１２５】
時刻Ｔ３４におけるアドレス遷移検出信号ＡＴＤの立下りエッジを第１のテスト用リフレッシュパルス発生回路６２が検出し、時刻Ｔ３４から所定時間（ＴＡ１'）経過した時刻において、第１のテスト用リフレッシュパルス発生回路６２が1回のリフレッシュ動作に要する時間に相当したパルス幅を有するワンショットパルス信号として第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を発生する。前述したように、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１のパルス幅は、上記ノーマルリフレッシュ用パルス信号ＲＥＦと同じに設定する。
【０１２６】
従って、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１が第１の切換え回路（ＭＵＸ１）４１に供給されることで、時刻Ｔ４０において、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１が、上記ノーマルリフレッシュ用パルス信号ＲＥＦと同じパルス幅を有するリフレッシュタイミング制御信号ＲＦとして第２の切換え回路（ＭＵＸ２）４２に供給される。
【０１２７】
一方、リフレッシュアドレスＲＡｄｄは、リフレッシュアドレス発生回路６６で発生される。以下の説明では、リフレッシュアドレス発生回路６６は、リフレッシュアドレスＲＡｄｄとして“Ｒ０”を発生し、第２の切換え回路（ＭＵＸ２）４２に供給しているものとする。
【０１２８】
第１の切換え回路（ＭＵＸ１）４１は、テストモード動作においては、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１に基づいて、リフレッシュタイミング制御信号ＲＦを出力する。時刻Ｔ４０でのリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、時刻Ｔ４１で、第２の切換え回路（ＭＵＸ２）４２は、セルフリフレッシュ動作が起動されたと判断し、ロウアドレスＭＡｄｄは、ＲＡｄｄ＝Ｒ０に切り替わる。
【０１２９】
さらに、時刻Ｔ４０でのリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、時刻Ｔ４２でロウイネーブル信号ＲＥを立ち上げ、所定のパルス長を有するロウイネーブル信号ＲＥをロウデコード回路３１に供給する。このときロウデコード回路３１には、第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄが入力されているので、ロウイネーブル信号ＲＥに同期して、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ｒ０）で指定されるワード線Ｗｏｒｄが時刻Ｔ４３で活性化される。
【０１３０】
上記ロウコントロール回路２６は、時刻Ｔ４０におけるリフレッシュタイミング制御信号ＲＦの立ち上がりエッジをトリガーとし、時刻Ｔ４４でセンスイネーブル信号ＳＥを立ち上げ、センスアンプ回路３３に供給してセンスアンプ回路３３を活性化し、リフレッシュアドレスＲＡｄｄ（Ｒ０）で指定されるメモリセルのリフレッシュ動作を行う。
【０１３１】
その後、時刻Ｔ４５で、リフレッシュタイミング制御信号ＲＦが立ち下がると、第２の切換え回路（ＭＵＸ２）４２がセルフリフレッシュ動作の終了と判断し、ロウアドレスＭＡｄｄをリフレッシュアドレスＲＡｄｄ（Ｒ０）からロウアドレスデータＡｄｄＲ（Ａ１）に切り替える。また、リフレッシュタイミング制御信号ＲＦの立ち下がりが、リフレッシュアドレス発生回路６６に入力されると、これをトリガーにしてリフレッシュアドレスＲＡｄｄがカウントアップされ、リフレッシュアドレスＲＡｄｄがＲ１に切り替わる。
【０１３２】
上記所定時間（ＴＡ１）は、時刻Ｔ３６と時刻Ｔ３９との間で表される既定のワード線のパルス幅と、時刻Ｔ３９と時刻Ｔ４３との間で表される時間間隔「ｔ１」との合計時間に、各信号間の遅延時間を加味した時間である。この遅延時間は個々の回路構成に依存して異なるが、回路構成に基づき予め算出可能な時間であるため、時刻Ｔ３９と時刻Ｔ４３との間で表される時間間隔「ｔ１」が、回路構成上考えられる最小の時間間隔になるよう上記所定時間（ＴＡ１）を設定することが可能となる。
【０１３３】
従って、読出し・書込み動作とセルフリフレッシュ動作との時間間隔が、回路構成上考えられる最小の時間間隔「ｔ１」となる条件を強制的に発生させ、テストを行うことが可能となる。
【０１３４】
続いて、図４のフローチャートを参照して、上記半導体装置のテスト手順を説明する。
【０１３５】
まず、チップに元々固定的な不良があったり、ホールド特性の悪いメモリセルがあったりすると、リフレッシュ動作のテストを実施する意味がなくなるので、事前にホールド試験を実施しておく（ステップＳ１）。ホールド試験そのものは汎用ＤＲＡＭで実施されている試験と同様の既知のテスト手順に従って行えばよい。
【０１３６】
すなわち、メモリセルアレイ３０のメモリセルへのデータ書き込みを行い、リフレッシュを禁止した状態を所定時間継続した後、このメモリセルからのデータ読み出しを行った時に、読み出されたデータが書き込んだデータと一致するように当該所定時間（すなわち、リフレッシュサイクル）を調整することで、このメモリセルのホールド時間が決まる。この試験を全てのメモリセルに対し行うことで、ホールド時間の最も短いメモリセルに合わせたリフレッシュサイクルの値が決まることになる。
【０１３７】
次に、メモリセルのリフレッシュ動作および読出／書込動作が正しく行われたか否かをテストの後に判定するため、メモリセルアレイ３０に予めテストパターンを書き込んでおく（ステップＳ２）。
【０１３８】
次に、任意のホールド時間を設定し（ステップＳ３）、次いで、ＴＥ＝１を入力することにより第１の動作モード切り替え信号ＴＥ１をＨに立ち上げることにより回路をテストモードに設定する（ステップＳ４）。
【０１３９】
次に、任意の読出／書込アドレス信号Ａｄｄをアドレス端子へ印加する（ステップＳ５）。リフレッシュアドレスは、装置内部に設けられたリフレッシュアドレス発生回路６６で発生するリフレッシュアドレスＲＡｄｄを使用する。
【０１４０】
以上の過程によって、図３に示すロウアドレス“Ａ１”での読出し・書込み動作および最小時間間隔「ｔ１」をおいてロウアドレス“Ｒ０”でのセルフリフレッシュ動作が順次行われる。
【０１４１】
次に、上記アドレスが指定するワード線に接続されたメモリセルのデータを読み出し、データチェックを行う（ステップＳ６）。そして、チェック結果が「ＮＧ」であった場合は、テストを終了しチップを廃棄する（ステップＳ８）。また、チェック結果が「ＰＡＳＳ」であった場合は、テストの全てが終了したか否かを判断し（ステップＳ７）、この判断結果が「ＮＯ」であった場合はステップＳ５へ戻る。
【０１４２】
以後、テストの全てが終了したか否かの判断結果が「ＹＥＳ」となるまで、ステップＳ５〜Ｓ７が繰り返し実行され、確認が必要な全てのパターンに関するテストを終了したと判断されたところでＴＥ＝０としてテストモードから抜けテストを終了する。
【０１４３】
また、実際には、取り得る全パターンについてテストするとかなりの時間がかかることから、規則性を持たせてテストすることも可能である。すなわち、最初は全パターンを調べて、ある傾向が出てくれば省略した形でテストを行う。ＤＲＡＭに限らず通常のメモリテスト技術において、不良を見つけ易いパターンと呼ばれるものがあるので、マーチングやギャロップといったテスト手法を組み合わせてテストを行っても良い。ただし、勿論、全てのパターンをテストすることが望ましい。
【０１４４】
以上説明したように、本発明に係る第１の実施の形態によれば、半導体記憶装置の読出し・書込み動作とセルフリフレッシュ動作とは独立に発生するので、両者の動作タイミングが近接して発生しても干渉による誤動作が発生しないことを保証することため、アドレス遷移検出信号ＡＴＤの変化のタイミングから所定時間（ＴＡ１’）遅れて第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を立ち上げ、セルフリフレッシュ動作を開始するタイミングを、その直前に行われた読出し・書込み動作との時間間隔が最小（ｔ１）になるよう設定することで、回路構成上考えられる最小の時間間隔を強制的に与えて動作させ、誤動作が発生しないことを確認するための動作チェックを行うことが可能となった。
【０１４５】
（第２の実施の形態）
以下、図面を参照し本発明の第２の実施の形態について説明する。
【０１４６】
本実施の形態に係る半導体記憶装置の回路構成は、上記第１の実施の形態に係る半導体記憶装置の回路構成と同じである。更に、本実施の形態に係る半導体記憶装置の通常モード動作は、上記第１の実施の形態に係る半導体記憶装置のそれと同じであり、テストモード動作のみが異なる。従って、本実施の形態に係る半導体記憶装置の回路構成の説明及び通常モード動作の説明を省略し、以下、テストモード動作の説明を図５を参照して行う。図５は本実施の形態に係る半導体記憶装置のテストモードでの動作を示すタイミングチャートである。
【０１４７】
尚、前記第１の実施の形態においては、テスト用リフレッシュパルス信号を「第１のテスト用リフレッシュパルス信号ＴＲＥＦ１」と表記したが、本実施の形態においては、それを「第２のテスト用リフレッシュパルス信号ＴＲＥＦ２」と表記する。
【０１４８】
上記第１の実施の形態では、アドレス遷移検出信号ＡＴＤの変化のタイミングから所定時間（ＴＡ１’）遅れて第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を立ち上げ、セルフリフレッシュ動作を開始するタイミングを、その直前に行われた読出し・書込み動作との時間間隔が最小になるよう設定した。これに対し、本実施の形態では、アドレス遷移検出信号ＡＴＤの立ち上がりから所定時間（ＴＡ２’）遅れて第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を立ち上げ、セルフリフレッシュ動作とその後に行われる読出し・書込み動作との時間間隔が最小になるよう設定する。尚、前記所定時間（ＴＡ２'）は、図５に示す所定時間「ＴＡ２」からリフレッシュタイミング制御信号ＲＦと第２のテスト用リフレッシュパルス信号ＴＲＥＦ２との間の信号遅延を差し引いた時間に相当する。
【０１４９】
第２のテスト用リフレッシュパルス信号ＴＲＥＦ２の立ち上がりタイミングすなわち上記所定時間（ＴＡ２’）は、リフレッシュ動作に対して読出し・書込み動作をどれだけ遅らせたいかによって予め設定される。これが本実施の形態のテストモード動作の特徴である。
【０１５０】
具体的には、アドレス遷移検出信号ＡＴＤの立ち上がりから読出し・書込み動作のためのワード線の立ち上がりまでの時間が、上記所定時間（ＴＡ２’）と、セルフリフレッシュ動作におけるワードパルス幅と図５の「ｔ２」で表される回路構成上考えられる最小の時間間隔との合計時間に、各信号間の遅延時間を加味した時間となるようにする。すなわち、この条件を踏まえて上記所定時間（ＴＡ２’）を設定する。
【０１５１】
第１のテスト用リフレッシュパルス発生回路６２は、アドレス遷移検出回路（ＡＴＤ回路）２５から出力されたアドレス遷移検出信号ＡＴＤの立ち上がりを検出し、この検出された立ち上がりタイミングから上記所定時間（ＴＡ２’）を経過した時点で、第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を発生する機能を有し、既知の立上がりエッジ検出回路や既知の所定時間を計時する回路を含む回路で構成し得る。
【０１５２】
以下、図５を参照して、テストモード動作につき説明する。時刻Ｔ５１において読出／書込アドレス信号Ａｄｄが“Ａ０”から“Ａ１”に変化すると、アドレス遷移検出回路（ＡＴＤ回路）２５がアドレス変化を検知して、時刻Ｔ５２においてアドレス遷移検出信号ＡＴＤを立ち上げ、正のワンショットパルス信号としてアドレス遷移検出信号ＡＴＤをロウコントロール回路２６に供給する。
【０１５３】
また、上記読出／書込アドレス信号Ａｄｄの変化に伴って、ロウアドレスＭＡｄｄが“Ａ０”から“Ａ１”に切り替わる。このとき第２の切換え回路（ＭＵＸ２）４２は、第１の切換え回路（ＭＵＸ１）４１の出力信号であるリフレッシュタイミング制御信号ＲＦがＬであることからセルフリフレッシュ動作が起動されていないと判断しているので、ロウアドレスデータＡｄｄＲをロウアドレスＭＡｄｄとしてロウデコード回路３１に供給する。
【０１５４】
更に、時刻Ｔ５２におけるアドレス遷移検出信号ＡＴＤの立ち上がりエッジを第１のテスト用リフレッシュパルス発生回路６２が検出し、この時刻Ｔ５２から上記所定時間（ＴＡ２’）経過した時刻において、1回のリフレッシュ動作に要する時間に相当したパルス幅を有するワンショットパルス信号として第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を発生する。第２のテスト用リフレッシュパルス信号ＴＲＥＦ２のパルス幅は、ノーマルリフレッシュ用パルス信号ＲＥＦと同じに設定する。
【０１５５】
第２のテスト用リフレッシュパルス信号ＴＲＥＦ２が第１の切換え回路（ＭＵＸ１）４１に供給されることで、時刻Ｔ５３で、第２のテスト用リフレッシュパルス信号ＴＲＥＦ２が、上記ノーマルリフレッシュ用パルス信号ＲＥＦと同じパルス幅を有するリフレッシュタイミング制御信号ＲＦとして第２の切換え回路（ＭＵＸ２）４２に供給される。
【０１５６】
時刻Ｔ５３でのリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、第２の切換え回路（ＭＵＸ２）４２は、セルフリフレッシュ動作が起動されたと判断し、ロウアドレスＭＡｄｄは、ＲＡｄｄ＝Ｒ０に切り替わる。
【０１５７】
さらに、時刻Ｔ５３でのリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、時刻Ｔ５４でロウイネーブル信号ＲＥを立ち上げ、所定のパルス長を有するロウイネーブル信号ＲＥをロウデコード回路３１に供給する。このときロウデコード回路３１には、第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄが入力されているので、ロウイネーブル信号ＲＥに同期して、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ｒ０）で指定されるワード線Ｗｏｒｄが時刻Ｔ５５で活性化される。
【０１５８】
上記ロウコントロール回路２６は、時刻Ｔ５３におけるリフレッシュタイミング制御信号ＲＦの立ち上がりエッジを受けて、時刻Ｔ５６でセンスイネーブル信号ＳＥを立ち上げ、センスアンプ回路３３に供給してセンスアンプ回路３３を活性化し、リフレッシュアドレスＲＡｄｄ（Ｒ０）で指定されるメモリセルのリフレッシュ動作を行う。
【０１５９】
その後、時刻Ｔ５７で、リフレッシュタイミング制御信号ＲＦが立ち下がると、第２の切換え回路（ＭＵＸ２）４２がセルフリフレッシュ動作の終了と判断し、ロウアドレスＭＡｄｄをリフレッシュアドレスＲＡｄｄ（Ｒ０）からロウアドレスデータＡｄｄＲ（Ａ１）に切り替える。また、リフレッシュタイミング制御信号ＲＦの立ち下がりが、リフレッシュアドレス発生回路６６に入力されると、これをトリガーにしてリフレッシュアドレスＲＡｄｄがカウントアップされ、リフレッシュアドレスＲＡｄｄがＲ１に切り替わる。
【０１６０】
さらに、所定時間後（Ｔ５８）ロウイネーブル信号ＲＥが立ち下がり、リフレッシュアドレスＲＡｄｄ（Ｒ０）で指定されるメモリセルのリフレッシュ動作が終了する。
【０１６１】
その後、時刻Ｔ５９でのアドレス遷移検出信号ＡＴＤの立ち下りエッジをトリガーとし、時刻Ｔ６０でロウイネーブル信号ＲＥを立ち上げ、所定のパルス長を有するロウイネーブル信号ＲＥをロウデコード回路３１に供給する。このときロウデコード回路３１には、第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄが入力されているので、ロウイネーブル信号ＲＥに同期して、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ａ１）で指定されるワード線Ｗｏｒｄが時刻Ｔ６１で活性化される。以下、実施例１と同様に、書込・読出動作が実行される。
【０１６２】
時刻Ｔ５２でのアドレス遷移検出信号ＡＴＤの立ち上がりから時刻Ｔ６１での読出し・書込み動作のためのワード線の立ち上がりまでの時間が、上記所定時間（ＴＡ２）と、時刻Ｔ５５および時刻Ｔ５８の間に相当するセルフリフレッシュ動作におけるワードパルス幅と、「ｔ２」で表される回路構成上考えられる最小の時間間隔との合計時間に、各信号間の遅延時間を加味した時間となるようにする。この遅延時間は個々の回路構成に依存して異なるが、回路構成に基づき予め算出可能な時間であるため、時刻Ｔ５８と時刻Ｔ６１との間で表される時間間隔「ｔ２」が、回路構成上考えられる最小の時間間隔になるよう上記所定時間（ＴＡ２）を設定することが可能となる。
【０１６３】
従って、セルフリフレッシュ動作と読出し・書込み動作との時間間隔が、回路構成上考えられる最小の時間間隔「ｔ２」となる条件を強制的に発生させ、テストを行うことが可能となる。
【０１６４】
上記半導体記憶装置のテスト手順は、上記第一の実施の形態のそれと同一であるためその説明を省略する。
【０１６５】
以上説明したように、本発明に係る第２の実施の形態によれば、半導体記憶装置の読出し・書込み動作とセルフリフレッシュ動作とは独立に発生するので、両者の動作タイミングが近接して発生しても干渉による誤動作が発生しないことを保証することため、アドレス遷移検出信号ＡＴＤの変化のタイミングから所定時間（ＴＡ２’）遅れて第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を立ち上げ、読出し・書込み動作を開始するタイミングを、その直前に行われたセルフリフレッシュ動作との時間間隔が最小（ｔ２）になるよう設定することで、回路構成上考えられる最小の時間間隔を強制的に与えて動作させ、誤動作が発生しないことを確認するための動作チェックを行うことが可能となった。
【０１６６】
（第３の実施の形態）
以下、図面を参照し本発明の第３の実施の形態について説明する。
【０１６７】
上記第１の実施の形態では、アドレス遷移検出信号ＡＴＤの変化のタイミングから所定時間（ＴＡ１'）遅れて第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を発生し、セルフリフレッシュ動作を開始するタイミングを、その直前に行われた読出し・書込み動作との時間間隔「ｔ１」が最小になるよう設定し、ワーストタイミング条件（以下第１のワーストタイミング条件という）でのテストを行った。そして、上記第２の実施の形態では、アドレス遷移検出信号ＡＴＤの立ち上がりから所定時間（ＴＡ２'）遅れて第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を発生し、セルフリフレッシュ動作とその後に行われる読出し・書込み動作との時間間隔「ｔ２」が最小になるよう設定した、ワーストタイミング条件（以下第２のワーストタイミング条件という）でのテストを行った。
【０１６８】
本実施の形態では、半導体記憶装置が上記第１および第２のワーストタイミング条件のいずれでもテスト動作を行うことが出来るように、上記第１及び第２の実施の形態に係る半導体記憶装置の回路構成を一部変更した。回路構成の変更部分につき以下、図６を参照して説明する。図６は、第３の実施の形態における半導体記憶装置の構成を示すブロック図である。
【０１６９】
この回路は、具体的には、アドレス遷移検出回路（ＡＴＤ回路）２５から出力されたアドレス遷移検出信号ＡＴＤを入力とする第１および第２のテスト用リフレッシュパルス発生回路６２、６４と、テストモード選択信号ＴＳの入力を受け、テストモードエントリ回路５３から出力される第２の動作モード切り替え信号ＴＥ２に基づき、上記第１および第２のテスト用リフレッシュパルス発生回路６２、６４から出力される第１及び第２のテスト用リフレッシュパルス信号ＴＲＥＦ１、ＴＲＥＦ２のいずれか1方を選択して、上記第１の切換え回路（ＭＵＸ１）４１に供給する第３の切換え回路（ＭＵＸ３）４３とから構成し得る。テストモードエントリ回路５３は、テストモードエントリ信号ＴＥを入力として第１の動作モード切り替え信号ＴＥ１を出力すると共に、テストモード選択信号ＴＳを入力として第２のテストモード切換信号ＴＥ２を出力し、第１の動作モード切り替え信号ＴＥ１を第１の切換え回路（ＭＵＸ１）４１へ供給し、第２のテストモード切換信号ＴＥ２を第３の切換え回路（ＭＵＸ３）４３へ供給する。
【０１７０】
本実施形態ではＴＥ＝Ｈで設定されるテストモードにおいて、ＴＳ＝Ｌでは第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を選択し、ＴＳ＝Ｈでは第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を選択する。また、ＴＥ＝Ｌであれば、テストモード選択信号ＴＳに関わらず通常動作モードとなる。尚、通常動作は、上記第１および第２の実施の形態と同じである。
【０１７１】
ここで、第１のテスト用リフレッシュパルス発生回路６２には上記時間間隔「ｔ１」が予め設定されており、アドレス遷移検出回路（ＡＴＤ回路）２５から出力されたアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、この立下りエッジから所定期間（ＴＡ１'）経過した時点で第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を第３の切換え回路（ＭＵＸ３）４３に供給する。
【０１７２】
第２のテスト用リフレッシュパルス発生回路６２には上記時間間隔「ｔ２」が予め設定されており、アドレス遷移検出回路（ＡＴＤ回路）２５から出力されたアドレス遷移検出信号ＡＴＤの立上がりエッジをトリガーとし、この立上がりエッジから所定期間（ＴＡ２'）経過した時点で第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を発生し、第３の切換え回路（ＭＵＸ３）４３に供給する。
【０１７３】
以上のように、上記第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を使用して上記第１のワーストタイミング条件「ｔ１」でテストを行うか、或いは上記第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を使用して上記第２のワーストタイミング条件「ｔ２」でテストを行うかは、テストモード選択信号ＴＳで制御することができる。例えば、第１のワーストタイミング条件でテストを行った後、第２のワーストタイミング条件でテストを行ってもよいし、またその順番を逆にして行ってもよい。また、両方のワーストタイミング条件でテストを行う必要がない場合、必要に応じて一方のテスト用リフレッシュパルス信号のみを使用してもよい。
【０１７４】
本実施の形態に係る半導体記憶装置の通常モード動作は、前記第１の実施の形態で説明した通常モード動作と同じである。テストモード動作は、前述したように上記第１のワーストタイミング条件「ｔ１」でテストを行う場合、その動作は、第３の切換え回路（ＭＵＸ３）４３が第１のテスト用リフレッシュパルス発生回路６２から供給された第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を選択して第１の切換え回路（ＭＵＸ２）４１に供給すること以外は、第１の実施の形態で図３を参照して説明したテストモード動作と同じである。一方、上記第２のワーストタイミング条件「ｔ２」でテストを行う場合、その動作は、第３の切換え回路（ＭＵＸ３）４３が第２のテスト用リフレッシュパルス発生回路６４から供給された第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を選択して第１の切換え回路（ＭＵＸ２）４１に供給すること以外は、第１の実施の形態で図５を参照して説明したテストモード動作と同じである。
【０１７５】
図７は、本実施の形態における半導体記憶装置のテスト動作を示すタイミングチャートである。図７は、上記テストモードエントリ信号ＴＥ、テストモード選択信号ＴＳ、第１及び第２の動作モード切り替え信号ＴＥ１、ＴＥ２と、各テスト動作との関係の1例を示す図である。図７に示すように、ＴＥ＝１、ＴＳ＝０のときは上記第１のワーストタイミング条件でテストを行い、ＴＥ＝１、ＴＳ＝１のときは上記第２のワーストタイミング条件でテストを行う。
【０１７６】
続いて、図８のフローチャートを参照して、上記半導体装置のテスト手順を説明する。以下の説明では、第１のワーストタイミング条件でテストを行った後、第２のワーストタイミング条件でテストを行う場合を例にして説明する。
【０１７７】
先ず、実施例１，２と同様の手順でホールド試験（Ｓ１）メモリ書込み（Ｓ２）を行う。
【０１７８】
次に、任意のホールド時間を設定し（ステップＳ３）、次いで、ＴＥ＝１を入力することによって、第１の動作モード切り替え信号ＴＥ１を“H”に立ち上げるとともに、テストモード選択信号ＴＳ＝０を入力して第２の動作モード切り替え信号ＴＥ２をＬとし、第３の切換え回路（ＭＵＸ３）４３が第１のテスト用リフレッシュパルス発生回路６２から出力される第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を選択するよう設定する。（ステップＳ４）。
【０１７９】
以下、実施例1と同様に、読出アドレス設定（Ｓ５）、メモリチェックを行い（Ｓ６）チェック結果が「ＮＧ」であった場合は、テストを終了しチップを廃棄する（ステップＳ８）。また、チェック結果が「ＰＡＳＳ」であった場合は、時間間隔「ｔ１」を用いたテストの全てが終了したか否かを判断し（ステップＳ７）、この判断結果が「ＮＯ」であった場合はステップＳ５へ戻る。
【０１８０】
以後、テストの全てが終了したか否かの判断結果が「ＹＥＳ」となるまで、ステップＳ５〜Ｓ７が繰り返し実行される。
【０１８１】
上記判断結果が「ＹＥＳ」となった場合、次いで、テストモード選択信号ＴＳをＬからＨに切り替え第２の動作モード切り替え信号ＴＥ２をＨに立ち上げて、第３の切換え回路（ＭＵＸ３）４３が第２のテスト用リフレッシュパルス発生回路６４から出力される第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を選択するよう設定する。（ステップＳ９）。
【０１８２】
以下、実施例１（２）と同様に読出アドレス設定（Ｓ１０）、メモリチェックを行い（Ｓ１１）、チェック結果が「ＮＧ」であった場合は、テストを終了しチップを廃棄する（ステップＳ１３）。また、チェック結果が「ＰＡＳＳ」であった場合は、時間間隔「ｔ２」を用いたテストの全てが終了したか否かを判断し（ステップＳ１２）、この判断結果が「ＮＯ」であった場合はステップＳ１０へ戻る。
【０１８３】
以後、テストの全てが終了したか否かの判断結果が「ＹＥＳ」となるまで、ステップＳ１０〜Ｓ１２が繰り返し実行される。
【０１８４】
以上説明したように、本発明に係る第３の実施の形態によれば、上記第１の実施の形態で得られる効果と上記第２の実施の形態で得られる効果と双方を得ることが可能となる。すなわち、アドレス遷移検出信号ＡＴＤの変化のタイミングから所定時間（ＴＡ１'）遅れて第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を発生し、セルフリフレッシュ動作を開始するタイミングを、その直前に行われた読出し・書込み動作との時間間隔「ｔ１」が最小になるよう設定し、第１のワーストタイミング条件でのテストと、アドレス遷移検出信号ＡＴＤの立ち上がりから所定時間（ＴＡ２'）遅れて第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を発生し、セルフリフレッシュ動作とその後に行われる読出し・書込み動作との時間間隔「ｔ２」が最小になるよう設定し、第２のワーストタイミング条件でのテストとの双方を行うことが可能となる。
【０１８５】
（第４の実施の形態）
以下、図面を参照し本発明の第４の実施の形態について説明する。
【０１８６】
上記第１乃至３の実施の形態では、読出し・書込み動作とセルフリフレッシュ動作との時間間隔に着目してワーストタイミング条件を強制的に発生させテストを行ったが、本実施の形態では、時間間隔（タイミング）に加え、読出し・書込み動作のロウアドレスとセルフリフレッシュ動作のロウアドレスとの関係についても着目してワーストアドレス条件を強制的に発生させテストを行う。
【０１８７】
このため、本実施の形態における半導体記憶装置は、テストモードにおけるリフレッシュ動作のロウアドレスとして、外部入力されたロウアドレスを用いることが、上記第１、第２および第３の実施の形態と異なる。その回路構成は、図１又は図６に示す回路構成の一部を変更することで実現できるが、本実施の形態では、図６に示す回路構成の一部を変更した場合を例にとり説明する。
【０１８８】
図９は、本実施の形態における半導体記憶装置の構成を示すブロック図である。図６に示す回路構成と異なる点は、データストア回路７０と第４の切換え回路（ＭＵＸ４）４４とを更に設けるよう構成したことである。テストモードエントリ回路５３は、テストモードエントリ信号ＴＥを入力として第１の動作モード切り替え信号ＴＥ１を出力し、第１の切換え回路（ＭＵＸ１）４１に供給する。更に、テストモードエントリ回路５３は、テストモード選択信号ＴＳを入力として第２の動作モード切り替え信号ＴＥ２を出力し、第３の切換え回路（ＭＵＸ３）４３に供給する。更に、テストモードエントリ回路５３は、テストモード選択信号ＴＡを入力として第３の動作モード切り替え信号ＴＥ３を出力しデータストア回路７０に供給すると共に、第４の動作モード切り替え信号ＴＥ４を出力し第４の切換え回路（ＭＵＸ４）４４に供給する。
【０１８９】
本実施の形態における半導体記憶装置の通常動作につき説明する。通常動作モードでは、テストモードエントリ信号ＴＥは、Ｌに設定され、第１の動作モード切り替え信号ＴＥ１＝Ｌとなるので、第１の切換え回路（ＭＵＸ１）４１は、リフレッシュパルス発生回路６０で発生したノーマルリフレッシュ用パルス信号ＲＥＦを選択するよう設定される。また、テストモード選択信号ＴＡはＨの状態に設定され、第３の動作モード切り替え信号ＴＥ３＝Ｌおよび第４の動作モード切り替え信号ＴＥ４＝Ｌにすることで、データストア回路７０はロウアドレスデータＡｄｄＲの取り込みは行わず、第４の切換え回路（ＭＵＸ４）４４もデータストア回路７０からのテスト用ロウアドレスデータＴＡｄｄを非選択とし、リフレッシュアドレス発生回路６６で発生する内部リフレッシュアドレスＣＡｄｄを選択するよう設定される。
【０１９０】
従って、上記第１の実施の形態で説明した通常動作と同様に、通常動作モードでは、外部入力された読出／書込アドレス信号Ａｄｄおよびアドレス遷移検出信号ＡＴＤの状態変化のタイミングに基づき読出／書込動作を行い、リフレッシュ動作は、装置内部のリフレッシュパルス発生回路６０で発生したノーマルリフレッシュ用パルス信号ＲＥＦのタイミングと、リフレッシュアドレス発生回路６６で発生した内部リフレッシュアドレスＣＡｄｄに基づき行われる。
【０１９１】
次に、テストモード動作につき説明する。このテストモード動作は、上記第３の実施の形態で説明したように、第１のワーストタイミング条件下で行われるテスト動作と、第２のワーストタイミング条件下で行われるテスト動作とがある。図１０は、第１のワーストタイミング条件下で行われるテスト動作を説明するためのタイミングチャートである。図１１は、第２のワーストタイミング条件下で行われるテスト動作を説明するためのタイミングチャートである。まず、図１０を参照して、第１のワーストタイミング条件下で行われるテスト動作につき説明し、その後図１１を参照して、第２のワーストタイミング条件下で行われるテスト動作につき説明する。
【０１９２】
図１０によれば、時刻Ｔ７０で、テストモードエントリ信号ＴＥが、Ｈに設定され、テストエントリ回路５３がテストモードとなり、以後、入力された第１のテストモード選択信号ＴＳ＝Ｌから発生されるＴＥ２を動作モード切替信号として認識し、第３の切換え回路（ＭＵＸ３）４３へ供給する。そして、時刻Ｔ７１において、第２のテストモード選択信号ＴＡをＬに立ち下げると、テストエントリ回路５３がこれを検知し、第３の動作モード切り替え信号ＴＥ３を、Ｈに立ち上げる。第３の動作モード切り替え信号ＴＥ３の立ち上がりを受けて、データストア回路７０が、外部からアドレスバッファ回路２１を介し入力されたロウアドレスデータＡｄｄＲ“Ａ０”を取り込み、このアドレスデータ“Ａ０”をテスト用ロウアドレスデータＴＡｄｄとして第４の切換え回路（ＭＵＸ４）４４に供給する。
【０１９３】
時刻Ｔ７３において、テストモード選択信号ＴＡをＨに立ち上げると、テストエントリ回路５３がこれを検知し、第４の動作モード切り替え信号ＴＥ４を、Ｈに立ち上げる。第４の動作モード切り替え信号ＴＥ４の立ち上がりを受けて、第４の切換え回路（ＭＵＸ４）４４は、リフレッシュアドレス発生回路６６で発生されたリフレッシュアドレスＣＡｄｄ“Ｒ０”を非選択とし、データストア回路７０から出力されたテスト用ロウアドレスデータＴＡｄｄ“Ａ０”を選択するよう設定され、リフレッシュアドレスＲＡｄｄ“Ａ０”として第２の切換え回路（ＭＵＸ２）４２に供給される（時刻Ｔ７４）。
【０１９４】
時刻Ｔ７５において、外部入力される読出／書込アドレス信号Ａｄｄが“Ａ０”から“Ａ１”に変化すると、アドレス遷移検出回路（ＡＴＤ回路）２５がアドレス変化を検知して、時刻Ｔ７６においてアドレス遷移検出信号ＡＴＤを立ち上げ、正のワンショットパルス信号としてアドレス遷移検出信号ＡＴＤをロウコントロール回路２６に供給する。以下、実施例１〜３と同様にアドレスＡ０で指定されるメモリセルの読出・書込動作が実行される。
【０１９５】
次に、テストモードにおけるリフレッシュ動作を説明する。リフレッシュ動作は、装置外部から入力される信号に関連させ、装置内部で発生されるタイミング及びアドレスに基づき、起動される動作である。
【０１９６】
時刻Ｔ７８におけるアドレス遷移検出信号ＡＴＤの立下りエッジを第１のテスト用リフレッシュパルス発生回路６２が検出し、時刻Ｔ７８から所定時間（ＴＡ１'）経過した時刻において、第１のテスト用リフレッシュパルス発生回路６２が1回のリフレッシュ動作に要する時間に相当したパルス幅を有するワンショットパルス信号として第１のテスト用リフレッシュパルス信号ＴＲＥＦ１を発生する。前述したように、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１のパルス幅は、上記ノーマルリフレッシュ用パルス信号ＲＥＦと同じに設定する。
【０１９７】
従って、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１が第３の切換え回路（ＭＵＸ３）４３を介して第１の切換え回路（ＭＵＸ１）４１に供給されることで、時刻Ｔ８１において、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１が、上記ノーマルリフレッシュ用パルス信号ＲＥＦと同じパルス幅を有するリフレッシュタイミング制御信号ＲＦとして第２の切換え回路（ＭＵＸ２）４２に供給される。
【０１９８】
ここで、第４の切換え回路（ＭＵＸ４）４４は、データストア回路７０から供給されるテスト用ロウアドレスデータＴＡｄｄを選択しているので、テスト用ロウアドレスデータＴＡｄｄ“Ａ０”がリフレッシュアドレスＲＡｄｄ“Ａ０”として、第２の切換え回路（ＭＵＸ２）４２に供給されている。第２の切換え回路（ＭＵＸ２）４２は、時刻Ｔ８１でのリフレッシュタイミング制御信号ＲＦの立ち上がりをトリガーとし、ロウアドレスデータＡｄｄＲ＝Ａ１を非選択にし、リフレッシュアドレスＲＡｄｄ“Ａ０”を選択することで、時刻Ｔ８２でロウアドレスＭＡｄｄは、“Ａ１”から“Ａ０”に切り換る。
【０１９９】
さらに、時刻Ｔ８１でのリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、ロウイネーブル信号ＲＥ（図示せず）を立ち上げ、所定のパルス長を有するロウイネーブル信号ＲＥをロウデコード回路３１に供給する。このときロウデコード回路３１には、第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄ＝Ａ０が入力されているので、時刻Ｔ７９でＴＡｄｄ＝Ａ０で指定されるワード線Ｗｏｒｄが活性化され、メモリセルのリフレッシュ動作を行う。
【０２００】
その後、時刻Ｔ８４で、リフレッシュタイミング制御信号ＲＦが立ち下がると、第２の切換え回路（ＭＵＸ２）４２がセルフリフレッシュ動作の終了と判断し、ロウアドレスＭＡｄｄをＴＡｄｄ＝Ａ０からロウアドレスデータＡｄｄＲ（Ａ１）に切り替える。
【０２０１】
実施例１、３と同様、上記所定時間（ＴＡ１）は、時刻Ｔ７９と時刻Ｔ８０との間で表される既定のワード線のパルス幅と、時刻Ｔ８０と時刻Ｔ８３との間で表される時間間隔「ｔ１」との合計時間に、各信号間の遅延時間を加味した時間であるので、読出し・書込み動作とセルフリフレッシュ動作との時間間隔が、回路構成上考えられる最小の時間間隔「ｔ１」となる条件を強制的に発生させ、テストを行うことが可能となる。
【０２０２】
次に、第２のワーストタイミング条件下で行われるテスト動作につき図１１を参照しながら説明する。テストモードへのエントリ（Ｔ８５）からテスト用ロウアドレスデータＴＡｄｄ“Ａ０”の取込（Ｔ８９）までは第１のワーストタイミング条件下のテスト動作と同じである。
【０２０３】
時刻Ｔ９０において読出／書込アドレス信号Ａｄｄが“Ａ０”から“Ａ１”に変化すると、アドレス遷移検出回路（ＡＴＤ回路）２５がアドレス変化を検知して、時刻Ｔ９１においてアドレス遷移検出信号ＡＴＤを立ち上げ、正のワンショットパルス信号としてアドレス遷移検出信号ＡＴＤをロウコントロール回路２６に供給する。
【０２０４】
更に、時刻Ｔ９１におけるアドレス遷移検出信号ＡＴＤの立ち上がりエッジを第２のテスト用リフレッシュパルス発生回路６４が検出し、この時刻Ｔ９１から上記所定時間（ＴＡ２’）経過した時刻において、1回のリフレッシュ動作に要する時間に相当したパルス幅を有するワンショットパルス信号として第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を発生する。
【０２０５】
第２のテスト用リフレッシュパルス信号ＴＲＥＦ２が第３の切換え回路（ＭＵＸ３）４３を介して第１の切換え回路（ＭＵＸ１）４１に供給されることで、時刻Ｔ９２で、第２のテスト用リフレッシュパルス信号ＴＲＥＦ２が、上記ノーマルリフレッシュ用パルス信号ＲＥＦと同じパルス幅を有するリフレッシュタイミング制御信号ＲＦとして第２の切換え回路（ＭＵＸ２）４２に供給される。
【０２０６】
時刻Ｔ９２でのリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、第２の切換え回路（ＭＵＸ２）４２は、リフレッシュ動作が起動されたと判断し、データストア回路７０から出力され第４の切換え回路（ＭＵＸ４）４４を介してリフレッシュアドレスＲＡｄｄとして供給されるテスト用ロウアドレスデータＴＡｄｄ＝Ａ０を選択することで、ロウアドレスＭＡｄｄは、Ａ０に切り替わる。
【０２０７】
さらに、時刻Ｔ９２でのリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、ロウイネーブル信号ＲＥ（図示せず）を立ち上げ、ロウイネーブル信号ＲＥをロウデコード回路３１に供給する。このときロウデコード回路３１には、第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄが入力されているので、Ｔ９４でロウアドレスＭＡｄｄ（ＴＡｄｄ＝Ａ０）で指定されるワード線Ｗｏｒｄが活性化される。
【０２０８】
以下、実施例１〜３同様にテスト用ロウアドレスＴＡｄｄ（Ａ０）で指定されるメモリセルのリフレッシュ動作が行なわれる。
【０２０９】
次に、時刻Ｔ９８でのアドレス遷移検出信号ＡＴＤの立ち下りエッジをトリガーとして、ロウイネーブル信号ＲＥが立ち上がりロウデコード回路３１に供給される。このときロウデコード回路３１には、第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄが入力されているので、Ｔ９９でロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ａ１）で指定されるワード線Ｗｏｒｄが活性化される。以下、実施例１〜３と同様に、読出し／書込動作が実行される。
【０２１０】
実施例２、３と同様に、時刻Ｔ９１でのアドレス遷移検出信号ＡＴＤの立ち上がりから時刻Ｔ９９での読出し・書込み動作のためのワード線の立ち上がりまでの時間が、上記所定時間（ＴＡ２）と、時刻Ｔ９４および時刻Ｔ９６の間に相当するセルフリフレッシュ動作におけるワードパルス幅と、「ｔ２」で表される回路構成上考えられる最小の時間間隔との合計時間に、各信号間の遅延時間を加味した時間となるようにする。
【０２１１】
従って、セルフリフレッシュ動作と読出し・書込み動作との時間間隔が、回路構成上考えられる最小の時間間隔「ｔ２」となる条件を強制的に発生させ、テストを行うことが可能となる。
【０２１２】
以上のように、テストモードでは、読出し・書込み動作だけでなくセルフリフレッシュ動作も装置外部から入力されたリフレッシュアドレスに基づき行われるため、読出し・書込み動作とセルフリフレッシュ動作とのロウアドレスの関係を装置外部から任意に制御することができる。すなわち、図３および図５における読出し・書込みアドレス“Ａ１”およびリフレッシュアドレス“Ｒ０”を装置外部から任意に制御することができる。
【０２１３】
本実施の形態に係る半導体記憶装置の動作は、テストモードでのセルフリフレッシュ動作が、装置外部から入力されデータストア回路７０を介して供給されるテスト用リフレッシュアドレスＴＡｄｄ、すなわち装置外部から入力されたリフレッシュアドレスに基づき行われることが、上記第３の実施の形態に係る半導体記憶装置の動作との主たる相違点である。従って、読出し・書込みアドレス“Ａ１”およびリフレッシュアドレス“Ａ０”の関係をワーストアドレス条件、例えば、隣接する２つのワード線を指定するロウアドレスとすることで、ワーストタイミング条件に加えワーストアドレス条件下でのテストが可能となる。
【０２１４】
続いて、図１２のフローチャートを参照して、上記半導体記憶装置のテスト手順を説明する。以下の説明では、第１のワーストタイミング条件でテストを行った後、第２のワーストタイミング条件でテストを行う場合を例にして説明する。
【０２１５】
まず、実施例１、２と同様にホールド試験（Ｓ１）、メモリ書込（Ｓ２）を行ない実施例３と同様に、第１のワーストタイミング条件におけるテストモードエントリを行なう（Ｓ４）。
【０２１６】
次に、ＴＡをＨからＬに切替えて、第３の動作モード切り替え信号ＴＥ３をＨに立ち上げることで、データストア回路７０がアドレスバッファ回路２１から出力されたロウアドレスＡｄｄＲ（テスト用リフレッシュアドレスデータ）を取り込み、テスト用ロウアドレスデータＴＡｄｄとして第４の切換え回路（ＭＵＸ４）４４に供給する。（ステップＳ５）。
【０２１７】
次に、任意の読出／書込アドレス信号Ａｄｄをアドレス端子へ印加する（ステップＳ６）。
【０２１８】
以上の過程によって、図３に示すロウアドレス“Ａ１”での読出し・書込み動作および最小時間間隔「ｔ１」をおいてロウアドレス“Ｒ０”でのセルフリフレッシュ動作が順次行われる。
【０２１９】
次に、上記アドレスが指定するワード線に接続されたメモリセルのデータを読み出し、データチェックを行う（ステップＳ７）。そして、チェック結果が「ＮＧ」であった場合は、テストを終了しチップを廃棄する（ステップＳ９）。また、チェック結果が「ＰＡＳＳ」であった場合は、テストの全てが終了したか否かを判断し（ステップＳ８）、この判断結果が「ＮＯ」であった場合はステップＳ５へ戻る。
【０２２０】
以後、テストの全てが終了したか否かの判断結果が「ＹＥＳ」となるまで、ステップＳ５〜Ｓ８が繰り返し実行される。
【０２２１】
上記判断結果が「ＹＥＳ」となった場合、次いで、テストモード選択信号ＴＳをＬからＨに切り替え第２の動作モード切り替え信号ＴＥ２をＨに立ち上げて、第３の切換え回路（ＭＵＸ３）４３が第２のテスト用リフレッシュパルス発生回路６４から出力される第２のテスト用リフレッシュパルス信号ＴＲＥＦ２を選択するよう設定する。（ステップＳ１０）。
【０２２２】
次に、ステップＳ５と同様にテスト用リフレッシュアドレスデータＡｄｄＲを、テスト用ロウアドレスデータＴＡｄｄとして第４の切換え回路（ＭＵＸ４）４４に供給する。（ステップＳ１１）。
【０２２３】
次に、任意の読出／書込アドレス信号Ａｄｄをアドレス端子へ印加する（ステップＳ１２）。
【０２２４】
以上の過程によって、図５に示すロウアドレス“Ｒ０”でのセルフリフレッシュ動作および最小時間間隔「ｔ２」をおいてロウアドレス“Ａ１”での読出し・書込み動作が順次行われる。
【０２２５】
次に、上記アドレスが指定するワード線に接続されたメモリセルのデータを読み出し、データチェックを行う（ステップＳ１３）。そして、チェック結果が「ＮＧ」であった場合は、テストを終了しチップを廃棄する（ステップＳ１５）。また、チェック結果が「ＰＡＳＳ」であった場合は、テストの全てが終了したか否かを判断し（ステップＳ１４）、この判断結果が「ＮＯ」であった場合はステップＳ１１へ戻る。
【０２２６】
以後、テストの全てが終了したか否かの判断結果が「ＹＥＳ」となるまで、ステップＳ１１〜Ｓ１４が繰り返し実行される。
【０２２７】
以上説明したように、本発明に係る第４の実施の形態によれば、上記第１乃至第３の実施の形態で得られる効果に加え、読出し・書込み動作のロウアドレスとセルフリフレッシュ動作のロウアドレスとの関係についても着目してワーストアドレス条件を強制的に発生させテストを行うことが可能となる。すなわち、ワーストタイミング条件に加えワーストアドレス条件も強制的に発生させテストを行うことが可能となる。
【０２２８】
（第５の実施の形態）
以下、図面を参照し本発明の第５の実施の形態について説明する。図１３は、本発明の第５の実施の形態の半導体記憶装置の構成を示すブロック図である。図１４は、図１３に示す半導体記憶装置の第１のワースト条件下でのテスト動作を示すタイミングチャートである。図１５は、図１３に示す半導体記憶装置の第２のワースト条件下でのテスト動作を示すタイミングチャートである。
【０２２９】
上記第１乃至第４の実施の形態によれば、テストモードにおけるリフレッシュ動作のタイミングを決めるにあたり、外部入力されたアドレスの変化を検知する信号、すなわちアドレス遷移検出回路（ＡＴＤ回路）２５で発生するアドレス遷移検出信号をトリガーとしてテスト用リフレッシュパルスを発生させるよう構成したことで、読出し・書込み動作とリフレッシュ動作とを、強制的に近接して発生させることが可能となる。
【０２３０】
しかしながら、擬似ＳＲＡＭには、アドレスの変化だけではなく、外部入力されたチップ又はバンク等の選択された領域を選択的に活性化する信号、例えばチップセレクト信号等にも依存してＡＴＤ信号を発生するものがある。チップセレクト信号／ＣＳの入力は、内部タイマ回路５０が発生するタイミング信号ＴＭと必ずしも同期しているとは限らないので、通常動作モードでのリフレッシュ動作と、チップセレクト信号／ＣＳの活性化タイミングに基づく読出し・書込み動作との時間間隔についてもテストを行う必要がある場合がある。
【０２３１】
すなわち、上記第1乃至第４の実施の形態における説明は、チップセレクト信号／ＣＳが活性状態にあることを前提とした説明であったが、以下の説明では、アドレスの変化はなく、チップセレクト信号／ＣＳが非活性状態から活性状態へ遷移することを前提にする。なお、本実施例の半導体記憶装置は／ＣＳ＝１では、非活性状態に設定され、／ＣＳ＝Ｌでは活性状態に設定されるものとする。／ＣＳの立下りに伴いアドレス遷移検出回路（ＡＴＤ回路）２５がアドレス遷移検出信号ＡＴＤを発生し、このアドレス遷移検出信号ＡＴＤをトリガーとして、上記第１のワーストタイミング条件及び第２のワーストタイミング条件下でのテスト動作を行う。
【０２３２】
次に、テストモード動作につき説明する。このテストモード動作は、前述したように、第１のワーストタイミング条件下で行われるテスト動作と、第２のワーストタイミング条件下で行われるテスト動作とがある。図１４は、第１のワーストタイミング条件下で行われるテスト動作を説明するためのタイミングチャートである。図１５は、第２のワーストタイミング条件下で行われるテスト動作を説明するためのタイミングチャートである。
【０２３３】
実施例１〜４との相違点は、／ＣＳの立下り（非活性状態から活性状態への切り替わり）に伴ってアドレス遷移検出信号ＡＴＤが発生することだけである。
【０２３４】
すなわち、図１４に示す第１のワーストタイミング条件下のテスト動作では、Ｔ１０２における／ＣＳの立下りを受けて、アドレス遷移検出信号ＡＴＤが発生する（Ｔ１０３）。以下、実施例１〜４と同様に、アドレスＡ０で指定されるメモリセルの読出し・書込み動作と、アドレスＡ１で指定されるワード線に関するリフレッシュ動作とが、所定の時間間隔ｔ１で発生する。なお、図１４はリフレッシュ・アドレスを外部入力するテスト動作（実施例４）を例としたものであるので、テストモードエントリ（Ｔ１０１）、リフレッシュアドレスの取り込みなどは、実施例４と同様に行なわれる。
【０２３５】
さらに、図１５に示す第２のワーストタイミング条件下のテスト動作に関しても、／ＣＳの立下り（Ｔ１０５）を受けて、アドレス遷移検出信号ＡＴＤが発生する（Ｔ１０５）以外は実施例１〜４と同様であり、アドレスＡ２で指定されるワード線に関するリフレッシュ動作とアドレスＡ０で指定されるメモリセルの読出し・書込み動作とが、所定の時間間隔ｔ２で発生する。テストモードエントリ（Ｔ１０４）、リフレッシュアドレスの取り込みなども、図１４と同様に実施例４と同じ手順で行なわれる。
【０２３６】
更に、上記第１乃至第５の実施の形態では、テストモードの際に動作するテスト回路部が半導体記憶装置に内蔵された場合の1例を示したが、必要に応じ、メモリセルアレイと周辺回路とからなる半導体記憶装置の回路全体が単一のチップ上に実装されるような形態であっても良いし、或いは回路全体が幾つかの機能ブロックに分割されていて、各機能ブロックを別々のチップに実装するような形態であっても良い。後者の場合、メモリセルアレイと周辺回路とを別々のチップに搭載して一つのパッケージに封止する混載ＩＣとしても良い。つまり、メモリチップの外部に設けたコントロールチップからの各種の制御信号をメモリチップへ供給するような構成も本発明の範疇に属する。
【０２３７】
また、本発明は、上記実施形態の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形が可能である。
【０２３８】
【発明の効果】
本発明によれば、互いに独立に発生する半導体記憶装置の読出し・書込み動作とセルフリフレッシュ動作とが近接して発生しても干渉による誤動作が発生しないことを保証するため、所定の時間間隔を強制的に与えて動作させ、誤動作が発生しないことを確認するための動作チェックを行うことが可能となった。
【０２３９】
また、読出し・書込み動作のロウアドレスとセルフリフレッシュ動作のロウアドレスとの関係についても着目してワーストアドレス条件を強制的に発生させテストを行うことで、ワーストタイミング条件に加えワーストアドレス条件も強制的に発生させテストを行うことが可能となった。
【図面の簡単な説明】
【図１】本発明に係る第１の実施の形態における半導体記憶装置（疑似ＳＲＡＭ）の回路構成を示すブロック図である。
【図２】図１に示す半導体記憶装置の通常動作を示すタイミングチャートである。
【図３】図１に示す半導体記憶装置のテスト動作を示すタイミングチャートである。
【図４】図１に示す半導体記憶装置のテスト手順を示すフローチャートである。
【図５】本発明の第２の実施の形態における半導体記憶装置のテストモードでの動作を示すタイミングチャートである。
【図６】本発明の第３の実施の形態における半導体記憶装置（疑似ＳＲＡＭ）の回路構成を示すブロック図である。
【図７】図６に示す半導体記憶装置のテストモードでの動作を示すタイミングチャートである。
【図８】図６に示す半導体記憶装置のテスト手順を示すフローチャートである。
【図９】本発明の第４の実施の形態における半導体記憶装置（疑似ＳＲＡＭ）の回路構成を示すブロック図である。
【図１０】図９に示す半導体記憶装置のテストモードでの動作を示すタイミングチャートである。
【図１１】図９に示す半導体記憶装置のテストモードでの動作を示すタイミングチャートである。
【図１２】図９に示す半導体記憶装置のテスト手順を示すフローチャートである。
【図１３】本発明の第５の実施の形態における半導体記憶装置（疑似ＳＲＡＭ）の回路構成を示すブロック図である。
【図１４】図１３に示す半導体記憶装置のテストモードでの動作を示すタイミングチャートである。
【図１５】図１３に示す半導体記憶装置のテストモードでの動作を示すタイミングチャートである。
【符号の説明】
２１ アドレスバッファ回路
２５ アドレス遷移検出回路（ＡＴＤ回路）
２６ ロウコントロール回路
２７ カラムコントロール回路
３０ メモリセルアレイ
３１ ロウデコード回路
３３ センスアンプ回路
３５ カラムデコード回路
３６ Ｉ／Ｏバッファ
４１ 第１の切換え回路（ＭＵＸ１）
４２ 第２の切換え回路（ＭＵＸ２）
４３ 第３の切換え回路（ＭＵＸ３）
４４ 第４の切換え回路（ＭＵＸ４）
５０ タイマ回路
５３ テストモードエントリ回路
６０ リフレッシュパルス発生回路
６２ 第１のテスト用リフレッシュパルス発生回路
６４ 第２のテスト用リフレッシュパルス発生回路
６６ リフレッシュアドレス発生回路
７０ データストア回路
Ａｄｄ 入力端子
ＡＴＤ アドレス遷移検出信号
Ａｄｄ 読出／書込アドレス信号
ＡｄｄＲ ロウアドレスデータ
ＴＡｄｄ テスト用ロウアドレスデータ
ＭＡｄｄ ロウアドレス
ＲＡｄｄ リフレッシュアドレス
ＲＥ ロウイネーブル信号
ＣＥ カラムイネーブル信号
ＣＣ カラムコントロール信号
ＳＥ センスイネーブル信号
ＡｄｄＣ カラムアドレスデータ
ＴＭ タイミング信号
ＲＦ リフレッシュタイミング制御信号
ＲＥＦ ノーマルリフレッシュ用パルス信号
ＴＲＥＦ１ 第１のテスト用リフレッシュパルス信号
ＴＲＥＦ２ 第２のテスト用リフレッシュパルス信号
ＴＥ テストモードエントリ信号
ＴＳ テストモード選択信号
ＴＡ テストモード選択信号
ＴＥ１ 第１の動作モード切り替え信号
ＴＥ２ 第２の動作モード切り替え信号
ＴＥ３ 第３の動作モード切り替え信号
ＴＥ４ 第４の動作モード切り替え信号
Claims (22)
- リフレッシュを必要とする複数のメモリセルと、
入力アドレス信号に対応するメモリセルにアクセスし、読出しあるいは書き込みを行なうアクセス制御回路と、
通常動作モードにおいては、前記アクセス動作とは独立に発生されるリフレッシュタイミングでリフレッシュを行ない、
テストモードにおいては、前記アクセス動作に応答して発生されるリフレッシュタイミングでリフレッシュを行なうリフレッシュ制御回路と、
を備えることを特徴とする半導体記憶装置において、
前記リフレッシュ制御回路は、
前記テストモードにおいて、前記アクセスが完了してから所定の時間をおいてリフレッシュが開始するように前記リフレッシュタイミングを制御することを特徴とする半導体記憶装置。 - リフレッシュを必要とする複数のメモリセルと、
入力アドレス信号に応答してアドレス遷移検出信号を発生するアドレス遷移検出回路と、
通常動作モードにおいては前記アドレス遷移検出信号とは独立な通常動作用リフレッシュタイミング信号を発生し、テストモードにおいては前記アドレス遷移検出信号に応答してテスト用リフレッシュタイミング信号を発生するリフレッシュタイミング発生回路と、
前記通常動作用リフレッシュタイミング信号又は前記テスト用リフレッシュタイミング信号に応じてリフレッシュアドレスを生成するリフレッシュアドレス発生回路を含む半導体記憶装置。 - 前記アドレス遷移検出信号に応答して前記入力アドレス信号に対応するメモリセルにアクセスし読出しあるいは書き込みを行なうとともに、前記リフレッシュタイミング発生回路の出力信号に応答してリフレッシュを行なうメモリセル制御回路を備え、
前記リフレッシュタイミング発生回路は、
前記テキストモードにおいて、前記入力アドレス信号の変化に応答するアクセスとリフレッシュとが所定の時間間隔で行なわれるように、前記テスト用リフレッシュタイミング信号を発生することを特徴とする請求項２に記載の半導体記憶装置。 - リフレッシュを必要とする複数のメモリセルと、
入力アドレス信号に応答してアドレス遷移検出信号を発生するアドレス遷移検出回路と、
通常動作モードにおいては前記アドレス遷移検出信号とは独立な通常動作用リフレッシュタイミング信号を発生し、テストモードにおいては前記アドレス遷移検出信号に応答してテスト用リフレッシュタイミング信号を発生するリフレッシュタイミング発生回路と、
を備えることを特徴とする半導体記憶装置において、
前記アドレス遷移検出信号に応答して前記入力アドレス信号に対応するメモリセルにアクセスし読出しあるいは書き込みを行なうとともに、前記リフレッシュタイミング発生回路の出力信号に応答してリフレッシュを行なうメモリセル制御回路を備え、
前記リフレッシュタイミング発生回路は、
前記テキストモードにおいて、前記入力アドレス信号の変化に応答するアクセスとリフレッシュとが所定の時間間隔で行なわれるように、前記テスト用リフレッシュタイミング信号を発生させて、
前記テスト用リフレッシュタイミング信号は、
前記アクセスを完了してから前記所定の時間をおいてリフレッシュを開始するように設定されることを特徴とする半導体記憶装置。 - 前記テスト用リフレッシュタイミング信号は、
前記リフレッシュを完了してから前記所定の時間をおいて前記アクセスを開始するように設定されることを特徴とする請求項２に記載の半導体記憶装置。 - 入力されるテストモードエントリ信号に応答して、前記通常動作モードと前記テストモードとのいずれか一方に設定されることを特徴とする請求項２に記載の半導体記憶装置。
- 前記テストモードエントリ信号に応答し、前記通常動作用リフレッシュタイミング信号と前記テスト用リフレッシュタイミング信号とのいずれか一方を選択して前記メモリセル制御回路に供給するリフレッシュタイミング切り替え回路を備えることを特徴とする請求項６に記載の半導体記憶装置。
- 前記リフレッシュタイミング切り替え回路の出力信号に応答し、前記入力アドレス信号とリフレッシュアドレス信号とのいずれか一方を選択して前記メモリセル回路に供給するアドレス切り替え回路を備えることを特徴とする請求項７に記載の半導体記憶装置。
- 前記リフレッシュタイミング発生回路は、
メモリセルに対する前記アクセスを完了してから第１の所定時間をおいてリフレッシュを開始するように設定された第１のテスト用リフレッシュタイミング信号と、
前記リフレッシュを完了してから第２の所定の時間をおいてアクセスを開始するように設定された第２のテスト用リフレッシュタイミング信号と、
を発生することを特徴とする請求項３に記載の半導体記憶装置。 - 入力されるテスト用リフレッシュタイミング選択信号に応答し、前記第１のテスト用リフレッシュタイミング信号と前記第２のテスト用リフレッシュタイミング信号とのいずれか一方を選択して前記リフレッシュタイミング切り替え回路に供給するテスト用リフレッシュタイミング切り替え回路を備えることを特徴とする請求項９に記載の半導体記憶装置。
- 前記リフレッシュアドレス信号は、内部発生されたアドレス信号であることを特徴とする請求項８に記載の半導体記憶装置。
- 入力されるテスト用リフレッシュアドレス選択信号に応答し、内部発生されたアドレス信号と外部入力されたアドレス信号とのいずれか一方を選択して前記アドレス切り替え回路に供給するテスト用リフレッシュアドレス切り替え回路を備えることを特徴とする請求項８に記載の半導体記憶装置。
- 前記通常動作用リフレッシュタイミング信号は、前記アドレス遷移検出信号とは独立に動作するタイマー回路の出力信号に基づいて発生されることを特徴とする請求項２に記載の半導体記憶装置。
- 前記アドレス遷移検出信号は、前記半導体記憶装置を非活性状態から活性状態に切り替える活性化制御信号の変化に応答して発生されることを特徴とする請求項２記載の半導体記憶装置。
- リフレッシュを必要とする複数のメモリセルと、
リフレッシュアドレスを発生するリフレッシュアドレス生成回路と、
入力アドレスが入力されアクセスアドレスを出力するアドレスバッファと、
前記入力アドレスの遷移を検出するアドレス遷移検出回路と、
前記アドレス遷移検出回路の出力に応答して第１のリフレッシュパルスを発生する
テスト用リフレッシュパルス発生回路と、
一定の時間間隔でタイミング信号を発生するタイマー回路と、
前記タイマー回路の出力に応答して第２のリフレッシュパルスを発生する
ノーマルリフレッシュパルス発生回路と、
テストモードのエントリー情報に応じて前記第１，２のリフレッシュパルス
を切換える第１の切換回路と、
前記第１の切換え回路の出力に応じて前記アクセスアドレスと前記リフレッシュアドレスのいずれか一方を出力する第２の切換え回路とを備える半導体記憶装置。 - 前記アドレス遷移検出信号の活性化されている期間が、前記第１の切換え回路の出力信号の活性化されている期間と重ならないことを特徴とする請求項１５記載の半導体記憶装置。
- 前記アドレス遷移検出信号の活性化されている期間が、前記第１の 切替回路の出力信号の活性化されている期間と重なっていることを特徴とする請求項１５記載の半導体記憶装置。
- 前記アドレス遷移検出信号に基いて前記第１のテスト用リフレッシュパルス信号とタイミングの異なる第２のテスト用リフレッシュパルス信号を発生し出力する第２のテスト用リフレッシュパルス発生回路とを備え、
前記第１の選択回路は、更に前記第２のテスト用リフレッシュパルス信号を受け、前記テストエントリ信号に基いて前記ノーマルリフレッシュ用パルス信号及び前記第１及び第２のテスト用リフレッシュパルス信号を選択的に出力する請求項１５記載の半導体記憶装置。 - 前記第１のテスト用リフレッシュパルス信号に対応して前記第１の切替回路の出力信号の活性化されている期間と前記アドレス遷移検出信号の活性化されている期間が重なるものであり、前記第１のテスト用リフレッシュパルス信号に対応して前記第１の切替回路の出力信号の活性化されている期間と前記アドレス遷移検出信号の活性化されている期間が重ならないことを特徴とする請求項１８記載の半導体記憶装置。
- 入力アドレス信号に対応するメモリセルへのアクセスとは独立な通常動作用リフレッシュタイミングと、
メモリセルへのアクセスに応答するテスト用リフレッシュタイミングと、
を発生することを特徴とするリフレッシュタイミング発生回路と、
入力されるテストモードエントリ信号に応答し、前記通常動作用リフレッシュタイミング信号と前記テスト用リフレッシュタイミング信号とのいずれか一方を選択して出力するリフレッシュタイミング切り替え回路と、
を有することを特徴とするテスト回路において、
前記アクセスが完了してから所定の時間をおいてリフレッシュが開始されるように前記テスト用リフレッシュタイミングを設定することを特徴とするテスト回路。 - 入力アドレス信号に対応するメモリセルへのアクセスとは独立な通常動作用リフレッシュタイミングと、
メモリセルへのアクセスに応答するテスト用リフレッシュタイミングと、
を発生することを特徴とするリフレッシュタイミング発生回路と、
入力されるテストモードエントリ信号に応答し、前記通常動作用リフレッシュタイミング信号と前記テスト用リフレッシュタイミング信号とのいずれか一方を選択して出力するリフレッシュタイミング切り替え回路と、
を有することを特徴とするテスト回路において、
入力されるテスト用リフレッシュアドレス選択信号に応答し、内部発生されたアドレス信号と外部入力されたアドレス信号とのいずれか一方を選択して出力するテスト用リフレッシュアドレス切り替え回路を有することを特徴とするテスト回路。 - リフレッシュを必要とする複数のメモリセルを有する半導体記憶装置のテスト方法であって、
前記メモリセルに所定のテストパターンを書き込むステップと、
入力アドレス信号に対応するメモリセルへのアクセスとは独立なリフレッシュタイミングを非選択とし、前記アクセスに応答するリフレッシュタイミングを選択とするステップと、
前記アクセスと前記アクセスに対応するリフレッシュとを、予め設定された時間間隔で行なうステップと、
前記メモリセルから読出したデータを前記テストパターンと照合することで前記半導体装置が良品であるか不良品であるかを判定するステップと、
を有することを特徴とする半導体記憶装置のテスト方法において、
前記テスト方法は、リフレッシュを行なうワード線を外部入力アドレス信号によって指定するステップを有することを特徴とする半導体記憶装置のテスト方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001377889A JP4022392B2 (ja) | 2001-12-11 | 2001-12-11 | 半導体記憶装置およびそのテスト方法並びにテスト回路 |
| US10/498,398 US7193917B2 (en) | 2001-12-11 | 2002-12-10 | Semiconductor storage device, test method therefor, and test circuit therefor |
| PCT/JP2002/012930 WO2003056566A1 (fr) | 2001-12-11 | 2002-12-10 | Dispositif de stockage de semi-conducteurs, procede d'essai et circuit d'essai correspondants |
| CNA028280164A CN1703759A (zh) | 2001-12-11 | 2002-12-10 | 半导体存储装置及其测试方法和测试电路 |
| TW091135907A TW580705B (en) | 2001-12-11 | 2002-12-11 | Semiconductor memory device and method of testing the same as well as test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001377889A JP4022392B2 (ja) | 2001-12-11 | 2001-12-11 | 半導体記憶装置およびそのテスト方法並びにテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003178598A JP2003178598A (ja) | 2003-06-27 |
| JP4022392B2 true JP4022392B2 (ja) | 2007-12-19 |
Family
ID=19185752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001377889A Expired - Fee Related JP4022392B2 (ja) | 2001-12-11 | 2001-12-11 | 半導体記憶装置およびそのテスト方法並びにテスト回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7193917B2 (ja) |
| JP (1) | JP4022392B2 (ja) |
| CN (1) | CN1703759A (ja) |
| TW (1) | TW580705B (ja) |
| WO (1) | WO2003056566A1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557948B1 (ko) * | 2003-06-20 | 2006-03-10 | 주식회사 하이닉스반도체 | 메모리 장치의 테스트 방법 |
| JP2005222581A (ja) * | 2004-02-03 | 2005-08-18 | Renesas Technology Corp | 半導体記憶装置 |
| JP4275033B2 (ja) | 2004-08-23 | 2009-06-10 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置とテスト回路及び方法 |
| JP4427002B2 (ja) * | 2005-05-20 | 2010-03-03 | 株式会社アドバンテスト | 半導体試験用プログラムデバッグ装置 |
| US7383149B1 (en) * | 2006-04-19 | 2008-06-03 | Darryl Walker | Semiconductor device having variable parameter selection based on temperature and test method |
| US7480588B1 (en) | 2006-04-19 | 2009-01-20 | Darryl Walker | Semiconductor device having variable parameter selection based on temperature and test method |
| JP2008165865A (ja) * | 2006-12-27 | 2008-07-17 | Fujitsu Ltd | 半導体メモリおよび半導体メモリの動作方法 |
| WO2008146393A1 (ja) * | 2007-05-31 | 2008-12-04 | Fujitsu Limited | メモリを試験する方法及び装置並びにｄｒａｍ |
| JPWO2009107172A1 (ja) * | 2008-02-26 | 2011-06-30 | パナソニック株式会社 | 外部入出力信号とｄｒａｍリフレッシュ信号の同期化手法及びその回路 |
| KR100962025B1 (ko) * | 2008-10-21 | 2010-06-08 | 주식회사 하이닉스반도체 | 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로 및 이를 이용한 웨이퍼 테스트 회로 |
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| US20160054374A1 (en) | 2014-08-20 | 2016-02-25 | Darryl G. Walker | Semiconductor device including temperature ranges having temperature thresholds and method of determining therefor |
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Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2529680B2 (ja) * | 1987-02-23 | 1996-08-28 | 沖電気工業株式会社 | 半導体メモリ装置 |
| JPH01125796A (ja) | 1987-11-11 | 1989-05-18 | Fujitsu Ltd | 疑似スタティック・ランダム・アクセス・メモリ |
| JPH0474349A (ja) | 1990-07-16 | 1992-03-09 | Clarion Co Ltd | 回転式ディスク収納装置 |
| JP2885597B2 (ja) * | 1993-03-10 | 1999-04-26 | 株式会社東芝 | 半導体メモリ |
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| JP2002117670A (ja) * | 2000-10-04 | 2002-04-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2001
- 2001-12-11 JP JP2001377889A patent/JP4022392B2/ja not_active Expired - Fee Related
-
2002
- 2002-12-10 US US10/498,398 patent/US7193917B2/en not_active Expired - Fee Related
- 2002-12-10 CN CNA028280164A patent/CN1703759A/zh active Pending
- 2002-12-10 WO PCT/JP2002/012930 patent/WO2003056566A1/ja active Application Filing
- 2002-12-11 TW TW091135907A patent/TW580705B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003178598A (ja) | 2003-06-27 |
| TW200300940A (en) | 2003-06-16 |
| US20050207252A1 (en) | 2005-09-22 |
| TW580705B (en) | 2004-03-21 |
| US7193917B2 (en) | 2007-03-20 |
| WO2003056566A1 (fr) | 2003-07-10 |
| CN1703759A (zh) | 2005-11-30 |
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Legal Events
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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