JP5235202B2 - 試験装置および試験方法 - Google Patents
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Description
特許文献1 特開平7−130200号公報
特許文献2 特開2006−318577号公報
Claims (9)
- 被試験メモリを試験する試験装置であって、
前記被試験メモリの一部のメモリ領域に対応する試験データおよび試験結果の試験情報を記憶する内部メモリを有し、前記被試験メモリを試験する複数の試験用集積回路デバイスと、
前記被試験メモリの全メモリ領域に対応する前記試験情報を記憶する外部メモリと、
前記外部メモリに接続され、試験対象のメモリ領域に応じた前記試験情報を前記外部メモリおよび前記内部メモリの間で転送するメモリコントローラと、
を備える試験装置。 - 前記内部メモリは、前記被試験メモリの一部のメモリ領域に対応する前記試験結果を記憶し、
前記メモリコントローラは、前記一部のメモリ領域に対応する前記試験結果を前記内部メモリから取得して、前記外部メモリに格納する
請求項1に記載の試験装置。 - 前記内部メモリは、前記試験結果として、前記被試験メモリの一部のメモリ領域に対応してアドレス位置毎の良否を示すフェイルデータを記憶し、
前記メモリコントローラは、試験対象となるメモリ領域に応じた前記フェイルデータを前記外部メモリから読み出して前記内部メモリへと転送し、
前記複数の試験用集積回路デバイスのそれぞれは、試験対象のメモリ領域を試験して前記内部メモリに格納された前記フェイルデータを更新し、
前記メモリコントローラは、更新された前記フェイルデータを前記内部メモリから取得して、前記外部メモリに格納する
請求項1または2に記載の試験装置。 - 前記外部メモリは、前記被試験メモリの各ブロックの良否を示すブロックフェイルデータを格納し、
前記メモリコントローラは、試験対象となるブロックの前記ブロックフェイルデータを前記外部メモリから読み出して前記内部メモリへと転送し、
前記複数の試験用集積回路デバイスのそれぞれは、前記内部メモリに格納された前記ブロックフェイルデータから既に不良が検出された不良ブロックを特定して前記不良ブロックの試験をスキップする
請求項1から3のいずれか一項に記載の試験装置。 - 前記被試験メモリは、フラッシュメモリであり、
前記メモリコントローラは、前記被試験メモリの一部のメモリ領域に前記試験データをプログラムする間、および前記被試験メモリの一部のメモリ領域を消去する間の少なくとも一方において、前記外部メモリおよび前記内部メモリの間で前記試験情報を転送する
請求項1から4のいずれか一項に記載の試験装置。 - 前記メモリコントローラは、前記被試験メモリの一部のメモリ領域に前記試験データをプログラムする間、および前記被試験メモリの一部のメモリ領域を消去する間の少なくとも一方において、次のメモリ領域に対応する前記試験データおよび直前のメモリ領域の前記試験結果の少なくとも一方を前記外部メモリおよび前記内部メモリの間で転送する
請求項5に記載の試験装置。 - 前記複数の試験用集積回路デバイス、前記外部メモリ、および前記メモリコントローラを有する複数の試験サイトと、
前記複数の試験サイトのそれぞれの前記メモリコントローラに接続され、前記複数の試験サイトによる試験を制御する試験コントローラと、
を備える請求項1から6のいずれか一項に記載の試験装置。 - 前記複数の試験サイトのそれぞれの前記メモリコントローラは、前記試験コントローラおよび前記外部メモリの間で前記試験情報を転送する請求項7に記載の試験装置。
- 被試験メモリを試験する試験方法であって、
前記被試験メモリの一部のメモリ領域に対応する試験データおよび試験結果の試験情報を記憶する内部メモリを有し、前記被試験メモリを試験する複数の試験段階と、
前記被試験メモリの全メモリ領域に対応する前記試験情報を外部メモリに記憶する外部記憶段階と、
前記外部メモリに接続され、試験対象のメモリ領域に応じた前記試験情報を前記外部メモリおよび前記内部メモリの間で転送するメモリコントロール段階と、
を備える試験方法。
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