KR100498509B1 - 검사시간을 단축하는 플래시 메모리 테스터 및 이를이용한 전기적 검사방법 - Google Patents

검사시간을 단축하는 플래시 메모리 테스터 및 이를이용한 전기적 검사방법 Download PDF

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Abstract

검사시간을 단축하는 플래시 메모리 테스터 및 이를 이용한 전기적 검사방법에 관해 개시한다. 이를 위해 본 발명은, 병렬 검사가 가능한 반도체 메모리 테스터에 존재하는 제1 메모리에 추가로 제2 메모리를 설치하고, 제1 메모리 및 제2 메모리를 이용하여 여러 개의 피검사소자내의 동일 주소에 각각 다른 데이터를 전송시켜 직렬검사 항목인 트림 검사(Trim test), 리페어 검사(Repair test) 및 인밸리드 블록 마스킹 검사(Invalid block masking test)를 병렬로 검사한다.

Description

검사시간을 단축하는 플래시 메모리 테스터 및 이를 이용한 전기적 검사방법{Flash memory test system capable of test time reduction and electrical test Method thereof}
본 발명은 반도체 메모리 소자의 전기적 검사방법에 관한 것으로, 더욱 상세하게는 플래시 메모리 소자의 전기적 검사방법에 관한 것이다.
반도체 소자의 전기적 검사란, 웨이퍼 제조공정을 완료한 후 또는 반도체 패키지로 조립공정을 끝낸 후, 사용자에게 반도체 소자를 전달하기에 앞서 제조공정에서 발생된 결함을 스크린(screen)하는 공정을 말한다.
통상적으로 반도체 메모리 소자의 경우, 전기적 검사 공정은 테스터(tester)라는 측정 시스템을 사용하여 반도체 소자의 DC(Direct Current) 특성, AC(Alternating Current) 특성 및 기능(function) 특성을 전기적으로 검사하여 불량과 양품을 분류한다. 반도체 메모리 소자의 전기적 검사는 높은 작업 처리량(through-put) 즉 높은 생산성이 요구되는데, 이를 위하여 대부분의 반도체 메모리 소자의 생산업체(maker)는 직렬검사 대신에 병렬검사 방식을 채택한다.
직렬검사란, 테스터에서 여러 개의 피검사 소자(DUT: Device Under Test)를 동시에 함께 검사하지 못하고 하나씩 순차적으로 검사하는 방식을 말한다. 반면에 병렬검사란, 단위시간당 작업량(through-put)을 높이기 위해 테스터에서 한번에 여러 개의 피검사소자를 동시에 검사하는 방식을 말한다. 이렇게 동시에 병렬로 검사할 수 있는 피검사소자의 개수는 현재 256개 정도에 이른다.
도 1은 일반적인 반도체 메모리 소자의 전기적 검사를 위한 테스터(tester)의 개략적인 블록도이다.
일반적인 반도체 메모리 소자의 전기적 검사를 위한 테스터(90)의 구조는, 반도체 메모리 소자를 검사할 수 있는 능력을 갖는 테스트 프로세서(test processor, 10)와, 상기 테스트 프로세서에 연결되어 제어되는 프로그램어블 파워 서플라이(Programmable Power Supply, 20)와, 상기 테스트 프로세서에 연결되어 제어되는 디씨 파라메터 측정 유닛(DC parameter measurement unit, 30)과, 상기 테스트 프로세서에 연결되어 제어되며 기능 검사시 실패된 정보를 저장하는 제1 메모리(42)를 내부에 포함하는 알고리드믹 패턴 제너레이터 (Algorithmic Pattern Generator, 40)와, 상기 테스트 프로세서에 연결되어 제어되는 타이밍 제너레이터 (Timming Generator, 50)와, 상기 테스트 프로세서에 연결되어 제어되고 내부에 드라이버(driver, 72)와 비교기(Comparator, 74)를 포함하는 핀 일렉트론닉스(Pin Electronics, 70)와, 상기 알고리드믹 패턴 제너레이터(40)와 타이밍 제너레이터(50)에서 출력된 정보를 가공하여 상기 핀 일렉트론닉스(70)로 보내는 파형생성기(wave sharp formatter, 60)로 이루어진다. 도면의 참조부호 80은 피검사소자(DUT: Device Under Test)를 가리킨다.
도 2는 일반적인 반도체 메모리 소자용 테스터에서 진행되는 플래시 메모리 소자의 전기적 검사에서 DUT의 메모리와 테스터에 있는 제1 메모리 상태를 맵핑(mapping)한 블록도이다.
도 2를 참조하면, 테스터에서는 플래시 메모리의 전기적 검사를 위하여 피검사소자(DUT, 80)의 DC(Direct Current) 특성, AC(Alternating Current) 특성 및 기능(function) 특성을 순차적으로 검사하기 시작한다. 이때의 검사방식은 한번에 복수개의 피검사소자(80a, 80b, 80c, 80d..., 80n)들을 동시에 검사하는 병렬검사 방식이다.
일반적인 반도체 메모리 테스터에는 제1 메모리(42)가 하나만 존재한다. 상기 제1 메모리(42)는 AFM(Fail Analysis Memory) 혹은 ECR(Error Catch RAM)이라고 부르기도 하며, 기능검사중에 실패(fail)가 발생되면 실패정보를 저장하는 메모리이다. 상기 제1 메모리(42)의 구조는 피검사소자(80a, 80b, 80c, 80d..., 80n)의 메모리 맵(map)과 서로 대응하도록 되어있다. 따라서 만약 첫번째 피검사소자(80a)의 메모리중 100번째 주소에서 실패가 발생되면, 테스터에 있는 제1 메모리(42)의 첫번째 피검사소자(80a)를 위한 메모리 공간의 100번째 주소에 상기 실패정보를 저장하게 된다.
상기 제1 메모리(42)에 저장된 내용은 여러개의 피검사소자(80a, 80b, 80c, 80d..., 80n)에 동시에 같은 데이터를 쓰거나(Write operation), 읽기 동작(read operation)에서 기대값(expected data)으로 사용된다.
그러나 일반적인 반도체 메모리 테스터에는 피검사소자(80a, 80b, 80c, 80d..., 80n)에서 발생된 실패정보를 저장하는 제1 메모리(42)만 있기 때문에, 여러 개의 피검사소자(80a, 80b, 80c, 80d..., 80n)에 동일한 데이터만 보낼 수 있다. 그러므로 실패주소가 각각 다른 피검사소자 (80a, 80b, 80c, 80d..., 80n)를 각각 개별적으로 제어해야 하는 특정 검사항목, 예컨대 트림 검사(Trim test), 리페어 검사(Repair test) 및 인밸리드 블록 마스킹 검사(Invalid block masking test) 등은 직렬로 전기적 검사를 진행할 수 밖에 없다.
참고로 하나의 메모리만을 사용하여 반도체 메모리 소자의 전기적 검사를 수행하는 방식에 대한 선행기술이 미국특허 US 5,896,398호(Date if patent: Apr.20,1999)에 Flash memory test system이란 제목으로 특허 등록된 바 있다.
도 3 종래 기술에 의한 플래시 메모리 소자의 전기적 검사방법을 설명하기 위한 블록도이고, 도 4는 종래기술에 의한 플래시 메모리 소자의 전기적 검사방법을 설명하기 위해 도시한 흐름도이다.
도 3 및 도 4를 참조하면, 일반적으로 병렬검사 방식으로 수행하는 플래시 메모리 소자의 전기적 검사는, 핀 콘택 검사(도4 S10), DC 특성 검사(도4의 S20), 기능검사 및 AC 특성검사(도4의 S30) 및 양품/불량 분류(도4의 S40) 순서로 진행된다. 모든 검사가 병렬방식으로 진행되어 피검사소자(DUT)의 개수가 256개인 경우에 높은 생산성을 갖는다. 그러나 특정항목의 기능검사, 예컨대 인밸리드 블록 마스킹(invalid block masking) 검사에서는 테스터가 갖는 제한 사항으로 인하여 병렬검사를 진행하지 못하고 제1 메모리(42)에서 실패 정보를 하나씩 서치하여 직렬로 전기적 검사를 수행하게 된다(도3). 따라서 전기적 검사가 병렬 방식에서 직렬방식으로 전환되어 상대적으로 검사시간이 길어진다. 이렇게 긴 검사시간은 반도체 메모리 소자의 전기적 검사공정에서 검사 효율이 떨어뜨린다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 메모리 테스터에서 직렬검사 항목을 병렬검사 방식으로 검사함으로써 검사시간을 단축하는 플래시 메모리 테스터를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 검사시간을 단축하는 플래시 메모리 테스터를 이용한 검사 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 검사시간을 단축하는 플래시 메모리 테스터는, 반도체 메모리 소자를 검사할 수 있는 능력을 갖는 테스트 프로세서(test processor)와, 상기 테스트 프로세서에 연결되어 제어되는 프로그램어블 파워 서플라이(Programmable Power Supply)와, 상기 테스트 프로세서에 연결되어 제어되는 디씨 파라메터 측정 유닛(DC parameter measurement unit)과, 상기 테스트 프로세서에 연결되어 제어되며 기능 검사시 실패된 정보를 저장하는 제1 메모리와, 상기 제1 메모리의 실패정보중 실패주소 정보를 저장하였다가 특정 항목의 병렬 검사시 피검사소자들의 동일 주소로 서로 다른 데이터를 보낼 수 있는 제2 메모리를 내부에 포함하는 알고리드믹 패턴 제너레이터 (Algorithmic Pattern Generator)와, 상기 테스트 프로세서에 연결되어 제어되는 타이밍 제너레이터 (Timming Generator)와, 상기 테스트 프로세서에 연결되어 제어되고 내부에 드라이버(driver)와 비교기(Comparator)를 포함하는 핀 일렉트론닉스(Pin Electronics)와, 상기 알고리드믹 패턴 제너레이터 및 타이밍 제너레이터에서 출력된 정보를 가공하여 상기 핀 일렉트론닉스로 보내는 파형생성기(wave sharp formatter)를 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 측면에 의한 검사시간을 단축하는 플래시 메모리 검사방법은, 반도체 메모리 소자의 기능 검사를 병렬로 진행하는 제1 단계와, 상기 기능검사에서 피검사 소자(DUT)에 실패가 발견되면 실패정보를 테스터 내의 제1 메모리의 해당 주소에 저장하는 제2 단계와, 상기 제1 메모리를 서치(search)하여 실패주소 정보를 테스터에 있는 제2 메모리에 저장하는 제3 단계와, 상기 기능검사중 특정 항목의 기능검사에서 상기 피검사소자들에 상기 제1 및 제2 메모리에 저장된 정보를 이용하여 피검사소자들의 동일 주소에 서로 다른 데이터를 전송함으로써 병렬검사를 진행하는 제4 단계를 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 의한 검사시간을 단축하는 플래시 메모리 검사방법은, 테스터에 있는 알고리드믹 패턴 제너레이터에서 제1 메모리에 추가로 제2 메모리를 설치하는 단계와, 상기 테스터에 검사 프로그램을 로딩하고 복수개의 피검사 소자를 병렬로 검사하는 단계와, 상기 병렬검사의 기능검사에서 피검사소자에 실패가 발견되면 이를 상기 테스터의 제1 메모리에 있는 해당 주소에 저장하는 단계와, 상기 테스터에서 상기 제1 메모리의 실패정보를 서치하여 실패주소에 대한 정보를 상기 제2 메모리에 저장하는 단계와, 상기 병렬검사의 기능검사에서 특정 항목의 기능검사 때에 상기 제1 및 제2 메모리에 저장된 내용을 이용하여 복수개의 피검사소자의 동일 주소에 서로 다른 데이터를 전송하는 병렬검사를 진행하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 메모리는 에스램(SRAM)인 것이 적합하다.
바람직하게는, 상기 특정 항목의 기능검사는 트림 검사(Trim test), 리페어 검사(repair test) 및 인밸리드 블록 마스킹 검사(invalid block masking test) 중에 어느 하나일 수 있다.
또한, 상기 피검사 소자는 테스터에서 주소의 지정이 입출력핀(I/O pin)으로 가능한 먹스 메모리(MUX memory)로서, 노아형 플래시 메모리 및 낸드형 플래시 메모리 중에 어느 하나일 수 있다.
본 발명에 의하면, 기존에 직렬검사 방식으로 전기적 검사를 수행하던 트림 검사(Trim test), 리페어 검사(repair test) 및 인밸리드 블록 마스킹 검사(invalid block masking test) 등을 병렬 방식으로 검사하기 때문에 검사시간을 단축시켜 반도체 메모리 소자의 전기적 검사공정의 효율을 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 5는 본 발명에 의한 반도체 메모리 소자의 전기적 검사를 위한 테스터의 개략적인 블록도이다.
도 5를 참조하면, 본 발명에 의한 검사시간을 단축하는 플래시 메모리 테스터(200)는, 반도체 메모리 소자를 검사할 수 있는 능력을 갖는 테스트 프로세서(test processor, 100)와, 상기 테스트 프로세서(100)에 연결되어 제어되는 프로그램어블 파워 서플라이(Programmable Power Supply, 110)와, 상기 테스트 프로세서(100)에 연결되어 제어되는 디씨 파라메터 측정 유닛(DC parameter measurement unit, 120)과, 상기 테스트 프로세서(100)에 연결되어 제어되며 기능 검사시 실패된 정보를 저장하는 제1 메모리(132)와, 상기 제1 메모리(132)의 정보중 실패주소 정보를 저장하였다가 특정 항목의 병렬 검사시 피검사소자들의 동일 주소로 서로 다른 데이터를 보낼 수 있는 제2 메모리(134)를 내부에 포함하는 알고리드믹 패턴 제너레이터 (Algorithmic Pattern Generator, 130)와, 상기 테스트 프로세서(100)에 연결되어 제어되는 타이밍 제너레이터 (Timming Generator, 140)와, 상기 테스트 프로세서(100)에 연결되어 제어되고 내부에 드라이버(driver, 162)와 비교기(Comparator, 164)를 포함하는 핀 일렉트론닉스(Pin Electronics, 160)와, 상기 알고리드믹 패턴 제너레이터(130) 및 타이밍 제너레이터(140)에서 출력된 정보를 가공하여 상기 핀 일렉트론닉스(160)로 보내는 파형생성기(wave sharp formatter, 150)를 구비한다.
상기 테스터 프로세서(100)는 일종의 워크 스테이션으로 테스터의 모든 동작을 제어하는 역할을 수행하는 컴퓨터이다. 상기 프로그램어블 파워 서플라이(110)는 피검사소자(180)를 전기적으로 검사하는데 필요한 모든 전원을 발생시키는 장치이다. 상기 디씨 파라메터 측정유닛(120)은 상기 피검사소자(180)를 전기적으로 검사하는데 필요한 참조전압 (Voh/Vil)과 참조전류(Ioh/Iol)을 상기 프로그램어블 파워 서플라이로부터 생성하고 상기 참조전압 및 참조전류에 따른 누설전류 특성을 측정한다.
상기 알고리드믹 패턴 제너레이터(130)는 테스터 프로세서(100)의 제어에 따라서 주소의 발생, 데이터의 생성 및 특정 알고리듬(Algorithm)에 맞추어 데이터와, 주소의 형태, 및 상기 데이터/주소 순서에 변화를 만든다. 상기 알고리드믹 패턴 제너레이터(130)에 있는 제1 메모리(132)는, FAM(Fail Analysis Memory) 혹은 ECR(Error Catch RAM)이라고도 하며, 병렬방식으로 기능 검사중에 특정 피검사소자(180)에서 실패가 발생하면, 이에 해당하는 실패 정보를 보관하는 곳이다. 상기 제1 메모리(132)는 피검사소자(180)의 메모리 상태와 1:1로 서로 맵핑(mapping)되도록 만들어져 있다. 따라서 피검사소자(180)의 실패정보를 무작위(random)로 저장하였다가 읽기동작/쓰기동작에서 기대값(expect data)으로 활용하게 된다.
상기 제2 메모리(134)는 본 발명에 따라서 추가로 설치된 메모리로서, 상기 제1 메모리(132)의 실패정보 중에서 실패주소(fail address)에 관한 정보만을 별도로 저장하였다가 특정 항목의 기능검사, 예컨대 기존에는 병렬로 실현할 수 없었던 트림 검사(Trim test), 리페어 검사(repair test) 및 인밸리드 블록 마스킹 검사(invalid block masking test)시 피검사소자(180)로 저장된 정보를 보낼 수 있는 메모리이다. 상기 제2 메모리(134)는 통상적으로 동작속도가 빠른 에스램(SRAM)을 사용하는 것이 적합하며, 상기 제1 메모리(132)의 용량보다 작은 용량의 메모리를 사용하는 것이 적합하다. 일 예로 제1 메모리(132)의 용량이 1기가(giga)인 경우, 제2 메모리(134)는 1메가(mega) 이하의 에스램(SRAM)을 사용할 수 있는데
이때 에스램(SRAM)은 에이직(ASIC)내에 있는 에스램(SRAM)을 사용할 수도 있다.
상기 타이밍 제너레이터(140) 및 파형생성기(150)는 전기적 검사에 필요한 타이밍 파형의 생성하고 위상을 설정하는 역할을 수행하는 부분으로서, 알고리드믹 패턴 제너레이터(130)와 함께 피검사소자(180)의 AC(Alternating Current) 특성을 검사하는데 사용된다. 상기 핀 일렉트론닉스(160)는 피검사소자(180)와 전기적으로 인터페이스(interface, 170)되는 부분으로서 피검사소자(180)가 반도체 패키지인 경우 인터페이스(170)로 핸들러(handler)를 사용하고, 피검사소자(180)가 웨이퍼인 경우에는 프로브 스테이션(probe station)을 인터페이스(170)로 사용한다.
도 6은 본 발명에 의한 반도체 메모리 소자용 테스터에서 진행되는 플래시 메모리 소자의 전기적 검사에서 DUT의 메모리와 테스터에 있는 제1 메모리 및 제2 메모리 상태를 맵핑(mapping)한 블록도이다.
도 6을 참조하면, 플래시 메모리 소자의 전기적 검사에서, 병렬로 검사되는 피검사소자(180)의 개수와 동일한 개수의 메모리가 테스터 내부에 존재하는 제1 메모리(132) 및 제2 메모리(134)에 존재한다. 이때 상기 제1 메모리(132)는 맵핑 상태가 피검사소자(180)의 용량과 동일하기 때문에 서로 1:1로 대응하도록 되어 있으며, 제2 메모리(134)는 상기 제1 메모리(132)로부터 실패정보를 읽어서 실패주소, 예컨대 첫번째 피검사소자(180a)인 경우, 100, 467, 878을 읽어서 제2 메모리(134)의 내부에 순차적으로 보관한다. 따라서 제2 메모리(134)의 용량은 제1 메모리(132)보다 상대적으로 작을 수 있다.
도 7은 본 발명에 의한 플래시 메모리 소자의 전기적 검사방법을 설명하기 위한 블록도이고, 도 8은 본 발명에 의한 플래시 메모리 소자의 전기적 검사방법을 설명하기 위해 도시한 흐름도이다.
도 7 및 도 8을 참조하면, 본 발명에 의한 플래시 메모리 소자의 전기적 검사 흐름은 핀 콘택 검사(S100), DC 특성 검사(S110), 기능검사 및 AC 특성검사(S120) 및 양품/불량 분류(S130) 순서로 진행하게 된다. 또한 항목의 검사가 병렬방식으로 진행되어 피검사소자(DUT)의 개수가 256개인 경우에 높은 생산성을 갖는다.
상기 플래시 메모리 소자의 전기적 검사항목에는 실패주소를 사용하여 전기적 검사를 수행하는 항목이 있다. 이러한 항목은 종래기술에서는 직렬방식으로 검사를 수행하였던 것으로서 트림 검사(Trim test), 리페어 검사(repair test) 및 인밸리드 블록 마스킹 검사(invalid block masking test) 등이다.
상기 트림 검사(trim test)는, 다이 분류검사(EDS: Electrical Die Sorting) 검사에 있는 항목으로 플래시 메모리에 프로그램(program) 및 지우기(erase) 동작을 수행할 때, 각각의 피검사소자(180)에서 양품이 되는 전압 조건이 약간씩 다르다. 상세히 설명하면 각각의 피검사소자(180)는 특성에 있어서 약간의 편차가 존재하게 되는데, 이것을 평균값으로 조정하는 검사이다.
또한 상기 리페어 검사(repair test)는, 피검사소자(180)의 메모리 용량이 큰 경우 모든 메모리 셀이 모두 양품(pass)이 되는 것은 상당히 어렵다. 따라서 반도체 메모리 소자를 설계할 때에 작은 크기의 여분의 메모리(Redundancy memory)를 만든 후, 불량이 발생한 메모리 셀을 여분의 메모리로 대체하여 불량률을 낮추고 있다. 이때 불량이 발생한 메모리를 여분의 메모리로 대체하는 검사가 리페어 검사이다. 대체하는 방법은 불량이 발생한 메모리의 주소가 여분의 메모리 주소에 해당하도록 레이저 커팅(LASER cutting) 혹은 전기적 퓨징(Electrical Fuse cutting)을 사용한다.
상기 인밸리드 블록 마스킹 검사(invalid block masking test)는 낸드 플래시 메모리(NAMD flash memory)와 같은 대용량으로 제조되는 메모리에서 메모리 셀 혹은 블록에 결함이 있더라도, 이 결함이 생산업자가 지정한 허용범위 이하이면 양품으로 간주하도록 규정되어 있다. 이때 결함이 발생한 메모리 셀 혹은 블록에 대하여 사용자가 식별할 수 있도록 양품인 메모리 셀 혹은 블록과 다르게 표시해 주는데 이것이 인밸리드 블록 마스킹 검사이다. 통상적으로 낸드 플래시 메모리 소자에 대하여 양품인 메모리 셀 혹은 블록은 데이터가 '1'로 쓰여지고, 불량인 메모리 셀 혹은 블록은 '0'으로 쓰여진다.
이렇게 실패 주소를 이용하여 진행하는 검사는, 종래 기술의 반도체 메모리 테스터에서 실패정보만을 저장하고 여러 개의 피검사소자의 동일 주소에 동일한 데이터만을 전송할 수 있는 제1 메모리(132)만 있었기 때문에 병렬로 전기적 검사를 진행하는 것이 어려웠다. 따라서 실패정보가 각각의 피검사소자(180a, 180b, 180c, 180d..., 180n)마다 다르기 때문에 제1 메모리(132)에서 실패 주소를 서치(search)하여 하나씩 직렬로(180a, 180b, 180c, 180d..., 180n) 검사를 진행하였다.
그러나 본 발명에서는 실패주소를 이용하는 특정 항목의 검사, 예컨대 트림 검사(Trim test), 리페어 검사(repair test) 및 인밸리드 블록 마스킹 검사(invalid block masking test)시에 제1 및 제2 메모리(132, 134)를 이용하여 모드 선택을 통해 테스터(Tester)의 동일 주소에서 각각의 피검사소자(180a, 180b, 180c, 180d..., 180n)에 다른 데이터를 보낼 수 있다. 따라서, 기존에 직렬로 진행하던 특정항목의 기능검사, 예컨대 트림 검사(Trim test), 리페어 검사(repair test) 및 인밸리드 블록 마스킹 검사(invalid block masking test)를 병렬로 동시에 진행할 수 있기 때문에 검사시간을 획기적으로 단축할 수 있다.
상기 피검사소자(180)에 대하여 병렬검사를 진행할 수 있는 것은, 피검사소자가 플래시 메모리 즉 먹스 메모리(mux memory)이기 때문이다. 낸드 플래시 메모리(NAND flash memry) 혹은 노아 플래시 메모리(NOR flash memry)와 같은 먹스 메모리는 테스터에서 주소핀과 입출력핀(I/O pin)을 하나의 핀으로 사용한다. 따라서 주소의 지정이 입출력핀(I/O pin)으로 가능한 경우는 본 발명의 실시예를 적용시킬 수 있다.
상기 모드 선택이란, 테스터 내부에 있는 I/O 핀(pin)으로 사용할 수 있는 능력이 한정된 상태에서 제1 및 제2 메모리(132, 134)를 각각 테스터의 I/O 핀으로 연결할 수 없다. 이것은 테스터의 효율이 떨어지고 테스터의 사양(configuration)이 복잡해지기 때문이다. 따라서 테스터에 있는 하나의 입출력 핀으로 제1 메모리(132)와 제2 메모리(134)를 동시에 연결하여 필요에 따라 제1 메모리(132) 혹은 제2 메모리(134) 중에서 하나를 선택하게 하여 필요한 정보를 가져올 수 있도록 하는 것이다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상내에서, 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 의하면, 플래시 메모리 검사에 직렬로 수행하던 검사항목을 병렬 방식으로 전환하여 획기적으로 전기적 검사시간을 줄일 수 있다. 예를 들면, 병렬로 검사되는 개수가 256개이고 각각의 피검사소자에서 직렬 검사를 해야 하는 실패 횟수가 평균 5회(최소 0개, 최대 10개)라고 가정한다. 그리고 직렬 검사를 1회 수행하는데 걸리는 시간이 50㎳라고 가정하면, 직렬로 검사를 진행하는데 소용되는 시간은 50㎳ * 5 times * 256 개 = 64초가 소요된다. 그러나 이것을 병렬검사로 진행하면, 동시에 256개의 피검사소자에 데이터를 전송하는 시간이 3.5초라고 가정하면, 3.5초 + (50㎳ * 10 times)=4초로 약 94%의 검사시간이 단축된다. 이러한 효과는 플래시 메모리 소자의 용량이 고집적화되고 그에 따라 실패가 발생할 확률이 더 높아지면 그 효율이 더욱 극대화될 수 있다.
도 1은 일반적인 반도체 메모리 소자의 전기적 검사를 위한 테스터(tester)의 개략적인 블록도이다.
도 2는 일반적인 반도체 메모리 소자용 테스터에서 진행되는 플래시 메모리 소자의 전기적 검사에서 DUT의 메모리와 테스터에 있는 제1 메모리 상태를 맵핑(mapping)한 블록도이다.
도 3 종래 기술에 의한 플래시 메모리 소자의 전기적 검사방법을 설명하기 위한 블록도이다.
도 4는 종래기술에 의한 플래시 메모리 소자의 전기적 검사방법을 설명하기 위해 도시한 검사 흐름도이다.
도 5는 본 발명에 의한 반도체 메모리 소자의 전기적 검사를 위한 테스터의 개략적인 블록도이다.
도 6은 본 발명에 의한 반도체 메모리 소자용 테스터에서 진행되는 플래시 메모리 소자의 전기적 검사에서 DUT의 메모리와 테스터에 있는 제1 및 제2 메모리 상태를 맵핑(mapping)한 블록도이다.
도 7은 본 발명에 의한 플래시 메모리 소자의 전기적 검사방법을 설명하기 위한 블록도이다.
도 8은 본 발명에 의한 플래시 메모리 소자의 전기적 검사방법을 설명하기 위해 도시한 검사 흐름도이다.
*도면의 주요부분에 대한 부호의 설명*
100:테스트 프로세서, 110: 프로그램어블 파워 서플라이,
120: DC 파라메터 측정유닉,
130: 알고리드믹 패턴 제너레이터,
132: 제1 메모리, 134: 제2 메모리,
140: 타이밍 제너레이터, 150: 파형 생성기,
160: 핀 일렉크론닉스, 170: 인터페이스(interface),
180: DUT.

Claims (18)

  1. 반도체 메모리 소자를 검사할 수 있는 능력을 갖는 테스트 프로세서(test processor);
    상기 테스트 프로세서에 연결되어 제어되는 프로그램어블 파워 서플라이(Programmable Power Supply);
    상기 테스트 프로세서에 연결되어 제어되는 디씨 파라메터 측정 유닛(DC parameter measurement unit);
    상기 테스트 프로세서에 연결되어 제어되며 기능 검사시 실패된 정보를 저장하는 제1 메모리와, 상기 제1 메모리의 실패 정보중 실패주소 정보를 저장하였다가 특정 항목의 병렬 검사시 피검사소자들의 동일 주소로 서로 다른 데이터를 보낼 수 있는 제2 메모리를 내부에 포함하는 알고리드믹 패턴 제너레이터 (Algorithmic Pattern Generator);
    상기 테스트 프로세서에 연결되어 제어되는 타이밍 제너레이터 (Timming Generator);
    상기 테스트 프로세서에 연결되어 제어되고 내부에 드라이버(driver)와 비교기(Comparator)를 포함하는 핀 일렉트론닉스(Pin Electronics); 및
    상기 알고리드믹 패턴 제너레이터 및 타이밍 제너레이터에서 출력된 정보를 가공하여 상기 핀 일렉트론닉스로 보내는 파형생성기(wave sharp formatter)를 구비하는 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 테스터.
  2. 제1항에 있어서,
    상기 제2 메모리는 동작속도가 빠른 에스램(SRAM)인 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 테스터.
  3. 제1항에 있어서,
    상기 제2 메모리는 상기 제1 메모리보다 용량이 작은 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 테스터.
  4. 제1항에 있어서,
    상기 제2 메모리의 개수는 상기 피검사 소자의 개수와 동일한 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 테스터.
  5. 제1항에 있어서,
    상기 특정 항목의 병렬검사는,
    트림 검사(Trim test), 리페어 검사(repair test) 및 인밸리드 블록 마스킹 검사(invalid block masking test)중에서 선택된 어느 하나인 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 테스터.
  6. 반도체 메모리 소자의 기능 검사를 병렬로 진행하는 제1 단계;
    상기 기능검사에서 피검사 소자(DUT)에 실패가 발견되면 실패정보를 테스터 내의 제1 메모리의 해당 주소에 저장하는 제2 단계;
    상기 제1 메모리를 서치(search)하여 실패주소 정보를 테스터에 있는 제2 메모리에 저장하는 제3 단계; 및
    상기 기능검사중 특정 항목의 기능검사에서 상기 피검사소자들에 상기 제1 및 제2 메모리에 저장된 정보를 이용하여 피검사소자들의 동일 주소에 서로 다른 데이터를 전송함으로써 병렬검사를 진행하는 제4 단계를 구비하는 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 검사 방법.
  7. 제6항에 있어서,
    상기 특정 항목의 기능검사는,
    트림 검사(Trim test), 리페어 검사(repair test) 및 인밸리드 블록 마스킹 검사(invalid block masking test) 중에 어느 하나인 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 검사 방법.
  8. 제6항에 있어서,
    상기 제2 단계에서 상기 피검사소자의 실패주소와 상기 제1 메모리의 해당 저장주소는 서로 1:1로 대응하는 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 검사 방법.
  9. 제6항에 있어서,
    상기 피검사소자는 테스터에서 주소(address)의 지정이 입출력핀(I/O pin)으로 가능한 먹스 메모리(MUX memory)인 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 검사 방법.
  10. 제9항에 있어서,
    상기 먹스 메모리는 노아 플래시 메모리(NOR flash memory) 및 낸드 플래시 메모리(NAND flash memory) 중에 어느 하나인 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 검사 방법.
  11. 테스터에 있는 알고리드믹 패턴 제너레이터에서 제1 메모리에 추가로 제2 메모리를 설치하는 단계;
    상기 테스터에 검사 프로그램을 로딩하고 복수개의 피검사 소자를 병렬로 검사하는 단계;
    상기 병렬검사의 기능검사에서 피검사소자에 실패가 발견되면 이를 상기 테스터의 제1 메모리에 있는 해당 주소에 저장하는 단계;
    상기 테스터에서 상기 제1 메모리의 실패정보를 서치하여 실패주소에 대한 정보를 상기 제2 메모리에 저장하는 단계; 및
    상기 병렬검사의 기능검사에서 특정 항목의 기능검사 때에 상기 제1 및 제2 메모리에 저장된 내용을 이용하여 복수개의 피검사소자의 동일 주소에 서로 다른 데이터를 전송하는 병렬검사를 진행하는 단계를 구비하는 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 검사 방법.
  12. 제11항에 있어서,
    상기 제2 메모리는 동작속도가 빠른 에스램(SRAM)인 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 검사 방법.
  13. 제11항에 있어서,
    상기 제2 메모리는 상기 제1 메모리보다 용량이 작은 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 검사 방법.
  14. 제11항에 있어서,
    상기 제2 메모리는 개수가 상기 피검사 소자의 개수와 동일한 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 검사 방법.
  15. 제11항에 있어서,
    상기 피검사 소자는 테스터에서 주소의 지정이 입출력핀(I/O pin)으로 가능한 먹스 메모리(MUX memory)인 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 검사 방법.
  16. 제15항에 있어서,
    상기 먹스 메모리는 노아형 플래시 메모리 및 낸드형 플래시 메모리 중에 어느 하나인 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 검사 방법.
  17. 제11항에 있어서,
    상기 테스터의 제1 메모리의 해당주소는 상기 피검사소자의 실패주소와 1:1로 대응하는 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 검사 방법.
  18. 제11항에 있어서,
    상기 특정항목의 기능검사는, 트림 검사(Trim test), 리페어 검사(repair test) 및 인밸리드 블록 마스킹 검사(invalid block masking test) 중에 어느 하나인 것을 특징으로 하는 검사시간을 단축하는 플래시 메모리 검사 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10680005B2 (en) 2017-12-26 2020-06-09 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of operating nonvolatile memory device and storage device including the same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7543200B2 (en) * 2005-02-17 2009-06-02 Advantest Corporation Method and system for scheduling tests in a parallel test system
KR100660640B1 (ko) * 2005-08-18 2006-12-21 삼성전자주식회사 웨이퍼 자동선별 테스트를 위한 데이터 기입 장치 및 방법
WO2008001543A1 (fr) * 2006-06-27 2008-01-03 Advantest Corporation Appareil de test de semi-conducteur et procédé de test de mémoire semi-conductrice
US7707473B2 (en) * 2006-08-02 2010-04-27 Micron Technology, Inc. Integrated testing apparatus, systems, and methods
US7853425B1 (en) * 2008-07-11 2010-12-14 Keithley Instruments, Inc. Parallel testing in a per-pin hardware architecture platform
KR101034661B1 (ko) * 2008-12-02 2011-05-16 프롬써어티 주식회사 2개의 로딩 메모리를 이용한 메모리 디바이스의 테스트 방법 및 그 장치
TWI412773B (zh) * 2011-06-27 2013-10-21 Powertech Technology Inc 多驅動器交叉連接之記憶體測試裝置及其使用方法
US9606183B2 (en) 2012-10-20 2017-03-28 Advantest Corporation Pseudo tester-per-site functionality on natively tester-per-pin automatic test equipment for semiconductor test
TWI498912B (zh) * 2013-03-04 2015-09-01 Winbond Electronics Corp 快閃記憶體的驗證裝置
CN103336240A (zh) * 2013-06-04 2013-10-02 上海华力微电子有限公司 一种应用于集成电路的芯片测试中的测试电路
US9728278B2 (en) * 2014-10-24 2017-08-08 Micron Technology, Inc. Threshold voltage margin analysis
WO2016155830A1 (en) 2015-04-01 2016-10-06 Advantest Corporation Method for operating a test apparatus and a test apparatus
US10236074B1 (en) * 2017-05-12 2019-03-19 Xilinx, Inc. Circuits for and methods of making measurements in a testing arrangement having a plurality of devices under test
US11899550B2 (en) 2020-03-31 2024-02-13 Advantest Corporation Enhanced auxiliary memory mapped interface test systems and methods

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0495884A (ja) * 1990-08-10 1992-03-27 Hitachi Ltd 半導体試験装置
JPH09147596A (ja) * 1995-11-21 1997-06-06 Mitsubishi Electric Corp 半導体試験装置
JPH10125092A (ja) 1996-10-22 1998-05-15 Advantest Corp フラッシュメモリ試験装置
JPH10188597A (ja) 1996-12-19 1998-07-21 Advantest Corp メモリ試験装置
JPH1166888A (ja) * 1997-08-26 1999-03-09 Toshiba Corp 不良救済処理方法及びその装置並びにそのシステム
JPH11120782A (ja) * 1997-10-09 1999-04-30 Hitachi Ltd 半導体集積回路装置
US6073263A (en) * 1997-10-29 2000-06-06 Credence Systems Corporation Parallel processing pattern generation system for an integrated circuit tester
JP4121634B2 (ja) * 1998-09-21 2008-07-23 株式会社アドバンテスト メモリ試験装置
US6499121B1 (en) 1999-03-01 2002-12-24 Formfactor, Inc. Distributed interface for parallel testing of multiple devices using a single tester channel
US6476628B1 (en) 1999-06-28 2002-11-05 Teradyne, Inc. Semiconductor parallel tester
US6314034B1 (en) * 2000-04-14 2001-11-06 Advantest Corp. Application specific event based semiconductor memory test system
JP2001312898A (ja) * 2000-04-28 2001-11-09 Mitsubishi Electric Corp しきい値解析システムおよびしきい値解析方法
JP2002015596A (ja) * 2000-06-27 2002-01-18 Advantest Corp 半導体試験装置
US6687855B1 (en) * 2000-10-20 2004-02-03 Agilent Technologies, Inc. Apparatus and method for storing information during a test program
WO2002037503A1 (fr) * 2000-11-02 2002-05-10 Hitachi, Ltd. Memoire a semi-conducteur, procede pour tester une memoire a semi-conducteur et procede de fabrication de memoires a semi-conducteur
JP2002202350A (ja) * 2000-12-28 2002-07-19 Advantest Corp 半導体試験装置
US6631340B2 (en) * 2001-10-15 2003-10-07 Advantest Corp. Application specific event based semiconductor memory test system
KR20030031789A (ko) 2001-10-16 2003-04-23 삼성전자주식회사 복수의 반도체 집적 회로들을 병렬로 테스트하기 위한테스트 장치
KR100459698B1 (ko) * 2002-02-08 2004-12-04 삼성전자주식회사 병렬검사되는 개수를 증가시키는 반도체 소자의 전기적검사방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10680005B2 (en) 2017-12-26 2020-06-09 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of operating nonvolatile memory device and storage device including the same

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