JP4113898B2 - プログラマブルロジックデバイス回路に結合されるクロックデータリカバリ回路 - Google Patents
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Description
ルロジックデバイス上にまたはこれと結合して設けられるクロックデータリカバ
リ回路に関する。
報がシリアルデータ流の中に埋め込まれ独立したクロック信号を伝送する必要が
無くなるシグナリングが挙げられる。例えば、データは所与のパターンのバイナ
リ1およびバイナリ0からなるいくつかのトレーニングビットを含んだシリアル
“ヘッダ”が先行する連続するいくつかのシリアルデータワードのパケットとし
て直列に伝送することができる。クロック信号はその信号内のハイローおよび/
またはローハイ転換群の中に埋め込まれ、これは特定数のクロック信号サイクル
の間に少なくとも1つのハイローまたはローハイ遷移(transition)
を含んでいなければならない。レシーバにおいてデータ信号内のデータを適宜に
処理するためにデータ信号の中からクロック信号が“復元”される。利便性のた
めここではこのシグナリングを総称して“クロックデータリカバリ”または“C
DR”と称する。
用されている。これらのプロトコルは、クロック信号周波数、ヘッダ構成、パケ
ットサイズ、パラレルチャンネル数等に従って異なるものとなる。
特許第5689195号公報、クリフ氏等の米国特許第5909126号公報、
1999年3月10日出願のジェファーソン氏等の米国特許出願第09/266
235号、ならびに2000年3月2日出願のガイ氏等の米国特許出願第09/
516921号等によって知られている。一般的に、PLDは広範囲のロジック
タスクのうちの任意のものを実行するためにプログラムすることが可能な汎用集
積回路デバイスである。異なったロジックタスクを実行するために独立した回路
を設計して構成するよりも、これらの多様なロジックタスクを実行するようにP
LDを多様な方式でプログラムすることができる。多くの製造業者は、製造が必
要な多様な構成要素を提供するためにPLDは好適な手段であると考えている。
るCDRトランスミッタおよびレシーバを設計および構成することを避けながら
PLDを使用し得るために極めて重要な部分である。
またはCDRレシーバ回路とCDRトランスミッタ回路の両方を備えることがで
きるCDR回路が提供される。本発明のCDR回路は少なくともいくつかの点で
プログラム可能であるとともに、より従来型のPLD回路とともに集積回路上に
装備することができるか、または独立した集積回路上に少なくとも部分的に含ま
れるものとすることが好適である。CDR回路が独立した回路上に少なくとも部
分的に含まれる場合、より従来型のPLD回路への効率的な結合を実行すること
ができるよう構成することができる(例えば、一般的なPLDとのパッケージ)
。
その他の好適なクロック信号源から、独立したかつ追加的な基準クロック信号を
受信することが好適である。基準クロック信号の周波数は、CDRデータ信号の
周波数に対して既知の相関性を有しているが、CDRデータ信号と同位相である
必要ことは必要ない。独立した基準クロック信号の必要性は典型的なCDRシグ
ナリングとは相違しているが、これによって本発明に係る回路が広範なCDR周
波数のうち任意のもので動作するようプログラム可能になることを補助する。独
立した基準クロック信号がCDRデータ信号に対して特別な位相関係を有する必
要がないため、基準クロック信号とCDRデータ信号間に生じ得るスキュー(す
なわち位相シフト)に関する制限は存在しない。(スキューに関連する問題はC
DRシグナリングを使用する動機の一つであり、これはCDRシグナリングによ
ってクロック信号がデータ信号内に埋め込まれ、このためデータ信号に対してス
キューが生じることがあり得ないためである。)CDRレシーバ回路はCDRデ
ータ信号から埋め込まれたクロック信号を復元するために基準クロック信号とC
DRデータ信号を使用する。このCDRデータ信号クロックの復元に使用する種
々のパラメータは、プログラム可能であることが好適である。復元されたクロッ
ク信号は、好適にはワード長パラメータ等のプログラム可能なパラメータを使用
してCDRデータ信号を非直列化するために使用される。その後非直列化された
データは、異なったクロックレジームで処理するために同期化またはバッファリ
ングされる(例えば、CDR回路に結合されているより従来型のPLD回路内の
クロック信号に従って)。
先からあるいはその他の好適な基準クロック信号源から、独立したかつ追加的な
基準クロック信号を受信することが好適である。この基準クロック信号は、前述
したCDRレシーバ回路によって使用される基準クロック信号と同様な特徴を有
している。伝送されるデータのソースは、CDRトランスミッタ回路と結合され
た従来型のPLD回路とすることができる。伝送されるデータはいくつかのパラ
レルビットからなる連続するワードとして表示することができる。このデータの
多様な特徴(ワード周波数、ワード長等々)は選択可能(すなわちプログラム可
能)とすることが好適である。この段落で述べた基準クロック信号は、好適には
プログラム可能なパラメータに従って処理することができ、その後CDRトラン
スミッタ回路内に伝送されるデータ流を同期化するために使用することができる
。処理された基準クロック信号も、好適にはプログラムによって選択可能なワー
ド長パラメータに従って、伝送されるデータの各ワードのビットを直列化するた
めに使用することができる。
/またはトランスミッタ回路はその他の点に関してもプログラム可能とすること
ができる。例えば、CDR回路は任意の数のCDRデータレシーバおよび/また
はトランスミッタサブ回路を並列して動作させる性能を備えることができる。別
の例として、CDR回路は任意の数の異なった基準クロック信号を並列に処理し
従って任意の数の異なったCDRレシーバおよび/またはトランスミッタを動作
させる能力を有することができる。
の他の非CDRシグナリング形式をサポートようプログラムすることもできる。
本発明の回路は、回路の種々の部分をリセットするために使用し得るロック欠如
(los of lock)およびランレングス違反(violation)信
号等の信号を提供するように構成することもできる。回路の様々な部分のリセッ
トおよび/またはパワーダウンを実行するための回路も提供される。回路の様々
な部分のテストを実行するために、回路内において種々のタイプのテストループ
を選択的に形成する回路も提供することができる。特定の動作モードにおいて基
準クロック信号をプログラムによって変更するための回路を提供することもでき
る(特にプログラマブルロジックデバイスによる基準クロック信号出力)。
のロジックを任意のプロトコルに従って(例えば、バイト配列、カンマディテク
ト、ワード長、その他のレシーバ側のデータのデコーディングおよび/またはト
ランスミッタ側のデータのエンコーディング特性等に従って)データを処理する
ために使用することができる。従って、このCDRとPLDの組合せは極めて効
果的なものとなる。
ら以下に記述する好適な実施例の詳細な説明によって明らかにされる。
れている。この装置はCDR信号源(ソース)20とレシーバ40とから構成さ
れている。要素20と40は同一の集積回路上に設けることができるが、これは
一般的なケースを示したものであり、これらは集積回路または回路アセンブリの
より典型的な各部分である。例えば、図12に示されているようなシステムにお
いて、レシーバ40は要素500/600の一部であるのに対し、ソース20は
その他の要素(要素群)1004,1006,1008および/または1010
の一部とすることができる。
ており、このCDRデータ信号源は従来型のものまたは実質的に従来型のものと
することができる。基準クロック信号源22は、CDRデータ信号源30によっ
て形成されるCDRデータ信号内に埋め込まれたクロック周波数に対して正確な
周波数相関性を持った基準クロック信号を形成する。例えば、基準クロック信号
源22は、CDRデータ信号内に埋め込まれたクロック周波数と同じ周波数かま
たは適宜な分数あるいは倍数の周波数を有する基準クロック信号を形成すること
ができる。特に、基準クロック信号周波数REFCLKは埋め込まれたクロック
周波数EMBCLKに対して以下の相関性を有し:
REFCLK*W=EMBCLK
ここでWは0.5,1,2,4等の適宜なスケールファクタとすることができる
。要素22と30の間の点線はこれらの要素の出力の間に周波数相関性があるこ
とを示しており、従ってソース22によって形成される基準クロック信号の周波
数(またはこの信号の任意の分数あるいは整数倍の周波数)がCDRデータ信号
の周波数を確立するために要素30によって使用され得る。しかしながら、要素
20と30の出力信号の間に特定の位相関係が存在する必要はない。
に付加されリード26aおよび26b上にペアの差動REFCLK出力が形成さ
れる。(オプショナルとして、必要であれば要素20と40の間において基準ク
ロック信号を単一の信号として単一のリード上で伝送することもできる。)
ることができる。この信号は一般的な差動シグナリングドライバ32に付加され
リード34aおよび34b上にペアの差動CDR出力信号が形成される。(ここ
でも再びCDRデータ信号の差動シグナリングはオプショナルであり、CDRデ
ータ信号は要素20と40の間において単一のリード上で伝送することもできる
。)
的な差動ドライバ42に付加され、この受信したREFCLKを変換して単一リ
ード上の信号に戻しCDR回路50に付加する。同様に、リード34aおよび3
4b上の差動CDRデータ信号は一般的な差動ドライバ44に付加され、受信し
たCDRデータ信号を変換して単一リード上の信号に戻しCDR回路50に付加
する。
Rデータ信号からクロック信号とデータ信号を抽出する。これらの信号はデシリ
アライザ60に付加され、これは付加された直列データを並列データに変換する
。並列データ信号はCDR回路50によって形成されたクロック信号と同期させ
てシンクロナイザ70に付加する。シンクロナイザ70は、並列データをバッフ
ァしてPLDコア80によってシンクロナイザ70に供給される別のクロック信
号82に同期させてPLDコア80に最終的に付加する。
れにおいてはレシーバ40によって使用される基準クロック信号源22′がCD
R信号源20′から分離されている。CDR信号源20′は、基準クロック信号
をレシーバ40に送信するための図1に示された要素24に相当する要素を備え
ていない点を除いて基本的に図1のCDR信号源20と同様なものである。これ
に代えて、独立した基準クロック信号源22′がリード26a′および26b′
を介して基準クロック信号をレシーバ40に送信する。基準クロック信号源22
′は図1の基準クロック信号源22と類似のものとすることができ、図1のソー
ス22に対して述べた全てのものが図1Aのソース22′対して同様に適用する
ことができる(勿論、ソース22′がソース20′から独立しておりソース30
に対して入力またはクロック基準を提供しない点は除く)。加えて、ソース22
と22′の間には正確で既知の周波数相関性が必要であるが(再び、これらの周
波数間には0.5,1,2,4等のスケールファクタが存在し得る)、これらの
ソースの周波数は同一である必要は無いとともにソース22と22′の間に特定
の位相相関性がある必要は無い。図1Aのレシーバ40は図1のレシーバ40と
同等なものとすることができる。
遠くに離間している場合に使用することができ、大きく離れた要素20′と40
との間においてCDRデータリード34と基準クロックリード26の両方を動作
させることを不要にし得る。この場合、ソース22′はレシーバ40に対して比
較的に近接して配置することができ、従ってリード34のみを比較的長くする必
要があり、他方リード26′は比較的短いものとすることができる。特徴的な説
明として、要素20′および40はそれぞれ異なった領域に設けることができ、
ソース22′はレシーバ40の近くに設け従ってCDRデータ信号34自体のた
めに領域間リンクのみが必要となる。(これに関して、リンク34,26,26
′のいずれかを代替的に単一信号とすることができ、これらは代替的にワイヤ線
等のその他の手段によって(全体的または部分的に)伝送することができること
に着目すべきである。例えば、これらは全体的または部分的に無線、光線、また
はその他の好適な方式で伝送することができる。これと同じことが、図7および
図7Aに示されているようなその他の実施例においても伝送ことが必要な信号に
対して有効である。)
回路100は基本的に位相ロックループ(“PLL”)回路であり、従って場合
によってそのように呼称することがある。PLL100は位相周波数検出器(“
PFD”)回路110を備えており、これは図1のバッファ42によるREFC
LKならびにWプリスケーラ回路の出力信号を受信する。PFD110は従来型
のものとすることができ、受信した2つの信号の位相と周波数を比較してREF
CLK信号の位相および周波数がより適正に一致するためにプリスケーラ140
の出力信号がスピードアップすべきかまたはスローダウンすべきかを示す信号を
出力する。チャージポンプ回路120(これも従来型のものとすることができる
)はPFD110の出力信号を積算してVCO電流制御信号を形成し、これは電
圧制御発振器(“VCO”)130の出力信号(Wプリスケーラ140によって
処理された後)が位相および周波数に関してREFCLK信号により適正に一致
するような方式でVCO130を制御するために適したものである。VCO13
0の出力信号はWプリスケーラ140に付加され、これはVCO出力信号をスケ
ールファクタWで除算しPFD110に付加される2つの信号のうちの一つを形
成する。スケールファクタWは、前述したREFCLKとEMBCLKの相関に
おいて使用したものと同一の数値とされる。Wプリスケーラ140は、いくつか
のW数値のうちのいずれかを使用して動作するようプログラム可能であるか、ま
たはその他の方式によって制御可能であることが好適である。例えば、所要のW
値をレシーバ40の一部分である1つまたは複数のプログラム可能な機能制御要
素(“FCEs”)内に記録することができる。
数に殆ど一致する周波数で動作することを誘起するものであることが明らかであ
る。VCO130は8個のクロック信号を出力し、これらは全てEMBCLK周
波数を有しているが相互に位相シフトしており、従ってこれらは全体としてEM
BCLK信号の周期を8個の同等な時間インタバルに分割している。VCO13
0は、広範な動作周波数で動作することを補助するためにプログラム可能とする
かまたはその他と方式によりD信号によって制御可能とすることができる。例え
ば、D信号はVCO100の“荒”調整と呼ばれるような制御を行い、一方チャ
ージポンプ120からのVCO電流制御信号はVCOの“細密”調整のためのも
のである。所要のD値は、レシーバ40の一部分である1つまたは複数のプログ
ラマブルFCE内に記憶することができる。
よる始動を許可することを可能にする。例えば、PLL100内において同期ロ
ック喪失(ロス・オブ・ロック)状態が検出された場合にPLL100のリセッ
トが必要あるいは要望されるものとなる。(種々のリセット動作のこれらおよび
その他の特徴はこの明細書において後により詳細に説明される。)リセット信号
はチャージポンプ120、VCO130、およびWプリスケーラ140をリセッ
トする。W、D、およびリセット信号は全てPLDコア80から送信される(図
1)。
これをターンオフすることを可能にする。このことはパワーダウン信号によって
VCO130への電流をターンオフすることによって実施される。このことは、
以下に詳細に記述する図3に示されたVCO130構成例において、電流源13
1をターンオフしその結果差動ドライバ132への電流をターンオフすることに
よって実施することができる。パワーダウン信号はPLL100に結合されたF
CEから送信することができる。このようにしてPLL100をターンオフする
ことによってPLLが使用されない場合に電力を節約することができる。
動ドライバ132a−dは閉ループ列として相互接続される。このループの1つ
の完全な回路を作成するための信号伝達(正式なまたは補完的なパスを介して)
に必要とされる時間は、クロック信号の周期の半分である。各ドライバ132が
動作する速度、従ってループの信号伝達速度は、(少なくともある程度は)電流
源131からドライバに提供される電流量によって決定されるものとなる。(図
2に関連して前述した)D信号は、電流源131が動作するいくつかの電流レン
ジのいずれか1つをプログラムによって選択するために使用することができる。
従ってD信号は前述した電流源131ならびにVCO130の“荒”調整を制御
する。(図2のチャージポンプからの)VCO電流制御信号は、電流源131に
よって提供される電流の追加的な動的制御を実施する。特に、VCO電流制御信
号は電流源131によって提供される電流をD信号によって選択されたいずれか
のレンジ内において調節する。このようにしてVCO電流制御信号は電流源13
1ならびにVCO130の動的な“細密”制御を実施する。(同様に図2に関連
して説明したパワーダウン信号はPLL100が全く使用されないケースにおい
て電流源131をプログラムによってターンオフするよう使用し得る。)
前述した説明から、(D信号を使用して選択される、可能ないくつかの周波数
レンジいずれかの範囲において)クロック信号の周波数はVCO電流制御信号を
変化させることによって上昇または低下させることができることが理解される。
ドライバ132の閉ループを通じた真または補のパスは、全体としてクロック信
号周期を8つの等時間インタバルに有効に分割する8つの点においてタップされ
る。これらの8つの点における信号は、前述した8つの等間隔で位相シフトされ
たクロック信号として出力される。
イバを使用することもできるが、いくつかの理由のため差動ドライバの方が好適
である。それらの理由のうち1つは、差動ドライバはノイズが少ない傾向がある
ためである。差動ドライバはより小さな入力信号振幅において動作するよう形成
することがより簡単である(例えば、3Vの代わりに300mV)。差動ドライ
バはさらにより簡単に高速化することができ、より効果的にジッタを防止し、ノ
イズに対する抵抗力もより高いものである。VCO130に差動ドライバを使用
することが好適である別の理由は、VCOによって差動出力信号が必要とされる
からである。前述した電流制御に代えてVCO130の電圧制御を使用し得るこ
とは勿論であるが、現状において電流制御が好適である。
特にアナログ回路において有利であるPLL100と異なって、図4に示された
回路150はデジタル回路とすることが好適である。デジタルであるとともに位
相ロックループのごとく動作するため、回路150は本明細書においてデジタル
位相ロックループ(“DPLL”)回路150と称することもある。
プレクサ190によるクロック出力信号の両方を受信する位相検出器160を備
えている。以下により詳細に説明するように、マルチプレクサ190の2つの出
力のうちのいずれか1つはCDRデータ信号の立ち上がりエッジと比較すること
を目的としており、マルチプレクサ190の2つの出力のうちの他の1つはCD
Rデータ信号の立ち下りエッジと比較するためのものである。位相検出器160
は受信した信号の位相を比較し、CDRデータ信号内のトランジション位相と共
により有効に動作するためにクロック信号をスピードアップする必要がある場合
にUP出力信号パルスを形成し、CDRデータ信号内のトランジション位相と共
により有効に動作するためにクロック信号をスローダウンする必要がある場合に
はDOWN出力信号パルスを形成する。これらのUPおよびDOWN信号パルス
は位相補間ステートマシン162に付加される。
て内部状態を変更することによって応答する。しかしながら、ステートマシン1
62は、受信した全てのUPまたはDOWN信号パルスに応答して出力信号を形
成するわけではない。代わりに、ステートマシン162は、受信した信号内に所
定の傾向が見られた後のみにさらなるUPまたはDOWN信号パルスを出力する
。言い換えると、ステートマシン162はデジタルローパスフィルタのように動
作し、図4の回路の残り部分が位相検出器160によって形成される極短時間の
位相不整合表示に過剰に速く反応することを防止する。従ってステートマシン1
62は、図4に示された回路に所要の待ち時間をもたらす(回路162のデバッ
グ出力はオプショナルのものであり、必要であれば回路の性能を監視するために
使用される。)
UP/DOWNカウンタおよびデコーダ回路164によってカウントおよびデコ
ードされる。(回路164のデバッグ出力信号もオプショナルであり、さらに回
路性能を監視するためのものである。)回路164の出力のうちのいくつかはク
ロックマルチプレクサ回路170によって使用され、(1)PLL100からの
8個のクロック信号のうちCDRデータ信号の立ち上がりエッジに最も適合して
動作する2つを選択し、PLL100からの8個のクロック信号のうちCDRデ
ータ信号の立ち下がりエッジに最も適合して動作する2つを選択する。前述の説
明により、選択されたクロック信号のそれぞれは位相に関して直ぐ隣接(8個の
クロック信号の中にある8個の位相の中から)している信号を含むことが明らか
である。さらに、各ペアの信号のうちのそれぞれが別のペアの中の信号のそれぞ
れ1つに対して位相が180°離れていることが理解される。従って、8個の入
力クロック信号の中から、回路170は4個の出力クロック信号を動的に選択す
る。例えば、8個の入力クロック信号について位相順に0−7の番号を付けると
、回路170は一定の時間周期の間にCDRデータ信号の立ち上がりエッジに最
も適合して動作するものとしてクロック信号0および1を選択し、CDRデータ
信号の立ち下がりエッジに最も適合して動作するものとしてクロック信号4およ
び5を選択する。回路170によって選択された4つのクロック信号は、アナロ
グ補間回路180ならびにデジタル補間回路182に付加される。デバイスの使
用者は、これら2つの補間回路のうちいずれを使用するかを選択することができ
る。
の2つのクロック信号間の時間インタバルを8個の等しいサブインタバルに分割
するよう動作する。アナログ補間回路180はさらに回路164の出力信号を受
信し、これは各ペアのクロック信号に対して前記サブインタバルのうち1つを選
択するとともにこのサブインタバルと同期するシフトされたクロック信号を形成
するよう補間回路を制御する。選択されたサブインタバル(およびシフトされた
クロック信号)は、CDRデータ信号内の立ち上がりまたは立ち下がりエッジの
うち適宜の1つに最も適合して動作するものである。従って、アナログ補間回路
180によって形成された2つのシフトされたクロック信号は、それぞれCDR
データ信号内の立ち上がりエッジまたは立ち下がりエッジとともに動作するよう
に最適化(または殆ど最適化)されたものである。マルチプレクサ190はこれ
らの2つの信号を位相検出器160にフィードバックするようプログラムによっ
て制御する(FCEによって)ことができる。マルチプレクサ190の立ち上が
りエッジと共に動作する信号出力は図4の回路の復元されたクロック出力信号で
もある。位相検出器160は、その他の機能(前述された)に加えて、マルチプ
レクサ190によってフィードバックされた信号のうち1つによってクロックさ
れるレジスタにCDRデータ信号を伝送し、図4のリタイムされたデータ出力信
号を形成する。このリタイムされたデータ出力信号は、本発明の装置によってさ
らに(復元されたクロック信号を使用して)処理されるデータ信号である。
つのペアのクロック信号を受信し、回路164からの制御信号に基づいて各ペア
の中からより好適なタイミングを有する1つの信号を選択する。マルチプレクサ
190は、回路182によって選択された2つの信号を前述した使用目的(回路
180の出力信号の代わりに)のために出力するよう制御され得る。
している。従って、DPLL150をリセットすることが必要あるいは要望され
る(例えばロックの喪失状態が検出されて)場合、要素162,164,180
および182をリセットするようリセット信号が発行される。図2のリセット信
号と同様に、図4のリセット信号もPLDコア80(図1)から発信される。
の8個の入力クロック信号をゲートオフするよう使用される。入力クロック信号
の全てをゲートオフすることによって、図4の回路は全く動作せず従って電力を
極僅かに消費するかあるいは全く消費しない。
ライバ44によって受信されたCDRデータ信号内に埋め込まれたクロック信号
と実質的に等しい位相および周波数を有することが理解される。適正な周波数は
PLL100によって確立され、これはさらにその周波数を有するとともにいく
つかの異なった候補位相を有するクロック信号の一群を形成する。DPLL15
0は最適な候補位相(マルチプレクサ170の出力信号)を取り出し、その後候
補の間で適正な調節または選択を実施することによって位相選択をさらに改善す
る。DPLL150は、さらにPLL出力と入力されたCDRデータ信号内に埋
め込まれたクロック情報との間に生じ得る比較的小さな相違にも留意することが
できる。言い換えると、DPLL150は、充分なCDRデータ伝送を妨害する
ことなくこのような比較的小さな周波数相違が存在することを可能にする。この
能力は、図1Aに示されているように実際のCDRクロックとREFCLK信号
に対して異なったソース22および22′が使用される実施例の動作を補助する
ものである。
ている。この実施例において、デシリアライザ60は、マルチステージシフトレ
ジスタ200とマルチステージパラレルバッファレジスタ210とプログラマブ
ルディバイダ220とを備えている。例えば、レジスタ200および210のそ
れぞれは20のステージを有し、ディバイダ220は付加されたクロック信号を
1ないし20の選択可能な複数の数値Jのいずれかによって除算する(1つまた
は複数のFCEを使用して)ようプログラムすることができる。DPLL150
(図4)からのリタイムされたシリアルCDRデータは、シフトレジスタ200
のシリアルデータ入力に付加される。シフトレジスタ200はさらにDPLL1
50からの復元されたクロック信号を受信する。従って、シフトレジスタ200
は、EMBCLKのレートかつCDR信号内に埋め込まれたクロック信号情報と
完全に同期してシリアルデータをいくつかのステージにシフトする。
ディバイダ220の出力信号は、バッファレジスタ210がクロック信号に応答
してシフトレジスタ200の水平方向に隣接するステージの内容を記憶すること
を可能にするレベルに転換する。言い換えると、シフトレジスタ200はデータ
をシリアルに記憶し、バッファレジスタ210はシフトレジスタ200の内容を
周期的かつパラレル受信および記録する。Jはデシリアライザ60によって出力
される各ワードの長さ(すなわちワードごとのビット数)である。デシリアライ
ザ60の別の出力信号は、Jによって除算されたクロック信号(すなわちCLK
/J)である。
される。前述した他のリセット信号と同様に、図5のリセット信号は回路をリセ
ットすることが必要あるいは要望される場合にディバイダ220をリセットする
よう使用される(例えば、ロックの喪失が検出されたことによって)。
ている。この実施例において、シンクロナイザ70はRAMアレー250と書き
込みアドレスロジック260と読み取りアドレスロジック270とを備えている
。これらの要素は独立した読み取りおよび書き込みを備える先入れ先出し(“F
IFO”)メモリとして動作する。書き込みアドレスロジック260は、基本的
にデシリアライザ60(図5)によって出力されたCLK/J信号内のパルス数
を(繰り返しサイクルで)カウントするリングカウンタとすることができる。従
って、書き込みアドレスロジック260は、CLK/J信号内のパルスと同期し
て繰り返しサイクルで、連続するワード記憶ロケーションをRAMアレー250
内にアドレスする。ENW信号が適正なレベルを有していると仮定すると、RA
Mアレー250はデシリアライザ60からの信号内のデータを受信および蓄積す
るよう付勢される。このようにして、デシリアライザ60から提供された連続す
るパラレルデータワードは、RAMアレー250内の連続するワード記憶ロケー
ションに蓄積される。前述したようにRAM250への書き込みはENW信号に
よって選択的に付勢され、この信号はPLDコア80(図1)から提供すること
ができるとともに、RAMアレー250がFULL出力信号(以下に説明する)
を形成するまで付勢する。
リングカウンタとすることができる。しかしながら、読み取りアドレスロジック
270は、デシリアライザ60からのクロックパルスをカウントする代わりにP
LDコア80(図1)によって形成されたクロックパルス(CORECLK)を
カウントする。従って、読み取りアドレスロジック260はENR信号によって
読み取りが付勢されている限りRAM250内の連続するロケーション(このロ
ケーションはCORECLKと同期して繰り返しアドレスされる)からデータワ
ードを読み取ることを誘起する。ENW信号と同様にENR信号も通常PLDコ
ア80(図1)から提供され、特にRAMアレー250がEMPTY出力信号(
以下に説明する)を形成しない限り付勢を行う。RAMアレー250から読み取
られるデータワードはPLDコア80に付加される。
のクロックレジーム(すなわちCDRクロックおよびPLDコアクロック)の間
でデータをバッファすることが理解される。例えば、データワードのPLDコア
処理は、時々入力されたCDRデータ流に遅れることがあり得る(例えば、割り
込みの最中あるいはシンクロナイザ70に付加されたCORECLK信号のスロ
ーダウンに際して)。その後PLDは入力されるCDRデータ流に追いつくため
にデータをより高速に処理することができる。RAMアレー250(または結合
された要素)は、PLDコア80に付加されるFULLおよびEMPTY信号を
形成し、RAMアレーが充満または空状態である際にこれをそれぞれPLDコア
に伝達することができる。例えば、FULL信号に応答してPLDコア80はシ
ンクロナイザ70からのデータの読み取りをスピードアップするか、および/ま
たは使用者がFULL信号に応答してENW信号を使用することによってPLD
コア80にRAMアレー250への新たな書き込みを中止させることを選択でき
る。EMPTY信号に応答してPLDコア80はシンクロナイザ70からのデー
タの読み取りをスローダウンするか、および/または使用者がFULL信号に応
答してENR信号を使用することによってPLDコア80にRAMアレー250
からの新たな読み取りを中止させることを選択できる。
れる際(例えば、ロックの喪失の検出に応答して)にRAMアレー250の内容
を消去するために使用される。前述した他のリセット信号と同様に、図6のリセ
ット信号もPLDコア80(図1)から提供することができる。
が示されている。再び、主要な構成要素310および320は同一の集積回路上
に設けることができるが、これらはより典型的には分離された集積回路または回
路アセンブリの一部とされる。例えば、図12において、要素320は要素50
0/600と結合することができ、一方要素310はその他のいずれかの要素1
004,1006,1008および/または1010と結合することができる。
いる。装置300において、PLDコア80はCDR信号のトランスミッタ32
0に結合される。ここで再び、CDRクロック信号の周波数に関して広範なレン
ジが予想されるCDRレシーバ310と交信し得るプログラム可能なPLDベー
スのトランスミッタの提供を達成するために、装置300はレシーバ310内に
基準クロック信号源22を備えている。要素22,24,26,42および10
0はいずれも図1および図2の同一参照符号の要素と類似のものである。従って
、基準クロック信号源22の出力信号の周波数(REFCLK)は所要のCDR
クロック信号周波数(EMBCLK)に対して以下の相関性を有しており:
REFCLK*W=EMBCLK
ここでWは0.5,1,2,4等の適宜なスケールファクタとすることができる
。この基準クロック信号は図1に関連して記述したようにトランスミッタ320
に伝送される。トランスミッタ320内のPLL100は図2に関連して記述し
たようにこの信号を処理し、所要のCDRクロック周波数に正確に等しい周波数
を有する出力信号を形成する。この信号は図2の出力と同様に8個のクロック信
号のうち1つとすることができ、これはこの信号の位相が重要ではないからであ
る。(以下により詳細に記述するように、一般的なCDR信号レシーバ350は
位相多様型であり、従って特定の位相を有する受信CDR信号に束縛されること
はない。)
述するようにこの信号の数倍のもの)は、シンクロナイザ330ならびにシリア
ライザ340に付加される。シンクロナイザ330もPLDコア80からデータ
およびクロック信号を受信する。シンクロナイザ330は、受信した信号をコア
80からのデータをCDRクロック信号に同期させて出力するために使用する。
シリアライザ340は通常パラレルであるシンクロナイザ330からのデータを
通常シリアルであるCDRデータに変換する。シリアライザ340によって出力
されたシリアルCDRデータは、一般的な差動ドライバ342、リード344a
および344b、ならびに一般的な差動ドライバ346を介してCDR信号レシ
ーバ350に伝送される。(要素342,344および346は、それぞれ図1
の要素24,26および42と類似のものとである。図1の場合と同様に差動シ
グナリングはオプショナルのものである。)一般的なCDR信号レシーバ350
は、受信したCDR信号内に埋め込まれたクロック情報を使用して一般的な方式
によってこの信号からデータを抽出する。
か1つにおいて動作することができる。CDRシグナリングにおいては一般的で
ないが、レシーバ310内の基準クロック信号源22を使用してトランスミッタ
320に基準クロック信号を提供することにより、広範なCDR周波数をサポー
トするようプログラム可能な総合的なトランスミッタ装置を提供することができ
る。
図7Aの実施例の関係は、図1および図1Aの実施例の関係と同様である。図7
Aは、基準クロック信号源22′をレシーバ310′から分離し得ることを示し
ている。(他の点においてソース22′はソース22と同様である。)図1Aの
場合と同様に、トランスミッタ320に近接するものとし得る分離されたソース
22′を提供することによって、要素310′と320を互いに比較的大きく離
間して配置することができ、これはCDRデータ信号のみ(REFCLK信号は
不要)を要素310′と320の間において比較的遠距離を介して伝送する必要
があるためである。
。この実施例においてシンクロナイザ330は、RAMアレー360、書き込み
アドレスロジック370、クロックディバイダ380、および読み取りアドレス
ロジック390を備えている。RAMアレー360は、PLDコア80(図7)
から書き込みアドレスロジック370に付加されたCORECLK信号と同期し
てPLDコア80からのパラレルデータワードを受信する。書き込みアドレスロ
ジック370は図6の書き込みアドレスロジック260と同様なものとすること
ができ、繰り返しサイクルでRAMアレー360内に連続するデータワード記憶
ロケーションをアドレスする。従ってPLDコア80によって提供された連続す
るデータワードは、同様にPLDコア80によって提供されるENW信号によっ
て書き込みが付勢されている限り、CORECLK信号に同期させながら繰り返
しサイクルでRAMアレー360内の連続するロケーション内に記憶される。コ
ア80は通常RAMアレー360がFULL信号を形成しない限り書き込み付勢
ENW信号を提供する。
されたCDRCLK信号をJによって除算する。Jの数値はプログラム可能な装
置パラメータとすることが好適である(例えば、1つまたは複数のFCE内に記
憶される)。図5に関連して記述したように、Jは図8の装置がPLDコア80
(図7)から受信した各パラレルデータワード内のビット数に等しい整数である
。ディバイダ380の出力信号は読み取りアドレスロジック390に付加される
。ロジック390は図6の読み取りアドレスロジック270と同様なものとする
ことができる。従って、ロジック390は繰り返しサイクルでRAMアレー36
0内に連続するワード記憶ロケーションをアドレスし、同様にコア80から提供
されたENR信号によって読み取りが付勢されている限りディバイダ380から
の出力信号に同期して前記ロケーションからデータワードを読み取る。。コア8
0は通常RAMアレー360がEMPTY信号を形成しない限り読み取り付勢E
NR信号を提供する。RAMアレー360から読み取られたデータは、シリアラ
イザ340(図7)にパラレルで付加される。
)が可能な2つのクロックレジームの間でデータをバッファするFIFOメモリ
のように動作することが理解される。この場合、バッファされるデータはシリア
ライザ340へ伝送中のPLDコア80からのデータである。既に記述したよう
に、シンクロナイザ330は、充満または空状態に際してPLDコア80に対し
てそれぞれFULLまたはEMPTY信号を形成することができる。
される際に(例えばロックの喪失が検出されたことに応答して)、RAMアレー
360の内容を消去しディバイダ380をリセットするために使用される。前述
した他のリセット信号と同様に、図8のリセット信号もPLDコア80(図7)
から提供することができる。
の実施例において、シリアライザ340はパラレルデータレジスタ400および
シフトレジスタ410を備えている。図8のクロック周波数ディバイダ380も
再び使用される。RAMアレー360からのパラレルデータはレジスタ400に
付加され、ディバイダ380の出力信号によってゲートされたCDRCLK信号
パルスに応答してこのレジスタ内に記憶される。(図9に示されたCDRCLK
信号は図8内の類似の標記のものと同等とすることができる。)レジスタ400
に記憶されたデータは、ディバイダ380の出力信号がレジスタ410に対して
CDRCLK信号パルスの間にデータを受信するべきであることを指示している
際に、CDRCLK信号パルスに応答してシフトレジスタ410へパラレル伝送
される。CDRCLKパルスの間、シフトレジスタ410はそのシリアルデータ
出力リードの方向へデータをシフトさせる。特に、シフトレジスタ410は、各
CDRCLKパルスに応答してその内容をそのシリアルデータ出力リードの方向
に1ステージシフトさせる。従って、シリアライザ340は、Jビットの各パラ
レルデータワードをCDRCLK信号に同期したシリアルCDR出力に変換する
。結果として得られるCDRデータ信号は差動ドライバ342に付加され、図1
においてCDRデータ信号がソース30からレシーバ40へ伝送される場合と同
様な方式でレシーバ310に伝送される。
7)の全ての機能ならびに以下に記述する追加的な機能を備えたPLD500の
説明的な実施例の代表的な部分が示されている。図10内の構成要素は既に記述
した同一の参照符号を有する要素と類似のものである。図10において、2つ以
上使用される要素を個別に参照するために“a”および“b”添え字が付けられ
ている。図10において、500番台の参照符号は以前の図には特に示されてい
ないかあるいは図10において追加された要素対して使用しており、従って以前
の図には対応するものは存在しない。図10において、いくつかの要素は、以前
の図に関連して説明されたCDRシグナリングモードに対する代替的なシグナリ
ングモードをサポートするためのオプショナルとして変更あるいは追加されてい
る。例えば、図1または図7において提供されたクロック信号は差動信号でなけ
ればならないことはなく、代わりにシングルエンド信号とすることもできる。図
10はこの代替方式をサポートする装置を示している。別の例として、図10は
非CDR低電圧差動シグナリング(“LVDS“)をサポートする装置を示して
いる。(非CDR−LVDSに関する追加的な技術背景は、例えば1999年6
月25日提出のグエン氏等の米国特許出願第09/34022号を参照すべきで
ある。)
されているわけではないことは勿論である。例えば、図10には以前のいくつか
の図に示された種々のリセットならびにパワーダウン信号は示されていない。さ
らに、図10には以前のいくつかの図に示されたENWおよびENR信号は示さ
れていない。しかしながら、図10の回路においてもこれらの信号が好適に存在
するこは勿論である。
回路が示されている(例えば、CDRシグナリングに関連して、代替的にLVD
Sクロック信号を受信するためのPLL100bおよびこれに結合された回路の
場合に使用される基準クロック信号)。図10にはさらに2つの代表的なデータ
入力サブ回路が示されている(例えばCDRまたはLVDS信号を受信するため
に)。これらの種々のサブ回路は互いに完全にまたは部分的に独立するか、また
は広範な組合せで統合して使用し得ることは勿論である。例えば、いくつかのサ
ブ回路をCDRシグナリングのために使用し、その他のサブ回路をLVDS用に
することができる。デバイス500はこれらの種々のサブ回路をさらに多くまた
は全て備え得ることが理解される。
aからなる。要素510aは単純なドライバであり、入力されるクロック信号(
例えばCDR基準クロック信号)が差動ではなくシングルエンドである際に差動
ドライバ42aに代えてプログラムによって選択することができる。プログラマ
ブルロジックコネクタ(“PLC”)512は、ドライバ42a/512aの出
力信号およびPLDコア80内のいくつかのグローバルクロック信号コンダクタ
520のいずれか上のクロック信号の中からPLL100aに付加されるクロッ
ク信号をプログラムによって選択することを可能にする。例えばPLL100a
がLVDS伝送のためのクロック信号を形成するために使用される際にグローバ
ルクロック信号のうちの1つを選択することができる。この目的で使用する場合
、PLL100aによって形成されたクロック信号はLVDS差動ドライバ53
0を介して出力される。伝送(LVDS伝送を含む)については本明細書におい
て後により詳細に説明する。PLL100bはLVDS伝送に使用することがで
きないため、このPLL100bに結合されたPLC512は備えていない。し
かしながら、PLL100bはLVDS入力に付随する必要があるクロック信号
のために使用される。以前に記述したものと同様にCDRシグナリングに使用す
る場合、PLL100aはドライバ42aまたは510aの出力信号を受信し、
8個の位相シフトされた候補CDRクロック信号を出力する。同様な8個の信号
グループがPLL100bによって出力され得る。
することができる。これは各PLLに結合されたリード514上の“ロックの喪
失”信号である。このロック喪失信号は結合されたPLLが付加されるクロック
信号にロックされているかどうかを示すフラグである。ロック状態を示すロック
喪失信号数値は、例えばPFD110(図2)の出力信号が予め設定された時間
インタバルにわたって比較的低振幅であった後に形成することができる。そうで
ない場合、ロック喪失信号はロックが喪失されたことを示す数値に伴って形成さ
れる。リード514上の信号は、PLDコア80のプログラマブルロジックが必
要とするいずれかの使用目的のためにこのコアに付加される。例えば、コア80
は、その時点でロックの喪失が示されているサブ回路から受信したデータを無視
するか、および/またはこのサブ回路に対して前述したリセット信号を形成する
ようプログラムすることができる。
L100aまたはPLL100bによる8個の出力信号からなる2つのグループ
のうちのいずれかを選択してDPLLに付加することを可能にする。従って、各
DPLL150はPLL100のうちのいずれかと共に使用することができる。
各DPLL150はこれに結合された差動入力ドライバ44(例えばCDR信号
の受信用に)を備えている。各DPLL150は、付加されたCDR信号と候補
CDRクロック信号を処理して、以前の記述と同様に結合された要素60および
220に付加される最終的なCDRクロック信号を形成する。各DPLL150
は結合された要素60に付加するリタイムされたCDRデータ信号を形成する(
図10においては過密化を防ぐためにCDRデータ入力ドライバ44から結合さ
れた要素60へ直接的な接続として示されている)。(DPLL150が全ての
LVDSシグナリングに使用されるわけではないことは勿論である。このため各
DPLL150は、PLL100bの8個の出力信号のうちの選択された1つを
このDPLLをバイパスさせてこのDPLLに結合された要素60および220
に付加することを可能にするための結合されたPLC518を備えている。入力
されたLVDSデータは、結合されたDPLL150を使用せずに、入力ドライ
バ44から結合されたデシリアライザ60へ直接伝送される。)
つの出力を有することができる。これらは各DPLLに結合されたリード516
上の“ランレングス違反(RLV)”フラグ、ならびに各DPLLに結合された
リード517上の“デジタルロックの喪失”フラグである。ランレングス違反信
号は、結合されたDPLL150が付加されたCDR信号のレベルの遷移(tr
ansition)が無いまま許可された数以上のCDRクロック信号サイクル
が経過したことを検出した際にランレングス違反を示す数値を有する。この種の
ランレングス違反信号は各DPLL150内のカウンタ/コンパレータ回路によ
って形成することができる。カウンタは各CDR信号パルスをカウントするが、
CDR信号内の各遷移によってリセットされる。コンパレータは、カウンタ内の
カウント数値を、有効なCDR信号内の遷移間において生じることが許される許
容CDRクロック信号サイクル数あるいはパルス数を示す、予め設定された数値
(好適にはプログラムによって)と比較する。カウンタのカウント数が許容数値
を超過したことをコンパレータが示すと、ランレングス違反が生じたことを示す
ためにランレングス違反数値信号が形成される。
00の説明的な実施例が示されている。この回路内のアップカウンタ620は復
元されたクロック信号パルスをカウントするが(図4のソース参照)、排他的O
R(“XOR”)ゲート612の出力信号が高位になる度にゼロにリセットされ
る。XORゲート612はその入力を介してリタイムされたデータ信号(図4の
ソース参照)を受信し、さらに別の入力を介してレジスタ610の出力を受信す
る。レジスタ610は、リタイムされたデータ信号を記録するために復元された
クロック信号によってクロックされる。XORゲート612の出力は、このゲー
トへの入力のうち1つ(両方ではなく)が高位になる度に高位なる。リタイムさ
れたデータ信号が立ち上がりエッジを有すると、XORゲート612の出力信号
が高位になるが(これによってカウンタ620をリセットする)、レジスタ61
0が依然として先の低レベルのリタイムされたデータ信号を出力し続けるからで
ある。その後、レジスタ610の出力は高位になり、リタイムされたデータ信号
が立ち下がりエッジを有していなかった場合XORゲートの出力信号は低位にな
り、カウンタ620がカウントを開始することを可能にする。この状態(すなわ
ちリタイムされたデータ信号内に立ち下がりエッジが存在しない)が過度に多く
の復元されたクロック信号サイクル間にわたって持続した場合、カウンタ620
はリード622を介してこれに提供された閾値に到達する。この閾値カウントパ
ラメータはプログラム可能(例えばFCEを使用して)とすることが好適である
。閾値カウント値に到達すると同時に、カウンタ620は、レジスタ630をセ
ットしこれによってレジスタ630の出力信号を即座にロジック1に変更する。
次のPLDクロック信号(PLDコア80(図10)からの)に対応して、レジ
スタ640はレジスタ630の高位の出力信号を記録し、これによってランレン
グス違反が発生したことを示すRLV出力信号516を形成する。レジスタ63
0は、カウンタ620からのセット信号が除去された後いずれかのPLDクロッ
ク信号パルスに応答してロジック0を出力する状態に回帰する。充分短い時間の
うちに立ち上がりエッジが後続していない立ち下がりエッジがリタイムされたデ
ータ信号内に存在することに対して、回路600は一般的に同様な方式で応答す
る。しかしながら、リタイムされたデータ信号内の立ち下がりおよび立ち上がり
エッジが時間的に充分接近している場合、カウンタ622は充分に頻繁にリセッ
トされ、従って閾値カウントには決して到達せずRLVフラグ信号516は形成
されない。
されるようにCDR回路内に含める方がPLDコアを他の使用目的のために保存
できるため好適である。また、RLV検出にPLDコア80を使用する場合より
も早くRLVフラグ信号を得ることができる。回路600のようなRLV検出回
路は、高速の復元されたクロック信号の使用を可能にし、これによってRLV状
態の検出が高速化される。
形成する場合と同様な状況においてDPLL150によってデジタルロックの喪
失信号517が形成される。例えば、デジタルロック喪失信号はDPLL150
が予め設定された時間周期の間比較的安定的になるまでこのDPLL150によ
って形成することができる。安定性のために要求される周期はプログラム可能(
例えばFCEによって)とすることが好適であり、これによって回路500を広
範なDPLL周波数で使用することを達成する。
めの回路700が示されている。この回路は、いくつかのロック喪失時間インタ
バルまたはウィンドウをプログラムによって選択する(例えばリード702上に
マルチプレクサ制御信号を提供するFCEを介して)ことを可能にする。a−n
の各グループの要素710/712/720/722/730/740は可能な
DLOL時間ウィンドウのうちの1つをそれぞれ提供する。各時間ウィンドウは
、基本的に要素グループ内のこの時間ウィンドウに相関する要素710および7
20の遅延によって実行される。例えば、代表的なグループaについて説明する
と、遅延要素710aは一定量の遅延時間の後にリタイムされたデータ信号(図
4のソース参照)を伝送する。遅延要素720aは復元されたクロック信号(図
4のソース参照)を同じ遅延時間の後に伝送する。レジスタ712aは、遅延要
素710aの出力信号をデータ信号として受信し復元されたクロック信号によっ
てクロックされる。レジスタ722aはデータ信号としてリタイムされたデータ
信号を受信し遅延要素720aの出力信号によってクロックされる。復元された
クロック信号の中の立ち上がりエッジがリタイムされたデータインタバルのそれ
ぞれ略中央に配置されるべきである。従って適宜にタイム設定されると、レジス
タ712aと722aの両方がデータを捕捉し、結合されたXORゲート730
aの出力信号がロジック0となり、それによってロック喪失問題が発生していな
いことを示す。他方、リタイムされたデータパルスが充分に遅く要素710aの
遅延がレジスタ712aによって記録されるには遅過ぎるようになると、レジス
タ712aの出力信号はロジック0となり、一方レジスタ722aの出力信号は
ロジック1となる。このことによってXORゲートの出力信号がロジック1にさ
れ、これはロック喪失状態を示すものである。同様に、リタイムされたデータパ
ルスが復元されたクロックの立ち上がりエッジに対して早過ぎると、要素720
aの遅延はレジスタ722aがデータパルスを記録することを妨害するために充
分なものとなる。このことによってレジスタ722aの出力信号をロジック0に
することができ、一方レジスタ712aの出力信号はロジック1となる。これに
よって再びXORゲート730aの出力信号がロジック1にされロック喪失問題
を示すことができる。
されたクロック信号に応答して結合されたレジスタ740によって記録される。
マルチプレクサ750はリード702(前述された)上の信号によってプログラ
ム制御され、レジスタ740の信号のうち任意の1つを出力する。従ってマルチ
プレクサ750の出力信号は、選択されたレジスタ740を含む要素グループに
相関する遅延ウィンドウに基づいたエラー信号である。マルチプレクサ750の
いずれのロジック1出力信号も即座にレジスタ760をセットする。レジスタ7
60のセッティングは、次のPLDクロック信号を受信した際にDLOLカウン
タ770によってカウントされる。カウンタ770は、レジスタ760がセット
される限りカウントを継続する。(レジスタ760は、このレジスタ760がマ
ルチプレクサ750からの信号を受信していない間に生じるいずれかのPLDク
ロックパルスによって有効にリセットされる。)カウンタ770が予め設定され
た閾値(リード704を介して提供され、また好適にはプログラム可能(FCE
を使用して)である)に到達すると、カウンタ770はリード517を介してロ
ック喪失フラグ信号を出力する。図10Bには示されていないが、カウンタ77
0は必要に応じて(例えばロック喪失の検出ステップが適宜に実行された後)常
にリセットする(例えばPLDコア80からの信号によって)ことができる。
波数レンジのいずれかにおいてロック喪失を検出するために適宜に選択すること
ができる。従って、いくつかの遅延ウィンドウのうちいずれかをプログラムによ
って選択することは、本発明の回路を広範なCDRクロック周波数のうちいずれ
かと共に使用するために有用である。この機能は、CDRデータと復元されたC
DRクロックとの間のドリフトに対してプログラムによってレベルを選択できる
異なった許容差を提供することを可能にする。DLOL回路の感度も、リード7
04上のDLOL選択信号を介してプログラム選択することができる。
信号517は、考えられるロジックコア80のプログラマブルロジックによる使
用のためこのコアに付加される。例えば、コア80は、ランレングス違反信号5
16がその時点でランレングス違反が発生していることを示す数値を有している
サブ回路(サブ回路群)からの入力データの使用を保留するか、および/または
このような回路(群)に対して前述したリセット信号を形成するようプログラム
することができる。デジタルロック喪失に対しても同様な動作(あるいは複数動
作)を実行することができる。
PLL150からの)はさらに結合されたデシリアライザ60に付加される。各
デシリアライザ60はさらに2つのクロック信号を受信し、1つは結合されたP
LC518からのものであり、もう1つは結合されたディバイダ220からのも
のである。各デシリアライザ60は、入力された信号を使用して付加されたシリ
アルデータをそれぞれJビットからなる連続するパラレルデータに変換する。デ
ータはCDR入力データまたはLVDS等のその他の形式のデータとすることが
できる。
の信号のいずれかがPLDコア80内におけるクロック信号として必要である場
合に、PLC522を介してグローバルクロック信号コンダクタ520のうちの
異なったいずれかに付加される。勿論、クロック信号コンダクタ520上の信号
は、ローカル発振器、クロック入力ピン、またはコア80内の出力信号ロジック
要素等のその他ソースから代替的に選択することもできる。
したものと同様に結合されたシンクロナイザ70に付加するか、またはこのデー
タはシンクロナイザをバイパスし結合されたPLC540を介して直接PLDコ
ア80に付加することができる。前者のルーティングは典型的にCDRシグナリ
ングのためのものであり(必要であればLVDSにも使用できるが)、この場合
シンクロナイザ70は結合されたディバイダ220およびPLDコア80の両方
からのクロック信号をCDR(またはLVDS)クロックレジームとPLDコア
クロックレジーム間の一時的インタフェースを介してデータを伝送するために使
用する。特に、PLC542は、PLDコア80内のいくつかのソースからのク
ロック信号(例えばグローバルクロック信号コンダクタ520のいずれか、また
はPLDコア80内のその他の好適なソースからの)を結合されたシンクロナイ
ザ70に対して選択することを可能にする。前述したように、各シンクロナイザ
70によるパラレルデータ信号出力は、PLDがそのような選択を行うようプロ
グラムされている場合、結合されたPLC540を介してPLDコア80に付加
される。既に説明したように、結合されたPLC540がそのようなルーティン
グを可能にするようにプログラムされている場合、結合されたデシリアライザ6
0のパラレル出力を直接PLDコア80に付加するために各シンクロナイザ70
をバイパスすることができる。このことは、PLDコア80内で使用されるもの
と同一のクロックを有するCDRまたはLVDS入力に対して実行される。
PTY信号)も考えられるPLDコア80による使用(例えばコアのプログラマ
ブルロジックによって)のためこのコアに付加される。例えば、PLDコア80
は、これらの信号を利用してその時点でEMPTY出力信号を形成しているシン
クロナイザ70からの読み取りを一時的に停止することができる。これに代えて
または追加して、PLDコア80は“ストップ”信号をトランスミッタ(例えば
図1の要素20等)に送信しその時点でFULL出力信号を形成しているシンク
ロナイザ70へのそれ以上のデータ送信を停止することができる。
示されている(例えば、CDRまたはLVDS信号の伝送用)。これらのサブ回
路のそれぞれは、PLDコア80からのパラレルデータを受信するシンクロナイ
ザ330か始まっている。他方、このデータは結合されたPLC550を介して
シンクロナイザ330をバイパスすることができる。このバイパスルーティング
はLVDSに使用することができ、一方シンクロナイザルートは以前の図に関連
して説明したようにCDRに対して使用することができる。シンクロナイザ33
0を介するルーティングと仮定すると、このシンクロナイザは結合されたPLC
552からのコアクロック信号も受信する。各PLC552は、いずれかのグロ
ーバルクロック信号コンダクタ520、コア80内のロジック要素等の可能ない
くつかのソースの中からコアクロック信号を選択することを可能にする。各シン
クロナイザ330は、さらに結合されたディバイダ380からのCDRまたはL
VDSクロック信号(Jによる除算後の)を受信する。(各ディバイダ380は
そのCDR/LVDSクロック信号を結合されたPLC360から受信し、これ
がいずれかのPLL100の出力のうちから使用するCDR/LVDSクロック
信号を選択することができる。(CDRの場合、一般的に適正なPLL100の
8個の出力のいずれを使用することも可能である。LVDSの場合、スキュー問
題を緩和するPLL100aの1出力を選択することが好適である。))従って
、各シンクロナイザ330は、以前の図に関連して説明したものと同様に、PL
Dコアクロックレジームと外部CDRあるいはLVDSクロックレジームとの間
でデータをインタフェースすることができる。
よってデータを出力するか、またはこのシンクロナイザをバイパスして結合され
たシリアライザ340にデータを付加することを可能にする。各シンクロナイザ
330のその他の出力信号(例えば前述したFULLおよびEMPTY信号)は
、結合されたリード554を介してPLDコア80に付加することができる。P
LDコア80は、これらの信号を必要とされる任意の方式で使用することができ
る(例えば、前述したシンクロナイザ70によるFULLおよびEMPTY出力
信号の使用と同様に)。
力信号をシリアルデータに変換するよう動作し、これは結合された出力ドライバ
342に付加される。このため、各シリアライザ340は、結合されたディバイ
ダ380によって導出されたファクタJを介して互いに相関するクロック信号を
使用する。前述したように、これらの信号のソースはPLL100の出力信号の
うちの1つである。シリアライザ340がCDR信号を処理している場合、この
シリアライザに付加されるクロック信号は、ドライバ42または510のうち1
つを介してPLD500に付加されたCDR基準クロック信号上で動作するPL
L100から伝送される。PLL100aの場合、このPLLに付加するために
CDRクロック基準信号がPLC512によって選択される。他方、シリアライ
ザ340がLVDS信号を処理している場合、このシリアライザに付加されるク
ロック信号はPLL100aから伝送され、この場合これはPLC512によっ
て選択されたPLDコア80(例えば、いくつかのリード520のいずれか)か
らのクロック信号(LVDSクロック信号と呼ばれることもある)上で動作する
。LVDS出力信号は特にデータとクロック信号とを別々のリード上に有するた
め、PLL100aはさらにリード528を介してLVDSクロック信号を出力
する。この信号は、PLC360に付加されるPLL100aの出力リード上の
信号に対して適宜な位相相関性を有する。周波数ディバイダ529によって可能
な周波数の調節が行われた後、リード528上のLVDSクロック信号は差動ド
ライバ520に付加され、これは付加されたクロック信号をLVDS基準に従っ
てPLD500から出力するための2つの差動信号に変換する。従ってPLD5
00はドライバ342のいずれか1つまたは複数を介してLVDSデータ信号を
出力し得るとともに、ドライバ530を介して同期LVDSクロック信号を出力
することができる。
a,330および340によって使用される周波数とは異なった周波数有するL
VDSクロック出力信号を要望するため、周波数ディバイダ529が設けられて
いる。例えば、LVDSデータはPLDコア80によって42MHzおよび20
ビットで提供することができる。この種のデータを処理するために、PLL10
0aは840MHzでクロック信号を出力する必要がある(すなわちPLL10
0aのREFCLKが42MHzであり、このPLL内のWが20である)。結
合されたLVDSデータサブ回路内のJも20となる。しかしながら、ユーザは
ドライバ530から(840MHzではなく)420MHzのLVDSクロック
信号を望むこともある。そのため、リード528上の840MHzの出力信号を
B(前記の例においてはB=2)で分割するために周波数ディバイダ529が設
けられており、その結果ドライバ520は420MHzのLVDSクロック信号
を受信ならびに出力する。ディバイダ529はBに関してプログラム可能である
ことが好適であり(例えば1つまたは複数のFCEを使用して)、Bはその他の
複数の数値とすることができる。BはPLDコア80によって周波数ディバイダ
529に提供することができる。
使用できることが理解される。例えば、広範なCDRおよび/またはLVDS入
力および/または出力の組合せを同時に行うことができる。2つのCDRサブ回
路を使用する場合、これらのサブ回路は同一または異なったクロック周波数を有
することができる。同様に2つのサブ回路を使用する場合、両方が入力し両方が
出力するか、または1つが入力、他方が出力を行うことができる。図10に示さ
れたより多数のデータ回路を反復して追加することができ、その結果各クロック
サブ回路は任意の数のデータサブ回路と組合わせて使用することができる。LV
DSまたはデシリアライザ60および/またはシリアライザ340の使用を必要
としないその他のシグナリングモードをサポートまたは実行するために、データ
信号がこれらの要素をバイパスすることを可能にする別のルーティングを設ける
ことができる。結果として、広範なCDRシグナリングプロトコルのいずれかを
サポートするように回路がプログラム可能であるため、広範な非CDR−LVD
Sまたはその他のプロトコルに関しても同様に柔軟であることが理解される。
加的な回路で拡大することができる。各データ信号レシーバサブ回路は、入力ド
ライバ44と残りのレシーバ回路60/ETCの間に直列接続されたPLC56
0を備えることができる。(ここでは便宜上プログラマブルロジックコネクタあ
るいはPLC560と呼称されるが、要素560は時にはPLDコア80によっ
て動的に制御することもできる。しかしながら、便宜上PLCという用語を継続
して使用する。PLC570についても同様なことが有効であり、また本明細書
中に記載されているその他のPLCについても同様である。)PLC560への
別の入力は、結合された出力データサブ回路内のトランスミッタ回路340/E
TCの出力である。PLC560は、その入力うちのいずれかをレシーバ回路6
0/ETCに付加するために選択することができる。PLC560は、この選択
を行うようPLC562の出力信号によって制御される。PLC562は、固定
されたロジック0信号またはPLDコア80の出力信号をPLC560の制御入
力端子に付加するようFCE564によってプログラム制御される。固定された
ロジック0を付加する場合、PLC560は常にドライバ回路44の出力信号を
回路60/ETCに付加する。PLDコア80の出力信号を付加する場合、この
信号はロジック0またはロジック1のいずれかとすることができ、信号レベルは
装置の動作中の異なった時点ごとに異なったものとなる。信号がロジック0であ
る場合、PLC560はドライバ44を回路60/ETCに接続する。信号がロ
ジック1である場合、PLC56はトランスミッタ回路340/ETCの出力を
回路60/ETCに接続する。
て同様に動作する。従ってPLC570は、トランスミッタ回路340/ETC
の出力または入力ドライバ44の出力のうちのいずれか一方をドライバ342に
付加することができる。PLC570はこの選択を行うようPLC572によっ
て制御される。PLC572の出力は、FCE574のプログラム状態に従って
、固定されたロジック0またはPLDコア80の出力信号のいずれかとすること
ができる。PLC572の出力がロジック0(固定されたものまたはPLDコア
80からのもの)である場合、PLC570は回路340/ETCをドライバ3
42に接続する。他方、PLC572の出力がロジック1(PLDコア80から
の)である場合、PLC570は入力ドライバ44の出力をドライバ342に接
続する。
なったテストループを提供するために使用し得ることが理解される。例えば、要
素560は、トランスミッタ回路340/ETCの出力信号をレシーバ回路60
/ETCへ戻すようにルーティングするよう制御することができる。このルーテ
ィングは、PLCコア80が回路340/ETCを介してテストデータを伝送し
、回路60/ETCを介して返送されたデータを受信することを可能にするため
使用し得る。PLDコア80にテストデータが正確に返送された場合、コア80
は回路340/ETCおよび回路60/ETCが適正に動作していることを検知
する。別の例として、要素570はドライバ44を介して受信したテストデータ
をドライバ342を介して返送するルーティングを行うよう制御することができ
る。これは、ドライバ44と342の適正な動作を検査するための便利な方式で
ある。勿論、ドライバ44を介し要素560,60/ETC,80,340/E
TCおよび570によって受信したテストデータをドライバ342によって返送
する、別のテストモードも可能である。通常の(すなわち非テストモード)ルー
ティングは、PLC560がドライバ44を回路60/ETCに接続し、PLC
570が回路340/ETCをドライバ342に接続するものである。
レングス違反信号等)、ならびにユーザがPLDコア80内にプログラムするこ
とができる種々の動作チェック、さらに種々のリセット信号をPLDコア80が
使用して、多様な状況下において回路500の多様な部分を自動リセットするこ
とができる。このような考えられるリセット手段の例として、“グローバルリセ
ット”および“チャネルリセット”と呼ばれるものが挙げられる。グローバルリ
セットは、全てのPLL100、全てのDPLL150、全てのカウンタ(PL
L、DPLL、シリアライザ、デシリアライザ内のカウンタ/ディバイダ/マル
チプライア)、ならびに全てのFIFO(すなわちRAMアレー250および3
60)をリセットする。チャネルリセットは、ペアのレシーバ内と、互いに結合
されたあるいはリセットされるチャネルを形成するために組合されたトランスミ
ッタサブ回路内のFIFOをリセットする。チャネルリセットは、さらにリセッ
トされるチャネル内のDPLLをリセットする。PLL、DPLL、シリアライ
ザ、デシリアライザ、またはシンクロナイザFIFO等の各要素内のリセットさ
れる構成部分は、前述した各図内のリセット信号の受信部によってより明らかに
されている。
内にプログラムすることができる。例えば、グローバルリセットはPLLによっ
てロック喪失信号が出力された際に実行することができる。別の例として、チャ
ネルリセットは、以下のいずれかの状況が検出された際に実行することができ:
それらは(1)ランレングス違反、(2)デジタル(すなわちDPLL)ロック
喪失、(3)ユーザによって定義されたエラーまたは異常状態(例えば、PLD
コア80内におけるユーザのロジックがデータ伝送エラーを検出する)である。
前述したように、ランレングス違反、ロック喪失、デジタルロック喪失の検出に
使用されるパラメータは、勿論プログラム可能(例えばPLDコア80のプログ
ラミングによって)とすることが好適である。
は構成要素および/または機能のうちのいくつかを(完全にまたは部分的に)第
2の集積回路上に設けることが好適である。例えば、図11Aには、全ての高周
波PLL(図10のPLL100等)および全てのDPLL(図10のDPLL
150等)がマルチチップモジュール800内の1つのチップ(集積回路)81
0上に設けられている説明的な実施例が示されている。図10内のその他の主要
な機能要素(例えば、デシリアライザ60、シリアライザ340、シンクロナイ
ザ70および330、ならびにPLDコア80)は、マルチチップモジュール内
の第2のチップ(集積回路)820上に設けられている。チップ810および8
20は互いに独立しているがマルチチップモジュール800内において近接して
組合わせることが好適である。例えば、チップ810と820の間において全て
または殆どの信号ついて差動シグナリングを使用することができる。目的によっ
ては(例えば、CDRまたは特定の高周波非CDRシグナリング等)、チップ8
20はシップ810を介して外部の回路と交信することができる。その他の目的
において、チップ820は外部の回路と直接交信することもできる。高周波PL
LおよびDPLLをPLDコア80等のその他の回路から分離することによって
、このその他の回路との間の高周波干渉を低減することが可能になる。図11A
にはチップ810および820内の種々の要素がどのように相互接続されるかは
示されていないが、この相互接続は基本的に図10に示されたものと同様である
ことが理解される。
実施例が示されている。図11Bにおいて、マルチチップモジュールの1つのチ
ップ830は、図11(チップ810)に示された全ての高周波PLL100お
よびDPLL150′を含んでいる。加えてこの回路チップ830は、PLL1
00の出力信号を2で分割してその結果をチップ840に付加する回路802を
含んでいる。チップ830は、さらにデシリアライザ60′、シンクロナイザ7
0′、シンクロナイザ330′、シリアライザ340′を含んでいる。チップ8
30は、高周波外部(例えばCDR)クロックレジームと低周波PLDコアクロ
ックレジームとの間において信号をトランスレートするために必要な動作の一部
を実行する設定されている。チップ830は、特にこの機能のうちの高周波部分
を実行する。チップ840は、この機能のうちの低周波部分を実行する。従って
、チップ840は、PLDコア80、ならびにそれぞれ要素60′、70′、3
30′および340′に類似であるがより低い周波数で動作する追加的な要素6
0″、70″、330″および340″を備えている。図示された実施例におい
て、チップ830は、信号によって示される情報に相関する最高(外部)周波数
とこの最高周波数の半分の周波数の間で信号をトランスレートするために必要な
全ての操作を実行する。チップ840は、最高周波数の半分の周波数とPLDコ
アクロック周波数の間において信号をトランスレートする操作を実行する。前記
のことは、信号送信ならびに信号受信の両方に対して好適である。この方式によ
り、チップ840は、最高または外部クロック信号周波数の半分よりも高い周波
数有する信号を受信または処理する必要がなくなる。例えば、システムが1.2
5GHzのクロック信号周波数を扱っている場合、チップ830はこの周波数を
625MHzにステップダウンしてチップ840に付加するために必要な全ての
ことを実行する。チップ840は625MHzよりも高い周波数を有するデータ
またはクロック信号を取り扱うことはない。これは、高周波PLLおよびDPL
Lをオンボードに備えていないがチップ820が最高周波数のクロック信号(例
えばチップ810からの)を処理する必要がある図11Aの実施例とは対照的で
ある。
除数の倍数としなければならないことである。(この除数は2に限定されるもの
ではなく、3または4等の数字とすることができる。)例えば、除数が2である
場合、奇数ワード長(例えば3,5,7等のワード長)を簡便に非直列化または
直列化することができない。図11Aの場合のように、チップ830と840の
間を伝送される殆どまたは少なくとも多くの信号に対して差動シグナリングを使
用することが好適である。
交信のデータ速度がチップ830から外部回路への接続に関連した最高周波数デ
ータ速度よりも低いため、チップ830の1つの外部データ接続のためにチップ
830と840の間のより多数のデータ接続が必要となる。例えば、図11Bの
回路802に相関する除数が2である場合、チップ830から外部回路への各デ
ータ接続のためにチップ830と840の間に2つのデータ接続が必要となる。
このことは以下に記す図13Aおよび図13Bの説明によってより明らかにされ
る。これらの図の両方が図11Bの回路802に相関する除数が2であると仮定
したものであるが、図13Aおよび図13Bの回路がその他の除数値のためにど
のように変更し得るかが明らかとなっている。
ている。デシリアライザ60′は、クロック速度CLKを有するシリアル入力デ
ータをそれぞれCLK/2のクロック速度を有するとともに元のシリアルデータ
入力信号情報のそれぞれ半分を含んだ2つのパラレルデータ出力信号に変換する
点を除いて、図5のデシリアライザ60に極めて類似している。(勿論、これら
2つのデータ信号はなおシリアルデータ信号である。)これら2つのデータ出力
信号のそれぞれは、チップ830のその他の回路(例えばシンクロナイザ70′
(図11B)および出力ドライバ(図10の出力ドライバ342に類似)を分離
して伝送することができ、その後チップ840に付加される。この信号経路内に
おいて、シンクロナイザ70′は、データ出力信号をリタイムしてディバイダ8
02のCLK/2出力信号とより良好に同期させるために使用することができ、
前記の出力信号はさらに出力ドライバ(図10の出力ドライバ530に類似)等
のその他の回路を介してチップ830の外部へ伝送されチップ840に付加され
る。(デシリアライザ60′はチップ830上のDPLL150からの復元され
たCLK信号と共に動作するがディバイダ802はチップ830上のPLL10
0の出力信号と共に動作するため、このリタイミングが必要または有用なものと
なる。これら2つの信号は同じ周波数を有するが、異なった位相を有することが
あり得る。)
図10の入力ドライバ44に類似)のさらにその他の回路を介して伝送すること
ができ、その後デシリアライザ60a″および60b″のうち適宜な1つにそれ
ぞれ付加される。(デシリアライザ60a″および60b″は単一のディバイダ
回路220″を共有しているように示されているが、必要であれば別々のディバ
イダ回路を代わりに使用することができる。)デシリアライザ60″のそれぞれ
は、(既に明らかなように)各デシリアライザ60″が元の入力シリアルデータ
の半分のみを処理する点を除いて、再び図5のデシリアライザ60に類似してい
る。加えて、結合されたディバイダ回路220″は、J/2(Jではなく)によ
って受け取ったCLK/2信号を分割するためにのみ必要とされる。両方のデシ
リアライザ60a″および60b″のパラレル出力信号は、合わせて元のシリア
ルデータ入力信号の全パラレルデータ出力バージョンである。このパラレル出力
信号は(例えば図10に関連して)前述したようにさらに処理される。例えば、
チップ840上のシンクロナイザ70″は、パラレルデータ信号をPLDコア8
0に相関するクロックレジームにリタイムするために使用することができる。
り詳細に示されている。シリアライザ340a″および340b″はそれぞれ図
9のシリアライザ340に類似している。シリアライザ340a″および340
b″はディバイダ回路380″を共有しているように示されているが、必要であ
れば各シリアライザがそれぞれ独自のディバイダを備えることもできる。各シリ
アライザ340a″および340b″は、全パラレル入力データの半分を2つの
シリアル出力信号の一方にそれぞれ変換する。これらの信号は、チップ840か
ら送出され(例えば図10の出力ドライバ342に類似する出力ドライバを介し
て)チップ830に付加される。チップ830上の入力ドライバ(例えば図10
の44に類似)およびその他の回路がこれらの信号を受信し、シリアライザ34
0′の入力側にパラレル付加するために処理する。(シンクロナイザ330′は
、チップ840上のシリアライザ340a″および340b″によって使用され
るPLLに基づいたクロックレジームからのデータ信号をチップ830上のシリ
アライザ340′によって使用されるDPLLに基づいたクロックレジームにリ
タイムするために使用することができる。)シリアライザ340′は再び図9の
シリアライザ340に類似しており、パラレルに受信した2つのデータ信号をシ
リアルデータ出力信号に変換する。
0内のいくつかの要素がどのように相互接続され得るかを示している。図11B
の要素のその他相互接続は一般的に図10に示されたものと同様にすることがで
きる。
明的な実施例が示されている。この実施例において、チップ860は、図10の
デバイス500と同一かあるいは実質的に同一のものとすることができる。しか
しながら、システムよって受信されたCDR信号をチップ860に伝送する前に
“クリーンアップ”し、および/またはチップ860によって形成されたCDR
信号を外部回路に伝送する前に同様に“クリーンアップ”するためのインタフェ
ースチップ860が追加されている。従ってチップ850は外部回路からCDR
信号を受信することができる。チップ850はPLL100′およびDPLL1
50′を使用してこれらの信号からクロックを復元する。チップ850はシンク
ロナイザ70′(これらの信号をバッファおよび/またはリタイムするために)
を介してCDR信号を伝送し、また結合されたCLKREF信号を出力すること
もできる。これらのチップ850の出力CDR信号は、このチップ850が受信
したものよりも一般的に良好な信号品質を有しているが、その他の点に関しては
入力および出力CDR信号は同等なものとなる。チップ860はこのチップ85
0の出力信号を受信し、これらはより高い信号品質を有しているため元の信号よ
りも信頼性の高い処理を行うことができる。チップ850上において非直列化は
必要とされず、チップ860上においてのみ実行することができる。チップ85
0による外向き信号処理も同様であり、チップ860からの入力CDR信号とチ
ップ850から外部回路への出力信号との間においてバッファおよび/またはリ
タイムを行うためにシンクロナイザ330′を使用することを含んでいる。図1
1Aおよび図11Bの場合と同様に、チップ850と860の間で伝送される多
くの信号(全てではない)について差動シグナリングを使用することが好適であ
る。また、前述の説明により、チップ850と860の間において、モジュール
800″によってCDR信号として受信されたものかあるいはモジュール800
″によってCDR信号として出力されるもののいずれか信号に対してCDRシグ
ナリングが使用されることが少なくとも示唆されている。図11Aおよび図11
Bの場合と同様に、図11Cに示された種々の要素の間の相互接続は一般的に図
10に示されているものと同様である。
800′および800″の全てが参照符号800をもって総称される。
500またはマルチチップモジュール800が示されている。データ処理システ
ム1002は以下の構成要素のうち1つまたは複数を備えており:それらはプロ
セッサ1004;メモリ1006;I/O回路1008;および周辺デバイス1
010である。これらの構成要素はシステムバスまたはその他の相互接続要素1
020を介して互いに結合され、エンドユーザシステム1040内に内蔵された
回路基板1030上に装備されている。要素500/800およびその他の要素
の間のいずれの相互接続も前述したCDRまたはLVDSシグナリングを使用し
て形成することができる。
グ、ビデオ処理、デジタル信号処理、またはプログラマブルあるいはリプログラ
マブルロジックデバイスの利点を活用することが望まれる、広範な適用形態で使
用することができる。PLD/モジュール500/800は多様なロジック機能
を広範囲に実行するために使用することができる。例えば、PLD/モジュール
500/800はプロセッサ1004と組合されて動作するプロセッサまたはコ
ントローラとして構成することができる。PLD/モジュール500/800は
、さらにシステム1002内の共有リソースへのアクセスを仲介するアービタと
して構成することもできる。さらに別の例として、PLD/モジュール500/
800は、プロセッサ1004とシステム1002内の他の構成要素との間のイ
ンタフェースとして構成することもできる。システム1002は1つの例であり
、本発明の視点ならびに精神は請求の範囲によってのみ定義されることは勿論で
ある。
らびにこれらのデバイスの種々の構成要素(例えば、先述したPLCおよびこの
PLCを制御するプログラム可能な機能制御要素(“FCE”)を実施するため
に多様な技術を使用することができる。例えば、各PLCは、いくつかの入力を
1つの出力に接続するためのスイッチまたはスイッチ群等の比較的単純なプログ
ラマブルコネクタとすることができる。他方、各PLCは、接続を行うだけでな
くロジック(例えば、複数の入力のロジック結合)を実行することができるより
複雑な要素とすることもできる。後者において、各PLCはAND、NAND、
OR、またはNOR等の機能を実施するp項ロジックとすることができる。PL
Cを構成するために適した要素の例としては、EPROM、EEPROM、パス
トランジスタ、伝達ゲート、アンチヒューズ、レーザヒューズ、メタルオプショ
ナルリンク等が挙げられる。PLCおよびその他の回路要素は、多様なプログラ
マブル機能制御要素(“FCE”)によって制御することができる。(特定に実
施形態(例えばヒューズおよびメタルオプショナルリンク)については独立した
FCEデバイスは必要でない。)FCEもいくつかの異なった方式で実施するこ
とができる。例えば、FCEは、SRAM、DRAM、先入れ先出し(“FIF
O”)メモリEPROM、EEPROM、機能制御レジスタ(例えば、ウォール
ストロームの米国特許第3473160号に記載)、強誘電メモリ、ヒューズ、
アンチヒューズ等から構成することができる。前述の多様な例から、本発明は一
回のみプログラム可能なデバイスおよびリプログラム可能なデバイスの両方に適
用可能であることが理解される。
明の視点および精神を逸脱することなく種々の設計変更をなし得ることは勿論で
ある。構成要素500/600上の種々のリソースの数は、図示ならびに記述さ
れた実施例とは異なった数とすることができる。
Claims (43)
- CDR信号を受信し、処理する装置であって、
該装置は、
PLD回路と、
該CDR信号を受信するように構成されている第1の入力回路であって、該CDR信号は、データ情報とシリアルデータストリームに埋め込まれたクロック信号とを含む、第1の入力回路と、
プログラム可能なスケールファクタを受信するように構成されている回路と、
基準クロック信号を受信するように構成されている第2の入力回路であって、該基準クロック信号は、該プログラム可能なスケールファクタによって該埋め込まれたクロック信号の周波数に関連付けられた周波数を有する、第2の入力回路と、
該PLD回路によって少なくとも部分的に制御される処理回路であって、該基準クロック信号を用いて該CDR信号からデータ情報を復元するように構成されている処理回路と
を備えている、装置。 - 前記PLD回路、前記第1の入力回路、前記第2の入力回路および前記処理回路のすべてが、単一の集積回路デバイスに集積されている、請求項1に記載の装置。
- 前記第1の入力回路は、位相同期ループ回路を備えている、請求項1に記載の装置。
- 前記位相同期ループ回路は、動作パラメータに対してプログラム可能である、請求項3に記載の装置。
- 前記位相同期ループ回路は、プログラム可能なパワーダウン信号に応答して、パワーダウンするように構成されている、請求項3に記載の装置。
- 前記第2の入力回路は、位相同期ループ回路を備えている、請求項1に記載の装置。
- 前記位相同期ループ回路は、動作パラメータに対してプログラム可能である、請求項6に記載の装置。
- 前記位相同期ループ回路は、プログラム可能なパワーダウン信号に応答して、パワーダ
ウンするように構成されている、請求項6に記載の装置。 - 前記第1の入力回路は、
前記位相同期ループの出力信号を受信し、前記CDR信号と同期する復元されたクロック信号を生成するように構成されている更なる位相同期ループ回路を備えている、請求項6に記載の装置。 - 前記更なる位相同期ループ回路は、前記位相同期ループ回路の出力信号の位相を調整することにより、前記復元されたクロック信号を生成するようにさらに構成されている、請求項9に記載の装置。
- 前記処理回路は、前記データ情報をシリアル形式からパラレル形式に変換するように構成されているデシリアライザ回路を備えている、請求項1に記載の装置。
- 前記デシリアライザ回路は、動作パラメータに対してプログラム可能である、請求項11に記載の装置。
- 前記デシリアライザ回路は、前記PLD回路によって選択的に生成されたリセット信号に応答してリセットするようにさらに構成されている、請求項11に記載の装置。
- 前記処理回路は、
基準クロック信号に関連付けられたクロックレジームと、異なるクロックレジームとの間において前記データ情報をバッファリングするように構成されているバッファ回路を備えている、請求項1に記載の装置。 - 前記バッファ回路は、前記PLD回路によって選択的に生成されたリセット信号に応答してリセットするようにさらに構成されている、請求項14に記載の装置。
- 前記第1の入力回路、前記第2の入力回路および前記処理回路のうちの少なくとも1つは、該少なくとも1つの回路の動作状態を示す状態監視信号を前記PLD回路に印加するように構成されている、請求項1に記載の装置。
- 前記第1の入力回路、前記第2の入力回路および前記処理回路のうちの少なくとも1つは、前記PLD回路によって選択的に生成されたリセット信号によってリセットされる構成要素を含む、請求項1に記載の装置。
- 前記第1の入力回路は、代替的な使用のために非CDRデータ信号を受信するようにさらに構成されており、前記第2の入力回路は、代替的な使用のために該非CDRデータ信号と同期した非CDRクロック信号を受信するようにさらに構成されおり、前記処理回路は、代替的な使用のために該非CDRクロック信号を用いて該非CDRデータ信号から前記データ情報を導出するようにさらに構成されている、請求項1に記載の装置。
- 前記非CDRデータ信号は、LVDS信号である、請求項18に記載の装置。
- 前記PLD回路から更なるデータ情報を受信し、前記基準クロック信号を用いて前記装置によって出力される更なるCDR信号として該更なるデータ情報を符号化するように構成されている出力回路をさらに備えている、請求項1に記載の装置。
- 前記CDR信号として前記更なるCDR信号を選択的に用いるように構成されているループバック回路をさらに備えている、請求項20に記載の装置。
- 前記ループバック回路は、前記PLD回路からの信号によって制御され得るように構成されている、請求項21に記載の装置。
- 前記更なるCDR信号の代わりに、前記装置によって出力される前記CDR信号を選択的にルーティングするように構成されているループバック回路をさらに備えている、請求項20に記載の装置。
- 前記ループバック回路は、前記PLD回路からの信号によって制御され得るように構成されている、請求項23に記載の装置。
- 前記ループバック回路は、前記PLD回路によって選択的に制御されるようにさらに構成されている、請求項21に記載の装置。
- 複数のCDR信号を受信し、処理する装置であって、該複数のCDR信号のそれぞれは、データ情報とクロック情報とを含み、
該装置は、
基準クロック信号とプログラム可能なスケールファクタとから複数の候補復元クロック信号を生成する第1の回路であって、該複数の候補復元クロック信号は、互いに相対的にシフトされている位相を有する、第1の回路と、
複数の第2の回路と
を備えており、
該複数の第2の回路のそれぞれは、該複数のCDR信号のそれぞれを受信し、複数の候補基準クロック信号を用いて該第2の回路によって受信された該CDR信号から該クロック情報を復元する、装置。 - 前記複数のCDR信号のすべてのクロック情報は、所定の共通の周波数を有する、請求項26に記載の装置。
- 前記基準クロック信号は、前記所定の共通の周波数に対して所定の関係を有する周波数を有する、請求項27に記載の装置。
- 前記第1の回路は、位相同期ループ回路を備えている、請求項28に記載の装置。
- 前記複数の第2の回路のそれぞれは、
該第2の回路によって受信された前記CDR信号における前記クロック情報に位相が近い、前記複数の候補復元クロック信号のうちの少なくとも1つを選択する選択回路を備えている、請求項28に記載の装置。 - 前記複数の第2の回路のそれぞれは、
該第2の回路によって受信された前記CDR信号における前記クロック情報に位相が最も近い、前記複数の候補復元クロック信号のうちの1つを選択する選択回路を備えている、請求項28に記載の装置。 - CDR信号を受信し、処理する装置であって、
該装置は、
該CDR信号を受信するように動作可能な第1の入力回路であって、該CDR信号は、データ情報とシリアルデータストリームに埋め込まれたクロック信号とを含む、第1の入力回路と、
基準クロック信号を受信するように動作可能な第2の入力回路であって、該基準クロック信号は、該埋め込まれたクロック信号の周波数に関連付けられた周波数を有する、第2の入力回路と、
プログラム可能なスケールファクタを受信するように構成されている回路と、
該基準クロック信号と該プログラム可能なスケールファクタとを用いて、該埋め込まれたクロック信号の周波数と等しい周波数を有する復元クロック信号を生成するように動作可能な位相同期ループ回路と、
該復元クロック信号を用いて該CDR信号から該データ情報を復元するように動作可能な処理回路と
を備えている、装置。 - 前記第1の入力回路、前記第2の入力回路、前記位相同期ループ回路および前記処理回路のすべてが、PLD回路を備えている単一の集積回路デバイスに集積されている、請求項32に記載の装置。
- 前記位相同期ループ回路は、動作パラメータに対してプログラム可能である、請求項32に記載の装置。
- 前記位相同期ループ回路は、該位相同期ループ回路の出力信号の位相を調整することにより、前記復元クロック信号を生成するようにさらに動作可能である、請求項32に記載の装置。
- 前記処理回路は、
前記データ情報をシリアル形式からパラレル形式に変換するように動作可能なデシリアライザ回路を備えている、請求項32に記載の装置。 - 出力回路をさらに備えており、該出力回路は、更なるデータ情報を受信し、前記基準クロック信号を用いて前記装置によって出力される更なるCDR信号として該更なるデータ情報を符号化するように動作可能である、請求項32に記載の装置。
- 前記CDR信号として前記更なるCDR信号を選択的に用いるように動作可能なループバック回路とをさらに備えている、請求項37に記載の装置。
- 前記更なるCDR信号の代わりに、前記装置によって出力される前記CDR信号を選択的にルーティングするように動作可能なループバック回路をさらに備えている、請求項37に記載の装置。
- CDR信号を生成し、送信する装置であって、
該装置は、
基準クロック信号を受信するように動作可能な第1の入力回路と、
データ情報信号を受信するように動作可能な第2の入力回路と、
プログラム可能なスケールファクタを受信するように構成されている第3の入力回路と、
該基準クロック信号と該プログラム可能なスケールファクタとを用いて、埋め込まれたクロック信号を生成するように動作可能な位相同期ループ回路と、
該データ情報に関連付けられたクロックレジームと、該埋め込まれたクロック信号に関連付けられたクロックレジームとの間において前記データ情報をバッファリングするように動作可能なバッファ回路であって、2つのクロックレジームは、異なる周波数を有する、バッファ回路と、
該埋め込まれたクロック信号を用いて該データ情報信号から該CDR信号を生成するように動作可能な出力回路と
を備えている、装置。 - 前記第1の入力回路、前記第2の入力回路、前記位相同期ループ回路、前記バッファ回路および前記出力回路のすべてが、PLD回路を備えている単一の集積回路デバイスに集積されている、請求項40に記載の装置。
- 前記位相同期ループ回路は、動作パラメータに対してプログラム可能である、請求項40に記載の装置。
- 前記出力回路は、
前記データ情報をパラレル形式からシリアル形式に変換するように動作可能なシリアライザ回路を備えている、請求項40に記載の装置。
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