JPH114218A - ビット再生回路 - Google Patents
ビット再生回路Info
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- JPH114218A JPH114218A JP9153854A JP15385497A JPH114218A JP H114218 A JPH114218 A JP H114218A JP 9153854 A JP9153854 A JP 9153854A JP 15385497 A JP15385497 A JP 15385497A JP H114218 A JPH114218 A JP H114218A
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- JP
- Japan
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- circuit
- change point
- clock
- phase difference
- phase
- Prior art date
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 回路の小型化が困難であった。
【解決手段】 ビット再生回路を、基準クロックを基準
に、位相を異にする複数の検出クロックを発生する多相
クロック発生回路と、位相を異にする複数の検出クロッ
クによって、受信信号の立ち上がり立ち下がり変化点を
多相検出することにより複数の変化点情報を得、当該複
数の変化点情報を基準クロックに同期したタイミングで
一斉に出力する変化点検出回路と、一斉に出力される複
数の変化点情報を基に、受信信号と基準クロック間に存
在する位相差を、基準クロックの毎クロック毎判定する
位相差判定回路と、変化点検出回路から一斉に入力され
る複数の変化点情報のうち、位相差判定回路の判定結果
に対応する検出クロックの変化点情報を、基準クロック
の毎クロック毎選択し、原ビット列の立ち上がり立ち下
がり変化点を与えるビット列再生回路とによって構成す
る。
に、位相を異にする複数の検出クロックを発生する多相
クロック発生回路と、位相を異にする複数の検出クロッ
クによって、受信信号の立ち上がり立ち下がり変化点を
多相検出することにより複数の変化点情報を得、当該複
数の変化点情報を基準クロックに同期したタイミングで
一斉に出力する変化点検出回路と、一斉に出力される複
数の変化点情報を基に、受信信号と基準クロック間に存
在する位相差を、基準クロックの毎クロック毎判定する
位相差判定回路と、変化点検出回路から一斉に入力され
る複数の変化点情報のうち、位相差判定回路の判定結果
に対応する検出クロックの変化点情報を、基準クロック
の毎クロック毎選択し、原ビット列の立ち上がり立ち下
がり変化点を与えるビット列再生回路とによって構成す
る。
Description
【0001】
【発明の属する技術分野】本発明は、ビット再生回路に
関し、例えば、ディジタル伝送装置における受信部のビ
ット再生回路に適用し得るものである。
関し、例えば、ディジタル伝送装置における受信部のビ
ット再生回路に適用し得るものである。
【0002】
【従来の技術】従来、ディジタル伝送装置の受信部にお
いては、図2に示す構成のビット再生回路が、受信信号
からビット列を再生する回路として一般に用いられてい
る。
いては、図2に示す構成のビット再生回路が、受信信号
からビット列を再生する回路として一般に用いられてい
る。
【0003】ここで、タイミング抽出回路1は、PLL
回路によって、受信信号に同期したタイミングを抽出す
る回路である。また、ビット識別回路2は、Dタイプ・
フリップフロップに、前述のタイミング抽出回路1で抽
出されたタイミングを与え、受信信号の「0」/「1」
を判定する回路である。
回路によって、受信信号に同期したタイミングを抽出す
る回路である。また、ビット識別回路2は、Dタイプ・
フリップフロップに、前述のタイミング抽出回路1で抽
出されたタイミングを与え、受信信号の「0」/「1」
を判定する回路である。
【0004】
【発明が解決しようとする課題】ところが、図2に示し
た構成のビット再生回路には、以下に説明するような課
題があり、その解決が望まれている。ここでは、ディジ
タル加入者網の加入者間多重方式に時分割多重アクセス
方式(以下、TDMA(Time Division MultipleAccess
)方式という。)を適用する場合のシステムを例に、
ビット再生回路に存在する課題を説明する。
た構成のビット再生回路には、以下に説明するような課
題があり、その解決が望まれている。ここでは、ディジ
タル加入者網の加入者間多重方式に時分割多重アクセス
方式(以下、TDMA(Time Division MultipleAccess
)方式という。)を適用する場合のシステムを例に、
ビット再生回路に存在する課題を説明する。
【0005】一般に、加入者網を構築するには、いかに
安くシステムを提供できるかが重要となる。特に、光フ
ァイバを伝送路に用いる場合には、伝送特性がメタルケ
ーブルに比べ優れる反面、どうしても設備価格が高価に
なる欠点があるので、いかに多くの加入者を1本の光フ
ァイバに収容し、1加入者あたりの伝送路コストを低減
させるかが重要となる。
安くシステムを提供できるかが重要となる。特に、光フ
ァイバを伝送路に用いる場合には、伝送特性がメタルケ
ーブルに比べ優れる反面、どうしても設備価格が高価に
なる欠点があるので、いかに多くの加入者を1本の光フ
ァイバに収容し、1加入者あたりの伝送路コストを低減
させるかが重要となる。
【0006】そこで、図3に示すように、加入者間多重
方式として、TDMA多重方式を適用することが行われ
ている。以下、この多重方式を説明する。
方式として、TDMA多重方式を適用することが行われ
ている。以下、この多重方式を説明する。
【0007】各加入者宅に配置された光加入者線終端装
置(以下、ONU(Optical Network Unit)という。)
からは、それぞれ所定のタイミングで、バースト状の送
信信号S1〜Snが出力される。
置(以下、ONU(Optical Network Unit)という。)
からは、それぞれ所定のタイミングで、バースト状の送
信信号S1〜Snが出力される。
【0008】これら送信信号S1〜Snは、伝送路上に
設けられた光分岐/結合器(以下、SC(Star Couple
r)という。)において単純に多重された後、1本の光
ファイバを介して光加入者線端局装置(以下、SLT
(Subscriber Line Terminal )という。)内の光加入
者線終端盤(以下、OSUという。)に入力される。
設けられた光分岐/結合器(以下、SC(Star Couple
r)という。)において単純に多重された後、1本の光
ファイバを介して光加入者線端局装置(以下、SLT
(Subscriber Line Terminal )という。)内の光加入
者線終端盤(以下、OSUという。)に入力される。
【0009】ところで、通常、各ONUとSC間の距離
は、各ONUの設置条件に応じて異なる。このため、S
C−SLT(OSU)を接続する光ファイバ上におけ
る、各送信信号S1〜Snの送信周波数とOSUの送信
周波数とは同期していても、OSU入力点における各送
信信号S1〜Sn(バースト信号)の位相は、伝送距離
の違いの影響(伝送遅延時間の違いの影響)を受け、そ
れぞれ異なってしまう。
は、各ONUの設置条件に応じて異なる。このため、S
C−SLT(OSU)を接続する光ファイバ上におけ
る、各送信信号S1〜Snの送信周波数とOSUの送信
周波数とは同期していても、OSU入力点における各送
信信号S1〜Sn(バースト信号)の位相は、伝送距離
の違いの影響(伝送遅延時間の違いの影響)を受け、そ
れぞれ異なってしまう。
【0010】従って、これら各送信信号S1〜Snを、
何らの手当もせずに、そのままビット再生回路(図2)
に入力しそのビット列の再生しようとすると、位相差の
影響により再生ビット列に誤りが発生してしまう。
何らの手当もせずに、そのままビット再生回路(図2)
に入力しそのビット列の再生しようとすると、位相差の
影響により再生ビット列に誤りが発生してしまう。
【0011】そこで、かかる伝送形態の通信システムの
場合には、各送信データの先頭部分に、「10」の交番
パターン(図3において、「PA」で示す。)を2バイ
ト分付加しておき、交番パターンが受信されている間
に、タイミング抽出回路1の出力を各送信信号(バース
ト信号)の位相に追従させた上で、ビットの識別処理を
開始できるようにしている。
場合には、各送信データの先頭部分に、「10」の交番
パターン(図3において、「PA」で示す。)を2バイ
ト分付加しておき、交番パターンが受信されている間
に、タイミング抽出回路1の出力を各送信信号(バース
ト信号)の位相に追従させた上で、ビットの識別処理を
開始できるようにしている。
【0012】しかしながら、このような場合でも、タイ
ミング抽出回路1は(すなわち、PLL回路では)、送
信信号(バースト信号)と電圧制御型発振器(以下、V
COという。)の出力との位相差を位相比較器で比較
し、位相差がなくなるようにVCOの発信周波数を変化
させるといった制御を、わずか2バイトの交番パターン
が入力されている間に実現しなければならないため、時
間的に安定でありながら、かつ、応答速度が高速である
VCOを用いることが必要となる。
ミング抽出回路1は(すなわち、PLL回路では)、送
信信号(バースト信号)と電圧制御型発振器(以下、V
COという。)の出力との位相差を位相比較器で比較
し、位相差がなくなるようにVCOの発信周波数を変化
させるといった制御を、わずか2バイトの交番パターン
が入力されている間に実現しなければならないため、時
間的に安定でありながら、かつ、応答速度が高速である
VCOを用いることが必要となる。
【0013】ところが、このように時間的に安定である
ということと、応答速度が高速であるということとは相
反する条件であり、両方を兼ね備えたVCOの実現は困
難である。このため、ビット再生回路としても、未だ、
十分なものが存在しない。また、PLL回路はLSI化
に向かないので、ビット再生回路の小型化を図る上でも
障害となっている。
ということと、応答速度が高速であるということとは相
反する条件であり、両方を兼ね備えたVCOの実現は困
難である。このため、ビット再生回路としても、未だ、
十分なものが存在しない。また、PLL回路はLSI化
に向かないので、ビット再生回路の小型化を図る上でも
障害となっている。
【0014】
【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、伝送路を介して受信された受信
信号より、原ビット列を再生し出力するビット再生回路
において、以下の手段を設けるようにする。
め、本発明においては、伝送路を介して受信された受信
信号より、原ビット列を再生し出力するビット再生回路
において、以下の手段を設けるようにする。
【0015】すなわち、(1) 基準クロックを基準に、位
相を異にする複数の検出クロックを発生する多相クロッ
ク発生回路と、(2) 位相を異にする複数の検出クロック
によって、受信信号の立ち上がり立ち下がり変化点を多
相検出することにより複数の変化点情報を得、当該複数
の変化点情報を基準クロックに同期したタイミングで一
斉に出力する変化点検出回路と、(3) 一斉に出力される
複数の変化点情報を基に、受信信号と基準クロック間に
存在する位相差を、基準クロックの毎クロック毎判定す
る位相差判定回路と、(4) 変化点検出回路から一斉に入
力される複数の変化点情報のうち、位相差判定回路の判
定結果に対応する検出クロックの変化点情報を、基準ク
ロックの毎クロック毎選択し、原ビット列の立ち上がり
立ち下がり変化点を与えるビット列再生回路とを設ける
ようにする。
相を異にする複数の検出クロックを発生する多相クロッ
ク発生回路と、(2) 位相を異にする複数の検出クロック
によって、受信信号の立ち上がり立ち下がり変化点を多
相検出することにより複数の変化点情報を得、当該複数
の変化点情報を基準クロックに同期したタイミングで一
斉に出力する変化点検出回路と、(3) 一斉に出力される
複数の変化点情報を基に、受信信号と基準クロック間に
存在する位相差を、基準クロックの毎クロック毎判定す
る位相差判定回路と、(4) 変化点検出回路から一斉に入
力される複数の変化点情報のうち、位相差判定回路の判
定結果に対応する検出クロックの変化点情報を、基準ク
ロックの毎クロック毎選択し、原ビット列の立ち上がり
立ち下がり変化点を与えるビット列再生回路とを設ける
ようにする。
【0016】このビット再生回路においては、位相を異
にする複数の検出クロックによって多相検出するので、
検出すべき立ち上がり立ち下がり変化点の位相が位相変
動のためにずれている場合でも、これら複数の検出クロ
ックのいずれかによってその存在を検出できる。
にする複数の検出クロックによって多相検出するので、
検出すべき立ち上がり立ち下がり変化点の位相が位相変
動のためにずれている場合でも、これら複数の検出クロ
ックのいずれかによってその存在を検出できる。
【0017】そして、これら複数の検出クロックについ
て得られる複数の変化点情報を基に、受信信号と基準ク
ロック間に存在する位相差を判定し、位相差に相当する
検出クロックにて検出された変化点情報を選択すること
にすれば、基準クロックに同期したタイミングで立ち上
がり立ち下がり変化点を有する位相変動の取り除かれた
原ビット列が再生されることになる。
て得られる複数の変化点情報を基に、受信信号と基準ク
ロック間に存在する位相差を判定し、位相差に相当する
検出クロックにて検出された変化点情報を選択すること
にすれば、基準クロックに同期したタイミングで立ち上
がり立ち下がり変化点を有する位相変動の取り除かれた
原ビット列が再生されることになる。
【0018】
(A)基本形態 まず、本形態に係るビット再生回路の基本形態について
説明する。なお、以下の説明では、当該ビット再生回路
が適用される通信システムにおいては網同期がとれてお
り、受信信号及び送信クロック間における位相同期が保
証されているものとする。
説明する。なお、以下の説明では、当該ビット再生回路
が適用される通信システムにおいては網同期がとれてお
り、受信信号及び送信クロック間における位相同期が保
証されているものとする。
【0019】(A−1)基本形態の構成 このビット再生回路は、受信信号の立ち上がり/立ち下
がり変化点を多相クロックで検出したものを、送信クロ
ック(基準クロック)の動作タイミングで判定すること
により、受信信号及び送信クロック(基準クロック)間
に存在する各時点毎の位相差を求めた後、当該位相差に
相当する時間だけ遅延した受信信号を各時点毎に選択し
てその変化点を検出しビット列を再生するもので、次の
構成からなる。
がり変化点を多相クロックで検出したものを、送信クロ
ック(基準クロック)の動作タイミングで判定すること
により、受信信号及び送信クロック(基準クロック)間
に存在する各時点毎の位相差を求めた後、当該位相差に
相当する時間だけ遅延した受信信号を各時点毎に選択し
てその変化点を検出しビット列を再生するもので、次の
構成からなる。
【0020】図1に、本形態に係るビット再生回路の概
略構成を示す。ビット再生回路は、多相クロック生成回
路11、変化点検出回路12、位相差判定回路13及び
ビット列再生回路14の4つの機能ブロックを有してな
る。
略構成を示す。ビット再生回路は、多相クロック生成回
路11、変化点検出回路12、位相差判定回路13及び
ビット列再生回路14の4つの機能ブロックを有してな
る。
【0021】ここで、多相クロック生成回路11は、遅
延素子の段数の違いに基づいて、基準クロックから位相
を異にする複数のクロック(図1の場合には、clk0
〜n−1のn個のクロック)を生成する回路である。な
お、クロックclk0は、基準クロックと同位相のクロ
ックである。
延素子の段数の違いに基づいて、基準クロックから位相
を異にする複数のクロック(図1の場合には、clk0
〜n−1のn個のクロック)を生成する回路である。な
お、クロックclk0は、基準クロックと同位相のクロ
ックである。
【0022】変化点検出回路12は、これら位相を異に
する複数のクロックを用いて受信信号に位相差(遅延時
間)を与え、遅延時間を異にする複数の受信信号を得る
と共に、かかる複数の受信信号から各時点における変化
点情報を検出する回路である。なお、この変化点検出回
路12は、内部に遅延回路を有しており、連続する複数
時点についてそれぞれ検出された変化点情報の組を、複
数組同時に出力する。
する複数のクロックを用いて受信信号に位相差(遅延時
間)を与え、遅延時間を異にする複数の受信信号を得る
と共に、かかる複数の受信信号から各時点における変化
点情報を検出する回路である。なお、この変化点検出回
路12は、内部に遅延回路を有しており、連続する複数
時点についてそれぞれ検出された変化点情報の組を、複
数組同時に出力する。
【0023】位相差判定回路13は、複数のクロックそ
れぞれについて得られた変化点情報を入力し、それらを
基に、受信信号と基準クロックとの位相差を判定する回
路である。なお、この位相判定回路13は、複数組ある
変化点情報のうち、現時点の変化点の位相を中心にした
一定位相範囲内で、受信信号と基準クロックとの位相差
を判定し、判定結果をビット列再生回路14に出力す
る。
れぞれについて得られた変化点情報を入力し、それらを
基に、受信信号と基準クロックとの位相差を判定する回
路である。なお、この位相判定回路13は、複数組ある
変化点情報のうち、現時点の変化点の位相を中心にした
一定位相範囲内で、受信信号と基準クロックとの位相差
を判定し、判定結果をビット列再生回路14に出力す
る。
【0024】ビット列再生回路14は、判定された位相
差に基づいて、入力される複数組の変化点情報のうち受
信信号と基準クロックとの位相差が最も少ない受信信号
から得られたものを選択し、当該変化点情報からビット
列を再生する回路である。ここでは、JKフリップフロ
ップを用いて構成する。
差に基づいて、入力される複数組の変化点情報のうち受
信信号と基準クロックとの位相差が最も少ない受信信号
から得られたものを選択し、当該変化点情報からビット
列を再生する回路である。ここでは、JKフリップフロ
ップを用いて構成する。
【0025】なお、これら回路のうち、多相クロックが
用いられるのは変化点検出回路12の入力部分だけであ
り、その他の回路部分については、全て同一の基準クロ
ックが用いられる。
用いられるのは変化点検出回路12の入力部分だけであ
り、その他の回路部分については、全て同一の基準クロ
ックが用いられる。
【0026】(A−2)変化点検出回路の動作 (A−2−1)検出位相の判定 変化点検出回路12は、変化点位置の検出に、多相クロ
ックによる受信信号のサンプリング結果を用いる。ここ
では、多相クロックが3相クロックであるものとし、3
相クロックの立ち上がり変化点を基準に検出された入力
信号の変化点位置を、以下、検出位相と呼ぶことにす
る。
ックによる受信信号のサンプリング結果を用いる。ここ
では、多相クロックが3相クロックであるものとし、3
相クロックの立ち上がり変化点を基準に検出された入力
信号の変化点位置を、以下、検出位相と呼ぶことにす
る。
【0027】なおここでは、clk0の立ち上がり変化
点からclk1の立ち上がり変化点までを検出位相A、
clk1の立ち上がり変化点からclk2の立ち上がり
変化点までを検出位相B、clk2の立ち上がり変化点
からclk0の立ち上がり変化点までを検出位相Cとす
る(図4)。
点からclk1の立ち上がり変化点までを検出位相A、
clk1の立ち上がり変化点からclk2の立ち上がり
変化点までを検出位相B、clk2の立ち上がり変化点
からclk0の立ち上がり変化点までを検出位相Cとす
る(図4)。
【0028】因みに、時点nにおける検出位相A、B、
Cを、それぞれ、An、Bn、Cnで表す。
Cを、それぞれ、An、Bn、Cnで表す。
【0029】(A−2−2)変化点の検出 以上のように、変化点検出回路12は、3相クロックに
よってサンプリングされた3種類のサンプリング結果を
用いることにより、1クロックのうちどの位相(A、
B、C)に、受信入力信号に変化点位置があるかを特定
するが、これに限らず、変化点における変化の向き(立
ち上がり変化点U/立ち下がり変化点D)を識別し、基
準クロックのタイミングで出力する。
よってサンプリングされた3種類のサンプリング結果を
用いることにより、1クロックのうちどの位相(A、
B、C)に、受信入力信号に変化点位置があるかを特定
するが、これに限らず、変化点における変化の向き(立
ち上がり変化点U/立ち下がり変化点D)を識別し、基
準クロックのタイミングで出力する。
【0030】例えば、時点nにおける変化点が検出位相
Aに位置し、かつ、その変化方向が立ち上がりであれ
ば、AnUのみ「1」レベルの出力とする。このとき、
他の検出位相AnD、BnU、BnD、CnU、CnD
については「0」レベルの出力となる。図5に、各検出
位相と基準クロックに同期した変化点検出情報の関係を
示す。
Aに位置し、かつ、その変化方向が立ち上がりであれ
ば、AnUのみ「1」レベルの出力とする。このとき、
他の検出位相AnD、BnU、BnD、CnU、CnD
については「0」レベルの出力となる。図5に、各検出
位相と基準クロックに同期した変化点検出情報の関係を
示す。
【0031】なお、詳細は後述するが、ビット列再生時
における誤りを避けるため、この変化点検出回路12
は、時間的に連続する3クロックのそれぞれについて求
めた3組の変化点検出情報を同一タイミングで後段回路
に出力する。次項において、この点を説明する。
における誤りを避けるため、この変化点検出回路12
は、時間的に連続する3クロックのそれぞれについて求
めた3組の変化点検出情報を同一タイミングで後段回路
に出力する。次項において、この点を説明する。
【0032】(A−3)位相差判定回路及びビット列再
生回路の動作 (A−3−1)再生方式1 まず、位相変動を含まない受信信号aを例に、位相差判
定回路13及びビット列再生回路14の最も基本的な再
生動作を示す(図6)。
生回路の動作 (A−3−1)再生方式1 まず、位相変動を含まない受信信号aを例に、位相差判
定回路13及びビット列再生回路14の最も基本的な再
生動作を示す(図6)。
【0033】位相変動を含まない図6(B)の受信信号
aの場合、その立ち上がり/立ち下がり変化点は、常
に、検出位相Bに位置する(図6(C))。このため、
変化点検出回路12からは、変化点検出情報(検出位相
及び変化方向)としてBnU又はBnDのいずれかのみ
が出力されることになる(図6(D))。なお、その他
の変化点検出情報(AU、AD、CU、CD)は、常
に、「0」レベルである(図6(E))。
aの場合、その立ち上がり/立ち下がり変化点は、常
に、検出位相Bに位置する(図6(C))。このため、
変化点検出回路12からは、変化点検出情報(検出位相
及び変化方向)としてBnU又はBnDのいずれかのみ
が出力されることになる(図6(D))。なお、その他
の変化点検出情報(AU、AD、CU、CD)は、常
に、「0」レベルである(図6(E))。
【0034】この場合には、JKフリップフロップのJ
入力端子に変化点検出信号BnUを入力し、K入力端子
に変化点検出情報BnDを入力すれば、再生ビット列を
得ることができる。
入力端子に変化点検出信号BnUを入力し、K入力端子
に変化点検出情報BnDを入力すれば、再生ビット列を
得ることができる。
【0035】(A−3−2)再生方式2 次に、位相変動を含む入力信号bを例に、位相差判定回
路13及びビット列再生回路14の再生動作を示す(図
7)。
路13及びビット列再生回路14の再生動作を示す(図
7)。
【0036】この入力信号bは、基準クロック(clk
0)の立ち上がり変化点付近に変化点を有する場合の例
である。この場合、変化点検出回路12が出力する変化
点情報の検出位相は、変化点毎にCn−1又はAnのい
ずれかとなる(図7(C))。なお、その他の変化点検
出情報(AU、BU、BD、CD)は、常に、「0」レ
ベルである(図7(E))。
0)の立ち上がり変化点付近に変化点を有する場合の例
である。この場合、変化点検出回路12が出力する変化
点情報の検出位相は、変化点毎にCn−1又はAnのい
ずれかとなる(図7(C))。なお、その他の変化点検
出情報(AU、BU、BD、CD)は、常に、「0」レ
ベルである(図7(E))。
【0037】ところが、この場合には、JKフリップフ
ロップのJ入力端子に変化点検出信号AnUを入力し、
K入力端子に変化点検出情報AnDを入力すると、2つ
の検出位相(Cn−1とAn)が同じタイミングで出力
されるため、再生信号に誤りが生じてしまう。
ロップのJ入力端子に変化点検出信号AnUを入力し、
K入力端子に変化点検出情報AnDを入力すると、2つ
の検出位相(Cn−1とAn)が同じタイミングで出力
されるため、再生信号に誤りが生じてしまう。
【0038】(A−3−3)再生方式3 そこで、本形態に係る位相差判定回路13及びビット列
再生回路14では、かかる事態を避けるため、次の2点
を特徴とする再生方式を採用する。なお、図8は、この
再生方式を表したものである。
再生回路14では、かかる事態を避けるため、次の2点
を特徴とする再生方式を採用する。なお、図8は、この
再生方式を表したものである。
【0039】まず、第1に、この再生方法3は、各時点
において得られた変化点検出情報に遅延を与えることに
より、同一タイミングに、3基準クロック長(すなわ
ち、9検出位相(An−2、Bn−2、Cn−2、An
−1、Bn−1、Cn−1、An、Bn、Cn)の18
状態)分の検出位相を出力する。なお、再生方式1及び
2では、変化点検出回路12から同一タイミングに出力
される検出位相は、1基準クロック長(すなわち、3検
出位相(An、Bn、Cn)の6状態)であった。
において得られた変化点検出情報に遅延を与えることに
より、同一タイミングに、3基準クロック長(すなわ
ち、9検出位相(An−2、Bn−2、Cn−2、An
−1、Bn−1、Cn−1、An、Bn、Cn)の18
状態)分の検出位相を出力する。なお、再生方式1及び
2では、変化点検出回路12から同一タイミングに出力
される検出位相は、1基準クロック長(すなわち、3検
出位相(An、Bn、Cn)の6状態)であった。
【0040】第2に、この再生方法3は、これら3基準
クロック長の変化点検出情報の中から1基準クロック長
の検出位相の候補(検出時点を異にする隣接位相も含
む)を選択し、その候補の中の変化点検出情報からビッ
ト列を再生する。
クロック長の変化点検出情報の中から1基準クロック長
の検出位相の候補(検出時点を異にする隣接位相も含
む)を選択し、その候補の中の変化点検出情報からビッ
ト列を再生する。
【0041】ここで、検出位相候補の選択は、次のよう
に行う。まず、初期状態として9位相のうち中央のA
n、Bn、Cnを選択する。そして、次の時点からは、
現時点において変化点が存在した検出位相とその前後の
検出位相(例えば、変化点が検出位相Cnに存在した場
合、Cn+1を中心とした3位相(Bn+1、Cn+
1、An+2))を、次の変化点が含まれる可能性を有
する候補とする。
に行う。まず、初期状態として9位相のうち中央のA
n、Bn、Cnを選択する。そして、次の時点からは、
現時点において変化点が存在した検出位相とその前後の
検出位相(例えば、変化点が検出位相Cnに存在した場
合、Cn+1を中心とした3位相(Bn+1、Cn+
1、An+2))を、次の変化点が含まれる可能性を有
する候補とする。
【0042】このように、現時点の検出位相を中心に隣
合う3位相の範囲内に現れる変化点のみを有効にするこ
とにより、再生方式2では同時に有効とされていた2検
出位相を有効に排除できことになる。これは、少なくと
も一方の検出位相は、中心位相に対して2位相以上離れ
るためである。
合う3位相の範囲内に現れる変化点のみを有効にするこ
とにより、再生方式2では同時に有効とされていた2検
出位相を有効に排除できことになる。これは、少なくと
も一方の検出位相は、中心位相に対して2位相以上離れ
るためである。
【0043】仮に、この候補の中に変化点がなければ、
JKフリップフロップは同じ値の出力を続け、検出位相
の候補は1基準クロック後に更新する。
JKフリップフロップは同じ値の出力を続け、検出位相
の候補は1基準クロック後に更新する。
【0044】(A−4)当該形態により得られる効果 以上の本形態に係るビット再生回路の動作をまとめる
と、次のようになる。
と、次のようになる。
【0045】まず、受信信号を、位相を異にする複数ク
ロックでサンプリングすることにより複数のサンプリン
グ系列を得た後、これら複数のサンプリング系列それぞ
れから立ち上がり/立ち下がり変化点を検出して各時点
について複数の変化点情報を得る。次に、複数時点のそ
れぞれについて得られるこれら複数の変化点情報を基
に、各時点における受信信号と送信クロック(基準クロ
ック)との位相差を求め、当該位相差に相当する時間だ
け遅延した受信信号の変化点情報を複数時点について得
られた変化点情報の組の中から選択してビット列を再生
する。
ロックでサンプリングすることにより複数のサンプリン
グ系列を得た後、これら複数のサンプリング系列それぞ
れから立ち上がり/立ち下がり変化点を検出して各時点
について複数の変化点情報を得る。次に、複数時点のそ
れぞれについて得られるこれら複数の変化点情報を基
に、各時点における受信信号と送信クロック(基準クロ
ック)との位相差を求め、当該位相差に相当する時間だ
け遅延した受信信号の変化点情報を複数時点について得
られた変化点情報の組の中から選択してビット列を再生
する。
【0046】このように、本形態においては、基準クロ
ックを受信信号の位相変動に追従させるのではなく、基
準クロックを基に位相を異にする複数のクロックを生成
して受信信号をサンプリングし、これら複数のサンプリ
ング系列の中から、受信信号の位相と基準クロックの位
相が最も小さくなるものを各時点毎に選択する手法を採
用したので、理想的な(時間的に安定、かつ、高速応答
である)PLL回路を用いたのと同様の精度の高い再生
動作を実現できる。
ックを受信信号の位相変動に追従させるのではなく、基
準クロックを基に位相を異にする複数のクロックを生成
して受信信号をサンプリングし、これら複数のサンプリ
ング系列の中から、受信信号の位相と基準クロックの位
相が最も小さくなるものを各時点毎に選択する手法を採
用したので、理想的な(時間的に安定、かつ、高速応答
である)PLL回路を用いたのと同様の精度の高い再生
動作を実現できる。
【0047】しかも、PLL回路を必要とせず、同期回
路で構成できるため、装置を一層小型化することができ
る。
路で構成できるため、装置を一層小型化することができ
る。
【0048】(B)実施形態 続いて、上述の基本形態に対して具体例の関係にある、
実施形態に係るビット再生回路の構成を説明する。
実施形態に係るビット再生回路の構成を説明する。
【0049】(B−1)全体構成 図9に、本実施形態に係るビット再生回路の全体構成を
示す。このビット再生回路は、OSU(光加入者線終端
盤)の光モジュールから出力された信号を受信信号(BI
T IN)として入力し、これを基準クロック(clk)に
同期させて出力する回路である。
示す。このビット再生回路は、OSU(光加入者線終端
盤)の光モジュールから出力された信号を受信信号(BI
T IN)として入力し、これを基準クロック(clk)に
同期させて出力する回路である。
【0050】なお、この実施形態の場合には、クリア
(CLR)信号とパワーオンリセット(POR)信号
も、リセット信号として入力される。
(CLR)信号とパワーオンリセット(POR)信号
も、リセット信号として入力される。
【0051】以下、上述の基本形態と一部説明が重複す
るが、本実施形態に係るビット再生回路を構成する各機
能ブロックの機能について説明する。
るが、本実施形態に係るビット再生回路を構成する各機
能ブロックの機能について説明する。
【0052】変化点検出回路12Aは、受信信号(BIT
IN)の立ち上がり変化点と立ち下がり変化点を検出し、
これを基準クロックタイミングの0/1信号に変換する
回路である。ここで、変化点の検出は、多相クロック生
成回路11Aから与えられる3相クロックでサンプリン
グされたサンプル信号列の比較によって行う。
IN)の立ち上がり変化点と立ち下がり変化点を検出し、
これを基準クロックタイミングの0/1信号に変換する
回路である。ここで、変化点の検出は、多相クロック生
成回路11Aから与えられる3相クロックでサンプリン
グされたサンプル信号列の比較によって行う。
【0053】位相差判定回路13Aは、変化点検出回路
12Aの出力から受信信号(各バースト信号)と基準ク
ロックとの位相差を判定し、判定結果を位相差信号(W
1〜W7)として出力する。なお、この7ビットの位相
差信号は、いずれか1つのみが「1」レベル又は全てが
「0」レベルで与えられる信号である。
12Aの出力から受信信号(各バースト信号)と基準ク
ロックとの位相差を判定し、判定結果を位相差信号(W
1〜W7)として出力する。なお、この7ビットの位相
差信号は、いずれか1つのみが「1」レベル又は全てが
「0」レベルで与えられる信号である。
【0054】ビット列生成回路14Aは、位相差信号
(W1〜W7)のうち「1」レベルの位相差信号で特定
される位相に対応する、いずれか1つの変化点検出信号
(立ち上がり変化点検出信号E(1〜9U)、又は、立
ち下がり変化点検出信号E(1〜9D))を選択し、こ
の信号に基づいて、受信信号(バースト信号)の0/1
を判定する。そして、判定結果を、再生受信信号(BIT
OUT )として後段回路へ出力する。
(W1〜W7)のうち「1」レベルの位相差信号で特定
される位相に対応する、いずれか1つの変化点検出信号
(立ち上がり変化点検出信号E(1〜9U)、又は、立
ち下がり変化点検出信号E(1〜9D))を選択し、こ
の信号に基づいて、受信信号(バースト信号)の0/1
を判定する。そして、判定結果を、再生受信信号(BIT
OUT )として後段回路へ出力する。
【0055】なお、このビット再生回路に入力される受
信信号(BIT IN)には、その光モジュールの出力特性の
影響で、一般に、入力レベルが立ち上がるまでの時点に
位相変動が含まれる。しかし、このビット再生回路にお
いて、この位相変動に対処することはできない。
信信号(BIT IN)には、その光モジュールの出力特性の
影響で、一般に、入力レベルが立ち上がるまでの時点に
位相変動が含まれる。しかし、このビット再生回路にお
いて、この位相変動に対処することはできない。
【0056】そこで、このビット再生回路の場合にも、
各バースト信号の再生に先立って光モジュールの立ち上
がり時点を判断し、立ち上がり前の受信信号は無視す
る。すなわち、このビット再生回路は、図10に示すよ
うに、受信信号(BIT IN)のうちプリアンブル部(各バ
ースト信号の先頭に挿入されているビット再生用特定パ
ターン)から「01」の交番が6ビット再生されたと
き、光モジュールの出力が安定したものと判断し、その
後、受信信号の再生を開始するようになっている。
各バースト信号の再生に先立って光モジュールの立ち上
がり時点を判断し、立ち上がり前の受信信号は無視す
る。すなわち、このビット再生回路は、図10に示すよ
うに、受信信号(BIT IN)のうちプリアンブル部(各バ
ースト信号の先頭に挿入されているビット再生用特定パ
ターン)から「01」の交番が6ビット再生されたと
き、光モジュールの出力が安定したものと判断し、その
後、受信信号の再生を開始するようになっている。
【0057】(B−2)各部の構成及び動作 (B−2−1)多相クロック生成回路の構成及び動作 図11に、多相クロック生成回路11Aの内部構成を示
す。多相クロック生成回路11Aは、基準クロック(c
lk)を入力し、1/3ビットずつの位相差を有する3
相のクロック信号(clk0、clk1、clk2)を
生成し出力する(図12)。
す。多相クロック生成回路11Aは、基準クロック(c
lk)を入力し、1/3ビットずつの位相差を有する3
相のクロック信号(clk0、clk1、clk2)を
生成し出力する(図12)。
【0058】なお、この多相クロック生成回路11Aで
は、同じ値のディレイラインを直列に繋いでclk2を
生成している。これは、一般に、ディレイラインの値に
は誤差が見込まれるためであり、この接続構成をとるこ
とにより、clk0とclk1との間にclk2が入る
のを防いでいる。
は、同じ値のディレイラインを直列に繋いでclk2を
生成している。これは、一般に、ディレイラインの値に
は誤差が見込まれるためであり、この接続構成をとるこ
とにより、clk0とclk1との間にclk2が入る
のを防いでいる。
【0059】(B−2−2)変化点検出回路の構成及び
動作 図13に、変化点検出回路12Aの内部構成を示し、そ
の動作例を図14に示す。
動作 図13に、変化点検出回路12Aの内部構成を示し、そ
の動作例を図14に示す。
【0060】図13に示すように、この変化点検出回路
12Aは、受信信号を3相クロックでサンプリングする
サンプリング回路部(DFF11〜DFF33)と、サ
ンプリング結果を数クロック分保持するため遅延回路部
(clk0が入力される4段12個のDFFからなる回
路部)と、隣接するサンプリング信号同士を比較して変
化点及び変化方向を特定するための比較回路部(出力端
に接続されている複数のゲート群)の3つの回路部から
構成されている。
12Aは、受信信号を3相クロックでサンプリングする
サンプリング回路部(DFF11〜DFF33)と、サ
ンプリング結果を数クロック分保持するため遅延回路部
(clk0が入力される4段12個のDFFからなる回
路部)と、隣接するサンプリング信号同士を比較して変
化点及び変化方向を特定するための比較回路部(出力端
に接続されている複数のゲート群)の3つの回路部から
構成されている。
【0061】ここで、サンプリング回路部(DFF11
〜33)は、clk0で受信信号をサンプリングする回
路部分と、clk1で受信信号をサンプリングする回路
部分と、clk3で受信信号をサンプリングする回路部
分からなる。
〜33)は、clk0で受信信号をサンプリングする回
路部分と、clk1で受信信号をサンプリングする回路
部分と、clk3で受信信号をサンプリングする回路部
分からなる。
【0062】DFF11〜DFF13が、基準クロック
と同位相のclk0で受信信号をサンプリングする回路
部分に、DFF21〜DFF23が、基準クロックから
1/3位相遅れたclk1で受信信号をサンプリングす
る回路部分に、DFF31〜DFF33が、基準クロッ
クから2/3位相遅れたclk2で受信信号をサンプリ
ングする回路部分にそれぞれ対応する。
と同位相のclk0で受信信号をサンプリングする回路
部分に、DFF21〜DFF23が、基準クロックから
1/3位相遅れたclk1で受信信号をサンプリングす
る回路部分に、DFF31〜DFF33が、基準クロッ
クから2/3位相遅れたclk2で受信信号をサンプリ
ングする回路部分にそれぞれ対応する。
【0063】なお、2段目のDフリップフロップDFF
12〜DFF32のうちDFF32にのみclk1がク
ロック入力として与えられ、他のDフリップフロップD
FF12及び22のようにclk0が与えられていない
のは、DFF32の前段に位置するDFF31の動作ク
ロックがclk2であり、当該clk2とclk0とは
1/3位相しかはなれていないためである。
12〜DFF32のうちDFF32にのみclk1がク
ロック入力として与えられ、他のDフリップフロップD
FF12及び22のようにclk0が与えられていない
のは、DFF32の前段に位置するDFF31の動作ク
ロックがclk2であり、当該clk2とclk0とは
1/3位相しかはなれていないためである。
【0064】そもそも、このシステムで用いる基準クロ
ックの周波数は49MHzと非常に高いため、この1/
3位相の違いでDFF31及び32を動作させるのは動
作条件的に厳しい。そこで、本回路例では、このDFF
32の動作クロックにclk1を用いて動作条件を緩和
している。
ックの周波数は49MHzと非常に高いため、この1/
3位相の違いでDFF31及び32を動作させるのは動
作条件的に厳しい。そこで、本回路例では、このDFF
32の動作クロックにclk1を用いて動作条件を緩和
している。
【0065】サンプリング回路部は、かかる動作を経
て、最終段のDFF13〜33からサンプリング時点を
異にする3種類の出力を、clk0のタイミングで出力
する。なお、これ以降の動作タイミングは、基準クロッ
クの動作タイミングと一致する。
て、最終段のDFF13〜33からサンプリング時点を
異にする3種類の出力を、clk0のタイミングで出力
する。なお、これ以降の動作タイミングは、基準クロッ
クの動作タイミングと一致する。
【0066】一方、隣接するサンプリング信号同士を比
較して変化点及び変化方向を特定するための比較回路部
(出力端に接続されている複数のゲート群)は、現タイ
ミングを含めた5クロック分の変化点及び変化方向を得
る回路であり、5つの回路群からなる。
較して変化点及び変化方向を特定するための比較回路部
(出力端に接続されている複数のゲート群)は、現タイ
ミングを含めた5クロック分の変化点及び変化方向を得
る回路であり、5つの回路群からなる。
【0067】図13の場合、30個の出力端のうち上か
ら6個目までの出力端に接続されているゲート群が、現
クロックに対して4クロック前のサンプリング結果につ
いて変化点と変化方向を検出する回路、上から7個目か
ら12個目までの出力端に接続されているゲートが、現
クロックに対して3クロック前のサンプリング結果につ
いて変化点と変化方向を検出する回路、上から13個目
から18個目までの出力端に接続されているゲート群
が、現クロックに対して2クロック前のサンプリング結
果について変化点と変化方向を検出する回路、上から1
9個目から24個目までの出力端に接続されているゲー
ト群が、現クロックに対して1クロック前のサンプリン
グ結果について変化点と変化方向を検出する回路、そし
て、上から25個目から30個目までの出力端に接続さ
れているゲート群が、現クロックに対してのサンプリン
グ結果について変化点と変化方向を検出する回路であ
る。
ら6個目までの出力端に接続されているゲート群が、現
クロックに対して4クロック前のサンプリング結果につ
いて変化点と変化方向を検出する回路、上から7個目か
ら12個目までの出力端に接続されているゲートが、現
クロックに対して3クロック前のサンプリング結果につ
いて変化点と変化方向を検出する回路、上から13個目
から18個目までの出力端に接続されているゲート群
が、現クロックに対して2クロック前のサンプリング結
果について変化点と変化方向を検出する回路、上から1
9個目から24個目までの出力端に接続されているゲー
ト群が、現クロックに対して1クロック前のサンプリン
グ結果について変化点と変化方向を検出する回路、そし
て、上から25個目から30個目までの出力端に接続さ
れているゲート群が、現クロックに対してのサンプリン
グ結果について変化点と変化方向を検出する回路であ
る。
【0068】なお、図中、E(nD)、E(nU)(n
=1、4、7、10、13)で表される10個の出力
は、検出位相がAである場合に、その変化方向に応じて
いずれかが「1」又は「0」となる変化点検出情報を表
し、E(nD)、E(nU)(n=2、5、8、11、
14)で表される10個の出力は、検出位相がBである
場合に、その変化方向に応じていずれかが「1」又は
「0」となる変化点検出情報を表し、E(nD)、E
(nU)(n=3、6、9、12、15)で表される1
0個の出力は、検出位相がCである場合に、その変化方
向に応じていずれかが「1」又は「0」となる変化点検
出情報を表している。
=1、4、7、10、13)で表される10個の出力
は、検出位相がAである場合に、その変化方向に応じて
いずれかが「1」又は「0」となる変化点検出情報を表
し、E(nD)、E(nU)(n=2、5、8、11、
14)で表される10個の出力は、検出位相がBである
場合に、その変化方向に応じていずれかが「1」又は
「0」となる変化点検出情報を表し、E(nD)、E
(nU)(n=3、6、9、12、15)で表される1
0個の出力は、検出位相がCである場合に、その変化方
向に応じていずれかが「1」又は「0」となる変化点検
出情報を表している。
【0069】また、U又はDの符号は、それぞれ立ち上
がり変化点Uか、下がり変化点Dであるかを表してい
る。
がり変化点Uか、下がり変化点Dであるかを表してい
る。
【0070】従って、この変化点検出回路12Aに、そ
の立ち上がり/立ち下がり変化点の位相が、B/B、A
/A、C/C、C/C、B/B…と変動する受信信号
(BITIN)が入力された場合における各部の動作状態
は、図14のようになる。
の立ち上がり/立ち下がり変化点の位相が、B/B、A
/A、C/C、C/C、B/B…と変動する受信信号
(BITIN)が入力された場合における各部の動作状態
は、図14のようになる。
【0071】このとき、変化点検出回路12Aの出力で
ある、変化点検出情報E(1D)〜E(3U)、E(4
D)〜E(6U)、E(7D)〜E(9U)、E(10
D)〜E(12U)、E(13D)〜E(15U)は、
B/B、A/A、C/C、C/C、B/B…の順に
「1」レベルとなる。
ある、変化点検出情報E(1D)〜E(3U)、E(4
D)〜E(6U)、E(7D)〜E(9U)、E(10
D)〜E(12U)、E(13D)〜E(15U)は、
B/B、A/A、C/C、C/C、B/B…の順に
「1」レベルとなる。
【0072】なお、変化点検出回路12Aから出力され
る変化点検出情報E(10D)〜E(12U)は、変化
点検出情報E(13D)〜E(15U)に対して1クロ
ック遅れた関係にあり、変化点検出情報E(7D)〜E
(9U)は、変化点検出情報E(10D)〜E(12
U)に対して1クロック遅れた関係にあり、変化点検出
情報E(4D)〜E(6U)は、変化点検出情報E(7
D)〜E(9U)に対して1クロック遅れた関係にあ
り、変化点検出情報E(1D)〜E(3U)は、変化点
検出情報E(4D)〜E(6U)に対して1クロック遅
れた関係にある。
る変化点検出情報E(10D)〜E(12U)は、変化
点検出情報E(13D)〜E(15U)に対して1クロ
ック遅れた関係にあり、変化点検出情報E(7D)〜E
(9U)は、変化点検出情報E(10D)〜E(12
U)に対して1クロック遅れた関係にあり、変化点検出
情報E(4D)〜E(6U)は、変化点検出情報E(7
D)〜E(9U)に対して1クロック遅れた関係にあ
り、変化点検出情報E(1D)〜E(3U)は、変化点
検出情報E(4D)〜E(6U)に対して1クロック遅
れた関係にある。
【0073】(B−2−3)位相差判定回路の構成及び
動作 図15〜図17に、位相差判定回路13Aの内部構成を
示し、その動作例を図18及び図19に示す。
動作 図15〜図17に、位相差判定回路13Aの内部構成を
示し、その動作例を図18及び図19に示す。
【0074】図15に示すように、この位相差判定回路
13Aは、主に2つの回路部からなる。1つは、図16
に示す回路部分であり、1つは、図17に示す回路部分
である。
13Aは、主に2つの回路部からなる。1つは、図16
に示す回路部分であり、1つは、図17に示す回路部分
である。
【0075】図16の回路部分は、光モジュールの出力
の立ち上がり時点を、受信信号のビット列から判断する
ための部分である。前述したように、各バースト信号の
先頭位置には、光モジュール出力の立ち上がり位相変動
が含まれる。そこで、位相差判定回路13Aは、図16
の回路を用いて、プリアンブル部に埋め込まれている
「01」の交番ビットが6ビット連続して検出されたか
を判定し、受信信号についての位相差の判定を開始して
良い状態になったかを判断している。
の立ち上がり時点を、受信信号のビット列から判断する
ための部分である。前述したように、各バースト信号の
先頭位置には、光モジュール出力の立ち上がり位相変動
が含まれる。そこで、位相差判定回路13Aは、図16
の回路を用いて、プリアンブル部に埋め込まれている
「01」の交番ビットが6ビット連続して検出されたか
を判定し、受信信号についての位相差の判定を開始して
良い状態になったかを判断している。
【0076】このため、図16の回路では、DFFを5
段設け、これらの各入力及び出力の計6入力をANDゲ
ートに入力し、「01」の交番ビットが6ビット存在す
るかを検出する構成としている。
段設け、これらの各入力及び出力の計6入力をANDゲ
ートに入力し、「01」の交番ビットが6ビット存在す
るかを検出する構成としている。
【0077】なお、図16の場合、ANDゲートが3組
設けられているが、これは、受信信号の変化点がどの位
相にあるか当初分からないためであり、位相的に連続す
る2つの検出位相(CA、AB、BC)の組のいずれか
について「01」の交番が6ビット再生できれば、当該
位相の組に変化点があるものとして、5ビット目の立ち
上がり変化点から再生を開始させるよう動作する。
設けられているが、これは、受信信号の変化点がどの位
相にあるか当初分からないためであり、位相的に連続す
る2つの検出位相(CA、AB、BC)の組のいずれか
について「01」の交番が6ビット再生できれば、当該
位相の組に変化点があるものとして、5ビット目の立ち
上がり変化点から再生を開始させるよう動作する。
【0078】従って、検出直後における3組のANDゲ
ート6−1〜6−3の出力は、3つのうち1つのみが
「1」レベルとなり、他の2つについては「0」レベル
となる。
ート6−1〜6−3の出力は、3つのうち1つのみが
「1」レベルとなり、他の2つについては「0」レベル
となる。
【0079】なお、各ANDゲート6−1〜6−3の出
力は、ORゲートを介してDFFに入力されている。こ
のため、当該DFFからは、当該検出時点に対して1ク
ロック遅延したタイミングで「1」レベルの信号が出力
される。この関係は、図18のAND6−1〜6−3及
びOR3MSK、DFFDLY1の出力波形からも分か
る。
力は、ORゲートを介してDFFに入力されている。こ
のため、当該DFFからは、当該検出時点に対して1ク
ロック遅延したタイミングで「1」レベルの信号が出力
される。この関係は、図18のAND6−1〜6−3及
びOR3MSK、DFFDLY1の出力波形からも分か
る。
【0080】図17の回路部分は、各時点における受信
信号と基準クロックとの位相差を検出し、ビット再生に
用いる検出位相を選択する回路部分である。
信号と基準クロックとの位相差を検出し、ビット再生に
用いる検出位相を選択する回路部分である。
【0081】この図17の回路部分は、位相差判定動作
の開始直後とそれ以降とで後段の処理回路に入力する変
化点検出情報(E(5U)〜E(11D))を切り替え
るための回路部(GTE11〜GTE14、JKGTE
1〜JKGTE7)と、前タイミングにおいて検出され
た検出位相を中心とする3位相を現タイミングの変化点
検出候補として選択するためのゲート回路部(GTE3
1〜GTE37、NOTゲート(位相差判定信号W1〜
W7を反転帰還するもの))と、変化点検出候補の中か
ら変化点検出情報を選択するための回路(GTE41〜
GTE47)と、位相差判定信号の変更時に変更前の位
相差判定信号の出力を停止するための回路(ORゲート
(RST1〜RST5))と、いずれか1つのみが
「1」レベルとなる位相差判定信号W1〜W7を出力す
るJKフリップフロップとからなる。
の開始直後とそれ以降とで後段の処理回路に入力する変
化点検出情報(E(5U)〜E(11D))を切り替え
るための回路部(GTE11〜GTE14、JKGTE
1〜JKGTE7)と、前タイミングにおいて検出され
た検出位相を中心とする3位相を現タイミングの変化点
検出候補として選択するためのゲート回路部(GTE3
1〜GTE37、NOTゲート(位相差判定信号W1〜
W7を反転帰還するもの))と、変化点検出候補の中か
ら変化点検出情報を選択するための回路(GTE41〜
GTE47)と、位相差判定信号の変更時に変更前の位
相差判定信号の出力を停止するための回路(ORゲート
(RST1〜RST5))と、いずれか1つのみが
「1」レベルとなる位相差判定信号W1〜W7を出力す
るJKフリップフロップとからなる。
【0082】初段に設けられているGTE11〜GTE
14及びJKGTE1〜JKGTE7は、位相判定の開
始直後に、図16に示す回路において、「01」の交番
が6ビット連続して検出された検出位相のみを後段の回
路に与えるための回路である。
14及びJKGTE1〜JKGTE7は、位相判定の開
始直後に、図16に示す回路において、「01」の交番
が6ビット連続して検出された検出位相のみを後段の回
路に与えるための回路である。
【0083】すなわち、検出位相C及びAに対応する論
理和ゲートGTE11及び12の各一方の入力端は、図
16のANDゲート6−1の出力に、検出位相A及びB
に対応する論理和ゲートGTE12及び13の各一方の
入力端は、図16のANDゲート6−2の出力に、検出
位相B及びCに対応する論理和ゲートGTE13及び1
4の各一方の入力端は、図16のANDゲート6−3の
出力にそれぞれ接続されているので、ANDゲート6−
1〜6−3のいずれかが「1」レベルになった場合に
は、変化点がある検出位相を2つ選び、これのみを後段
に出力する。
理和ゲートGTE11及び12の各一方の入力端は、図
16のANDゲート6−1の出力に、検出位相A及びB
に対応する論理和ゲートGTE12及び13の各一方の
入力端は、図16のANDゲート6−2の出力に、検出
位相B及びCに対応する論理和ゲートGTE13及び1
4の各一方の入力端は、図16のANDゲート6−3の
出力にそれぞれ接続されているので、ANDゲート6−
1〜6−3のいずれかが「1」レベルになった場合に
は、変化点がある検出位相を2つ選び、これのみを後段
に出力する。
【0084】例えば、ANDゲート6−1が「1」レベ
ルになった場合、受信信号の変化点が検出位相C又はA
のいずれかに存在するので、論理和ゲートGTE11及
び12を介してJKGTE2及び3の出力のみを「1」
レベルとし、検出位相C及びAについての変化点検出情
報E(6U)〜E(7D)のみが、GTE42及び43
以降に出力し得るようにする。従って、それ以外の変化
点検出情報E(5U)、E(5D)、E(8U)〜E
(11D)は、各対応するゲートGTE41、44〜4
7を通過できない。
ルになった場合、受信信号の変化点が検出位相C又はA
のいずれかに存在するので、論理和ゲートGTE11及
び12を介してJKGTE2及び3の出力のみを「1」
レベルとし、検出位相C及びAについての変化点検出情
報E(6U)〜E(7D)のみが、GTE42及び43
以降に出力し得るようにする。従って、それ以外の変化
点検出情報E(5U)、E(5D)、E(8U)〜E
(11D)は、各対応するゲートGTE41、44〜4
7を通過できない。
【0085】なお、当該開始クロックから2クロック目
以降は、「1」レベルに立ち上がったDFFDLY出力
(図16)によって全てのJKGTE1〜7が「1」レ
ベルとなり、全ての変化点検出情報E(5U)〜E(1
1D)が処理の対象となる。
以降は、「1」レベルに立ち上がったDFFDLY出力
(図16)によって全てのJKGTE1〜7が「1」レ
ベルとなり、全ての変化点検出情報E(5U)〜E(1
1D)が処理の対象となる。
【0086】引き続き、ANDゲート6−1が「1」レ
ベルになった直後の場合について説明する。
ベルになった直後の場合について説明する。
【0087】前述のように、検出位相C及びAは、どち
らかに受信信号の変化点の存在する位相として選択され
たが、これら変化点情報E(6U)〜E(7D)がGT
E42又は43を通過するためには、前タイミングの検
出位相を中心とする3位相を現タイミングの変化点検出
候補として選択するゲート回路部GTE31〜GTE3
7の出力が「1」レベルである必要がある。
らかに受信信号の変化点の存在する位相として選択され
たが、これら変化点情報E(6U)〜E(7D)がGT
E42又は43を通過するためには、前タイミングの検
出位相を中心とする3位相を現タイミングの変化点検出
候補として選択するゲート回路部GTE31〜GTE3
7の出力が「1」レベルである必要がある。
【0088】しかし、この位相差判定動作の開始直後の
場合には、位相差判定信号W1〜W7はいずれも「0」
レベルであるので、GTE31〜GTE37の出力は
「1」レベルとなり、検出位相A又はCのうち変化点が
検出されたもの(「1」レベル)のみがGTE42又は
43を通過する。
場合には、位相差判定信号W1〜W7はいずれも「0」
レベルであるので、GTE31〜GTE37の出力は
「1」レベルとなり、検出位相A又はCのうち変化点が
検出されたもの(「1」レベル)のみがGTE42又は
43を通過する。
【0089】ここで、変化点が検出位相Cにあったとす
ると、ANDゲートGTE42のみが「1」レベルとな
り、これに接続されたJKフリップフロップが当該GT
E42の出力によりセットされる。一方、他方の位相に
対応するANDゲートGTE43に接続されたJKフリ
ップフロップはGTE42の出力によりリセットされ
る。
ると、ANDゲートGTE42のみが「1」レベルとな
り、これに接続されたJKフリップフロップが当該GT
E42の出力によりセットされる。一方、他方の位相に
対応するANDゲートGTE43に接続されたJKフリ
ップフロップはGTE42の出力によりリセットされ
る。
【0090】これにより、位相差判定信号W1〜W7の
うちW2のみが「1」レベルとなり、変化点が検出位相
Cにあることがビット再生回路14Aに通知される。な
お、W1及びW3〜W7は、全て、「0」レベルとな
る。
うちW2のみが「1」レベルとなり、変化点が検出位相
Cにあることがビット再生回路14Aに通知される。な
お、W1及びW3〜W7は、全て、「0」レベルとな
る。
【0091】なおこのとき、GTE34〜37には、W
2の反転出力である「0」レベルが入力されることにな
り、次のクロックタイミングにおけるこれらゲートの出
力も全て「0」レベルとなる。従って、他の位相差判定
信号が反転帰還されるGTE31〜33の3つのみが、
次のクロックタイミングにおける変化点の候補が存在す
るものとして選択される。
2の反転出力である「0」レベルが入力されることにな
り、次のクロックタイミングにおけるこれらゲートの出
力も全て「0」レベルとなる。従って、他の位相差判定
信号が反転帰還されるGTE31〜33の3つのみが、
次のクロックタイミングにおける変化点の候補が存在す
るものとして選択される。
【0092】図から分かるように、これらGTE31〜
33は、検出位相Cを中心とした3位相に対応してい
る。
33は、検出位相Cを中心とした3位相に対応してい
る。
【0093】以後、図17の回路は、以上のような動作
を繰り返す。すなわち、前クロックタイミングにおいて
変化点が検出された検出位相に対応する3位相のみがA
NDゲート(GTE41〜47)を通過し得るように制
御し、それら3位相の中で変化点が検出されたものに対
応するJKフリップフロップの出力のみが「1」レベル
となる。この動作を表しているのが、図18及び図19
のタイミングチャートである。
を繰り返す。すなわち、前クロックタイミングにおいて
変化点が検出された検出位相に対応する3位相のみがA
NDゲート(GTE41〜47)を通過し得るように制
御し、それら3位相の中で変化点が検出されたものに対
応するJKフリップフロップの出力のみが「1」レベル
となる。この動作を表しているのが、図18及び図19
のタイミングチャートである。
【0094】なお、図16〜図19中、CLR信号は、
本回路の立ち上げ信号であり、ガードビット受信時にタ
イミング生成部より与えられる。このCLR信号によ
り、最初の位相差が初期化される。
本回路の立ち上げ信号であり、ガードビット受信時にタ
イミング生成部より与えられる。このCLR信号によ
り、最初の位相差が初期化される。
【0095】また、パワーオンリセット信号(POR)
も同様の目的のため信号であるが、この信号は、ビット
再生回路を含む装置本体への電源供給時に与えられる。
も同様の目的のため信号であるが、この信号は、ビット
再生回路を含む装置本体への電源供給時に与えられる。
【0096】(B−2−4)ビット列再生回路の構成及
び動作 図20に、ビット列再生回路14Aの内部構成を示し、
その動作例を図21に示す。
び動作 図20に、ビット列再生回路14Aの内部構成を示し、
その動作例を図21に示す。
【0097】図20に示すように、このビット列再生回
路14Aは、その保持状態により0/1を出力するJK
フリップフロップと、そのJ入力に与える変化点検出情
報を選択するための第1の選択回路と、同じく、K入力
に与える変化点検出情報を選択するための第2の選択回
路とからなる。
路14Aは、その保持状態により0/1を出力するJK
フリップフロップと、そのJ入力に与える変化点検出情
報を選択するための第1の選択回路と、同じく、K入力
に与える変化点検出情報を選択するための第2の選択回
路とからなる。
【0098】ここで、第1の選択回路は、3クロック分
9位相の立ち上がり変化点Uについての変化点検出情報
E(1U)〜E(9U)とその選択信号である位相差判
定信号W1〜W7との論理積を求めるANDゲートと、
これら論理積出力を入力するORゲートからなり、変化
点検出情報によって選択された変化点検出情報のみを通
過させるよう構成されている。
9位相の立ち上がり変化点Uについての変化点検出情報
E(1U)〜E(9U)とその選択信号である位相差判
定信号W1〜W7との論理積を求めるANDゲートと、
これら論理積出力を入力するORゲートからなり、変化
点検出情報によって選択された変化点検出情報のみを通
過させるよう構成されている。
【0099】なお、この第1の選択回路は、これら9位
相のうち両端に位置する各2位相に関しては、そのいず
れかの変化点情報についてのみANDゲートに入力する
構成となっている。すなわち、変化点検出情報E(1
U)及びE(2U)とE(8U)及びE(9U)の論理
和をそれぞれ求めてANDゲートに入力するよう構成さ
れている。
相のうち両端に位置する各2位相に関しては、そのいず
れかの変化点情報についてのみANDゲートに入力する
構成となっている。すなわち、変化点検出情報E(1
U)及びE(2U)とE(8U)及びE(9U)の論理
和をそれぞれ求めてANDゲートに入力するよう構成さ
れている。
【0100】一方、第2の選択回路は、3クロック分9
位相の立ち下がり変化点Dについての変化点検出情報E
(1D)〜E(9D)とその選択信号である位相差判定
信号W1〜W7との論理積を求めるANDゲートと、こ
れら論理積出力を入力するORゲートからなり、変化点
検出情報によって選択された変化点検出情報のみを通過
させるよう構成されている。
位相の立ち下がり変化点Dについての変化点検出情報E
(1D)〜E(9D)とその選択信号である位相差判定
信号W1〜W7との論理積を求めるANDゲートと、こ
れら論理積出力を入力するORゲートからなり、変化点
検出情報によって選択された変化点検出情報のみを通過
させるよう構成されている。
【0101】また、この第2の選択回路は、これら9位
相のうち両端に位置する各2位相に関しては、そのいず
れかの変化点情報についてのみANDゲートに入力する
構成となっている。すなわち、変化点検出情報E(1
D)及びE(2D)とE(8D)及びE(9D)の論理
和をそれぞれ求めてANDゲートに入力するよう構成さ
れている。
相のうち両端に位置する各2位相に関しては、そのいず
れかの変化点情報についてのみANDゲートに入力する
構成となっている。すなわち、変化点検出情報E(1
D)及びE(2D)とE(8D)及びE(9D)の論理
和をそれぞれ求めてANDゲートに入力するよう構成さ
れている。
【0102】これにより、JKフリップフロップのJK
入力には、各クロック毎に、各時点における受信信号の
立ち上がり変化点又は立ち下がり変化点が含まれる検出
位相の変化点検出情報(これらは基準クロックに同期し
た1/0信号である)が選択的に入力される。この結
果、JKフリップフロップの出力端からは、位相変動の
影響が取り除かれた状態の(すなわち、基準クロックに
位相同期した)再生受信信号(BIT OUT )が出力される
ことになる。
入力には、各クロック毎に、各時点における受信信号の
立ち上がり変化点又は立ち下がり変化点が含まれる検出
位相の変化点検出情報(これらは基準クロックに同期し
た1/0信号である)が選択的に入力される。この結
果、JKフリップフロップの出力端からは、位相変動の
影響が取り除かれた状態の(すなわち、基準クロックに
位相同期した)再生受信信号(BIT OUT )が出力される
ことになる。
【0103】最後に、図21を用いて、具体的に説明し
ておく。図21の場合、位相差判定信号は、最初、W5
が2クロック期間有効(すなわち、「1」)となり、以
下、W4が3クロック期間、W5が3クロック期間、W
6が3クロック期間…の順番に有効となる。
ておく。図21の場合、位相差判定信号は、最初、W5
が2クロック期間有効(すなわち、「1」)となり、以
下、W4が3クロック期間、W5が3クロック期間、W
6が3クロック期間…の順番に有効となる。
【0104】従って、JKフリップフロップは、まず、
検出位相Cに対応するE(6U)で立ち上がった後、同
じく、検出位相Cに対応するE(6D)で立ち下がり、
以下、検出位相Bに対応するE(5U)で立ち上がった
後、E(5 D)で立ち下がり、再び、E(5U)で立ち
上がった後、検出位相Cに対応するE(6D)で立ち下
がり…といった具合に動作する。
検出位相Cに対応するE(6U)で立ち上がった後、同
じく、検出位相Cに対応するE(6D)で立ち下がり、
以下、検出位相Bに対応するE(5U)で立ち上がった
後、E(5 D)で立ち下がり、再び、E(5U)で立ち
上がった後、検出位相Cに対応するE(6D)で立ち下
がり…といった具合に動作する。
【0105】この結果、このビット列再生回路14Aか
らは、図21に示すように、位相変動を含む受信信号
(BIT IN)にかかわらず、常に基準クロックに位相同期
した位相変動のない再生受信信号(BIT OUT )が得られ
る。
らは、図21に示すように、位相変動を含む受信信号
(BIT IN)にかかわらず、常に基準クロックに位相同期
した位相変動のない再生受信信号(BIT OUT )が得られ
る。
【0106】(B−3)実施形態により得られる効果 以上説明したように、本実施形態に係るビット再生回路
によれば、タイミング抽出回路を用いることなく、論理
回路だけで位相変動が含まれる受信信号から基準クロッ
クに同期したビット列を再生することができ、装置の小
型化と適用可能周波数の高帯域化を実現できる。
によれば、タイミング抽出回路を用いることなく、論理
回路だけで位相変動が含まれる受信信号から基準クロッ
クに同期したビット列を再生することができ、装置の小
型化と適用可能周波数の高帯域化を実現できる。
【0107】また、本実施形態に係る位相差判定回路1
3Aにおいては、各バースト信号に対する位相判定を、
最短で、光モジュールの立ち上がり変化点の5ビット目
から位相差の判定処理を開始することができ、PLL回
路では実現不可能な高速動作を実現できる。
3Aにおいては、各バースト信号に対する位相判定を、
最短で、光モジュールの立ち上がり変化点の5ビット目
から位相差の判定処理を開始することができ、PLL回
路では実現不可能な高速動作を実現できる。
【0108】(C)他の実施形態 なお、上述の実施形態においては、本位相差吸収方法
を、パッシブダブルスター型(図3)の光通信システム
に適用する場合について述べたが、これに限らず、TD
MA伝送方式を採用する通信システムに対しても適用で
きる。
を、パッシブダブルスター型(図3)の光通信システム
に適用する場合について述べたが、これに限らず、TD
MA伝送方式を採用する通信システムに対しても適用で
きる。
【0109】また、上述の実施形態においては、ネット
ワークを構成する各装置間でのデータ伝送時に本発明を
適用したが、これに限らず、同一装置内におけるデータ
伝送に本発明を適用しても良い。なお、ネットワークを
構成する各装置間におけるデータ伝送に本発明を適用す
る場合には、特に、ディジタル処理装置間、例えばホス
トコンピュータと端末装置間の高速シリアル伝送に適用
すれば有効である。
ワークを構成する各装置間でのデータ伝送時に本発明を
適用したが、これに限らず、同一装置内におけるデータ
伝送に本発明を適用しても良い。なお、ネットワークを
構成する各装置間におけるデータ伝送に本発明を適用す
る場合には、特に、ディジタル処理装置間、例えばホス
トコンピュータと端末装置間の高速シリアル伝送に適用
すれば有効である。
【0110】また、上述の実施形態においては、多相ク
ロック生成回路11、11Aにおいて1/3位相づつ位
相を異にする3相クロックを生成する場合について述べ
たが、これに限らず、4相以上の多相クロックにも適用
し得る。
ロック生成回路11、11Aにおいて1/3位相づつ位
相を異にする3相クロックを生成する場合について述べ
たが、これに限らず、4相以上の多相クロックにも適用
し得る。
【0111】また、上述の実施形態においては、図1に
示した基本形態の具体回路例として、図9、図11、図
13、図16、図17、図20の回路を挙げたが、これ
に限らず、同様の基本思想に基づく限り他の回路構成を
用いても良い。
示した基本形態の具体回路例として、図9、図11、図
13、図16、図17、図20の回路を挙げたが、これ
に限らず、同様の基本思想に基づく限り他の回路構成を
用いても良い。
【0112】
【発明の効果】以上のように、本発明によれば、いずれ
も基準クロックに同期したタイミングで動作する論理回
路のみでビット再生回路を実現できるため、従来のよう
に、PLL回路を用いる場合に比して高速かつ安定で、
さらに小型のビット再生回路を実現できる。
も基準クロックに同期したタイミングで動作する論理回
路のみでビット再生回路を実現できるため、従来のよう
に、PLL回路を用いる場合に比して高速かつ安定で、
さらに小型のビット再生回路を実現できる。
【図面の簡単な説明】
【図1】ビット再生回路の基本形態を示すブロック図で
ある。
ある。
【図2】従来用いられているビット再生回路の構成を示
すブロック図である。
すブロック図である。
【図3】ビット再生回路を適用する通信システムの形態
例と当該通信システム上で送信されるデータのフォーマ
ットを示す図である。
例と当該通信システム上で送信されるデータのフォーマ
ットを示す図である。
【図4】検出位相の説明に用いる図である。
【図5】検出位相と変化点検出情報との関係を示す図で
ある。
ある。
【図6】位相差吸収方式1の説明に供する図である。
【図7】位相差吸収方式2の説明に供する図である。
【図8】位相差吸収方式3の説明に供する図である。
【図9】ビット再生回路の実施形態を示すブロック図で
ある。
ある。
【図10】光モジュールの出力特性に起因した再生遅延
を示す図である。
を示す図である。
【図11】多相クロック生成回路の内部構成を示すブロ
ック図である。
ック図である。
【図12】図11の回路において発生され出力される各
クロック相互間の関係を示すタイミングチャートであ
る。
クロック相互間の関係を示すタイミングチャートであ
る。
【図13】変化点検出回路の内部構成を示すブロック図
である。
である。
【図14】変化点検出回路による変化点検出動作を示す
タイミングチャートである。
タイミングチャートである。
【図15】位相差判定回路の概略構成を示すブロック図
である。
である。
【図16】光モジュールの出力立ち上がり検出に用いら
れる回路部である。
れる回路部である。
【図17】受信信号と基準クロック間に存在する位相差
の検出に用いられる回路部である。
の検出に用いられる回路部である。
【図18】位相差判定回路による位相差判定動作を示す
タイミングチャート(その1)である。
タイミングチャート(その1)である。
【図19】位相差判定回路による位相差判定動作を示す
タイミングチャート(その2)である。
タイミングチャート(その2)である。
【図20】ビット列再生回路の内部構成を示すブロック
図である。
図である。
【図21】ビット列再生回路によるビット列再生動作を
示すタイミングチャートである。
示すタイミングチャートである。
11、11A…多相クロック生成回路、12、12A…
変化点検出回路、13、13A…位相差判定回路、1
4、14A…ビット列再生回路。
変化点検出回路、13、13A…位相差判定回路、1
4、14A…ビット列再生回路。
Claims (3)
- 【請求項1】 伝送路を介して受信された受信信号よ
り、原ビット列を再生し出力するビット再生回路におい
て、 基準クロックを基準に、位相を異にする複数の検出クロ
ックを発生する多相クロック発生回路と、 位相を異にする上記複数の検出クロックによって、上記
受信信号の立ち上がり立ち下がり変化点を多相検出する
ことにより複数の変化点情報を得、当該複数の変化点情
報を上記基準クロックに同期したタイミングで一斉に出
力する変化点検出回路と、 上記一斉に出力される複数の変化点情報を基に、受信信
号と基準クロック間に存在する位相差を、上記基準クロ
ックの毎クロック毎判定する位相差判定回路と、 上記変化点検出回路から一斉に入力される複数の変化点
情報のうち、上記位相差判定回路の判定結果に対応する
検出クロックの変化点情報を、上記基準クロックの毎ク
ロック毎選択し、原ビット列の立ち上がり立ち下がり変
化点を与えるビット列再生回路とを備えることを特徴と
するビット再生回路。 - 【請求項2】 請求項1に記載のビット再生回路におい
て、 上記変化点検出回路は、上記基準クロックの毎クロック
毎に得られる上記複数の変化点情報を順次遅延する1又
は複数の遅延手段を有し、当該遅延手段の各入力及び出
力から複数時点について得られた上記複数の変化点情報
を複数組一斉に出力し、 上記位相差判定回路は、受信信号と基準クロック間に存
在する位相差を判定するのに使用する変化点情報の範囲
を定める判定枠を有し、当該判定枠内に属する変化点情
報の中から、毎クロック毎の位相差を判定することを特
徴とするビット再生回路。 - 【請求項3】 請求項2に記載のビット再生回路におい
て、 上記位相差判定回路は、毎クロック毎、上記判定枠の中
心位置を、前クロックタイミングにおいて判定された位
相差の位置に移動させることを特徴とするビット再生回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9153854A JPH114218A (ja) | 1997-06-11 | 1997-06-11 | ビット再生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9153854A JPH114218A (ja) | 1997-06-11 | 1997-06-11 | ビット再生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH114218A true JPH114218A (ja) | 1999-01-06 |
Family
ID=15571565
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9153854A Pending JPH114218A (ja) | 1997-06-11 | 1997-06-11 | ビット再生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH114218A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6785933B2 (en) | 2001-06-09 | 2004-09-07 | Lg Electronics Inc. | Suction head of vacuum cleaner with power brush |
US6850580B1 (en) | 1999-06-21 | 2005-02-01 | Sharp Kabushiki Kaisha | Bit synchronizing circuit |
JP2007195254A (ja) * | 2000-03-14 | 2007-08-02 | Altera Corp | プログラマブルロジックデバイス回路に結合されるクロックデータリカバリ回路 |
JP2009094998A (ja) * | 2007-10-09 | 2009-04-30 | Hynix Semiconductor Inc | データ中継装置およびこれを含む半導体集積回路 |
-
1997
- 1997-06-11 JP JP9153854A patent/JPH114218A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2007195254A (ja) * | 2000-03-14 | 2007-08-02 | Altera Corp | プログラマブルロジックデバイス回路に結合されるクロックデータリカバリ回路 |
JP2011142631A (ja) * | 2000-03-14 | 2011-07-21 | Altera Corp | プログラマブルロジックデバイス回路に結合されるクロックデータリカバリ回路 |
US6785933B2 (en) | 2001-06-09 | 2004-09-07 | Lg Electronics Inc. | Suction head of vacuum cleaner with power brush |
JP2009094998A (ja) * | 2007-10-09 | 2009-04-30 | Hynix Semiconductor Inc | データ中継装置およびこれを含む半導体集積回路 |
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