JP3335512B2 - Pll回路及びビット位相同期回路 - Google Patents
Pll回路及びビット位相同期回路Info
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Description
ロックドループ:Phase Locked Loo
p)回路及びビット位相同期回路に関し、例えば、伝送
システムや交換システムなどの高速データ伝送における
ビット位相同期に好適なものである。
て、例えば、多相クロックからデータとのタイミングが
適正と判定される位相のクロックを選択する方式があ
る。この方式の技術の概要を図2の説明図を用いて説明
する。この図2において、多相クロックはセレクタ回路
Aに入力され、このセレクタ回路Aではセレクタ制御信
号に従って入力されている多相クロックの内の一つのク
ロックを出力し、そのクロックはタイミング判定回路B
に入力され、受信データはタイミング判定回路Bに入力
される。このタイミング判定回路Bでは入力クロックと
入力データのタイミングが適正か否かを判定し、その判
定結果信号を出力し、その判定結果信号はクロック選択
制御回路Cに入力される。このクロック選択制御回路C
では判定結果信号からセレクタ制御信号を生成してセレ
クタ回路Aに出力する。このような動作を繰り返すこと
によって、ビット位相同期を確立するものである。
従来の回路構成では、セレクタ回路Aによってクロック
の切り替えを行っているため、一般的なセレクタ制御で
はクロックにノイズが重畳してしまい、これを防ぐため
には、セレクタ制御を複雑にすることと、クロック選択
制御回路及びセレクタ回路をタイミング調整のために精
巧に作り込むことが必要となり、このような技術は非常
に難易度の高い技術であり、実現が非常に困難であると
いう問題がある。
受信データが取り込まれても、非常に安定的に、しかも
簡単な構成で迅速にビット位相同期がとれたデータとク
ロックを出力し、ノイズに対する誤動作を改善すること
ができるビット位相同期回路と、このようなビット位相
同期回路を実現するための機能的なPLL回路の提供が
要請されている。
は、リセットVCO回路と、位相比較制御回路とを備
え、入力位相制御信号を上記位相比較制御回路に与えて
PLL動作を行うPLL回路において、以下のような特
徴的な構成で上述の課題を解決するものである。
号を印加する『位相切り替え信号入力端子』と、上記位
相切り替え信号入力端子に印加された位相切り替え信号
が所定の状態のときには、上記位相制御信号を上記リセ
ットVCO回路に与えてこのリセットVCO回路だけを
発振制御し、位相シフトモードで発振動作させる制御を
行い、上記位相切り替え信号入力端子に印加された上記
位相切り替え信号が上記所定状態以外の状態のときに
は、上記位相制御信号を上記位相比較制御回路に与え
て、PLL動作を行なわせる制御を行う『位相制御手
段』とを備えたものである。
に位相制御信号だけでPLL動作を行うだけでなく、新
たに備えた位相制御手段によって、新たに備えた位相切
り替え信号の状態(例えば、1/0信号)によって、位
相シフトモードで発振動作させたり、通常のPLL動作
を行なわせることもできるようになるのである。従っ
て、従来に無い機能的なPLL回路を実現することがで
きる。更に、このようなPLL回路をビット位相同期回
路に適用した場合の性能向上の効果を期待することがで
きる。尚、上記位相比較制御回路には、チャージポンプ
回路や、ロウパスフィルタ回路などが含まれている。
この受信データのビット速度のa倍(aは自然数)又は
1/aのクロック周波数の第1のクロックとのビット位
相同期をとって同期状態にするビット位相同期回路であ
って、上記第1のクロックのクロック周波数のm倍(m
>0)の周波数の基準クロックから上記受信データのビ
ット速度のa倍又は1/aのクロック周波数で、しかも
上記受信データの1ビット幅をn(nは2以上の整数)
相に移相したn相のクロックをPLL回路で生成するn
相クロック生成手段と、上記n相のクロックのそれぞれ
の位相のクロックに対して歯抜け処理を行ったn相の歯
抜け状クロックを生成すると共に、歯抜け状クロックの
パルスとパルスとの間に切り替えタイミング信号を生成
するn相歯抜け状クロック生成手段と、上記n相の歯抜
け状クロックのいずれかの位相のクロックを選択制御信
号によって選択出力する選択手段と、上記第1のクロッ
クと上記受信データとの位相差を検出し、この位相差信
号と切り替えタイミング信号とを基にして上記選択制御
信号を生成して上記選択手段に与えると共に、上記第1
のクロックで上記受信データをラッチ出力してビット位
相同期データを出力するタイミング判定出力手段とを備
えたビット位相同期回路において、以下のような特徴的
な構成で上述の課題を解決するものである。
PLL回路を備えるものであって、上記選択手段で選択
出力されたクロックを、位相制御信号として取り込むと
共に、位相切り替え信号を取り込んで上記第1のクロッ
クを生成する『クロック生成手段』と、上記n相クロッ
ク生成手段で生成されたクロックと、上記第1のクロッ
クとから上記クロック生成手段のPLL回路がロック状
態であるか否かを判定し、ロック判定結果信号を出力す
る『ロック判定手段』とを備え、上記タイミング判定出
力手段は、上記切り替えタイミング信号と上記ロック判
定結果信号と位相差信号とから位相切り替え信号を生成
して上記クロック生成手段のPLL回路に与えるもので
ある。
ク生成手段の通常のPLL回路と、クロック生成手段の
請求項1記載のPLL回路とがアンロック状態である場
合には、請求項1記載のPLL回路を安定にロックイン
させることができる。更に、両方のPLL回路のクロッ
クからクロック生成手段の請求項1記載のPLL回路の
ロック動作状態を監視しているので、ロック状態と他の
上記切り替えタイミング信号と上記位相差信号とから位
相切り替え信号を生成し、クロック生成手段の請求項1
記載のPLL回路を位相シフトモードで発振動作させた
り、通常のPLL動作を行なわせることもできるように
なるのである。
り込まれても、非常に安定的に、しかも簡単な構成で迅
速にビット位相同期がとれたデータとクロックを出力
し、ノイズに対する誤動作を改善することができるよう
になるのである。
図面を用いて説明する。 『位相即時シフトPLL回路4の実施の形態』:そこ
で、PLL回路を次のようように構成する。つまり、所
望の周波数の1/m(m>0)で、パルス幅が所望の周
波数のクロックの1周期幅の半分、或いは、それ以下で
ある位相制御信号と、位相切り替え信号が入力されるP
LL回路において、リセットVCOと、位相周波数検出
回路と、チャージポンプ回路と、ロウパスフィルタ回路
と、m分周回路と、2入力AND回路と、第1、第2の
片反転2入力AND回路とから構成される。
を、2入力AND回路に入力し、その出力をリセットV
COに入力し、位相制御信号を、第1の片反転2入力A
ND回路の正転端子に入力し、位相切り替え信号を反転
端子に入力し、m分周回路の分周パルス出力を、第2の
片反転2入力AND回路の正転端子に入力し、位相切り
替え信号を反転端子に入力し、リセットVCOと位相周
波数検出回路と、チャージポンプ回路とロウパスフィル
タ回路とm分周回路で、逓倍PLL回路を構成する。
入力端子には、第1の片反転2入力AND回路の出力を
入力し、比較対象クロック入力端子には、第2の片反転
2入力AND回路の出力を入力し、位相切り替え信号
が、アクティブ状態(ハイレベル)の場合は、位相制御
信号をリセットVCOに取り込み、発振位相をシフトさ
せ、その間は位相周波数比較を行わず、位相切り替え信
号が、非アクティブ状態(ロウレベル)の場合は、位相
制御信号を基準クロックとした逓倍PLLとして動作す
るように構成する。このPLL回路を『位相即時シフト
PLL回路』と呼ぶ。
構成図である。この図1において、位相即時シフトPL
L回路4は、リセットVCO回路4aと、位相制御回路
4bと、位相周波数検出回路42と、チャージポンプ回
路43と、ロウパスフィルタ回路44と、m分周回路4
5とから構成されている。リセットVCO回路4aは、
電圧制御遅延2入力NOR回路411と、電圧制御遅延
反転回路412〜41nと、電圧制御遅延2入力NOR
回路411を制御する電界効果型トランジスタFET4
91と、電圧制御遅延反転回路412〜41nを制御す
るFET492〜49nとから構成されている。
いて説明する。リセットVCO回路4aは、図3に示す
ようにタイミング情報(位相制御信号)を入力し、その
位相制御信号によって直接的にVCOの発振位相を進め
たり、遅らせたりする制御ができ、その制御応答時間
は、発振クロックの1〜5周期幅という短い時間で、入
力されたパルス信号に対応した位相の出力クロックを生
成することができるVCOである。
については、文献:特開平5−227145号公報『ク
ロック発振回路及びクロック抽出回路』、特開平7−7
4737号公報『クロック抽出回路及び発振回路』、特
願平6−38580号『クロック発振回路及びクロック
発振回路に用いるゲート回路』の明細書及び図面、特願
平7−35669号『クロック発振回路とそれを用いた
電圧制御発振回路』の明細書及び図面などに示されてい
るものを適用することができるが、本実施の形態におい
ては、図1に示すような回路構成を採るものとする。
尚、このリセットVCO回路については、特願平7−2
38637号明細書及び図面でも示したものである。
は、リングオシレータ回路で構成されており、ロウパス
フィルタ回路44からの低域通過信号が、FET491
〜49nのゲート端子に与えられることによって、FE
T491〜49nのドレイン電流を制御して電圧制御遅
延2入力NOR回路491と、電圧制御遅延反転回路4
92〜49nの伝搬遅延を制御するのである。
方の入力端子には電圧制御遅延反転回路41nからのク
ロックが与えられ、他方の入力には位相制御回路4bか
らの位相制御信号が与えられ、この位相制御信号によっ
てリセットVCO回路4aは、位相シフトモードで発振
動作を行なう。このリセットVCO回路4aは、発振ク
ロックを3相出力する。
1相のクロックを3相クロック出力端子−1に印加し、
第2相のクロック(ある基準位相クロック)を電圧制御
遅延反転回路414から3相クロック出力端子0に印加
し、第3相のクロックを電圧制御遅延反転回路416か
ら3相クロック出力端子+1に印加する。電圧制御遅延
反転回路412からの第1相のクロックは、基準位相の
クロックに対し隣り合っていて、しかも位相が進んでい
る。また、電圧制御遅延反転回路416からの第3相の
クロックは、基準位相のクロックに対し隣り合ってい
て、しかも位相が遅れているものである。
aからの出力クロックを所定分周比で分周して、分周ク
ロックを位相制御回路4bの片反転2入力AND回路4
8に与える。位相周波数検出回路42は、逓倍PLL動
作モード(位相切り替え信号が非アクティブ)のとき
に、m分周回路25からのm分周クロックを片反転2入
力AND回路48からV端子に取り込むと共に、位相制
御信号を片反転2入力AND回路47からR端子(リフ
ァレンス端子)に取り込み、位相・周波数の比較を行っ
て得られる位相・周波数比較結果信号U(アップ信
号)、D(ダウン信号)をチャージポンプ回路43に与
える。
ジスタ回路で構成することができ、位相差信号に比例し
た電流を流入/流出するものである。即ち、チャージポ
ンプ回路23は、位相周波数検出回路42からの位相・
周波数比較結果信号U、Dを与えられると、U信号によ
って充電し、D信号に放電させるように動作して得られ
るチャージポンプ信号をロウパスフィルタ回路44に与
える。ロウパスフィルタ回路44は、このチャージポン
プ信号を抵抗器とコンデンサからなる簡単な回路で低域
通過信号を生成して、リセットVCO回路4aのFET
491〜49nに与える。
6と、片反転2入力AND回路47、48とから構成さ
れている。この位相制御回路4bは、リセットVCO回
路4aの電圧制御遅延反転回路49nからの出力クロッ
クをm分周した分周クロックを片反転2入力AND回路
48に取り込むと共に、位相制御信号と位相切り替え信
号とを取り込み、位相切り替え信号がアクティブ(ハイ
レベル)で与えられる場合には、位相制御信号によって
リセットVCO回路4aを位相シフトモードで発振動作
制御する。また、位相切り替え信号が非アクティブ(ロ
ウレベル)で与えられる場合には、位相制御信号によっ
て位相周波数検出回路42を制御し、逓倍PLL動作を
行なわせる。
信号は入力端子から2入力AND回路46の一方の入力
端子に与えられ、他方の入力端子には位相切り替え信号
入力端子からの信号が与えられる。即ち、2入力AND
回路46は、位相切り替え信号がアクティブ(ハイレベ
ル)で与えられる場合には、位相制御信号をリセットV
CO回路4aの電圧制御遅延2入力NOR回路411に
与え、位相切り替え信号が非アクティブ(ロウレベル)
で与えられる場合には、位相制御信号を通過させず、ロ
ウレベル信号を電圧制御遅延2入力NOR回路411に
与える。
2入力AND回路46に与えられる他に、更に、片反転
2入力AND回路47、48にも与えられる。この片反
転2入力AND回路47は、位相切り替え信号がアクテ
ィブ(ハイレベル)のときには、位相制御信号を通過さ
せず、非アクティブ(ロウレベル)のときには、位相制
御信号を通過させて位相周波数検出回路22に与えるこ
とで、逓倍PLL動作モードの発振動作制御を行なう。
相切り替え信号とm分周回路45からのm分周クロック
とを与えられ、位相切り替え信号がアクティブ(ハイレ
ベル)のときには、m分周クロックを通過させず、非ア
クティブ(ロウレベル)のときには、m分周クロックを
通過させて、位相周波数検出回路22に与えることで、
『逓倍PLLモード』の発振動作制御を行なう。
チャートを用いて、図1の位相即時シフトPLL回路4
の動作を説明する。図4(a)は位相制御信号の動作タ
イミングであり、図4(b)は位相切り替え信号の動作
タイミングであり、図4(c)は電圧制御遅延反転回路
41nの動作タイミングであり、図4(d)は片反転2
入力AND回路47の動作タイミングであり、図4
(e)は、片反転2入力AND回路48の動作タイミン
グである。
4は、位相切り替え信号(図4(b))が非アクティブ
(ロウレベル)で与えられているときには、位相制御信
号のパルス立ち上がりタイミングに同期してリセットV
CO回路4aが『逓倍PLLモード』で発振動作を行な
う(図4(c))。このときに位相制御信号はリセット
VCO回路4aには与えられないので、『位相シフトモ
ード』には制御されない。そして、位相切り替え信号
(図4(b))がアクティブ(ハイレベル)で与えられ
ると、今度は位相制御信号がリセットVCO回路4aの
電圧制御遅延2入力NOR回路411に与えられて、
『位相シフトモード』で発振位相が2入力AND回路4
6の出力信号(位相制御信号)(図4(c))によって
強制的に制御され、発振クロックを出力するのである
(図4(c))。
よって、位相即時シフトPLL回路4を位相制御信号を
用いて、発振位相を即時に強制制御する『位相シフトモ
ード』と、位相制御信号による『逓倍PLLモード』と
に切り替えることができるのである。
態の効果): 以上のような位相即時シフトPLL回
路4によれば、新たに備えた位相切り替え信号によっ
て、『位相シフトモード』と『逓倍PLLモード』とを
切り替えることができる。しかも、このような切り替え
のときにおいても、無瞬断でノイズの重積無しに、クロ
ックを安定に出力することができるという効果を奏す
る。
は非常に簡単な回路であるので、小型化を実現すること
もできる。このような効果を得ることができるので、ビ
ット位相同期回路に適用した場合に、ビット位相同期性
能の改善を期待することができる。
施の形態』:本発明のビット位相同期回路の第1の実施
の形態では、ビット位相同期回路を以下のように構成す
る。即ち、ビット位相同期回路は、基本的には、位相が
未知の受信データと、受信データのビットレートと同
じ、或いは近接した周波数の1/m(m>0)の周波数
の基準クロックが入力される系において、n位相の多相
クロックを生成する逓倍PLL回路と、歯抜け状クロッ
ク生成回路と、n:1選択のセレクタ回路と、位相制御
信号によって、出力クロックの位相制御ができるリセッ
トVCOを用いて構成された位相即時シフトPLL回路
と、入力データを入力クロックでラッチし、入力データ
と入力クロックのタイミングを判定するタイミング判定
回路と、判定信号から選択制御信号を生成し、切り替え
タイミング信号がアクティブであるとき、入力クロック
のタイミングで選択制御信号を出力するセレクタ制御回
路と、逓倍PLL回路のクロックに位相即時シフトPL
L回路がロックしているか否かを判定するロック判定回
路とから構成される。
構成において、更に、基準クロックを逓倍PLL回路に
入力し、逓倍PLL回路で受信データのビットレートと
同じ、或いは近接した周波数に逓倍し、且つ、多相クロ
ックを生成する手段と、その多相クロックから、歯抜け
状クロック生成回路で、各クロックに対して、k(kは
3以上の整数)サイクルのクロックパルスの内の1個だ
け立たせるといった、いわゆる歯抜け状クロックを生成
し、且つ、各位相に対して生成されたパルスは、多相ク
ロックの、2クロック周期幅に収まるように生成し、ま
た、歯抜け状クロックの、パルスとパルスの中間位置
で、アクティブパルスが立つような切り替えタイミング
信号を生成する手段とを備える。
レクタ回路で任意の位相を選択する手段と、セレクタ回
路で選択出力されたクロックを、位相即時シフトPLL
回路の位相制御信号として入力し、位相即時シフトPL
L回路では、位相切り替え信号がアクティブ状態である
場合には、位相制御信号をリセットVCO回路に取り込
み、位相をシフトさせ、位相切り替え信号が非アクティ
ブ状態である場合には、位相制御信号を基準クロックと
して『逓倍PLLモード』の動作を行う手段と、逓倍P
LL回路と位相即時シフトPLL回路とが、ロック状態
であるか否かを判定する手段とを備える。
位相即時シフトPLL回路との出力クロックで受信デー
タをラッチし、その際に、ラッチタイミングを判定し、
クロックの位相を進ませるか、遅らせるか、そのままに
するかを表す判定信号を出力し、ラッチしたデータと、
ラッチに用いたクロックは、それぞれ再生データと再生
データ用クロックとして出力する手段と、ラッチタイミ
ングの判定結果はセレクタ制御回路において、前回セレ
クタ回路を制御し、その結果のフィードバックがかかる
までの保護時間の後であれば、有効な判定信号として、
セレクタ制御回路では、それに従った位相のクロックを
選択するように選択制御信号を生成し、その選択制御信
号は、歯抜け状クロック生成回路から入力される切り替
えタイミング信号がアクティブであるときに、逓倍PL
Lの多相クロックの内の任意の1つのクロックのタイミ
ングで出力し、また、ロック判定結果がアンロック状態
であると判定されている場合には、選択制御信号を固定
にし、セレクタ回路を制御し、選択制御信号が変化する
場合には、位相切り替え信号に、切り替えタイミング信
号のタイミングで、固定幅のアクティブパルスを出力す
る手段とを備える。
ある。この図5において、ビット位相同期回路は、逓倍
PLL回路2と、セレクタ回路3と、位相即時シフトP
LL回路4と、タイミング判定回路5と、セレクタ制御
回路6と、歯抜け状クロック生成回路11と、ロック判
定回路16とから構成されている。
子1からのクロックを基準クロック入力端子に取り込
む。この基準クロックは受信データのビットレートと同
じ周波数の1/m(m>0)である。この逓倍PLL回
路2は、受信データのビットレートと同じ周波数のクロ
ックを生成する。しかも、この逓倍PLL回路2は、リ
ングオシレータやマルチバイブレータ等の多相クロック
を生成できるVCOを用いて逓倍クロックの1クロック
幅をn等分(nは3以上の整数)した位相差の多相クロ
ックを、多相クロック出力端子(1〜n)から出力す
る。この多相クロックの位相関係は、多相クロック1を
位相の先頭とし、引数が大きくなるほど位相は遅れたも
のとする。
LL回路2からの多相クロック1〜nを与えられると、
各クロックに対して、k(kは3以上の整数)サイクル
のクロックパルスの内の1個だけ立たせるといった、い
わゆる、歯抜け状クロックを生成し、且つ、各位相に対
して生成されたパルスは、多相クロックの2クロック周
期幅に収まるように生成する。また、切り替えタイミン
グ信号を、歯抜け状クロックのパルスとパルスとの中間
位置でアクティブパルスが立つように生成する。そし
て、多相歯抜け状クロック1〜nをそれぞれセレクタ回
路3の被選択信号入力端子1〜nに与えると共に、切り
替えタイミング信号をセレクタ制御回路6の切り替えタ
イミング信号入力端子に与える。
生成回路11からの切り替えタイミング信号を切り替え
タイミング信号入力端子に取り込み、逓倍PLL回路2
の多相クロック出力端子1からのクロックをクロック入
力端子に取り込み、ロック判定回路16からのロック判
定結果信号をロック判定結果信号入力端子に取り込み、
タイミング判定回路5からタイミング判定結果信号をタ
イミング判定結果信号入力端子に取り込んで、選択制御
信号を生成して選択制御信号出力端子から出力してセレ
クタ回路3に与えると共に、位相切り替えタイミング信
号を生成して位相切り替え信号出力端子から出力して位
相即時シフトPLL回路4に与え、タイミングエラーが
起きた場合は、タイミングエラー出力端子から受信デー
タ識別エラー出力端子10に受信データ識別エラー信号
を出力する。
回路11からの多相歯抜け状クロック1〜nを被選択信
号入力端子1〜nに取り込み、これらの多相歯抜け状ク
ロック1〜nのいずれかの多相歯抜け状クロックをセレ
クタ制御回路6から与えられる選択制御信号に基づき選
択出力して、位相即時シフトPLL回路4の位相制御信
号入力端子に与える。
ように、セレクタ回路3から選択出力された歯抜け状ク
ロックを位相制御信号入力端子に取り込むと共に、セレ
クタ制御回路6から与えられる位相切り替え信号を位相
切り替え信号入力端子に取り込み、この位相制御信号が
アクティブ(ハイレベル)状態の間は、位相制御信号の
パルスの位相によって内部のリセットVCOの発振位相
を強制的に制御する『位相シフトモード』で動作する。
(ロウレベル)状態の間は、位相制御信号を入力クロッ
クとして『逓倍PLLモード』で動作する。このような
いずれかのモードで動作して、得られる発振クロックを
3相クロックで出力する。即ち、ある基準の位相のクロ
ック0と、この基準位相のクロックに対して隣り合い、
しかも位相が進んでいるクロック−1と、基準位相のク
ロックに対して隣り合い、しかも位相が遅れているクロ
ック+1とを出力してタイミング判定回路5の3相クロ
ック入力端子−1、0、+1に与える。
の発振クロック(マスタクロック)と、位相即時シフト
PLL回路4の発振クロック(スレーブクロック)とか
ら位相即時シフトPLL回路4がロック状態であるか否
かを判定する。この判定でロック状態であると判定され
ると、ロック判定結果信号としてアクティブ(ハイレベ
ル)信号を出力し、ロック状態でないと判定されると、
ロック判定結果信号として非アクティブ(ロウレベル)
信号を出力してセレクタ制御回路6のロック判定結果信
号入力端子に与える。
PLL回路4からの3相クロックを3相クロック入力端
子−1、0、+1に取り込むと共に、受信データ入力端
子7からの受信データをデータ入力端子に取り込み、入
力された3相クロック0と、受信データの位相関係に対
して適当であれば、そのまま、不適当であれば、クロッ
クの位相を進めるべきか、遅らすべきかを判定して、そ
の結果をタイミング判定結果信号出力端子から出力して
セレクタ制御回路6のタイミング判定結果信号入力端子
に与える。更に、タイミング判定回路5は、受信データ
を3相クロック0にてラッチし、そのラッチ出力を、デ
ータ出力端子から出力し再生データ出力端子8に印加す
ると共に、このラッチに用いた3相クロック0ビットを
再生データ用クロック出力端子9に印加するものであ
る。
ミングチャートを用いて、上述の図5のビット位相同期
回路の動作を説明する。図6、図7において、(a)は
基準クロックの動作タイミングであり、(b1)〜(b
5)は逓倍PLL回路2の多相クロックの動作タイミン
グであり、(c1)〜(c5)は歯抜け状クロック生成
回路11の多相歯抜け状クロックの動作タイミングであ
り、(d)は歯抜け状クロック生成回路11の切り替え
タイミング信号の動作タイミングであり、(e)はセレ
クタ回路3の選択制御信号の動作タイミングであり、
(f)はセレクタ回路3の出力信号の動作タイミングで
あり、(g)は位相即時シフトPLL回路4の3相クロ
ック−1の動作タイミングであり、(h)は位相即時シ
フトPLL回路4の3相クロック0の動作タイミングで
あり、(i)は位相即時シフトPLL回路4の3相クロ
ック+1の動作タイミングであり、(j)は受信データ
の動作タイミングであり、(k)は再生データの動作タ
イミングであり、(l)はタイミング判定回路5の第1
の判定結果信号の動作タイミングであり、(m)はタイ
ミング判定回路5の第2の判定結果信号の動作タイミン
グであり、(n)はセレクタ制御回路6の位相切り替え
信号の動作タイミングである。
m=4、多相クロックの相数をn=5とし、歯抜け状ク
ロックの歯抜けサイクルk=4とする。
ば、受信データのビットレートと同じ周波数の1/m
(m>0)の基準クロック(a)が印加されると、逓倍
PLL回路2の基準クロック入力端子に与えられる。こ
の逓倍PLL回路2では、受信データのビットレートと
同じ周波数のクロックが生成される。この逓倍PLL回
路2では、リングオシレータやマルチバイブレータ等の
多相クロックを生成できるVCOを用いて、逓倍クロッ
クの1クロック幅をn等分(nは3以上の整数)した位
相差の多相クロック(b1)〜(b5)を、逓倍PLL
回路2の多相クロック出力端子1〜nからそれぞれ出力
する。
は、歯抜け状クロック生成回路11の多相クロック入力
端子1〜nに入力され、また、逓倍PLL回路2の多相
クロック1はセレクタ制御回路6のクロック入力端子に
入力される。歯抜け状クロック生成回路11では、入力
された多相クロック1〜nの各クロックに対してk(k
は3以上の整数)サイクルのクロックパルスの内の1個
だけ立たせるといった、いわゆる、歯抜け状クロック
(c1)〜(c5)を生成し、且つ、各位相に対して生
成されたパルスは、多相クロックの2クロック周期幅に
収まるように生成される。また、切り替えタイミング信
号は、歯抜け状クロックの、パルスとパルスの中間位置
でアクティブパルスが立つように生成される。
け状クロック1〜nは、それぞれセレクタ回路3の被選
択信号入力端子1〜nに入力される。セレクタ回路3で
は、選択制御信号(e)に従って、被選択信号入力端子
1〜nに入力される信号の内の1つの信号を信号出力端
子から出力された信号は、位相即時シフトPLL回路4
の位相制御信号入力端子に入力される。
り替え信号(n)によって2つのモードをもっており、
位相切り替え信号がアクティブ状態の場合は『位相シフ
トモード』、非アクティブの場合は『逓倍PLLモー
ド』で動作する。『位相シフトモード』では、位相切り
替え信号(n)がアクティブ状態の間、位相制御信号入
力端子から入力される信号のパルスの位相によって、位
相即時シフトPLL回路4を構成しているリセットVC
Oの発振位相が強制的に制御され、n相の位相を持つパ
ルス信号を選択入力することによって、それぞれに対応
したn相の発振位相のクロックが生成される。
り替え信号が非アクティブ状態の間は、位相制御信号入
力端子から入力される信号のパルスを基準クロックとし
て、逓倍PLL動作を行う。この位相即時シフトPLL
回路4では、ある基準の位相のクロックと、基準クロッ
クと隣り合い、位相の進んでいるクロックと、基準クロ
ックと隣り合い、位相の遅れているクロックとの3つの
位相のクロックを、それぞれ3相クロック0(h)、−
1(g)、+1(i)として出力する。位相即時シフト
PLL回路4の3相クロック−1、0、+1は、それぞ
れタイミング判定回路5の3相クロック入力端子−1、
0、+1に入力される。
から伝送されてきた、位相が未知なデータが入力され、
そのデータ(j)はタイミング判定回路5のデータ入力
端子に入力される。タイミング判定回路5では、入力さ
れた3相クロック0(h)とデータとの位相関係に対し
て、適当であれば、そのまま、不適当であれば、クロッ
クの位相を進めるべきか、遅らせるできかを判定し、そ
の結果(l)、(m)をタイミング判定結果信号出力端
子から出力する。
たデータ(j)を、3相クロック0(h)においてラッ
チし、そのラッチ出力を、データ出力端子(k)から出
力し、その出力は再生データ出力端子8から出力され、
入力データをラッチするために用いたクロックを、クロ
ック出力端子から出力し、その出力は再生データ用クロ
ック出力端子9から出力される。
果信号(l)、(m)は、セレクタ制御回路6のタイミ
ング判定結果信号入力端子に入力される。セレクタ制御
回路6では、前回、セレクタ回路3の選択制御信号
(e)を変化させたときから、タイミング判定回路5の
判定結果信号(l)、(m)に、正確に反映されるため
の保護時間をとり、その後に入力された判定結果信号に
対応して、セレクタ制御回路6の選択制御信号出力端子
から制御信号(e)を出力する。
は、セレクタ制御回路6→セレクタ回路3→位相即時シ
フトPLL回路4→タイミング判定回路5→セレクタ制
御回路6の経路のフィードバック時間以上が必要とな
る。選択制御信号(e)は、選択制御信号出力端子から
出力される前段において、多相クロック1でラッチされ
ており、そのラッチは切り替えタイミング信号がアクテ
ィブな場合に、新しい選択制御信号(e)を取り込み、
切り替えタイミング信号が非アクティブな場合は、ラッ
チの値を保持する。
えタイミング信号(d)がアクティブな領域で行われ、
そのタイミングにおいて、セレクタ回路3の被選択信号
1〜nの入力は、位相即時シフトPLL回路4の位相制
御信号として非アクティブ信号である値で安定してい
る。よって、切り替え時に、位相即時シフトPLL回路
4の位相制御信号入力端子にノイズが入力されることは
ないのである。
(e)が変化することと同時に、切り替えを行う状態を
示すアクティブ信号を出力し、その後に来る切り替えタ
イミング信号(d)によって非アクティブ信号を出力す
る。ここでは位相即時シフトPLL回路4が、位相制御
信号(f)の単発パルスによって位相制御が終了するの
で、直後の切り替えタイミング信号によって位相切り替
え信号(n)を非アクティブにしているが、位相制御が
複数発のパルスを必要とする位相即時シフトPLL回路
4の場合には、その数だけ後に切り替えタイミング信号
(d)によって位相切り替え信号を非アクティブにす
る。
内の判定結果信号に、位相即時シフトPLL回路4の位
相を進ませる情報と、遅らせる情報とが両方含まれてい
た場合、受信データにノイズが重積されていたか、入力
線路断等によって入力値が不定値になっているか、或い
は位相即時シフトPLL回路4の出力クロックが、受信
データに対してトラッキングエラーを起こしたと判断
し、タイミングエラー出力端子からタイミングエラー信
号を出力し、受信データ識別エラー出力端子10から出
力される。
定回路16のロック判定結果信号がアンロック状態を示
す非アクティブである場合には、位相即時シフトPLL
回路4のロックイン動作を妨げないようにするため、タ
イミング判定結果信号の値によらず選択制御信号の値を
変化させることを行わない。
2の多相クロック1をマスタクロックとし、位相即時シ
フトPLL回路4の3相クロック0をスレーブクロック
として、位相即時シフトPLL回路4がロック状態であ
るか否かを判定し、ロック状態であると判定された場合
にはアクティブ信号を出力し、アンロック状態であると
判定された場合には非アクティブ信号を出力するのであ
る。
8は上述の図5で使用している逓倍PLL回路2の一例
の詳細な機能構成図である。この図8において、逓倍P
LL回路2は、リングオシレータを構成している電圧制
御遅延反転回路211〜21nと電界効果型トランジス
タFET251〜25nと、位相周波数検出回路22
と、チャージポンプ回路23と、ロウパスフィルタ24
と、m分周回路25とから構成されている。
を与えられるとm分周回路25からのm分周クロックと
の位相周波数比較を行って得られる位相周波数比較結果
信号U、Dをチャージポンプ回路23に与える。チャー
ジポンプ回路23は、簡単なトランジスタ回路で構成す
ることができ、位相差信号に比例した電流を流入/流出
するものである。即ち、チャージポンプ回路23は、位
相周波数検出回路42からの位相・周波数比較結果信号
U、Dを与えられると、U信号によって充電し、D信号
によって放電させるように動作して得られるチャージポ
ンプ信号をロウパスフィルタ回路24に与える。ロウパ
スフィルタ回路24は、このチャージポンプ信号を抵抗
器とコンデンサからなる簡単な回路で低域通過信号を生
成して、VCO回路のFET251〜25nに与える。
制御遅延反転回路211〜21nとFET251〜25
nとは、ロウパスフィルタ24からの低域通過後の信号
を受けると、n相のクロックを発振形成して多相クロッ
ク出力端子に出力すると共に、一部の発振出力信号をm
分周回路25に戻す。即ち、電圧制御遅延反転回路21
1〜21nの出力信号を多相クロック出力端子1〜nへ
出力し、電圧制御遅延反転回路21nの出力信号をm分
周回路25に与える。m分周回路25は、電圧制御遅延
反転回路21nの出力信号をm(mは1以上の実数)分
周して位相周波数検出回路22に与える。このような構
成によって、基準クロックを入力信号として、多相クロ
ックを生成することができる。
成): 図9は歯抜け状クロック生成回路11の詳細
な機能構成図である。この図9において、歯抜け状クロ
ック生成回路11は、入力の多相クロック信号のそれぞ
れに対して歯抜け状クロック生成部111〜11nから
構成され、それぞれ同じ回路構成で実現されている。代
表して内部の構成を説明すると、歯抜け状クロック生成
部111は、バイナリカウンタ1111と、片反転2入
力AND回路1112と、2入力NOR回路1113
と、2入力AND回路1114と、Dフリップフロップ
回路1115とから構成されている。
1の逆相のクロックで動作し、カウンタ値から4クロッ
クに一回だけハイレベル信号が立つ信号を2入力NOR
回路1113で生成し、その信号と多相クロック1の論
理積演算を2入力AND回路1114で行うことで歯抜
け状クロックを生成する。また、カウンタ値から4クロ
ックに一回だけハイレベル信号が立つ歯抜け状クロック
の中間にハイレベルが立つような信号を片反転2入力A
ND回路1112で出力し、切り替えタイミング信号と
して生成する。この切り替えタイミング信号は歯抜け状
クロック生成部111の出力だけを使用する。
ット入力信号は、バイナリカウンタ1111のロード信
号として入力され、このバイナリカウンタ1111で
は、その歯抜け状クロック生成部の配置とk(2以上の
整数で、歯抜けサイクル数)の数から決まる値をロード
する。また、連鎖リセット入力信号は、多相クロック1
の逆相で動作するDフリップフロップ回路1115にお
いてラッチ出力され、連鎖リセット出力信号として出力
される。この連鎖リセット出力信号は、歯抜け状クロッ
ク生成部11nから始まり、歯抜け状クロック生成部か
ら出力された後、隣り合った位相の進んだ多相クロック
を処理している歯抜け状クロック生成部の連鎖リセット
入力信号として入力され、歯抜け状クロック生成部11
1で連鎖を閉じるものである。
ード値の決め方を説明する。歯抜け状クロック生成部1
1nをリセット連鎖の開始の歯抜け状クロック生成部と
して、歯抜け状クロック生成部11nのバイナリカウン
タ1111の値が0の場合、コード0信号を出力し、そ
の信号は歯抜け状クロック生成部11(n−1)の連鎖
リセット入力信号n−1として入力され、歯抜け状クロ
ック生成部11(n−1)のバイナリカウンタ1111
では、前の歯抜け状クロック生成部である歯抜け状クロ
ック生成部11nのバイナリカウンタ1111の値の1
をインクリメントした値である1をロード値とし、連鎖
リセット入力信号n−1によってロードされる。
部でロードされた値に1をインクリメントした値をロー
ド値とし、そのロード値がk−1と等しくなったとき
に、次の歯抜け状クロック生成部ではロード値を0に戻
して再び1づつロード値を増加させていくのである。こ
のように構成することで、全ての歯抜け状クロックのパ
ルスの位置を2クロック周期幅以内に収めることができ
るのである。
図10はタイミング判定回路5の詳細構成図である。
この図10において、タイミング判定回路5は、Dフリ
ップフロップ回路511〜513、516、517と、
排他的論理和回路514、515とから構成されてい
る。
データ入力端子Dには受信データが与えられ、Dフリッ
プフロップ回路511のクロック入力端子Cには3相ク
ロック−1が与えられ、Dフリップフロップ回路512
のクロック入力端子Cには3相クロック0が与えられ、
Dフリップフロップ回路513のクロック入力端子Cに
は3相クロック+1が与えられる。Dフリップフロップ
回路511はデータ出力端子Qから受信データに対する
ラッチ出力信号を出力して排他的論理和回路515に与
える。
出力端子Qから受信データに対するラッチ出力信号を出
力して排他的論理和回路515、514とに与えると共
に、データ出力端子に出力する。Dフリップフロップ回
路513は、データ出力端子Qから受信データに対する
ラッチ出力信号を出力して排他的論理和回路514に与
える。排他的論理和回路514は、Dフリップフロップ
回路512からのラッチ出力信号と、Dフリップフロッ
プ回路513からのラッチ出力信号とから排他的論理和
演算を行って、この演算結果をDフリップフロップ回路
516のデータ入力端子Dに与える。
ック入力端子Cには3相クロック−1が与えられてお
り、このクロックで排他的論理和演算結果をラッチ出力
し、このラッチ出力信号(位相を進ませる信号)を判定
結果信号出力端子1へ出力する。
ップフロップ回路511のラッチ出力信号と、Dフリッ
プフロップ回路512からのラッチ出力信号との排他的
論理和演算を行って、この演算結果をDフリップフロッ
プ回路517のデータ入力端子Dに与える。このDフリ
ップフロップ回路517のクロック入力端子Cには、3
相クロック−1が与えられており、このクロックで排他
的論理和演算結果をラッチ出力し、このラッチ出力信号
(位相を遅らせる信号)を判定結果信号出力端子2へ出
力するものである。
回路5は、位相が未知の受信データを取り込むと共に、
リセットVCO4からの3相クロック−1、0、+1と
を取り込み、入力された3相クロック0と、データの位
相関係に対して適当であれば、そのまま、また不適当で
あればクロックの位相を進めるべきか、それとも遅らせ
るべきであるかを判断し、その結果を判定結果信号とし
て出力するものである。また、タイミング判定回路5
は、入力された受信データを3相クロック0にてラッチ
し、そのラッチ出力をデータ出力端子から出力し、同時
に入力受信データをラッチするために使用した3相クロ
ック0を出力するものである。
図11はロック判定回路16の詳細な機能構成図であ
る。この図11において、ロック判定回路16はバイナ
リカウンタ161〜163と、Dフリップフロップ回路
164と、JKフリップフロップ回路165と、2入力
NAND回路166と、片反転2入力AND回路167
と、OR回路168、169と、NOT回路170とか
ら構成されている。
ウンタ161、163と、Dフリップフロップ回路16
4と、JKフリップフロップ回路165とは、マスタク
ロックによって動作し、バイナリカウンタ162はスレ
ーブクロックによって動作する。バイナリカウンタ16
1では、カウンタ値がN(Nは任意の自然数)とN+
2、N+4になるとアクティブパルスが出力されるよう
になっており、それらのパルスより、JKフリップフロ
ップ回路165を用いて、4クロック幅のパルスを生成
し、それによってバイナリカウンタ162をディゼーブ
ルする。
+2の場合に、バイナリカウンタ162のカウンタ値を
モニタし、その値がN或いはN+1であればバイナリカ
ウンタ163をカウントアップし、違っていたらカウン
タ値を0にリセットする。また、誤ってロック状態であ
ると判断することの無いようにM段(Mは2以上の整
数)の保護を持たせるため、バイナリカウンタ163
は、カウンタ値がMになったところで自己ディゼーブル
をかけ、ロック判定結果信号として、ロック状態を示す
ロウレベル信号を出力するのである。
図12はセレクタ制御回路6の詳細構成図である。この
図12において、セレクタ制御回路6は、Dフリップフ
ロップ回路61、62、66〜69、610と、セレク
タ付きDフリップフロップ回路621〜62nと、2入
力AND回路63〜65、618と、片反転2入力AN
D回路611、612と、OR回路613と、アップダ
ウンカウンタ614と、バイナリカウンタ615と、J
Kフリップフロップ616と、2入力NOR回路617
と、OR回路631、636と、Dフリップフロップ6
32と、AND回路633、634と、片反転AND回
路635と、JKフリップフロップ637とから構成さ
れている。
プフロップ632と、AND回路633、634と、片
反転AND回路635と、JKフリップフロップ637
とからなる回路は、位相即時シフトPLL回路4に対す
る位相切り替え信号を生成するための回路である。
号及び位相を遅らせる信号は、それぞれDフリップフロ
ップ回路61、62のクロックとして入力される。Dフ
リップフロップ回路61、62は、クロックの立ち上が
りエッジが入力されると、ハイレベル出力でラッチ出力
し、これらのラッチ出力信号は、バイナリカウンタ61
5で決められる保護時間以外であれば、それぞれDフリ
ップフロップ回路67、68でラッチされる。
0、片反転2入力AND回路611、612で構成され
る回路は、判定結果信号の立ち上がりを検出して、1ク
ロック幅のパルスを出力する。位相を進ませる信号の立
ち上がりを検出回路において検出して生成されたパルス
はアンプダウンカウンタ614のダウン入力に与えられ
る。位相を遅らせる信号の立ち上がりを検出回路におい
て検出して生成されるパルスは、アップダウンカウンタ
614のアップ入力に与えられる。アンプダウンカウン
タ614では、ダウン信号が入力されると、現在選択さ
れているクロックより位相が進んだクロックを選択する
べく、3→2→1→n→(n−1)のようにカウントダ
ウンする。
されているクロックより位相が遅れたクロックを選択す
るべく、(n−1)→n→1→2→3のようにカウント
アップする。アップダウンカウンタ614の出力は、デ
コードされ、多相クロックの相数と同じ数だけ用意さ
れ、各出力は切り替えタイミング信号がハイレベルの場
合、セレクタ付きDフリップフロップ回路621〜62
nで、入力クロックによってラッチ出力される。切り替
えタイミング信号がロウレベルの場合、セレクタ付きD
フリップフロップ回路621〜62nは、自データを保
持する。
りを検出したパルスによって。バイナリカウンタ615
はクリアされ、数カウント後にキャリー信号を出力し、
先ほどの判定結果信号の立ち上がり検出パルスからキャ
リー信号までを保護時間として、Dフリップフロップ回
路67、68の入力をロウレベルに固定し、キャリー信
号と保護パルスの論理積演算結果出力信号によってDフ
リップフロップ回路61、62をクリアする。
で自己ディゼーブルされる。また、保護時間内に位相を
進ませる信号及び位相を遅らせる信号が両方入力された
場合には、Dフリップフロップ回路66でラッチされた
後にタイミングエラー信号として出力されるのである。
りを検出したパルスによって、Dフリップフロップ63
2には、ハイレベル信号がセットされる。その状態後に
入力される切り替えタイミング信号によって、JKフリ
ップフロップ637にハイレベル信号がセットされ、位
相切り替え信号にアクティブ状態であるハイレベル信号
が出力される。
て、JKフリップフロップ637には、ロウレベル信号
がセットされ、位相切り替え信号に非アクティブ状態で
あるロウレベル信号が出力される。また、ロック判定結
果信号に、アンロック状態を示すハイレベル信号が入力
されている場合には、位相即時シフトPLL回路4のロ
ックイン・プロセスを妨げないように、アンプダウンカ
ウンタ614をディゼーブルし、よってセレクタ回路3
を固定し、位相切り替え信号としてロウレベル信号を出
力するのである。
以上の本発明の実施の形態によれば、リセットVCO
を用いて位相即時シフトPLL回路4を構成し、逓倍P
LL回路2の多相クロックを、多相歯抜け状クロックに
変換し、多相歯抜け状クロックを、位相即時シフトPL
L回路4に選択入力し、位相即時シフトPLL回路4で
は、位相をシフトする場合には、位相制御信号をリセッ
トVCO回路に取り込み、位相シフトを行い、位相をシ
フトしない場合には、位相制御信号をリセットVCO回
路に取り込まず、位相制御信号を基準クロックとした逓
倍PLLモードで動作することで、位相即時シフトPL
L回路4のクロック出力を常に安定にすることができ
る。
クロック出力の内の隣り合った3相クロックを用いて、
受信データとのタイミング判定を行い、タイミングが不
適当である場合は、適当と判定される位相方向に位相即
時シフトPLL回路4の出力クロックが変移するよう
に、多相クロックの内の適当と考えられる一つの位相の
歯抜け状クロックをセレクタ回路3にて選択入力し、こ
こで歯抜け状クロックにしていることで、ノイズ無しで
の切り替えが可能であり、位相即時シフトPLL回路4
は、1〜5クロック周期幅程度の非常に速い応答速度
で、その新しい位相のクロックを無瞬断でノイズの重積
無しに出力できるため、受信データがバーストデータで
あっても、素早くビット位相同期を確立することができ
る。
れている場合にも、同様に素早く追従することができ
る。且つ、安定な受信データに関しては、一度、ビット
位相同期を完了すれば、位相即時シフトPLL回路4
は、逓倍PLL回路2と同等の安定したクロックを出力
するので、データの同符号連続耐量を、ほぼ無限大にす
ることができる。また、受信データの障害、或いは、位
相即時シフトPLL回路4の障害検出を行うことを容易
にすることができる。
ジタルデータの再生を行う装置において適用すること
で、非常に高い性能を有する装置を容易に、しかも安価
に実現することができる。
態』:第2の実施の形態のビット位相同期回路は、同じ
ビット速度の複数の受信データからなるパラレル受信デ
ータに対するビット位相同期をとるためのものである。
期回路の機能構成図である。この図13において、ビッ
ト位相同期回路は、逓倍PLL回路2と、セレクタ回路
3と、位相即時シフトPLL回路4と、セレクタ制御回
路6と、データラッチ回路14−2〜14−iと、タイ
ミング判定回路5と、歯抜け状クロック生成回路11
と、ロック判定回路16とから構成されている。尚、上
述の第1の実施の形態の構成部と同じ機能構成部には同
じ符号を付与しているので、同じ構成部の説明は省略す
る。このビット位相同期回路は、パラレルデータ7i〜
72〜71を取り込み、これらのパラレルデータの内の
データ71に対するタイミング判定をタイミング判定回
路5で行いながら、ビット位相同期のとれた再生データ
8i〜82〜81を出力するものである。
7iを取り込み、リセットVCO回路4からの3相クロ
ックによってビット位相同期をとって再生データ8iを
出力する。データラッチ回路14−2も同様に受信デー
タ72を取り込み、位相即時シフトPLL回路4からの
3相クロックによってビット位相同期をとって再生デー
タ82を出力する。タイミング判定回路5は、受信デー
タ71を取り込み、位相即時シフトPLL回路4からの
3相クロックによってビット位相同期をとって再生デー
タ81と、再生データ用クロックと、判定結果信号とを
出力し、この判定結果信号をセレクタ制御回路6の判定
結果信号入力端子へ与える。
期回路の動作を説明する。パラレルデータ71〜7iに
は、位相が未知なi並列のパラレルデータが入力され
(但し、パラレルデータ内の相互の位相関係は同期し
て、位相も揃っているものとする。)、そのパラレルデ
ータの内、パラレルデータ入力信号71は、パラレルデ
ータ入力のタイミング情報の代表としてマスタデータと
し、それ以外のデータをスレーブデータとして、パラレ
ルデータ入力信号71は、タイミング判定回路5のデー
タ入力端子に入力され、パラレルデータ入力信号72〜
7iは、それぞれデータラッチ回路14−2〜14−i
のデータ入力端子に入力される。
相クロック0と、データの位相関係に対して、適当であ
れば、そのまま、不適当であればクロックの位相を進め
るべきであるか、遅らせるべきであるかを判定し、その
結果を判定結果信号出力端子から出力する。
チ回路14−2〜14−iは、それぞれ入力されたデー
タを、入力された3相クロック0によってラッチして、
そのラッチ出力信号をそれぞれのデータ出力端子から再
生パラレルデータ出力信号81〜8iとして出力する。
ラッチするために用いたクロックを、クロック出力端子
から出力し、その出力は再生並列データ用クロック9と
して出力される。タイミング判定回路5の判定結果信号
は、セレクタ制御回路6の判定結果信号入力端子に入力
される。
の効果): 以上の第2の実施の形態のビット位相同
期回路によれば、パラレルデータ入力の内の1本をタイ
ミング情報の代表として、マスタデータとし、それ以外
のデータをスレーブデータとし、マスタデータに対して
タイミング判定回路5でタイミング判定して、マスタデ
ータからタイミングリカバリを行い、位相即時シフトP
LL回路4の出力をマスタデータと同様にスレーブデー
タをラッチするために用いることによって、シリアルデ
ータに対するビット位相同期の効果を大きなハードウエ
アを追加せずにパラレルデータに適用することができ
る。
態』:第3の実施の形態のビット位相同期回路は、パラ
レル受信データに対するビット位相同期をとるためのも
のであるが、しかも全ての受信データのそれぞれに対し
てタイミング判定によるビット位相同期を行うものであ
る。
期回路の機能構成図である。この図14において、ビッ
ト位相同期回路は、逓倍PLL回路2と、セレクタ回路
3と、位相即時シフトPLL回路4と、セレクタ制御回
路6と、タイミング判定回路51〜5iと、歯抜け状ク
ロック生成回路11と、判定結果OR回路15と、ロッ
ク判定回路16とから構成されている。
1を取り込み、位相即時シフトPLL回路4からの3相
クロックを用いてビット位相同期をとって再生パラレル
データと再生パラレルデータ用クロックと、判定結果信
号とを出力し、この判定結果信号は判定結果OR回路1
5に与えられる。タイミング判定回路5iは、受信デー
タ7iを取り込み、位相即時シフトPLL回路4からの
3相クロックを用いてビット位相同期をとって再生パラ
レルデータと、判定結果信号とを出力し、この判定結果
信号は判定結果OR回路15に与えられる。判定結果O
R回路15は、タイミング判定回路51〜5iからの判
定結果信号の論理和演算を行って、演算結果信号をセレ
クタ制御回路6の判定結果信号入力端子に与えるもので
ある。
期回路の動作を説明する。受信パラレルデータ入力端子
71〜7iには、位相が未知なi並列の受信パラレルデ
ータが入力され(但し、受信パラレルデータ内の相互の
位相関係は同期して、位相もほぼ揃っているものとす
る。)、そのパラレルデータは、それぞれタイミング判
定回路51〜5iのデータ入力端子に入力される。
別に入力されたクロックとデータの位相関係に対して、
適当であれば、そのまま、不適当であればクロックの位
相を進めるべきであるか、遅らせるべきかを判定し、そ
の結果を判定結果信号出力端子から出力する。
は、それぞれ入力されたデータを、入力された3相クロ
ック0によってラッチし、そのラッチ出力をデータ出力
端子から出力し、その出力は再生パラレルデータ出力信
号81〜8iとして出力され、タイミング判定回路51
は入力データをラッチするために用いたクロックを、ク
ロック出力端子から出力し、その出力は再生パラレルデ
ータ用クロックとして出力される。
信号は、それぞれ判定結果OR回路15の判定結果信号
入力に入力される。判定結果OR回路15では、入力さ
れた全ての判定結果信号の論理和演算を行って、その結
果を判定結果信号出力端子から出力して、この信号はセ
レクタ制御回路6の判定結果信号入力端子に与えられ
る。
第3の実施の形態のビット位相同期回路によれば、受信
パラレルデータの全てのビット線に対してビット位相同
期を行うことができるので、位相スキュー(位相のず
れ)が生じている受信パラレルデータに対しても、上述
の第1の実施の形態から第2の実施の形態におけるシリ
アルデータに対する効果を得て、大きなハードウエアを
追加することなく適用することができる。
クロック入力端子には、受信データのビットレートと同
じクロック周波数の1/m(m>0)の周波数のクロッ
クが入力されているが、近接した(近傍の)周波数でも
よいことは明白である。
リセットVCO回路のVCOとを同じ回路構成のVCO
を使用したが、異なる回路構成でもよい。
ィブハイレベルで動作を説明したが、信号の極性は論理
的に矛盾なければ、どのような極性でも適用することが
できる。
ットVCO回路と、位相比較制御回路とを備え、入力位
相制御信号を上記位相比較制御回路に与えてPLL動作
を行うPLL回路において、位相切り替え信号を印加す
る位相切り替え信号入力端子と、上記位相切り替え信号
入力端子に印加された位相切り替え信号が所定の状態の
ときには、上記位相制御信号を上記リセットVCO回路
に与えて上記リセットVCO回路だけを発振制御し、位
相シフトモードで発振動作させる制御を行い、上記位相
切り替え信号入力端子に印加された上記位相切り替え信
号が上記所定状態以外の状態のときには、上記位相制御
信号を上記位相比較制御回路に与えて、PLL動作を行
なわせる制御を行う位相制御手段とを備えたことで、従
来に無い機能的で、しかもビット位相同期回路に適用し
た場合の性能向上の効果を期待することができるPLL
回路を実現することができる。
PLL回路を備えるものであって、選択手段で選択出力
されたクロックを、位相制御信号として取り込むと共
に、位相切り替え信号を取り込んで第1のクロックを生
成するクロック生成手段と、n相クロック生成手段で生
成されたクロックと、上記第1のクロックとから上記ク
ロック生成手段のPLL回路がロック状態であるか否か
を判定し、ロック判定結果信号を出力するロック判定手
段とを備え、タイミング判定出力手段は、切り替えタイ
ミング信号と上記ロック判定結果信号と位相差信号とか
ら上記位相切り替え信号を生成して上記クロック生成手
段のPLL回路に与えることで、どのような位相で受信
データが取り込まれても、非常に安定的に、しかも簡単
な構成で迅速にビット位相同期がとれたデータとクロッ
クを出力し、ノイズに対する誤動作を改善するビット位
相同期回路を実現することができるのである。
態の機能構成図である。
ットVCOの説明図である。
タイミングチャートである。
構成図である。
タイミングチャート(1/2)である。
タイミングチャート(2/2)である。
PLL回路の機能構成図である。
け状クロック生成回路の機能構成図である。
イミング判定回路の機能構成図である。
ック判定回路の機能構成図である。
レクタ制御回路の機能構成図である。
能構成図である。
能構成図である。
セレクタ制御回路、4…位相即時シフトPLL回路、4
a…リセットVCO回路、5…タイミング判定回路、6
…セレクタ制御回路、7…受信データ入力端子、8…再
生データ出力端子、9…再生データ用クロック出力端
子、10…受信データ識別エラー出力端子、11…歯抜
け状クロック生成回路、42…位相周波数検出回路、4
3…チャージポンプ回路、44…ロウパスフィルタ回
路、45…m分周回路、46…位相制御回路。
Claims (5)
- 【請求項1】 リセットVCO回路と、位相比較制御回
路とを備え、入力位相制御信号を上記位相比較制御回路
に与えてPLL動作を行うPLL回路において、 位相切り替え信号を印加する位相切り替え信号入力端子
と、 上記位相切り替え信号入力端子に印加された位相切り替
え信号が所定の状態のときには、上記位相制御信号を上
記リセットVCO回路に与えてこのリセットVCO回路
だけを発振制御し、位相シフトモードで発振動作させる
制御を行い、上記位相切り替え信号入力端子に印加され
た上記位相切り替え信号が上記所定状態以外の状態のと
きには、上記位相制御信号を上記位相比較制御回路に与
えて、PLL動作を行なわせる制御を行う位相制御手段
とを備えたことを特徴とするPLL回路。 - 【請求項2】 受信データと、この受信データのビット
速度のa倍(aは自然数)又は1/aのクロック周波数
の第1のクロックとのビット位相同期をとって同期状態
にするビット位相同期回路であって、上記第1のクロッ
クのクロック周波数のm倍(m>0)の周波数の基準ク
ロックから上記受信データのビット速度のa倍又は1/
aの1のクロック周波数で、しかも上記受信データの1
ビット幅をn(nは2以上の整数)相に移相したn相の
クロックをPLL回路で生成するn相クロック生成手段
と、上記n相のクロックのそれぞれの位相のクロックに
対して歯抜け処理を行ったn相の歯抜け状クロックを生
成すると共に、歯抜け状クロックのパルスとパルスとの
間に切り替えタイミング信号を生成するn相歯抜け状ク
ロック生成手段と、上記n相の歯抜け状クロックのいず
れかの位相のクロックを選択制御信号によって選択出力
する選択手段と、上記第1のクロックと上記受信データ
との位相差を検出し、この位相差信号と切り替えタイミ
ング信号とを基にして上記選択制御信号を生成して上記
選択手段に与えると共に、上記第1のクロックで上記受
信データをラッチ出力してビット位相同期データを出力
するタイミング判定出力手段とを備えたビット位相同期
回路において、 請求項1記載のPLL回路を備えるものであって、上記
選択手段で選択出力されたクロックを、位相制御信号と
して取り込むと共に、位相切り替え信号を取り込んで上
記第1のクロックを生成するクロック生成手段と、 上記n相クロック生成手段で生成されたクロックと、上
記第1のクロックとから上記クロック生成手段のPLL
回路がロック状態であるか否かを判定し、ロック判定結
果信号を出力するロック判定手段とを備え、 上記タイミング判定出力手段は、上記切り替えタイミン
グ信号と上記ロック判定結果信号と上記位相差信号とか
ら上記位相切り替え信号を生成して上記クロック生成手
段のPLL回路に与えることを特徴とするビット位相同
期回路。 - 【請求項3】 上記選択手段は、選択切り替え出力を行
ってから、上記タイミング判定出力手段で上記位相差信
号が求められるまでの時間を所定保護時間として、選択
切り替えを行ってから上記所定保護時間内は有意なクロ
ックとして上記クロック生成手段に与えないようにマス
ク処理する構成であることを特徴とする請求項2記載の
ビット位相同期回路。 - 【請求項4】 同じビット速度の複数の受信データから
なるパラレル受信データに対するビット位相同期を行う
回路であって、上記パラレル受信データと、各受信デー
タのビット速度のa倍(aは自然数)又は1/aのクロ
ック周波数の第1のクロックとのビット位相同期をとっ
て同期状態にするビット位相同期回路であって、 請求項2又は3記載のビット位相同期回路で上記パラレ
ル受信データの内のいずれか一つの受信データに対する
ビット位相同期をとり、 その他の残りの受信データに対して、上記第1のクロッ
クを用いてラッチ出力して、それぞれの受信データに対
するビット位相同期データを出力する構成であることを
特徴とするビット位相同期回路。 - 【請求項5】 同じビット速度の複数の受信データから
なるパラレル受信データに対するビット位相同期を行う
回路であって、上記パラレル受信データと、各受信デー
タのビット速度のa倍(aは自然数)又は1/aのクロ
ック周波数の第1のクロックとのビット位相同期をとっ
て同期状態にするビット位相同期回路であって、 上記第1のクロックのクロック周波数のm倍(m>0)
の周波数の基準クロックからPLL回路と歯抜け状クロ
ック生成回路とセレクタ回路とセレクタ制御回路とロッ
ク判定回路と、請求項1記載のPLL回路と選択制御信
号と位相制御信号と位相切り替え信号とによって位相制
御と周波数制御とを行いながら上記第1のクロックを生
成するクロック生成手段と、 上記第1のクロックと上記各受信データとの位相差を検
出し、それぞれの位相差信号を基にして上記選択制御信
号を生成して上記クロック生成手段に与えると共に、上
記第1のクロックで上記各受信データをラッチ出力して
ビット位相同期データを出力するタイミング判定出力手
段とを備えることを特徴とするビット位相同期回路。
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---|---|---|---|
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Family Applications (1)
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JP3233801B2 (ja) * | 1994-12-09 | 2001-12-04 | 沖電気工業株式会社 | ビット位相同期回路 |
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-
1995
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