JPH0758731A - ジッタ抑圧回路 - Google Patents
ジッタ抑圧回路Info
- Publication number
- JPH0758731A JPH0758731A JP5091268A JP9126893A JPH0758731A JP H0758731 A JPH0758731 A JP H0758731A JP 5091268 A JP5091268 A JP 5091268A JP 9126893 A JP9126893 A JP 9126893A JP H0758731 A JPH0758731 A JP H0758731A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- input
- jitter
- output clock
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ジッタ抑圧回路をＬＳＩとして一体化するこ
と。 【構成】 入力クロックに同期した入力データからジッ
タ成分の抑圧された出力クロックに同期させた出力デー
タを出力するジッタ抑圧回路において、前記入力クロッ
クのタイミングで前記入力データを順次記憶し、前記出
力クロックのタイミングで前記記憶されたデータを出力
すると共に、前記入力クロックと前記出力クロックとの
タイミング差の増減に応答した判別信号を出力するＦＩ
ＦＯメモリ７と、判別信号に基づいてアップまたはダウ
ンカウントするアップダウンカウンタ１３と、アップダ
ウンカウンタ１３のカウント数が所定の値を越えたとき
に互いに異なる位相の複数のクロックのいずれかを選択
し、当該選択したクロックに基づいて出力クロックを生
成するクロック選択回路５とを具える。
と。 【構成】 入力クロックに同期した入力データからジッ
タ成分の抑圧された出力クロックに同期させた出力デー
タを出力するジッタ抑圧回路において、前記入力クロッ
クのタイミングで前記入力データを順次記憶し、前記出
力クロックのタイミングで前記記憶されたデータを出力
すると共に、前記入力クロックと前記出力クロックとの
タイミング差の増減に応答した判別信号を出力するＦＩ
ＦＯメモリ７と、判別信号に基づいてアップまたはダウ
ンカウントするアップダウンカウンタ１３と、アップダ
ウンカウンタ１３のカウント数が所定の値を越えたとき
に互いに異なる位相の複数のクロックのいずれかを選択
し、当該選択したクロックに基づいて出力クロックを生
成するクロック選択回路５とを具える。
Description
【０００１】
【産業上の利用分野】本発明は、クロックのジッタ抑圧
回路に関するものである。
回路に関するものである。
【０００２】
【従来の技術】デジタル伝送では、デマルチ・プレクス
等により、データ伝送用クロックおよびデータにジッタ
が発生している。このジッタを取り除くために、ジッタ
抑圧回路が用いられる。
等により、データ伝送用クロックおよびデータにジッタ
が発生している。このジッタを取り除くために、ジッタ
抑圧回路が用いられる。
【０００３】従来までは、図３に示すような位相比較器
２および水晶発振回路１１を用いたジッタ抑圧回路が知
られている。
２および水晶発振回路１１を用いたジッタ抑圧回路が知
られている。
【０００４】本回路は、ジッタを含んだ入力クロックの
位相と水晶発振回路１１（水晶発振子１０、抵抗Ｒ、イ
ンバータ１２、コンデンサＣ１，Ｃ２等からなる）によ
り発生したクロックの位相とを各々分周器１を介して位
相比較器２で比較し、その位相差により水晶発振子１０
の負荷３を変化させ、これによって発振周波数を微小に
変化させることにより出力クロックが入力クロックに同
期する。本回路はループ・ゲインが低いため、閉ループ
の帯域が狭く、帯域外の周波数よりなるジッタには追従
せず、ジッタは抑圧される。さらに入力データをリタイ
ミング回路６を用いて出力クロックと同期化することに
より入力データのジッタを抑圧していた。
位相と水晶発振回路１１（水晶発振子１０、抵抗Ｒ、イ
ンバータ１２、コンデンサＣ１，Ｃ２等からなる）によ
り発生したクロックの位相とを各々分周器１を介して位
相比較器２で比較し、その位相差により水晶発振子１０
の負荷３を変化させ、これによって発振周波数を微小に
変化させることにより出力クロックが入力クロックに同
期する。本回路はループ・ゲインが低いため、閉ループ
の帯域が狭く、帯域外の周波数よりなるジッタには追従
せず、ジッタは抑圧される。さらに入力データをリタイ
ミング回路６を用いて出力クロックと同期化することに
より入力データのジッタを抑圧していた。
【０００５】
【発明が解決しようとする課題】しかしながら、上記ジ
ッタ抑圧回路では、水晶発振子１０を必要とし、水晶発
振子１０をＬＳＩ化することが困難なため、ジッタ抑圧
回路をＬＳＩとして一体化することができなかった。
ッタ抑圧回路では、水晶発振子１０を必要とし、水晶発
振子１０をＬＳＩ化することが困難なため、ジッタ抑圧
回路をＬＳＩとして一体化することができなかった。
【０００６】以上の点に鑑み、本発明は水晶発振子を使
うことなく狭帯域のジッタ抑圧特性を実現するジッタ抑
圧回路を提供することを目的とする。
うことなく狭帯域のジッタ抑圧特性を実現するジッタ抑
圧回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
本発明は入力クロックに同期した入力データからジッタ
成分の抑圧された出力クロックに同期させた出力データ
を出力するジッタ抑圧回路において、前記入力クロック
のタイミングで前記入力データを順次記憶し、前記出力
クロックのタイミングで前記記憶されたデータを出力す
ると共に、前記入力クロックと前記出力クロックとのタ
イミング差の増減に応答した判別信号を出力するファー
ストインファーストアウト手段と、前記判別信号に基づ
いてアップまたはダウンカウントするアップダウンカウ
ント手段と、前記アップダウンカウント手段のカウント
数が所定の値を越えたときに互いに異なる位相の複数の
クロックのいずれかを選択し、当該選択したクロックに
基づいて出力クロックを生成する出力クロック生成手段
とを具えたことを特徴とする。
本発明は入力クロックに同期した入力データからジッタ
成分の抑圧された出力クロックに同期させた出力データ
を出力するジッタ抑圧回路において、前記入力クロック
のタイミングで前記入力データを順次記憶し、前記出力
クロックのタイミングで前記記憶されたデータを出力す
ると共に、前記入力クロックと前記出力クロックとのタ
イミング差の増減に応答した判別信号を出力するファー
ストインファーストアウト手段と、前記判別信号に基づ
いてアップまたはダウンカウントするアップダウンカウ
ント手段と、前記アップダウンカウント手段のカウント
数が所定の値を越えたときに互いに異なる位相の複数の
クロックのいずれかを選択し、当該選択したクロックに
基づいて出力クロックを生成する出力クロック生成手段
とを具えたことを特徴とする。
【０００８】
【作用】本発明によりジッタ抑圧回路をＬＳＩとして一
体化することが可能となった。
体化することが可能となった。
【０００９】
【実施例】以下、本発明を図面に基づいて詳細に説明す
る。
る。
【００１０】図１は、本発明のジッタ抑圧回路の実施例
である。図２は各部の信号のタイミングを示す。図１に
おいて、４はＰＬＬであって、入力クロックと同一周波
数もしくはその整数倍のクロックを基準クロックとして
使用しており、この基準クロックと分周器１Ｃの出力と
を位相比較器２により位相比較し、その比較結果をルー
プ・フィルタ８に通してリング・オシレータ９に入力
し、このリング・オシレータ９の出力を分周器１Ｃに入
力する。このようなＰＬＬ４において、入力クロックの
数倍となる周波数の信号をリング・オシレータ９により
発振させ、周波数一定の位相差のあるクロックを複数本
得ることができる（図２参照）。
である。図２は各部の信号のタイミングを示す。図１に
おいて、４はＰＬＬであって、入力クロックと同一周波
数もしくはその整数倍のクロックを基準クロックとして
使用しており、この基準クロックと分周器１Ｃの出力と
を位相比較器２により位相比較し、その比較結果をルー
プ・フィルタ８に通してリング・オシレータ９に入力
し、このリング・オシレータ９の出力を分周器１Ｃに入
力する。このようなＰＬＬ４において、入力クロックの
数倍となる周波数の信号をリング・オシレータ９により
発振させ、周波数一定の位相差のあるクロックを複数本
得ることができる（図２参照）。
【００１１】一時記憶回路としてのＦＩＦＯ（ファース
トインファーストアウト）メモリ７は、入力クロックに
より書込みアドレスを順次決定して（つまり、入力クロ
ックのタイミングでアドレスを昇順あるいは降順に変化
させる）入力データを記憶し、分周器１Ｄからの出力ク
ロックによって読出しアドレスを順次決定し、記憶デー
タ（出力データ）を読出していく回路であり、入力クロ
ックと出力クロックとの位相差に応答する書込みアドレ
スと読出しアドレスとの差を当該差の変化方向を示すア
ップ信号またはダウン信号として周期的に読出す。ＦＩ
ＦＯメモリ７からのアップ信号もしくはダウン信号をア
ップ・ダウン・カウンタ１３に入力し、あるカウント数
Ｋ（もしくは−Ｋ）を越えた（下まわった）場合、アッ
プ・ダウン・カウンタ１３より位相進み信号（位相遅れ
信号）を出力し、この位相進み信号（位相遅れ信号）の
立下りに応答してクロック選択回路５で上記リング・オ
シレータ９にて発生したクロックのうちから、現在のク
ロックより早い（遅い）位相のクロックを選択し分周器
１Ｄに入力する（図２参照）。分周器１Ｄでクロック選
択回路５からのクロックを分周することにより出力クロ
ックを再生することができる。
トインファーストアウト）メモリ７は、入力クロックに
より書込みアドレスを順次決定して（つまり、入力クロ
ックのタイミングでアドレスを昇順あるいは降順に変化
させる）入力データを記憶し、分周器１Ｄからの出力ク
ロックによって読出しアドレスを順次決定し、記憶デー
タ（出力データ）を読出していく回路であり、入力クロ
ックと出力クロックとの位相差に応答する書込みアドレ
スと読出しアドレスとの差を当該差の変化方向を示すア
ップ信号またはダウン信号として周期的に読出す。ＦＩ
ＦＯメモリ７からのアップ信号もしくはダウン信号をア
ップ・ダウン・カウンタ１３に入力し、あるカウント数
Ｋ（もしくは−Ｋ）を越えた（下まわった）場合、アッ
プ・ダウン・カウンタ１３より位相進み信号（位相遅れ
信号）を出力し、この位相進み信号（位相遅れ信号）の
立下りに応答してクロック選択回路５で上記リング・オ
シレータ９にて発生したクロックのうちから、現在のク
ロックより早い（遅い）位相のクロックを選択し分周器
１Ｄに入力する（図２参照）。分周器１Ｄでクロック選
択回路５からのクロックを分周することにより出力クロ
ックを再生することができる。
【００１２】本ジッタ抑圧回路は閉ループであり、アッ
プ・ダウン・カウンタ１３が積分器の働きをするため、
回路全体としては一次のＰＬＬとして動作する。この一
次のＰＬＬのジッタ抑圧特性はアップ・ダウン・カウン
タ１３のカウント数、リング・オシレータ９によるクロ
ック間の位相差、ＦＩＦＯメモリ７の段数（アドレス
数）および分周器１Ｄの分周数により決定される。
プ・ダウン・カウンタ１３が積分器の働きをするため、
回路全体としては一次のＰＬＬとして動作する。この一
次のＰＬＬのジッタ抑圧特性はアップ・ダウン・カウン
タ１３のカウント数、リング・オシレータ９によるクロ
ック間の位相差、ＦＩＦＯメモリ７の段数（アドレス
数）および分周器１Ｄの分周数により決定される。
【００１３】従って、希望のジッタ抑圧特性を上記変数
を適当に決定することにより実現することが可能とな
る。本実施例によって、各変数を最適に選ぶことにより
従来の水晶発振子を用いた回路と同程度のジッタ抑圧特
性を実現できた。
を適当に決定することにより実現することが可能とな
る。本実施例によって、各変数を最適に選ぶことにより
従来の水晶発振子を用いた回路と同程度のジッタ抑圧特
性を実現できた。
【００１４】
【発明の効果】以上のように、本発明によれば水晶発振
子を用いず、ジッタ抑圧回路を実現でき、ＬＳＩとして
一体化することが可能となった。
子を用いず、ジッタ抑圧回路を実現でき、ＬＳＩとして
一体化することが可能となった。
【図面の簡単な説明】
【図１】本発明のジッタ抑圧回路の実施例を示す図であ
る。
る。
【図２】同実施例の各部の信号のタイミングを示す図で
ある。
ある。
【図３】従来のジッタ抑圧回路を示す図である。
１Ａ，１Ｂ，１Ｃ，１Ｄ 分周器 ２ 位相比較器 ３Ａ，３Ｂ 可変負荷 ４ ＰＬＬ（位相ロックドループ） ５ クロック選択回路 ６ リタイミング回路 ７ ＦＩＦＯメモリ ８ ループ・フィルタ ９ リング・オシレータ １０ 水晶発振子 １２ インバータ Ｒ 抵抗 Ｃ１，Ｃ２ コンデンサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 25/40 Ｂ 9199−5Ｋ
Claims (1)
- 【請求項１】 入力クロックに同期した入力データから
ジッタ成分の抑圧された出力クロックに同期させた出力
データを出力するジッタ抑圧回路において、 前記入力クロックのタイミングで前記入力データを順次
記憶し、前記出力クロックのタイミングで前記記憶され
たデータを出力すると共に、前記入力クロックと前記出
力クロックとのタイミング差の増減に応答した判別信号
を出力するファーストインファーストアウト手段と、 前記判別信号に基づいてアップまたはダウンカウントす
るアップダウンカウント手段と、 前記アップダウンカウント手段のカウント数が所定の値
を越えたときに互いに異なる位相の複数のクロックのい
ずれかを選択し、当該選択したクロックに基づいて出力
クロックを生成する出力クロック生成手段とを具えたこ
とを特徴とするジッタ抑圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091268A JPH0758731A (ja) | 1993-04-19 | 1993-04-19 | ジッタ抑圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091268A JPH0758731A (ja) | 1993-04-19 | 1993-04-19 | ジッタ抑圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758731A true JPH0758731A (ja) | 1995-03-03 |
Family
ID=14021697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5091268A Withdrawn JPH0758731A (ja) | 1993-04-19 | 1993-04-19 | ジッタ抑圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758731A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6850580B1 (en) | 1999-06-21 | 2005-02-01 | Sharp Kabushiki Kaisha | Bit synchronizing circuit |
| US7227918B2 (en) | 2000-03-14 | 2007-06-05 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US7333570B2 (en) | 2000-03-14 | 2008-02-19 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| JP2009239768A (ja) * | 2008-03-28 | 2009-10-15 | Hitachi Ltd | 半導体集積回路装置、及び、クロックデータ復元方法 |
-
1993
- 1993-04-19 JP JP5091268A patent/JPH0758731A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6850580B1 (en) | 1999-06-21 | 2005-02-01 | Sharp Kabushiki Kaisha | Bit synchronizing circuit |
| US7227918B2 (en) | 2000-03-14 | 2007-06-05 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US7333570B2 (en) | 2000-03-14 | 2008-02-19 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US7684532B2 (en) | 2000-03-14 | 2010-03-23 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| JP2010172014A (ja) * | 2000-03-14 | 2010-08-05 | Altera Corp | プログラマブルロジックデバイス回路に結合されるクロックデータリカバリ回路 |
| JP2009239768A (ja) * | 2008-03-28 | 2009-10-15 | Hitachi Ltd | 半導体集積回路装置、及び、クロックデータ復元方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |