JP2954773B2 - システムクロックの位相制御方式 - Google Patents
システムクロックの位相制御方式Info
- Publication number
- JP2954773B2 JP2954773B2 JP4006751A JP675192A JP2954773B2 JP 2954773 B2 JP2954773 B2 JP 2954773B2 JP 4006751 A JP4006751 A JP 4006751A JP 675192 A JP675192 A JP 675192A JP 2954773 B2 JP2954773 B2 JP 2954773B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase
- divider
- output
- external
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 9
- 230000010363 phase shift Effects 0.000 claims description 23
- 230000001360 synchronised effect Effects 0.000 claims description 13
- 238000011084 recovery Methods 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 description 23
- 238000010586 diagram Methods 0.000 description 12
- 230000002265 prevention Effects 0.000 description 12
- 230000005764 inhibitory process Effects 0.000 description 7
- 238000004891 communication Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
ムクロックを同期させる方式のシステムクロック源に係
り、特に、外部クロックの遮断時、あるいは、回復時に
おけるシステムクロックの位相制御方式に関する。
(以下、LANという)等のネットワークを、例えば、
NTT等の公衆デジタル網に接続し、これらの間で同期
を取るための従来技術として、外部からLANへ入力し
た外部クロックを、公衆デジタル網における高速デジタ
ルインタフェースの1.544Mbps、LANにおけ
るPBXインタフェースの2.028Mbpsの最大公
約数である8kHzまで分周して、位相同期ループ(以
下、PLLという)によりLANのシステムクロック源
と同期を取り、かつ、外部クロックの高周波ジッタ(ク
ロックエッジのゆれ)を除去して、さらに、これを8k
Hzのクロック情報データとして各ノードに伝達する方
式が一つの有効な手段として知られている。
を示すブロック図である。図6において、21は位相比
較器、22はローパスフィルタ(以下、LPFとい
う)、23は電圧制御発振器(以下、VCOという)、
24は分周回路である。
外部網からのクロック38と分周回路出力のクロック
(以下、PLL出力クロックという)25とを位相比較
し、LPF22がその位相比較出力27を平滑化した電
圧信号28に変換し、VCO23がLPF22の出力2
8により制御され、所定の周波数信号29を発振するよ
うに動作する。
圧に応じてその発振周波数を変化させる電圧制御型の発
振器であり、VCO23の出力29の周波数が分周回路
24により1/Nとされ、外部クロックが正常のときこ
のクロック25が、図示しないLANのシステムクロッ
ク源として利用される。
の原因によりVCO23の出力周波数が変化すると、P
LL出力クロック25の周波数も変化するが、この周波
数変化が位相比較器21の出力27を減少させる方向に
作用するため、徐々に外部網のクロック38とPLL出
力クロック25の位相差が少なくなり両クロックを同期
させることができる。なお、通常VCO出力29の周波
数は外部網同期クロックのN倍(任意の整数倍)に設定
される。
8がPLLに対する入力クロックであるため、この入力
クロックが失われるとVCO23の出力29がVCO2
3自身の持つ自走周波数に落ち着くことになる。しか
し、通常VCO23の自走周波数は、同期引込み時に比
較して10%以上の偏差を持つ場合がある。このため、
図示PLLは、PLL内の分周回路24の出力であるP
LL出力クロック25が、10%以上の偏差を有するこ
とになり、このPLL出力クロック25をシステムのク
ロック源として使用することが困難である。
れた場合においても、LAN内の通信を維持したいとい
うシステム側からの要求がある。従って、外部からのク
ロックが遮断された場合にも、システムのクロック源と
して、周波数偏差を保障したクロックを保持する必要が
ある。
技術として、例えば、特開平1−180151公報等に
記載された技術が知られている。
図である。図7において、30は内部クロック基準発振
器、41はセレクタ、54は外部クロック遮断検出回路
であり、他の符号は図6の場合と同一である。
たPLLに、内部クロック基準発振器30と、外部クロ
ック遮断検出回路54と、外部クロックと内部クロック
とを切り換えるセレクタ41とを付加して構成したもの
である。
かの理由で遮断されると、外部クロック遮断検出回路5
4は、これを検出して、クロック遮断情報を位相比較器
21の前段に接続されているセレクタ41に伝え、外部
クロック38から内部クロック37への切り換えを行わ
せる。
クの遮断時に、PLLがクロック偏差の保障された内部
クロック37に引き込むことにより、LAN内にクロッ
ク偏差の保障されたシステムクロックを供給することが
できる。また、この従来技術は、外部クロック源が回復
したときに、外部クロック遮断検出回路54からのクロ
ック回復情報により、位相比較器21の前段のセレクタ
41を内部クロック37から外部クロック38へ切り換
えることにより、LAN内のクロックを外部クロックに
同期させることができる。
外部クロック遮断時においてクロック偏差に関するクロ
ック保護を行っているが、外部クロック38から内部ク
ロック37、あるいは、内部クロック37から外部クロ
ック38への切り換え時に、位相制御を行っていないた
め、最大180度の位相ステップが生じるという問題点
を有している。
信が、一時的に障害となる場合があり、LAN内の各ノ
ードに収容されているあるシステム(装置)において、
一時的に通信を行うことができなくなるという不具合を
生じさせる場合があるという問題点を有している。特
に、リアルタイム性が要求されるシステム(装置)に前
記従来技術を適用した場合、前述の通信不能時間の影響
が大きくなり、また、LANの規模が大きくなるほど、
LAN内の各ノード数が多いので、これによる障害の波
及が大きくなる。
解決し、外部網のクロックが失われた場合、あるいは、
外部網のクロック38が回復した場合、システムクロッ
クの保持に、周波数のみならず位相の保持までも可能と
するシステムクロックの位相制御方式を提供することに
ある。
は、位相比較器、ローパスフィルタ、電圧制御発振器、
及び、分周器からなる位相同期ループを外部クロックに
同期させ、システムクロック源とするシステムにおい
て、システム内部のクロックを発生する内部基準発振器
源と、前記内部クロックと前記位相同期ループの出力ク
ロックとを切り換えてこれらのクロックの一方をシステ
ムクロックとして出力する第1のセレクタと、前記外部
クロックの遮断・回復に応じて、システムクロックを位
相同期ループの出力クロックから内部クロック、また
は、内部クロックから位相同期ループ出力クロックへ切
り換えるときに、システムクロックとして選択されてい
ないクロックの位相を、システムクロックとして選択さ
れているクロックのタイミングに応じて制御すると共
に、位相同期ループの出力クロックと内部クロックとに
位相のずれがある場合に、ずれが生じている間、前記ク
ロックの切り換えを抑止する位相制御回路とを備えるこ
とにより達成される。
クロックを使用する場合、内部クロック分周器をPLL
出力クロックの周期でクリアするすることによってPL
L出力クロックと内部クロック分周器出力クロックとの
位相差を少なくすることができる。これにより、PLL
出力クロックから内部クロック分周器出力クロックに切
り換えた時のシステムクロックの位相のゆれ(ステッ
プ)を少なくすることができる。
ック分周器出力クロックを使用する場合、内部クロック
分周器出力クロックと同期が取れていて、かつ、そのク
ロックとの位相差が少なく迎えられているPLL出力ク
ロックの周期で外部クロック分周器をクリアすることに
より、内部クロック分周器出力クロックと外部クロック
との位相差を少なくすることができる。これにより、内
部クロック分周器出力クロックから外部クロックに切り
換えたとき、PLLに入力されるクロックのゆれを少な
くすることができ、PLLが位相変化後の位相に追随す
るための動作を小さくできるため、結局システムクロッ
クの位相ゆれを少なくすることができる。
クロックから内部クロック分周器出力クロックへの切り
換え時、及び、内部クロック分周器出力クロックからP
LL出力クロック25への切り換え時、位相ゆれを少な
くすることができるため、常時、周波数、位相の両方共
に安定したシステムクロックを供給することが可能とな
る。
制御方式の実施例を図面により詳細に説明する。
ック図、図2はグリッジ防止回路の構成を示すブロック
図、図3は位相合わせ回路の構成を示すブロック図、図
4はシステムクロック位相制御回路の動作を説明するタ
イムチャートである。図1〜図3において、31は内部
クロック分周器、32は外部クロック分周器、33は位
相合わせ回路、34はグリッジ防止回路、40、42は
セレクタ、46は位相ずれ検出回路、47は遮断信号の
同期化回路、50、58は同期化回路、56はシステム
クロック位相制御回路である。
部クロック分周器31は、分周カウンタにより内部クロ
ック発振器30からのクロック(以下、内部クロックと
いう)37を分周して、システムクロック保護用のクロ
ック(以下、内部クロック分周器出力クロックという)
36を生成する。外部クロック分周器32は、分周カウ
ンタにより外部クロック供給元から供給された外部クロ
ック38を分周し、PLLにより同期化した後システム
クロックとなる周波数のクロックを生成する。
セレクタ42は、外部クロック38が供給されていると
き、PLL出力クロック25をシステムクロックとして
選択し、外部クロック38が遮断されているとき、内部
クロック分周器出力クロック36をシステムクロックと
して選択する。また、PLLに対する入力を切り換える
第2のセレクタ41は、外部クロック38が供給されて
いるとき、PLL入力クロック26として、外部クロッ
ク分周器出力クロック43を選択する。
は、外部クロック38が供給されているとき、このクロ
ックに同期し、かつ、高周波ジッタを除去したPLL出
力クロック25をシステムクロック53として出力し、
このシステムクロック53を図示しない各ノ−ドに伝達
することができ、LAN内の各ノ−ドを外部網に対して
同期させることができる。
き、セレクタ41は、内部クロック分周器出力クロック
36をPLL入力クロック26として選択し、PLLに
対して周波数偏差の保障されたクロックを供給する。こ
のため、PLL内のVCO23が自走発振することがな
く、内部クロック分周器出力クロック36の周波数と同
期して動作する。
は、外部クロック38の回復時、システムクロック出力
を切り換えるセレクタ42を、内部クロック分周器出力
クロック36からPLL出力クロック25に切り換えて
も、PLLが外部クロックと同期が取れる間、一時的に
周波数偏差の保障されないシステムクロックが各ノ−ド
に供給されことから保護することができる。
56は、本発明により設けられたものであり、位相合わ
せ回路33と、グリッジ防止回路34とにより構成され
ている。グリッジ防止回路34は、システムクロック出
力53をPLL出力クロック25から内部クロック36
へ切り換えるとき、あるいは、内部クロック分周器出力
クロック36からPLL出力クロック25へ切り換える
ときに、システムクロック53にグリッジを生じさせな
いように制御を行う。
ロック53として、PLL出力クロック25を使用する
ときに、PLL出力クロック25と内部クロック分周器
出力クロック36との位相合わせを行い、これらの2つ
のクロックの位相差を少なくしておくことにより、ま
た、システムクロック53として、内部クロック分周器
出力クロック36を使用するときに、PLL出力クロッ
ク25と外部クロック分周器出力クロック43との位相
合わせを行って、これらの2つのクロックの位相差を少
なくしておくことにより、セレクタ42が、PLL出力
クロック25から内部クロック分周器出力クロック36
への切り換えを行うとき、あるいは、内部クロック分周
器出力クロック36からPLL出力クロック25へのに
切り換えを行うときのシステムクロック53の位相ゆれ
を少なくする制御を行う。
ロック38が遮断されたとき、すみやかに外部クロック
遮断検知信号55を遮断状態にする。これにより、シス
テムクロック53は、PLL出力クロック25から内部
クロック分周器出力クロック36に切り換えられること
になる。この結果、図1に示す本発明の実施例は、外部
クロック38の遮断によって、PLL内のVCO23が
周波数偏差の保障されない自走発振状態になる前に、シ
ステムクロック53が周波数偏差の保障された内部クロ
ック分周器出力クロック36に切り換わって、内部クロ
ック分周器出力クロック36をシステムクロック53と
して、各ノ−ドに供給することが可能となる。
外部クロック38が回復したとき、位相合わせ回路33
により外部クロック分周器出力クロック43が、PLL
出力クロック25との位相同期が取れる間の時間を確保
して、外部クロック遮断検知信号55をクロック供給状
態にする制御をも行う。
の中のグリッジ防止回路34の構成と動作を図2を参照
して説明する。
化回路47と、位相ずれ検出回路46と、セレクタ40
とを備えて構成されている。遮断信号の同期化回路47
は、外部クロック遮断検知信号55に対する同期化回路
であり、システムクロック53にグリッジを出さない制
御を行うため、外部クロック遮断検知信号55を内部ク
ロック37に同期化して、システムクロック出力選択信
号39を生成する。通常この回路は、フリップフロップ
により構成される。
ック25と外部クロック分周器出力クロック43との位
相ずれ、あるいは、PLL出力クロック25と内部クロ
ック分周器出力クロック36との位相ずれを検出し、位
相がずれている間システムクロック出力切り換え抑止信
号48を切り換え抑止状態にする。セレクタ40は、位
相ずれ検出回路46に対する入力選択のセレクタであ
り、このセレクタの切り換え信号は、システムクロック
出力選択信号39と同一である。
タ42がシステムクロック53として、PLL出力クロ
ック25を出力しているとき、位相ずれ検出回路46に
対する入力信号50として、内部クロック分周回路出力
クロック36を選択する。また、セレクタ40は、図1
のセレクタ42がシステムクロック53として、内部ク
ロック分周器出力クロック36を出力しているとき、位
相ずれ検出回路46に対する入力信号50として、外部
クロック分周器出力クロック43を選択する。
知信号55の同期化回路47のフリップフロップにタイ
ミングパルス49の供給を制御するものであり、システ
ムクロック出力切り換え抑止信号48が切り換え抑止状
態の間、タイミングパルス49をストップさせることに
より、システムクロック出力選択信号39が切り換わる
のを防止している。
の中の位相合わせ回路33の構成と動作を図3を参照し
て説明する。
58と分周器31、32のクリアを制御するANDゲー
ト51、62により構成されている。同期化回路50
は、PLL内の分周器24からの位相同期信号35を内
部クロック37に同期化させる回路であり、システムク
ロック出力選択信号39が、システムクロック53とし
てPLL出力クロック25をセレクタ42に選択させて
いるときに、内部クロック分周器出力クロック36とP
LL出力クロック25との位相合わせを行うために内部
クロック分周器31のクリアを確実に行うための制御を
行っている。
31のクリア制御用のANDゲートであり、システムク
ロック出力選択信号39が、システムクロック53とし
てPLL出力クロック25をセレクタ42に選択させて
いるときに、同期化回路50からの同期化信号52との
AND条件が成立して、内部クロック分周器31にクリ
アパルスを供給する。
からの位相同期信号35を外部クロック38に同期化さ
せる回路であり、システムクロック出力選択信号39
が、システムクロック53として、内部クロック分周器
出力クロック36をセレクタ42に選択させているとき
に、外部クロック分周器出力クロック43とPLL出力
クロック25との位相合わせを行うため、外部クロック
分周回路32のクリアを確実に行うための制御を行って
いる。
路32のクリア制御用のANDゲートであり、システム
クロック出力選択信号39が、システムクロック53と
して、内部クロック分周回路出力クロック36をセレク
タ42に選択させているときに、同期化回路58からの
同期化信号とのAND条件が成立して、外部クロック分
周器32にクリアパルスを供給する。
ロック位相制御回路56の動作を図4に示すタイムチャ
ートを参照して説明する。このタイムチャートによる動
作は、外部クロック遮断検出回路54が外部クロック3
8の遮断を検知してその遮断検知信号55を外部クロッ
ク供給状態から遮断状態へ切り換え、かつ、その切り換
えが、PLL出力クロック25と、内部クロック分周器
出力クロック36との間に位相ずれが生じているときに
生じた場合の回路動作である。
相合わせ回路33により、2つのクロック間の位相合わ
せを行っているため、位相合わせ制御を行わない場合と
比較して、2つのクロック相互間の位相ずれをかなり少
なく抑えることができるが、同期化による遅延等によっ
て位相差が生じるので、位相ずれをなくすことは、不可
である。このため、この位相ずれが生じている間に、シ
ステムクロック出力選択信号39が切り換わると、シス
テムクロック53にグリッジが発生する。
に収容されているシステム(装置)に一時的な障害が発
生する。システムクロック53が全てのノードに収容さ
れているシステム(装置)のクロックとなるので、この
障害は、LANの規模が大きくなる程、障害の波及が大
きくなる。
56を位相合わせ回路33のみで構成した場合、図4に
示すように、クロック遮断検知信号55とシステムクロ
ック出力選択信号39との値が同じであるときに、クロ
ック遮断検知信号55がクロックの遮断を検出した状態
になると、システムクロック選択信号39は、破線の箇
所で切り換えられてしまう。この結果、システムクロッ
ク53には、破線で示すグリッジが発生する。
相制御を確実に行うために、2つのクロック相互間の位
相合わせ制御を行うと共に、グリッジの防止制御をも行
っている。
ルから、ローレベルに変わるとき、すなわち、PLL内
の分周器24がクリアされて初期状態に戻るとき、PL
L内の分周器24から、位相同期信号35として位相同
期パルスが発生される。このパルスは、図3に示す同期
化回路50で、内部クロック37と同期した位相同期パ
ルスに生成され、内部クロック分周器31をクリアす
る。その結果、内部クロック分周器出力クロック36
は、ハイレベルからローレベルに変化する。この動作に
よって、2つのクロック相互間の位相合わせ制御が行わ
れる。
衆デジタル網のクロックと同期したPLL出力クロック
25との偏差は、かなりの精度が保障されているので、
内部クロック分周器出力クロック36の周波数が、PL
L出力クロック25の周波数よりも相当高い場合、内部
クロック分周器クリア信号44として、クリアパルスが
生成される前に、内部クロック分周カウンタ出力クロッ
ク36は、ハイレベルから、ローレベルに変わる不都合
を生じることはない。
ック分周器出力クロック36とに位相ずれが生じている
間に、外部クロック遮断検知信号55が、クロック供給
状態(ハイレベル)から、遮断状態(ローレベル)に変
化したものとする。この場合、図2に示す、位相ずれ検
出回路46が位相ずれを検出して、システムクロック出
力切換抑止信号48を切換抑止状態(ローレベル)にす
るので、外部クロック遮断検知信号同期化回路47内の
フリップフロップへ供給するタイミングパルス49がス
トップする。
れが生じている間、システムクロック出力選択信号39
の切り換えを抑止することができる。そして、内部クロ
ック分周器出力クロック36がハイレベルから、ローレ
ベルとなって、位相ずれがなくなったとき、システムク
ロック出力切換抑止信号48が、ハイレベルとなるの
で、外部クロック遮断検知信号同期化回路47内のフリ
ップフロップへ供給するタイミングパルス49が生成さ
れる。これにより、切り換えが抑止されていた、システ
ムクロック出力選択信号39が内部クロック37と同期
して、ハイレベルからローレベルになることにより、シ
ステムクロック53は、PLL出力クロック25から、
内部クロック分周器出力クロック36へ切り換えられ
る。
れにより、2つのクロック相互間に位相ずれが生じてい
る間、システムクロック出力選択信号39の切り換えを
抑止して、システムクロック53にグリッジを生じさせ
ずに、システムクロックの位相制御を確実に行うことが
できる。
クロック遮断検知信号55がクロック遮断状態(ローレ
ベル)からクロック供給状態(ハイレベル)に切り換え
られた場合、その動作は、図4に示すタイムチャートに
おいて、内部クロック37を外部クロック38とし、内
部クロック分周器クリア信号44を外部クロック分周器
クリア信号45とし、内部クロック分周器出力クロック
36を外部クロック分周器出力クロック43として読み
替えたタイムチャートで示すことができ、システム出力
選択信号39が、ローレベルからハイレベルに切り換え
られる。
2つのクロック間の位相合わせ制御、及び、グリッジ防
止制御の動作は、前述の説明と同一である。
ロック図である。図5において、63は位相合わせ回路
であり、他の符号は図1の場合と同一である。
ック53として内部クロック分周器出力クロック36を
使用する場合に、外部クロック分周器32のカウンタを
内部クロック分周器31のカウンタに合わせることによ
り、内部クロック分周器出力クロック36と外部クロッ
ク分周器出力クロック43との位相合わせを行う制御を
位相合わせ回路63により行うようにしたものである。
て、システムクロックの位相制御を行うための2つのク
ロック相互間の位相合わせ制御、及び、グリッジ防止制
御の動作は、前述の説明と同様に行われる。
部クロックが遮断されたときにおけるシステムクロック
のPLL出力クロックから内部クロックへの切り換え、
あるいは、外部クロックが回復したときにおけるシステ
ムクロックの内部クロックからPLL出力クロックへの
切り換えに、位相制御を行っているので、システムクロ
ック切換時に生じる位相ステップを緩和することがで
き、LAN等のネットワーク内の通信に、通信不能等の
一時的な障害を生じさせることを防止することができ
る。
防止制御を行っているので、位相制御を確実に行うこと
ができる。
る。
る。
る。
るタイムチャートである。
ある。
Claims (5)
- 【請求項1】 位相比較器、ローパスフィルタ、電圧制
御発振器、及び、分周器からなる位相同期ループを外部
クロックに同期させ、システムクロック源とするシステ
ムにおいて、システム内部のクロックを発生する内部基
準発振器源と、前記内部クロックと前記位相同期ループ
の出力クロックとを切り換えてこれらのクロックの一方
をシステムクロックとして出力する第1のセレクタと、
前記外部クロックの遮断・回復に応じて、システムクロ
ックを位相同期ループの出力クロックから内部クロッ
ク、または、内部クロックから位相同期ループ出力クロ
ックへ切り換えるときに、システムクロックとして選択
されていないクロックの位相を、システムクロックとし
て選択されているクロックのタイミングに応じて制御す
ると共に、位相同期ループの出力クロックと内部クロッ
クとに位相のずれがある場合に、ずれが生じている間、
前記クロックの切り換えを抑止する位相制御回路とを備
えることを特徴とするシステムクロックの位相制御方
式。 - 【請求項2】 前記システム内部の基準発振源の後段に
内部クロック分周器を、また、外部クロック入力後段に
外部クロック分周器を備え、さらに、前記内部クロック
分周器または外部クロック分周器の出力の一方を位相同
期ループへの入力クロックとして出力する第2のセレク
タとを備え、前記第1のセレクタは、外部クロックが供
給されているとき、位相同期ループの出力クロックをシ
ステムクロックとして選択し、外部クロックが遮断され
ているとき、内部クロック分周器出力クロックをシステ
ムクロックとして選択し、前記第2のセレクタは、外部
クロックが供給されているとき、位相同期ループの入力
クロックとして、外部クロック分周器出力クロックを選
択し、外部クロックが遮断されているとき、内部クロッ
ク分周器出力クロックを選択することを特徴とする請求
項1記載のシステムクロックの位相制御方式。 - 【請求項3】 前記クロックの切り換えの抑止は、外部
クロックの遮断、回復に応じた信号を内部クロックに同
期化させた信号により、位相同期ループの出力クロック
との位相のずれの検出対象クロックを、内部クロック分
周器出力クロック、または、外部クロック分周器出力ク
ロックに切り替え、位相ずれが検出されている間、前記
第1及び第2のセレクタへのクロック切り替え指示を抑
止することにより行われることを特徴とする請求項2記
載のシステムクロックの位相制御方式。 - 【請求項4】 システムクロックとして位相同期ループ
の出力クロックを使用するとき、前記内部クロック分周
器のカウンタを前記位相同期ループの分周器のカウンタ
に合わせる制御を行い、システムクロックとして内部ク
ロック分周器の出力クロックを使用するとき、前記外部
クロック分周器のカウンタを位相同期ループの分周器の
カウンタに合わせる制御を行うことを特徴とする請求項
2記載のシステムクロックの位相制御方式。 - 【請求項5】 システムクロックとして内部クロック分
周器出力クロックを使用するとき、前記外部クロック分
周器のカウンタを内部クロック分周器のカウンタにあわ
せる制御を行うことを特徴とする請求項2記載のシステ
ムクロックの位相制御方式。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4006751A JP2954773B2 (ja) | 1992-01-17 | 1992-01-17 | システムクロックの位相制御方式 |
US08/005,034 US5373254A (en) | 1992-01-17 | 1993-01-15 | Method and apparatus for controlling phase of a system clock signal for switching the system clock signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4006751A JP2954773B2 (ja) | 1992-01-17 | 1992-01-17 | システムクロックの位相制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05199107A JPH05199107A (ja) | 1993-08-06 |
JP2954773B2 true JP2954773B2 (ja) | 1999-09-27 |
Family
ID=11646899
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4006751A Expired - Lifetime JP2954773B2 (ja) | 1992-01-17 | 1992-01-17 | システムクロックの位相制御方式 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5373254A (ja) |
JP (1) | JP2954773B2 (ja) |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3071976B2 (ja) * | 1993-03-29 | 2000-07-31 | 株式会社日立製作所 | 通信システムのバス型クロック供給方式 |
US5834980A (en) * | 1994-01-03 | 1998-11-10 | Lucent Technologies Inc. | Method and apparatus for supplying synchronization signals securing as clock signals with defined phase relationships |
US5682112A (en) * | 1994-05-18 | 1997-10-28 | Nec Corporation | Phase locked loop control apparatus |
US5517147A (en) * | 1994-11-17 | 1996-05-14 | Unisys Corporation | Multiple-phase clock signal generator for integrated circuits, comprising PLL, counter, and logic circuits |
US5548250A (en) * | 1995-01-05 | 1996-08-20 | Cirrus Logic, Inc. | Low power phase lock loop clocking circuit for battery powered systems |
US5604452A (en) * | 1995-04-03 | 1997-02-18 | Exar Corporation | Clock generator using a state machine to switch between two offset clocks |
JPH0983396A (ja) * | 1995-09-07 | 1997-03-28 | Sony Corp | 受信機 |
US5926053A (en) * | 1995-12-15 | 1999-07-20 | National Semiconductor Corporation | Selectable clock generation mode |
DE69630112T2 (de) * | 1996-07-24 | 2004-08-26 | Stmicroelectronics S.R.L., Agrate Brianza | Taktschaltung mit Master-Slave-Synchronisierung |
WO1999019785A1 (en) * | 1997-10-10 | 1999-04-22 | Rambus Incorporated | Apparatus and method for generating a distributed clock signal using gear ratio techniques |
FR2783986B1 (fr) * | 1998-09-30 | 2000-12-15 | St Microelectronics Sa | Procede et dispositif de generation d'un signal d'horloge |
JP3578666B2 (ja) * | 1999-06-17 | 2004-10-20 | アルプス電気株式会社 | 基準周波数信号切替回路 |
KR100335499B1 (ko) * | 1999-12-30 | 2002-05-08 | 윤종용 | 지연시간차를 보상하는 폐루프 아날로그 동기화 지연 시간반영 기법 구조의 클락 발생회로 |
US6603361B1 (en) * | 1999-12-30 | 2003-08-05 | Stmicroelectronics, Inc. | Method and apparatus for maintaining clock accuracy at power down |
US7333570B2 (en) | 2000-03-14 | 2008-02-19 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
US7227918B2 (en) | 2000-03-14 | 2007-06-05 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
US6721892B1 (en) | 2000-05-09 | 2004-04-13 | Palmone, Inc. | Dynamic performance adjustment of computation means |
US6608528B2 (en) | 2001-10-22 | 2003-08-19 | Intel Corporation | Adaptive variable frequency clock system for high performance low power microprocessors |
US6931559B2 (en) * | 2001-12-28 | 2005-08-16 | Intel Corporation | Multiple mode power throttle mechanism |
US7281140B2 (en) * | 2001-12-28 | 2007-10-09 | Intel Corporation | Digital throttle for multiple operating points |
US6762629B2 (en) * | 2002-07-26 | 2004-07-13 | Intel Corporation | VCC adaptive dynamically variable frequency clock system for high performance low power microprocessors |
US6908227B2 (en) | 2002-08-23 | 2005-06-21 | Intel Corporation | Apparatus for thermal management of multiple core microprocessors |
CN1300972C (zh) * | 2003-07-14 | 2007-02-14 | 松下电器产业株式会社 | 时钟信号切换装置、时钟信号切换方法、数据总线切换装置及数据总线切换方法 |
US7778814B2 (en) * | 2004-03-30 | 2010-08-17 | Siemens Aktiengesellschaft | Method and device for simulating an automation system |
US7609095B2 (en) * | 2004-05-18 | 2009-10-27 | Broadcom Corporation | System and method for maintaining device operation during clock signal adjustments |
JP4651348B2 (ja) * | 2004-09-30 | 2011-03-16 | 株式会社タムラ製作所 | デジタル音声調整装置 |
US7562272B2 (en) * | 2005-10-06 | 2009-07-14 | International Business Machines Corporation | Apparatus and method for using eFuses to store PLL configuration data |
US7268600B2 (en) * | 2005-11-30 | 2007-09-11 | International Business Machines Corporation | Phase- or frequency-locked loop circuit having a glitch detector for detecting triggering-edge-type glitches in a noisy signal |
JP5598161B2 (ja) * | 2010-08-26 | 2014-10-01 | ヤマハ株式会社 | クロック発生回路 |
CN102868398B (zh) * | 2011-07-05 | 2014-12-17 | 联发科技(新加坡)私人有限公司 | 时钟信号产生装置以及使用于时钟信号产生装置的方法 |
US8755480B1 (en) * | 2011-12-30 | 2014-06-17 | Altera Corporation | Integrated circuit (IC) clocking techniques |
US9077328B1 (en) * | 2014-01-17 | 2015-07-07 | Broadcom Corporation | Method and apparatus for reference-less repeater with digital control |
JP5880603B2 (ja) * | 2014-03-19 | 2016-03-09 | 日本電気株式会社 | クロック発生装置、サーバシステムおよびクロック制御方法 |
US10250375B2 (en) * | 2016-09-22 | 2019-04-02 | Qualcomm Incorporated | Clock synchronization |
JP6958248B2 (ja) * | 2016-12-26 | 2021-11-02 | セイコーエプソン株式会社 | 生体情報測定装置及びウェアラブル機器 |
US20180177437A1 (en) * | 2016-12-26 | 2018-06-28 | Seiko Epson Corporation | Biological information measuring device, wearable device, and sensor information processing device |
CN114637370B (zh) * | 2022-03-25 | 2024-02-20 | 北京中科飞鸿科技股份有限公司 | 内外不同频率参考时钟信号切换电路、装置及方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS587217U (ja) * | 1981-07-02 | 1983-01-18 | 三洋電機株式会社 | マスタ−クロツク発生回路 |
JPS6112121A (ja) * | 1984-06-27 | 1986-01-20 | Mitsubishi Electric Corp | クロツク切替え装置 |
JPS61255125A (ja) * | 1985-05-08 | 1986-11-12 | Nec Corp | 基準位相発生回路 |
JPH01141419A (ja) * | 1987-11-27 | 1989-06-02 | Matsushita Electric Ind Co Ltd | Pll回路 |
JPH01180151A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | 自走周波数安定度補償式pll回路 |
US5089793A (en) * | 1989-10-16 | 1992-02-18 | Seiko Epson Corporation | Semiconductor device having an oscillatory circuit |
JPH04113718A (ja) * | 1990-09-04 | 1992-04-15 | Fujitsu Ltd | ヒットレス・クロック切替装置 |
JPH04357713A (ja) * | 1991-06-04 | 1992-12-10 | Fujitsu Ltd | 切換機能を有する基準信号発生回路 |
US5142247A (en) * | 1991-08-06 | 1992-08-25 | Compaq Computer Corporation | Multiple frequency phase-locked loop clock generator with stable transitions between frequencies |
-
1992
- 1992-01-17 JP JP4006751A patent/JP2954773B2/ja not_active Expired - Lifetime
-
1993
- 1993-01-15 US US08/005,034 patent/US5373254A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05199107A (ja) | 1993-08-06 |
US5373254A (en) | 1994-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2954773B2 (ja) | システムクロックの位相制御方式 | |
JP3084151B2 (ja) | 情報処理システム | |
GB2363009A (en) | Digital phase locked loop having a plurality of multi-stage delay lines | |
JPH07319578A (ja) | 位相制御クロック信号生成方法および装置 | |
US7242740B2 (en) | Digital phase-locked loop with master-slave modes | |
US6333678B1 (en) | Method and apparatus for agile phase noise filtering using phase locked loops | |
JPH04357713A (ja) | 切換機能を有する基準信号発生回路 | |
JPH033419A (ja) | 位相同期回路 | |
JP2964916B2 (ja) | ディジタル位相同期回路及びこれを用いたデータ受信回路 | |
KR20000061197A (ko) | 복수의 위상동기루프를 이용한 클록 주파수 제어장치 및 방법 | |
JP3536780B2 (ja) | 同期源信号切替回路 | |
JP3593743B2 (ja) | クロック回路 | |
JPH07273643A (ja) | 位相同期回路 | |
JPH0432330A (ja) | システムクロツク保護方式 | |
JP2001186018A (ja) | 入力クロック切替回路 | |
JP2806661B2 (ja) | 二重ループ形pll回路 | |
JP3034388B2 (ja) | 位相同期発振器 | |
JPH07273648A (ja) | Pll回路 | |
JP3518503B2 (ja) | クロック供給装置 | |
JPH09307432A (ja) | Pll回路 | |
JP2908104B2 (ja) | 位相同期はずれ状態検出回路 | |
JPH11298460A (ja) | クロック切替回路 | |
JP2918943B2 (ja) | 位相同期回路 | |
JPH098786A (ja) | 同期クロック切替方式 | |
KR100328761B1 (ko) | 광통신 시스템의 시스템 클럭 유니트 스위칭 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070716 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 11 |