KR100328357B1 - 개선된자동메모리테스터용용장성분석기 - Google Patents

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Abstract

본 발명의 메모리 테스트 장치는 리던던시 분석기를 구비하는데 이 리던던시 분석기에는 캐치 RAM 전송 인터페이스 회로가 포함되어 있다. 캐치 RAM 전송 인터페이스 회로는 테스트하에 있는 메모리의 복수의 영역에 대한 결함 정보를 병렬로 동시에 수신하고, 영역 입력 회로, 영역 폴트 RAM 및 이 영역 폴트 RAM에 액세스하도록 접속된 마이크로프로세서를 각각 포함하는 복수의 영역 모듈중 각각의 모듈에 각 영역에 대한 정보를 전송한다. 상기 영역 폴트 RAM은 테스트하에 있는 메모리에서의 결함 위치를 표시하는 결함 어드레스를 저장한다.

Description

개선된 자동 메모리 테스터용 용장성 분석기{IMPROVED REDUNDANCY ANALYZER FOR AUTOMATIC MEMORY TESTER}
본 발명은 자동 메모리 테스터와 함께 사용되는 용장성 분석기(redundancy analyzer)에 관한 것이다.
반도체 랜덤 액세스 메모리(RAM)의 집적도가 증가함에 따라서, 그 메모리 내에서 발생하는 결함의 가능성도 또한 증가한다. 용인 가능한 생산 수율을 유지하기 위한 한 가지 방법은, 결함이 있는 셀을 치환하기 위해 사용될 수 있는 용장 셀 (redundant cell)(스페어 셀이라 칭해짐)을 추가하는 것이다. 이러한 방법은 메모리 칩의 경우에 메모리의 균일성(uniformity) 때문에 가장 실행 가능하다. 이러한 설계에서, 메모리는 1개 이상의 직사각형 블록(영역으로 칭해짐)으로 칩 상에 배치된다. 에러가 비트, 행 또는 열에 가장 영향을 미치기 쉽기 때문에, 메모리는 칩 내의 각 영역에 대해 관련된 디코더와 함께 메모리 셀의 스페어 행 및 열을 포함하도록 설계된다.
RAM을 시험하는 자동 회로 테스터는 피시험 메모리(MUT:memory under test)의 어드레스 및 데이타 핀에 대하여 디지털 시험 패턴(어드레스 및 데이타 양자에 대한 멀티-비트)을 고속으로 제공한다. 그런 다음, MUT를 독출하여, 출력과 입력을 비교한다. 결함(failure) 정보는 캐치(catch) RAM(결함 맵 RAM으로 칭해지기도 함)에 기억되며, 이 캐치 RAM은 MUT의 어드레스와 대응하는 어드레스를 가진다.
캐치 RAM에 기억된 결함 정보는 통상적으로 캐치 RAM내의 정보 모두를 기억하는 용장성 분석기의 결함 RAM에 전송되고, 다음에 용장성 분석기는 MUT의 결함 소자 대신에 MUT의 용장(스페어) 메모리 소자를 어떻게 접속할 것인지를 분석한다. 그런 다음, 결함이 있는 소자는 수복(repair) 장치에 의해 분리되며, 용장 소자가 그 결함 소자를 대신하도록 프로그래밍된다.
본 발명은, 한 양상에서, 일반적으로 피시험 메모리(MUT)에 대한 결함 정보를 분석하기 위한 메모리 시험 장치를 특징으로 한다. 결함 정보는 병렬의 MUT의 복수의 영역에 대하여 동시에 수신되고, MUT의 각 영역에 대한 결함 정보를 수신하여 처리하는 각각의 영역 모듈에 제공된다. 각 영역 모듈은 그 결함 정보를 수신하기 위한 영역 입력 회로와, 그 영역 결함 정보를 기억하는 영역 결함 RAM, 및 그 영역 결함 RAM에 액세스하는 마이크로프로세서를 포함한다. 이와 같이, 피시험 메모리의 상이한 영역에 대한 결함 정보는 동시에 입력될 수 있고, 그 후 각 영역 모듈에서 동시에 분석될 수 있다.
바람직한 실시예에서, 결함 정보는 캐치 랜덤 액세스 메모리(SAM)에 기억되며, 그 결함 정보는 캐치 RAM 전송 인터페이스 회로에 의해 캐치 RAM에서 영역 모듈로 공급된다. 캐치 RAM 전송 인터페이스 회로는 특정 영역 모듈에 접속되는 복수의 입력 라인 중 1개를 선택하는 멀티플렉서를 포함한다. 캐치 RAM 전송 인터페이스 회로는 모든 영역 모듈에 전송 클록을 출력한다. 영역 입력 회로는 논리 어레이이다. 각 영역 모듈은 각각의 프로그램 RAM을 포함한다. 호스트 컴퓨터는 데이타 버스 인터페이스 회로를 통해 모든 영역 모듈에 접속되며, 또 호스트 컴퓨터는 영역 입력 회로를 통해 프로그램 RAM 및 결함 RAM에 액세스한다.
또 다른 양상에서, 본 발명은, 일반적으로 1개의 MUT에 대한 결함 정보를 수신하여 MUT의 결함 위치를 식별하는 MUT 결함 어드레스 데이타를 발생하는 결함 입력 수단과, 그 결함에 대한 MUT 결함 어드레스 데이타를 기억하는 결함 RAM, 및 MUT 결함 어드레스 데이타를 분석하는 마이크로프로세서를 포함하는 메모리 시험 장치를 특징으로 한다. 결함 RAM에 있어서 요구되는 메모리 공간은 결함을 갖는 메모리 소자에 대한 어드레스 정보만을 기억함으로써 상당히 감소된다.
바람직한 실시예에서, 에러 카운터 회로는 결함 RAM에 MUT 결함 어드레스 데이타를 기억하기 위한 결함 RAM 어드레스를 발생한다. 데이타 카운터 회로는 결함정보와 동기하는 전송 클록 펄스를 카운트함으로써 결함 RAM에 기억된 MUT 결함 어드레스 데이타를 발생한다. 에러 검출기는 결함 정보내의 에러를 검출하고, 에러카운터 회로로 하여금 결함 정보내의 에러에 대응하는 전송 클록 펄스를 카운트하도록 인에이블한다. 사이클 카운터 회로는 전송 클록 펄스를 카운트하며, 카운트된 전송 클록 펄스가 개시 카운트를 초과하는 경우에 데이타 카운터 회로에 인에이블 신호를 제공하고, 카운트된 전송 클록 펄스가 정지 카운트를 초과하는 경우에는 인에이블 신호를 차단한다. 사이클 카운터 회로는 직렬 에러 무시(ISE: ignore serial error) 입력을 수신하고, 그 ISE 입력에 의해 디스에이블되는 경우 인에이블 신호를 출력하지 않는다. 또한, 에러 카운터 회로는 개시 카운트 이후와 정지카운트 이전에만 인에이블된다. RAM 기입 논리 회로는 결함 RAM에 칩 인에이블 신호를 출력하며, 이 칩 인에이블 신호는 양 카운터 회로가 전송 클록 펄스에 의해 증분되고 나서 에러 카운터 회로에 의해 출력되는 새로운 결함 RAM 어드레스에 데이타 카운터 회로에 의해 출력되는 새로운 MUT 결함 어드레스 데이타를 그 결함 RAM이 기억하도록 인에이블한다. 지연 회로를 사용하여, 카운터 회로에 의해 카운트되는 지연 전송 클록 펄스와 RAM 기입 논리 회로에 의해 사용되는 이중 지연 전송 클록 펄스를 제공한다.
본 발명의 다른 이점 및 특징은 본 발명의 바람직한 실시예에 관하여 후술되는 설명 및 특허 청구 범위로부터 명백해지게 된다.
제1도를 참조하면, 호스트 컴퓨터(12)(선 마이크로시스템즈로부터 SUN4(상표명)로 시판됨)와 메모리 테스터(14)에 접속되는 용장성 분석기(10)가 도시되며, 메모리 테스터(14)는 고정부(16)를 통해 피시험 메모리(MUT)에 접속된다.
메모리 테스터(14)는 고속 패턴 발생기(20), 비교 회로(22), 및 캐치 RAM(24)을 포함한다. 패턴 발생기(20)는 멀티 비트 데이타 출력을 피시험 메모리 (16)에 대한 라인(26) 상에 발생하고, 피시험 메모리(16)에 대한 라인(28) 상에는 어드레스를 발생한다. 또한, 패턴 발생기(20)는 MUT(16)에 기억된 데이타가 MUT(16)로부터 독출되어 비교기(22)에서 비교될 때 사용되도록, 멀티 비트 비교기 (22)에 대한 라인(26) 상에 데이타를 출력하고 캐치 RAM(24)에 대한 라인(28) 상에 어드레스를 출력하며, 이 비교기(22)는 라인(30) 상에 제공되어 캐치 RAM(24)에 기억되는 결함 정보를 비트 단위로 발생한다.
용장성 분석기(10)는 데이타 버스 인터페이스 회로(32), 어드레스 디코딩 논리 회로(34), 캐치 RAM 전송 인터페이스 회로(36), 직렬 에러 무시(ISE) 선입 선출 (FIFO) 회로(38), 및 최대 18개까지의 영역 모듈(40)을 포함한다. 제1도에는 2개의 영역 모듈(40)이 도시된다. MUT(16)는 복수(도 l에서는 18개가 도시됨)의 영역 (17)을 가지며, 각 영역 모듈(40)은 MUT(16)상의 각 영역(17)(후술되는 바와 같이, 17개의 영역)과 관련된다.
데이타 버스 인터페이스 회로(32)는 데이타 라인(42) 및 제어 라인(44)을 통해 호스트 컴퓨터(12)에 접속된다. 이 인터페이스 회로(32)는 데이타 및 제어 신호를 일시적으로 기억(버퍼링)한다. 데이타 버스 인터페이스 회로(32)는 출력 데이타 라인(46) 및 제어 라인(48)을 통해 어드레스 디코딩 논리 회로(34) 및 모든 영역 모듈(40)에 접속된다.
어드레스 디코딩 논리 회로(34)는 라인(46, 48)상의 입력을 디코딩하여 캐치 RAM 전송 인터페이스 회로(36)내의 멀티플렉서 및 다른 구성 요소를 제어하는 출력을 발생하는 논리 회로를 가진다.
캐치 RAM 전송 인터페이스 회로(36)는 캐치 RAM(24)으로부터의 병렬 결함 정보 라인(50)에 의해서 캐치 RAM(24)으로부터의 결함 정보를 수신하고, 라인(50)상의 결함 정보의 클록에 대한 클록 라인(52)에 의해서 캐치 RAM(24)으로부터의 클록신호를 수신하도록 접속된다. 각 라인(50)은 캐치 RAM(24)의 입력/출력 데이타 노드에 접속되며, MUT(16)의 입력/출력 핀에 대응한다. 캐치 RAM 전송 인터페이스 회로(36)는, MUT(16)상의 1개 이상의 영역(17)으로부터의 결함 정보가 단일 영역모듈(40)에 기억되도록, (OR 기능에 의해) 함께 조합되는 결함 정보 라인(50)으로 부터의 입력에 접속된 복수의 일련의 멀티플렉서를 포함한다. 캐치 RAM 전송 인터페이스 회로(36)는 각각의 영역 모듈(40)에 분산되는 18개의 영역 결함 라인(82)과, 모든 영역 모듈(40)에 분산되는 전송 클록 라인(74)을 가진다. 도 1에 도시되는 바와 같이, 18개 라인(82) 중 하나는 좌측 영역 모듈(40)에 접속되고, 나머지 17개 라인(82)은 다른 영역 모듈(40)에 접속하기 위해 계속된다. 또한, 이 17개 라인(82) 중 하나는 우측 영역 모듈(40)에 접속되고, 16개 라인(82)은 도 l에서는 도시되지 않은 다른 영역 모듈(40)에 접속하기 위해 계속된다.
ISE FIFO(38)는 메모리 테스터(14)로부터 라인(54)에 의해서 ISE 입력을 수신한다. ISE 신호는 이 신호가 표명되는 경우 용장성 분석기(10)가 결함 정보 라 인(50)상의 임의의 데이타를 무시하도록 하는데 사용된다. 라인(54)상의 ISE 신호는 국부 클록으로 클록킹(clocking)되며, 라인(80)상의 ISE 신호 출력이 라인(82)상의 결함 정보와 적절한 사이클 관계에 있고, 또 라인(52)상의 캐치 RAM(24)으로 부터의 클록과 동기되도록 FIFO 버퍼에 파이프라인 처리가 행해진다.
데이타 버스 인터페이스 회로(32), 캐치 RAM 전송 인터페이스 회로(36) 및 ISE FIFO 회로(38)는 그들에 의해 수신된 ECL 입력을 영역 모듈(40)의 구성 요소에 의해 사용되는 TTL 신호 출력으로 변환한다.
각 영역 모듈(40)은 그 각각의 단일 영역 결함 라인(82)에 접속되고, 공통의 전송 클록 라인(74), ISE 라인(80), 호스트 데이타 라인 및 제어 라인(46, 48), 및 마스터 클록 라인(89)에 접속되며, 이 모든 라인은 다른 영역 모듈에도 접속된다.각 영역 모듈(40)은 영역 입력 회로(56), 마이크로프로세서(58), 256k × 24 결함 RAM(60) 및 l28k ×16 프로그램 RAM(62)을 포함한다. 영역 입력 회로는 132핀 쿼드 플랫 팩(quad flat pack) CMOS 어레이에 의해 실시되며, 이 영역 입력 회로를 통해서 호스트 컴퓨터(12), 마이크로프로세서(58) 및 캐치 RAM(24)는 결함 RAM 및 프로그램 RAM(60, 62)에 액세스한다. 마이크로프로세서(58)는 68 ECO-030 마이크로프로세서이다. 결함 RAM 및 프로그램 RAM(60, 62)에 사용되는 RAM은 정적 CMOS RAM 이다.
제2도는 캐치 RAM(24)에 의한 액세스 동안에 사용되는 영역 입력 회로(56)의 구성 요소를 도시하고 있다. 이 영역 입력 회로는 RAM 기입 논리 회로(64), 에러 카운터 회로(66), 사이클 카운터 회로(68), 영역 데이타 카운터 회로(70) 및 리셋 경합(contention) 및 타이밍 논리 회로(72)를 포함한다. 제1 및 제2 지연 회로 (76, 68)는 영역 입력 회로(56)의 CMOS 어레이 외부에 구성된다. 전송 클록 라인 (74)은 RAM 기입 논리 회로(64) 및 제1 지연 회로(76)에 직접 접속된다. 제1 지연 회로(76)의 출력은 카운터 회로(66, 68, 70)에 대한 클록 입력 및 제2 지연 회로 (78)에 접속된다. 제2 지연 회로(78)의 출력은 RAM 기입 논리 회로(64)에 공급된다.
사이클 카운터 회로(68)는 라인(80)상의 ISE 입력과 라인(82)상의 영역에 대한 결함 정보를 수신하여, 영역 데이타 카운터 회로(70)에 제1 인에이블 라인(84)상의 인에이블 신호를 출력하고, 에러 카운터 회로(66)에 제2 인에이블 라인(86)상의 인에이블 신호를 출력한다. 회로(68)는, 로우 ISE 신호에 의해 인에이블될 때지연 회로(76)로부터의 지연 전송 클록 펄스를 카운트하는 카운터를 포함한다. 또한, 회로(68)는, 카운트된 클록 펄스가 개시 카운트를 초과하고 정지 카운트를 초과하지 않는 때를 판정하는 논리 회로도 포함하며, 이 조건이 충족되는 경우, 제1 인에이블 신호가 라인(84) 상에 연속적으로 출력되고, 라인(82)상의 결함 정보 입력이 논리 회로를 통해 라인(86)상의 제2 인에이블 신호로서 출력된다.
에러 카운터 회로(66)는 라인(86)상의 제2 인에이블 신호에 의해 인에이블될 때 지연 회로(76)로부터의 지연 전송 클록 펄스를 카운트하는 카운터를 포함한다. 결함 정보에서 에러가 검출될 때, 에러 카운터 회로(66)가 제2 인에이블 신호에 의해서 인에이블되기 때문에, 이 에러 카운터 회로(66)는 에러를 효율적으로 카운트한다. 그 카운트 출력은 결함 RAM(60)을 어드레싱(addressing)하기 위한 결함 RAM 어드레스로서 라인(88) 상에 부여된다.
영역 데이타 카운터 회로(70)는 라인(84)상의 제1 인에이블 신호에 의해 인에이블될 때 지연 회로(76)로부터의 지연 전송 클록 펄스를 카운트하는 카운터를 포함한다. 그 카운트 출력은 방금 카운트된 전송 클록 펄스와 동기하는 라인(84)상의 결함 정보에 대응하는 관련 영역(17)의 메모리 소자의 위치를 식별하는 MUT 결함 어드레스 데이타이다. 이 MUT 결함 어드레스 데이타는 결함 RAM(60)에 대한 데이타 입력을 위해 라인(90) 상에 부여된다.
RAM 기입 논리 회로(64)는 결함 RAM(68)에 대한 칩 인에이블 입력을 위해 라인(92) 상에 제어 신호(CS)를 출력한다. RAM 기입 논리 회로에 대한 지연되지 않은 클록 펄스 입력은 CS를 하이 상태가 되게 한다. 지연 회로(78)로부터의 이중지연 전송 클록 펄스는, 에러 카운트 회로(66)가 전송 클록 펄스를 카운트하고 결함 RAM 어드레스를 갱신하도록 인에이블될 때 CS를 로우 상태가 되게 한다. CS가 하이 상태가 되면 결함 RAM(60)이 디스에이블 상태로 되어, 데이타는 결함 RAM(60)에 기입할 수 없게 되고, CS가 로우 상태로 되면 데이타는 결함 RAM(60)에 기입된다.
리셋 경합 및 타이밍 논리 회로(72)는 결함 RAM(60)에 대하여 출력 인에이블 및 독출/기입 입력을 제어하는 출력을 제공한다. 캐치 RAM(24)에 의한 액세스 동안에, 정적 신호는 결함 RAM(60)의 출력을 디스에이블 상태로 하고 결함 RAM(60)을 기입 모드로 유지하도록 제공된다.
패턴 발생기(20)에서 발생되는 디지탈 시험 패턴은 데이타 라인(26) 및 어드레스 라인(28)에 의해서 MUT(16)의 어드레스 및 데이타 핀에 고속으로 제공된다. 그런 다음, MUT(16)는 라인(28) 상에 어드레스를 제공함으로써 독출되고, 그 출력 (멀티 비트 워드)은 MUT(16)에 입력되는 데이타와 비트 단위로 비교되며, 다중 비트 비교기(22)에 대한 라인(26) 상에서 반복된다. 결함 정보는, MUT(16)의 어드레스에 대응하고 캐치 RAM(24)에 대한 라인(28) 상에 패턴 발생기에 의해 제공되는 어드레스로 캐치 RAM(24)에 기억된다. 메모리 소자로부터 특출된 비트가 이 메모리 소자에 기입된 비트와 상이하면, 메모리 소자에 대한 결함 정보는 하이 비트이다.
캐치 RAM(24)은 상이한 영역(17)의 18개 메모리 요소로부터의 비트를 동시에 독출하고, 라인(52)상의 클록 펄스와 동기하여 각 라인(50) 상에 데이타를 제공하도록 어드레싱된다. 캐치 RAM 전송 인터페이스 회로(36)의 멀티플렉서를 통한 경로 지정(routing)에 따라, 각 라인(50)상의 특정 영역(17)으로부터의 결함 정보는 특정 라인(82)에 의해서 특정 영역 모듈(40)에 전송된다. 가장 단순한 경우, 특정 영역(17)의 모든 결함 정보는 동일 라인(50) 상에 나타나게 되고, 18 또는 그 이하의 영역(17)이 존재하게 되며, 이 경우, 결함 정보는 모든 영역(17)에 대해 동시에 독출될 수 있고, 1개의 영역 모듈(40)에서의 모든 정보는 MUT(16)상의 단일 영역 (17)으로부터의 것이 된다. 한 영역(17)에 대한 결함 정보가 1개 이상의 라인(50)상에 나타나는 경우, 1개 이상의 라인(50)은 캐치 RAM(24)에서 동시에 1회 작동되고, 그 출력은 캐치 RAM 전송 인터페이스 회로(36)의 OR 게이트에 의해 조합되며, 이 때문에 상이한 라인(50)으로부터의 데이타는 상이한 사이클로 독출되어 1개의 결함 RAM(60)에 조합된다. 이 경우, 상이한 영역(17)에 대한 결함 정보는 여전히 다른 라인(50) 상에서 동시에 독출될 수 있다. 1개 이상의 영역이 영역 모듈(40)에 격납되어야 하는 경우(예를 들면, 18개 이상의 영역이 존재하는 경우), 결함 RAM(60)의 메모리 공간은 분할되어, 1개 영역으로부터의 결함 정보가 최초에 입력되며, 또 다른 영역으로부터의 결함 정보가 그 다음 입력된다.
캐치 RAM 전송 인터페이스 회로(36)는 라인(74)상의 전송 클록 펄스와 동기하여 라인(82) 상에 결함 정보(에러인 경우는 하이, 에러가 아닌 경우는 로우)를 출력한다. 영역(17)의 메모리 소자가 공지된 순서로 어드레싱되고, 캐치 RAM(24)의 대응 메모리가 공지된 순서로 어드레싱되기 때문에, 소정의 시점에 라인(82) 상에 나타나는 결함 정보에 대한 영역(17)의 메모리 소자 위치는 라인(74)상의 전송클록 펄스의 카운터에 의해 결정될 수 있다. 따라서, 영역 데이타 카운터 회로 (70)의 카운트 출력은 라인(82) 상에 나타나는 결함 정보에 대한 영역의 어드레스를 나타낸다.
ISE는 캐치 RAM으로부터의 라인(50) 상에 나타나고 라인(82)을 통과하는 데이타를 무시하도록 용장성 분석기(10)에 대한 라인(54) 상에 메모리 시험(14)에 의해 표명된다. ISE 신호는 ISE FIFO 회로(38)의 결함 정보와 동기되어 라인(80) 에 의해서 사이클 카운터 회로(68)에 제공되며, 이 카운터 회로는 회로(66, 68, 70)의 카운터를 디스에이블 상태가 되게 한다. 또한, 라인(74)상의 전송 클록 펄스는 (지연 회로(76)에서의 지연 후) 사이클 카운터 회로(68)의 카운터에 의해 카운트되고, 개시 및 정지 카운트와 비교되어, 영역 데이타 카운터 회로(70) 및 에러 카운터 회로(66)만이 개시 카운트와 정지 카운트간의 유효 전송 클록 펄스를 카운트하게 한다.
제2도 및 제3도를 참조하면, 라인(74)상의 전송 클록 펄스는 결함 RAM(60)에의 기입을 회로(66, 70)의 카운터 증분과 동기시키기 위해 2회 지연되어 3개의 클록 펄스(CLKl, CLK2 및 CLK3)를 제공하게 되며, 결함 RAM 어드레스 및 MUT 결함 어드레스 데이타의 결과로서 나타나는 변화는 결함 RAM(60)에 대한 어드레스 및 데이타 입력에 나타난다. CLKl은 라인(74)상의 지연되지 않은 전송 클록 펄스이며, 이것은 RAM 기입 논리 회로(64)로 하여금 CS를 하이 상태가 되게 하고 결함 RAM(60)을 기입 불능 상태가 되게 한다. CLK2는 지연 회로(76)에 의해 출력되며, 3개의 모든 회로(66, 68, 70)의 카운터에 의해 카운트되는 1회 지연된 전송 클록 펄스이다. 따라서, 에러 카운터 회로(66)에 의해 출력되는 결함 RAM 어드레스 및 영역 데이타 카운터 회로(70)에 의해 출력되는 MUT 결함 어드레스 데이타는 CLK2의 상승 구간에서 증분된다. (회로(66)가 회로(68)에 의한 에러 데이타의 검출에 의해서 인에이블 상태로 되지 않는 경우, 결함 RAM 어드레스는 증분되지 않는다. MUT 어드레스 데이타는 에러의 검출 여부에 따라 증분되게 된다.) CLK3은 지연 회로(78)에 의해 출력되는 2회 지연된 전송 클록 펄스이다. 에러 카운터 회로(66)가 전송 클록 펄스를 카운트하고 결함 RAM 어드레스를 증분하도록 방금 인에이블된 것으로 가정한 경우, 2회 지연된 전송 클록 펄스는 RAM 기입 논리 회로(64)로 하여금 CS를 로우 상태가 되게 하고, 그 어드레스 입력에 나타나는 결함 RAM 어드레스에 그 데이타 입력에 나타나는 MUT 결함 어드레스 데이타를 결함 RAM(60)이 기입하도록 인에이블한다.
모든 결함 정보를 결함 RAM에 기억한 후, 영역 모듈의 각각의 마이크로프로세서(58)는 영역(17)의 결함 메모리 소자를 분석하고 그 결함이 있는 소자 대신에 영역(17)의 용장(스페어) 메모리 소자를 어떻게 접속할 것인지를 결정한다. 최대 18개까지의 영역이 동시에 분석되기 때문에, 분석 시간이 단축된다. 또한, 마이크로프로세서(58)는, 다음 MUT가 메모리 테스터(14)에서 시험되고 결함 정보가 캐치 RAM(24)에 기억되는 동안에, 1개의 MUT에 대한 결함 정보를 분석할 수 있다. 그런 다음, 결함이 있는 소자는 수복 장치에 의해 분리되며, 용장 소자가 그 결함 소자를 대신하도록 프로그래밍된다.
영역 모듈(40)의 모든 랜덤 액세스 메모리는 호스트 컴퓨터(12)에 의해 액세스될 수 있고, 용장 프로그램은 프로그램 RAM(62)에 다운 로딩되며. 결함 RAM(60)과 프로그램 RAM(62) 양자는 상태 및 진단 목적으로 독출되고 기입될 수 있다.
본 발명의 다른 실시예는 이하의 특허 청구의 범위 내에 포함된다. 결함 정보는 캐치 RAM(24)의 중간 기억 없이 멀티 비트 비교기(22)에서 캐치 RAM 전송 인터페이스 회로(36)로 출력될 수 있다.
제1도는 호스트 컴퓨터 및 메모리 테스터에 접속된 본 발명에 따른 용장성 분석기를 도시한 블록도.
제2도는 제1도의 용장성 분석기의 구성 요소 일부를 도시하는 블록도.
제3도는 제1도의 용장성 분석기의 결함 RAM에 기억된 MUT 결함 어드레스 데이타의 발생 및 기입에 관한 타이밍도.
< 도면의 주요 부분에 대한 부호의 설명 >
12 : 호스트 컴퓨터
16 : 피시험 메모리(MUT)
20 : 패턴 발생기
22 : 비교기
24 : 캐치 RAM
32 : 데이타 버스 인터페이스
34 : 어드레스 디코딩 논리 회로
36 : 캐치 RAM 전송 인터페이스
40 : 영역 모듈
60 : 결함 RAM
66 : 에러 카운트 회로
78 : 지연 회로

Claims (17)

  1. 복수의 영역으로 구성된 복수의 기억 위치를 형성하는 물리적인 구조로 형성된 피시험 메모리를 시험하는 메모리 시험 장치에 있어서,
    상기 피시험 메모리의 복수의 기억 위치를 시험하고, 상기 피시험 메모리의 복수의 기억 위치 중 결함이 있는 기억 위치를 나타내는 결함 신호를 발생하는 수단과,
    각각이 입력을 갖는 복수의 영역 모듈을 포함하는데, 이 복수의 영역 모듈 각각은,
    데이타를 기억하는 영역 결함 RAM과,
    상기 영역 결함 RAM에 접속되어, 상기 영역 결함 RAM의 데이타를 분석하여 상기 피시험 메모리내의 결함 구조를 식별하는 분석 수단과,
    상기 영역 모듈의 입력과 상기 영역 결함 SAM에 결합되어, 상기 입력으로부터의 정보를 상기 영역 결함 RAM에 기억시키는 입력 수단,
    을 포함하고,
    상기 시험 수단에 접속되는 입력과 각각이 영역 모듈에 결합되는 복수의 출력을 가지며, 결함이 있는 위치를 나타내는 결함 신호를 상기 결함 위치를 포함하는 상기 피시험 메모리 영역에 기초하여 선택되는 영역 모듈의 입력으로 경로 지정하는 인터페이스 수단;
    을 포함하는 것을 특징으로 하는 메모리 시험 장치.
  2. 제1항에 있어서,
    상기 시험 수단은 상기 결함 신호에 결합되는 데이타 출력 노드를 갖는 캐치 RAM을 포함하는 것을 특징으로 하는 메모리 시험 장치.
  3. 제1항에 있어서,
    상기 각 영역 모듈의 상기 분석 수단은 마이크로프로세서와 이 마이크로프로세서에 결합되는 프로그램 RAM을 포함하는 것을 특징으로 하는 메모리 시험 장치.
  4. 제3항에 있어서,
    호스트 컴퓨터와,
    상기 프로그램 RAM과 상기 결함 RAM에 액세스하도록 상기 호스트 컴퓨터를 상기 각 영역 모듈에 접속하는 데이타 버스 인터페이스 수단을 더 포함하는 것을 특징으로 하는 메모리 시험 장치.
  5. 제1항에 있어서,
    상기 입력 수단은 상기 피시험 메모리의 결함 위치를 식별하는 피시험 메모리의 결함 어드레스 데이타를 발생하는 수단을 포함하고,
    상기 영역 결함 RAM은 상기 피시험 메모리의 결함 어드레스 데이타를 기억하도록 접속되는 것을 특징으로 하는 메모리 시험 장치.
  6. 제5항에 있어서,
    결함 어드레스 데이타를 발생하는 상기 수단은, 상기 결함 정보내의 에러를 카운트함으로써 상기 결함 RAM에 상기 피시험 메모리의 결함 어드레스 데이타를 저장하기 위한 결함 RAM 어드레스를 발생하는 에러 카운터 회로를 포함하는 것을 특징으로 하는 메모리 시험 장치.
  7. 제6항에 있어서,
    결함 어드레스 데이타를 발생하는 상기 수단은, 상기 결함 정보와 동기하는 전송 클록 펄스를 카운트함으로써 상기 결함 RAM에 기억된 상기 피시험 메모리의 결함 어드레스 데이타를 발생하는 데이타 카운터 회로를 포함하는 것을 특징으로 하는 메모리 시험 장치.
  8. 제7항에 있어서,
    결함 어드레스 데이타를 발생하는 상기 수단은, 상기 결함 정보내의 에러를 검출하고, 상기 결함 정보의 에러와 대응하는 전송 클록 펄스를 상기 에러 카운터 회로가 카운트하도록 인에이블하는 에러 검출기를 포함하는 것을 특징으로 하는 메모리 시험 장치.
  9. 피시험 메모리에 대한 결함 정보를 분석하는 메모리 시험 장치에 있어서,
    컴퓨터 워크 스테이션과;
    상기 컴퓨터 워크 스테이션에 접속되어 상기 컴퓨터 워크 스테이션으로부터의 명령에 응답하여 동작하며, 상기 피시험 메모리로부터의 상기 결함 정보를 발생하는 수단과;
    상기 결함 정보를 발생하는 상기 수단에 접속되는 캐치 RAM과,
    상기 캐치 RAM에 접속되는 적어도 하나의 결함 RAM과,
    상기 캐치 RAM으로부터 상기 결함 RAM으로 데이타를 전송하는 수단과,
    상기 결함 RAM에 액세스하도록 접속되어 상기 결함 정보를 분석하는 마이크로프로세서 수단:
    을 포함하는 것을 특징으로 하는 메모리 시험 장치.
  10. 제9항에 있어서,
    상기 데이타 전송 수단은, 상기 결함 정보내의 에러를 카운트함으로써 상기 결함 RAM에 피시험 메모리 결함 어드레스 데이타를 기억하기 위한 결함 RAM 어드레스를 발생하는 에러 카운터 회로를 포함하는 것을 특징으로 하는 메모리 시험 장치.
  11. 제10항에 있어서,
    상기 데이타 전송 수단은, 상기 결함 정보와 동기하는 전송 클록 펄스를 카운트함으로써 상기 결함 RAM에 기억된 상기 피시험 메모리의 결함 어드레스 데이타를 발생하는 데이타 카운터 회로를 포함하는 것을 특징으로 하는 메모리 시험 장치.
  12. 제11항에 있어서,
    상기 데이타 전송 수단은, 상기 결함 정보내의 에러를 검출하고, 상기 결함 정보내의 에러에 대응하는 전송 클록 펄스를 상기 에러 카운터 회로가 카운트하도록 인에이블하는 에러 검출기를 포함하는 것을 특징으로 하는 메모리 시험 장치.
  13. 제12항에 있어서,
    상기 데이터 전송 수단은 칩 인에이블 신호를 상기 결함 RAM에 출력하는 RAM 기입 논리 회로를 포함하며, 상기 칩 인에이블 신호는 상기 양 카운터 회로가 전송 클록 펄스에 의해 증분되고 나서 상기 에러 카운터에 의해 발생되는 새로운 결함 RAM 어드레스에 상기 데이타 카운터 회로에 의해 발생되는 새로운 피시험 메모리의 결함 어드레스 데이타를 상기 결함 RAM이 기억하도록 인에이블하는 것을 특징으로 하는 메모리 시험 장치.
  14. 제13항에 있어서,
    상기 RAM 기입 논리 회로에 지연 전송 클록 펄스를 공급하는 제1 지연 회로를 더 포함하며, 상기 지연 전송 클록 펄스는 상기 칩 인에이블 신호로 하여금 상기 결함 RAM의 기입을 가능케 하는 것을 특징으로 하는 메모리 시험 장치.
  15. 제14항에 있어서,
    상기 RAM 기입 논리 회로는, 상기 데이타 카운터와 상기 에러 카운터에 의해 전송 클록 펄스를 카운트하기 전에, 상기 칩 인에이블 신호로 하여금 상기 결함 RAM을 디스에이블 상태가 되게 하는 것을 특징으로 하는 메모리 시험 장치.
  16. 제l5항에 있어서,
    상기 데이타 카운터 회로와 상기 에러 카운터 회로에 의해 카운트되는 전송 클록 펄스를 지연하는 제2 지연 회로를 더 포함하며,
    상기 제1 지연 회로는 상기 제2 지연 회로에 의해 지연되는 상기 전송 클록 펄스를 지연하는 것을 특징으로 하는 메모리 시험 장치.
  17. 제1O항에 있어서,
    상기 데이타 전송 수단은 상기 피시험 메모리의 결함 위치의 어드레스를 상기 결함 RAM에 전송하는 수단을 포함하는 것을 특징으로 하는 메모리 시험 장치.
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