JP2006243759A - 電気光学装置の駆動回路、データ線駆動回路、走査線駆動回路、電気光学装置、および電子機器 - Google Patents
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Abstract
【課題】データ線駆動回路や走査線駆動回路の出力信号のオーバーラップ期間の発生を外部信号を使用せずに防止する。
【解決手段】例えば、複数のラッチ回路1430は、クロック信号CLXおよび反転クロック信号CLXINVに応じて転送開始パルスDXを順次シフトして出力する。この場合に、連続する2つの単位回路1430の間にそれぞれ対応して設けられる各NAND回路1464の出力信号のアクティブ期間を、該連続する2つの単位回路のうち後段の単位回路1430から出力される信号をtdだけ遅延させた信号により制限する(各NOR回路1474)。
【選択図】図2
【解決手段】例えば、複数のラッチ回路1430は、クロック信号CLXおよび反転クロック信号CLXINVに応じて転送開始パルスDXを順次シフトして出力する。この場合に、連続する2つの単位回路1430の間にそれぞれ対応して設けられる各NAND回路1464の出力信号のアクティブ期間を、該連続する2つの単位回路のうち後段の単位回路1430から出力される信号をtdだけ遅延させた信号により制限する(各NOR回路1474)。
【選択図】図2
Description
本発明は、高品位な表示が可能な電気光学装置、その駆動回路、データ線駆動回路および走査線駆動回路、ならびに、この電気光学装置を表示部に用いた電子機器に関する。
従来の液晶装置は、画像表示領域に複数のデータ線および複数の走査線を形成し、各データ線と各走査線の交差に各々対応して薄膜トランジスタ(Thin Film Transistor:以下「TFT」と称する)および画素電極を設けてある。各TFTは対応する走査線の電圧によってオン・オフが制御される。そして、TFTがオン状態になると、データ線の電圧がTFTを介して画素電極に印加されるようになっている。
液晶装置の駆動回路は、画像表示領域に配線されたデータ線や走査線などに、画像信号や走査信号などを所定タイミングで供給するためのデータ線駆動回路や、走査線駆動回路、サンプリング回路などから構成されている。これらの駆動回路を構成する能動素子は、画像表示領域に形成されるTFTを同一のプロセスによって形成されるPチャンネル型およびNチャンネル型のTFTである。
データ線駆動回路は、水平走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これをサンプリング信号として出力する回路であり、走査線駆動回路は、複数のラッチ回路を備え、垂直走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これを走査信号として出力する回路である。また、サンプリング回路は、各データ線毎に設けられるサンプリング用のスイッチを備え、外部から供給される画像信号を、データ線駆動回路によるサンプリング信号に従いサンプリングし、各データ線に供給する回路である。
図13は、従来技術に係るデータ線駆動回路1400の構成を示すブロック図である。データ線駆動回路1400は、ラッチ回路1430およびNAND回路1464から構成される。このうち、ラッチ回路1430はクロック信号CLXおよびその反転クロック信号CLXINVのレベル遷移(立ち上がり、立ち下がり)時において、その直前の入力レベルを出力する回路である。この出力信号は次段に位置するラッチ回路1430の入力信号として供給されるため、初段のラッチ回路1430に供給された転送開始パルスDXは、クロック信号CLXおよび反転クロック信号CLXINVに応じて、各々のラッチ回路1430から順次出力される。また、各NAND回路1464は、連続する2つのラッチ回路1430の間に各々設けられ、それらからサンプリング信号Q1〜Qnが出力される。
ところで、データ線駆動回路1400は、上述したようにPチャンネル型およびNチャンネル型のTFTによって構成される。TFTのオン電流やVth(トランジスタのスレッショルド電圧)特性は、同一基板上に存在するものであっても、その基板位置によりバラツキが生じる。例えば、TFTのVthの値は、製造プロセスにおけるイオンドーピーングによって調整されるが、ドーピング量を広い面積にわたって理想的に均一とすることは極めて難しい。このため、離れた位置に形成されるTFTでは、Vthが相違してしまう。
このようにデータ線駆動回路1400を構成する各TFTの特性がバラツクと、各NAND回路1464や各ラッチ回路1430の伝搬遅延時間やあるいは信号の立ち上がり時間がバラツクことになる。
ここでは、Pチャネル型TFTのVth値にバラツキが生じた場合を想定し、これに起因する問題点を具体的に説明する。一般に、TFTによりラッチ回路1430やNAND回路1464を構成する場合、Pチャネル型TFTを高電位側電源に接続して用いる。このため、Pチャネル型TFTのVth値がバラツクと、ラッチ回路1430やNAND回路1464の出力信号の立ち上がりエッジの発生タイミングにバラツキが生じることになる。
図14に示すタイミングチャートは、ラッチ回路1430やNAND回路1464の出力信号の波形をバラツキまで含めて示したものである。同図において、黒く塗りつぶした領域が立ち上がりエッジに起因するバラツキ範囲である。
仮に、1段目のラッチ回路1430の伝搬遅延時間が最小であれば、該ラッチ回路1430の出力信号P1はタイミングt1においてLレベルからHレベルに立ち上がる。一方、その伝搬遅延時間が最大であれば、出力信号P1はタイミングt2においてLレベルからHレベルに立ち上がる。結果、この信号P1のアクティブ(Hレベル)期間の開始時はタイミングt1からt2までの範囲のバラツキを生じることになる。図においては、このバラツキの期間をtbと示している。ここでは、Pチャネル型TFTのVth値のバラツキのみを考慮しているため、出力信号P1のアクティブ(Hレベル)期間の終了時はタイミングt5でありバラツキは存在していない。
2段目のラッチ回路1430も同様にして、該ラッチ回路の出力信号P2のアクティブ(Hレベル)期間の開始タイミングt3からt4の範囲、つまりtbの期間のバラツキが生じており、アクティブ(Hレベル)期間の終了タイミングt6となる。以下、3段目以降のラッチ回路1430についても同様である。
次に、1段目と2段目のラッチ回路1430の間に設置されるNAND回路1464の出力信号Q1について考える。該NAND回路1464に供給される信号P1およびP2には、上述したように、アクティブ(Hレベル)期間の開始時にバラツキが存在している。このうち、信号P2のアクティブ(Hレベル)期間の開始時におけるバラツキが、該NAND回路1464の出力信号Q1のアクティブ(Lレベル)期間の開始時のバラツキ(タイミングt3からt4、期間tb)を生じさせている。また、該NAND回路1464を構成するPチャネル型TFTのVth値のバラツキにより信号Q1の立ち上がり時(アクティブ期間の終了時)にも、タイミングt5からt6の範囲(tb期間)にバラツキが生じることになる。なお、図中においては、信号P3のアクティブ(Hレベル)期間の開始時もタイミングt5からt6の範囲(tb期間)のバラツキを生じているが、上記信号Q1のバラツキには無関係である。
同様にして2段目と3段目のラッチ回路1430の間に設置されるNAND回路1464の出力信号Q2についても、アクティブ期間は開始時・終了時ともにtb期間のバラツキが存在している。
ここで、信号Q1のアクティブ(Lレベル)期間の終了時および信号Q2のアクティブ(Lレベル)期間の開始時に着目する。双方の期間ともタイミングt5とt6の範囲(tb期間)にあるため、例えば、信号Q1のアクティブ(Lレベル)期間の終了時がタイミングt6であり、信号Q2のアクティブ(Lレベル)期間の開始時がタイミングt5である場合も起こりうる。この場合、タイミングt5からt6の間(tb期間)、双方の信号のアクティブ(Lレベル)期間はオーバーラップしてしまう。さらに、Q3以降の信号についても同様のオーバーラップが発生する可能性がある。
このような信号Q1〜Qnをサンプリング信号として使用した場合、サンプリング期間のオーバーラップが生じる。これは、あるデータ線に本来サンプリングされるべき画像信号が別のデータ線にも供給されることを意味する。この場合、複数のデータ線に同一画像信号が取り込まれ、結果、表示解像度や階調度が劣化し表示品位を低下するといった問題が起こる。
特に、最近では、ドットクロックの高周波数化に対処すべく、1系統の画像信号を複数のm系統にシリアル−パラレル変換(相展開)するとともに、これらm系統の画像信号をサンプリング信号に従って同時にサンプリングして、m本のデータ線に供給する技術が開発されている。このような技術を適用した液晶装置において、サンプリング信号がオーバーラップして出力されると、m本単位で表示品位の低下が発生するので、視覚的に検知され易いといった問題が起こる。
この表示品位の低下対策として、サンプリング信号に対して制限信号(イネーブル信号)を外部入力し、これによりサンプリング信号のアクティブ期間を制限することも考えられる。データ線への画像信号の供給期間はサンプリング信号のアクティブ期間によって決まるが、データ線には寄生容量が付随しているため、サンプリング信号のアクティブ期間はできる限り長くする必要がある。すなわち、外部から制限信号を供給してアクティブ期間を制限する場合には、オバーラップ期間を解消できる程度に制限信号のパルス幅を狭く(数nsec程度)する必要がある。このためには、制限信号を高いスルーレートで駆動する必要があり、制限信号を駆動する駆動回路の消費電流が増加するといった問題がある。一方、駆動回路の消費電流を抑制するには、制限信号のパルス幅を広くせざるを得ないため、サンプリング信号が必要以上に制限(イネーブル)されてしまうといった問題がある。
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、データ線駆動回路から出力されるサンプリング信号や、走査線駆動回路から出力される信号のオーバーラップ期間の発生を外部信号を使用すること無く防止して、表示品位を向上させる電気光学装置の駆動回路、および、電気光学装置、並びに、この電気光学装置を表示部に用いた電子機器を提供することにある。
上記課題を解決するために、本発明に係る電気光学装置の駆動回路にあっては、複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線との交差に対応して設けられたスイッチング素子と画素電極とを有する電気光学装置に用いられることを前提とし、クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、連続する2つの単位回路に対応して各々設けられ、前記各走査線または前記各データ線を選択する信号を生成する複数の単位駆動回路とを有し、前記単位駆動回路は、対応する2つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該単位駆動回路に入力される該2つの単位回路の出力信号により決定されるアクティブ期間を、前記遅延回路の出力信号に基づいて制限する制限回路を具備することを特徴とするものである。
この発明によれば、前記2つの単位回路の出力信号により決定されるアクティブ期間が互いにオーバーラップする場合であっても、前記アクティブ期間は前記制限回路により制限されるため、前記制限回路から出力される信号においてはオーバーラップする期間が生じない。従ってこの信号を、例えばサンプリング信号として使用すれば、同一画像信号が異なるデータ線にサンプリングされないため、表示品位の劣化を生じることもない。
ここで、前記単位駆動回路は、前記遅延回路の出力信号に基づいて、前記アクティブ期間の開始タイミングを制限する回路であることが望ましい。この場合には、例えば、前記2つの単位回路の出力信号により決定されるアクティブ期間が他のものとオーバーラップする場合であっても、前期制限回路により、このアクティブ期間の開始部分は制限されるため、制限後の信号は互いにオーバーラップすることがなく、このために表示品位の劣化を引き起こすようなことにもならない。
くわえて、前記遅延回路をインバータで構成し、前記制限回路は、連続する2つの単位回路の出力信号を入力するNAND回路と、このNAND回路の出力信号のアクティブ信号を、前記インバータの出力信号によって制限するNOR回路とを備えることが望ましい。これによれば、遅延回路における遅延時間の調整が容易かつ確実に行うことができ、NOR回路から出力される信号のオーバーラップも未然に防ぐことができる。
また、本発明に係る電気光学装置のデータ線駆動回路にあっては、複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線とに接続されたスイッチング素子と、前記スイッチング素子に接続された画素電極とを有する電気光学装置に用いられることを前提とし、クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、連続する2つの単位回路に対応して各々設けられ、前記各データ線を選択するサンプリング信号を生成する複数の単位駆動回路と、前記サンプリング信号に基づいて画像信号をサンプリングして前記データ線に供給する複数のスイッチとを有し、前記単位駆動回路は、対応する2つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該単位駆動回路に入力される該2つの単位回路の出力信号により決定されるアクティブ期間を、前記遅延回路の出力信号に基づいて制限する制限回路とを具備することを特徴とするものであってもよい。
これによれば、上記制限回路から出力される信号は互いにオーバーラップする期間が生じないため、この信号をサンプリング信号として使用すれば、同一画像信号が異なるデータ線に供給されてしまうこともなく、表示品位の劣化を生じることもない。
また、この発明において、前記各データ線に対応する複数のスイッチは、m(mは2以上の自然数)本の前記データ線に対応してブロック化されており、前記サンプリング信号をブロック化されたスイッチ毎に供給するものであることが望ましい。
これによれば、画像信号をサンプリングするスイッチ等の性能を高めることなく、ドットクロックの高周波数化に対処することができる。
また、本発明に係る電気光学装置の走査線線駆動回路にあっては、複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線との交差に対応して設けられたスイッチング素子と画素電極とを有する電気光学装置に用いられることを前提とし、クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、連続する2つの単位回路に対応して各々設けられ、前記各走査線を選択する信号を生成する複数の単位駆動回路を有し、前記単位駆動回路は、対応する2つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該単位駆動回路に入力される該2つの単位回路の出力信号により決定されるアクティブ期間を、前記遅延回路の出力信号に基づいて制限する制限回路とを具備することを特徴とするものであってもよい。
これによれば、上記制限回路から出力される信号は互いにオーバーラップする期間が生じないため、この信号を走査線信号として使用すれば、同一画像信号が異なる走査線に供給されてしまうこともなく、表示品位の劣化を生じることもない。
また、本発明に係る電気光学装置にあっては、上記電気光学装置の駆動回路と画像表示領域とを備えるものであり、前記画像表示領域は、相対向する一対の基板から構成され、一方の基板には、マトリクス状に配置された画素電極と、前記画素電極および前記データ線の間に介挿されるとともに、前記走査線に供給される走査信号にしたがって開閉するトランジスタとを備えるのが望ましい。このトランジスタによりオン画素とオフ画素が電気的に分離可能となり、画質のコントラストが良好な高精細表示が可能となる。
また、上記課題を解決するために、本発明に係る電気機器にあっては、上記電気光学装置を表示部に用いることを特徴としているので、高品位な表示を行うことが可能となる。
以下、本発明の実施形態について図面を参照しながら説明する。以下、本実施形態に係る電気光学装置として、電気光学材料である液晶を用いた液晶装置を一例として説明をする。
<液晶装置の全体構成>
図1は、この液晶装置の電気的な構成を示すブロック図を示したものである。液晶装置は、液晶パネル100、タイミングジェネレータ200および画像信号処理回路300から構成される。タイミングジェネレータ200は、この液晶装置の各部で使用される制御信号(必要に応じて後述する。)を出力する装置である。
図1は、この液晶装置の電気的な構成を示すブロック図を示したものである。液晶装置は、液晶パネル100、タイミングジェネレータ200および画像信号処理回路300から構成される。タイミングジェネレータ200は、この液晶装置の各部で使用される制御信号(必要に応じて後述する。)を出力する装置である。
画像信号処理回路300内のS/P変換回路302は、1系統の画像信号Videoを、6系統の画像信号にシリアル−パラレル変換する回路である。入力画像信号Videoを6系統にシリアル−パラレル変換する理由は、サンプリング回路150において、サンプリング用のスイッチ151を構成するTFTのソース領域への画像信号の印加時間を長くし、サンプリング時間および充放電時間を十分に確保するためである。
増幅・反転回路304は、シリアル−パラレル変換された画像信号のうち、反転が必要となるものを反転させ、この後、適宜、増幅して画像信号VID1〜VID6として液晶パネル100に対し並列的に供給する回路である。なお、反転が必要か否かは、データ信号の印加方式が(1)走査線112単位の極性反転であるか、(2)データ線114単位の極性反転であるか、(3)画素単位の極性反転、(4)画面単位の極性反転であるかに応じて定められ、その反転周期は、1水平走査期間、1垂直走査期間またはドットクロック周期に設定される。
<液晶パネルの構成>
次に、液晶パネル100の電気的な構成を説明する。液晶パネル100は、素子基板と対向基板とが互いに電極形成面を対向して貼付された構成となっている。素子基板には、図1においてX方向に沿って平行に複数の走査線112が形成され、Y方向に沿って平行に複数本のデータ線114が形成されている。そして、この走査線112とデータ線114の各交点には、各画素を制御するためのスイッチとなるTFT116のゲート電極が走査線112に接続されており、TFT116のソース電極がデータ線114に接続されるとともに、TFT116のドレイン電極が画素電極118に接続されている。各画素は、画素電極118と、対向基板に形成された共通電極と、これら両電極間に挟持された液晶とによって構成され、走査線112とデータ線114との各交点に対応してマトリクス状に配列されている。
次に、液晶パネル100の電気的な構成を説明する。液晶パネル100は、素子基板と対向基板とが互いに電極形成面を対向して貼付された構成となっている。素子基板には、図1においてX方向に沿って平行に複数の走査線112が形成され、Y方向に沿って平行に複数本のデータ線114が形成されている。そして、この走査線112とデータ線114の各交点には、各画素を制御するためのスイッチとなるTFT116のゲート電極が走査線112に接続されており、TFT116のソース電極がデータ線114に接続されるとともに、TFT116のドレイン電極が画素電極118に接続されている。各画素は、画素電極118と、対向基板に形成された共通電極と、これら両電極間に挟持された液晶とによって構成され、走査線112とデータ線114との各交点に対応してマトリクス状に配列されている。
駆動回路120は、走査線駆動回路130、データ線駆動回路140およびサンプリング回路150から構成され、透過性および絶縁性を有するガラス等からなる素子基板の対向面にあって、表示領域の周辺部に形成されている。
<データ線駆動回路の構成>
次に、本実施形態に係るデータ線駆動回路140について説明する。データ線駆動回路140は、水平走査期間の最初に供給される転送開始パルスDXを、クロック信号CLXおよびその反転クロック信号CLXINVに従い順次シフトすることによって、サンプリング信号S1〜Snを所定の順番に出力するものである。
次に、本実施形態に係るデータ線駆動回路140について説明する。データ線駆動回路140は、水平走査期間の最初に供給される転送開始パルスDXを、クロック信号CLXおよびその反転クロック信号CLXINVに従い順次シフトすることによって、サンプリング信号S1〜Snを所定の順番に出力するものである。
図2は、データ線駆動回路140の構成を示すブロック図である。この図に示すようにデータ線駆動回路140は、(n+1)段に縦続接続されたラッチ回路1430とn個の論理回路ユニットU1〜Unとから大略構成されている。なお、クロック信号CLX、その反転クロック信号CLXINV、転送開始パルスDXは、いずれも図1におけるタイミングジェネレータ200によって、画像信号VID1〜VID6と同期して供給される。
(n+1)段に接続されたラッチ回路1430は、シフトレジスタとして機能する。1個のラッチ回路1430は、供給されるクロック信号CLXおよびその反転クロック信号CLXINVのレベル遷移(立ち下がり、立ち上がり)時において、その直前の入力信号レベルを出力するとともに、その出力信号を後段に位置するラッチ回路1430の入力信号として供給する。
図3は、ラッチ回路1430の具体的構成の一例を示したものである。ラッチ回路1430は、クロックドインバータ1432、1436およびインバータ1434により構成され、これらはさらにPチャネル型TFTおよびNチャネル型TFTから構成されている。以下、奇数段(i段目)のラッチ回路1430と偶数段(i+1段目)のラッチ回路1430についてのそれぞれの構成を述べる。
奇数段のクロックドインバータ1432は、クロック信号CLXの立ち上がり(反転クロック信号CLXINVの立ち下がり)における入力信号を反転するとともに、この状態を次のクロック信号CLXの立ち上がりまで保持する。同段のクロックドインバータ1436は、反転クロック信号CLXINVの立ち上がり(クロック信号CLXの立ち下がり)における入力信号を反転するとともに、この状態を次のクロック信号CLXINVの立ち上がりまで保持する。偶数段のクロックドインバータ1432、1436は、入力されるクロック信号CLXおよび反転クロック信号CLXINVの関係が奇数段のものと入れ替わったものに対応する。すなわち、偶数段のクロックドインバータ1432、1436の取り込みおよび保持については、それぞれ奇数段のものと入れ替わったものに相当する。
このような構成において、クロックドインバータ1432の出力は、インバータ1434により反転された後、該ラッチ回路1430から出力されるとともに、クロックドインバータ1436の入力に帰還される。この結果、奇数段のクロックドインバータ1432は、クロック信号CLXの立ち上がりで入力信号を取り込む一方、これに続く偶数段のクロックドインバータ1432は、反転クロック信号CLXINVの立ち上がりで入力信号を取り込むことになる。よって、偶数段のインバータ1434から出力される信号P(i+1)は、その前段のインバータ1434から出力される信号Piよりも、クロック信号CLX(反転クロック信号CLXINV)の半周期だけ遅延したものに相当する。つまり、第1段〜第n段のラッチ回路1430からそれぞれ出力される信号P1〜Pnは、1番最初に入力される転送開始パルスDXを、クロック信号CLXの反周期ずつ順次シフトしたものとなる。なお、iは、第1段〜第(n+1)段のラッチ回路1430を一般化して説明するためのものである。また、ラッチ回路1430は単位回路の一例であり、このほかに、フリップフロップや、容量回路などを用いても良いし、これらを適宜組み合わせて用いてもよい。
次に、n個の論理回路ユニットU1〜Unについて説明する。図2に示すように各論理回路ユニットU1〜Unは、連続する2つのラッチ回路1430対応して各々設けられており、前段のラッチ回路1430の出力信号と後段のラッチ回路の出力信号とに基づいて、サンプリング信号S1〜Snを生成する。
各論理回路ユニットU1〜Unは、いずれもNAND回路1464、インバータ1476およびNOR回路1474から構成されている。論理回路ユニットUiのNAND回路1464は、i段目のラッチ回路1430の出力信号PiとI+1段目のラッチ回路1430の出力信号Pi+1との論理積を反転したものを信号Qiとして出力する。換言すれば、信号Qiのアクティブ期間は、NAND回路1474によって、信号Piと信号Pi+1とに基づいて決定されている。ここで、ラッチ回路1430等を構成するTFTの特性にバラツキがあるとすれば、信号Q1〜Qnのアクティブ期間は相互にオーバーラップすることがある。
このオーバーラップの発生を無くすため、論理回路ユニットUiは、さらにインバータ1476およびNOR回路1474を備えている。まず、インバータ1476は、論理回路ユニットUiに対応するi段目とi+1段目のラッチ回路1430のうち、後段のラッチ回路の出力信号Pi+1を所定時間だけ遅延したものを信号Riとして出力する遅延回路として機能する。ここで、オーバーラップ期間をtbとすれば、インバータ1476の遅延時間tdは、tbよりも若干長くなるように設定してある。
次に、NOR回路1474は、信号Qiとインバータ1476の論理和の反転をサンプリング信号Siとして出力する。ここで、NAND回路1464の伝搬遅延時間を無視すれば、信号Qiのアクティブ期間の開始タイミングは信号Pi+1のアクティブ期間の開始タイミングと一致し、信号Qiのアクティブ期間の終了タイミングは信号Piのアクティブ期間の終了タイミングと一致する。一方、信号Riは、信号Pi+1を遅延時間tdだけ遅延させて反転して得られたものである。したがって、NOR回路1474の伝搬遅延時間を無視すれば、サンプリング信号Siのアクティブ期間の開始タイミングは、信号Riのアクティブ期間の開始タイミングと一致する一方、サンプリング信号Siのアクティブ期間の終了タイミングは、信号Qiのアクティブ期間の終了タイミングと一致する。すなわち、NOR回路1474は、信号Riに基づいて、信号Qiのアクティブ期間を制限する機能を有する。
したがって、各論理回路ユニットU1〜Unから出力されるサンプリング信号S1〜Snの各アクティブ期間は、信号Q1〜Qnの各アクティブ期間に対して短くなるように制限される。ここで、信号Qiのアクティブ期間とサンプリング信号Siのアクティブ期間の時間差は、インバータ1476の遅延時間tdによって与えられる。また、上述したように遅延時間tdはオーバーラップ期間tbより若干長くなるように設定されているから、サンプリング信号S1〜Snのオーバーラップを無くすことができる。
<サンプリング回路>
次に、図1におけるサンプリング回路150について説明する。サンプリング回路150は、6本のデータ線114を1群(ブロック)とし、これらの群に属するデータ線114に対し、サンプリング信号S1〜Snにしたがって、画像信号VID1〜VID6をそれぞれサンプリングして供給するものである。詳細には、サンプリング回路150は、各データ線114毎に設けられるスイッチ151からなり、各スイッチ151は、データ線114の一端と、画像信号VID1〜VID6のいずれかが供給される信号線との間に介挿されるとともに、そのゲートにサンプリング信号が供給される構成となっている。スイッチ151の具体的構成については、例えば、図4(a)に示されるNチャネル型TFTによる構成、同図(b)に示されるPチャネル型TFTによる構成、あるいは、同図(c)に示される相補型TFTにより構成してもよい。
次に、図1におけるサンプリング回路150について説明する。サンプリング回路150は、6本のデータ線114を1群(ブロック)とし、これらの群に属するデータ線114に対し、サンプリング信号S1〜Snにしたがって、画像信号VID1〜VID6をそれぞれサンプリングして供給するものである。詳細には、サンプリング回路150は、各データ線114毎に設けられるスイッチ151からなり、各スイッチ151は、データ線114の一端と、画像信号VID1〜VID6のいずれかが供給される信号線との間に介挿されるとともに、そのゲートにサンプリング信号が供給される構成となっている。スイッチ151の具体的構成については、例えば、図4(a)に示されるNチャネル型TFTによる構成、同図(b)に示されるPチャネル型TFTによる構成、あるいは、同図(c)に示される相補型TFTにより構成してもよい。
<走査線駆動回路>
次に、走査線駆動回路130について説明する。走査線駆動回路130は、データ線駆動回路140と比較し、出力信号の引き出し方向および入力される信号が異なっている。すなわち、走査線駆動回路130は、データ線駆動回路140を90度左回転して配置したものに相当し、図1に示されるように、転送開始パルスDXの替わりに、パルスDYを入力し、クロック信号CLXおよびその反転クロック信号CLXINVの替わりに、水平走査期間毎に、クロック信号CLYおよびその反転クロック信号CLYINVを入力する構成になっている。
次に、走査線駆動回路130について説明する。走査線駆動回路130は、データ線駆動回路140と比較し、出力信号の引き出し方向および入力される信号が異なっている。すなわち、走査線駆動回路130は、データ線駆動回路140を90度左回転して配置したものに相当し、図1に示されるように、転送開始パルスDXの替わりに、パルスDYを入力し、クロック信号CLXおよびその反転クロック信号CLXINVの替わりに、水平走査期間毎に、クロック信号CLYおよびその反転クロック信号CLYINVを入力する構成になっている。
従って、本実施形態に係る走査線駆動回路130についても、上述したデータ線駆動回路140と同様、(n+1)段に縦続接続されたラッチ回路1430およびn個の論理ユニットU1〜Unにより構成する。この回路構成により、各ラッチ回路1430から出力される信号のアクティブ期間には互いにオーバーラップを生じる可能性があるが、各論理ユニットU1〜Unから出力されるn個の信号S1〜Snのアクティブ期間は互いにオーバーラップを生じさせないようにすることが可能である。よって、この信号を走査線信号として使用すれば、同一画像信号が異なる走査線に供給されてしまうことはない。
<本実施形態の動作>
次に、上述した構成に係る液晶装置における動作について説明する。
次に、上述した構成に係る液晶装置における動作について説明する。
走査線駆動回路130に供給された転送開始パルスDYは、クロック信号CLYおよびその反転クロック信号CLYINVにより順次シフトされ、各走査線112に出力される。そして、複数のデータ線114が1本ずつ線順次にY方向に選択される。
以下、データ線駆動回路140内の信号の流れについて、図5および図6に示すタイミングチャートを参照し説明する。図5は、データ線駆動回路140の概略動作を示すタイミングチャートである。
この図に示されるように、1系統の画像信号Videoは、画像信号処理300により、画像信号VID1〜VID6に分配され、時間軸に対して6倍に伸長される。さらに、あるデータ線が選択される期間の最初、すなわち水平走査期間の最初において、データ線駆動回路140には、転送開始パルスDXが供給される。
初段のラッチ回路1430に供給された転送開始パルスDXは、クロック信号CLXおよび反転クロック信号CLXINVに応じて、各々のラッチ回路1430から信号P1〜Pnとして順次出力される。そして、連続する2つのラッチ回路1430にそれぞれ対応して設けられる各NAND回路1464から信号Q1〜Qnが順次出力される。また、各ラッチ回路1430の出力端子に対して設けられたインバータ1476により、信号P1〜Pnを時間tdだけ遅延させた信号R1〜Rnが順次出力される。また、この信号R1〜Rnと、信号Q1〜Qnに基づいて、NOR回路1474は、サンプリング信号S1〜Snを順次生成する。
図6は、上述した信号P1〜P4、信号Q1〜Q3、信号R1〜R3および信号S1〜S3の各波形を示すタイミングチャートである。ここでは、ラッチ回路1430、NAND回路1464およびインバータ1476を構成するPチャネル型TFTのVthにバラツキがあり、他の構成部分のバラツキは無視するものとする。また、同図において、黒く塗りつぶした領域は、立ち上がりエッジまたは立ち下がりエッジの発生タイミングがバラツク範囲を示している。
図に示すように、第1段目から第3段目のラッチ回路1430から出力される各信号P1〜P4の立ち上がりエッジのタイミングは、それらを構成するPチャネル型TFTのVthにバラツキに応じて、黒く塗りつぶした領域内で発生する。一方、NAND回路1464のPチャネル型TFTにもVthのバラツキがある。このため、NAND回路1464の各出力信号Q1〜Q3は、図に示すようにアクティブ期間(Lレベル)がオーバーラップすることがある。例えば、信号Q1のアクティブ期間がタイミングt38で終了し、信号Q2のアクティブ期間がタイミングt37から開始するものとすれば、信号Q1と信号Q2とは、タイミングt37からt38までの期間オーバラップする。
信号R1〜R3は、信号P2〜P4をインバータ1476により時間tdだけ遅延反転させた信号である。上述したようにインバータ1476の遅延時間tdは、オーバーラップ期間tbよりも長くなるように設定されている。このため、信号R2,R3のアクティブ期間(Lレベル)の開始タイミングは、信号Q1,Q2のアクティブ期間(Hレベル)の終了タイミングよりも必ず後になる。例えば、信号P3がタイミングt37においてLレベルからHレベルに変化するものとすれば、信号R2は、タイミングt37から時間tdが経過してタイミングt39に至った時に、HレベルからLレベルに変化する。一方、NAND回路1464を構成するPチャンネル型TFTのVth値のバラツキによって、信号Q1の立ち上がりエッジが最も遅れて発生するものとすれば、信号Q1のアクティブ期間はタイミングt38で終了する。すなわち、信号R2のアクティブ期間(Lレベル)の開始タイミングは、信号Q1のアクティブ期間(Hレベル)の終了タイミングよりも必ず後になる。
次に、信号S1〜S3は、信号Q1〜Q3と信号R1〜R3に基づいて、NOR回路1474によって生成される。NOR回路1474の出力信号は、各入力信号を反転してしたものの論理積として与えられる。したがって、信号S1〜S3のアクティブ期間(Hレベル)は、信号Q1〜Q3のアクティブ期間(Lレベル)と信号R1〜R3のアクティブ期間(Lレベル)とが重複する期間となる。信号R1〜R3は、信号P2〜信号P4を時間tdだけ遅延して得られたものであるから、信号S1〜S3のアクティブ期間は、信号Q1〜Q3のアクティブ期間を信号R1〜R3のアクティブ期間によって制限したものとなる。具体的には、信号Q1〜Q3のアクティブ期間の開始タイミングが、信号R1〜R3によって制限される。
例えば、信号S2に着目すると、制限される前の信号Q2においては、アクティブ期間の開始タイミングはタイミングt37からt38までの範囲内にある。これを、アクティブ期間の開始タイミングがタイミングt39からt40までの範囲内にある信号R2によって制限するから、信号S2のアクティブ期間の開始タイミングは最も早いとしてもタイミングt39となる。これに対して、信号S1の終了タイミングは、最も遅いとしてもタイミングt38である。すなわち、信号S2の開始タイミングは信号S1の終了タイミングよりも必ず後になる。よって、信号S1と信号S2のアクティブ期間がオーバーラップすることは起こり得ない。このように、インバータ1476の遅延時間tdを信号のバラツキ期間tbよりも若干長いものに設定しておくことにより、信号S1と信号S2の関係と同様、他の信号S1〜Sn間においても互いのアクティブ期間にオーバーラップすることは起こり得ない。
なお、この遅延時間tdは、遅延回路1474の構成を、3連のインバータや、ディレイラインに置き換えたり、あるいはインバータのゲートサイズを変更することにより調整可能である。この調整は数nsec単位で行うことができるため、必要以上に信号S1〜Sn間におけるアクティブ(Hレベル)期間が狭められることにもならない。
以上の信号S1〜Snが、本実施形態に係るデータ駆動回路140におけるサンプリング信号として使用される。例えば、サンプリング信号S1がHレベルとなると、この群に属する6本のデータ線114に、それぞれ画像信号VID1〜VID6がサンプリングされて、これらの画像信号VID1〜VID6が現時点で選択された走査線と交差する6個の要素に、当該TFT116によってそれぞれ書き込まれることとなる。この後、サンプリング信号S2がHレベルとなると、今度は、次の6本のデータ線114にそれぞれ画像信号VID1〜VID6がサンプリングされ、これらの画像信号VID1〜VID6がその時点で選択された走査線112と交差する6個の要素に、当該TFT116によってそれぞれ書き込まれる。上述したように、サンプリング信号S1とサンプリング信号S2のアクティブ(Hレベル)期間がオーバーラップすることはないので、表示品位を低下させる問題も生じない。
以下同様にして、サンプリング信号S3、S4、・・・、Snが順次Hレベルとなると、各サンプリング信号に属する6本のデータ線114にそれぞれ画像信号VID1〜VID6がサンプリングされ、これらの画像信号がその時点で選択された走査線112と交差する6個の画素にそれぞれ書き込まれることとなる。そして、この後、次の走査線112が選択され、再び、サンプリング信号S1〜Snが順次出力されて、同様な書き込みが繰り返し実行されることとなる。
なお、このような駆動方式では、データ線114を1本毎に駆動する方式と比較すると、各スイッチ151による画像信号のサンプリング時間が6倍となるので、各画素における充放電時間が十分に確保される。このため、高コントラスト化が図られることになる。さらに、データ線駆動回路140におけるラッチ回路1430の段数、および、クロック信号CLXおよびその反転クロックCLXINVの周波数が、それぞれ1/6に低減され、段数の低減化および低消費電力化も図られる。
<液晶パネルの構成例>
次に、上述した各実施形態に係るデータ線駆動回路140を有する液晶パネル100の全体構成について図7および図8を参照して説明する。ここで、図7は、液晶パネル100の構成を示す斜視図であり、図8は、図7におけるA−A’線の断面図である。
次に、上述した各実施形態に係るデータ線駆動回路140を有する液晶パネル100の全体構成について図7および図8を参照して説明する。ここで、図7は、液晶パネル100の構成を示す斜視図であり、図8は、図7におけるA−A’線の断面図である。
液晶パネル100は、画素電極118等が形成されたガラスや、半導体、石英などの素子基板101と、共通電極108等が形成されたガラスなどの透明な対向基板102とが、スペーサ103の混入されたシール材104によって一定の間隔を保って、互いに電極形成面が対向するように貼り合わせされるとともに、この間隔に電気光学材料としての液晶105が封入された構造をとっている。シール材104は、対向基板102の基板周辺に沿って形成されるが、液晶105を封入するために一部が開口している。このため、液晶105の封入後に、その開口部分が封止材106によって封止されている。
ここで、素子基板101の対向面であって、シール材104の外面一辺においては、上述したデータ線駆動回路140およびサンプリング回路150が形成されて、Y方向に延在するデータ線114を駆動する構成となっている。さらに、この一辺には複数の外部回路接続端子107が形成されて、タイミングジェネレータ200および画像信号処理回路300からの各種信号を入力する構成となっている。
対向基板102の共通電極108は、素子基板101との貼合部分における4隅のうち、少なくとも1箇所において設けられた導通材によって、素子基板101との電気的導通が図られている。ほかに、対向基板102には、液晶パネル100の用途に応じて、例えば、第1に、ストライブ状や、モバイク状、トライアングル状等に配列したカラーフィルタが設けられ、第2に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどの遮光膜が設けられ、第3に、液晶パネル100に光を照射するバックライトが設けられる。なお、色光変調の用途の場合には、カラーフィルタは形成されずに遮光膜が対向基板102に設けられる。
また、素子基板101および対向基板102の対向面には、それぞれ所定の方向にラビング処理された配向膜(図示省略)などが設けられる一方、その各背面側には配向方向に応じた偏光板(図示省略)がそれぞれ設けられる。ただし、液晶105として、高分子中に微少粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏向板などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
なお、駆動回路120等の周辺回路の一部または全部を、素子基板101に形成する替わりに、例えば、TAB(Tape Automated Bonding)技術を用いてフィルムに実装された駆動用ICチップを、素子基板101の所定位置に設けられる異方性導通フィルムを介して電気的および機械的に接続する構成としてもよい。また、駆動用ICチップ自体を、COG(Chip On Grass)技術を用いて、素子基板101の所定位置に異方性導通フィルムを介して電気的および機械的に接続する構成としてもよい。
<変換数と1群を構成するデータ線数との関係>
上述の説明において、サンプリング回路150は、1群とする6本のデータ線114に対して、6系統に変換された画像信号VID1〜VID6を同時にサンプリングして供給し、画像信号VID1〜VID6の印加をデータ線群毎に順次行うように構成しているが、この変換数および同時に印加するデータ線数(すなわち、1群を構成するデータ線数)は、「6」に限られるものではない。例えば、サンプリング回路150におけるスイッチ151の応答速度が十分に高いのであれば、画像信号をパラレルに変換することなく1本の信号線にシリアル伝送して、各データ線114毎に順次サンプリングするように構成しても良い。また、変換数および同時に印加するデータ線の数を「3」や、「12」、「24」等として、3本や、12本、24本等のデータ線に対して、3系統変換や、12系統変換、24系統変換等して並列供給させた画像信号を同時に供給する構成としてもよい。なお、変換数および同時に印加するデータ線数としては、カラーの画像信号が3つの原色に係る信号からなることとの関係から、3の倍数であることが制御や回路などを簡易化する上で望ましい。
上述の説明において、サンプリング回路150は、1群とする6本のデータ線114に対して、6系統に変換された画像信号VID1〜VID6を同時にサンプリングして供給し、画像信号VID1〜VID6の印加をデータ線群毎に順次行うように構成しているが、この変換数および同時に印加するデータ線数(すなわち、1群を構成するデータ線数)は、「6」に限られるものではない。例えば、サンプリング回路150におけるスイッチ151の応答速度が十分に高いのであれば、画像信号をパラレルに変換することなく1本の信号線にシリアル伝送して、各データ線114毎に順次サンプリングするように構成しても良い。また、変換数および同時に印加するデータ線の数を「3」や、「12」、「24」等として、3本や、12本、24本等のデータ線に対して、3系統変換や、12系統変換、24系統変換等して並列供給させた画像信号を同時に供給する構成としてもよい。なお、変換数および同時に印加するデータ線数としては、カラーの画像信号が3つの原色に係る信号からなることとの関係から、3の倍数であることが制御や回路などを簡易化する上で望ましい。
<素子基板の構成など>
また、上述した実施形態においては、液晶パネル100の素子基板101をガラス等の透明な絶縁性基板により構成して、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、型が形成されたTFTによって、画素のスイッチング素子(TFT116)や駆動回路120の素子を構成するものとして説明したが、本発明はこれに限られるものではない。
また、上述した実施形態においては、液晶パネル100の素子基板101をガラス等の透明な絶縁性基板により構成して、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、型が形成されたTFTによって、画素のスイッチング素子(TFT116)や駆動回路120の素子を構成するものとして説明したが、本発明はこれに限られるものではない。
例えば、素子基板101を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、型が形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や駆動回路120の素子を構成しても良い。このように素子基板101を半導体基板により構成する場合には、透過型の電気光学装置として用いることができないため、画素電極118をアルミニウムなどで形成して、反射型として用いられることとなる。また、単に、素子基板101を透過基板として、画素電極118を反射型としても良い。
さらに、上述した実施の形態にあっては、画素のスイッチング素子を、TFTで代表される3端子素子として説明したが、ダイオード等の2端子素子で構成しても良い。ただし、画素のスイッチング素子として2端子素子を用いる場合には、走査線112を一方の基板に形成し、データ線114を他方の基板に形成するとともに、2端子素子を、走査線112またはデータ線114のいずれか一方と、画素電極との間に形成する必要がある。この場合、画素は、2端子素子が接続される画素電極と、対向基板に形成される信号線(データ線114または走査線112の一方)と、これらの間に挟持される液晶とから構成されることとなる。
さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。
<画素の構成>
また、上述した実施形態においては、複数の走査線112と複数のデータ線114の各交点に対応する画素において、1個のTFT116とこれに接続される画素電極118とを設けたが、本発明は、これに限定されるものではなく、1画素に複数のTFTをスイッチング素子として設け、各画素にメモリ機能を持たせるようにしてもよい。要は、走査線とデータ線の交差に対応してスイッチング素子と画素電極を設けたものであれば足り、1画素当たりのスイッチング素子の個数は問わない。
また、上述した実施形態においては、複数の走査線112と複数のデータ線114の各交点に対応する画素において、1個のTFT116とこれに接続される画素電極118とを設けたが、本発明は、これに限定されるものではなく、1画素に複数のTFTをスイッチング素子として設け、各画素にメモリ機能を持たせるようにしてもよい。要は、走査線とデータ線の交差に対応してスイッチング素子と画素電極を設けたものであれば足り、1画素当たりのスイッチング素子の個数は問わない。
<電子機器>
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。この場合、電子機器は、図9に示されるように、主に、表示情報出力源1000、表示情報処理回路1002、電源回路1004、液晶パネル100、駆動回路120、および、タイミングジェネレータ200により構成される。尚、駆動回路120は液晶パネル100に内蔵されている。このうち、表示情報出力源1000は、ROM(Read Only Memory)や、RAM(Random Access Memory)などのメモリ、各種ディスクなどのストレージユニット、画像信号を同調出力する同調回路等を備え、タイミングジェネレータ200により生成される各種のクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路1002に供給するものである。次に、表示情報処理回路1002は、上述したS/P変換回路302や、増幅・反転回路304のほか、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種回路を備え、入力した表示情報の処理を実行して、その画像信号をクロック信号CLXとともに、駆動回路120に供給するものである。なお、図13において、クロック信号CLXは、表示情報処理回路1002を介して供給されているが、図1に示されるように、タイミングジェネレータ200から駆動回路120に直接供給されて、画像処理回路300の上位構成である表示情報処理回路1002が、タイミングジェネレータ200によるクロック信号に同期して動作する構成としてもよい。
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。この場合、電子機器は、図9に示されるように、主に、表示情報出力源1000、表示情報処理回路1002、電源回路1004、液晶パネル100、駆動回路120、および、タイミングジェネレータ200により構成される。尚、駆動回路120は液晶パネル100に内蔵されている。このうち、表示情報出力源1000は、ROM(Read Only Memory)や、RAM(Random Access Memory)などのメモリ、各種ディスクなどのストレージユニット、画像信号を同調出力する同調回路等を備え、タイミングジェネレータ200により生成される各種のクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路1002に供給するものである。次に、表示情報処理回路1002は、上述したS/P変換回路302や、増幅・反転回路304のほか、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種回路を備え、入力した表示情報の処理を実行して、その画像信号をクロック信号CLXとともに、駆動回路120に供給するものである。なお、図13において、クロック信号CLXは、表示情報処理回路1002を介して供給されているが、図1に示されるように、タイミングジェネレータ200から駆動回路120に直接供給されて、画像処理回路300の上位構成である表示情報処理回路1002が、タイミングジェネレータ200によるクロック信号に同期して動作する構成としてもよい。
次に、上述した液晶パネル100を具体的な電子回路に用いた例のいくつかについて説明する。
<その1:プロジェクタ>
はじめに、この液晶パネルをライトバルブとして用いたプロジェクタについて説明する。図10は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ1100内部には、ハロゲンランプ等の白色光源からなるランプユニット1102が設けられている。このランプユニット1102から射出された投射光は、内部に配置された3枚のミラー1106および2枚のダイクロイックミラー1108によってRGBの3原色に分離されて、各原色に対応するライトバルブとしての液晶パネル100R、100B、および100Gにそれぞれ導かれる。ここで、B色の光は、他のR色やG色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ1122、リレーレンズ1123および出射レンズ1124からなるリレーレンズ系1121を介して導かれる。
はじめに、この液晶パネルをライトバルブとして用いたプロジェクタについて説明する。図10は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ1100内部には、ハロゲンランプ等の白色光源からなるランプユニット1102が設けられている。このランプユニット1102から射出された投射光は、内部に配置された3枚のミラー1106および2枚のダイクロイックミラー1108によってRGBの3原色に分離されて、各原色に対応するライトバルブとしての液晶パネル100R、100B、および100Gにそれぞれ導かれる。ここで、B色の光は、他のR色やG色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ1122、リレーレンズ1123および出射レンズ1124からなるリレーレンズ系1121を介して導かれる。
液晶パネル100R、100Bおよび100Gの構成は、上述した液晶パネル100と同等であり、画像信号処理回路(図示省略)から供給されるR、G、Bの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム1112に3方向から入射される。このダイクロイックプリズム1112において、R色およびB色の光は90度に屈折する一方、G色の光は直進する。したがって、各色の画像が合成される結果、投射レンズ1114を介して、スクリーン1120にカラー画像が投射されることとなる。
ここで、各液晶パネル100R、100Bおよび100Gによる表示像について着目すると、液晶パネル100Gによる表示像は、各液晶パネル100R、100Bによる表示像に対して左右反転していることが必要となる。このため、水平走査方向は、液晶パネル100Gと、液晶パネル100R、100Bとでは互いに逆方向の関係となる。なお、液晶パネル100R、100Bおよび100Gには、ダイクロイックミラー1108によって、R、G、Bの各原色に対応する光が投射されるので、カラーフィルタを設ける必要はない。
<その2:モバイル型コンピュータ>
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図11は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ1200は、キーボード1202を備えた本体部1204と、液晶表示ユニット1206とから構成されている。この液晶表示ユニット1206は、先に述べた液晶パネル100の背面にバックライトを付加することにより構成されている。
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図11は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ1200は、キーボード1202を備えた本体部1204と、液晶表示ユニット1206とから構成されている。この液晶表示ユニット1206は、先に述べた液晶パネル100の背面にバックライトを付加することにより構成されている。
<その3:携帯電話>
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図12は、この携帯電話の構成を示す斜視図である。図において、携帯電話1300は、複数の操作ボタン1302のほか、受話口1304、送話口1306とともに、液晶パネル100を備えるものである。その液晶パネル100にも、必要に応じてその背面にバックライトが設けられる。
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図12は、この携帯電話の構成を示す斜視図である。図において、携帯電話1300は、複数の操作ボタン1302のほか、受話口1304、送話口1306とともに、液晶パネル100を備えるものである。その液晶パネル100にも、必要に応じてその背面にバックライトが設けられる。
なお、電子機器としては、図10〜図12を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた機器等等が挙げられる。そして、それらの各種電子機器に対して、各実施形態の液晶パネル、さらには電気光学装置が適用可能である。
以上説明したように本発明によれば、データ線駆動回路から出力されるサンプリング信号や走査線駆動回路から出力される信号のオーバーラップ期間の発生が未然に防止されるため、表示品位の低下を抑えることが可能となる。このために外部信号を供給する必要もない。
100…液晶パネル、101…素子基板、102…対向基板、116…TFT、120…駆動回路、130…走査線駆動回路、140…データ線駆動回路、150…サンプリング回路、151…スイッチ、1430…ラッチ回路、1464…NAND回路、1474…NOR回路、1476…NOT回路、1486…アナログスイッチ。
Claims (5)
- 複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線との交差に対応して設けられたスイッチング素子と画素電極とを有する電気光学装置の駆動回路であって、
クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、
連続する2つの単位回路に対応して各々設けられ、前記各走査線または前記各データ線を選択する信号を生成する複数の単位駆動回路と、を有し、
前記単位駆動回路は、薄膜トランジスタで形成されており、対応する2つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該遅延回路の出力信号を入力信号とする制限回路とを具備し、
前記遅延回路の出力信号が負論理であり、前記制限回路としてNOR回路を使用することを特徴とする電気光学装置の駆動回路。 - 複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線とに接続されたスイッチング素子と、前記スイッチング素子に接続された画素電極とを有する電気光学装置のデータ線駆動回路であって、
クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、
連続する2つの単位回路に対応して各々設けられ、前記各データ線を選択するサンプリング信号を生成する複数の単位駆動回路と、
前記サンプリング信号に基づいて画像信号をサンプリングして前記データ線に供給する複数のスイッチと、を有し、
前記単位駆動回路は、薄膜トランジスタで形成されており、対応する2つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該遅延回路の出力信号を入力信号とする制限回路とを具備し、
前記遅延回路の出力信号が負論理であり、前記制限回路としてNOR回路を使用することを特徴とする電気光学装置のデータ線駆動回路。 - 複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線との交差に対応して設けられたスイッチング素子と、画素電極とを有する電気光学装置の走査線駆動回路であって、
クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、
連続する2つの単位回路に対応して各々設けられ、前記各走査線を選択する信号を生成する複数の単位駆動回路と、を有し、
前記単位駆動回路は、薄膜トランジスタで形成されており、対応する2つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該遅延回路の出力信号を入力信号とする制限回路とを具備し、
前記遅延回路の出力信号が負論理であり、前記制限回路としてNOR回路を使用することを特徴とする電気光学装置の走査線駆動回路。 - 請求項1に記載の電気光学装置の駆動回路と画像表示領域とを備える電気光学装置であって、
前記画像表示領域は、相対向する一対の基板から構成され、一方の基板には、マトリクス状に配置された画素電極と、前記画素電極および前記データ線の間に介挿されるとともに、前記走査線に供給される走査信号にしたがって開閉するトランジスタと
を備えることを特徴とする電気光学装置。 - 請求項4に記載の電気光学装置を表示部に用いることを特徴とする電子機器。
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JP2006154855A JP2006243759A (ja) | 2006-06-02 | 2006-06-02 | 電気光学装置の駆動回路、データ線駆動回路、走査線駆動回路、電気光学装置、および電子機器 |
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CN108694902A (zh) * | 2017-03-29 | 2018-10-23 | 美格纳半导体有限公司 | 用于显示面板的源极驱动器装置 |
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