JP4076963B2 - シフトレジスタ及び表示装置 - Google Patents

Description

本発明は、例えば、表示装置の駆動回路に好適に用いられるシフトレジスタ、及び該シフトレジスタを用いた表示装置に関する。

画像表示装置等の表示装置のデータ信号線駆動回路や走査信号線駆動回路では、従来から、入力される映像信号をサンプリングする際のタイミングをとるために、或いは、各走査信号線へ与える走査信号を作成するために、シフトレジスタが広く使われている。

本願出願人は、このようなシフトレジスタとして、先に図９に示されるような回路構成とすることを提案している（特許文献１）。

図９を参照して、シフトレジスタ１０１は、各段毎に、セット・リセット型フリップフロップ（図ではＳＲ−ＦＦ）１０２とアナログスイッチ１０３とを備えている。また、シフトレジスタ１０１には、スタートパルスＳＳＰと、互いに位相が異なる２つのクロック信号ＳＣＫ・ＳＣＫＢとが入力されるようになっている。

セット・リセット型フリップフロップ（以下、単にフリップフロップと称する）１０２は、Ｓ端子に入力されるセット信号がアクティブになることでセットされ、Ｑ端子からの出力信号Ｑ（Ｑ１，Ｑ２…）がＨｉｇｈ（Ｈｉｇｈレベル）となる。そして、セット信号が非アクティブになっても、その出力状態を保持し続け、Ｒ端子に入力されるリセット信号がアクティブになるとリセットされ、出力信号ＱがＬｏｗ（Ｌｏｗレベル）となり、リセット信号が非アクティブになっても、次にセット信号がアクティブになるまでその状態を保持し続けるものである。

各フリップフロップ１０２のうち、図において左端にある初段のフリップフロップ１０２−１には、スタートパルスＳＳＰがセット信号として入力される。２段目以降のフリップフロップ１０２には、それぞれの１つ前の段のフリップフロップ１０２に対応するアナログスイッチ１０３からの出力信号Ｘ（Ｘ１，Ｘ２…）がセット信号として入力される。また、各フリップフロップ１０２には、それぞれの１つ後の段のフリップフロップ１０２に対応するアナログスイッチ１０３からの出力信号Ｘ（Ｘ２，Ｘ３…）がリセット信号として入力される。

各アナログスイッチ１０３は、対応するフリップフロップ１０２から出力信号Ｑ（Ｑ１，Ｑ２…）が出力されている期間、オン状態となり、クロック信号ＳＣＫ或いはＳＣＫＢを出力信号Ｘ（Ｘ１，Ｘ２…）として出力し、これがシフトレジスタの出力信号として出力される。詳細には、奇数段のフリップフロップ１０２に対応するアナログスイッチ１０３が、クロック信号ＳＣＫを出力し、偶数段のフリップフロップ１０２に対応するアナログスイッチ１０３が、クロック信号ＳＣＫＢを出力する。

なお、各アナログスイッチ１０３に設けられているインバータ１０４は、アナログスイッチ１０３を構成する、並列されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの各ゲートに、相反するコントロール信号を供給するためのものである。

そして、これら出力信号Ｘであるクロック信号ＳＣＫ或いはクロック信号ＳＣＫＢが、上述したように、それぞれの次段（１つ後の段）のフリップフロップ１０２へセット信号として入力される一方、それぞれの前段（１つ前の段）のフリップフロップ１０２へリセット信号としても入力される。

このような構成において、初段のフリップフロップ１０２−１に、スタートパルスＳＳＰがセット信号として入力され、初段のフリップフロップ１０２−１がセットされると、出力信号Ｑ１がＨｉｇｈとなる。

フリップフロップ１０２−１から出力信号Ｑ１がＨｉｇｈとなることで、初段のフリップフロップ１０２−１に対応するアナログスイッチ１０３−１がオンとなり、アナログスイッチ１０３−１からは、クロック信号ＳＣＫが出力信号Ｘ１として出力され、これがシフトレジスタ１０１の初段の出力信号として出力される。

また、このクロック信号ＳＣＫである出力信号Ｘ１は、２段目のフリップフロップ１０２−２にセット信号としても入力されるので、これにて、２段目のフリップフロップ１０２−２がセットされ、上記と同様にして、出力信号Ｑ２がＨｉｇｈとなる。２段目のフリップフロップ１０２−２から出力信号Ｑ２がＨｉｇｈとなることで、２段目のフリップフロップ１０２−２に対応するアナログスイッチ１０３−２がオンとなり、アナログスイッチ１０３−２からは、クロック信号ＳＣＫＢが出力信号Ｘ２として出力され、これがシフトレジスタ１０１の２段目の出力信号として出力される。

そして、このクロック信号ＳＣＫＢである出力信号Ｘ２も、上記と同様にして、３段目のフリップフロップ１０２−３にセット信号としても入力されるので、これにて、３段目のフリップフロップ１０２−３がセットされることとなり、出力信号Ｑ３がＨｉｇｈとなる。また、このクロック信号ＳＣＫＢである出力信号Ｘ２は、１つ前の段、つまり初段のフリップフロップ１０２−１にリセット信号としても入力されるので、これにて、初段のフリップフロップ１０２−１がリセットされ、出力信号Ｑ１がＬｏｗとなり、初段のフリップフロップ１０２−１に対応するアナログスイッチ１０３−１がオフとなる。

このようなフリップフロップ１０２のセット・リセット動作と、これによるアナログスイッチ１０３の開閉動作が各段で順次行われることで、上記シフトレジスタ１０１からは、クロック信号ＳＣＫ・ＳＣＫＢと同じ幅をもつ、互いに重ならない出力信号Ｘ（Ｘ１，Ｘ２…）が出力されることとなる。

また、特許文献２には、データ線駆動回路や走査線駆動回路に入力されるクロック信号と逆位相クロック信号の位相差を確実に無くすることができ、しかも、駆動回路のレイアウト面積を増大させることのないものとして、データ線駆動回路や走査線駆動回路の前段に配されるクロック信号位相差補正回路について記載されている。
特開２００１−１３５０９３号公報（２００１年５月１８日公開） 特開平１１−２８２３９７号公報（１９９９年１０月１５日公開）

しかしながら、上記従来のシフトレジスタ１０１の構成では、クロック信号ＳＣＫ・ＳＣＫＢに位相ずれがある場合に、シフトレジスタ１０１が誤動作する恐れがあるといった問題点を有している。

上記誤動作について、図１０を用いて説明する。図１０は、シフトレジスタ１０１の動作を示すタイミングチャートであり、クロック信号ＳＣＫ・ＳＣＫＢに位相ずれがある場合のものである。クロック信号ＳＣＫＢの位相が、クロック信号ＳＣＫの位相に対して遅れる方向にずれている。

スタートパルスＳＳＰの立ち上がり（Ａ）で、初段のフリップフロップ１０２−１がセットされ、出力信号Ｑ１がＨｉｇｈとなる。出力信号Ｑ１がＨｉｇｈの間、初段のフリップフロップ１０２−１に対応するアナログスイッチ１０３−１がオンするため、クロック信号ＳＣＫが、出力信号Ｘ１として出力される。そして、この出力信号Ｘ１が、２段目のフリップフロップ１０２−２にセット信号としても入力されるので、この出力信号Ｘ１の立ち上がり（Ｂ）で、２段目のフリップフロップ１０２−２がセットされ、出力信号Ｑ２がＨｉｇｈとなる。

ところが、ここで、クロック信号ＳＣＫＢの位相がクロック信号ＳＣＫの位相に対してずれているために、クロック信号ＳＣＫとクロック信号ＳＣＫＢとが共にＨｉｇｈとなる期間が存在する。そのため、クロック信号ＳＣＫＢの遅れ分（ズレ）に相当する斜線を付した余分なパルスＰＰが、本来のクロック信号ＳＣＫＢのパルスＰＰＰに先んじて出力信号Ｘ２として出力される。３段目のフリップフロップ１０２−３は、この出力信号Ｘ２をセット信号としているので、本来であれば（Ｄ）のタイミングでセットされるものが、この余分な出力信号Ｘ２にて（Ｃ）のタイミングでセットされてしまう。

その結果、３段目のフリップフロップ１０２−３に対応するアナログスイッチ１０３−３から、出力信号Ｘ３が出力信号Ｘ１と同じタイミングで出力されてしまい、３段目以降のフリップフロップ１０２…全てが同時にセットされることとなって、シフトレジスタ１０１が正常に動作せず、誤動作することとなる。

また、このようなクロック信号ＳＣＫ・ＳＣＫＢ間の位相ずれは、クロック信号ＳＣＫ・ＳＣＫＢがシフトレジスタ１０１内部を伝送される間にも生じるものである。したがって、上記特許文献２に記載されているクロック信号位相差補正回路をシフトレジスタ１０１の信号入力側に具備させたとしても、シフトレジスタ１０１に入力する前の位相ずれにしか対応できず、シフトレジスタ１０１内部でクロック信号ＳＣＫ・ＳＣＫＢに位相ずれが発生した場合は、やはり、誤動作することとなる。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、シフトレジスタに入力される、互いに位相の異なる２つのクロック信号間に位相ずれがあったとしても、誤動作することなく正常に動作可能なシフトレジスタ、及びそれを備えた表示装置を実現することにある。

本発明に係るシフトレジスタは、上記課題を解決するために、複数段のセット・リセット型フリップフロップを備え、互いに位相の異なる２つのクロック信号が入力されるシフトレジスタにおいて、上記複数段のセット・リセット型フリップフロップ毎に、２つの上記クロック信号の波形から互いに波形が重なり合う部分を除去した期間をパルスとして有する重なり除去クロック信号を生成する位相差検出部と、該位相差検出部にて生成された重なり除去クロック信号と当段のセット・リセット型フリップフロップの出力信号とを用いて、当段のセット・リセット型フリップフロップの出力信号が出力されている期間に上記重なり除去クロック信号を抽出した信号を次段のセット・リセット型フリップフロップへセット信号として出力する波形タイミング整形部とが設けられていることを特徴としている。

これによれば、各段毎に設けられた位相差検出部が、２つの上記クロック信号の波形から互いに波形が重なり合う部分を除去した期間のパルスを有する重なり除去クロック信号を生成する。したがって、たとえ２つのクロック信号間に位相ずれが生じており、波形が重なり合う（共にＨｉｇｈレベル或いは共にＬｏｗレベル）期間が存在していても、この位相差検出部にてその部分は確実に除去され、重なりの無いクロック信号（重なり除去クロック信号）が生成されることとなる。

そして、各波形タイミング整形部は、このように生成された重なり除去クロック信号と、その段のフリップフロップの出力信号とを用いて、該フリップフロップの出力信号が出力されている期間に重なり除去クロック信号を抽出した信号を次段のフリップフロップへと出力する。

したがって、２つのクロック信号間に位相ずれが生じていて、波形が重なる部分が生じていても、この波形の重なり部分は、各段毎に確実に除去され、重なりのないクロック信号（重なり除去クロック信号）を用いて各フリップフロップが動作するので、複数のフリップフロップが同時に動作するような誤動作がなく、正常にシフト動作を行うことが可能となる。

本発明に係るシフトレジスタにおいて、上記位相差検出部或いは波形タイミング整形部は、論理回路やスイッチ手段にて構成することができる。

本発明に係るシフトレジスタにおいて、上記波形タイミング整形部は、当段のセット・リセット型フリップフロップの出力信号Ｑが出力されている期間に上記重なり除去クロック信号を抽出した信号を出力信号Ｘとして出力するものであってもよい。

本発明に係るシフトレジスタにおいて、上記当段のセット・リセット型フリップフロップは、後段のセット・リセット型フリップフロップの出力信号Ｑが出力されている期間に、上記後段で生成された上記重なり除去クロック信号を抽出した信号によりリセットされるようになっていてもよい。

本発明に係るシフトレジスタにおいて、上記互いに位相の異なる２つのクロック信号は、位相が１８０°異なるように生成されていてもよい。

本発明に係るシフトレジスタにおいて、上記位相差検出部は、上記互いに位相の異なる２つのクロック信号が共にハイレベルまたはローレベルとなる重複期間を検出し、上記セット・リセット型フリップフロップの出力がアクティブである期間において、上記クロック信号のパルス期間から上記重複期間を除いた期間のパルスを、上記重なり除去クロック信号から抽出することにより、上記重なり除去クロック信号を抽出した信号を生成するようになっていてもよい。

また、本発明に係る表示装置は、上記の課題を解決するために、複数の画素からなる表示部と、複数のデータ信号線に接続され、画素に書き込む映像データを各データ信号線に供給するデータ信号線駆動回路と、複数の走査信号線に接続され、映像データの画素への書き込みを制御する走査信号を各走査信号線に供給する走査信号線駆動回路とを備えた表示装置において、データ信号線駆動回路及び走査信号線駆動回路の少なくともいずれか一方に、上述した本発明のシフトレジスタを備えたことを特徴としている。

上記の構成によれば、本発明のシフトレジスタを用いることで、上述したようなシフトレジスタの誤動作に起因する表示不具合の防止を実現した表示装置を提供できる。

また、本発明の表示装置において、好ましくは、データ信号線駆動回路及び走査信号線駆動回路の少なくとも一方が、画素が形成される基板上に形成されている構成とすることで、データ信号線駆動回路と各画素との間の配線、または、走査信号線駆動回路と各画素との間の配線は同一基板上に配され、基板外に出す必要がない。この結果、データ信号線の数及び走査信号線の数が増加しても、基板外に出す信号線の数が変化せず、組み立てる必要がないため、各信号線の容量の不所望な増大を防止できるとともに、集積度の低下を防止できる。また、製造時の手間を省くことができる。

また、本発明の表示装置において、好ましくは、データ信号線駆動回路及び前記走査信号線駆動回路の少なくとも一方を構成するアクティブ素子が、多結晶シリコン薄膜トランジスタである構成とすることで、表示面積を容易に拡大できる。

多結晶シリコン薄膜は、単結晶シリコンに比べて面積を拡大しやすい一方で、多結晶シリコントランジスタは、単結晶シリコントランジスタに比べて、例えば、移動度やしきい値などのトランジスタ特性が劣っている。したがって、単結晶シリコントランジスタを用いて各回路を製造すると、表示面積の拡大が難しく、多結晶シリコン薄膜トランジスタを用いて各回路を製造すると、各回路の駆動能力が低下してしまう。なお、両駆動回路と画素とを別の基板上に形成した場合は、各信号線で両基板間を接続する必要があり、製造時に手間がかかるとともに、各信号線の容量が増大してしまう。

したがって、多結晶シリコン薄膜トランジスタからなるスイッチング素子を備えた構成とすることにより、表示面積を容易に拡大できる。また、本発明のシフトレジスタを用いることにより、上述したようなシフトレジスタの誤動作に起因する表示不具合の防止を実現できる。

本発明に係るシフトレジスタは、以上のように、複数段のセット・リセット型フリップフロップを備え、互いに位相の異なる２つのクロック信号が入力されるシフトレジスタにおいて、上記複数段のセット・リセット型フリップフロップ毎に、２つの上記クロック信号の波形から互いに波形が重なり合う部分を除去した期間のパルスを有する重なり除去クロック信号を生成する位相差検出部と、該位相差検出部にて生成された重なり除去クロック信号と当段のセット・リセット型フリップフロップの出力信号とを用いて、当段のセット・リセット型フリップフロップの出力信号が出力されている期間に上記重なり除去クロック信号を抽出した信号を次段のセット・リセット型フリップフロップへセット信号として出力する波形タイミング整形部とが設けられていることを特徴としている。

それゆえ、シフトレジスタに入力される、互いに位相の異なる２つのクロック信号間に位相ずれがあったとしても、誤動作することなく正常に動作可能なシフトレジスタ、及びそれを備えた表示装置を実現することができるという効果を奏する。

また、本発明に係る表示装置は、以上のように、複数の画素からなる表示部と、複数のデータ信号線に接続され、画素に書き込む映像データを各データ信号線に供給するデータ信号線駆動回路と、複数の走査信号線に接続され、映像データの画素への書き込みを制御する走査信号を各走査信号線に供給する走査信号線駆動回路とを備えた表示装置において、データ信号線駆動回路及び走査信号線駆動回路の少なくともいずれか一方に、上述した本発明のシフトレジスタを備えたことを特徴としている。

それゆえ、上述したようなシフトレジスタの誤動作に起因する表示不具合の防止を実現した表示装置を提供できるという効果を奏する。

［実施の形態１］
本発明の実施の形態について、図１〜図８に基づいて説明すれば、以下の通りである。本発明のシフトレジスタは、画像表示装置等の表示装置におけるデータ信号線駆動回路及び走査信号線駆動回路に好適に用いることができるが、表示装置以外にも適用可能である。以下では、本発明のシフトレジスタがデータ信号線駆動回路に適用された場合を例示する。

本実施の形態に係るシフトレジスタ１は、図１に示すように、大略的に、フリップフロップ部２と誤動作防止部３とを備えて構成されており、例えば、図２に示される表示装置１１のデータ信号線駆動回路１４に用いられる。

上記表示装置１１は、図２に示すように、表示部１２、走査信号線駆動回路１３、データ信号線駆動回路１４、及び制御回路１５を備えている。

表示部１２は、互いに平行するｎ本の走査信号線ＧＬ…（ＧＬ１、ＧＬ２、…ＧＬｎ）及び互いに平行するｎ本のデータ信号線ＳＬ…（ＳＬ１、ＳＬ２、…ＳＬｎ）と、マトリクス状に配置された画素（図中、ＰＩＸ）１６…とを有している。画素１６は、隣接する２本の走査信号線ＧＬ・ＧＬと隣接する２本のデータ信号線ＳＬ・ＳＬとで包囲された領域に形成される。なお、説明の便宜上、走査信号線ＧＬ及びデータ信号線ＳＬの数は同じくｎ本としたが、両線の数が異なっていてもよいことは勿論である。

走査信号線駆動回路１３は、シフトレジスタ１７を備えており、該シフトレジスタ１７は、制御回路１５から入力される２種類のクロック信号ＧＣＫ１・ＧＣＫ２、及びスタートパルス信号ＧＳＰに基づいて各行の画素１６に接続された走査信号線ＧＬ１、ＧＬ２、…に与える走査信号を順次発生するようになっている。

データ信号線駆動回路１４は、シフトレジスタ１及びサンプリング部１８を備えている。制御回路１５からシフトレジスタ１へは、互いに位相が異なる２種類のクロック信号ＳＣＫ・ＳＣＫＢ、及びスタートパルスＳＳＰが入力される一方、制御回路１５からサンプリング部１８へは、映像信号ＤＡＴが入力される。データ信号線駆動回路１４は、シフトレジスタ１の各段から出力される信号Ｘ１〜Ｘｎに基づいて、サンプリング部１８にて映像信号ＤＡＴをサンプリングし、得られた映像データを各列の画素１６に接続されたデータ信号線ＳＬ１、ＳＬ２、…に出力するようになっている。

制御回路１５は、走査信号線駆動回路１３及びデータ信号線駆動回路１４の動作を制御するための各種の制御信号を生成する回路である。制御信号としては、上述のように、クロック信号ＧＣＫ１・ＧＣＫ２・ＳＣＫ・ＳＣＫＢ、スタート信号ＧＳＰ・ＳＳＰ、及び映像信号ＤＡＴ等が用意されている。

本表示装置１１がアクティブマトリクス型液晶表示装置である場合、上記の画素１６は、図３に示すように、電界効果トランジスタからなる画素トランジスタＳＷと、液晶容量Ｃ_Ｌを含む画素容量Ｃ_Ｐ（必要に応じて補助容量Ｃ_Ｓが付加される）とによって構成される。このような画素１６において、画素トランジスタＳＷのドレイン及びソースを介してデータ信号線ＳＬと画素容量Ｃ_Ｐの一方の電極とが接続され、画素トランジスタＳＷのゲートが走査信号線ＧＬに接続され、画素容量Ｃ_Ｐの他方の電極が全画素に共通の共通電極線（図示せず）に接続されている。

ここで、ｉ本目のデータ信号線ＳＬｉとｊ本目の走査信号線ＧＬｊとに接続された画素１６をＰＩＸ（ｉ，ｊ）と表すと（ｉ，ｊは、１≦ｉ，ｊ≦ｎの範囲の任意の整数）、当該ＰＩＸ（ｉ，ｊ）において、走査信号線ＧＬｊが選択されると、画素トランジスタＳＷが導通し、データ信号線ＳＬｉに印加された映像データとしての電圧が画素容量ＣP へ印加される。このように画素容量Ｃ_Ｐにおける液晶容量Ｃ_Ｌに電圧が印加されると、液晶の透過率または反射率が変調される。したがって、走査信号線ＧＬｊを選択し、データ信号線ＳＬｉへ映像データに応じた信号電圧を印加すれば、当該ＰＩＸ（ｉ，ｊ）の表示状態を、映像データに合わせて変化させることができる。

表示装置１１では、走査信号線駆動回路１３が走査信号線ＧＬを選択し、選択中の走査信号線ＧＬとデータ信号線ＳＬとの組み合わせに対応する画素１６への映像データが、データ信号線駆動回路１４によってそれぞれのデータ信号線ＳＬへ出力される。これによって、当該走査信号線ＧＬに接続された画素１６へ、それぞれの映像データが書き込まれる。さらに、走査信号線駆動回路１３が走査信号線ＧＬを順次選択し、データ信号線駆動回路１４がデータ信号線ＳＬへ映像データを出力する。この結果、表示部１２の全画素１６にそれぞれの映像データが書き込まれることになり、表示部１２に映像信号ＤＡＴに応じた画像が表示される。

ここで、上記制御回路１５からデータ信号線駆動回路１４までの間、各画素１６への映像データは、映像信号ＤＡＴとして、時分割で伝送されており、データ信号線駆動回路１４は、タイミング信号となる、所定の周期でデューティ比が５０％以下（本実施の形態では５０％）のクロック信号ＳＣＫと、該クロック信号ＳＣＫと位相が１８０°異なるクロック信号ＳＣＫＢと、スタートパルスＳＳＰとに基づいたタイミングで、映像信号ＤＡＴから各映像データを抽出している。

具体的には、データ信号線駆動回路１４のシフトレジスタ１は、クロック信号ＳＣＫ・ＳＣＫＢに同期して、スタートパルスＳＳＰが入力されることによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力し、これにより、１クロックずつタイミングが異なる出力信号Ｘ１〜Ｘｎを生成する。また、データ信号線駆動回路１４のサンプリング部１８は、各出力信号Ｘ１〜Ｘｎのタイミングで、映像信号ＤＡＴから映像データを抽出する。

一方、走査信号線駆動回路１３のシフトレジスタ１７は、クロック信号ＧＣＫ１・ＧＣＫ２に同期して、スタートパルスＧＳＰが入力されることによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力し、これにより、１クロックずつタイミングが異なる走査信号を、各走査信号線ＧＬ１〜ＧＬｎへ出力する。

次に、データ信号線駆動回路１４に用いられる本実施形態のシフトレジスタ１の構成及びその動作について説明する。

図１に示すように、シフトレジスタ１は、フリップフロップ部２と誤動作防止部３とを備えて構成されている。フリップフロップ部２には、各段毎に、セット・リセット型フリップフロップ（図ではＳＲ−ＦＦ）２１が設けられており、誤動作防止部３には、各段毎に、誤動作防止回路２２が設けられている。なお、言い換えれば、シフトレジスタ１は、各段毎に、セット・リセット型フリップフロップ（以下、単にフリップフロップと称する）２１が設けられており、各フリップフロップ２１に対応して、その出力信号Ｑ（Ｑ１，Ｑ２…）が入力される誤動作防止回路２２が１つずつ配設されているとも言える。このようなシフトレジスタ１には、スタートパルスＳＳＰと、互いに位相が異なる２つのクロック信号ＳＣＫ・ＳＣＫＢとが入力されるようになっている。

フリップフロップ部２は、図において左端にある初段のフリップフロップ２１−１にスタートパルスＳＳＰが入力されることで、左端のフリップフロップ２１から順に、クロック信号ＳＣＫ・ＳＣＫＢに同期して、出力信号Ｑ(Ｑ１、Ｑ２…)を出力していくものである。

セット・リセット型であるフリップフロップ２１は、Ｓ端子に入力されるセット信号がアクティブになることでセットされ、Ｑ端子からの出力信号Ｑ（Ｑ１，Ｑ２…）がＨｉｇｈ（Ｈｉｇｈレベル）となる。そして、セット信号が非アクティブになっても、その出力状態を保持し続け、Ｒ端子に入力されるリセット信号がアクティブになるとリセットされ、出力信号ＱがＬｏｗ（Ｌｏｗレベル）となり、リセット信号が非アクティブになっても、次にセット信号がアクティブになるまでその状態を保持し続けるようになっている。

各フリップフロップ２１のうち、図において左端にある初段のフリップフロップ２１−１には、スタートパルスＳＳＰがセット信号として入力される。２段目以降のフリップフロップ２１には、それぞれの１つ前の段のフリップフロップ２１の出力信号Ｑ（Ｑ１，Ｑ２…）が入力される誤動作防止回路２２（対応する誤動作防止回路２２）の出力信号Ｘ（Ｘ１，Ｘ２…）がセット信号として入力される。また、各フリップフロップ２１には、それぞれの１つ後の段のフリップフロップ２１に対応する誤動作防止回路２２の出力信号Ｘ（Ｘ１，Ｘ２…）がリセット信号として入力される。

誤動作防止部３は、クロック信号ＳＣＫとクロック信号ＳＣＫＢとの間に位相ずれが発生し、クロック信号ＳＣＫとクロック信号ＳＣＫＢとに波形が重なる、共にＨｉｇｈとなる期間があっても、シフトレジスタ１が誤動作しないようにするものである。誤動作防止回路２２は、位相差検出部２３と波形タイミング整形部２４とからなる。

位相差検出部２３は、クロック信号（ＳＣＫ或いはＳＣＫＢ）の波形より他のクロック信号と波形（ＳＣＫＢ或いはＳＣＫ）が重なり合う部分を除去して重なり除去クロック信号を生成するものである。ここでは、位相差検出部２３は、クロック信号ＳＣＫとクロック信号ＳＣＫＢとの波形を検出して、クロック信号ＳＣＫとクロック信号ＳＣＫＢとが重ならない波形を抽出し、これを新たなクロック信号（重なり除去クロック信号）として生成する。

位相差検出部２３は、奇数段と偶数段とで生成するクロック信号が異なり、奇数段用の位相差検出部２３ａは、奇数段用のクロック信号として、出力信号Ａ１，Ａ３…を出力する。出力信号Ａ１，Ａ３…は、クロック信号ＳＣＫより、クロック信号ＳＣＫとクロック信号ＳＣＫＢとが共にＨｉｇｈとなるズレ部分を除去した信号となる（図４参照）。偶数段用の位相差検出部２３ｂは、偶数段用のクロック信号として、出力信号Ａ２，Ａ４…を出力する。出力信号Ａ２，Ａ４…は、クロック信号ＳＣＫＢより、クロック信号ＳＣＫとクロック信号ＳＣＫＢとが共にＨｉｇｈとなるズレ部分を除去した信号となる（図４参照）。このようにして新たなクロック信号を生成することで、奇数段用のクロック信号である出力信号Ａ１，Ａ３…と、偶数段用のクロック信号である出力信号Ａ２，Ａ４…とは、互いにＨｉｇｈ期間の重ならない信号となる（図４参照）。

このような位相差検出部２３ａ・２３ｂは、例えば、図５において、参照符号２３（１）にて示すように、ノア回路ＮＯＲ１とインバータＩＮＶ１とから構成することができる。この場合、奇数段の位相差検出部２３（１）ａでは、ノア回路ＮＯＲ１に、クロック信号ＳＣＫＢが直接入力されると共に、クロック信号ＳＣＫがインバータＩＮＶ１を介して反転して入力される。これにより、ノア回路ＮＯＲ１からは、クロック信号ＳＣＫがＨｉｇｈでクロック信号ＳＣＫＢがＬｏｗの期間にＨｉｇｈとなる信号が出力され、これが出力信号Ａ１，Ａ３…となる（図４参照）。

また、偶数段の位相差検出部２３（１）ｂでは、奇数段の場合とは逆になる。つまり、ノア回路ＮＯＲ１には、クロック信号ＳＣＫの方が直接入力され、クロック信号ＳＣＫＢがインバータＩＮＶ１を介して反転して入力される。これにより、ノア回路ＮＯＲ１からは、クロック信号ＳＣＫがＬｏｗでクロック信号ＳＣＫＢがＨｉｇｈの期間にＨｉｇｈとなる信号が出力され、これが出力信号Ａ２，Ａ４…となる（図４参照）。

そして、図４より分かるように、この場合、奇数段の位相差検出部２３（１）ａからの出力信号Ａ１，Ａ３…と、偶数段の位相差検出部２３（１）ｂからの出力信号Ａ２，Ａ４…とは、クロック信号ＳＣＫ・ＳＣＫＢ間のズレに相当する分の間隔を互いのＨｉｇｈ期間の間に有する信号となる。

再び、図１を参照して、各波形タイミング整形部２４は、対応するフリップフロップ２１の出力信号Ｑ（Ｑ１，Ｑ２…）のＨｉｇｈとなる期間に、対応する位相差検出部２３にて生成された新たなクロック信号である出力信号Ａ（Ａ１，Ａ２，Ａ３…）がＨｉｇｈとなる期間を抽出して出力信号Ｘ（Ｘ１，Ｘ２…）を生成し、これをそれぞれの次段のフリップフロップ２１のセット信号とするものであり、奇数段も偶数段も同じ構成である。

また、各波形タイミング整形部２４の出力信号Ｘ（Ｘ１，Ｘ２…）は、シフトレジスタ１の出力信号として出力されると共に、それぞれの前段のフリップフロップ２１へリセット信号としても入力され、前段のフリップフロップ２１をリセットするようになっている。

このような波形タイミング整形部２４は、例えば、図５において、参照符号２４(１)にて示すように、ナンド回路ＮＡＮＤ１とインバータＩＮＶ２とから構成することができる。ナンド回路ＮＡＮＤ１には、対応する位相差検出部２３の出力信号Ａ（Ａ１，Ａ２，Ａ３…）と、対応するフリップフロップ２１の出力信号Ｑ（Ｑ１，Ｑ２，Ｑ３…）とが入力され、その出力がインバータＩＮＶ２を介して反転され、出力信号Ｘ（Ｘ１，Ｘ２…）として出力される。ナンド回路ＮＡＮＤ１は、入力される出力信号Ａと出力信号Ｑとが共にＨｉｇｈの期間のみＬｏｗ出力となるので、各波形タイミング整形部２４（１）からは、出力信号Ａと出力信号Ｑとが共にＨｉｇｈの期間のみにＨｉｇｈとなる出力信号Ｘ（Ｘ１，Ｘ２…）が出力される（図４参照）。

このような構成のシフトレジスタ１の動作を、図４のタイミングチャートを用いて説明する。初段のフリップフロップ２１−１に、スタートパルスＳＳＰがセット信号として入力されると、初段のフリップフロップ２１−１がセットされ（ア）、出力信号Ｑ１がＨｉｇｈ（Ｈｉｇｈレベル）となる。

フリップフロップ２１−１から出力信号Ｑ１がＨｉｇｈとなることで、初段のフリップフロップ２１−１に対応する誤動作防止回路２２−１から、詳細にはその波形タイミング整形部２４から、誤動作防止回路２２−１の位相差検出部２３ａで生成された出力信号Ａ１がＨｉｇｈの期間Ｈｉｇｈとなる出力信号Ｘ１が出力され、これがシフトレジスタ１の初段の出力として出力される。

また、この出力信号Ｘ１は、２段目のフリップフロップ２１−２にもセット信号として入力され、これにて、２段目のフリップフロップ２１−２がセットされ（イ）、上記と同様にして、２段目のフリップフロップ２１−２の出力信号Ｑ２がＨｉｇｈとなる。フリップフロップ２１−２から出力信号Ｑ２がＨｉｇｈとなることで、２段目のフリップフロップ２１−２に対応する誤動作防止回路２２−２から、詳細にはその波形タイミング整形部２４から、誤動作防止回路２２−２の位相差検出部２３ｂで生成された出力信号Ａ２がＨｉｇｈの期間Ｈｉｇｈとなる出力信号Ｘ２が出力され、これがシフトレジスタ１の２段目の出力として出力される
そして、この出力信号Ｘ２は、上記と同様に、３段目のフリップフロップ２１−３にもセット信号としても入力され、これにて、３段目のフリップフロップ２１−３がセットされ（ウ）、対応する誤動作防止回路２２−３から、出力信号Ａ３がＨｉｇｈの期間Ｈｉｇｈとなる出力信号Ｘ３が出力され、これがシフトレジスタ１の３段目の出力として出力される。また、この出力信号Ｘ２は、１つ前の段、つまり初段のフリップフロップ２１−１にリセット信号としても入力されるので、これにて、初段のフリップフロップ２１−１がリセットされ（オ）、出力信号Ｑ１がＬｏｗレベルとなる。

出力信号Ｘ３は、上記と同様にして、４段目のフリップフロップ２１−４にセット信号として入力されるので、これにて、４段目のフリップフロップ２１−４がセットされ（エ）、また、１つ前の段、つまり２段目のフリップフロップ２１−２にリセット信号としても入力されるので、これにて、２段目のフリップフロップ２１−２がリセットされる（カ）。

このようなフリップフロップ２１のセット・リセット動作と、誤動作防止回路２２による出力信号Ｘ（Ｘ１，Ｘ２…）の出力動作が、シフトレジスタ１の各段で順次行われることで、上記シフトレジスタ１の奇数段からは、奇数段用のクロック信号である出力信号Ａ１，Ａ３…のＨｉｇｈ期間を利用した出力信号Ｘ１，Ｘ３が出力される一方、シフトレジスタ１の偶数段からは、奇数段用のクロック信号である出力信号Ａ１，Ａ３…のＨｉｇｈ期間とは重ならない偶数段用のクロック信号である出力信号Ａ２，Ａ４…のＨｉｇｈ期間を利用した出力信出Ｘ２，Ｘ４…が出力され、結局は、互いに重ならない出力信号Ｘ（Ｘ１，Ｘ２…）が出力されることとなる。

したがって、このような出力信号Ｘ（Ｘ１，Ｘ２…）を次段のフリップフロップ２１のセット信号とすることで、たとえクロック信号ＳＣＫ・ＳＣＫＢに位相ずれが生じていても、シフトレジスタ１は誤動作することなく正常に動作することができる。

次に、上記した誤動作防止回路２２の他の構成例について説明する。誤動作防止回路２２は、上述したように、クロック信号ＳＣＫとクロック信号ＳＣＫＢとの間に位相ずれが発生し、クロック信号ＳＣＫとクロック信号ＳＣＫＢとが共にＨｉｇｈとなる期間があっても、シフトレジスタ１が誤動作しないようにするものである。

具体的には、クロック信号ＳＣＫとクロック信号ＳＣＫＢとの重なり部分を除去した新たなクロック信号を生成する位相差検出部２３と、対応するフリップフロップ２１の出力信号Ｑ（Ｑ１，Ｑ２…）のＨｉｇｈとなる期間に、対応する位相差検出部２３にて生成された新たなクロック信号である出力信号Ａ（Ａ１，Ａ２，Ａ３…）がＨｉｇｈとなる期間を抽出して出力信号Ｘ（Ｘ１，Ｘ２…）を出力し、これを次段のフリップフロップ２１へセット信号として出力する波形タイミング整形部２４とからなる。

このような位相差検出部２３及び波形タイミング整形部２４は、ロジック回路やアナログスイッチを用いることで、様々な構成が考えられ、前述の図５では、ノア回路ＮＯＲ１とインバータＩＮＶ１とから構成される位相差検出部２３（１）と、ナンド回路ＮＡＮＤ１とインバータＩＮＶ２とから構成される波形タイミング整形部２４（１）とを示した。

また、アナログスイッチを用いた構成例として、図６、図７に、アナログスイッチより構成した２種類の波形タイミング整形部２４（２）・２４（３）を備えたシフトレジスタ１を示す。

図６の波形タイミング整形部２４（２）は、位相差検出部２３（１）より出力される出力信号Ａ（Ａ１，Ａ２…）が、出力信号Ｘ（Ｘ１，Ｘ２…）としてそのまま出力されるもので、フリップフロップ２１からの出力信号Ｑ（Ｑ１，Ｑ２…）がＨｉｇｈの期間、アナログスイッチＡＳＷ１がオン状態となって、出力信号Ａ（Ａ１，Ａ２…）を通過させるようになっている。

一方、図７に示す波形タイミング整形部２４（３）は、アナログスイッチＡＳＷ２の開閉を、位相差検出部２３（１）より出力される出力信号Ａ（Ａ１，Ａ２…）にて制御することで、出力信号Ａ（Ａ１，Ａ２…）がＨｉｇｈの期間のみ、フリップフロップ２１からの出力信号Ｑ（Ｑ１，Ｑ２…）のＨｉｇｈを通過させ、これを出力信号Ｘ（Ｘ１，Ｘ２…）として出力するものである。

なお、インバータＩＮＶ３・ＩＮＶ４は、アナログスイッチＡＳＷ１・ＡＳＷ２を構成する、並列されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの各ゲートに相反するコントロール信号を供給するためのものである。

また、ＮＭＯＳトランジスタＴ１・Ｔ２は、アナログスイッチＡＳＷ１・ＡＳＷ２がオフしている場合に、その出力端を安定化するためのものである。ここでは、アナログスイッチＡＳＷ１・ＡＳＷ２は、オン状態でＨｉｇｈの信号を出力するものであるので、オフしている状態では、アナログスイッチＡＳＷ１・ＡＳＷ２の出力端を強制的にＬｏｗとする（プルダウン）ことが必要で、ＮＭＯＳトランジスタＴ１・Ｔ２が用いられている。なお、構成に応じて、アナログスイッチＡＳＷ１・ＡＳＷ２がオン状態でＬｏｗの信号を出力するものである場合は、ＰＭＯＳトランジスタを用いてプルアップ構成とすればよい。

また、図８に、さらなる別の構成例として、アナログスイッチより構成した位相差検出部２３（２）を備えたシフトレジスタ１を示す。図８では、奇数段の位相差検出部２３（２）ａは、アナログスイッチＡＳＷ３の開閉が、クロック信号ＳＣＫＢにて制御され、クロック信号ＳＣＫＢがＬｏｗの期間のみ、クロック信号ＳＣＫが通過し、これを出力信号Ａ１，Ａ３…として出力するものである。また、偶数段の位相差検出部２３（２）ｂは、アナログスイッチＡＳＷ３の開閉が、クロック信号ＳＣＫにて制御され、クロック信号ＳＣＫがＬｏｗの期間のみ、クロック信号ＳＣＫＢが通過し、これを出力信号Ａ２，Ａ４…として出力するものである。

なお、この場合も、インバータＩＮＶ５は、アナログスイッチＡＳＷ３を構成する、並列されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの各ゲートに相反するコントロール信号を供給するためのものである。また、ＮＭＯＳトランジスタＴ３も、前述のＮＭＯＳトランジスタＴ１・Ｔ２と同様に、アナログスイッチＡＳＷ３がオフしている場合に、プルダウンすることで、その出力端を安定化するためのものである。

なお、以上述べたシフトレジスタ１では、各誤動作防止回路２２からの出力信号Ｘ（Ｘ１，Ｘ２…）をシフトレジスタ１の出力とした。しかしながら、シフトレジスタの出力としては、必ずしも出力信号Ｘ（Ｘ１，Ｘ２…）とする必要はなく、各フリップフロップ２１の出力信号Ｑ（Ｑ１，Ｑ２…）を、シフトレジスタの出力信号とし、これよりサンプリング信号を生成する構成であってもよい。

また、各誤動作防止回路２２からの出力信号Ｘ（Ｘ１，Ｘ２…）は、次段のフリップフロップ２１のセット信号として用いることで、シフトレジスタ１の誤動作を確実に防止できるものであるが、リセット信号としては、これを必ずしも用いる必要はなく、例えば、Ｎ段目のフリップフロップ２１の出力信号Ｑを用いて、Ｎ−１段目のフリップフロップ２１をリセットするようにしてもよい。

また、Ｎ段目のフリップフロップ２１の出力信号Ｑ、或いはＮ段目のフリップフロップ２１の出力信号Ｑを用いて出力される出力信号Ｘにてリセットするフリップフロップ２１は、必ずしもＮ−１段目のフリップフロップ２１である必要はなく、Ｎ−１段目よりもさらに前段のフリップフロップ２１であってもよい。なお、このように、Ｎ−１段目よりもさらに前段のフリップフロップ２１をリセットすることで、フリップフロップ２１の出力信号ＱのＨｉｇｈ期間が長くなり、シフトレジスタの出力を出力信号Ｘ（Ｘ１，Ｘ２…）としている場合、複数のパルスが出力されるようになり、プリチャージのための電圧書き込み等に使用することができる。

また、ここでは位相差検出部２３にて波形が比較されて重なり部分が除去される２種類のクロック信号として、反転関係にあるクロック信号ＳＣＫ・ＳＣＫＢを例示した。しかしながら、位相差検出部２３にて重なりが除去される信号は必ずしも反転関係にある必要はなく、シフトレジスタに入力されるタイミングの異なる（位相の異なる）２つのクロック信号であって、重なりがある場合に誤動作を生じる恐れがあるクロック信号間で波形を比較すればよい。

また、本実施の形態では、表示装置１１において、走査信号線駆動回路１３及びデータ信号線駆動回路１４が、複数の画素１６からなる表示部１２と同一基板上に形成されている。

すなわち、走査信号線駆動回路１３及びデータ信号線駆動回路１４が表示部１２とともに、絶縁性基板、例えばガラス基板５１上に形成されている（ドライバモノリシック構造）。絶縁性基板（基板）としては、サファイヤ基板、石英基板、無アルカリガラス等が用いられることが多い。

このように、走査信号線駆動回路１３及びデータ信号線駆動回路１４を表示部１２と同一のガラス基板５１上にモノリシックに形成することにより、製造時の手間と配線容量とを削減できる。また、外付のＩＣをドライバとして用いた表示装置に比べ、ガラス基板５１への入力端子数が少なくなる。その結果、ガラス基板５１に部品を実装するためのコストや、その実装に伴う不良の発生を低減することができる。したがって、駆動回路の製造コストや実装コストの低減及び駆動回路の信頼性の向上を図ることができる。

また、本表示装置では、画素トランジスタＳＷ（図３参照）として薄膜トランジスタが用いられ、走査信号線駆動回路１３及びデータ信号線駆動回路１４は薄膜トランジスタを備えて構成されているが、より多くの画素１６を集積し、表示面積を拡大するために、これら薄膜トランジスタとして多結晶シリコン薄膜トランジスタが採用されている。

上記のような多結晶シリコン薄膜トランジスタを用いることによって、実用的な駆動能力を有する走査信号線駆動回路１３及びデータ信号線駆動回路１４を、表示部１２が形成されるガラス基板５１上に、画素１６…とほぼ同一の製造工程で作製することができる。

本発明のシフトレジスタは、画像表示装置等の表示装置におけるデータ信号線駆動回路や走査信号線駆動回路等に好適に用いることができる。上記シフトレジスタを備えた本発明に係る表示装置は、シフトレジスタの誤動作に起因する表示不具合を防止できて表示品質の劣化を回避できる。

本発明の実施の一形態に係るシフトレジスタの構成を概略的に示すブロック図である。 上記シフトレジスタを用いた表示装置の概略的構成を示すブロック図である。 上記表示装置における画素の構成を示す説明図である。 上記シフトレジスタの動作を示すタイミングチャートである。 上記シフトレジスタを実現する一回路構成を示す回路図である。 上記シフトレジスタを実現する他の回路構成を示す回路図である。 上記シフトレジスタを実現するさらに他の回路構成を示す回路図である。 上記シフトレジスタを実現するさらに他の回路構成を示す回路図である。 データ信号線駆動回路に用いられる従来のシフトレジスタの構成を示す回路図である。 上記従来のシフトレジスタの動作を示すタイミングチャートである。

符号の説明

１ シフトレジスタ
２ フリップフロップ部
３ 誤動作防止部
１１ 表示装置
１２ 表示部
１３ 走査信号線駆動回路
１４ データ信号線駆動回路
１６ 画素
２１ セット・リセット型フリップフロップ
２３ 位相差検出部
２４ 波形タイミング整形部
Ａ 出力信号（重なり除去クロック信号）
Ｘ セット信号

Claims (10)

1. 複数段のセット・リセット型フリップフロップを備え、互いに位相の異なる２つのクロック信号が入力されるシフトレジスタにおいて、
   上記複数段のセット・リセット型フリップフロップ毎に、
   ２つの上記クロック信号の波形から互いに波形が重なり合う部分を除去した期間のパルスを有する重なり除去クロック信号を生成する位相差検出部と、
   該位相差検出部にて生成された重なり除去クロック信号と当段のセット・リセット型フリップフロップの出力信号とを用いて、当段のセット・リセット型フリップフロップの出力信号が出力されている期間に上記重なり除去クロック信号を抽出した信号を次段のセット・リセット型フリップフロップへセット信号として出力する波形タイミング整形部とが設けられていることを特徴とするシフトレジスタ。
2. 上記位相差検出部或いは波形タイミング整形部が論理回路にて構成されていることを特徴とする請求項１に記載のシフトレジスタ。
3. 上記位相差検出部或いは波形タイミング整形部がスイッチ手段にて構成されていることを特徴とする請求項１に記載のシフトレジスタ。
4. 上記波形タイミング整形部は、当段のセット・リセット型フリップフロップの出力信号Ｑが出力されている期間に上記重なり除去クロック信号を抽出した信号を出力信号Ｘとして出力するものであることを特徴とする請求項１ないし３の何れか１項に記載のシフトレジスタ。
5. 上記当段のセット・リセット型フリップフロップは、後段のセット・リセット型フリップフロップの出力信号Ｑが出力されている期間に、上記後段で生成された上記重なり除去クロック信号を抽出した信号によりリセットされるようになっていることを特徴とする請求項１ないし４の何れか１項に記載のシフトレジスタ。
6. 上記互いに位相の異なる２つのクロック信号は、位相が１８０°異なるように生成されていることを特徴とする請求項１ないし５の何れか１項に記載のシフトレジスタ。
7. 上記位相差検出部は、上記互いに位相の異なる２つのクロック信号が共にハイレベルまたはローレベルとなる重複期間を検出し、上記セット・リセット型フリップフロップの出力がアクティブである期間において、上記クロック信号のパルス期間から上記重複期間を除いた期間のパルスを、上記重なり除去クロック信号から抽出することにより、上記重なり除去クロック信号を抽出した信号を生成するようになっていることを特徴とする請求項１ないし６の何れか１項に記載のシフトレジスタ。
8. 複数の画素からなる表示部と、複数のデータ信号線に接続され、上記画素に書き込む映像データを各データ信号線に供給するデータ信号線駆動回路と、複数の走査信号線に接続され、上記映像データの上記画素への書き込みを制御する走査信号を各走査信号線に供給する走査信号線駆動回路とを備えた表示装置において、
   上記データ信号線駆動回路及び上記走査信号線駆動回路の少なくともいずれか一方に、請求項１ないし７のいずれか１項に記載のシフトレジスタを備えたことを特徴とする表示装置。
9. 上記データ信号線駆動回路及び上記走査信号線駆動回路の少なくとも一方が、上記画素が形成される基板上に形成されていることを特徴とする請求項８に記載の表示装置。
10. 上記データ信号線駆動回路及び上記走査信号線駆動回路の少なくとも一方を構成するアクティブ素子が、多結晶シリコン薄膜トランジスタであることを特徴とする請求項８に記載の表示装置。

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