JP4007117B2 - 出力制御回路、駆動回路、電気光学装置および電子機器 - Google Patents
出力制御回路、駆動回路、電気光学装置および電子機器 Download PDFInfo
- Publication number
- JP4007117B2 JP4007117B2 JP2002233880A JP2002233880A JP4007117B2 JP 4007117 B2 JP4007117 B2 JP 4007117B2 JP 2002233880 A JP2002233880 A JP 2002233880A JP 2002233880 A JP2002233880 A JP 2002233880A JP 4007117 B2 JP4007117 B2 JP 4007117B2
- Authority
- JP
- Japan
- Prior art keywords
- output signal
- circuit
- logic
- signal
- operation unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
- Shift Register Type Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、クロック信号に同期して開始パルスを順次シフトする複数の単位回路を縦続接続した転送手段とともに用いられる出力制御回路、駆動回路、電気光学装置および電子機器に関する。
【０００２】
【従来の技術】
従来の電気光学装置、例えば、液晶装置の駆動回路は、画像表示領域に配線されたデータ線や走査線などに、データ線信号や走査信号などを所定タイミングで供給するためのデータ線駆動回路や走査線駆動回路などから構成されている。そして、データ線駆動回路の後段には、サンプリング回路が設けられている。サンプリング回路は、データ線駆動回路から供給される各サンプリング信号に基づいて、画像信号をサンプリングして各データ線に供給している。
【０００３】
従来のデータ線駆動回路は、開始パルスをシフトするシフトレジスタと、シフトレジスタの各段の出力信号に基づいてサンプリング信号を生成する出力制御回路を備えるものが一般的である。
【０００４】
【発明が解決しようとする課題】
各サンプリング信号は排他的に順次アクティブとなるのが理想であるが、データ線駆動回路を構成する論理回路の遅延によって、あるサンプリング信号と次のサンプリング信号の有効期間が重複することがある。
【０００５】
このような問題を解決するため、出力制御回路から出力されるサンプリング信号を有効にするイネーブル信号あるいは無効にするインヒビット信号を供給し、サンプリング信号のパルス幅を制限することも考えられる。
【０００６】
しかしながら、データ線駆動回路の動作周波数が高い場合には、隣接するサンプリング信号を無効にする期間が短くなるため、イネーブル信号やインヒビット信号が極めて高い周波数成分を含むことになる。一方、イネーブル信号やインヒビット信号を供給するための配線には浮遊容量があるため、そのような配線を介して高周波信号を伝送するには一定の限界がある。したがって、データ線駆動回路の動作周波数が高い場合には、イネーブル信号やインヒビット信号を十分に伝送することができず、隣接するサンプリング信号が重なってしまうといった問題があった。
【０００７】
また、たとえイネーブル信号やインヒビット信号を伝送してサンプリング信号のパルス幅を制限できたとしても、サンプリング信号のパルス幅が狭くなることによって次の問題が発生する。すなわち、画像信号はサンプリング信号のアクティブ期間にデータ線に供給されるが、データ線はそれ自体容量を有するので、サンプリング信号のアクティブ期間が短くなると、画像信号をデータ線に十分書き込むことができなくなる。この点は、データ線駆動回路の動作周波数が高くなる程、大きな問題となる。
【０００８】
本発明は、上述した事情に鑑みてなされたものであり、サンプリング信号のアクティブ期間の重複を無くす出力信号制御回路、これを用いた駆動回路等を提供することを課題とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る出力制御回路は、クロック信号に同期して開始パルスを順次シフトする複数の単位回路を縦続接続した転送手段とともに用いられ、前記各単位回路の出力信号に基づいて、正論理出力信号とこれを反転した負論理出力信号との組みを生成するものであって、ある単位回路の出力信号と次段の単位回路の出力信号とに基づいて、両単位回路の出力信号が同時に有効となる期間に有効となる出力信号を生成する第１論理演算部と、前記第１論理演算部の出力信号に基づいて、前記正論理出力信号と前記負論理出力信号とを生成するとともに、次段の出力制御回路における第１論理演算部の出力信号に基づいて、前記正論理出力信号または前記負論理出力信号の有効期間を制限する第２論理演算部とを備える。
【００１０】
この発明によれば、次段の出力制御回路における第１論理演算部の出力信号に基づいて、正論理出力信号または負論理出力信号の有効期間が制限されるから、隣接する出力制御回路の出力信号間の有効期間を重複することがないように調整することが可能となる。
【００１１】
ここで、前記第２論理演算部は、前記第１論理演算部の出力信号に基づいて前記正論理出力信号を生成する第１系統と、前記第１論理演算部の出力信号に基づいて前記負論理出力信号を生成する第２系統とを備え、前記第１系統と前記第２系統とのうち遅延時間が大きい方の系統は、次段の出力制御回路における第１論理演算部の出力信号に基づいて、前記正論理出力信号と前記負論理出力信号のうち当該系統で生成すべき信号の有効期間を制限する論理回路を備えることが好ましい。この発明では、遅延時間の大きい系統にタイミング調整用の論理回路を組み込むので、隣接する出力制御回路の出力信号間の有効期間が重複することを防止するこができる。
【００１２】
また、前記第１論理演算部の出力信号はローレベルで有効となるならば、前記第２論理演算部の前記論理回路は、前記第２系統に含まれ、次段の出力制御回路における第１論理演算部の出力信号に基づいて、前記負論理出力信号の有効期間を制限するナンド回路であることが好ましい。
【００１３】
より具体的には、前記単位回路の出力信号はハイレベルで有効となり、前記第１論理演算部はナンド回路を有し、前記第２論理演算部の第１系統は、前記第１論理演算部のナンド回路の出力信号を反転して前記正論理出力信号として出力する第１反転回路を備え、前記第２論理演算部の第２系統は、前記第１論理演算部のナンド回路の出力信号を反転して出力する第２反転回路と、前記第２反転回路の出力信号と前記次段の出力制御回路における第１論理演算部の出力信号との論理積の反転を演算して前記負論理出力信号として出力する前記論理回路とを備えることが好ましい。
【００１４】
一方、前記第１論理演算部の出力信号はハイレベルで有効となるならば、前記第２論理演算部の前記論理回路は、前記第１系統に含まれ、次段の出力制御回路における第１論理演算部の出力信号に基づいて、前記正論理出力信号の有効期間を制限するノア回路であることが好ましい。
【００１５】
より具体的には、前記単位回路の出力信号はローレベルで有効となり、前記第１論理演算部はノア回路を有し、前記第２論理演算部の第２系統は、前記第１論理演算部のノア回路の出力信号を反転して前記負論理出力信号として出力する第１反転回路を備え、前記第２論理演算部の第１系統は、前記第１論理演算部のノア回路の出力信号を反転して出力する第２反転回路と、前記第２反転回路の出力信号と前記次段の出力制御回路における第１論理演算部の出力信号との論理和の反転を演算して前記正論理出力信号として出力する前記論理回路とを備えることが好ましい。
【００１６】
また、上述した出力制御回路において、前記論理回路の前段に信号の振幅を変換するレベル変換回路を設けてもよい。例えば、出力制御回路の正論理出力信号と負論理出力信号とに基づいて、大振幅の信号をサンプリングする場合には、サンプリング回路を駆動するために大振幅の正論理出力信号と負論理出力信号とが必要となる。このような場合にレベル変換回路が必要となるが、レベル変換回路においても遅延が発生する。そこで、本発明にあっては、有効期間を制限する論理回路の前段にレベル変換回路を設けることによって、レベル変換回路で発生する遅延を含めて、有効期間が重複しないようにタイミングの調整した。
【００１７】
より具体的には、前記単位回路の出力信号はハイレベルで有効となるならば、前記第１論理演算部はナンド回路を有し、前記第２論理演算部は、前記第１論理演算部のナンド回路の出力信号を反転する第２反転回路と、前記第１論理演算部のナンド回路の出力信号と前記第２反転回路の出力信号との信号振幅を各々変換して出力する前記レベル変換回路と、レベル変換された前記第１論理演算部のナンド回路の出力信号を反転して前記正論理出力信号として出力する第１反転回路と、レベル変換された前記第２反転回路の出力信号と前記次段の出力制御回路におけるレベル変換された第１論理演算部の出力信号との論理積の反転を演算して前記負論理出力信号として出力する前記論理回路とを備えることが好ましい。
【００１８】
一方、前記単位回路の出力信号がローレベルで有効となるのであれば、前記第１論理演算部はノア回路を有し、前記第２論理演算部は、前記第１論理演算部のノア回路の出力信号を反転する第２反転回路と、前記第１論理演算部のノア回路の出力信号と前記第２反転回路の出力信号との信号振幅を各々変換して出力する前記レベル変換回路と、レベル変換された前記第１論理演算部のノア回路の出力信号を反転して前記負論理出力信号として出力する第１反転回路と、レベル変換された前記第２反転回路の出力信号と前記次段の出力制御回路におけるレベル変換された第１論理演算部の出力信号との論理和の反転を演算して前記正論理出力信号として出力する前記論理回路とを備えることが好ましい。
【００１９】
次に、本発明に係る出力制御回路は、前記第２論理演算部の後段に設けられ、前記第２論理演算部の各出力信号の電流を増幅して前記正論理出力信号および前記負論理出力信号として出力する電流増幅部を備えるものであってもよい。この場合には、１組の正論理出力信号および負論理出力信号によって、多数のスイッチ回路等を駆動することが可能となる。
【００２０】
また、本発明に係る出力制御回路は、前記第２論理演算部の後段に設けられ、前記第２論理演算部の各出力信号を双方向に保持する保持部を備え、前記保持部の各出力信号を前記正論理出力信号および前記負論理出力信号として出力するものであってもよい。この場合には、正論理出力信号および負論理出力信号の有効期間を揃えることが可能となる。
また、本発明に係る出力制御回路は、クロック信号に同期して開始パルスを順次シフトする複数の単位回路を縦続接続した転送手段とともに用いられ、前記各単位回路の出力信号に基づいて、正論理出力信号とこれを反転した負論理出力信号との組みを生成する出力制御回路であって、ある単位回路の出力信号と次段の単位回路の出力信号とに基づいて、両単位回路の出力信号が同時に有効となる期間に有効となる出力信号を生成する第１論理演算部と、前記第１論理演算部の出力信号に基づいて、前記正論理出力信号と前記負論理出力信号のうち一方を生成する第１系統と、前記第１論理演算部の出力信号が有効であり、かつ、次段の出力制御回路における第１論理演算部の出力信号が有効ではない期間において、前記正論理出力信号と前記負論理出力信号のうち他方を生成する第２系統とを有する第２論理演算部と、を備えたことを特徴とする。
【００２１】
次に、本発明に係る駆動回路は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極およびスイッチング素子とを有する電気光学装置を駆動するものであって、クロック信号に同期して開始パルスを順次シフトする単位回路を縦続接続した転送手段と、上述した出力制御回路を複数備えた出力制御手段とを備えたことを特徴とする。この駆動回路によれば、有効期間が互いに重ならない出力信号を得ることが可能となる。また、イネーブル信号やインヒビット信号を用いないので、高周波駆動が可能となり、くわえて、イネーブル信号やインヒビット信号を駆動するために電力を消費しないから、消費電力の低減を図ることができる。
【００２２】
次に、本発明に係る電気光学装置は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極およびスイッチング素子と、画像信号が供給される画像信号線と、前記各データ線に対応して設けられ、ハイレベルで有効となる制御信号とローレベルで有効となる制御信号の組によってオン・オフが制御され、一方の端子が前記データ線に接続され、他方の端子が前記画像信号線に接続される複数のスイッチ回路と、前記各スイッチ回路に前記制御信号の組として前記正論理出力信号および前記負論理出力信号を供給する駆動回路とを備える。この電気光学装置によれば、駆動回路の駆動周波数を高めることができるとともに、各制御信号の有効期間が重複しないので、高精細で鮮明な画像を表示することが可能となる。
【００２３】
次に、本発明の電子機器は、上述した電気光学装置を備えることを特徴とするものであり、例えば、ビデオカメラに用いられるビューファインダ、携帯電話機、ノート型コンピュータ、ビデオプロジェクタ等が該当する。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【００２５】
＜１：液晶装置の全体構成＞
【００２６】
まず、本発明に係る電気光学装置として、電気光学材料として液晶を用いた液晶装置を一例にとって説明する。液晶装置は、主要部として液晶パネルＡＡを備える。液晶パネルＡＡは、スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」と称する）を形成した素子基板と対向基板とを互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付し、この間隙に液晶が挟持されている。
【００２７】
図１は実施形態に係る液晶装置の全体構成を示すブロック図である。この液晶装置は、液晶パネルＡＡ、タイミング発生回路３００および画像処理回路４００を備える。液晶パネルＡＡは、その素子基板上に画像表示領域Ａ、走査線駆動回路１００、データ線駆動回路２００、サンプリング回路２４０および画像信号供給線Ｌ１を備える。
【００２８】
この液晶装置に供給される入力画像データＤは、例えば、３ビットパラレルの形式である。タイミング発生回路３００は、入力画像データＤに同期してＹクロック信号ＹＣＫ、反転Ｙクロック信号ＹＣＫＢ、Ｘクロック信号ＸＣＫ、反転Ｘクロック信号ＸＣＫＢ、Ｙ転送開始パルスＤＹ、Ｘ転送開始パルスＤＸを生成して、走査線駆動回路１００およびデータ線駆動回路２００に供給する。また、タイミング発生回路３００は、画像処理回路４００を制御する各種のタイミング信号を生成し、これを出力する。
【００２９】
ここで、Ｙクロック信号ＹＣＫは、走査線２を選択する期間を特定する信号である。反転Ｙクロック信号ＹＣＫＢはＹクロック信号ＹＣＫの論理レベルを反転したものである。Ｘクロック信号ＸＣＫは、データ線３を選択する期間を特定する。反転Ｘクロック信号ＸＣＫＢはＸクロック信号ＸＣＫの論理レベルを反転したものである。また、Ｙ転送開始パルスＤＹは走査線２の選択開始を指示するパルスであり、一方、Ｘ転送開始パルスＤＸはデータ線３の選択開始を指示するパルスである。
【００３０】
画像処理回路４００は、入力画像データＤに、液晶パネルの光透過特性を考慮したガンマ補正等を施した後、画像データをＤ／Ａ変換して、画像信号４０を生成して液晶パネルＡＡに供給する。なお、この例では、説明を簡略化するため、画像信号４０の白黒の諧調を表すものとするが、本発明はこれに限定されるものではなく、画像信号４０をＲＧＢ各色に対応するＲ信号、Ｇ信号、およびＢ信号から構成してもよい。この場合には、画像信号供給線を３本設ければよい。
【００３１】
次に、走査線駆動回路１００は、シフトレジスタ、レベルシフタおよびバッファ等を備えている。シフトレジスタはＹクロック信号ＹＣＫおよび反転Ｙクロック信号ＹＣＫＢに同期して、Ｙ転送開始パルスＤＹを転送して順次アクティブとなる信号を生成する。そして、シフトレジスタの各出力信号はＴＦＴ５０のオン・オフを制御できるようにレベルシフタによってレベル変換されるとともに、バッファによって電流増幅され、各走査信号Ｙ１〜Ｙｍとして各走査線２に供給される。
【００３２】
＜１−２：画像表示領域＞
【００３３】
次に、画像表示領域Ａには、図１に示されるように、ｍ（ｍは２以上の自然数）本の走査線２が、Ｘ方向に沿って平行に配列して形成される一方、ｎ（ｎは２以上の自然数）本のデータ線３が、Ｙ方向に沿って平行に配列して形成されている。そして、走査線２とデータ線３との交差付近においては、ＴＦＴ５０のゲートが走査線２に接続される一方、ＴＦＴ５０のソースがデータ線３に接続されるとともに、ＴＦＴ５０のドレインが画素電極６に接続される。そして、各画素は、画素電極６と、対向基板に形成される対向電極（後述する）と、これら両電極間に挟持された液晶とによって構成される。この結果、走査線２とデータ線３との各交差に対応して、画素はマトリクス状に配列されることとなる。
【００３４】
また、ＴＦＴ５０のゲートが接続される各走査線２には、走査信号Ｙ１、Ｙ２、…、Ｙｍが、パルス的に線順次で印加されるようになっている。このため、ある走査線２に走査信号が供給されると、当該走査線に接続されるＴＦＴ５０がオンするので、データ線３から所定のタイミングで供給されるデータ線信号Ｘ１、Ｘ２、…、Ｘｎは、対応する画素に順番に書き込まれた後、所定の期間保持されることとなる。
【００３５】
各画素に印加される電圧レベルに応じて液晶分子の配向や秩序が変化するので、光変調による階調表示が可能となる。例えば、液晶を通過する光量は、ノーマリーホワイトモードであれば、印加電圧が高くなるにつれて制限される一方、ノーマリーブラックモードであれば、印加電圧が高くなるにつれて緩和されるので、液晶装置全体では、画像信号に応じたコントラストを持つ光が各画素毎に出射される。このため、所定の表示が可能となる。
【００３６】
また、保持された画像信号がリークするのを防ぐために、蓄積容量５１が、画素電極６と対向電極との間に形成される液晶容量と並列に付加される。例えば、画素電極６の電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量５１により保持されるので、保持特性が改善される結果、高コントラスト比が実現されることとなる。
【００３７】
＜１−３：データ線駆動回路およびサンプリング回路＞
【００３８】
次に、データ線駆動回路２００は、Ｘクロック信号ＸＣＫに同期して順次アクティブとなるサンプリング信号を生成する。サンプリング信号は２個で１組の信号であり、ある組のサンプリング信号はハイレベルでアクティブ（有効）となる正サンプリング信号とこれを反転したローレベルでアクティブとなる負サンプリング信号とからなる。そして、各組の正サンプリング信号Ｓａ１〜Ｓａｎは排他的にアクティブとなり、各組の負サンプリング信号Ｓｂ１〜Ｓｂｎは排他的にアクティブとなる。具体的には、サンプリング信号はＳａ１，Ｓｂ１→Ｓａ２，Ｓｂ２→…Ｓａｎ，Ｓｂｎの順にアクティブとなる。
【００３９】
次に、図２は、データ線駆動回路２００およびサンプリング回路２４０の詳細な構成を示す回路図である。図に示すようにデータ線駆動回路２００は、シフトレジスタ部２１０と出力信号制御部２２０とを含んでいる。
【００４０】
まず、シフトレジスタ部２１０は、縦続接続されたシフトレジスタ単位回路Ｕａ１〜Ｕａｎ＋２を含む。各シフトレジスタ単位回路Ｕａ１〜Ｕａｎ＋２は、クロックドインバータ５０１および５０２とインバータ５０３とを備える。
【００４１】
クロックドインバータ５０１および５０２は、制御端子電圧がハイレベルのときに各入力信号を反転して出力し、制御端子電圧がローレベルのときに出力端子をハイインピーダンス状態にする。クロックドインバータ５０１および５０２の各制御端子には、所定期間だけアクティブとなるクロック信号ＸＣＫと反転Ｘクロック信号ＸＣＫＢとが供給されるようになっている。また、インバータ５０３の入力端子にはクロックドインバータ５０１の出力信号が供給される。
【００４２】
そして、奇数段目のシフトレジスタ単位回路Ｕａ１、Ｕａ３、…においてクロックドインバータ５０１にはクロック信号ＸＣＫが供給されるとともにクロックドインバータ５０２には反転クロック信号ＸＣＫＢが供給される。また、偶数段目のシフトレジスタ単位回路Ｕａ２、Ｕａ４、…においてクロックドインバータ５０２にはクロック信号ＸＣＫが供給されるとともにクロックドインバータ５０１には反転クロック信号ＸＣＫＢが供給される。
【００４３】
シフトレジスタ単位回路Ｕａ１において、クロック信号ＸＣＫがハイレベルのときクロックドインバータ５０１はＸ転送開始パルスＤＸを反転して出力する。このとき、反転クロック信号ＸＣＫＢはローレベルとなるので、クロックドインバータ５０２の出力端子はハイインピーダンス状態となる。この場合には、Ｘ転送開始パルスＤＸがクロックドインバータ５０１とインバータ５０３とを介して出力される。一方、反転クロック信号ＸＣＫＢがハイレベルのときクロックドインバータ５０２はＸ転送開始パルスＤＸを反転して出力する。このとき、クロック信号ＸＣＫはローレベルとなっているので、クロックドインバータ５０１の出力端子はハイインピーダンス状態となっている。この場合には、クロックドインバータ５０２とインバータ５０３とによってラッチ回路が構成されることになる。
【００４４】
出力信号制御部２２０は、ｎ＋１個の演算単位回路Ｕｂ１〜Ｕｂｎ＋１を備える。演算単位回路Ｕｂ１〜Ｕｂｎ＋１はシフトレジスタ単位回路Ｕａ２〜Ｕａｎ＋２に対応して各々設けられており、正サンプリング信号Ｓａ１〜Ｓａｎおよび負サンプリング信号Ｓｂ１〜Ｓｂｎを出力する。各演算単位回路Ｕｂ１〜Ｕｂｎは、ナンド回路５１１と、インバータ５１２および５１３と、ナンド回路５１３とを備える。また、演算単位回路Ｕｂｎ＋１はナンド回路５１３を備える。
【００４５】
各演算単位回路Ｕｂ１〜Ｕｂｎは、第１演算部と第２演算部に分けて考えることができる。第１演算部はナンド回路５１１から構成され、あるシフトレジスタ単位回路の出力信号と次段のシフトレジスタ単位回路の出力信号とに基づいて、両シフトレジスタ単位回路の出力信号が同時に有効となる期間に有効となる信号を生成する。
【００４６】
第２演算部は、第１演算部の出力信号に基づいて正サンプリング信号と負サンプリング信号を生成する機能を有し、正サンプリング信号を生成する第１系統と負サンプリング信号を生成する第２系統とを備える。
【００４７】
インバータ５１２は、第１系統に含まれ、ナンド回路５１１の出力信号を反転して正サンプリング信号Ｓａ１〜Ｓａｎを生成する。また、インバータ５１３とナンド回路５１４は第２系統に含まれる。ナンド回路５１４は、次段の演算単位回路のナンド回路５１１から出力される出力信号に基づいて、負サンプリング信号の有効期間を制限する論理回路として機能する。
【００４８】
次に、サンプリング回路２４０は、ｎ個のトランスファーゲートＳＷ１〜ＳＷｎを備える。各トランスファーゲートＳＷ１〜ＳＷｎは、相補型のＴＦＴによって構成されており、正サンプリング信号Ｓａ１〜Ｓａｎおよび負サンプリング信号Ｓｂ１〜Ｓｂｎによって制御される。そして、各サンプリング信号Ｓａ１〜ＳａｎおよびＳｂ１〜Ｓｂｎが順次アクティブになると、各トランスファーゲートＳＷ１〜ＳＷｎが順次オン状態となる。すると、画像信号供給線Ｌ１を介して供給される画像信号４０がサンプリングされ、各データ線３に順次供給される。
【００４９】
＜１−４：データ線駆動回路２００の動作＞
【００５０】
次に、データ線駆動回路２００の動作について図３を参照しつつ説明する。図３は、データ線駆動回路２００の動作を示すタイミングチャートである。
【００５１】
まず、第１番目のシフトレジスタ単位回路Ｕａ１の動作について説明する。時刻Ｔ１に至ると、Ｘクロック信号ＸＣＫがハイレベルになり、クロックドインバータ５０１がアクティブとなる。このため、信号Ｐ１は、時刻Ｔ１においてハイレベルからローレベルに立ち下がる。
【００５２】
次に、時刻Ｔ２に至ると、Ｘクロック信号ＸＣＫがローレベルとなる一方、反転Ｘクロック信号ＸＣＫＢがハイレベルとなるから、クロックドインバータ５０１が非アクティブとなる一方、クロックドインバータ５０２がアクティブとなる。クロックドインバータ５０２とインバータ５０３とはラッチ回路を構成しているので、信号Ｐ１はローレベルのまま維持される。
【００５３】
この後、時刻Ｔ３においてＸクロック信号ＸＣＫがハイレベルとなる一方、反転Ｘクロック信号ＸＣＫＢがローレベルとなると、信号Ｐ１がローレベルからハイレベルに遷移する。そして、信号Ｐ２、Ｐ３は、クロック信号ＸＣＫを１／２周期遅延したものとなる。
【００５４】
そして、演算単位回路Ｕｂ１のナンド回路５１１は、信号Ｐ１および信号Ｐ２に基づいてそれらの論理積の反転を演算して出力信号Ｑ１を生成し、演算単位回路Ｕｂ２のナンド回路５１１は、信号Ｐ２および信号Ｐ３に基づいてそれらの論理積の反転を演算して出力信号Ｑ２を生成する。このため、出力信号Ｑ１およびＱ２の信号波形は図３に示すものとなる。
【００５５】
ここで、インバータ５１２および５１３の遅延時間をΔｔ１とすれば、出力信号Ｑ１の論理レベルがハイレベルからローレベルへ遷移する時刻ｔ１から時間Δｔ１だけ遅れて、正サンプリング信号Ｓａ１の論理レベルがローレベルからハイレベルへ遷移する。また、出力信号Ｑ１の論理レベルがローレベルからハイレベルへ遷移する時刻ｔ２から時間Δｔ１だけ遅れて、正サンプリング信号Ｓａ１の論理レベルがハイレベルからローレベルへ遷移する。
【００５６】
次に、インバータ５１２の遅延時間をΔｔ１とすれば、出力信号Ｑ１の論理レベルがハイレベルからローレベルへ遷移する時刻ｔ１から時間Δｔ１だけ遅れて、正サンプリング信号Ｓａ１の論理レベルがローレベルからハイレベルへ遷移する。また、出力信号Ｑ１の論理レベルがローレベルからハイレベルへ遷移する時刻ｔ２から時間Δｔ１だけ遅れて、正サンプリング信号Ｓａ１の論理レベルがハイレベルからローレベルへ遷移する。
【００５７】
また、ナンド回路５１４の遅延時間をΔｔ２とすれば、時刻ｔ１から時間Δｔ１＋Δｔ２だけ遅れて、負サンプリング信号Ｓｂ１の論理レベルがハイレベルからローレベルへ遷移する。ここで、ナンド回路５１４が単なるインバータであれば、負サンプリング信号Ｓｂ１の立ち上がりエッジは、図３に点線で示すように出力信号Ｑ１の立ち下がり時刻ｔ２から時間Δｔ１＋Δｔ２だけ遅れて発生する。
【００５８】
しかしながら、ナンド回路５１４の一方の入力端子には、次段の演算単位回路Ｕｂ２のナンド回路５１１から出力される信号Ｑ２が供給されるので、負サンプリング信号Ｓｂ１の立ち上がりエッジＵＥは、信号Ｑ２の影響を受けることになる。
【００５９】
すなわち、負サンプリング信号Ｓｂ１が有効となる期間は出力信号Ｑ２に基づいて制限され、負サンプリング信号Ｓｂ１の立ち上がりエッジＵＥは、出力信号Ｑ２の立ち下がり時刻ｔ２から時間Δｔ２だけ遅れて発生する。これによって、正サンプリング信号Ｓａ１の有効期間が終了する時刻と負サンプリング信号Ｓｂ１の有効期間が終了する時刻をほぼ一致させることが可能となる。
【００６０】
また、正サンプリング信号Ｓａ２は、出力信号Ｑ１を時間Δｔ１だけ遅らせて反転したものであるから、正サンプリング信号Ｓａ２の立ち上りエッジＵＥ２と負サンプリング信号Ｓｂ１の立ち上がりエッジＵＥ１は、ほぼ同時に発生することになる。これによって、負サンプリング信号Ｓｂ１が有効となる期間と正サンプリング信号Ｓａ２が有効となる期間とが重複する期間を殆どなくすことが可能となる。特に、ナンド回路５１４の遅延時間Δｔ２とインバータ５１２および５１３の遅延時間Δｔ１とをΔｔ２＜Δｔ１となるように、各論理回路のトランジスタサイズを決定すれば、有効期間の重複を完全になくすことが可能となる。
【００６１】
これにより、図２に示すトランスファーゲートＳＷ１〜ＳＷｎは、排他的にオン状態となる。この結果、画像信号４０が所定のタイミングでサンプリングされて、データ線信号Ｘ１〜Ｘｎとして各データ線３に供給されるから、あるデータ線３に供給すべきデータ線信号が隣接するデータ線３に供給されるのを防止することができる。よって、この液晶パネルＡＡによれば、いわゆるゴーストの発生を防止して、画像のにじみがない鮮明な画像を表示することが可能となる。
【００６２】
また、本実施形態によれば、イネーブル信号やインヒビット信号を用いてサンプリング信号のパルス幅を制限していないので、データ線駆動回路２００の動作周波数が高くなっても各サンプリング信号の有効期間が重複するのを防止することができる。
【００６３】
また、イネーブル信号やインヒビット信号を用いる場合には、これらの信号を引き回す配線が必要となり、さらにそのような配線には浮遊容量が発生するため、イネーブル信号やインヒビット信号を供給する供給回路で大きな電力が消費されてしまうが、本実施形態によれば、配線や供給回路が不要となるので、簡易な構成で、且つ、消費電力を削減することも可能となる。この点は、携帯電話機等の電池で駆動される携帯用電子機器の表示部として液晶パネルＡＡを適用する場合に特に重要である。
【００６４】
＜１−５：液晶パネルの構成例＞
【００６５】
次に、上述した電気的構成に係る液晶パネルの全体構成について図４および図５を参照して説明する。ここで、図４は、液晶パネルＡＡの構成を示す斜視図であり、図５は、図４におけるＺ−Ｚ’線断面図である。
【００６６】
これらの図に示されるように、液晶パネルＡＡは、画素電極６等が形成されたガラスや半導体等の素子基板１５１と、共通電極１５８等が形成されたガラス等の透明な対向基板１５２とを、スペーサ１５３が混入されたシール材１５４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせるとともに、この間隙に電気光学材料としての液晶１５５を封入した構造となっている。なお、シール材１５４は、対向基板１５２の基板周辺に沿って形成されるが、液晶１５５を封入するために一部が開口している。このため、液晶１５５の封入後に、その開口部分が封止材１５６によって封止されている。
【００６７】
ここで、素子基板１５１の対向面であって、シール材１５４の外側一辺においては、上述したデータ線駆動回路２００が形成されて、Ｙ方向に延在するデータ線３を駆動する構成となっている。さらに、この一辺には複数の接続電極１５７が形成されて、タイミング発生回路３００からの各種信号や画像信号４０Ｒ、４０Ｇ、４０Ｂを入力する構成となっている。また、この一辺に隣接する一辺には、走査線駆動回路１００が形成されて、Ｘ方向に延在する走査線２をそれぞれ両側から駆動する構成となっている。
【００６８】
一方、対向基板１５２の共通電極１５８は、素子基板１５１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１５１との電気的導通が図られている。ほかに、対向基板１５２には、液晶パネルＡＡの用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第３に、液晶パネルＡＡに光を照射するバックライトが設けられる。特に色光変調の用途の場合には、カラーフィルタは形成されずにブラックマトリクスが対向基板１５２に設けられる。
【００６９】
くわえて、素子基板１５１および対向基板１５２の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶１５５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００７０】
なお、データ線駆動回路２００、走査線駆動回路１００等の周辺回路の一部または全部を、素子基板１５１に形成する替わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いてフィルムに実装された駆動用ＩＣチップを、素子基板１５１の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技術を用いて、素子基板１５１の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【００７１】
＜１−６：データ線駆動回路の他の構成例＞
【００７２】
＜１−６−１：負論理の構成例＞
【００７３】
上述したデータ線駆動回路２００は、Ｘ転送開始パルスＤＸがハイレベルでアクティブとなる正論理に対応するのものであった。この変形例のデータ線駆動回路２００’は、Ｘ転送開始パルスＤＸがローレベルでアクティブとなる負論理に対応するものである。
【００７４】
図６は、データ線駆動回路２００の詳細な構成を示す回路図であり、図７は、そのタイミングチャートである。データ線駆動回路２００’は、演算単位回路Ｕｂ１〜Ｕｂｎにおいてナンド回路５１１をノア回路５１５に置き換えた点およびナンド回路５１４をノア回路５１６に置き換えた点を除いて、上述したデータ線駆動回路２００と同一である。
【００７５】
図７に示すようにＸ転送開始パルスＤＸはローレベルでアクティブとなるため、信号Ｐ１，Ｐ２，…はローレベルでアクティブとなり、ノア回路５１５の出力信号Ｑ１、Ｑ２…は、ハイレベルでアクティブとなる。
【００７６】
したがって、正サンプリング信号Ｓａ１、Ｓａ２、…は、出力信号Ｑ１、Ｑ２…を２回反転することによって生成される。一方、負サンプリング信号Ｓｂ１、Ｓｂ２、…は、出力信号Ｑ１、Ｑ２…を１回反転することによって生成される。このため、この例では正サンプリング信号Ｓａ１、Ｓａ２、…を生成する系統の方が負サンプリング信号Ｓｂ１、Ｓｂ２、…を生成する系統と比較して遅延時間が長くなる。そこで、正サンプリング信号Ｓａ１、Ｓａ２、…を生成する系統にノア回路５１６を用いて、正サンプリング信号Ｓａ１、Ｓａ２、…の有効期間を次段のノア回路５１５の出力信号によって有効期間を制限している。
【００７７】
これにより、正サンプリング信号Ｓａ１が有効となる期間と負サンプリング信号Ｓｂ２が有効となる期間とが重複する期間を殆どなくすことが可能となる。特に、ノア回路５１６の遅延時間Δｔ２とインバータ５１２および５１３の遅延時間Δｔ１とをΔｔ２＜Δｔ１となるように、各論理回路のトランジスタサイズを決定すれば、有効期間の重複を完全になくすことが可能となる。
【００７８】
＜１−６−２：レベルシフタを含む構成例＞
【００７９】
上述したデータ線駆動回路２００および２００’はレベルシフタを含むものであってもよい。図８に、レベルシフタを含むデータ線駆動回路２００の構成例を示す。この図に示すように出力信号制御部２２０を構成する各演算単位回路Ｕｂ１〜Ｕｂｎ＋１はレベルシフタＬＳ１〜ＬＳｎ＋１を有する。各レベルシフタは、入力信号のレベル変換して出力信号を生成する。
【００８０】
図９（Ａ）は、データ線駆動回路２００に用いる演算単位回路Ｕｂ２の回路図である。レベルシフタＬＳ２は、ナンド回路５１１の出力信号ＩＮ１とインバータ５１３の出力信号ＩＮ２とに基づいて、各信号ＩＮ１およびＩＮ２の電圧レベルを変換して出力信号ＯＵＴ１およびＯＵＴ２を出力する。例えば、電位Ｖｓｓ、Ｖｄｄ、Ｖｈｈの間にＶｓｓ＜Ｖｄｄ＜Ｖｈｈの関係があり、信号ＩＮ１およびＩＮ２が電位Ｖｓｓと電位Ｖｄｄとの間で振れるとしたとき、信号ＯＵＴ１およびＯＵＴ２は電位Ｖｓｓと電位Ｖｈｈとの間で振れる。
【００８１】
このようにナンド回路５１４の前にレベルシフタＬＳ２を設けたのは、レベルシフト時に信号波形のエッジの傾斜が緩やかになり、有効期間が重なることがあるので、レベルシフト後の信号に対してタイミング調整を行うためである。
【００８２】
したがって、レベルシフタはナンド回路５１４より前であればどこに設けてもよく、例えば、シフトレジスタ単位回路Ｕａ１の前段に設けて、Ｘ転送開始パルスＤＸの信号振幅を変換してもよいし、演算単位回路Ｕｂ２の直前に設けてもよい。なお、負論理に対応するデータ線駆動回路２００’における演算単位回路Ｕｂ２も同様にレベルシフタを組み込むことができる。図９（Ｂ）にその回路図を示す。
【００８３】
＜１−６−３：バッファ回路を含む構成例＞
【００８４】
上述したデータ線駆動回路２００および２００’はバッファ回路を含むものであってもよい。図１０はバッファ回路を含むデータ線駆動回路２００の一部とその周辺構成を示す回路図である。この例では、正サンプリング信号Ｓａおよび負サンプリング信号Ｓｂが３個のトランスファーゲートを駆動するものとする。このような場合には、１個のトランスファーゲートを駆動する場合と比較して消費電流が大きくなるので、同図に示すバッファ回路ＢＵＦを備えることが好ましい。
【００８５】
バッファ回路ＢＵＦは４個のインバータ２２１〜２２４から構成されている。そして、インバータ２２１〜２２４を構成するトランジスタのサイズを大きくすることによって、出力電流を大きくすることが可能となる。
【００８６】
＜１−６−４：バッファ回路を含む構成例＞
【００８７】
上述したデータ線駆動回路２００および２００’はラッチ回路を含むものであってもよい。図１１はラッチ回路を含むデータ線駆動回路２００の一部とその周辺構成を示す回路図である。ラッチ回路ＬＡＴは、インバータ２２５〜２２８から構成されている。そして、リング状に接続されたインバータ２２５および２２６によって、正サンプリング信号Ｓａと負サンプリング信号Ｓｂのパルス幅を揃えることができ、さらに、隣接するサンプリング信号の重なりをより一層減少させることが可能となる。
【００８８】
＜２．応用例＞
【００８９】
＜２−１：素子基板の構成など＞
【００９０】
上述した各実施形態においては、液晶パネルの素子基板１５１をガラス等の透明な絶縁性基板により構成して、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、チャネルが形成されたＴＦＴによって、画素のスイッチング素子（ＴＦＴ５０）やデータ線駆動回路２００、および走査線駆動回路１００の素子を構成するものとして説明したが、本発明はこれに限られるものではない。
【００９１】
例えば、素子基板１５１を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、チャネルが形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や各種の回路の素子を構成しても良い。このように素子基板１５１を半導体基板により構成する場合には、透過型の表示パネルとして用いることができないため、画素電極６をアルミニウムなどで形成して、反射型として用いられることとなる。また、単に、素子基板１５１を透明基板として、画素電極６を反射型にしても良い。
【００９２】
さらに、上述した実施の形態にあっては、画素のスイッチング素子を、ＴＦＴで代表される３端子素子として説明したが、ダイオード等の２端子素子で構成しても良い。ただし、画素のスイッチング素子として２端子素子を用いる場合には、走査線２を一方の基板に形成し、データ線３を他方の基板に形成するとともに、２端子素子を、走査線２またはデータ線３のいずれか一方と、画素電極との間に形成する必要がある。この場合、画素は、走査線２とデータ線３との間に直列接続された二端子素子と、液晶とから構成されることとなる。
【００９３】
また、本発明は、アクティブマトリクス型液晶表示装置として説明したが、これに限られず、ＳＴＮ（Super Twisted Nematic）液晶などを用いたパッシィブ型にも適用可能である。さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。
【００９４】
＜２−２：電子機器＞
【００９５】
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。
【００９６】
＜２−２−１：プロジェクタ＞
【００９７】
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図１２は、プロジェクタの構成例を示す平面図である。
【００９８】
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【００９９】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶パネルＡＡと同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【０１００】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【０１０１】
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【０１０２】
＜２−２−２：モバイル型コンピュータ＞
【０１０３】
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図１３は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００５の背面にバックライトを付加することにより構成されている。
【０１０４】
＜２−２−３：携帯電話＞
【０１０５】
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図１３は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶パネル１００５を備えるものである。この反射型の液晶パネル１００５にあっては、必要に応じてその前面にフロントライトが設けられる。
【０１０６】
なお、図１１〜図１３を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【０１０７】
【発明の効果】
以上説明したように本発明よれば、ある正論理出力信号および負論理出力信号の組が有効となる期間と、次の正論理出力信号および負論理出力信号の組が有効となる期間とが重複する期間を大幅に減少させることができる。そして、本発明を適用した電気光学装置は、高精細で鮮明な画像を表示することができる。
【図面の簡単な説明】
【図１】 本発明に係る液晶パネルＡＡの全体構成を示すブロック図である。
【図２】 同装置のデータ線駆動回路２００およびサンプリング回路２４０の詳細な構成を示す回路図である。
【図３】 データ線駆動回路２００のタイミングチャートである。
【図４】 同液晶パネルの構造を説明するための斜視図である。
【図５】 同液晶パネルの構造を説明するための一部断面図である。
【図６】 負論理に対応するデータ線駆動回路２００’の回路図である。
【図７】 データ線駆動回路２００’のタイミングチャートである。
【図８】 レベルシフタを含むデータ線駆動回路２００のブロック図である。
【図９】 レベルシフタを含む演算単位回路Ｕｂ２の回路図である。
【図１０】 バッファ回路を含むデータ線駆動回路２００のブロック図である。
【図１１】 ラッチ回路を含むデータ線駆動回路２００のブロック図である。
【図１２】 同液晶装置を適用した電子機器の一例たるビデオプロジェクタの断面図である。
【図１３】 同液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１４】 同液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
２……走査線
３……データ線
６……画素電極
５０……ＴＦＴ（スイッチング素子）
Ｓａ１〜Ｓａｎ……正サンプリング信号
Ｓｂ１〜Ｓｂｎ……負サンプリング信号
２００、２００’……データ線駆動回路
２１０……シフトレジスタ部
２２０……出力信号制御部
ＬＳ１〜ＬＳｎ……レベルシフタ
Ｕａ１〜Ｕａｎ＋２……シフトレジスタ単位回路
Ｕｂ１〜Ｕｂｎ＋１……演算単位回路
【発明の属する技術分野】
本発明は、クロック信号に同期して開始パルスを順次シフトする複数の単位回路を縦続接続した転送手段とともに用いられる出力制御回路、駆動回路、電気光学装置および電子機器に関する。
【０００２】
【従来の技術】
従来の電気光学装置、例えば、液晶装置の駆動回路は、画像表示領域に配線されたデータ線や走査線などに、データ線信号や走査信号などを所定タイミングで供給するためのデータ線駆動回路や走査線駆動回路などから構成されている。そして、データ線駆動回路の後段には、サンプリング回路が設けられている。サンプリング回路は、データ線駆動回路から供給される各サンプリング信号に基づいて、画像信号をサンプリングして各データ線に供給している。
【０００３】
従来のデータ線駆動回路は、開始パルスをシフトするシフトレジスタと、シフトレジスタの各段の出力信号に基づいてサンプリング信号を生成する出力制御回路を備えるものが一般的である。
【０００４】
【発明が解決しようとする課題】
各サンプリング信号は排他的に順次アクティブとなるのが理想であるが、データ線駆動回路を構成する論理回路の遅延によって、あるサンプリング信号と次のサンプリング信号の有効期間が重複することがある。
【０００５】
このような問題を解決するため、出力制御回路から出力されるサンプリング信号を有効にするイネーブル信号あるいは無効にするインヒビット信号を供給し、サンプリング信号のパルス幅を制限することも考えられる。
【０００６】
しかしながら、データ線駆動回路の動作周波数が高い場合には、隣接するサンプリング信号を無効にする期間が短くなるため、イネーブル信号やインヒビット信号が極めて高い周波数成分を含むことになる。一方、イネーブル信号やインヒビット信号を供給するための配線には浮遊容量があるため、そのような配線を介して高周波信号を伝送するには一定の限界がある。したがって、データ線駆動回路の動作周波数が高い場合には、イネーブル信号やインヒビット信号を十分に伝送することができず、隣接するサンプリング信号が重なってしまうといった問題があった。
【０００７】
また、たとえイネーブル信号やインヒビット信号を伝送してサンプリング信号のパルス幅を制限できたとしても、サンプリング信号のパルス幅が狭くなることによって次の問題が発生する。すなわち、画像信号はサンプリング信号のアクティブ期間にデータ線に供給されるが、データ線はそれ自体容量を有するので、サンプリング信号のアクティブ期間が短くなると、画像信号をデータ線に十分書き込むことができなくなる。この点は、データ線駆動回路の動作周波数が高くなる程、大きな問題となる。
【０００８】
本発明は、上述した事情に鑑みてなされたものであり、サンプリング信号のアクティブ期間の重複を無くす出力信号制御回路、これを用いた駆動回路等を提供することを課題とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る出力制御回路は、クロック信号に同期して開始パルスを順次シフトする複数の単位回路を縦続接続した転送手段とともに用いられ、前記各単位回路の出力信号に基づいて、正論理出力信号とこれを反転した負論理出力信号との組みを生成するものであって、ある単位回路の出力信号と次段の単位回路の出力信号とに基づいて、両単位回路の出力信号が同時に有効となる期間に有効となる出力信号を生成する第１論理演算部と、前記第１論理演算部の出力信号に基づいて、前記正論理出力信号と前記負論理出力信号とを生成するとともに、次段の出力制御回路における第１論理演算部の出力信号に基づいて、前記正論理出力信号または前記負論理出力信号の有効期間を制限する第２論理演算部とを備える。
【００１０】
この発明によれば、次段の出力制御回路における第１論理演算部の出力信号に基づいて、正論理出力信号または負論理出力信号の有効期間が制限されるから、隣接する出力制御回路の出力信号間の有効期間を重複することがないように調整することが可能となる。
【００１１】
ここで、前記第２論理演算部は、前記第１論理演算部の出力信号に基づいて前記正論理出力信号を生成する第１系統と、前記第１論理演算部の出力信号に基づいて前記負論理出力信号を生成する第２系統とを備え、前記第１系統と前記第２系統とのうち遅延時間が大きい方の系統は、次段の出力制御回路における第１論理演算部の出力信号に基づいて、前記正論理出力信号と前記負論理出力信号のうち当該系統で生成すべき信号の有効期間を制限する論理回路を備えることが好ましい。この発明では、遅延時間の大きい系統にタイミング調整用の論理回路を組み込むので、隣接する出力制御回路の出力信号間の有効期間が重複することを防止するこができる。
【００１２】
また、前記第１論理演算部の出力信号はローレベルで有効となるならば、前記第２論理演算部の前記論理回路は、前記第２系統に含まれ、次段の出力制御回路における第１論理演算部の出力信号に基づいて、前記負論理出力信号の有効期間を制限するナンド回路であることが好ましい。
【００１３】
より具体的には、前記単位回路の出力信号はハイレベルで有効となり、前記第１論理演算部はナンド回路を有し、前記第２論理演算部の第１系統は、前記第１論理演算部のナンド回路の出力信号を反転して前記正論理出力信号として出力する第１反転回路を備え、前記第２論理演算部の第２系統は、前記第１論理演算部のナンド回路の出力信号を反転して出力する第２反転回路と、前記第２反転回路の出力信号と前記次段の出力制御回路における第１論理演算部の出力信号との論理積の反転を演算して前記負論理出力信号として出力する前記論理回路とを備えることが好ましい。
【００１４】
一方、前記第１論理演算部の出力信号はハイレベルで有効となるならば、前記第２論理演算部の前記論理回路は、前記第１系統に含まれ、次段の出力制御回路における第１論理演算部の出力信号に基づいて、前記正論理出力信号の有効期間を制限するノア回路であることが好ましい。
【００１５】
より具体的には、前記単位回路の出力信号はローレベルで有効となり、前記第１論理演算部はノア回路を有し、前記第２論理演算部の第２系統は、前記第１論理演算部のノア回路の出力信号を反転して前記負論理出力信号として出力する第１反転回路を備え、前記第２論理演算部の第１系統は、前記第１論理演算部のノア回路の出力信号を反転して出力する第２反転回路と、前記第２反転回路の出力信号と前記次段の出力制御回路における第１論理演算部の出力信号との論理和の反転を演算して前記正論理出力信号として出力する前記論理回路とを備えることが好ましい。
【００１６】
また、上述した出力制御回路において、前記論理回路の前段に信号の振幅を変換するレベル変換回路を設けてもよい。例えば、出力制御回路の正論理出力信号と負論理出力信号とに基づいて、大振幅の信号をサンプリングする場合には、サンプリング回路を駆動するために大振幅の正論理出力信号と負論理出力信号とが必要となる。このような場合にレベル変換回路が必要となるが、レベル変換回路においても遅延が発生する。そこで、本発明にあっては、有効期間を制限する論理回路の前段にレベル変換回路を設けることによって、レベル変換回路で発生する遅延を含めて、有効期間が重複しないようにタイミングの調整した。
【００１７】
より具体的には、前記単位回路の出力信号はハイレベルで有効となるならば、前記第１論理演算部はナンド回路を有し、前記第２論理演算部は、前記第１論理演算部のナンド回路の出力信号を反転する第２反転回路と、前記第１論理演算部のナンド回路の出力信号と前記第２反転回路の出力信号との信号振幅を各々変換して出力する前記レベル変換回路と、レベル変換された前記第１論理演算部のナンド回路の出力信号を反転して前記正論理出力信号として出力する第１反転回路と、レベル変換された前記第２反転回路の出力信号と前記次段の出力制御回路におけるレベル変換された第１論理演算部の出力信号との論理積の反転を演算して前記負論理出力信号として出力する前記論理回路とを備えることが好ましい。
【００１８】
一方、前記単位回路の出力信号がローレベルで有効となるのであれば、前記第１論理演算部はノア回路を有し、前記第２論理演算部は、前記第１論理演算部のノア回路の出力信号を反転する第２反転回路と、前記第１論理演算部のノア回路の出力信号と前記第２反転回路の出力信号との信号振幅を各々変換して出力する前記レベル変換回路と、レベル変換された前記第１論理演算部のノア回路の出力信号を反転して前記負論理出力信号として出力する第１反転回路と、レベル変換された前記第２反転回路の出力信号と前記次段の出力制御回路におけるレベル変換された第１論理演算部の出力信号との論理和の反転を演算して前記正論理出力信号として出力する前記論理回路とを備えることが好ましい。
【００１９】
次に、本発明に係る出力制御回路は、前記第２論理演算部の後段に設けられ、前記第２論理演算部の各出力信号の電流を増幅して前記正論理出力信号および前記負論理出力信号として出力する電流増幅部を備えるものであってもよい。この場合には、１組の正論理出力信号および負論理出力信号によって、多数のスイッチ回路等を駆動することが可能となる。
【００２０】
また、本発明に係る出力制御回路は、前記第２論理演算部の後段に設けられ、前記第２論理演算部の各出力信号を双方向に保持する保持部を備え、前記保持部の各出力信号を前記正論理出力信号および前記負論理出力信号として出力するものであってもよい。この場合には、正論理出力信号および負論理出力信号の有効期間を揃えることが可能となる。
また、本発明に係る出力制御回路は、クロック信号に同期して開始パルスを順次シフトする複数の単位回路を縦続接続した転送手段とともに用いられ、前記各単位回路の出力信号に基づいて、正論理出力信号とこれを反転した負論理出力信号との組みを生成する出力制御回路であって、ある単位回路の出力信号と次段の単位回路の出力信号とに基づいて、両単位回路の出力信号が同時に有効となる期間に有効となる出力信号を生成する第１論理演算部と、前記第１論理演算部の出力信号に基づいて、前記正論理出力信号と前記負論理出力信号のうち一方を生成する第１系統と、前記第１論理演算部の出力信号が有効であり、かつ、次段の出力制御回路における第１論理演算部の出力信号が有効ではない期間において、前記正論理出力信号と前記負論理出力信号のうち他方を生成する第２系統とを有する第２論理演算部と、を備えたことを特徴とする。
【００２１】
次に、本発明に係る駆動回路は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極およびスイッチング素子とを有する電気光学装置を駆動するものであって、クロック信号に同期して開始パルスを順次シフトする単位回路を縦続接続した転送手段と、上述した出力制御回路を複数備えた出力制御手段とを備えたことを特徴とする。この駆動回路によれば、有効期間が互いに重ならない出力信号を得ることが可能となる。また、イネーブル信号やインヒビット信号を用いないので、高周波駆動が可能となり、くわえて、イネーブル信号やインヒビット信号を駆動するために電力を消費しないから、消費電力の低減を図ることができる。
【００２２】
次に、本発明に係る電気光学装置は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極およびスイッチング素子と、画像信号が供給される画像信号線と、前記各データ線に対応して設けられ、ハイレベルで有効となる制御信号とローレベルで有効となる制御信号の組によってオン・オフが制御され、一方の端子が前記データ線に接続され、他方の端子が前記画像信号線に接続される複数のスイッチ回路と、前記各スイッチ回路に前記制御信号の組として前記正論理出力信号および前記負論理出力信号を供給する駆動回路とを備える。この電気光学装置によれば、駆動回路の駆動周波数を高めることができるとともに、各制御信号の有効期間が重複しないので、高精細で鮮明な画像を表示することが可能となる。
【００２３】
次に、本発明の電子機器は、上述した電気光学装置を備えることを特徴とするものであり、例えば、ビデオカメラに用いられるビューファインダ、携帯電話機、ノート型コンピュータ、ビデオプロジェクタ等が該当する。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【００２５】
＜１：液晶装置の全体構成＞
【００２６】
まず、本発明に係る電気光学装置として、電気光学材料として液晶を用いた液晶装置を一例にとって説明する。液晶装置は、主要部として液晶パネルＡＡを備える。液晶パネルＡＡは、スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」と称する）を形成した素子基板と対向基板とを互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付し、この間隙に液晶が挟持されている。
【００２７】
図１は実施形態に係る液晶装置の全体構成を示すブロック図である。この液晶装置は、液晶パネルＡＡ、タイミング発生回路３００および画像処理回路４００を備える。液晶パネルＡＡは、その素子基板上に画像表示領域Ａ、走査線駆動回路１００、データ線駆動回路２００、サンプリング回路２４０および画像信号供給線Ｌ１を備える。
【００２８】
この液晶装置に供給される入力画像データＤは、例えば、３ビットパラレルの形式である。タイミング発生回路３００は、入力画像データＤに同期してＹクロック信号ＹＣＫ、反転Ｙクロック信号ＹＣＫＢ、Ｘクロック信号ＸＣＫ、反転Ｘクロック信号ＸＣＫＢ、Ｙ転送開始パルスＤＹ、Ｘ転送開始パルスＤＸを生成して、走査線駆動回路１００およびデータ線駆動回路２００に供給する。また、タイミング発生回路３００は、画像処理回路４００を制御する各種のタイミング信号を生成し、これを出力する。
【００２９】
ここで、Ｙクロック信号ＹＣＫは、走査線２を選択する期間を特定する信号である。反転Ｙクロック信号ＹＣＫＢはＹクロック信号ＹＣＫの論理レベルを反転したものである。Ｘクロック信号ＸＣＫは、データ線３を選択する期間を特定する。反転Ｘクロック信号ＸＣＫＢはＸクロック信号ＸＣＫの論理レベルを反転したものである。また、Ｙ転送開始パルスＤＹは走査線２の選択開始を指示するパルスであり、一方、Ｘ転送開始パルスＤＸはデータ線３の選択開始を指示するパルスである。
【００３０】
画像処理回路４００は、入力画像データＤに、液晶パネルの光透過特性を考慮したガンマ補正等を施した後、画像データをＤ／Ａ変換して、画像信号４０を生成して液晶パネルＡＡに供給する。なお、この例では、説明を簡略化するため、画像信号４０の白黒の諧調を表すものとするが、本発明はこれに限定されるものではなく、画像信号４０をＲＧＢ各色に対応するＲ信号、Ｇ信号、およびＢ信号から構成してもよい。この場合には、画像信号供給線を３本設ければよい。
【００３１】
次に、走査線駆動回路１００は、シフトレジスタ、レベルシフタおよびバッファ等を備えている。シフトレジスタはＹクロック信号ＹＣＫおよび反転Ｙクロック信号ＹＣＫＢに同期して、Ｙ転送開始パルスＤＹを転送して順次アクティブとなる信号を生成する。そして、シフトレジスタの各出力信号はＴＦＴ５０のオン・オフを制御できるようにレベルシフタによってレベル変換されるとともに、バッファによって電流増幅され、各走査信号Ｙ１〜Ｙｍとして各走査線２に供給される。
【００３２】
＜１−２：画像表示領域＞
【００３３】
次に、画像表示領域Ａには、図１に示されるように、ｍ（ｍは２以上の自然数）本の走査線２が、Ｘ方向に沿って平行に配列して形成される一方、ｎ（ｎは２以上の自然数）本のデータ線３が、Ｙ方向に沿って平行に配列して形成されている。そして、走査線２とデータ線３との交差付近においては、ＴＦＴ５０のゲートが走査線２に接続される一方、ＴＦＴ５０のソースがデータ線３に接続されるとともに、ＴＦＴ５０のドレインが画素電極６に接続される。そして、各画素は、画素電極６と、対向基板に形成される対向電極（後述する）と、これら両電極間に挟持された液晶とによって構成される。この結果、走査線２とデータ線３との各交差に対応して、画素はマトリクス状に配列されることとなる。
【００３４】
また、ＴＦＴ５０のゲートが接続される各走査線２には、走査信号Ｙ１、Ｙ２、…、Ｙｍが、パルス的に線順次で印加されるようになっている。このため、ある走査線２に走査信号が供給されると、当該走査線に接続されるＴＦＴ５０がオンするので、データ線３から所定のタイミングで供給されるデータ線信号Ｘ１、Ｘ２、…、Ｘｎは、対応する画素に順番に書き込まれた後、所定の期間保持されることとなる。
【００３５】
各画素に印加される電圧レベルに応じて液晶分子の配向や秩序が変化するので、光変調による階調表示が可能となる。例えば、液晶を通過する光量は、ノーマリーホワイトモードであれば、印加電圧が高くなるにつれて制限される一方、ノーマリーブラックモードであれば、印加電圧が高くなるにつれて緩和されるので、液晶装置全体では、画像信号に応じたコントラストを持つ光が各画素毎に出射される。このため、所定の表示が可能となる。
【００３６】
また、保持された画像信号がリークするのを防ぐために、蓄積容量５１が、画素電極６と対向電極との間に形成される液晶容量と並列に付加される。例えば、画素電極６の電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量５１により保持されるので、保持特性が改善される結果、高コントラスト比が実現されることとなる。
【００３７】
＜１−３：データ線駆動回路およびサンプリング回路＞
【００３８】
次に、データ線駆動回路２００は、Ｘクロック信号ＸＣＫに同期して順次アクティブとなるサンプリング信号を生成する。サンプリング信号は２個で１組の信号であり、ある組のサンプリング信号はハイレベルでアクティブ（有効）となる正サンプリング信号とこれを反転したローレベルでアクティブとなる負サンプリング信号とからなる。そして、各組の正サンプリング信号Ｓａ１〜Ｓａｎは排他的にアクティブとなり、各組の負サンプリング信号Ｓｂ１〜Ｓｂｎは排他的にアクティブとなる。具体的には、サンプリング信号はＳａ１，Ｓｂ１→Ｓａ２，Ｓｂ２→…Ｓａｎ，Ｓｂｎの順にアクティブとなる。
【００３９】
次に、図２は、データ線駆動回路２００およびサンプリング回路２４０の詳細な構成を示す回路図である。図に示すようにデータ線駆動回路２００は、シフトレジスタ部２１０と出力信号制御部２２０とを含んでいる。
【００４０】
まず、シフトレジスタ部２１０は、縦続接続されたシフトレジスタ単位回路Ｕａ１〜Ｕａｎ＋２を含む。各シフトレジスタ単位回路Ｕａ１〜Ｕａｎ＋２は、クロックドインバータ５０１および５０２とインバータ５０３とを備える。
【００４１】
クロックドインバータ５０１および５０２は、制御端子電圧がハイレベルのときに各入力信号を反転して出力し、制御端子電圧がローレベルのときに出力端子をハイインピーダンス状態にする。クロックドインバータ５０１および５０２の各制御端子には、所定期間だけアクティブとなるクロック信号ＸＣＫと反転Ｘクロック信号ＸＣＫＢとが供給されるようになっている。また、インバータ５０３の入力端子にはクロックドインバータ５０１の出力信号が供給される。
【００４２】
そして、奇数段目のシフトレジスタ単位回路Ｕａ１、Ｕａ３、…においてクロックドインバータ５０１にはクロック信号ＸＣＫが供給されるとともにクロックドインバータ５０２には反転クロック信号ＸＣＫＢが供給される。また、偶数段目のシフトレジスタ単位回路Ｕａ２、Ｕａ４、…においてクロックドインバータ５０２にはクロック信号ＸＣＫが供給されるとともにクロックドインバータ５０１には反転クロック信号ＸＣＫＢが供給される。
【００４３】
シフトレジスタ単位回路Ｕａ１において、クロック信号ＸＣＫがハイレベルのときクロックドインバータ５０１はＸ転送開始パルスＤＸを反転して出力する。このとき、反転クロック信号ＸＣＫＢはローレベルとなるので、クロックドインバータ５０２の出力端子はハイインピーダンス状態となる。この場合には、Ｘ転送開始パルスＤＸがクロックドインバータ５０１とインバータ５０３とを介して出力される。一方、反転クロック信号ＸＣＫＢがハイレベルのときクロックドインバータ５０２はＸ転送開始パルスＤＸを反転して出力する。このとき、クロック信号ＸＣＫはローレベルとなっているので、クロックドインバータ５０１の出力端子はハイインピーダンス状態となっている。この場合には、クロックドインバータ５０２とインバータ５０３とによってラッチ回路が構成されることになる。
【００４４】
出力信号制御部２２０は、ｎ＋１個の演算単位回路Ｕｂ１〜Ｕｂｎ＋１を備える。演算単位回路Ｕｂ１〜Ｕｂｎ＋１はシフトレジスタ単位回路Ｕａ２〜Ｕａｎ＋２に対応して各々設けられており、正サンプリング信号Ｓａ１〜Ｓａｎおよび負サンプリング信号Ｓｂ１〜Ｓｂｎを出力する。各演算単位回路Ｕｂ１〜Ｕｂｎは、ナンド回路５１１と、インバータ５１２および５１３と、ナンド回路５１３とを備える。また、演算単位回路Ｕｂｎ＋１はナンド回路５１３を備える。
【００４５】
各演算単位回路Ｕｂ１〜Ｕｂｎは、第１演算部と第２演算部に分けて考えることができる。第１演算部はナンド回路５１１から構成され、あるシフトレジスタ単位回路の出力信号と次段のシフトレジスタ単位回路の出力信号とに基づいて、両シフトレジスタ単位回路の出力信号が同時に有効となる期間に有効となる信号を生成する。
【００４６】
第２演算部は、第１演算部の出力信号に基づいて正サンプリング信号と負サンプリング信号を生成する機能を有し、正サンプリング信号を生成する第１系統と負サンプリング信号を生成する第２系統とを備える。
【００４７】
インバータ５１２は、第１系統に含まれ、ナンド回路５１１の出力信号を反転して正サンプリング信号Ｓａ１〜Ｓａｎを生成する。また、インバータ５１３とナンド回路５１４は第２系統に含まれる。ナンド回路５１４は、次段の演算単位回路のナンド回路５１１から出力される出力信号に基づいて、負サンプリング信号の有効期間を制限する論理回路として機能する。
【００４８】
次に、サンプリング回路２４０は、ｎ個のトランスファーゲートＳＷ１〜ＳＷｎを備える。各トランスファーゲートＳＷ１〜ＳＷｎは、相補型のＴＦＴによって構成されており、正サンプリング信号Ｓａ１〜Ｓａｎおよび負サンプリング信号Ｓｂ１〜Ｓｂｎによって制御される。そして、各サンプリング信号Ｓａ１〜ＳａｎおよびＳｂ１〜Ｓｂｎが順次アクティブになると、各トランスファーゲートＳＷ１〜ＳＷｎが順次オン状態となる。すると、画像信号供給線Ｌ１を介して供給される画像信号４０がサンプリングされ、各データ線３に順次供給される。
【００４９】
＜１−４：データ線駆動回路２００の動作＞
【００５０】
次に、データ線駆動回路２００の動作について図３を参照しつつ説明する。図３は、データ線駆動回路２００の動作を示すタイミングチャートである。
【００５１】
まず、第１番目のシフトレジスタ単位回路Ｕａ１の動作について説明する。時刻Ｔ１に至ると、Ｘクロック信号ＸＣＫがハイレベルになり、クロックドインバータ５０１がアクティブとなる。このため、信号Ｐ１は、時刻Ｔ１においてハイレベルからローレベルに立ち下がる。
【００５２】
次に、時刻Ｔ２に至ると、Ｘクロック信号ＸＣＫがローレベルとなる一方、反転Ｘクロック信号ＸＣＫＢがハイレベルとなるから、クロックドインバータ５０１が非アクティブとなる一方、クロックドインバータ５０２がアクティブとなる。クロックドインバータ５０２とインバータ５０３とはラッチ回路を構成しているので、信号Ｐ１はローレベルのまま維持される。
【００５３】
この後、時刻Ｔ３においてＸクロック信号ＸＣＫがハイレベルとなる一方、反転Ｘクロック信号ＸＣＫＢがローレベルとなると、信号Ｐ１がローレベルからハイレベルに遷移する。そして、信号Ｐ２、Ｐ３は、クロック信号ＸＣＫを１／２周期遅延したものとなる。
【００５４】
そして、演算単位回路Ｕｂ１のナンド回路５１１は、信号Ｐ１および信号Ｐ２に基づいてそれらの論理積の反転を演算して出力信号Ｑ１を生成し、演算単位回路Ｕｂ２のナンド回路５１１は、信号Ｐ２および信号Ｐ３に基づいてそれらの論理積の反転を演算して出力信号Ｑ２を生成する。このため、出力信号Ｑ１およびＱ２の信号波形は図３に示すものとなる。
【００５５】
ここで、インバータ５１２および５１３の遅延時間をΔｔ１とすれば、出力信号Ｑ１の論理レベルがハイレベルからローレベルへ遷移する時刻ｔ１から時間Δｔ１だけ遅れて、正サンプリング信号Ｓａ１の論理レベルがローレベルからハイレベルへ遷移する。また、出力信号Ｑ１の論理レベルがローレベルからハイレベルへ遷移する時刻ｔ２から時間Δｔ１だけ遅れて、正サンプリング信号Ｓａ１の論理レベルがハイレベルからローレベルへ遷移する。
【００５６】
次に、インバータ５１２の遅延時間をΔｔ１とすれば、出力信号Ｑ１の論理レベルがハイレベルからローレベルへ遷移する時刻ｔ１から時間Δｔ１だけ遅れて、正サンプリング信号Ｓａ１の論理レベルがローレベルからハイレベルへ遷移する。また、出力信号Ｑ１の論理レベルがローレベルからハイレベルへ遷移する時刻ｔ２から時間Δｔ１だけ遅れて、正サンプリング信号Ｓａ１の論理レベルがハイレベルからローレベルへ遷移する。
【００５７】
また、ナンド回路５１４の遅延時間をΔｔ２とすれば、時刻ｔ１から時間Δｔ１＋Δｔ２だけ遅れて、負サンプリング信号Ｓｂ１の論理レベルがハイレベルからローレベルへ遷移する。ここで、ナンド回路５１４が単なるインバータであれば、負サンプリング信号Ｓｂ１の立ち上がりエッジは、図３に点線で示すように出力信号Ｑ１の立ち下がり時刻ｔ２から時間Δｔ１＋Δｔ２だけ遅れて発生する。
【００５８】
しかしながら、ナンド回路５１４の一方の入力端子には、次段の演算単位回路Ｕｂ２のナンド回路５１１から出力される信号Ｑ２が供給されるので、負サンプリング信号Ｓｂ１の立ち上がりエッジＵＥは、信号Ｑ２の影響を受けることになる。
【００５９】
すなわち、負サンプリング信号Ｓｂ１が有効となる期間は出力信号Ｑ２に基づいて制限され、負サンプリング信号Ｓｂ１の立ち上がりエッジＵＥは、出力信号Ｑ２の立ち下がり時刻ｔ２から時間Δｔ２だけ遅れて発生する。これによって、正サンプリング信号Ｓａ１の有効期間が終了する時刻と負サンプリング信号Ｓｂ１の有効期間が終了する時刻をほぼ一致させることが可能となる。
【００６０】
また、正サンプリング信号Ｓａ２は、出力信号Ｑ１を時間Δｔ１だけ遅らせて反転したものであるから、正サンプリング信号Ｓａ２の立ち上りエッジＵＥ２と負サンプリング信号Ｓｂ１の立ち上がりエッジＵＥ１は、ほぼ同時に発生することになる。これによって、負サンプリング信号Ｓｂ１が有効となる期間と正サンプリング信号Ｓａ２が有効となる期間とが重複する期間を殆どなくすことが可能となる。特に、ナンド回路５１４の遅延時間Δｔ２とインバータ５１２および５１３の遅延時間Δｔ１とをΔｔ２＜Δｔ１となるように、各論理回路のトランジスタサイズを決定すれば、有効期間の重複を完全になくすことが可能となる。
【００６１】
これにより、図２に示すトランスファーゲートＳＷ１〜ＳＷｎは、排他的にオン状態となる。この結果、画像信号４０が所定のタイミングでサンプリングされて、データ線信号Ｘ１〜Ｘｎとして各データ線３に供給されるから、あるデータ線３に供給すべきデータ線信号が隣接するデータ線３に供給されるのを防止することができる。よって、この液晶パネルＡＡによれば、いわゆるゴーストの発生を防止して、画像のにじみがない鮮明な画像を表示することが可能となる。
【００６２】
また、本実施形態によれば、イネーブル信号やインヒビット信号を用いてサンプリング信号のパルス幅を制限していないので、データ線駆動回路２００の動作周波数が高くなっても各サンプリング信号の有効期間が重複するのを防止することができる。
【００６３】
また、イネーブル信号やインヒビット信号を用いる場合には、これらの信号を引き回す配線が必要となり、さらにそのような配線には浮遊容量が発生するため、イネーブル信号やインヒビット信号を供給する供給回路で大きな電力が消費されてしまうが、本実施形態によれば、配線や供給回路が不要となるので、簡易な構成で、且つ、消費電力を削減することも可能となる。この点は、携帯電話機等の電池で駆動される携帯用電子機器の表示部として液晶パネルＡＡを適用する場合に特に重要である。
【００６４】
＜１−５：液晶パネルの構成例＞
【００６５】
次に、上述した電気的構成に係る液晶パネルの全体構成について図４および図５を参照して説明する。ここで、図４は、液晶パネルＡＡの構成を示す斜視図であり、図５は、図４におけるＺ−Ｚ’線断面図である。
【００６６】
これらの図に示されるように、液晶パネルＡＡは、画素電極６等が形成されたガラスや半導体等の素子基板１５１と、共通電極１５８等が形成されたガラス等の透明な対向基板１５２とを、スペーサ１５３が混入されたシール材１５４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせるとともに、この間隙に電気光学材料としての液晶１５５を封入した構造となっている。なお、シール材１５４は、対向基板１５２の基板周辺に沿って形成されるが、液晶１５５を封入するために一部が開口している。このため、液晶１５５の封入後に、その開口部分が封止材１５６によって封止されている。
【００６７】
ここで、素子基板１５１の対向面であって、シール材１５４の外側一辺においては、上述したデータ線駆動回路２００が形成されて、Ｙ方向に延在するデータ線３を駆動する構成となっている。さらに、この一辺には複数の接続電極１５７が形成されて、タイミング発生回路３００からの各種信号や画像信号４０Ｒ、４０Ｇ、４０Ｂを入力する構成となっている。また、この一辺に隣接する一辺には、走査線駆動回路１００が形成されて、Ｘ方向に延在する走査線２をそれぞれ両側から駆動する構成となっている。
【００６８】
一方、対向基板１５２の共通電極１５８は、素子基板１５１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１５１との電気的導通が図られている。ほかに、対向基板１５２には、液晶パネルＡＡの用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第３に、液晶パネルＡＡに光を照射するバックライトが設けられる。特に色光変調の用途の場合には、カラーフィルタは形成されずにブラックマトリクスが対向基板１５２に設けられる。
【００６９】
くわえて、素子基板１５１および対向基板１５２の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶１５５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００７０】
なお、データ線駆動回路２００、走査線駆動回路１００等の周辺回路の一部または全部を、素子基板１５１に形成する替わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いてフィルムに実装された駆動用ＩＣチップを、素子基板１５１の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技術を用いて、素子基板１５１の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【００７１】
＜１−６：データ線駆動回路の他の構成例＞
【００７２】
＜１−６−１：負論理の構成例＞
【００７３】
上述したデータ線駆動回路２００は、Ｘ転送開始パルスＤＸがハイレベルでアクティブとなる正論理に対応するのものであった。この変形例のデータ線駆動回路２００’は、Ｘ転送開始パルスＤＸがローレベルでアクティブとなる負論理に対応するものである。
【００７４】
図６は、データ線駆動回路２００の詳細な構成を示す回路図であり、図７は、そのタイミングチャートである。データ線駆動回路２００’は、演算単位回路Ｕｂ１〜Ｕｂｎにおいてナンド回路５１１をノア回路５１５に置き換えた点およびナンド回路５１４をノア回路５１６に置き換えた点を除いて、上述したデータ線駆動回路２００と同一である。
【００７５】
図７に示すようにＸ転送開始パルスＤＸはローレベルでアクティブとなるため、信号Ｐ１，Ｐ２，…はローレベルでアクティブとなり、ノア回路５１５の出力信号Ｑ１、Ｑ２…は、ハイレベルでアクティブとなる。
【００７６】
したがって、正サンプリング信号Ｓａ１、Ｓａ２、…は、出力信号Ｑ１、Ｑ２…を２回反転することによって生成される。一方、負サンプリング信号Ｓｂ１、Ｓｂ２、…は、出力信号Ｑ１、Ｑ２…を１回反転することによって生成される。このため、この例では正サンプリング信号Ｓａ１、Ｓａ２、…を生成する系統の方が負サンプリング信号Ｓｂ１、Ｓｂ２、…を生成する系統と比較して遅延時間が長くなる。そこで、正サンプリング信号Ｓａ１、Ｓａ２、…を生成する系統にノア回路５１６を用いて、正サンプリング信号Ｓａ１、Ｓａ２、…の有効期間を次段のノア回路５１５の出力信号によって有効期間を制限している。
【００７７】
これにより、正サンプリング信号Ｓａ１が有効となる期間と負サンプリング信号Ｓｂ２が有効となる期間とが重複する期間を殆どなくすことが可能となる。特に、ノア回路５１６の遅延時間Δｔ２とインバータ５１２および５１３の遅延時間Δｔ１とをΔｔ２＜Δｔ１となるように、各論理回路のトランジスタサイズを決定すれば、有効期間の重複を完全になくすことが可能となる。
【００７８】
＜１−６−２：レベルシフタを含む構成例＞
【００７９】
上述したデータ線駆動回路２００および２００’はレベルシフタを含むものであってもよい。図８に、レベルシフタを含むデータ線駆動回路２００の構成例を示す。この図に示すように出力信号制御部２２０を構成する各演算単位回路Ｕｂ１〜Ｕｂｎ＋１はレベルシフタＬＳ１〜ＬＳｎ＋１を有する。各レベルシフタは、入力信号のレベル変換して出力信号を生成する。
【００８０】
図９（Ａ）は、データ線駆動回路２００に用いる演算単位回路Ｕｂ２の回路図である。レベルシフタＬＳ２は、ナンド回路５１１の出力信号ＩＮ１とインバータ５１３の出力信号ＩＮ２とに基づいて、各信号ＩＮ１およびＩＮ２の電圧レベルを変換して出力信号ＯＵＴ１およびＯＵＴ２を出力する。例えば、電位Ｖｓｓ、Ｖｄｄ、Ｖｈｈの間にＶｓｓ＜Ｖｄｄ＜Ｖｈｈの関係があり、信号ＩＮ１およびＩＮ２が電位Ｖｓｓと電位Ｖｄｄとの間で振れるとしたとき、信号ＯＵＴ１およびＯＵＴ２は電位Ｖｓｓと電位Ｖｈｈとの間で振れる。
【００８１】
このようにナンド回路５１４の前にレベルシフタＬＳ２を設けたのは、レベルシフト時に信号波形のエッジの傾斜が緩やかになり、有効期間が重なることがあるので、レベルシフト後の信号に対してタイミング調整を行うためである。
【００８２】
したがって、レベルシフタはナンド回路５１４より前であればどこに設けてもよく、例えば、シフトレジスタ単位回路Ｕａ１の前段に設けて、Ｘ転送開始パルスＤＸの信号振幅を変換してもよいし、演算単位回路Ｕｂ２の直前に設けてもよい。なお、負論理に対応するデータ線駆動回路２００’における演算単位回路Ｕｂ２も同様にレベルシフタを組み込むことができる。図９（Ｂ）にその回路図を示す。
【００８３】
＜１−６−３：バッファ回路を含む構成例＞
【００８４】
上述したデータ線駆動回路２００および２００’はバッファ回路を含むものであってもよい。図１０はバッファ回路を含むデータ線駆動回路２００の一部とその周辺構成を示す回路図である。この例では、正サンプリング信号Ｓａおよび負サンプリング信号Ｓｂが３個のトランスファーゲートを駆動するものとする。このような場合には、１個のトランスファーゲートを駆動する場合と比較して消費電流が大きくなるので、同図に示すバッファ回路ＢＵＦを備えることが好ましい。
【００８５】
バッファ回路ＢＵＦは４個のインバータ２２１〜２２４から構成されている。そして、インバータ２２１〜２２４を構成するトランジスタのサイズを大きくすることによって、出力電流を大きくすることが可能となる。
【００８６】
＜１−６−４：バッファ回路を含む構成例＞
【００８７】
上述したデータ線駆動回路２００および２００’はラッチ回路を含むものであってもよい。図１１はラッチ回路を含むデータ線駆動回路２００の一部とその周辺構成を示す回路図である。ラッチ回路ＬＡＴは、インバータ２２５〜２２８から構成されている。そして、リング状に接続されたインバータ２２５および２２６によって、正サンプリング信号Ｓａと負サンプリング信号Ｓｂのパルス幅を揃えることができ、さらに、隣接するサンプリング信号の重なりをより一層減少させることが可能となる。
【００８８】
＜２．応用例＞
【００８９】
＜２−１：素子基板の構成など＞
【００９０】
上述した各実施形態においては、液晶パネルの素子基板１５１をガラス等の透明な絶縁性基板により構成して、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、チャネルが形成されたＴＦＴによって、画素のスイッチング素子（ＴＦＴ５０）やデータ線駆動回路２００、および走査線駆動回路１００の素子を構成するものとして説明したが、本発明はこれに限られるものではない。
【００９１】
例えば、素子基板１５１を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、チャネルが形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や各種の回路の素子を構成しても良い。このように素子基板１５１を半導体基板により構成する場合には、透過型の表示パネルとして用いることができないため、画素電極６をアルミニウムなどで形成して、反射型として用いられることとなる。また、単に、素子基板１５１を透明基板として、画素電極６を反射型にしても良い。
【００９２】
さらに、上述した実施の形態にあっては、画素のスイッチング素子を、ＴＦＴで代表される３端子素子として説明したが、ダイオード等の２端子素子で構成しても良い。ただし、画素のスイッチング素子として２端子素子を用いる場合には、走査線２を一方の基板に形成し、データ線３を他方の基板に形成するとともに、２端子素子を、走査線２またはデータ線３のいずれか一方と、画素電極との間に形成する必要がある。この場合、画素は、走査線２とデータ線３との間に直列接続された二端子素子と、液晶とから構成されることとなる。
【００９３】
また、本発明は、アクティブマトリクス型液晶表示装置として説明したが、これに限られず、ＳＴＮ（Super Twisted Nematic）液晶などを用いたパッシィブ型にも適用可能である。さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。
【００９４】
＜２−２：電子機器＞
【００９５】
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。
【００９６】
＜２−２−１：プロジェクタ＞
【００９７】
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図１２は、プロジェクタの構成例を示す平面図である。
【００９８】
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【００９９】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶パネルＡＡと同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【０１００】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【０１０１】
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【０１０２】
＜２−２−２：モバイル型コンピュータ＞
【０１０３】
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図１３は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００５の背面にバックライトを付加することにより構成されている。
【０１０４】
＜２−２−３：携帯電話＞
【０１０５】
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図１３は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶パネル１００５を備えるものである。この反射型の液晶パネル１００５にあっては、必要に応じてその前面にフロントライトが設けられる。
【０１０６】
なお、図１１〜図１３を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【０１０７】
【発明の効果】
以上説明したように本発明よれば、ある正論理出力信号および負論理出力信号の組が有効となる期間と、次の正論理出力信号および負論理出力信号の組が有効となる期間とが重複する期間を大幅に減少させることができる。そして、本発明を適用した電気光学装置は、高精細で鮮明な画像を表示することができる。
【図面の簡単な説明】
【図１】 本発明に係る液晶パネルＡＡの全体構成を示すブロック図である。
【図２】 同装置のデータ線駆動回路２００およびサンプリング回路２４０の詳細な構成を示す回路図である。
【図３】 データ線駆動回路２００のタイミングチャートである。
【図４】 同液晶パネルの構造を説明するための斜視図である。
【図５】 同液晶パネルの構造を説明するための一部断面図である。
【図６】 負論理に対応するデータ線駆動回路２００’の回路図である。
【図７】 データ線駆動回路２００’のタイミングチャートである。
【図８】 レベルシフタを含むデータ線駆動回路２００のブロック図である。
【図９】 レベルシフタを含む演算単位回路Ｕｂ２の回路図である。
【図１０】 バッファ回路を含むデータ線駆動回路２００のブロック図である。
【図１１】 ラッチ回路を含むデータ線駆動回路２００のブロック図である。
【図１２】 同液晶装置を適用した電子機器の一例たるビデオプロジェクタの断面図である。
【図１３】 同液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１４】 同液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
２……走査線
３……データ線
６……画素電極
５０……ＴＦＴ（スイッチング素子）
Ｓａ１〜Ｓａｎ……正サンプリング信号
Ｓｂ１〜Ｓｂｎ……負サンプリング信号
２００、２００’……データ線駆動回路
２１０……シフトレジスタ部
２２０……出力信号制御部
ＬＳ１〜ＬＳｎ……レベルシフタ
Ｕａ１〜Ｕａｎ＋２……シフトレジスタ単位回路
Ｕｂ１〜Ｕｂｎ＋１……演算単位回路
Claims (14)
- クロック信号に同期して開始パルスを順次シフトする複数の単位回路を縦続接続した転送手段とともに用いられ、前記各単位回路の出力信号に基づいて、正論理出力信号とこれを反転した負論理出力信号との組みを生成する出力制御回路であって、
ある単位回路の出力信号と次段の単位回路の出力信号とに基づいて、両単位回路の出力信号が同時に有効となる期間に有効となる出力信号を生成する第１論理演算部と、
前記第１論理演算部の出力信号に基づいて前記正論理出力信号を生成する第１系統と、前記第１論理演算部の出力信号に基づいて前記負論理出力信号を生成する第２系統とを備え、前記第１系統と前記第２系統とのうち遅延時間が大きい方の系統は、次段の出力制御回路における第１論理演算部の出力信号に基づいて、前記正論理出力信号と前記負論理出力信号のうち当該系統で生成すべき信号の有効期間を制限する第２論理演算部と、
を備えることを出力制御回路。 - 前記第１論理演算部の出力信号はローレベルで有効となり、
前記第２論理演算部の前記論理回路は、前記第２系統に含まれ、次段の出力制御回路における第１論理演算部の出力信号に基づいて、前記負論理出力信号の有効期間を制限するナンド回路であることを特徴とする請求項１に記載の出力制御回路。 - 前記単位回路の出力信号はハイレベルで有効となり、
前記第１論理演算部はナンド回路を有し、
前記第２論理演算部の第１系統は、前記第１論理演算部のナンド回路の出力信号を反転して前記正論理出力信号として出力する第１反転回路を備え、
前記第２論理演算部の第２系統は、前記第１論理演算部のナンド回路の出力信号を反転して出力する第２反転回路と、前記第２反転回路の出力信号と前記次段の出力制御回路における第１論理演算部の出力信号との論理積の反転を演算して前記負論理出力信号として出力する前記論理回路とを備える
ことを特徴とする請求項２に記載の出力制御回路。 - 前記第１論理演算部の出力信号はハイレベルで有効となり、
前記第２論理演算部の前記論理回路は、前記第１系統に含まれ、次段の出力制御回路における第１論理演算部の出力信号に基づいて、前記正論理出力信号の有効期間を制限するノア回路であることを特徴とする請求項１に記載の出力制御回路。 - 前記単位回路の出力信号はローレベルで有効となり、
前記第１論理演算部はノア回路を有し、
前記第２論理演算部の第２系統は、前記第１論理演算部のノア回路の出力信号を反転して前記負論理出力信号として出力する第１反転回路を備え、
前記第２論理演算部の第１系統は、前記第１論理演算部のノア回路の出力信号を反転して出力する第２反転回路と、前記第２反転回路の出力信号と前記次段の出力制御回路における第１論理演算部の出力信号との論理和の反転を演算して前記正論理出力信号として出力する前記論理回路とを備える
ことを特徴とする請求項４に記載の出力制御回路。 - 前記論理回路の前段に信号の振幅を変換するレベル変換回路を設けたことを特徴とする請求項１に記載の出力制御回路。
- 前記単位回路の出力信号はハイレベルで有効となり、
前記第１論理演算部はナンド回路を有し、
前記第２論理演算部は、
前記第１論理演算部のナンド回路の出力信号を反転する第２反転回路と、
前記第１論理演算部のナンド回路の出力信号と前記第２反転回路の出力信号との信号振幅を各々変換して出力する前記レベル変換回路と、
レベル変換された前記第１論理演算部のナンド回路の出力信号を反転して前記正論理出力信号として出力する第１反転回路と、
レベル変換された前記第２反転回路の出力信号と前記次段の出力制御回路におけるレベル変換された第１論理演算部の出力信号との論理積の反転を演算して前記負論理出力信号として出力する前記論理回路と
を備えることを特徴とする請求項６に記載の出力制御回路。 - 前記単位回路の出力信号はローレベルで有効となり、
前記第１論理演算部はノア回路を有し、
前記第２論理演算部は、
前記第１論理演算部のノア回路の出力信号を反転する第２反転回路と、
前記第１論理演算部のノア回路の出力信号と前記第２反転回路の出力信号との信号振幅を各々変換して出力する前記レベル変換回路と、
レベル変換された前記第１論理演算部のノア回路の出力信号を反転して前記負論理出力信号として出力する第１反転回路と、
レベル変換された前記第２反転回路の出力信号と前記次段の出力制御回路におけるレベル変換された第１論理演算部の出力信号との論理和の反転を演算して前記正論理出力信号として出力する前記論理回路と
を備えることを特徴とする請求項６に記載の出力制御回路。 - 前記第２論理演算部の後段に設けられ、前記第２論理演算部の各出力信号の電流を増幅して前記正論理出力信号および前記負論理出力信号として出力する電流増幅部を備えたことを特徴とする請求項１乃至８うちいずれか１項に記載した出力制御回路。
- 前記第２論理演算部の後段に設けられ、前記第２論理演算部の各出力信号を双方向に保持する保持部を備え、前記保持部の各出力信号を前記正論理出力信号および前記負論理出力信号として出力することを特徴とする請求項１乃至９のうちいずれか１項に記載した出力制御回路。
- クロック信号に同期して開始パルスを順次シフトする複数の単位回路を縦続接続した転送手段とともに用いられ、前記各単位回路の出力信号に基づいて、正論理出力信号とこれを反転した負論理出力信号との組みを生成する出力制御回路であって、
ある単位回路の出力信号と次段の単位回路の出力信号とに基づいて、両単位回路の出力信号が同時に有効となる期間に有効となる出力信号を生成する第１論理演算部と、
前記第１論理演算部の出力信号に基づいて、前記正論理出力信号と前記負論理出力信号のうち一方を生成する第１系統と、前記第１論理演算部の出力信号が有効であり、かつ、次段の出力制御回路における第１論理演算部の出力信号が有効ではない期間において、前記正論理出力信号と前記負論理出力信号のうち他方を生成する第２系統とを有する第２論理演算部と、
を備えたことを特徴とする出力制御回路。 - 複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極およびスイッチング素子とを有する電気光学装置を駆動する駆動回路であって、
クロック信号に同期して開始パルスを順次シフトする単位回路を縦続接続した転送手段と、
請求項１乃至１１のうちいずれか１項に記載された出力制御回路を複数備えた出力制御手段と
を備えたことを特徴とする駆動回路。 - 複数の走査線と、
複数のデータ線と、
前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極およびスイッチング素子と、
画像信号が供給される画像信号線と、
前記各データ線に対応して設けられ、ハイレベルで有効となる制御信号とローレベルで有効となる制御信号の組によってオン・オフが制御され、一方の端子が前記データ線に接続され、他方の端子が前記画像信号線に接続される複数のスイッチ回路と、
前記各スイッチ回路に前記制御信号の組として前記正論理出力信号および前記負論理出力信号を供給する請求項１２に記載の駆動回路と
を備えたことを特徴とする電気光学装置。 - 請求項１３に記載の電気光学装置を備えたことを特徴とする電子機器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002233880A JP4007117B2 (ja) | 2002-08-09 | 2002-08-09 | 出力制御回路、駆動回路、電気光学装置および電子機器 |
| US10/629,591 US7095405B2 (en) | 2002-08-09 | 2003-07-30 | Output control circuit, driving circuit, electro-optic apparatus, and electronic instrument |
| TW092121690A TWI224769B (en) | 2002-08-09 | 2003-08-07 | Output control circuit, drive circuit, optoelectronic device, and electronic machine |
| CNB031533086A CN1287349C (zh) | 2002-08-09 | 2003-08-08 | 输出控制电路、驱动电路、电光装置和电子设备 |
| KR1020030054903A KR100611841B1 (ko) | 2002-08-09 | 2003-08-08 | 출력 제어 회로, 구동 회로, 전기 광학 장치 및 전자 기기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002233880A JP4007117B2 (ja) | 2002-08-09 | 2002-08-09 | 出力制御回路、駆動回路、電気光学装置および電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004077546A JP2004077546A (ja) | 2004-03-11 |
| JP4007117B2 true JP4007117B2 (ja) | 2007-11-14 |
Family
ID=32018895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002233880A Expired - Lifetime JP4007117B2 (ja) | 2002-08-09 | 2002-08-09 | 出力制御回路、駆動回路、電気光学装置および電子機器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7095405B2 (ja) |
| JP (1) | JP4007117B2 (ja) |
| KR (1) | KR100611841B1 (ja) |
| CN (1) | CN1287349C (ja) |
| TW (1) | TWI224769B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7889157B2 (en) * | 2003-12-30 | 2011-02-15 | Lg Display Co., Ltd. | Electro-luminescence display device and driving apparatus thereof |
| KR100597488B1 (ko) * | 2004-01-09 | 2006-07-10 | 주식회사 팬택 | 무선통신단말기에서의 유휴 핸드오프 방법 |
| JP4385952B2 (ja) * | 2005-01-19 | 2009-12-16 | セイコーエプソン株式会社 | 電気光学装置、その駆動回路および電子機器 |
| JP3872085B2 (ja) | 2005-06-14 | 2007-01-24 | シャープ株式会社 | 表示装置の駆動回路、パルス生成方法および表示装置 |
| TW200703216A (en) * | 2005-07-12 | 2007-01-16 | Sanyo Electric Co | Electroluminescense display device |
| US8115727B2 (en) * | 2006-05-25 | 2012-02-14 | Chimei Innolux Corporation | System for displaying image |
| JP2008083680A (ja) * | 2006-08-17 | 2008-04-10 | Seiko Epson Corp | 電気光学装置および電子機器 |
| JP2011232568A (ja) * | 2010-04-28 | 2011-11-17 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| CN104361853B (zh) * | 2014-12-02 | 2017-02-15 | 京东方科技集团股份有限公司 | 移位寄存器单元、移位寄存器、栅极驱动电路和显示装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02264578A (ja) | 1989-04-05 | 1990-10-29 | Olympus Optical Co Ltd | 固体撮像装置 |
| JP3277382B2 (ja) | 1992-01-31 | 2002-04-22 | ソニー株式会社 | 固定重複パタン除去機能付水平走査回路 |
| US6191770B1 (en) * | 1997-12-11 | 2001-02-20 | Lg. Philips Lcd Co., Ltd. | Apparatus and method for testing driving circuit in liquid crystal display |
| JP3034515B2 (ja) | 1998-03-23 | 2000-04-17 | 株式会社東芝 | アレイ基板及びそれを用いた液晶表示素子 |
| JP4806481B2 (ja) * | 1999-08-19 | 2011-11-02 | 富士通セミコンダクター株式会社 | Ｌｃｄパネル駆動回路 |
| JP3930332B2 (ja) * | 2002-01-29 | 2007-06-13 | 富士通株式会社 | 集積回路、液晶表示装置、及び信号伝送システム |
| JP4474821B2 (ja) * | 2002-04-16 | 2010-06-09 | セイコーエプソン株式会社 | シフトレジスタ、データ線駆動回路および走査線駆動回路 |
-
2002
- 2002-08-09 JP JP2002233880A patent/JP4007117B2/ja not_active Expired - Lifetime
-
2003
- 2003-07-30 US US10/629,591 patent/US7095405B2/en active Active
- 2003-08-07 TW TW092121690A patent/TWI224769B/zh not_active IP Right Cessation
- 2003-08-08 CN CNB031533086A patent/CN1287349C/zh not_active Expired - Lifetime
- 2003-08-08 KR KR1020030054903A patent/KR100611841B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US7095405B2 (en) | 2006-08-22 |
| CN1287349C (zh) | 2006-11-29 |
| KR20040014345A (ko) | 2004-02-14 |
| KR100611841B1 (ko) | 2006-08-11 |
| TW200406731A (en) | 2004-05-01 |
| CN1485811A (zh) | 2004-03-31 |
| JP2004077546A (ja) | 2004-03-11 |
| TWI224769B (en) | 2004-12-01 |
| US20040169623A1 (en) | 2004-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4474821B2 (ja) | シフトレジスタ、データ線駆動回路および走査線駆動回路 | |
| JP2000310963A (ja) | 電気光学装置の駆動回路及び電気光学装置並びに電子機器 | |
| JP3659103B2 (ja) | 電気光学装置、電気光学装置の駆動回路および駆動方法、電子機器 | |
| JP4007117B2 (ja) | 出力制御回路、駆動回路、電気光学装置および電子機器 | |
| JP3692846B2 (ja) | シフトレジスタ、シフトレジスタの制御方法、データ線駆動回路、走査線駆動回路、電気光学パネル、および電子機器 | |
| JP3520756B2 (ja) | 電気光学装置の駆動回路、電気光学装置及び電子機器 | |
| JP2000242237A (ja) | 電気光学装置の駆動回路、電気光学装置および電子機器 | |
| JP3893819B2 (ja) | 電気光学装置の駆動回路、データ線駆動回路、走査線駆動回路、電気光学装置、および電子機器 | |
| JP3729032B2 (ja) | シフトレジスタ、シフトレジスタの制御方法、データ線駆動回路、走査線駆動回路、電気光学パネル、および電子機器 | |
| JP3997727B2 (ja) | 電気光学パネルおよび電子機器 | |
| JP4461687B2 (ja) | 電気光学パネル、その駆動回路及び駆動方法、並びに電子機器 | |
| JP3891070B2 (ja) | タイミング調整回路、駆動回路、電気光学装置および電子機器 | |
| JP2004271729A (ja) | 電気光学パネル及びその駆動方法、電気光学装置、並びに電子機器 | |
| JP2000235372A (ja) | シフトレジスタ回路、電気光学装置の駆動回路、電気光学装置および電子機器 | |
| JP2001188520A (ja) | 電気光学装置の駆動回路、電気光学装置及び電子機器 | |
| JP2004061632A (ja) | 電気光学装置及び電子機器 | |
| JP4419394B2 (ja) | 電気光学パネルの駆動方法及び駆動回路、これを用いた電気光学パネル、並びに電子機器 | |
| JP3752960B2 (ja) | 電気光学パネルのデータ線駆動方法、データ線駆動装置、電気光学装置、および電子機器 | |
| JP3726675B2 (ja) | 電気光学パネル、その駆動回路、データ線駆動回路、走査線駆動回路および電子機器 | |
| JP4111212B2 (ja) | 駆動回路、電気光学装置、および電子機器 | |
| JP3837998B2 (ja) | レベル変換回路、データ線駆動回路、電気光学装置および電子機器 | |
| JP4254427B2 (ja) | 電気光学装置及び電子機器 | |
| JP2000356975A (ja) | 駆動回路、電気光学装置、および電子機器 | |
| JP2004317727A (ja) | シフトレジスタ、データ線駆動回路および走査線駆動回路、電気光学装置並びに電子機器 | |
| JP2006243759A (ja) | 電気光学装置の駆動回路、データ線駆動回路、走査線駆動回路、電気光学装置、および電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070130 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070329 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070402 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070807 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070820 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4007117 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130907 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |