JP2001188520A - 電気光学装置の駆動回路、電気光学装置及び電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 電気光学装置のデータ線や走査線を駆動する
ためのパルスとして、均一なパルス幅を持ったものを生
成する。 【解決手段】 例えば、データ線駆動回路１４０を、シ
フトレジスタ１４１０と選択回路群１４２０とから構成
する。選択回路群１４２０は複数の選択回路Ｓ１〜Ｓｎ
を有し、駆動パルスＴ１〜Ｔｎに基づいてイネーブル信
号ＥＮのパルスをを選択し、このパルスを駆動パルスＴ
１〜Ｔｎとして出力する。これにより、駆動パルスＴ１
〜Ｔｎのアクティブ期間を一定にし、サンプリング回路
１５０を介して各画素に書き込まれる時間を一定にす
る。そして、表示品質を高める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高品位な表示が可
能な電気光学装置の駆動回路、電気光学装置及び電子機
器に関する。

【０００２】

【従来の技術】周知の通り、電気光学装置の一例である
アクティブマトリックス型液晶表示装置は、素子基板と
対向基板との間に液晶を挟持してなるものである。ここ
で、素子基板には、複数のデータ線と、これらのデータ
線と交差する複数の走査線と、各データ線と各走査線と
の交点に位置する画素とが形成されている。また、各画
素は、画素電極とスイッチング素子とにより構成されて
いる。各画素におけるスイッチング素子は、その画素に
対応した走査線に選択電圧が出力されているときに導通
し、その画素に対応したデータ線に供給されたデータ信
号を画素電極に印加する役割を果たす。また、素子基板
上には、以上説明したものの他に駆動回路が形成され
る。この駆動回路には、走査線を駆動するための走査線
駆動回路とデータ線を駆動するためのデータ線駆動回路
とがある。

【０００３】このような構成において、走査線駆動回路
により、例えば１フレーム（１垂直走査）期間内の各水
平走査期間毎に走査線に選択電圧が印加され、１フレー
ム期間に複数の走査線に選択電圧が順次供給される。そ
して、各走査線に選択電圧が出力されている間、データ
線駆動回路により、複数のデータ線に各画素の表示階調
に対応した画像信号が順次出力され、当該走査線に沿っ
て並んだ一連の画素の画素電極に画像信号が印加され
る。

【０００４】このようにして１フレーム期間の間に、全
ての画素の画素電極に各画素の表示階調に対応した画像
信号が印加され、画素表示が行われる。

【０００５】図１７は、以上説明した電気光学装置に用
いられるデータ線駆動回路の従来の構成例を示すブロッ
ク図である。

【０００６】図１７において、データ線駆動回路１４０
０は、ラッチ回路１４３０−ｋ（ｋ＝１〜ｎ＋１）と、
ＮＡＮＤ回路１４６４−ｋ（ｋ＝１〜ｎ）と、インバー
タ１４６５−ｋ（ｋ＝１〜ｎ）とによって構成されてい
る。

【０００７】ラッチ回路１４３０−ｋ（ｋ＝１〜ｎ＋
１）は、図示のようにカスケード接続されており、ｎ＋
１段のシフトレジスタを構成している。各ラッチ回路１
４３０−ｋは、各々２相クロックにより入力データの取
り込みおよび保持を行う回路であり、各々にはクロック
信号ＣＬＫおよびその反転クロック信号ＣＬＫINVが供
給される。また、奇数段目のラッチ回路１４３０−ｋ
（ｋは奇数）は、クロック信号ＣＬＫがハイレベル、反
転クロック信号ＣＬＫINVがローレベルのときに、入力
データを出力する構成となっており、偶数段目のラッチ
回路１４３０−ｋ（ｋは偶数）は、クロック信号ＣＬＫ
がローレベル、反転クロック信号ＣＬＫINVがハイレベ
ルのときに入力データを出力する構成となっている。

【０００８】初段のラッチ回路１４３０−１には、駆動
開始指令パルスＤＸが供給される。この駆動開始指令パ
ルスＤＸは、水平走査期間の開始時点において１個発生
されるパルスである。初段のラッチ回路１４３０−１
は、クロック信号ＣＬＫの立ち上がりおよび反転クロッ
ク信号ＣＬＫINVの立ち下がりにより、この駆動開始指
令パルスＤＸをシフトしてパルスＥ１として出力する。
また、第２段目のラッチ回路１４３０−２は、その後の
クロック信号ＣＬＫの立ち下がりおよび反転クロック信
号ＣＬＫINVの立ち上がりにより、このパルスＥ１をシ
フトしてパルスＥ２として出力する。以後の各段も同様
に動作し、これにより、各々クロック信号ＣＬＫ（反転
クロック信号ＣＬＫINV）の半周期分ずつ位相が順次ず
れた複数の遅延パルスＥ１〜Ｅｎ＋１がｎ＋１個のラッ
チ回路１４３０−ｋ（ｋ＝１〜ｎ＋１）から出力され
る。ｎ個のＮＡＮＤゲート１４６４−ｋ（ｋ＝１〜ｎ）
の各々には、ラッチ回路１４３０−ｋから出力されるパ
ルスＥｋと、ラッチ回路１４３０−（ｋ＋１）から出力
されるパルスＥｋ＋１とが入力される。インバータ１４
６５−ｋ（ｋ＝１〜ｎ）は、ＮＡＮＤゲート１４６４−
ｋ（ｋ＝１〜ｎ）の各選択パルスを反転し、駆動パルス
Ｆｋ（ｋ＝１〜ｎ）として出力する。

【０００９】図１７に示す例では、電気光学装置の素子
基板上にｎ本のデータ線Ｄ１〜Ｄｎが配線されると共に
サンプリング回路１４４０が設けられている。このサン
プリング回路１４４０は、ｎ個のスイッチング素子１４
４１−ｋ（ｋ＝１〜ｎ）により構成されている。これら
のスイッチング素子１４４１−ｋ（ｋ＝１〜ｎ）は、ｎ
本のデータ線と画像信号ＶＩＤを供給する信号線との間
に各々介挿されている。

【００１０】図１８は、以上説明したデータ線駆動回路
１４００の動作を示すタイミングチャートである。

【００１１】水平走査期間の最初に駆動開始指令パルス
ＤＸが入力され、その直後のタイミングｔ１においてク
ロック信号ＣＬＸの立ち上がる（反転クロック信号ＣＬ
ＸINVが立ち下がる）と、これにより駆動開始指令パル
スＤＸが第１段ラッチ回路１４３０−１に取り込まれ、
第１段ラッチ回路１４３０−１の選択パルスＥ１がハイ
レベルとなる。

【００１２】次に、タイミングｔ２においてクロック信
号ＣＬＸが立ち下がると（反転クロック信号ＣＬＸINV
が立ち上がると）、第１段ラッチ回路１４３０−１の選
択パルスＥ１を第２段ラッチ回路１４３０−２が取り込
む。この結果、第２段ラッチ回路１４３０−２の選択パ
ルスＥ２は、ハイレベルとなる。一方、第１段ラッチ回
路１４３０−１は、クロック信号ＣＬＸが立ち下がり
（反転クロック信号ＣＬＸINVが立ち上がり）によって
は入力データの取り込みを行わず、過去取り込んだデー
タを保持するので、その選択パルスＥ１は依然としてハ
イレベルのままである。

【００１３】次に駆動開始指令パルスＤＸがローレベル
に立ち下がり、その後、タイミングｔ３においてクロッ
ク信号ＣＬＸが立ち上がると（反転クロック信号ＣＬＸ
INVが立ち下がると）、第１段ラッチ回路１４３０−１
は、ローレベルの入力データを取り込んで選択パルスＥ
１として出力する。また、第２段ラッチ回路１４３０−
２の選択パルスＥ２はハイレベルを維持する。また、第
３段ラッチ回路１４３０−３は、第２段ラッチ回路１４
３０−２の選択パルスＥ２（ハイレベル）を取り込み、
選択パルスＥ３として出力する。

【００１４】以下、同様に、奇数段のラッチ回路１４３
０−ｋ（ｋは奇数）は、クロック信号ＣＬＸが立ち上が
る（反転クロック信号ＣＬＸINVが立ち下がる）ときに
前段のラッチ回路１４３０−（ｋ−１）の選択パルスＥ
ｋ−１を取り込んで選択パルスＥｋとして出力し、偶数
段のラッチ回路１４３０−ｋ（ｋは偶数）は、クロック
信号ＣＬＸが立ち下がる（反転クロック信号ＣＬＸINV
が立ち上がる）ときに前段のラッチ回路１４３０−（ｋ
−１）の選択パルスＥｋ−１を取り込んで選択パルスＥ
ｋとして出力する。

【００１５】このようなシフト動作が行われる結果、図
１８に示すように、各々クロック信号ＣＬＸ（反転クロ
ック信号ＣＬＸINV）の１周期分のパルス幅を有し、か
つ、クロック信号ＣＬＸ（反転クロック信号ＣＬＸIN
V）の半周期分ずつ相互に位相がずれたｎ＋１個のパル
スＥｋ（ｋ＝１〜ｎ＋１）がラッチ回路１４３０−ｋ
（ｋ＝１〜ｎ＋１）から出力され、ＮＡＮＤゲート１４
６４−ｋ（ｋ＝１〜ｎ）に供給される。

【００１６】ここで、ＮＡＮＤゲート１４６４−ｋ（ｋ
＝１〜ｎ）の各々には、隣り合った２個のラッチ回路１
４６４−ｋおよび１４６４−（ｋ＋１）の選択パルスＥ
ｋおよびＥｋ＋１が入力される。このため、図１８に示
すように、各々クロック信号ＣＬＸ（反転クロック信号
ＣＬＸINV）の半周期分のパルス幅を有し、かつ、クロ
ック信号ＣＬＸ（反転クロック信号ＣＬＸINV）の半周
期分ずつ相互に位相がずれたｎ個の駆動パルスＦｋ（ｋ
＝１〜ｎ）が各ＮＡＮＤゲート１４６４−ｋ（ｋ＝１〜
ｎ）の後段の各インバータ１４６４−ｋ（ｋ＝１〜ｎ）
から出力される。

【００１７】これらの駆動パルスＦｋ（ｋ＝１〜ｎ）
は、スイッチング素子１４４１−ｋ（ｋ＝１〜ｎ）に各
々供給される。

【００１８】この駆動パルスＦｋ（ｋ＝１〜ｎ）によ
り、スイッチング素子１４４１−ｋ（ｋ＝１〜ｎ）が順
次オン状態とされる。そして、各スイッチング素子１４
４１−ｋ（ｋ＝１〜ｎ）を介して画像信号ＶＩＤが順次
データ線Ｄｋ（ｋ＝１〜ｎ）に印加されるのである。

【００１９】

【発明が解決しようとする課題】ところで、上述した従
来の電気光学装置の駆動回路は、素子基板上の薄膜トラ
ンジスタ（Thin Film Transistor：以下「ＴＦＴ」と称
する）などの能動素子を用いて構成されている。ここ
で、電気光学装置により表示ムラなどのない高品質の表
示を行うためには、駆動回路から均一なパルス幅の駆動
パルスＦｋ（ｋ＝１〜ｎ）が得られる必要があり、その
ためには、この駆動回路を構成する各ＴＦＴが均一な特
性を有していることが望まれる。しかし、素子基板上の
広い範囲に亙って均一な特性のＴＦＴを形成することは
難しく、素子基板上の場所により、形成されるＴＦＴの
閾値電圧や相互コンダクタンスに製造バラツキが発生し
てしまう。このため、図１７に例示するような従来の駆
動回路を採用した場合、この駆動回路から出力される駆
動パルスＦｋ（ｋ＝１〜ｎ）のパルス幅が不均一となっ
てしまう。

【００２０】例えば、駆動パルスＦ１は、クロック信号
ＣＬＸの立ち下がり（反転クロック信号ＣＬＸINVの立
ち上がり）によってラッチ回路１４３０−２の選択パル
スＥ２が立ち上がることにより立ち上がり、クロック信
号ＣＬＸの立ち上がり（反転クロック信号ＣＬＸINVの
立ち下がり）によってラッチ回路１４３０−１の選択パ
ルスＥ１が立ち下がることにより立ち下がる。

【００２１】従って、駆動パルスＦ１のパルス幅ｔａ
は、 ｔａ＝ｔｗ−ｔｄ１＋ｔｄ２ となる。ここで、ｔｗは、クロック信号ＣＬＸ（反転ク
ロック信号ＣＬＸINV）の周期である。また、ｔｄ１
は、クロック信号ＣＬＸの立ち下がり（反転クロック信
号ＣＬＸINVの立ち上がり）→ラッチ回路１４３０−２
の選択パルスＥ２の立ち上がり→駆動パルスＦ１の立ち
上がりという信号伝播が行われるときの遅延時間であ
る。また、ｔｄ２は、クロック信号ＣＬＸの立ち上がり
（反転クロック信号ＣＬＸINVの立ち下がり）→ラッチ
回路１４３０−１の選択パルスＥ１の立ち下がり→駆動
パルスＦ１の立ち下がりという信号伝播が行われるとき
の遅延時間である。他の駆動パルスＦ２〜Ｆｎについて
も基本的に同様である。

【００２２】ここで、素子基板上に形成される各ＴＦＴ
間に閾値電圧や相互コンダクタンスのバラツキが生じる
と、駆動パルスＦ１〜Ｆｎに関わる各信号伝播経路間に
おいて、上記ｔｄ１やｔｄ２にバラツキが生じることと
なる。

【００２３】この場合において、例えば、ある駆動パル
スＦｉの生成に関連した信号伝播経路ではｔｄ１が大き
くなって駆動パルスＦｉのパルス幅ｔａが狭くなり、別
の駆動パルスＦｊの生成に関連した信号伝播経路ではｔ
ｄ２が大きくなって駆動パルスＦｊのパルス幅ｔａが広
くなるということも起こりうる。

【００２４】また、図１７に示す従来の駆動回路の場
合、駆動パルスＦｋ（ｋ＝１〜ｎ）は、インバータ１４
６５−ｋ（ｋ＝１〜ｎ）から出力されるが、これらのイ
ンバータを構成する各ＴＦＴの閾値電圧や相互コンダク
タンスにバラツキがあると、駆動パルスＦｋ（ｋ＝１〜
ｎ）のパルス幅にバラツキが生じることとなる。

【００２５】このようにして駆動パルスＦｋのパルス幅
にバラツキが生じると、スイッチング素子がオン状態と
される時間がデータ線によって異なることとなる。この
ため、例えば全データ線に対して同じ画素信号を与える
場合、スイッチング素子がオン状態となる時間のバラツ
キにより、各データ線に保持される電圧にバラツキが生
じてしまい、電気光学装置の表示品質の劣化の原因とな
る。

【００２６】この発明は、以上の事情に鑑みてなされた
ものであり、電気光学装置のデータ線や走査線を駆動す
るためのパルスとして、均一なパルス幅を持ったものを
生成することができる電気光学装置の駆動回路、電気光
学装置およびこの電気光学装置を表示部に用いた電子機
器を提供することを目的としている。

【００２７】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、複数の走査線と、複数のデータ線と、こ
れらの走査線およびデータ線を介して駆動される複数の
画素とを有する電気光学装置の駆動回路において、パル
ス状の駆動開始指令信号を順次遅延して位相の異なった
複数の選択パルスを出力する遅延手段と、各々前記複数
の選択パルスの１つと共通のクロック信号が入力され、
該クロック信号から当該選択パルスが入力されている期
間内のパルスを選択して出力する複数の選択回路とを具
備し、前記複数の選択回路により選択された複数のパル
スにより前記複数の走査線または前記複数のデータ線を
駆動することを特徴とする電気光学装置の駆動回路を提
供する。

【００２８】かかる駆動回路によれば、複数の選択回路
により、位相の異なった複数のパルスが共通のクロック
信号から取り出され、走査線またはデータ線の駆動に用
いられる。従って、駆動に用いられるパルスの幅を各走
査線間または各データ線間において均一にすることがで
き、表示ムラのない高品質の表示を行うことができる。

【００２９】本発明の好ましい態様において、駆動回路
は、画像信号の供給源と前記複数のデータ線との間に介
挿された複数のスイッチング素子を、前記複数の選択回
路によって選択された複数の駆動パルスによりオン／オ
フ駆動する。

【００３０】また、本発明の他の態様において、駆動回
路は、前記複数の走査線を前記複数の選択回路によって
選択された複数の駆動パルスにより駆動する。

【００３１】本発明に係る駆動回路において、前記複数
の選択回路は、前記クロック信号から正のパルスを選択
する選択回路と、前記クロック信号から負のパルスを選
択する選択回路とからなり、これらより選択された正の
パルスおよび負のパルスにより前記データ線または走査
線を駆動するものであってもよい。

【００３２】かかる構成においては、クロック信号に含
まれるハイアクティブのパルスとローアクティブのパル
スの両方がデータ線または走査線の駆動に使用されるの
で、クロック信号の周波数の２倍の周波数でデータ線ま
たは走査線の駆動が行われる。

【００３３】また、クロック信号として、互いに逆相関
係にある第１相および第２相のクロック信号を使用する
場合には、複数の選択回路を、前記第１相のクロック信
号からパルスを選択する第１の選択回路群と、該第１の
選択回路群によって選択されるパルスと同一極性のパル
スを前記第２相のクロック信号から選択する第２の選択
回路群とにより構成し、これらより選択された同一極性
の複数のパルスにより前記データ線または走査線を駆動
するようにしてもよい。

【００３４】また、本発明に係る駆動回路において、前
記選択回路を、前記選択パルスが与えられている期間に
おける前記クロック信号中のパルスを選択して出力する
ＰチャネルトランジスタおよびＮチャネルトランジスタ
からなるトランスミッションゲートにより構成してもよ
い。

【００３５】かかる構成によれば、クロック信号に含ま
れるパルスがそのままの波形を維持し、アナログスイッ
チを介して出力されるので、データ線や走査線の駆動に
使用されるパルスの幅を極めて高い精度で一致させるこ
とができる。

【００３６】本発明は、電気光学装置の駆動回路として
実施する他、この駆動回路を搭載した電気光学装置とし
て実施することも可能であり、さらに、かかる電気光学
装置を表示部として備える電子機器として実施すること
も可能である。

【００３７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００３８】Ａ．第１実施形態 （１）実施形態の構成 図１は、この発明の第１実施形態に係る電気光学装置の
構成を示すブロック図である。本実施形態に係る電気光
学装置は、電気光学材料として液晶を用いたアクティブ
マトリックス型液晶表示装置である。

【００３９】図１に示すように、液晶表示装置は、液晶
パネル１００と、半導体集積回路からなる周辺回路とに
より構成されている。図１には、周辺回路のうち主要な
ものとして、タイミングジェネレータ２００と増幅・反
転回路３００とが示されている。

【００４０】ここで、タイミングジェネレータ２００
は、各部のタイミング制御を行うための各種のタイミン
グ信号を出力する回路である。このタイミングジェネレ
ータ２００は、図２に示すクロック信号生成回路２００
Ａを含んでいる。図３は、このクロック信号生成回路２
００Ａの各部の波形を示すタイミングチャートである。

【００４１】このクロック信号生成回路２００Ａは、図
２に示すように、トグルフリップフロップ２０１および
２０３と、インバータ２０２とにより構成されている。

【００４２】トグルフリップフロップ２０１および２０
３は、トリガ端子Ｔの入力信号レベルが立ち上がる毎
に、出力端子Ｑおよび／Ｑの出力信号レベルを反転させ
るフリップフロップである。これらのフリップフロップ
のうちトグルフリップフロップ２０１のトリガ端子Ｔに
は、所定周波数のタイミングパルスＴＰが入力される。
このタイミングパルスＴＰが入力されることにより、タ
イミングパルスＴＰの１／２の周波数のクロック信号Ｃ
ＬＸがトグルフリップフロップ２０１の出力端子Ｑから
得られ、このクロック信号ＣＬＸのレベルを反転したク
ロック信号ＣＬＸINVがトグルフリップフロップ２０１
の出力端子／Ｑから得られる（図３参照）。

【００４３】また、トグルフリップフロップ２０３のト
リガ端子Ｔには、タイミングパルスＴＰをインバータ２
０２によってレベル反転したタイミングパルスＴＰ’が
入力される（図３参照）。このタイミングパルスＴＰ’
が入力されることにより、タイミングパルスＴＰの１／
２の周波数の周期的な信号であって、クロック信号ＣＬ
ＸよりもタイミングパルスＴＰの半周期分だけ位相が遅
れたイネーブル信号ＥＮがトグルフリップフロップ２０
３の出力端子Ｑから得られ、このイネーブル信号ＥＮの
レベルを反転したイネーブル信号ＥＮINVがトグルフリ
ップフロップ２０３の出力端子／Ｑから得られる（図３
参照）。

【００４４】以上説明したクロック信号生成回路２００
Ａによって生成されるクロック信号ＣＬＸ、反転クロッ
ク信号ＣＬＸINVおよびイネーブル信号ＥＮは、液晶パ
ネル１００上のデータ線（後述）の駆動タイミング制御
に用いられる。

【００４５】タイミングジェネレータ２００は、クロッ
ク信号生成回路２００Ａの他、液晶パネル１００上の走
査線（後述）の駆動タイミング制御に用いられるクロッ
ク信号ＣＬＹおよび反転クロック信号ＣＬＹINVを生成
するクロック信号生成回路（図示略）を備えている。

【００４６】また、タイミングジェレータ２００は、以
上説明した各種のクロック信号の他、垂直走査期間の開
始タイミングにおいて信号ＤＹを生成し、水平走査期間
の開始タイミングにおいて駆動開始指令パルスＤＸを生
成する。

【００４７】また、増幅・反転回路３００は、画像信号
を画素の駆動に適した振幅に増幅すると共に、各画素に
印加される電圧が交流電圧となるように、画像信号をそ
の振幅中心電位を基準として正極性と負極性に交互に電
圧レベルを反転させて出力する回路である。

【００４８】図１において、液晶パネル１００は、素子
基板と対向基板とを互いに電極形成面を対向させ、両基
板間に液晶を封入した構成となっている。図１には、素
子基板上に形成された各回路が示されている。図１に示
すように、素子基板には、Ｘ方向に沿って複数本の平行
な走査線１１２が形成され、これと直交するＹ方向に沿
って複数本の平行なデータ線１１４が形成されている。
そして、これらの走査線１１２とデータ線１１４との各
交点には、各画素を制御するためのスイッチたるＴＦＴ
１１６が配置されている。これらの各交点に配置された
各ＴＦＴ１１６は、各々のゲート電極が当該交点を通過
する走査線１１２に接続され、各々のソース電極が当該
交点を通過するデータ線１１４に接続され、各々のドレ
イン電極が当該交点に配置された画素電極１１８に接続
されている。そして、各画素は、この各交点に配置され
た画素電極１１８と、この画素電極１１８と対向する対
向基板側の共通電極（図１では図示略）と、これら両電
極間に挟持された液晶とによって構成される。なお、こ
の他に、画素電極１１８に対して蓄積容量を並列接続
し、画素電極１１８および共通電極間の印加電圧がリー
クによって低下するのを抑制するようにしてもよい。

【００４９】また、素子基板には、駆動部１２０が形成
されている。この駆動部１２０は、走査線駆動回路１３
０と、データ線駆動回路１４０と、サンプリング回路１
５０とを有している。これらの各回路は、画素を駆動す
るＴＦＴ１１６と共通の製造プロセスで形成されるＰチ
ャネルＴＦＴおよびＮチャネルＴＦＴを用いて構成され
ている。

【００５０】図４は、本実施形態に係るデータ線駆動回
路１４０およびサンプリング回路１５０の構成を示す回
路図である。図４に示すように、データ線駆動回路１４
０は、シフトレジスタ１４１０と選択回路群１４２０と
から構成されている。シフトレジスタ１４１０は、タイ
ミングジェネレータ２００からのクロック信号ＣＬＸ、
反転クロック信号ＣＬＸINVにより、駆動指令パルスＤ
Ｘを順次シフトすることにより、選択パルスＰ１〜Ｐｎ
を順次出力するものである。

【００５１】ここで、クロック信号ＣＬＸ、反転クロッ
ク信号ＣＬＸINVが供給される信号線には、レベルシフ
タ（ＬＳ）１４５１、１４５２がそれぞれ設けられる。
このレベルシフタ（ＬＳ）１４５１、１４５２は、それ
ぞれ低論理振幅のクロック信号ＣＬＸおよび反転クロッ
ク信号ＣＬＸINVを高論理振幅の信号に変換して出力す
るものである。

【００５２】このようにレベルシフタ１４５１、１４５
２によって高論理振幅に変換する理由は、次の通りであ
る。まず、液晶パネル１００に各種タイミング信号を供
給するタイミングジェネレータ２００（図１参照）は、
一般にＣＭＯＳ回路で構成されるので、その出力電圧は
３〜５Ｖ程度である。これに対し、データ線駆動回路１
４０の構成素子は、画素をスイッチングするＴＦＴ１１
６と同一プロセスで素子基板上に形成されたＴＦＴであ
り、低電圧での動作が困難であるため、１２Ｖ程度の比
較的高い電圧で動作させている。そこで、クロック信号
ＣＬＸおよび反転クロック信号ＣＬＸINVが適切なレベ
ルを持った論理信号として受け入れられるよう、クロッ
ク信号ＣＬＸおよび反転クロック信号ＣＬＸINVをレベ
ルシフタ１４５１、１４５２によって高論理振幅に変換
してデータ線駆動回路１４０に供給しているのである。

【００５３】なお、図示は省略したが、駆動開始指令開
始パルスＤＸおよびイネーブル信号ＥＮについても、同
様なレベルシフタによって低論理振幅の信号から高論理
振幅の信号に変換され、データ線駆動回路１３０に供給
される。

【００５４】次に、シフトレジスタ１４１０は、ｎ個の
ラッチ回路Ｒｋ（ｋ＝１〜ｎ）をカスケード接続してな
るものであり、水平走査期間の最初に供給される駆動開
始指令パルスＤＸを、高論理振幅に変換されたクロック
信号ＣＬＸおよび反転クロック信号ＣＬＸINVにより、
前段（左側）のラッチ回路から後段（右側）のラッチ回
路へ順次シフトして出力する構成となっている。

【００５５】これらラッチ回路Ｒｋ（ｋ＝１〜ｎ）のう
ち、奇数段のラッチ回路Ｒ１、Ｒ３、…は、クロック信
号ＣＬＸがハイレベルであるとき（反転クロック信号Ｃ
ＬＸINVがローレベルであるとき）に入力信号を取り込
んで後段のラッチ回路に出力し、クロック信号ＣＬＸが
ローレベルになったとき（反転クロック信号ＣＬＸINV
がハイレベルになったとき）にそれまでの入力信号を保
持する回路である。偶数段のラッチ回路Ｒ２、Ｒ４、…
は、クロック信号ＣＬＸがローレベルであるとき（反転
クロック信号ＣＬＸINVがハイレベルであるとき）に入
力信号を取り込んで後段のラッチ回路に出力し、クロッ
ク信号ＣＬＸがハイレベルになったとき（反転クロック
信号ＣＬＸINVがローレベルになったとき）にそれまで
の入力信号を保持する回路である。

【００５６】各ラッチ回路Ｒｋ（ｋ＝１〜ｎ）は、クロ
ックドインバータ１４１１および１４１３とインバータ
１４１２とにより構成されている。ここで、クロックド
インバータ１４１１の入力端子には、駆動開始指令パル
スＤＸまたは前段のラッチ回路からの出力信号が入力さ
れる。このクロックドインバータ１４１１の出力端子
は、クロックドインバータ１４１３の出力端子に接続さ
れており、これらの両出力端子の信号はインバータ１４
１２によって反転されてクロックドインバータ１４１３
の入力端子に帰還される。このインバータ１４１２の出
力信号が後段のラッチ回路に対する入力信号となる。

【００５７】各クロックドインバータ１４１１および１
４１３には、各々を出力状態にするかハイインピーダン
ス状態にするかを決定するための制御信号として、クロ
ック信号ＣＬＸおよび反転クロック信号ＣＬＸINVが供
給される。これらのクロック信号ＣＬＸおよび反転クロ
ック信号ＣＬＸINVのクロックドインバータ１４１１お
よび１４１３への与え方は、奇数段のラッチ回路と偶数
段のラッチ回路とで異なっている。以下、これに関して
詳述する。

【００５８】図５（ａ）および（ｂ）に示すように、ラ
ッチ回路Ｒｋ（ｋ＝１〜ｎ）内のクロックドインバータ
は、正電源ＶＤＤおよび負電源ＶＳＳ間に、２個のＰチ
ャネルＴＦＴと２個のＮチャネルＴＦＴとを直列に接続
してなるものである。また、ラッチ回路Ｒｋ（ｋ＝１〜
ｎ）内のインバータは、図６に示すように、正電源ＶＤ
Ｄおよび負電源ＶＳＳ間に、１個のＰチャネルＴＦＴと
１個のＮチャネルＴＦＴとを直列に接続してなるもので
ある。

【００５９】既に図４を参照して説明したように各ラッ
チ回路Ｒｋ（ｋ＝１〜ｎ）は、２個のクロックドインバ
ータ１４１１および１４１３を有している。

【００６０】ここで、奇数段のラッチ回路Ｒｋでは、図
５（ａ）に示すように、クロックドインバータ１４１１
のＰチャネルＴＦＴに反転クロック信号ＣＬＸINVが与
えられ、ＮチャネルＴＦＴにクロック信号ＣＬＸが与え
られる。また、奇数段のラッチ回路Ｒｋでは、図５
（ｂ）に示すように、クロックドインバータ１４１３の
ＰチャネルＴＦＴにクロック信号ＣＬＸが与えられ、Ｎ
チャネルＴＦＴに反転クロック信号ＣＬＸINVが与えら
れる。

【００６１】従って、奇数段のラッチ回路Ｒｋでは、ク
ロック信号ＣＬＸがハイレベルであり、かつ、反転クロ
ック信号ＣＬＸINVがローレベルであるときに、クロッ
クドインバータ１４１１が出力状態、クロックドインバ
ータ１４１３がハイインピーダンス状態となる。このた
め、駆動開始指令パルスＤＸまたは前段のラッチ回路の
出力信号をレベル反転した信号がクロックドインバータ
１４１１から出力され、このクロックドインバータ１４
１１の出力信号をレベル反転した信号がインバータ１４
１２から後段のラッチ回路に出力されると共に、クロッ
クドインバータ１４１３の入力端子に与えられる。

【００６２】その後、クロック信号ＣＬＸがローレベ
ル、反転クロック信号ＣＬＸINVがハイレベルになる
と、クロックドインバータ１４１１がハイインピーダン
ス状態、クロックドインバータ１４１３が出力状態とな
る。このため、その時点におけるインバータ１４１２の
出力信号、即ち、ラッチ回路Ｒｋの出力信号がクロック
ドインバータ１４１３によってレベル反転されてインバ
ータ１４１２の入力端子に戻されるようになり、インバ
ータ１４１２およびクロックドインバータ１４１３から
なるクローズドループによりラッチ回路Ｒｋの出力信号
の保持が行われる。

【００６３】これに対し、偶数段のラッチ回路Ｒｋで
は、図５（ｂ）に示すように、クロックドインバータ１
４１１のＰチャネルＴＦＴにクロック信号ＣＬＸが与え
られ、ＮチャネルＴＦＴに反転クロック信号ＣＬＸINV
が与えられる。また、偶数段のラッチ回路Ｒｋでは、図
５（ａ）に示すように、クロックドインバータ１４１３
のＰチャネルＴＦＴに反転クロック信号ＣＬＸINVが与
えられ、ＮチャネルＴＦＴにクロック信号ＣＬＸが与え
られる。

【００６４】このため、偶数段のラッチ回路Ｒｋでは、
クロック信号ＣＬＸがローレベル、反転クロック信号Ｃ
ＬＸINVがハイレベルであるときに入力信号の取り込み
および出力が行われ、クロック信号ＣＬＸがハイレベ
ル、反転クロック信号ＣＬＸINVがローレベルになった
ときに、出力信号の保持が行われるのである。

【００６５】図４において、選択回路群１４２０は、ラ
ッチ回路Ｒ１〜Ｒｎに対応した選択回路Ｓ１〜Ｓｎから
なり、タイミングジェネレータ２００から供給されるイ
ネーブル信号ＥＮをシフトレジスタ１４１０から出力さ
れる選択パルスＰ１〜Ｐｎに基づいて選択し、この信号
を駆動パルスＴ１〜Ｔｎとして出力する構成となってい
る。

【００６６】各選択回路Ｓ１〜Ｓｎは、２個のアナログ
スイッチ（トランスミッションゲート）１４２１および
１４２２から構成されている。

【００６７】各アナログスイッチは、図９に示すよう
に、ＰチャネルＴＦＴとＮチャネルＴＦＴとにより構成
されている。これらのＰチャネルＴＦＴとＮチャネルＴ
ＦＴは、各々のソース電極同士が共通接続されると共
に、各々のドレイン電極同士が共通接続されており、こ
れらの２つの共通接続点がアナログスイッチのアナログ
信号入力端子およびアナログ信号出力端子をなしてい
る。ＰチャネルＴＦＴのゲート電極に対してローレベル
の制御信号が与えられ、ＮチャネルＴＦＴのゲート電極
に対してハイレベルの制御信号が与えられたときに両Ｔ
ＦＴがオン状態となり、アナログスイッチがオン状態と
なる。これに対して、ＰチャネルＴＦＴのゲート電極に
対してハイレベルの制御信号が与えられ、ＮチャネルＴ
ＦＴのゲート電極に対してローレベルの制御信号が与え
られたときには両ＴＦＴがオフ状態となり、アナログス
イッチがオフ状態となる。

【００６８】各選択回路Ｓｋにおいて、アナログスイッ
チ１４２１のアナログ信号入力端には、イネーブル信号
ＥＮが入力される。また、アナログスイッチ１４２１の
ＮチャネルＴＦＴのゲート電極にはラッチ回路Ｒｋのイ
ンバータ１４１２の出力信号、即ち、ラッチ回路Ｒｋの
出力信号Ｐｋが入力され、ＰチャネルＴＦＴのゲート電
極にはラッチ回路Ｒｋのクロックドインバータ１４１１
または１４１３の出力信号、即ち、出力信号Ｐｋをレベ
ル反転した信号が入力される。

【００６９】また、各選択回路Ｓｋにおいて、アナログ
スイッチ１４２２のＮチャネルＴＦＴのゲート電極には
ラッチ回路Ｒｋの出力信号Ｐｋをレベル反転した信号が
入力され、ＰチャネルＴＦＴのゲート電極にはラッチ回
路Ｒｋの出力信号Ｐｋが入力される。そして、このアナ
ログスイッチ１４２２のアナログ信号出力端子は、アナ
ログスイッチ１４２１のアナログ信号出力端子と共通接
続されている。この共通接続点が、上述した駆動パルス
Ｔｋを出力するための選択回路Ｓｋの出力端子をなして
いる。

【００７０】従って、各選択回路Ｓｋでは、ラッチ回路
Ｒｋの出力信号Ｐｋがハイレベルである期間は、アナロ
グスイッチ１４２１がオン状態、アナログスイッチ１４
２２がオフ状態となるため、イネーブル信号ＥＮがアナ
ログスイッチ１４２１を通過し、出力端子から出力され
る。本実施形態において、イネーブル信号ＥＮは、奇数
段のラッチ回路Ｒｋの出力信号Ｐｋがハイレベルである
期間に１個の正のパルス波形を描き、偶数段のラッチ回
路Ｒｋの出力信号Ｐｋがハイレベルである期間に１個の
負のパルス波形を描く。このため、奇数段の選択回路Ｓ
ｋは、ラッチ回路Ｒｋの出力信号Ｐｋがハイレベルであ
る期間、イネーブル信号ＥＮに含まれていた正のパルス
を選択して、駆動パルスＴｋとして出力し、偶数段の選
択回路Ｓｋは、ラッチ回路Ｒｋの出力信号Ｐｋがハイレ
ベルである期間、イネーブル信号ＥＮに含まれていた負
のパルスを選択して、駆動パルスＴｋとして出力し、な
お、この点については本実施形態の動作説明において図
面を参照してさらに詳しく述べる。

【００７１】一方、各選択回路Ｓｋでは、ラッチ回路Ｒ
ｋの出力信号Ｐｋがローレベルである期間は、アナログ
スイッチ１４２１がオフ状態、アナログスイッチ１４２
２がオン状態となるため、アナログスイッチ１４２２の
アナログ信号入力端子に対する入力電圧が選択され、出
力端子から出力される。

【００７２】ここで、各選択回路Ｓｋ（ｋ＝１〜ｎ）の
アナログスイッチ１４２２のアナログ信号入力端子に対
する入力電圧は、当該選択回路が奇数段のものであるか
偶数段のものであるかにより異なっている。

【００７３】即ち、奇数段の選択回路Ｓｋでは、アナロ
グスイッチ１４２２のアナログ信号入力端子にローレベ
ルに対応した負電源電圧ＶＳＳが与えられており、偶数
段の選択回路Ｓｋでは、アナログスイッチ１４２２のア
ナログ信号入力端子にハイレベルに対応した正電源電圧
ＶＤＤが与えられる。

【００７４】従って、奇数段の選択回路Ｓｋでは、ラッ
チ回路Ｒｋの出力信号Ｐｋがローレベルである期間、ロ
ーレベルが出力端子から出力されるのに対し、偶数段の
選択回路Ｓｋでは、ラッチ回路Ｒｋの出力信号Ｐｋがロ
ーレベルである期間、ハイレベルが出力端子から出力さ
れる。

【００７５】次に、サンプリング回路１５０について説
明する。サンプリング回路１５０は、図４に示すよう
に、選択回路Ｓｋ（ｋ＝１〜ｎ）に対応したスイッチン
グ回路Ｕｋ（ｋ＝１〜ｎ）からなる。

【００７６】各スイッチング回路Ｕｋ（ｋ＝１〜ｎ）
は、図１におけるｎ本のデータ線１１４の各々に対応し
て設けられており、アナログスイッチ（トランスミッシ
ョンゲート）１５１およびインバータ１５２によって構
成されている。各スイッチング回路Ｕｋ（ｋ＝１〜ｎ）
のアナログスイッチ１５１のアナログ信号入力端子に
は、画像信号ＶＩＤが入力される。また、各スイッチン
グ回路Ｕｋ（ｋ＝１〜ｎ）のアナログスイッチ１５１の
アナログ信号出力端子は、各々に対応したデータ線１１
４に接続されている。

【００７７】各スイッチング回路Ｕｋ（ｋ＝１〜ｎ）の
アナログスイッチ１５１に対する制御信号の与え方は、
当該スイッチング回路Ｕｋが奇数段のものか偶数段のも
のかにより異なっている。

【００７８】即ち、奇数段のスイッチング回路Ｕｋで
は、選択回路Ｓｋの出力信号Ｔｋがアナログスイッチ１
５１のＮチャネルＴＦＴのゲート電極に入力され、この
出力信号Ｔｋをインバータ１５２によってレベル反転し
た信号がアナログスイッチ１５１のＰチャネルＴＦＴの
ゲート電極に入力される。これに対し、偶数段のスイッ
チング回路Ｕｋでは、選択回路Ｓｋの出力信号Ｔｋをイ
ンバータ１５２によってレベル反転した信号がアナログ
スイッチ１５１のＮチャネルＴＦＴのゲート電極に入力
され、出力信号Ｔｋがアナログスイッチ１５１のＰチャ
ネルＴＦＴのゲート電極に入力される。

【００７９】従って、奇数段の選択回路Ｓｋから正の駆
動パルスＴｋが出力されたときには、この正の駆動パル
スＴｋにより、当該選択回路Ｓｋに対応したスイッチン
グ回路Ｕｋのアナログスイッチ１５１がオン状態とさ
れ、偶数段の選択回路Ｓｋから負の駆動パルスＴｋが出
力されたときには、この負の駆動パルスＴｋにより、当
該選択回路Ｓｋに対応したスイッチング回路Ｕｋのアナ
ログスイッチ１５１がオン状態とされることとなる。

【００８０】次に、図１における走査線駆動回路１３０
について説明する。この走査線駆動回路１３０は、シフ
トレジスタを主要な構成要素とするものである。この走
査線駆動回路１３０には、上述したタイミングジェネレ
ータ２００から、所定周波数の２相のクロック信号ＣＬ
ＹおよびＣＬＹINVが入力されると共に、垂直走査期間
の開始タイミングにおいて転送開始指令パルスＤＹが供
給される。走査線駆動回路１３０におけるシフトレジス
タは、転送開始指令パルスＤＹを２相のクロック信号Ｃ
ＬＹおよびＣＬＹINVにより順次後段へシフトし、時間
軸上において重複しないように位相のずれた複数のパル
ス状の選択信号Ｙｋ（ｋ＝１〜ｍ）をシフトレジスタの
各段の出力端子から発生し、これらの選択信号Ｙｋ（ｋ
＝１〜ｍ）を各走査線１１２に出力する。ここで、選択
信号Ｙｋ（ｋ＝１〜ｍ）の各々のパルス幅は、水平走査
期間に対応している。即ち、選択信号Ｙｋ（ｋ＝１〜
ｍ）の各々が発生されるときに、上述した駆動開始指令
パルスＤＸがデータ線駆動回路１４０に供給され、当該
選択信号Ｙｋがアクティブレベルを維持している期間、
データ線駆動回路１４０によりすべてのデータ線１１４
の駆動が行われるのである。

【００８１】（２）実施形態の動作 図７は、本実施形態における各部の波形を示すタイミン
グチャートである。以下、この図を参照し、本実施形態
の動作を説明する。

【００８２】まず、走査線駆動回路１３０には、垂直走
査期間の最初に駆動開始指令パルスＤＹが供給される。
この結果、走査線駆動回路１３０内のシフトレジスタで
は、クロック信号ＣＬＹおよびその反転クロック信号Ｃ
ＬＹINVによって駆動開始指令パルスＤＹが順次シフト
されて、各走査線１１２に走査信号Ｙ１〜Ｙｍが順次出
力される。

【００８３】また、個々の走査線１１２に走査信号Ｙｋ
が出力されて水平走査期間が始まるとき、データ線駆動
回路１４０に駆動開始指令パルスＤＸが供給される。

【００８４】この駆動開始指令パルスＤＸが入力された
後のタイミングｔ１１においてクロック信号ＣＬＸが立
ち上がる（反転クロック信号ＣＬＸINVが立ち下がる）
と、図４に示すデータ線駆動回路１４０のシフトレジス
タ１４１０における第１段目のラッチ回路Ｒ１は、駆動
開始指令パルスＤＸにおけるハイレベルの部分を取り込
んで選択パルスＰ１を出力する。

【００８５】次に、タイミングｔ１２において、クロッ
ク信号ＣＬＸが立ち下がる（反転クロック信号ＣＬＸIN
Vが立ち上がる）と、第２段目のラッチ回路Ｒ２は、第
１段目のラッチ回路Ｒ１の出力信号である選択パルスＰ
１を取り込んで選択パルスＰ２を出力する。ここで、第
１段目のラッチ回路Ｒ１は、クロック信号ＣＬＸが立ち
下がり（反転クロック信号ＣＬＸINVが立ち上がり）に
よりその時点までの出力信号を保持する。

【００８６】次に、駆動開始指令パルスＤＸが立ち下が
り、その後のタイミングｔ１３において、クロック信号
ＣＬＸが立ち上がる（反転クロック信号ＣＬＸINVが立
ち下がる）と、第１段目のラッチ回路Ｒ１は、駆動開始
指令パルスＤＸにおけるローレベルの部分を取り込ん
で、出力信号である選択パルスＰ１を立ち下げる。ここ
で、第２段目のラッチ回路Ｒ２は、クロック信号ＣＬＸ
が立ち上がり（反転クロック信号ＣＬＸINVが立ち下が
り）によりその時点までの出力信号を保持する。

【００８７】次に、タイミングｔ１２において、クロッ
ク信号ＣＬＸが立ち下がる（反転クロック信号ＣＬＸIN
Vが立ち上がる）と、第２段目のラッチ回路Ｒ２は、第
１段目のラッチ回路Ｒ１からのローレベルの出力信号を
取り込んで選択パルスＰ２を立ち下げる。ここで、第１
段目のラッチ回路Ｒ１は、クロック信号ＣＬＸが立ち下
がり（反転クロック信号ＣＬＸINVが立ち上がり）によ
りその時点までの出力信号を保持する。

【００８８】第３段目以降の各ラッチ回路でも以上と同
様なシフト動作が行われる。このようなシフト動作が行
われることにより、各々クロック信号ＣＬＫ（反転クロ
ック信号ＣＬＫINV）の１周期分のパルス幅を有し、ク
ロック信号ＣＬＸ（反転クロック信号ＣＬＸINV）の半
周期分ずつ相互に位相のずれた選択パルスＰｋ（ｋ＝１
〜ｎ）がラッチ回路Ｒｋ（ｋ＝１〜ｎ）から各々出力さ
れる。

【００８９】次に、選択回路群１４２０では次のような
動作が行われる。まず、第１段目の選択回路Ｓ１におい
て、選択パルスＰ１がローレベルである期間は、アナロ
グスイッチ１４２１がオフ状態、アナログスイッチ１４
２２がオン状態となり、アナログスイッチ１４２２によ
り選択されたローレベルの信号がスイッチング回路Ｕ１
に供給される。

【００９０】そして、選択パルスＰ１がハイレベルとな
ると、第１段目の選択回路Ｓ１では、この選択パルスＰ
１がハイレベルである期間、アナログスイッチ１４２１
がオン状態となり、この期間内のイネーブル信号ＥＮが
アナログスイッチ１４２１を通過する。この結果、図７
に示すように、正の駆動パルスＴ１がアナログスイッチ
１４２１から得られ、スイッチング回路Ｕ１に供給され
る。

【００９１】次に、第２段目の選択回路Ｓ２では、選択
パルスＰ２がローレベルである期間は、アナログスイッ
チ１４２１がオフ状態、アナログスイッチ１４２２がオ
ン状態となり、アナログスイッチ１４２２により選択さ
れたハイレベルの信号がスイッチング回路Ｕ１に供給さ
れる。

【００９２】そして、選択パルスＰ２がハイレベルとな
ると、第２段目の選択回路Ｓ２では、この選択パルスＰ
２がハイレベルである期間、アナログスイッチ１４２１
がオン状態となり、この期間内のイネーブル信号ＥＮが
アナログスイッチ１４２１を通過する。この結果、図７
に示すように、負の駆動パルスＴ２がアナログスイッチ
１４２１から得られ、スイッチング回路Ｕ２に供給され
る。

【００９３】その後、選択パルスＰ１がローレベルにな
ると、第１段目の選択回路Ｓ１では、アナログスイッチ
１４２２がオン状態となり、このアナログスイッチ１４
２２により選択されたローレベルの信号がスイッチング
回路Ｕ１に供給される。

【００９４】３段目以降の選択回路についても同様であ
り、奇数段の選択回路Ｓｋでは、選択パルスＰｋがロー
レベルにある期間、正の駆動パルスＴｋがイネーブル信
号ＥＮから取り出されてスイッチング回路Ｕｋに供給さ
れ、偶数段の選択回路Ｓｋでは、選択パルスＰｋがロー
レベルにある期間、負の駆動パルスＴｋがイネーブル信
号ＥＮから取り出されてスイッチング回路Ｕｋに供給さ
れるのである。

【００９５】サンプリング回路１５０では、駆動パルス
Ｔ１がハイレベルになると、スイッチング回路Ｕ１によ
って、画像信号ＶＩＤがハイレベルである期間ｔｃの間
だけサンプリングされ、データ信号Ｘ１として、対応す
るデータ線１１４に供給される。そして、このデータ信
号Ｘ１は、現時点で選択された走査線１１２と交差する
画素に、ＴＦＴ１１６を介して書き込まれる。

【００９６】次に、駆動パルスＴ１がローレベルとな
り、駆動パルスＴ２がローレベルになると、スイッチン
グ回路Ｕ２によって、画像信号ＶＩＤがアクティブ期間
ｔｃの間だけサンプリングされ、データ信号Ｘ２とし
て、対応するデータ線１１４に供給される。そして、こ
のデータ信号Ｘ１は、現時点で選択された走査線１１２
と交差する画素に、ＴＦＴ１１６を介して書き込まれ
る。

【００９７】３段目以降のスイッチング回路Ｕｋにおい
ても以上と同様な動作が行われ、全てのデータ線１１４
が駆動される。

【００９８】そして、全てのデータ線１１２の駆動が終
了し、次の走査線１１２が選択されると、駆動開始指令
ＤＸが発生され、上記と同様な動作が繰り返される。以
上説明したように、本実施形態によるデータ線駆動回路
１４０では、駆動パルスＴｋ（ｋ＝１〜ｎ）の各々のア
クティブ期間ｔｃが、イネーブル信号ＥＮのパルス幅に
よって決定される。このため、駆動パルスＴｋ（ｋ＝１
〜ｎ）のパルス幅を均一にして、各データ線の駆動を行
うサンプリング期間を均一にすることができ、従って、
液晶パネル１００における表示品質の低下を抑えること
ができる。

【００９９】＜第２実施形態＞図８は、この第２実施形
態に係るデータ線駆動回路の構成を示すブロック図であ
る。なお、本実施形態では、前述した第１実施形態と同
一の構成要素に同一の符号を付し、その説明を省略す
る。

【０１００】図８に示されるデータ線駆動回路１４０
が、図４に示される第１実施形態と相違する点は、以下
の通りである。 ａ．奇数段の選択回路Ｓ１、Ｓ３、…のアナログスイッ
チ１４２１のアナログ信号入力端子にイネーブル信号Ｅ
Ｎを供給し、偶数段の選択回路Ｓ２、Ｓ４、…アナログ
スイッチ１４２１のアナログ信号入力端子に反転イネー
ブル信号ＥＮINVを供給するようにした。ここで、反転
イネーブル信号ＥＮINVは、イネーブル信号ＥＮのレベ
ルを反転した信号であり、例えばタイミングジェネレー
タ２００内のトグルフリップフロップ２０３（前掲図２
参照）の出力端子／Ｑから得ることができる。 ｂ．各選択回路Ｓｋ（ｋ＝１〜ｎ）において、アナログ
スイッチ１４２２のアナログ信号入力端子に対する入力
電圧を、当該選択回路が奇数段目のものか偶数段目のも
のかに拘わらず、負電源電圧ＶＳＳ（ローレベル）とし
た。 ｃ．各スイッチング回路Ｕｋ（ｋ＝１〜ｎ）について
は、当該スイッチング回路が奇数段目のものか偶数段目
のものかに拘わらず、選択回路Ｓｋから出力信号Ｔｋを
アナログスイッチ１５１におけるＮチャネルＴＦＴのゲ
ート電極に与え、この出力信号Ｔｋをインバータ１５２
によってレベル反転した信号をＰチャネルＴＦＴに与え
るようにした。

【０１０１】図１０は本実施形態の動作を示すタイミン
グチャートである。本実施形態では、奇数段の選択回路
Ｓ１、Ｓ３、…にイネーブル信号ＥＮを供給し、偶数段
の選択回路Ｓ２、Ｓ４、…に反転イネーブル信号ＥＮIN
Vを供給するようにしたから、奇数段であるか偶数段で
あるかに拘わらず、全ての選択回路から正の駆動パルス
Ｔｋ（ｋ＝１〜ｎ）が得られる。そして、サンプリング
回路１５０では、この駆動パルスＴｋ（ｋ＝１〜ｎ）に
よりアナログスイッチ１５１のオン／オフ駆動が行われ
る。

【０１０２】本実施形態においても、駆動パルスＴｋ
（ｋ＝１〜ｎ）の各々のアクティブ期間ｔｃが、イネー
ブル信号ＥＮおよび反転イネーブル信号ＥＮINVのパル
ス幅によって決定される。従って、上記第１実施形態と
同様、各データ線の駆動を行うサンプリング期間を均一
にすることができ、液晶パネル１００における表示品質
の低下を抑えることができる。

【０１０３】また、本実施形態の場合、各スイッチング
回路Ｕｋ（ｋ＝１〜ｎ）において、アナログスイッチ１
５１に対する駆動パルスＴｋの与え方を同じにしている
ので、上記第１実施形態よりも、さらに各データ線の駆
動を行うサンプリング期間を均一にすることができると
いう効果がある。より詳しくは次の通りである。

【０１０４】まず、第１実施形態において、アナログス
イッチ１５１に対する駆動パルスＴｋの与え方は、次の
ように奇数段目のスイッチング回路Ｕｋと偶数段目のス
イッチング回路Ｕｋとで異なっている。

【０１０５】まず、奇数段目のスイッチング回路Ｕｋの
場合、選択回路Ｓｋからの駆動パルスＴｋは、アナログ
スイッチ１５１のＮチャネルＴＦＴのゲート電極に与え
られた後、インバータ１５２によってレベル反転され、
アナログスイッチ１５１のＰチャネルＴＦＴのゲート電
極に与えられる。このため、スイッチング回路Ｕｋのア
ナログスイッチ１５１では、駆動パルスＴｋがハイレベ
ルになると、まず、ＮチャネルＴＦＴがオン状態にな
り、その後、遅れてＰチャネルＴＦＴがオン状態とな
る。

【０１０６】一方、偶数段目のスイッチング回路Ｕｋの
場合、選択回路Ｓｋからの駆動パルスＴｋは、アナログ
スイッチ１５１のＰチャネルＴＦＴのゲート電極に与え
られた後、インバータ１５２によってレベル反転され、
アナログスイッチ１５１のＮチャネルＴＦＴのゲート電
極に与えられる。このため、スイッチング回路Ｕｋのア
ナログスイッチ１５１では、駆動パルスＴｋがローレベ
ルになると、まず、ＰチャネルＴＦＴがオン状態にな
り、その後、遅れてＮチャネルＴＦＴがオン状態とな
る。

【０１０７】ここで、アナログスイッチ１５１を構成す
るＰチャネルＴＦＴおよびＮチャネルＴＦＴの閾値電圧
や相互コンダクタンスを同じにすることができれば、奇
数段目であるか偶数段目であるかに拘わらず、駆動パル
スＴｋの立ち上がりまたは立ち下がりから、アナログス
イッチ１５１のアナログ信号出力端子の出力レベルの立
ち上がりまたは立ち下がりまでの遅延時間を等しくする
ことができる。しかし、ＰチャネルＴＦＴおよびＮチャ
ネルＴＦＴの閾値電圧や相互コンダクタンスについて
は、その製造ばらつきを抑えるのは困難である。このた
め、駆動パルスＴｋの立ち上がりまたは立ち下がりか
ら、アナログスイッチ１５１のアナログ信号出力端子の
出力レベルの変化までの遅延時間が、奇数段目のスイッ
チング回路と偶数段目のスイッチング回路とで異なり、
これに起因し、画像信号ＶＩＤのサンプリング期間が奇
数番目のデータ線と偶数番目のデータ線とで微妙に異な
ってしまう場合がある。

【０１０８】これに対し、本実施形態では、全てのスイ
ッチング回路Ｕｋ（ｋ＝１〜ｎ）において、アナログス
イッチ１５１に対する駆動パルスＴｋの与え方を同じに
しているので、このような問題は生じず、第１実施形態
よりもさらに厳密に各データ線に対応したサンプリング
期間を一致させることができるのである。

【０１０９】なお、以上説明した各実施形態では、本発
明をデータ線駆動回路に適用した場合を例に挙げたが、
本発明の適用範囲はこれに限定されるものではなく、走
査線を駆動する走査線駆動回路に本発明を適用し、走査
期間の均一化を図ってもよい。

【０１１０】また、上記各実施形態では、いわゆる相展
開回路を用いず、各データ線１１４を１本ずつ順次サン
プリングするように構成したが、本発明はこれに限ら
ず、１群とする例えば６本のデータ線１１４に対して、
６系統に変換された画像信号ＶＩＤ１〜ＶＩＤ６を同時
にサンプリングして供給すると共に、画像信号ＶＩＤ１
〜ＶＩＤ６の印加をデータ線群毎に順次行うように構成
してもよい。また、変換数および同時に印加するデータ
線の数を「３」や、「１２」、「２４」等として、３本
や、１２本、２４本等のデータ線に対して、３系統変換
や、１２系統変換、２４系統変換等して並列供給させた
画像信号を同時に供給する構成としても良い。なお、変
換数および同時に印加するデータ線数としては、カラー
の画像信号が３つの原色に係る信号からなることとの関
係から、３の倍数であることが制御や回路などを簡易化
する上で好ましい。

【０１１１】＜液晶パネルの構成例＞次に、上述した各
実施形態に係るデータ線駆動回路１４０を有する液晶パ
ネル１００の全体構成について図１１および図１２を参
照して説明する。ここで、図１１は、液晶パネル１００
の構成を示す斜視図であり、図１２は、図１１における
Ａ−Ａ’線の断面図である。

【０１１２】これらの図に示されるように、液晶パネル
１００は、画素電極１１８等が形成されたガラスや、半
導体、石英などの素子基板１０１と、共通電極１０８等
が形成されたガラスなどの透明な対向基板１０２とが、
スペーサ１０３の混入されたシール材１０４によって一
定の間隙を保って、互いに電極形成面が対向するように
貼り合わせられると共に、この間隙に電気光学材料とし
ての液晶１０５が封入された構造となっている。なお、
シール材１０４は、対向基板１０２の基板周辺に沿って
形成されるが、液晶１０５を封入するために一部が開口
している。このため、液晶１０５の封入後に、その開口
部分が封止材１０６によって封止されている。

【０１１３】ここで、素子基板１０１の対向面であっ
て、シール材１０４の外側一辺においては、上述したデ
ータ線駆動回路１４０およびサンプリング回路１５０が
形成されて、Ｙ方向に延在するデータ線１１４を駆動す
る構成となっている。さらに、この一辺には複数の外部
回路接続端子１０７が形成されて、タイミングジェネレ
ータ２００および画像信号処理回路３００からの各種信
号を入力する構成となっている。また、この一辺に隣接
する２辺には、２個の走査線駆動回路１３０が形成され
て、Ｘ方向に延在する走査線１１２をそれぞれ両側から
駆動する構成となっている。なお、走査線１１２に供給
される走査信号の遅延が問題にならないのであれば、走
査線駆動回路１３０を片側１個だけに形成する構成でも
良い。ほかに、素子基板１０１において、データ線１１
４への画像信号の書込負荷を低減するため、各データ線
１１４を、画像信号に先行するタイミングにおいて所定
電位にプリチャージするプリチャージ回路を形成しても
良い。

【０１１４】一方、対向基板１０２の共通電極１０８
は、素子基板１０１との貼合部分における４隅のうち、
少なくとも１箇所において設けられた導通材によって、
素子基板１０１との電気的導通が図られている。ほか
に、対向基板１０２には、液晶パネル１００の用途に応
じて、例えば、第１に、ストライプ状や、モザイク状、
トライアングル状等に配列したカラーフィルタが設けら
れ、第２に、例えば、クロムやニッケルなどの金属材料
や、カーボンやチタンなどをフォトレジストに分散した
樹脂ブラックなどの遮光膜が設けられ、第３に、液晶パ
ネル１００に光を照射するバックライトが設けられる。
なお、色光変調の用途の場合には、カラーフィルタは形
成されずに遮光膜が対向基板１０２に設けられる。

【０１１５】くわえて、素子基板１０１および対向基板
１０２の対向面には、それぞれ所定の方向にラビング処
理された配向膜（図示省略）などが設けられる一方、そ
の各背面側には配向方向に応じた偏光板（図示省略）が
それぞれ設けられる。ただし、液晶１０５として、高分
子中に微小粒として分散させた高分子分散型液晶を用い
れば、前述の配向膜や偏光板などが不要となる結果、光
利用効率が高まるので、高輝度化や低消費電力化などの
点において有利である。

【０１１６】なお、駆動回路１２０等の周辺回路の一部
または全部を、素子基板１０１に形成する替わりに、例
えば、ＴＡＢ（Tape Automated Bonding）技術を用いて
フィルムに実装された駆動用ＩＣチップを、素子基板１
０１の所定位置に設けられる異方性導電フィルムを介し
て電気的および機械的に接続する構成としても良いし、
駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技
術を用いて、素子基板１０１の所定位置に異方性導電フ
ィルムを介して電気的および機械的に接続する構成とし
ても良い。

【０１１７】＜素子基板の構成など＞また、各実施形態
においては、液晶パネル１００の素子基板１０１をガラ
ス等の透明な絶縁性基板により構成して、当該基板上に
シリコン薄膜を形成すると共に、当該薄膜上にソース、
ドレイン、チャネルが形成されたＴＦＴによって、画素
のスイッチング素子（ＴＦＴ１１６）や駆動回路１２０
の素子を構成するものとして説明したが、本発明はこれ
に限られるものではない。

【０１１８】例えば、素子基板１０１を半導体基板によ
り構成して、当該半導体基板の表面にソース、ドレイ
ン、チャネルが形成された絶縁ゲート型電界効果トラン
ジスタによって、画素のスイッチング素子や駆動回路１
２０の素子を構成しても良い。このように素子基板１０
１を半導体基板により構成する場合には、透過型の電気
光学装置として用いることができないため、画素電極１
１８をアルミニウムなどで形成して、反射型として用い
られることとなる。また、単に、素子基板１０１を透明
基板として、画素電極１１８を反射型にしても良い。

【０１１９】さらに、上述した実施の形態にあっては、
画素のスイッチング素子を、ＴＦＴで代表される３端子
素子として説明したが、ダイオード等の２端子素子で構
成しても良い。ただし、画素のスイッチング素子として
２端子素子を用いる場合には、走査線１１２を一方の基
板に形成し、データ線１１４を他方の基板に形成すると
共に、２端子素子を、走査線１１２またはデータ線１１
４のいずれか一方と、画素電極との間に形成する必要が
ある。この場合、画素は、二端子素子が接続される画素
電極と、対向基板に形成される信号線（データ線１１４
または走査線１１２の一方）と、これらの間に挟持され
る液晶とから構成されることとなる。

【０１２０】さらに、電気光学材料としては、液晶のほ
かに、エレクトロルミネッセンス素子などを用いて、そ
の電気光学効果により表示を行う表示装置にも適用可能
である。即ち、本発明は、上述した液晶表示装置と類似
の構成を有するすべての電気光学装置に適用可能であ
る。

【０１２１】＜電子機器＞次に、上述した液晶表示装置
を各種の電子機器に適用される場合について説明する。
この場合、電子機器は、図１３に示されるように、主
に、表示情報出力源１０００、表示情報処理回路１００
２、電源回路１００４、液晶パネル１００、駆動回路１
２０、および、タイミングジェネレータ２００により構
成される。尚、駆動回路１２０は液晶パネル１００に内
蔵されても良いことは言うまでもない。このうち、表示
情報出力源１０００は、ＲＯＭ（Read Only Memory）
や、ＲＡＭ（Random Access Memory）などのメモリ、各
種ディスクなどのストレージユニット、画像信号を同調
出力する同調回路等を備え、タイミングジェネレータ２
００により生成される各種のクロック信号に基づいて、
所定フォーマットの画像信号などの表示情報を表示情報
処理回路１００２に供給するものである。次に、表示情
報処理回路１００２は、上述したＳ／Ｐ変換回路３０２
や、増幅・反転回路３０４のほか、ローテーション回
路、ガンマ補正回路、クランプ回路等の周知の各種回路
を備え、入力した表示情報の処理を実行して、その画像
信号をクロック信号ＣＬＫと共に、駆動回路１２０に供
給するものである。また、電源回路１００４は、各構成
要素に所定の電源を供給するものである。なお、図１３
において、クロック信号ＣＬＫは、表示情報処理回路１
００２を介して供給されているが、図１に示されるよう
に、タイミングジェネレータ２００から駆動回路１２０
に直接供給されて、画像処理回路３００の上位構成であ
る表示情報処理回路１００２が、タイミングジェネレー
タ２００によるクロック信号に同期して動作する構成と
しても良いのは言うまでもない。

【０１２２】次に、上述した液晶表示装置を具体的な電
子機器に用いた例のいくつかについて説明する。

【０１２３】＜その１：プロジェクタ＞まず、この液晶
パネルをライトバルブとして用いたプロジェクタについ
て説明する。図１４は、このプロジェクタの構成を示す
平面図である。この図に示されるように、プロジェクタ
１１００内部には、ハロゲンランプ等の白色光源からな
るランプユニット１１０２が設けられている。このラン
プユニット１１０２から射出された投射光は、内部に配
置された３枚のミラー１１０６および２枚のダイクロイ
ックミラー１１０８によってＲＧＢの３原色に分離され
て、各原色に対応するライトバルブとしての液晶パネル
１００Ｒ、１００Ｂおよび１００Ｇにそれぞれ導かれ
る。ここで、Ｂ色の光は、他のＲ色やＧ色と比較する
と、光路が長いので、その損失を防ぐために、入射レン
ズ１１２２、リレーレンズ１１２３および出射レンズ１
１２４からなるリレーレンズ系１１２１を介して導かれ
る。

【０１２４】さて、液晶パネル１００Ｒ、１００Ｂおよ
び１００Ｇの構成は、上述した液晶パネル１００と同等
であり、画像信号処理回路（図示省略）から供給される
Ｒ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものであ
る。そして、これらの液晶パネルによって変調された光
は、ダイクロイックプリズム１１１２に３方向から入射
される。このダイクロイックプリズム１１１２におい
て、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色
の光は直進する。したがって、各色の画像が合成される
結果、投射レンズ１１１４を介して、スクリーン１１２
０にカラー画像が投射されることとなる。

【０１２５】ここで、各液晶パネル１００Ｒ、１００Ｂ
および１００Ｇによる表示像について着目すると、液晶
パネル１００Ｇによる表示像は、液晶パネル１００Ｒ、
１００Ｂによる表示像に対して左右反転していることが
必要となる。このため、水平走査方向は、液晶パネル１
００Ｇと、液晶パネル１００Ｒ、１００Ｂとでは互いに
逆方向の関係となる。なお、液晶パネル１００Ｒ、１０
０Ｂおよび１００Ｇには、ダイクロイックミラー１１０
８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射す
るので、カラーフィルタを設ける必要はない。

【０１２６】＜その２：モバイル型コンピュータ＞次
に、この液晶パネルを、モバイル型のパーソナルコンピ
ュータに適用した例について説明する。図１５は、この
パーソナルコンピュータの構成を示す斜視図である。図
において、コンピュータ１２００は、キーボード１２０
２を備えた本体部１２０４と、液晶表示ユニット１２０
６とから構成されている。この液晶表示ユニット１２０
６は、先に述べた液晶パネル１００の背面にバックライ
トを付加することにより構成されている。

【０１２７】＜その３：携帯電話＞さらに、この液晶パ
ネルを、携帯電話に適用した例について説明する。図１
６は、この携帯電話の構成を示す斜視図である。図にお
いて、携帯電話１３００は、複数の操作ボタン１３０２
のほか、受話口１３０４、送話口１３０６と共に、液晶
パネル１００を備えるものである。この液晶パネル１０
０にも、必要に応じてその背面にバックライトが設けら
れる。

【０１２８】なお、電子機器としては、図１４〜図１６
を参照して説明した他にも、液晶テレビや、ビューファ
インダ型、モニタ直視型のビデオテープレコーダ、カー
ナビゲーション装置、ページャ、電子手帳、電卓、ワー
ドプロセッサ、ワークステーション、テレビ電話、ＰＯ
Ｓ端末、タッチパネルを備えた機器等などが挙げられ
る。そして、これらの各種電子機器に対して、各実施形
態の液晶パネル、さらには電気光学装置が適用可能なの
は言うまでもない。

【０１２９】

【発明の効果】以上説明したように、本発明によれば、
複数の走査線と、複数のデータ線と、これらの走査線お
よびデータ線を介して駆動される複数の画素とを有する
電気光学装置の駆動回路において、パルス状の駆動開始
指令信号を順次遅延して位相の異なった複数の選択パル
スを出力する遅延手段と、各々前記複数の選択パルスの
１つと共通のクロック信号が入力され、該クロック信号
から当該選択パルスが入力されている期間内のパルスを
選択して出力する複数の選択回路とを設けて、前記複数
の選択回路により選択された複数のパルスにより前記複
数の走査線または前記複数のデータ線を駆動するように
したので、走査線やデータ線を駆動する期間を均一にす
ることができ、表示品位を向上させることができる。

【図面の簡単な説明】

【図１】 本発明の第１実施形態に係る駆動回路を適用
した液晶表示装置の全体構成を示すブロック図である。

【図２】 同液晶表示装置におけるタイミングジェネレ
ータの構成を示すブロック図である。

【図３】 同タイミングジェネレータの各部の波形を示
すタイミングチャートである。

【図４】 同液晶表示装置におけるデータ線駆動回路の
構成を示すブロック図である。

【図５】 （ａ）、（ｂ）は、それぞれクロックドイン
バータの構成例を示す回路図である。

【図６】 インバータの構成例を示す回路図である。

【図７】 同データ線駆動回路の動作を説明するための
タイミングチャートである。

【図８】 本発明の第２実施形態に係るデータ線駆動回
路の構成を示すブロック図である。

【図９】 アナログスイッチの構成例を示す回路図であ
る。

【図１０】 同データ線駆動回路の動作を説明するため
のタイミングチャートである。

【図１１】 同液晶パネルの構造を示す斜視図である。

【図１２】 同液晶パネルの構造を説明するための一部
断面図である。

【図１３】 同液晶表示装置が適用される電子機器の概
略構成を示すブロック図である。

【図１４】 同液晶表示装置を適用した電子機器の一例
たるプロジェクタの構成を示す断面図である。

【図１５】 同液晶表示装置を適用した電子機器の一例
たるパーソナルコンピュータの構成を示す斜視図であ
る。

【図１６】 同液晶表示装置を適用した電子機器の一例
たる携帯電話の構成を示す斜視図である。

【図１７】 従来技術によるデータ線駆動回路の構成を
示すブロック図である。

【図１８】 同データ線駆動回路の動作を説明するため
のタイミングチャートである。

【符号の説明】

１００…液晶パネル １０１…素子基板 １０２…対向基板 １１６…ＴＦＴ １２０…駆動回路 １３０…走査線駆動回路 １４０…データ線駆動回路 １５０…サンプリング回路 １５１、１４２１、１４２２…アナログスイッチ ２００…タイミングジェネレータ １４１０…シフトレジスタ １４２０…選択回路群 Ｒ１〜Ｒｎ…ラッチ回路 Ｓ１〜Ｓｎ…選択回路 Ｕ１〜Ｕｋ…スイッチング回路

フロントページの続き Ｆターム(参考） 2H093 NA16 NA42 NC12 NC16 NC21 NC22 NC23 NC34 NC67 ND05 ND09 5C006 AC02 AF52 AF72 BB16 BC03 BC06 BC13 BF07 BF24 BF27 BF33 BF34 EC02 EC05 EC09 EC11 EC13 FA21 5C080 AA10 BB05 DD05 DD30 EE28 FF09 JJ02 JJ03 JJ04 JJ06 KK02 KK07 KK20 KK23 KK27 KK43

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数の走査線と、複数のデータ線と、こ
   れらの走査線およびデータ線を介して駆動される複数の
   画素とを有する電気光学装置の駆動回路において、 パルス状の駆動開始指令信号を順次遅延して位相の異な
   った複数の選択パルスを出力する遅延手段と、 各々前記複数の選択パルスの１つと共通のクロック信号
   が入力され、該クロック信号から当該選択パルスが入力
   されている期間内のパルスを選択して出力する複数の選
   択回路とを具備し、 前記複数の選択回路により選択された複数のパルスによ
   り前記複数の走査線または前記複数のデータ線を駆動す
   ることを特徴とする電気光学装置の駆動回路。
2. 【請求項２】 画像信号の供給源と前記複数のデータ線
   との間に介挿された複数のスイッチング素子を、前記複
   数の選択回路によって選択された複数の駆動パルスによ
   りオン／オフ駆動することを特徴とする請求項１に記載
   の電気光学装置の駆動回路。
3. 【請求項３】 前記複数の走査線を前記複数の選択回路
   によって選択された複数の駆動パルスにより駆動するこ
   とを特徴とする請求項１に記載の電気光学装置の駆動回
   路。
4. 【請求項４】 前記複数の選択回路は、前記クロック信
   号から正のパルスを選択する選択回路と、前記クロック
   信号から負のパルスを選択する選択回路とからなり、こ
   れらより選択された正のパルスおよび負のパルスにより
   前記データ線または走査線を駆動することを特徴とする
   請求項１乃至３に記載の電気光学装置の駆動回路。
5. 【請求項５】 前記クロック信号は、互いに逆相関係に
   ある第１相および第２相のクロック信号であり、前記複
   数の選択回路は、前記第１相のクロック信号からパルス
   を選択する第１の選択回路群と、該第１の選択回路群に
   よって選択されるパルスと同一極性のパルスを前記第２
   相のクロック信号から選択する第２の選択回路群とから
   なり、これらより選択された同一極性の複数のパルスに
   より前記データ線または走査線を駆動することを特徴と
   する請求項１乃至３に記載の電気光学装置の駆動回路。
6. 【請求項６】 前記選択回路は、前記選択パルスが与え
   られている期間における前記クロック信号中のパルスを
   選択して出力するＰチャネルトランジスタおよびＮチャ
   ネルトランジスタからなるトランスミッションゲートを
   含むことを特徴とする請求項１乃至５に記載の電気光学
   装置の駆動回路。
7. 【請求項７】 請求項１乃至６に記載の駆動回路を具備
   することを特徴とする電気光学装置。
8. 【請求項８】 請求項７に記載の電気光学装置を表示部
   として備えることを特徴とする電子機器。