JP4067090B2 - Ｔｆｔ基板およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＴＦＴ基板およびその製造方法に関する。本発明のＴＦＴ基板は、液晶表示装置、有機または無機ＥＬ（エレクトロルミネッセント）表示装置、プラズマ表示装置、エレクトロクロミック表示装置などに適用することができる。
【０００２】
【従来の技術】
液晶表示装置などに用いられるＴＦＴ（薄膜トランジスタ）基板には、ＴＦＴ基板製造時の静電破壊（Electrostatic discharge 、以下「ＥＳＤ」という）を防ぐ目的で、ショートリング（ＳＲ）と呼ばれるリング状の導体パターンが基板周辺部に設けられている。ＳＲには、ゲートバスライン、補助容量線、ソースバスライン、予備配線などが接続されている。ＳＲは、通常、パネル組み立て後のスクライブ工程や面取り工程で除去される（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平８−２３４２２７号公報
図１７は、ＴＦＴ基板の製造工程中、ソースバスラインを形成するための導電膜（以下、ソース膜ともいう。）を基板全面に積層した状態を模式的に示す平面図であり、図１８は、図１７中のＤ−Ｄ’線断面図である。基板上には、行方向に延びる複数のゲートバスラインＧＬと、ゲートバスラインＧＬに対して平行に延びる複数の補助容量線Ｃｓと、ＩＣチップとゲートバスラインＧＬとを導通させるためのゲート端子ＧＴとが形成されている。配線の引き回しがスペース上困難な場合には、例えば図１７に示すように、複数の補助容量線Ｃｓを接続する補助容量線幹ＣｓＴが、ゲートバスラインＧＬとゲート端子ＧＴとの間に介在するように配置する必要がある。これにより、ＳＲにつながったゲートメタル配線（例えば、補助容量線幹ＣｓＴ、ゲートバスラインＧＬ、予備配線）と、ＳＲにつながっていないゲートメタル浮島（例えば、COG(Chip On Glass)ゲート端子、COG ソース端子）とが存在することになる。
【０００４】
また、ＩＣチップ実装領域ＡＡには、ＩＣチップに電源電圧を供給するための端子ＶＴやＩＣチップに駆動信号を入力するための配線（不図示）が形成されている。これらの配線パターン上には、ゲート絶縁膜ＧＩおよびソース膜ＳＦが順次成膜されている。
【０００５】
ゲート絶縁膜ＧＩは、ゲートバスラインＧＬおよびゲート端子ＧＴの各端部近傍の領域に、貫通口ＧＯを有する。ソース膜ＳＦが成膜されるまでの工程での剥離帯電等によりゲートメタル浮島に帯電した電荷は、ソース膜ＳＦが成膜された時点で、貫通口ＧＯを介して、ＳＲに接続された配線に流れる。すなわち、ゲートメタル浮島に帯電した電荷をＳＲに逃がすことで基板上の配線は同電位となる。なお、ゲート端子ＧＴとＩＣチップ実装領域ＡＡとが重畳する領域にも、ゲート絶縁膜ＧＩに貫通口ＧＯが形成されている。
【０００６】
ソース膜ＳＦを成膜した後、パターニングを行って、ソースバスラインＳＬと、ゲートバスラインＧＬおよびゲート端子ＧＴを接続する接続パターンＣＰとを形成する。図１９は、ソース膜をパターニングした状態を模式的に示す平面図である。
【０００７】
【発明が解決しようとする課題】
しかしながら、ゲートメタル浮島の貫通口ＧＯからゲートメタル配線までの距離が、ゲート浮島の貫通口ＧＯからゲートメタル配線の貫通口ＧＯまでの距離よりも短い場合、例えばゲート端子ＧＴの貫通口ＧＯから補助容量線幹ＣｓＴまでの距離ａが、ゲート端子ＧＴの貫通口ＧＯからゲートバスラインＧＬの貫通口ＧＯまでの距離ｂよりも短い場合には、ＥＳＤが発生する。図２０は、ＥＳＤの発生を示す断面図である。基板全面が同電位になる前であって、ソース膜ＳＦが成膜された瞬間に、剥離帯電等でゲート浮島とゲートメタル配線のところで生じる電位差（電荷）が、ゲート浮島に一番近いゲートメタル配線部に抜けてＥＳＤが発生する。
【０００８】
図２１は、ＥＳＤの発生箇所を示す平面図である。図２１に示すように、ＥＳＤがゲートバスラインＧＬとゲート端子ＧＴとを接続する接続パターンＣＰの形成領域に発生した場合、ゲートバスラインＧＬと補助容量線Ｃｓとがリークし、製品としては不良となる。
【０００９】
本発明は、ＥＳＤによる製品不良を削減すること、言い換えれば、歩留りを向上させ、製造コストの低減、スループットの向上を図ることを目的とする。
【００１０】
【課題を解決するための手段】
本発明の第１の局面によるＴＦＴ基板は、基板の周辺部に形成されたショートリングと、前記ショートリングから同一平面において独立して形成されたゲート端子と、前記ショートリングと同一平面において連続して形成されたゲートバスラインと、前記ゲート端子および前記ゲートバスラインの間に介在し、かつ前記ショートリングと同一平面において連続する補助容量幹線と、前記ゲート端子、前記ゲートバスラインおよび補助容量幹線を覆う絶縁膜と、前記絶縁膜上に形成されると共に前記ゲートバスラインに交差して延びるソースバスラインと、前記ソースバスライン及びゲートバスラインに接続された複数のＴＦＴとを有するＴＦＴ基板であって、前記絶縁膜は、前記ゲート端子まで貫通する第１貫通口と、前記ゲートバスラインまで貫通する第２貫通口と、前記補助容量幹線まで貫通する第３貫通口とを有しており、前記ゲート端子および前記ゲートバスラインは、前記ソースバスラインと同一平面に形成されると共に前記補助容量幹線を跨ぐ接続パターンによって、前記第１貫通口および前記第２貫通口を介して電気的に接続されており、前記第３貫通口は、前記接続パターンの形成領域以外の領域に形成されている。
【００１１】
本発明の第２の局面によるＴＦＴ基板は、基板の周辺部に形成されたショートリングと、前記ショートリングから同一平面において独立して形成されたゲート端子と、前記ショートリングと同一平面において連続して形成されたゲートバスラインと、前記ゲート端子および前記ゲートバスラインの間に介在し、かつ前記ショートリングと同一平面において連続する補助容量幹線と、前記ゲート端子、前記ゲートバスラインおよび補助容量幹線を覆う絶縁膜と、前記絶縁膜上に形成されると共に前記ゲートバスラインに交差して延びる ソースバスラインと、前記ソースバスライン及びゲートバスラインに接続された複数のＴＦＴとを有するＴＦＴ基板であって、前記絶縁膜は、前記ゲート端子まで貫通する第１貫通口と、前記ゲートバスラインまで貫通する第２貫通口とを有しており、前記ゲート端子および前記ゲートバスラインは、前記ソースバスラインと同一平面に形成されると共に前記補助容量幹線を跨ぐ接続パターンによって、前記第１貫通口および前記第２貫通口を介して電気的に接続されており、前記補助容量幹線は、前記接続パターンの形成領域以外の領域に、前記ショートリングと同一平面において前記ゲート端子側へ突出する凸状部を有しており、前記第１貫通口から前記接続パターンの形成領域内における前記補助容量幹線までの距離は、前記第１貫通口から前記凸状部までの距離よりも長い。本明細書において距離とは、平面視における距離をいう。
【００１２】
本発明の第２の局面によるＴＦＴ基板において、前記絶縁膜は、前記凸状部の形成領域内に、前記凸状部まで貫通する第３貫通口を有することが望ましい。この場合、前記第１貫通口から前記接続パターンの形成領域内における前記第２連続配線パターンまでの距離は、前記第１貫通口から前記第３貫通口までの距離よりも長いことが望ましい。
【００１３】
本発明の第２の局面によるＴＦＴ基板において、前記接続パターンは、前記第３貫通口を介して前記凸状部と電気的に接続されており、前記凸状部は、前記第２連続配線パターンから独立していても良い。
【００１４】
本発明の第１の局面によるＴＦＴ基板において、前記第１貫通口から前記第２連続配線パターンまでの距離は、前記第１貫通口および前記第３貫通口を結ぶ仮想線上における、前記第３貫通口から前記第２連続配線パターンまでの距離よりも長いことが望ましい。また、本発明の第３の局面によるＴＦＴ基板であって、前記絶縁膜が、前記凸状部の形成領域内に、前記凸状部まで貫通する第３貫通口を有する場合、前記第１貫通口から前記第２連続配線パターンまでの距離は、前記第１貫通口および前記第３貫通口を結ぶ仮想線上における、前記第３貫通口から前記第２連続配線パターンまでの距離よりも長いことが望ましい。
【００１５】
本発明の表示装置は、本発明のＴＦＴ基板を用いて形成される。
【００１６】
本発明の第１の局面による製造方法は、本発明の第１または第２の局面によるＴＦＴ基板を製造する方法であって、前記絶縁膜に前記第１貫通口および前記第２貫通口を形成する工程と、前記基板上に導電膜を形成する工程と、前記導電膜をパターニングして、前記接続パターンを形成する工程とを有する。
【００１７】
本発明の第２の局面による製造方法は、本発明の第２の局面によるＴＦＴ基板において、前記接続パターンが、前記第３貫通口を介して前記凸状部と電気的に接続されており、前記凸状部が、前記第２連続配線パターンから独立しているＴＦＴ基板を製造する方法であって、前記絶縁膜に前記第１貫通口、前記第２貫通口および前記第３貫通口を形成する工程と、前記基板上に導電膜を形成する工程と、前記導電膜をパターニングして、前記接続パターンを形成する工程と、前記凸状部と前記第２連続配線パターンとの接続部分を切断する工程とを有する。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら本発明による実施形態を説明する。尚、以下では、ＴＦＴ基板を配線基板とも称している。
【００１９】
（参考例）
参考例の配線基板は、本発明の第１の局面による配線基板の実施形態である。図１は、参考例の配線基板を説明するための模式的な平面図であり、図２は、図１中のII−II線断面図である。
【００２０】
本実施形態の配線基板は、基板の周辺部に形成されたＳＲ（不図示）と、ＳＲから同一平面において独立したゲート端子ＧＴと、ゲート端子ＧＴに最も近接し、かつＳＲと同一平面において連続する補助容量線幹ＣｓＴと、ゲート端子ＧＴおよび補助容量線幹ＣｓＴを覆うゲート絶縁膜ＧＩとを有する。ゲート絶縁膜ＧＩには、ゲート端子ＧＴまで貫通する第１貫通口ＧＯ１と、補助容量線幹ＣｓＴまで貫通する第２貫通口ＧＯ２とが形成されている。
【００２１】
周囲から電気的に孤立したゲート端子ＧＴに最も近接する補助容量線幹ＣｓＴ上のゲート絶縁膜ＧＩは開口しているので、ソース膜ＳＦを成膜した瞬間に、ゲート端子ＧＴに蓄積された電荷が、第１貫通口ＧＯ１および第２貫通口ＧＯ２を介して、ＳＲにつながっている補助容量線幹ＣｓＴに移動する。これにより、ＥＳＤの発生を防ぐことができる。
【００２２】
第１貫通口ＧＯ１から補助容量線幹ＣｓＴまでの距離１は、第１貫通口ＧＯ１および第２貫通口ＧＯ２を結ぶ仮想線上における、第２貫通口ＧＯ２から補助容量線幹ＣｓＴまでの距離２よりも長いことが望ましい。ソース膜ＳＦをスパッタ法やＣＶＤ（Chemical Vapor Deposition ）法により成膜する場合、第１貫通口ＧＯ１と第２貫通口ＧＯ２とを結ぶ仮想線の略中間点にて、第１貫通口ＧＯ１および第２貫通口ＧＯ２を介したゲート端子ＧＴと補助容量線幹ＣｓＴとの電気的な接続がなされる。
【００２３】
図２２は、距離１が距離２よりも短い場合のＥＳＤの発生を示す模式的な平面図である。距離１が距離２よりも短い場合、ゲート端子ＧＴに帯電した電荷は、第１貫通口ＧＯ１および第２貫通口ＧＯ２を介してゲート端子ＧＴと補助容量線とが電気的に接続される前に、第１貫通口ＧＯ１から近い補助容量線幹ＣｓＴの端部に抜けるので、ＥＳＤが発生する。距離１が距離２よりも長い場合には、ゲート端子ＧＴに帯電した電荷は、補助容量線幹ＣｓＴの端部に抜ける前に、第１貫通口ＧＯ１および第２貫通口ＧＯ２を介してゲート端子ＧＴと補助容量線とが電気的に接続されることによって、第２貫通口ＧＯ２を介して補助容量線幹ＣｓＴに移動する。したがって、距離１を距離２よりも長く設定することによって、ＥＳＤの発生をより確実に防ぐことができる。
【００２４】
（実施形態１）
実施形態１の配線基板は、本発明の第２の局面による配線基板の実施形態である。図３は、実施形態１の配線基板を説明するための模式的な平面図であり、図４は、図３中のIV−IV線断面図である。
【００２５】
本実施形態の配線基板は、基板の周辺部に形成されたＳＲ（不図示）と、ＳＲから同一平面において独立したゲート端子ＧＴと、ＳＲと同一平面において連続するゲートバスラインＧＬと、ゲート端子ＧＴおよびゲートバスラインＧＬの間に介在し、かつＳＲと同一平面において連続する補助容量線幹ＣｓＴと、ゲート端子ＧＴ、ゲートバスラインＧＬおよび補助容量線幹ＣｓＴを覆うゲート絶縁膜ＧＩとを有する。ゲート絶縁膜ＧＩには、ゲート端子ＧＴまで貫通する第１貫通口ＧＯ１と、ゲートバスラインＧＬまで貫通する第２貫通口ＧＯ２と、補助容量線幹ＣｓＴまで貫通する第３貫通口ＧＯ３とが形成されている。
【００２６】
ゲート端子ＧＴおよびゲートバスラインＧＬは、補助容量線幹ＣｓＴを跨ぐ接続パターンＣＰによって、第１貫通口ＧＯ１および第２貫通口ＧＯ２を介して電気的に接続されている。また、第３貫通口ＧＯ３は、接続パターンＣＰの形成領域以外の領域に形成されている。
【００２７】
周囲から電気的に孤立したゲート端子ＧＴに最も近接する補助容量線幹ＣｓＴ上のゲート絶縁膜ＧＩは開口しているので、ソース膜ＳＦを成膜した瞬間に、ゲート端子ＧＴに蓄積された電荷が、第１貫通口ＧＯ１および第３貫通口ＧＯ３を介して、ＳＲにつながっている補助容量線幹ＣｓＴに移動する。これにより、ＥＳＤの発生を防ぐことができる。また、第３貫通口ＧＯ３は、接続パターンＣＰの形成領域以外の領域に形成されている。言い換えれば、第３貫通口ＧＯ３の領域に形成されたソース膜ＳＦは、フォトリソグラフィー法により接続パターンＣＰを形成した際に、除去される。したがって、ゲートバスラインＧＬと補助容量線幹ＣｓＴとのリークを避けることができる。
【００２８】
第１貫通口ＧＯ１から補助容量線幹ＣｓＴまでの距離１は、第１貫通口ＧＯ１および第３貫通口ＧＯ３を結ぶ仮想線上における、第３貫通口ＧＯ３から補助容量線幹ＣｓＴまでの距離２よりも長いことが望ましい。これにより、ＥＳＤの発生をより確実に防ぐことができる。
【００２９】
（実施形態２）
実施形態２の配線基板は、本発明の第３の局面による配線基板の実施形態である。図５は、実施形態２の配線基板を説明するための模式的な平面図であり、図６は、図５中のVI−VI線断面図である。
【００３０】
本実施形態の配線基板は、基板の周辺部に形成されたＳＲ（不図示）と、ＳＲから同一平面において独立したゲート端子ＧＴと、ＳＲと同一平面において連続するゲートバスラインＧＬと、ゲート端子ＧＴおよびゲートバスラインＧＬの間に介在し、かつＳＲと同一平面において連続する補助容量線幹ＣｓＴと、ゲート端子ＧＴ、ゲートバスラインＧＬおよび補助容量線幹ＣｓＴを覆うゲート絶縁膜ＧＩとを有する。ゲート絶縁膜ＧＩには、ゲート端子ＧＴまで貫通する第１貫通口ＧＯ１と、ゲートバスラインＧＬまで貫通する第２貫通口ＧＯ２とが形成されている。
【００３１】
ゲート端子ＧＴおよびゲートバスラインＧＬは、補助容量線幹ＣｓＴを跨ぐ接続パターンＣＰによって、第１貫通口ＧＯ１および第２貫通口ＧＯ２を介して電気的に接続されている。補助容量線幹ＣｓＴは、接続パターンＣＰの形成領域以外の領域に、ＳＲと同一平面においてゲート端子ＧＴ側へ突出する凸状部ＣＮを有する。第１貫通口ＧＯ１から接続パターンＣＰの形成領域内における補助容量線幹ＣｓＴまでの距離３は、第１貫通口ＧＯ１から凸状部ＣＮまでの距離４よりも長い。
【００３２】
基板全面が同電位になる前であって、ソース膜ＳＦが成膜された瞬間に、剥離帯電等でゲート端子ＧＴとＳＲにつながっている配線との間で生じる電位差（電荷）が、ＳＲにつながった一番近い配線部、つまり補助容量線幹ＣｓＴから突出した凸状部ＣＮに抜けて、ＥＳＤが発生する（図６参照）。
【００３３】
また、凸状部ＣＮのパターンは、接続パターンＣＰの形成領域以外の領域に形成されている。したがって、ゲートバスラインＧＬと補助容量線幹ＣｓＴとがＥＳＤを介してリークすることを避けることができ、最終製品の歩留まりを向上させることができる。
【００３４】
（実施形態３）
実施形態３の配線基板は、実施形態２の変形例である。図７は、実施形態３の配線基板を説明するための模式的な平面図である。
【００３５】
本実施形態の配線基板は、ゲート絶縁膜ＧＩが、凸状部ＣＮの形成領域内に、凸状部ＣＮまで貫通する第３貫通口ＧＯ３を有する。ゲート端子ＧＴで生じた電荷は、ゲート端子ＧＴに一番近い凸状部ＣＮに抜けようとする。凸状部ＣＮ上のゲート絶縁膜ＧＩに第３貫通口ＧＯ３が形成されている場合、ＥＳＤを発生させるときの抵抗が第３貫通口ＧＯ３を介するときの抵抗よりも極めて大きいので、電荷は抵抗の低い方に抜ける。すなわち、ゲート端子ＧＴで生じた電荷は、第３貫通口ＧＯ３を介して凸状部ＣＮに抜ける。したがって、第３貫通口ＧＯ３を形成することによって、ＥＳＤの発生を抑えることができる。
【００３６】
第１貫通口ＧＯ１から凸状部ＣＮまでの距離１は、第１貫通口ＧＯ１および第３貫通口ＧＯ３を結ぶ仮想線上における、第３貫通口ＧＯ３から凸状部ＣＮまでの距離２よりも長いことが望ましい。これにより、ＥＳＤの発生をより確実に防ぐことができる。
【００３７】
（実施形態４）
実施形態４の配線基板は、実施形態３の変形例である。図８は、実施形態４の配線基板を説明するための模式的な平面図である。図８に示すように、第１貫通口ＧＯ１から接続パターンＣＰの形成領域内における補助容量線幹ＣｓＴまでの距離３は、第１貫通口ＧＯ１から第３貫通口ＧＯ３までの距離５よりも長い。これにより、接続パターンＣＰの形成領域内においてＥＳＤが発生するのをより確実に抑えることができる。
【００３８】
ソース膜ＳＦを成膜し、パターニングした際に、ダスト（異物）が原因となって本来必要としない領域にもパターンの膜が残る膜残りやパターン崩れ等が生じるおそれがある。本実施形態の配線基板では、ダストによる膜残りやパターン崩れ等が原因となって、意図せずに、接続パターンＣＰが第３貫通口ＧＯ３を介して凸状部ＣＮと電気的に接続されてしまい、ゲート端子ＧＴと補助容量線幹ＣｓＴとがリークする可能性がある。図９は、接続パターンＣＰによりゲート端子ＧＴと補助容量線幹ＣｓＴとがリークした状態を示す平面図である。図９に示す配線基板では、ダストによる膜残り等が原因となって、接続パターンＣＰが歪な平面形状でパターニングされ、第３貫通口ＧＯ３を介して凸状部ＣＮに電気的に接続されてしまっている。これにより、ゲート端子ＧＴと補助容量線幹ＣｓＴとが、第１貫通口ＧＯ１および第３貫通口ＧＯ３を結ぶ接続パターンＣＰを介してリークする。
【００３９】
このような異常な配線基板は、検査工程等において発見することができる。異常が発見された配線基板は、修理工程に付すことにより、リークの問題を解決することができる。具体的には、凸状部ＣＮと補助容量線幹ＣｓＴとの接続部分Ｐを切断することによって、凸状部ＣＮが補助容量線幹ＣｓＴから独立するので、ゲート端子ＧＴと補助容量線幹ＣｓＴとの信号リークを避けることができる。接続部分Ｐの切断は、レーザーやイオンビームなどのエネルギービームを用いるなどの方法により実現することができる。後の修正工程でレーザー等を用いて切断できるように、補助容量線幹ＣｓＴから突出する凸状部ＣＮの接続部分Ｐを細くすることが好ましい。例えば、接続部分Ｐの幅を３〜２０μｍ、好ましくは５〜１０μｍ程度にする。
【００４０】
（実施例）
図１０は、本発明の一実施例である配線基板の全体を模式的に示す平面図である。本実施例の配線基板は、アクティブエリア部Ｉ、ゲート端子部II、ソース端子部III を有する。
【００４１】
本実施例の配線基板は、基板の周辺部に形成されたＳＲと、ＳＲから同一平面においてそれぞれ独立したゲート端子ＧＴおよびソース端子ＳＴと、ＳＲと同一平面においてそれぞれ連続するゲートバスラインＧＬおよび補助容量線Ｃｓとを有する。ゲートバスラインＧＬおよび補助容量線Ｃｓは、互いに略平行をなして行方向に延びている。複数の補助容量線Ｃｓを接続する補助容量線幹ＣｓＴが、ゲートバスラインＧＬとゲート端子ＧＴとの間を列方向に延びている。また、ＩＣチップ実装領域には、ＩＣチップに電源電圧を供給するための端子ＶＴが形成されている。
【００４２】
列方向に並ぶ両ゲート端子ＧＴ間には、補助容量線幹ＣｓＴから突出する凸状部ＣＮが介在している。また、行方向に並ぶ両ソース端子ＳＴ間には、補助容量線Ｃｓから突出する凸状部ＣＮが介在している。これらの配線パターン上には、ゲート絶縁膜（不図示）が積層されている。ゲート絶縁膜には、ゲート端子ＧＴおよびゲートバスラインＧＬの各端部近傍の領域に、それぞれ第１貫通口ＧＯ１および第２貫通口ＧＯ２が形成されている。ゲート端子ＧＴとゲートバスラインＧＬとは、補助容量線幹ＣｓＴを跨ぐ接続パターンＣＰによって、第１貫通口ＧＯ１および第２貫通口ＧＯ２を介して、電気的に接続されている。同様に、凸状部ＣＮの領域には、ゲート絶縁膜に第３貫通口ＧＯ３が形成されている。
【００４３】
ゲート絶縁膜上には、列方向に延びるソースバスラインＳＬが形成されている。ソースバスラインＳＬとゲートバスラインＧＬとの交差部近傍には、ＴＦＴが形成されている。ソースバスラインＳＬとゲートバスラインＧＬとで仕切られた領域には、画素電極ＰＥが形成され、アクティブエリア部Ｉには、複数の画素電極ＰＥがマトリクス状に配置されている。画素電極ＰＥは、コンタクトホールＣＨを介してＴＦＴに接続されている。ソースバスラインＳＬの一方端部は、ソース端子ＳＴと重畳し、ゲート絶縁膜に形成された第１貫通口ＧＯ１を介して、ソースバスラインＳＬとソース端子ＳＴとが電気的に接続されている。
【００４４】
次に、図面を参照しながら、本実施例の配線基板を製造する工程について説明する。図１１(a),(b),(c) は、それぞれ各製造工程における図１０中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図、Ｃ−Ｃ’線断面図である。図１２〜図１６は、各製造工程における配線基板を模式的に示す平面図である。
【００４５】
洗浄されたガラス等の絶縁性基板上に、Reactiveスパッタ装置を用いて、ゲートバスライン等となる導電膜を成膜する。例えば、TiN/Al/Ti （50/100/30 nm）の導電膜を成膜する。フォトリソ工程などにより、レジストをパターニングし、例えばReactive Ion Etching (RIE)モードのドライエッチャーで、ゲートバスライン等を形成し、レジスト剥離液等の薬液でレジストを剥離する（工程１、図１２参照）。図１２に示すように、補助容量線幹ＣｓＴを挟むようにして、ゲート端子ＧＴとゲートバスラインＧＬとが配置されている。ゲートバスラインＧＬ、補助容量線幹ＣｓＴ、補助容量線Ｃｓは、ＳＲにつながっている。
【００４６】
ゲート端子ＧＴは、いわば浮島となっており、後述するゲート絶縁膜ＧＩに設けた第１貫通口ＧＯ１を介して、後述のソースバスラインＳＬとなる導電膜の成膜によりＳＲに接続される。本実施例では、補助容量線幹ＣｓＴから突出する凸状部ＣＮをゲート端子ＧＴのすぐ横に配置する。
【００４７】
ＣＶＤ装置を用いて、ゲート絶縁膜（400 nm）ＧＩと、ＴＦＴ半導体１０であるa-Si（150 nm）およびn+Si（40nm）とを連続成膜する。フォトレジストを塗布し、Plasma Etching（PE）モードのドライエッチャーを用いて、n+Si/a-Si をエッチングし、半導体の島形成を行う。その後に、レジスト剥離液等の薬液で島形成フォトレジストを剥離する（工程２、図１３参照）。
【００４８】
フォトレジストを塗布し、パターニングして、ゲートバスラインＧＬ、ゲート端子ＧＴ、ソース端子ＳＴ、凸状部ＣＮそれぞれの一部の領域に開口を形成する。RIE モードのドライエッチャーを用いて、露出したゲート絶縁膜ＧＩをエッチングする。その後に、レジスト剥離液等の薬液で島形成フォトレジストを剥離する（工程３、図１４参照）。
【００４９】
ゲート絶縁膜ＧＩに第１および第２貫通口ＧＯ１，ＧＯ２を形成することによって、ソースバスラインＳＬとソース端子ＳＴとを電気的に接続することが可能となる。第１貫通口ＧＯ１から第３貫通口ＧＯ３までの距離をαとし、第１貫通口ＧＯ１から補助容量線幹ＣｓＴまでの距離をβとすると、距離αよりも距離βを長くする。すなわち、距離比β／αを１よりも大きくする。本実施例では、例えば、距離比β／αが５程度となるように配置する。
【００５０】
次に、ソースメタル膜ＳＦが成膜される。ガラス基板は搬送カセットに入った状態で、成膜装置に運ばれる。基板はカセットから１枚ずつフォーク状もしくは板状のアームにて取り出され、成膜前のウエッブクリーナー（乾式洗浄機、バキュームクリーナー）の吸着ステージに載せられ、成膜前洗浄を受ける。洗浄後、基板をロボットアームが再度うけ取るので、吸着ステージから基板が持ち上げられる。このとき、ガラス基板に剥離帯電が生じる。しかし、持ち上げられる時のガラスのたわみや反り、ステージの形状、ステージから持ち上げる際のリフトピンの位置等の影響によって、基板がステージから離れるタイミングに面内でズレが生じる。
【００５１】
剥離帯電は、ステージに接触しているガラス基板がステージから剥離される瞬間に発生し、その電荷量は接触面積に依存する。ステージから離れるタイミングがズレるということは、基板がステージから離れ始めてから完全に離れるまでの間に、基板とステージとの接触面積が変化することを意味する。したがって、発生する電荷量は、基板がステージから離れ始めてから完全に離れるまでの間に変化する。そのため、ガラス基板は基板面内で不均等な電荷量で帯電した状態となる。
【００５２】
この不均等な電荷量での帯電は、ＳＲでつながっている部分に関してはガラス面内で電荷が均一化される。しかし、ゲート端子ＧＴはいわば浮島となっているので、電荷が動けず、ＳＲとゲート端子ＧＴとで電位差（電荷）が生じる。
【００５３】
このような状態のガラス基板上にReactiveスパッタ装置等を用いて、導電膜を成膜する。例えば、ソースメタルAl／Tiの２層を成膜する（100/50nm）。成膜する際、１層目のTiが成膜された瞬間に、貫通口ＧＯ１〜ＧＯ３を介して、ゲートバスラインＧＬ、ゲート端子ＧＴ、ソース端子ＳＴおよび補助容量線幹ＣｓＴが電気的に接続され、基板全面が同電位になる。ゲート端子ＧＴやソース端子ＳＴの第１貫通口ＧＯ１から凸状部ＣＮの第３貫通口ＧＯ３までの距離が、第１貫通口ＧＯ１から補助容量線幹ＣｓＴや補助容量線Ｃｓのエッジまでの距離よりも長く、さらに補助容量線幹ＣｓＴや補助容量線Ｃｓの領域に貫通口がないか、もしくはエッジから遠い位置に貫通口がある場合、ゲート端子ＧＴ（浮島部）に溜まった電荷はゲート絶縁膜ＧＩを破壊し、絶縁膜に覆われた配線のエッジに放電される。
【００５４】
本実施例によれば、ゲート端子ＧＴに溜まった電荷は、一番近い凸状部ＣＮの第３貫通口ＧＯ３を介して、補助容量線幹ＣｓＴからＳＲへと流れる。したがって、基板全面が同電位となるので、静電破壊（ＥＳＤ）は発生しない。
【００５５】
ソースTiおよびソースAlを順次成膜して、ソース膜ＳＦを形成する。その後、フォトレジストを塗布する。燐酸／硝酸／酢酸等のエッチャントを用いて、ソース・ドレインAlをエッチングする。なお、ソースＡＬ／ソースＴｉをドライエッチングにより連続でエッチングしても良い。
【００５６】
これにより島形成されたTFT 部をPEモードのドライエッチャーを用いてエッチングし、チャネルを形成する。なお、ＡＬ／Ｔｉをドライエッチングにより連続でエッチングする際に、チャネルも連続エッチングしても良い。
【００５７】
チャネルの形成とともに、ゲートバスラインＧＬおよびゲート端子ＧＴを接続する接続パターンＣＰが形成される。レジスト剥離液等の薬液を用いて、ソース・ドレイン形成フォトレジストを剥離する（工程４、図１５参照）。
【００５８】
第１の層間絶縁膜としてTFT 保護SiN 膜２０（200 nm）をCVD 装置で成膜した後に、第２の層間絶縁膜として有機樹脂膜３０を塗布する。有機樹脂膜３０としては、フェノールノボラック樹脂等のフォトレジストと同様に、感光剤を入れたアクリルやポリイミド樹脂等であって、露光・現像できる樹脂を用いる。有機樹脂膜３０は、層間絶縁膜として使用するので、後の画素電極形成工程中のレジスト剥離時に剥離されない性質を持っている。この性質がフォトレジストと異なる。
【００５９】
有機樹脂膜３０をマスクにして、ドレイン電極−画素電極のコンタクトホールＣＨ内の TFT保護SiN をPEモードのドライエッチャーを用いて処理する。コンタクトホールＣＨを通して、ドレイン電極と画素電極とが接続される（工程５、図１６参照）。但し、剥き出しになったドレインAlと画素電極金属ITO のオーミック抵抗が高いので、ドレイン電極Alを燐酸／硝酸／酢酸等でエッチング処理し、Tiを剥き出しにする（図１１（ｃ）参照）。
【００６０】
Reactiveスパッタ装置を用いて、画素電極ITO を100 nm成膜し、フォトレジストを形成する。塩化第二鉄FeCl３ 等でエッチングして、画素電極ＰＥを形成する。最後に、画素電極フォトレジストをレジスト剥離液等の薬液で剥離する（工程６、図１０参照）。
【００６１】
以上の工程を経てアクティブマトリクス基板が製造される。このアクティブマトリクス基板は、液晶表示装置、有機または無機ＥＬ（エレクトロルミネッセント）表示装置、プラズマ表示装置、エレクトロクロミック表示装置などに用いることができる。例えば、アクティブマトリクス基板を用いて液晶表示装置を製造する場合について簡潔に説明する。アクティブマトリクス基板と、これに対向する対向基板とにそれぞれ配向膜を形成し、ラビング処理を行う。アクティブマトリクス基板と対向基板とをシール材を介して貼り合わせ、両基板の間隙に液晶材料を充填して、液晶パネルを組み立てる。その後、スクライブ工程や面取り工程にて、ＳＲを除去する。液晶パネルのＩＣチップ実装領域に、ＣＯＧのゲートドライバやソースドライバを実装する。
【００６２】
本実施例では、TFT の一部が浮島構造となっている場合に、浮島の近くに配置したショートリングにコンタクト窓を開け、その後に成膜される膜を使って、浮島で生じた電荷（電位差）を流すことができる。これにより、静電破壊を防ぐことができる。
【００６３】
コンタクト窓を作れない場合でも、浮島のパターンの周囲であって、最終製品の品位に影響を与えない箇所で、選択的にＥＳＤを発生させるように、配線パターンを配置する。したがって、歩留りが向上し、製造コストの低減、スループットの向上を達成できる。
【００６４】
【発明の効果】
本発明によれば、ＥＳＤによる製品不良を削減することができる。したがって、歩留りを向上させ、製造コストの低減、スループットの向上を図ることができる。
【図面の簡単な説明】
【図１】 参考例の配線基板を説明するための模式的な平面図である。
【図２】 図１中のII−II線断面図である。
【図３】 実施形態１の配線基板を説明するための模式的な平面図である。
【図４】 図３中のIV−IV線断面図である。
【図５】 実施形態２の配線基板を説明するための模式的な平面図である。
【図６】 図５中のVI−VI線断面図である。
【図７】 実施形態３の配線基板を説明するための模式的な平面図である。
【図８】 実施形態４の配線基板を説明するための模式的な平面図である。
【図９】 接続パターンＣＰによりゲート絶縁膜ＧＩと補助容量線幹ＣｓＴとがリークした状態を示す平面図である。
【図１０】 本発明の一実施例である配線基板の全体を模式的に示す平面図である。
【図１１】 図１１(a),(b),(c) は、それぞれ各製造工程における図１０中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図、Ｃ−Ｃ’線断面図である。
【図１２】 製造工程１における配線基板を模式的に示す平面図である。
【図１３】 製造工程２における配線基板を模式的に示す平面図である。
【図１４】 製造工程３における配線基板を模式的に示す平面図である。
【図１５】 製造工程４における配線基板を模式的に示す平面図である。
【図１６】 製造工程５における配線基板を模式的に示す平面図である。
【図１７】 ＴＦＴ基板の製造工程中、ソース膜を基板全面に積層した状態を模式的に示す平面図である。
【図１８】 図１７中のＤ−Ｄ’線断面図である。
【図１９】 ソース膜をパターニングした状態を模式的に示す平面図である。
【図２０】 ＥＳＤの発生を示す断面図である。
【図２１】 ＥＳＤの発生箇所を示す平面図である。
【図２２】 距離１が距離２よりも短い場合のＥＳＤの発生を示す模式的な平面図である。
【符号の説明】
ＳＲ ショートリング
ＧＬ ゲートバスライン
ＳＬ ソースバスライン
ＧＴ ゲート端子
ＳＴ ソース端子
Ｃｓ 補助容量線
ＣｓＴ 補助容量線幹
ＧＩ ゲート絶縁膜
ＧＯ１ 第１貫通口
ＧＯ２ 第２貫通口
ＧＯ３ 第３貫通口
ＣＰ 接続パターン
ＣＮ 凸状部
【発明の属する技術分野】
本発明は、ＴＦＴ基板およびその製造方法に関する。本発明のＴＦＴ基板は、液晶表示装置、有機または無機ＥＬ（エレクトロルミネッセント）表示装置、プラズマ表示装置、エレクトロクロミック表示装置などに適用することができる。
【０００２】
【従来の技術】
液晶表示装置などに用いられるＴＦＴ（薄膜トランジスタ）基板には、ＴＦＴ基板製造時の静電破壊（Electrostatic discharge 、以下「ＥＳＤ」という）を防ぐ目的で、ショートリング（ＳＲ）と呼ばれるリング状の導体パターンが基板周辺部に設けられている。ＳＲには、ゲートバスライン、補助容量線、ソースバスライン、予備配線などが接続されている。ＳＲは、通常、パネル組み立て後のスクライブ工程や面取り工程で除去される（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平８−２３４２２７号公報
図１７は、ＴＦＴ基板の製造工程中、ソースバスラインを形成するための導電膜（以下、ソース膜ともいう。）を基板全面に積層した状態を模式的に示す平面図であり、図１８は、図１７中のＤ−Ｄ’線断面図である。基板上には、行方向に延びる複数のゲートバスラインＧＬと、ゲートバスラインＧＬに対して平行に延びる複数の補助容量線Ｃｓと、ＩＣチップとゲートバスラインＧＬとを導通させるためのゲート端子ＧＴとが形成されている。配線の引き回しがスペース上困難な場合には、例えば図１７に示すように、複数の補助容量線Ｃｓを接続する補助容量線幹ＣｓＴが、ゲートバスラインＧＬとゲート端子ＧＴとの間に介在するように配置する必要がある。これにより、ＳＲにつながったゲートメタル配線（例えば、補助容量線幹ＣｓＴ、ゲートバスラインＧＬ、予備配線）と、ＳＲにつながっていないゲートメタル浮島（例えば、COG(Chip On Glass)ゲート端子、COG ソース端子）とが存在することになる。
【０００４】
また、ＩＣチップ実装領域ＡＡには、ＩＣチップに電源電圧を供給するための端子ＶＴやＩＣチップに駆動信号を入力するための配線（不図示）が形成されている。これらの配線パターン上には、ゲート絶縁膜ＧＩおよびソース膜ＳＦが順次成膜されている。
【０００５】
ゲート絶縁膜ＧＩは、ゲートバスラインＧＬおよびゲート端子ＧＴの各端部近傍の領域に、貫通口ＧＯを有する。ソース膜ＳＦが成膜されるまでの工程での剥離帯電等によりゲートメタル浮島に帯電した電荷は、ソース膜ＳＦが成膜された時点で、貫通口ＧＯを介して、ＳＲに接続された配線に流れる。すなわち、ゲートメタル浮島に帯電した電荷をＳＲに逃がすことで基板上の配線は同電位となる。なお、ゲート端子ＧＴとＩＣチップ実装領域ＡＡとが重畳する領域にも、ゲート絶縁膜ＧＩに貫通口ＧＯが形成されている。
【０００６】
ソース膜ＳＦを成膜した後、パターニングを行って、ソースバスラインＳＬと、ゲートバスラインＧＬおよびゲート端子ＧＴを接続する接続パターンＣＰとを形成する。図１９は、ソース膜をパターニングした状態を模式的に示す平面図である。
【０００７】
【発明が解決しようとする課題】
しかしながら、ゲートメタル浮島の貫通口ＧＯからゲートメタル配線までの距離が、ゲート浮島の貫通口ＧＯからゲートメタル配線の貫通口ＧＯまでの距離よりも短い場合、例えばゲート端子ＧＴの貫通口ＧＯから補助容量線幹ＣｓＴまでの距離ａが、ゲート端子ＧＴの貫通口ＧＯからゲートバスラインＧＬの貫通口ＧＯまでの距離ｂよりも短い場合には、ＥＳＤが発生する。図２０は、ＥＳＤの発生を示す断面図である。基板全面が同電位になる前であって、ソース膜ＳＦが成膜された瞬間に、剥離帯電等でゲート浮島とゲートメタル配線のところで生じる電位差（電荷）が、ゲート浮島に一番近いゲートメタル配線部に抜けてＥＳＤが発生する。
【０００８】
図２１は、ＥＳＤの発生箇所を示す平面図である。図２１に示すように、ＥＳＤがゲートバスラインＧＬとゲート端子ＧＴとを接続する接続パターンＣＰの形成領域に発生した場合、ゲートバスラインＧＬと補助容量線Ｃｓとがリークし、製品としては不良となる。
【０００９】
本発明は、ＥＳＤによる製品不良を削減すること、言い換えれば、歩留りを向上させ、製造コストの低減、スループットの向上を図ることを目的とする。
【００１０】
【課題を解決するための手段】
本発明の第１の局面によるＴＦＴ基板は、基板の周辺部に形成されたショートリングと、前記ショートリングから同一平面において独立して形成されたゲート端子と、前記ショートリングと同一平面において連続して形成されたゲートバスラインと、前記ゲート端子および前記ゲートバスラインの間に介在し、かつ前記ショートリングと同一平面において連続する補助容量幹線と、前記ゲート端子、前記ゲートバスラインおよび補助容量幹線を覆う絶縁膜と、前記絶縁膜上に形成されると共に前記ゲートバスラインに交差して延びるソースバスラインと、前記ソースバスライン及びゲートバスラインに接続された複数のＴＦＴとを有するＴＦＴ基板であって、前記絶縁膜は、前記ゲート端子まで貫通する第１貫通口と、前記ゲートバスラインまで貫通する第２貫通口と、前記補助容量幹線まで貫通する第３貫通口とを有しており、前記ゲート端子および前記ゲートバスラインは、前記ソースバスラインと同一平面に形成されると共に前記補助容量幹線を跨ぐ接続パターンによって、前記第１貫通口および前記第２貫通口を介して電気的に接続されており、前記第３貫通口は、前記接続パターンの形成領域以外の領域に形成されている。
【００１１】
本発明の第２の局面によるＴＦＴ基板は、基板の周辺部に形成されたショートリングと、前記ショートリングから同一平面において独立して形成されたゲート端子と、前記ショートリングと同一平面において連続して形成されたゲートバスラインと、前記ゲート端子および前記ゲートバスラインの間に介在し、かつ前記ショートリングと同一平面において連続する補助容量幹線と、前記ゲート端子、前記ゲートバスラインおよび補助容量幹線を覆う絶縁膜と、前記絶縁膜上に形成されると共に前記ゲートバスラインに交差して延びる ソースバスラインと、前記ソースバスライン及びゲートバスラインに接続された複数のＴＦＴとを有するＴＦＴ基板であって、前記絶縁膜は、前記ゲート端子まで貫通する第１貫通口と、前記ゲートバスラインまで貫通する第２貫通口とを有しており、前記ゲート端子および前記ゲートバスラインは、前記ソースバスラインと同一平面に形成されると共に前記補助容量幹線を跨ぐ接続パターンによって、前記第１貫通口および前記第２貫通口を介して電気的に接続されており、前記補助容量幹線は、前記接続パターンの形成領域以外の領域に、前記ショートリングと同一平面において前記ゲート端子側へ突出する凸状部を有しており、前記第１貫通口から前記接続パターンの形成領域内における前記補助容量幹線までの距離は、前記第１貫通口から前記凸状部までの距離よりも長い。本明細書において距離とは、平面視における距離をいう。
【００１２】
本発明の第２の局面によるＴＦＴ基板において、前記絶縁膜は、前記凸状部の形成領域内に、前記凸状部まで貫通する第３貫通口を有することが望ましい。この場合、前記第１貫通口から前記接続パターンの形成領域内における前記第２連続配線パターンまでの距離は、前記第１貫通口から前記第３貫通口までの距離よりも長いことが望ましい。
【００１３】
本発明の第２の局面によるＴＦＴ基板において、前記接続パターンは、前記第３貫通口を介して前記凸状部と電気的に接続されており、前記凸状部は、前記第２連続配線パターンから独立していても良い。
【００１４】
本発明の第１の局面によるＴＦＴ基板において、前記第１貫通口から前記第２連続配線パターンまでの距離は、前記第１貫通口および前記第３貫通口を結ぶ仮想線上における、前記第３貫通口から前記第２連続配線パターンまでの距離よりも長いことが望ましい。また、本発明の第３の局面によるＴＦＴ基板であって、前記絶縁膜が、前記凸状部の形成領域内に、前記凸状部まで貫通する第３貫通口を有する場合、前記第１貫通口から前記第２連続配線パターンまでの距離は、前記第１貫通口および前記第３貫通口を結ぶ仮想線上における、前記第３貫通口から前記第２連続配線パターンまでの距離よりも長いことが望ましい。
【００１５】
本発明の表示装置は、本発明のＴＦＴ基板を用いて形成される。
【００１６】
本発明の第１の局面による製造方法は、本発明の第１または第２の局面によるＴＦＴ基板を製造する方法であって、前記絶縁膜に前記第１貫通口および前記第２貫通口を形成する工程と、前記基板上に導電膜を形成する工程と、前記導電膜をパターニングして、前記接続パターンを形成する工程とを有する。
【００１７】
本発明の第２の局面による製造方法は、本発明の第２の局面によるＴＦＴ基板において、前記接続パターンが、前記第３貫通口を介して前記凸状部と電気的に接続されており、前記凸状部が、前記第２連続配線パターンから独立しているＴＦＴ基板を製造する方法であって、前記絶縁膜に前記第１貫通口、前記第２貫通口および前記第３貫通口を形成する工程と、前記基板上に導電膜を形成する工程と、前記導電膜をパターニングして、前記接続パターンを形成する工程と、前記凸状部と前記第２連続配線パターンとの接続部分を切断する工程とを有する。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら本発明による実施形態を説明する。尚、以下では、ＴＦＴ基板を配線基板とも称している。
【００１９】
（参考例）
参考例の配線基板は、本発明の第１の局面による配線基板の実施形態である。図１は、参考例の配線基板を説明するための模式的な平面図であり、図２は、図１中のII−II線断面図である。
【００２０】
本実施形態の配線基板は、基板の周辺部に形成されたＳＲ（不図示）と、ＳＲから同一平面において独立したゲート端子ＧＴと、ゲート端子ＧＴに最も近接し、かつＳＲと同一平面において連続する補助容量線幹ＣｓＴと、ゲート端子ＧＴおよび補助容量線幹ＣｓＴを覆うゲート絶縁膜ＧＩとを有する。ゲート絶縁膜ＧＩには、ゲート端子ＧＴまで貫通する第１貫通口ＧＯ１と、補助容量線幹ＣｓＴまで貫通する第２貫通口ＧＯ２とが形成されている。
【００２１】
周囲から電気的に孤立したゲート端子ＧＴに最も近接する補助容量線幹ＣｓＴ上のゲート絶縁膜ＧＩは開口しているので、ソース膜ＳＦを成膜した瞬間に、ゲート端子ＧＴに蓄積された電荷が、第１貫通口ＧＯ１および第２貫通口ＧＯ２を介して、ＳＲにつながっている補助容量線幹ＣｓＴに移動する。これにより、ＥＳＤの発生を防ぐことができる。
【００２２】
第１貫通口ＧＯ１から補助容量線幹ＣｓＴまでの距離１は、第１貫通口ＧＯ１および第２貫通口ＧＯ２を結ぶ仮想線上における、第２貫通口ＧＯ２から補助容量線幹ＣｓＴまでの距離２よりも長いことが望ましい。ソース膜ＳＦをスパッタ法やＣＶＤ（Chemical Vapor Deposition ）法により成膜する場合、第１貫通口ＧＯ１と第２貫通口ＧＯ２とを結ぶ仮想線の略中間点にて、第１貫通口ＧＯ１および第２貫通口ＧＯ２を介したゲート端子ＧＴと補助容量線幹ＣｓＴとの電気的な接続がなされる。
【００２３】
図２２は、距離１が距離２よりも短い場合のＥＳＤの発生を示す模式的な平面図である。距離１が距離２よりも短い場合、ゲート端子ＧＴに帯電した電荷は、第１貫通口ＧＯ１および第２貫通口ＧＯ２を介してゲート端子ＧＴと補助容量線とが電気的に接続される前に、第１貫通口ＧＯ１から近い補助容量線幹ＣｓＴの端部に抜けるので、ＥＳＤが発生する。距離１が距離２よりも長い場合には、ゲート端子ＧＴに帯電した電荷は、補助容量線幹ＣｓＴの端部に抜ける前に、第１貫通口ＧＯ１および第２貫通口ＧＯ２を介してゲート端子ＧＴと補助容量線とが電気的に接続されることによって、第２貫通口ＧＯ２を介して補助容量線幹ＣｓＴに移動する。したがって、距離１を距離２よりも長く設定することによって、ＥＳＤの発生をより確実に防ぐことができる。
【００２４】
（実施形態１）
実施形態１の配線基板は、本発明の第２の局面による配線基板の実施形態である。図３は、実施形態１の配線基板を説明するための模式的な平面図であり、図４は、図３中のIV−IV線断面図である。
【００２５】
本実施形態の配線基板は、基板の周辺部に形成されたＳＲ（不図示）と、ＳＲから同一平面において独立したゲート端子ＧＴと、ＳＲと同一平面において連続するゲートバスラインＧＬと、ゲート端子ＧＴおよびゲートバスラインＧＬの間に介在し、かつＳＲと同一平面において連続する補助容量線幹ＣｓＴと、ゲート端子ＧＴ、ゲートバスラインＧＬおよび補助容量線幹ＣｓＴを覆うゲート絶縁膜ＧＩとを有する。ゲート絶縁膜ＧＩには、ゲート端子ＧＴまで貫通する第１貫通口ＧＯ１と、ゲートバスラインＧＬまで貫通する第２貫通口ＧＯ２と、補助容量線幹ＣｓＴまで貫通する第３貫通口ＧＯ３とが形成されている。
【００２６】
ゲート端子ＧＴおよびゲートバスラインＧＬは、補助容量線幹ＣｓＴを跨ぐ接続パターンＣＰによって、第１貫通口ＧＯ１および第２貫通口ＧＯ２を介して電気的に接続されている。また、第３貫通口ＧＯ３は、接続パターンＣＰの形成領域以外の領域に形成されている。
【００２７】
周囲から電気的に孤立したゲート端子ＧＴに最も近接する補助容量線幹ＣｓＴ上のゲート絶縁膜ＧＩは開口しているので、ソース膜ＳＦを成膜した瞬間に、ゲート端子ＧＴに蓄積された電荷が、第１貫通口ＧＯ１および第３貫通口ＧＯ３を介して、ＳＲにつながっている補助容量線幹ＣｓＴに移動する。これにより、ＥＳＤの発生を防ぐことができる。また、第３貫通口ＧＯ３は、接続パターンＣＰの形成領域以外の領域に形成されている。言い換えれば、第３貫通口ＧＯ３の領域に形成されたソース膜ＳＦは、フォトリソグラフィー法により接続パターンＣＰを形成した際に、除去される。したがって、ゲートバスラインＧＬと補助容量線幹ＣｓＴとのリークを避けることができる。
【００２８】
第１貫通口ＧＯ１から補助容量線幹ＣｓＴまでの距離１は、第１貫通口ＧＯ１および第３貫通口ＧＯ３を結ぶ仮想線上における、第３貫通口ＧＯ３から補助容量線幹ＣｓＴまでの距離２よりも長いことが望ましい。これにより、ＥＳＤの発生をより確実に防ぐことができる。
【００２９】
（実施形態２）
実施形態２の配線基板は、本発明の第３の局面による配線基板の実施形態である。図５は、実施形態２の配線基板を説明するための模式的な平面図であり、図６は、図５中のVI−VI線断面図である。
【００３０】
本実施形態の配線基板は、基板の周辺部に形成されたＳＲ（不図示）と、ＳＲから同一平面において独立したゲート端子ＧＴと、ＳＲと同一平面において連続するゲートバスラインＧＬと、ゲート端子ＧＴおよびゲートバスラインＧＬの間に介在し、かつＳＲと同一平面において連続する補助容量線幹ＣｓＴと、ゲート端子ＧＴ、ゲートバスラインＧＬおよび補助容量線幹ＣｓＴを覆うゲート絶縁膜ＧＩとを有する。ゲート絶縁膜ＧＩには、ゲート端子ＧＴまで貫通する第１貫通口ＧＯ１と、ゲートバスラインＧＬまで貫通する第２貫通口ＧＯ２とが形成されている。
【００３１】
ゲート端子ＧＴおよびゲートバスラインＧＬは、補助容量線幹ＣｓＴを跨ぐ接続パターンＣＰによって、第１貫通口ＧＯ１および第２貫通口ＧＯ２を介して電気的に接続されている。補助容量線幹ＣｓＴは、接続パターンＣＰの形成領域以外の領域に、ＳＲと同一平面においてゲート端子ＧＴ側へ突出する凸状部ＣＮを有する。第１貫通口ＧＯ１から接続パターンＣＰの形成領域内における補助容量線幹ＣｓＴまでの距離３は、第１貫通口ＧＯ１から凸状部ＣＮまでの距離４よりも長い。
【００３２】
基板全面が同電位になる前であって、ソース膜ＳＦが成膜された瞬間に、剥離帯電等でゲート端子ＧＴとＳＲにつながっている配線との間で生じる電位差（電荷）が、ＳＲにつながった一番近い配線部、つまり補助容量線幹ＣｓＴから突出した凸状部ＣＮに抜けて、ＥＳＤが発生する（図６参照）。
【００３３】
また、凸状部ＣＮのパターンは、接続パターンＣＰの形成領域以外の領域に形成されている。したがって、ゲートバスラインＧＬと補助容量線幹ＣｓＴとがＥＳＤを介してリークすることを避けることができ、最終製品の歩留まりを向上させることができる。
【００３４】
（実施形態３）
実施形態３の配線基板は、実施形態２の変形例である。図７は、実施形態３の配線基板を説明するための模式的な平面図である。
【００３５】
本実施形態の配線基板は、ゲート絶縁膜ＧＩが、凸状部ＣＮの形成領域内に、凸状部ＣＮまで貫通する第３貫通口ＧＯ３を有する。ゲート端子ＧＴで生じた電荷は、ゲート端子ＧＴに一番近い凸状部ＣＮに抜けようとする。凸状部ＣＮ上のゲート絶縁膜ＧＩに第３貫通口ＧＯ３が形成されている場合、ＥＳＤを発生させるときの抵抗が第３貫通口ＧＯ３を介するときの抵抗よりも極めて大きいので、電荷は抵抗の低い方に抜ける。すなわち、ゲート端子ＧＴで生じた電荷は、第３貫通口ＧＯ３を介して凸状部ＣＮに抜ける。したがって、第３貫通口ＧＯ３を形成することによって、ＥＳＤの発生を抑えることができる。
【００３６】
第１貫通口ＧＯ１から凸状部ＣＮまでの距離１は、第１貫通口ＧＯ１および第３貫通口ＧＯ３を結ぶ仮想線上における、第３貫通口ＧＯ３から凸状部ＣＮまでの距離２よりも長いことが望ましい。これにより、ＥＳＤの発生をより確実に防ぐことができる。
【００３７】
（実施形態４）
実施形態４の配線基板は、実施形態３の変形例である。図８は、実施形態４の配線基板を説明するための模式的な平面図である。図８に示すように、第１貫通口ＧＯ１から接続パターンＣＰの形成領域内における補助容量線幹ＣｓＴまでの距離３は、第１貫通口ＧＯ１から第３貫通口ＧＯ３までの距離５よりも長い。これにより、接続パターンＣＰの形成領域内においてＥＳＤが発生するのをより確実に抑えることができる。
【００３８】
ソース膜ＳＦを成膜し、パターニングした際に、ダスト（異物）が原因となって本来必要としない領域にもパターンの膜が残る膜残りやパターン崩れ等が生じるおそれがある。本実施形態の配線基板では、ダストによる膜残りやパターン崩れ等が原因となって、意図せずに、接続パターンＣＰが第３貫通口ＧＯ３を介して凸状部ＣＮと電気的に接続されてしまい、ゲート端子ＧＴと補助容量線幹ＣｓＴとがリークする可能性がある。図９は、接続パターンＣＰによりゲート端子ＧＴと補助容量線幹ＣｓＴとがリークした状態を示す平面図である。図９に示す配線基板では、ダストによる膜残り等が原因となって、接続パターンＣＰが歪な平面形状でパターニングされ、第３貫通口ＧＯ３を介して凸状部ＣＮに電気的に接続されてしまっている。これにより、ゲート端子ＧＴと補助容量線幹ＣｓＴとが、第１貫通口ＧＯ１および第３貫通口ＧＯ３を結ぶ接続パターンＣＰを介してリークする。
【００３９】
このような異常な配線基板は、検査工程等において発見することができる。異常が発見された配線基板は、修理工程に付すことにより、リークの問題を解決することができる。具体的には、凸状部ＣＮと補助容量線幹ＣｓＴとの接続部分Ｐを切断することによって、凸状部ＣＮが補助容量線幹ＣｓＴから独立するので、ゲート端子ＧＴと補助容量線幹ＣｓＴとの信号リークを避けることができる。接続部分Ｐの切断は、レーザーやイオンビームなどのエネルギービームを用いるなどの方法により実現することができる。後の修正工程でレーザー等を用いて切断できるように、補助容量線幹ＣｓＴから突出する凸状部ＣＮの接続部分Ｐを細くすることが好ましい。例えば、接続部分Ｐの幅を３〜２０μｍ、好ましくは５〜１０μｍ程度にする。
【００４０】
（実施例）
図１０は、本発明の一実施例である配線基板の全体を模式的に示す平面図である。本実施例の配線基板は、アクティブエリア部Ｉ、ゲート端子部II、ソース端子部III を有する。
【００４１】
本実施例の配線基板は、基板の周辺部に形成されたＳＲと、ＳＲから同一平面においてそれぞれ独立したゲート端子ＧＴおよびソース端子ＳＴと、ＳＲと同一平面においてそれぞれ連続するゲートバスラインＧＬおよび補助容量線Ｃｓとを有する。ゲートバスラインＧＬおよび補助容量線Ｃｓは、互いに略平行をなして行方向に延びている。複数の補助容量線Ｃｓを接続する補助容量線幹ＣｓＴが、ゲートバスラインＧＬとゲート端子ＧＴとの間を列方向に延びている。また、ＩＣチップ実装領域には、ＩＣチップに電源電圧を供給するための端子ＶＴが形成されている。
【００４２】
列方向に並ぶ両ゲート端子ＧＴ間には、補助容量線幹ＣｓＴから突出する凸状部ＣＮが介在している。また、行方向に並ぶ両ソース端子ＳＴ間には、補助容量線Ｃｓから突出する凸状部ＣＮが介在している。これらの配線パターン上には、ゲート絶縁膜（不図示）が積層されている。ゲート絶縁膜には、ゲート端子ＧＴおよびゲートバスラインＧＬの各端部近傍の領域に、それぞれ第１貫通口ＧＯ１および第２貫通口ＧＯ２が形成されている。ゲート端子ＧＴとゲートバスラインＧＬとは、補助容量線幹ＣｓＴを跨ぐ接続パターンＣＰによって、第１貫通口ＧＯ１および第２貫通口ＧＯ２を介して、電気的に接続されている。同様に、凸状部ＣＮの領域には、ゲート絶縁膜に第３貫通口ＧＯ３が形成されている。
【００４３】
ゲート絶縁膜上には、列方向に延びるソースバスラインＳＬが形成されている。ソースバスラインＳＬとゲートバスラインＧＬとの交差部近傍には、ＴＦＴが形成されている。ソースバスラインＳＬとゲートバスラインＧＬとで仕切られた領域には、画素電極ＰＥが形成され、アクティブエリア部Ｉには、複数の画素電極ＰＥがマトリクス状に配置されている。画素電極ＰＥは、コンタクトホールＣＨを介してＴＦＴに接続されている。ソースバスラインＳＬの一方端部は、ソース端子ＳＴと重畳し、ゲート絶縁膜に形成された第１貫通口ＧＯ１を介して、ソースバスラインＳＬとソース端子ＳＴとが電気的に接続されている。
【００４４】
次に、図面を参照しながら、本実施例の配線基板を製造する工程について説明する。図１１(a),(b),(c) は、それぞれ各製造工程における図１０中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図、Ｃ−Ｃ’線断面図である。図１２〜図１６は、各製造工程における配線基板を模式的に示す平面図である。
【００４５】
洗浄されたガラス等の絶縁性基板上に、Reactiveスパッタ装置を用いて、ゲートバスライン等となる導電膜を成膜する。例えば、TiN/Al/Ti （50/100/30 nm）の導電膜を成膜する。フォトリソ工程などにより、レジストをパターニングし、例えばReactive Ion Etching (RIE)モードのドライエッチャーで、ゲートバスライン等を形成し、レジスト剥離液等の薬液でレジストを剥離する（工程１、図１２参照）。図１２に示すように、補助容量線幹ＣｓＴを挟むようにして、ゲート端子ＧＴとゲートバスラインＧＬとが配置されている。ゲートバスラインＧＬ、補助容量線幹ＣｓＴ、補助容量線Ｃｓは、ＳＲにつながっている。
【００４６】
ゲート端子ＧＴは、いわば浮島となっており、後述するゲート絶縁膜ＧＩに設けた第１貫通口ＧＯ１を介して、後述のソースバスラインＳＬとなる導電膜の成膜によりＳＲに接続される。本実施例では、補助容量線幹ＣｓＴから突出する凸状部ＣＮをゲート端子ＧＴのすぐ横に配置する。
【００４７】
ＣＶＤ装置を用いて、ゲート絶縁膜（400 nm）ＧＩと、ＴＦＴ半導体１０であるa-Si（150 nm）およびn+Si（40nm）とを連続成膜する。フォトレジストを塗布し、Plasma Etching（PE）モードのドライエッチャーを用いて、n+Si/a-Si をエッチングし、半導体の島形成を行う。その後に、レジスト剥離液等の薬液で島形成フォトレジストを剥離する（工程２、図１３参照）。
【００４８】
フォトレジストを塗布し、パターニングして、ゲートバスラインＧＬ、ゲート端子ＧＴ、ソース端子ＳＴ、凸状部ＣＮそれぞれの一部の領域に開口を形成する。RIE モードのドライエッチャーを用いて、露出したゲート絶縁膜ＧＩをエッチングする。その後に、レジスト剥離液等の薬液で島形成フォトレジストを剥離する（工程３、図１４参照）。
【００４９】
ゲート絶縁膜ＧＩに第１および第２貫通口ＧＯ１，ＧＯ２を形成することによって、ソースバスラインＳＬとソース端子ＳＴとを電気的に接続することが可能となる。第１貫通口ＧＯ１から第３貫通口ＧＯ３までの距離をαとし、第１貫通口ＧＯ１から補助容量線幹ＣｓＴまでの距離をβとすると、距離αよりも距離βを長くする。すなわち、距離比β／αを１よりも大きくする。本実施例では、例えば、距離比β／αが５程度となるように配置する。
【００５０】
次に、ソースメタル膜ＳＦが成膜される。ガラス基板は搬送カセットに入った状態で、成膜装置に運ばれる。基板はカセットから１枚ずつフォーク状もしくは板状のアームにて取り出され、成膜前のウエッブクリーナー（乾式洗浄機、バキュームクリーナー）の吸着ステージに載せられ、成膜前洗浄を受ける。洗浄後、基板をロボットアームが再度うけ取るので、吸着ステージから基板が持ち上げられる。このとき、ガラス基板に剥離帯電が生じる。しかし、持ち上げられる時のガラスのたわみや反り、ステージの形状、ステージから持ち上げる際のリフトピンの位置等の影響によって、基板がステージから離れるタイミングに面内でズレが生じる。
【００５１】
剥離帯電は、ステージに接触しているガラス基板がステージから剥離される瞬間に発生し、その電荷量は接触面積に依存する。ステージから離れるタイミングがズレるということは、基板がステージから離れ始めてから完全に離れるまでの間に、基板とステージとの接触面積が変化することを意味する。したがって、発生する電荷量は、基板がステージから離れ始めてから完全に離れるまでの間に変化する。そのため、ガラス基板は基板面内で不均等な電荷量で帯電した状態となる。
【００５２】
この不均等な電荷量での帯電は、ＳＲでつながっている部分に関してはガラス面内で電荷が均一化される。しかし、ゲート端子ＧＴはいわば浮島となっているので、電荷が動けず、ＳＲとゲート端子ＧＴとで電位差（電荷）が生じる。
【００５３】
このような状態のガラス基板上にReactiveスパッタ装置等を用いて、導電膜を成膜する。例えば、ソースメタルAl／Tiの２層を成膜する（100/50nm）。成膜する際、１層目のTiが成膜された瞬間に、貫通口ＧＯ１〜ＧＯ３を介して、ゲートバスラインＧＬ、ゲート端子ＧＴ、ソース端子ＳＴおよび補助容量線幹ＣｓＴが電気的に接続され、基板全面が同電位になる。ゲート端子ＧＴやソース端子ＳＴの第１貫通口ＧＯ１から凸状部ＣＮの第３貫通口ＧＯ３までの距離が、第１貫通口ＧＯ１から補助容量線幹ＣｓＴや補助容量線Ｃｓのエッジまでの距離よりも長く、さらに補助容量線幹ＣｓＴや補助容量線Ｃｓの領域に貫通口がないか、もしくはエッジから遠い位置に貫通口がある場合、ゲート端子ＧＴ（浮島部）に溜まった電荷はゲート絶縁膜ＧＩを破壊し、絶縁膜に覆われた配線のエッジに放電される。
【００５４】
本実施例によれば、ゲート端子ＧＴに溜まった電荷は、一番近い凸状部ＣＮの第３貫通口ＧＯ３を介して、補助容量線幹ＣｓＴからＳＲへと流れる。したがって、基板全面が同電位となるので、静電破壊（ＥＳＤ）は発生しない。
【００５５】
ソースTiおよびソースAlを順次成膜して、ソース膜ＳＦを形成する。その後、フォトレジストを塗布する。燐酸／硝酸／酢酸等のエッチャントを用いて、ソース・ドレインAlをエッチングする。なお、ソースＡＬ／ソースＴｉをドライエッチングにより連続でエッチングしても良い。
【００５６】
これにより島形成されたTFT 部をPEモードのドライエッチャーを用いてエッチングし、チャネルを形成する。なお、ＡＬ／Ｔｉをドライエッチングにより連続でエッチングする際に、チャネルも連続エッチングしても良い。
【００５７】
チャネルの形成とともに、ゲートバスラインＧＬおよびゲート端子ＧＴを接続する接続パターンＣＰが形成される。レジスト剥離液等の薬液を用いて、ソース・ドレイン形成フォトレジストを剥離する（工程４、図１５参照）。
【００５８】
第１の層間絶縁膜としてTFT 保護SiN 膜２０（200 nm）をCVD 装置で成膜した後に、第２の層間絶縁膜として有機樹脂膜３０を塗布する。有機樹脂膜３０としては、フェノールノボラック樹脂等のフォトレジストと同様に、感光剤を入れたアクリルやポリイミド樹脂等であって、露光・現像できる樹脂を用いる。有機樹脂膜３０は、層間絶縁膜として使用するので、後の画素電極形成工程中のレジスト剥離時に剥離されない性質を持っている。この性質がフォトレジストと異なる。
【００５９】
有機樹脂膜３０をマスクにして、ドレイン電極−画素電極のコンタクトホールＣＨ内の TFT保護SiN をPEモードのドライエッチャーを用いて処理する。コンタクトホールＣＨを通して、ドレイン電極と画素電極とが接続される（工程５、図１６参照）。但し、剥き出しになったドレインAlと画素電極金属ITO のオーミック抵抗が高いので、ドレイン電極Alを燐酸／硝酸／酢酸等でエッチング処理し、Tiを剥き出しにする（図１１（ｃ）参照）。
【００６０】
Reactiveスパッタ装置を用いて、画素電極ITO を100 nm成膜し、フォトレジストを形成する。塩化第二鉄FeCl３ 等でエッチングして、画素電極ＰＥを形成する。最後に、画素電極フォトレジストをレジスト剥離液等の薬液で剥離する（工程６、図１０参照）。
【００６１】
以上の工程を経てアクティブマトリクス基板が製造される。このアクティブマトリクス基板は、液晶表示装置、有機または無機ＥＬ（エレクトロルミネッセント）表示装置、プラズマ表示装置、エレクトロクロミック表示装置などに用いることができる。例えば、アクティブマトリクス基板を用いて液晶表示装置を製造する場合について簡潔に説明する。アクティブマトリクス基板と、これに対向する対向基板とにそれぞれ配向膜を形成し、ラビング処理を行う。アクティブマトリクス基板と対向基板とをシール材を介して貼り合わせ、両基板の間隙に液晶材料を充填して、液晶パネルを組み立てる。その後、スクライブ工程や面取り工程にて、ＳＲを除去する。液晶パネルのＩＣチップ実装領域に、ＣＯＧのゲートドライバやソースドライバを実装する。
【００６２】
本実施例では、TFT の一部が浮島構造となっている場合に、浮島の近くに配置したショートリングにコンタクト窓を開け、その後に成膜される膜を使って、浮島で生じた電荷（電位差）を流すことができる。これにより、静電破壊を防ぐことができる。
【００６３】
コンタクト窓を作れない場合でも、浮島のパターンの周囲であって、最終製品の品位に影響を与えない箇所で、選択的にＥＳＤを発生させるように、配線パターンを配置する。したがって、歩留りが向上し、製造コストの低減、スループットの向上を達成できる。
【００６４】
【発明の効果】
本発明によれば、ＥＳＤによる製品不良を削減することができる。したがって、歩留りを向上させ、製造コストの低減、スループットの向上を図ることができる。
【図面の簡単な説明】
【図１】 参考例の配線基板を説明するための模式的な平面図である。
【図２】 図１中のII−II線断面図である。
【図３】 実施形態１の配線基板を説明するための模式的な平面図である。
【図４】 図３中のIV−IV線断面図である。
【図５】 実施形態２の配線基板を説明するための模式的な平面図である。
【図６】 図５中のVI−VI線断面図である。
【図７】 実施形態３の配線基板を説明するための模式的な平面図である。
【図８】 実施形態４の配線基板を説明するための模式的な平面図である。
【図９】 接続パターンＣＰによりゲート絶縁膜ＧＩと補助容量線幹ＣｓＴとがリークした状態を示す平面図である。
【図１０】 本発明の一実施例である配線基板の全体を模式的に示す平面図である。
【図１１】 図１１(a),(b),(c) は、それぞれ各製造工程における図１０中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図、Ｃ−Ｃ’線断面図である。
【図１２】 製造工程１における配線基板を模式的に示す平面図である。
【図１３】 製造工程２における配線基板を模式的に示す平面図である。
【図１４】 製造工程３における配線基板を模式的に示す平面図である。
【図１５】 製造工程４における配線基板を模式的に示す平面図である。
【図１６】 製造工程５における配線基板を模式的に示す平面図である。
【図１７】 ＴＦＴ基板の製造工程中、ソース膜を基板全面に積層した状態を模式的に示す平面図である。
【図１８】 図１７中のＤ−Ｄ’線断面図である。
【図１９】 ソース膜をパターニングした状態を模式的に示す平面図である。
【図２０】 ＥＳＤの発生を示す断面図である。
【図２１】 ＥＳＤの発生箇所を示す平面図である。
【図２２】 距離１が距離２よりも短い場合のＥＳＤの発生を示す模式的な平面図である。
【符号の説明】
ＳＲ ショートリング
ＧＬ ゲートバスライン
ＳＬ ソースバスライン
ＧＴ ゲート端子
ＳＴ ソース端子
Ｃｓ 補助容量線
ＣｓＴ 補助容量線幹
ＧＩ ゲート絶縁膜
ＧＯ１ 第１貫通口
ＧＯ２ 第２貫通口
ＧＯ３ 第３貫通口
ＣＰ 接続パターン
ＣＮ 凸状部
Claims (9)
- 基板の周辺部に形成されたショートリングと、
前記ショートリングから同一平面において独立して形成されたゲート端子と、
前記ショートリングと同一平面において連続して形成されたゲートバスラインと、
前記ゲート端子および前記ゲートバスラインの間に介在し、かつ前記ショートリングと同一平面において連続する補助容量幹線と、
前記ゲート端子、前記ゲートバスラインおよび補助容量幹線を覆う絶縁膜と、
前記絶縁膜上に形成されると共に前記ゲートバスラインに交差して延びるソースバスラインと、
前記ソースバスライン及びゲートバスラインに接続された複数のＴＦＴとを有するＴＦＴ基板であって、
前記絶縁膜は、前記ゲート端子まで貫通する第１貫通口と、前記ゲートバスラインまで貫通する第２貫通口と、前記補助容量幹線まで貫通する第３貫通口とを有しており、
前記ゲート端子および前記ゲートバスラインは、前記ソースバスラインと同一平面に形成されると共に前記補助容量幹線を跨ぐ接続パターンによって、前記第１貫通口および前記第２貫通口を介して電気的に接続されており、
前記第３貫通口は、前記接続パターンの形成領域以外の領域に形成されている、ＴＦＴ基板。 - 基板の周辺部に形成されたショートリングと、
前記ショートリングから同一平面において独立して形成されたゲート端子と、
前記ショートリングと同一平面において連続して形成されたゲートバスラインと、
前記ゲート端子および前記ゲートバスラインの間に介在し、かつ前記ショートリングと同一平面において連続する補助容量幹線と、
前記ゲート端子、前記ゲートバスラインおよび補助容量幹線を覆う絶縁膜と、
前記絶縁膜上に形成されると共に前記ゲートバスラインに交差して延びるソースバスラインと、
前記ソースバスライン及びゲートバスラインに接続された複数のＴＦＴとを有するＴＦＴ基板であって、
前記絶縁膜は、前記ゲート端子まで貫通する第１貫通口と、前記ゲートバスラインまで貫通する第２貫通口とを有しており、
前記ゲート端子および前記ゲートバスラインは、前記ソースバスラインと同一平面に形成されると共に前記補助容量幹線を跨ぐ接続パターンによって、前記第１貫通口および前記第２貫通口を介して電気的に接続されており、
前記補助容量幹線は、前記接続パターンの形成領域以外の領域に、前記ショートリングと同一平面において前記ゲート端子側へ突出する凸状部を有しており、
前記第１貫通口から前記接続パターンの形成領域内における前記補助容量幹線までの距離は、前記第１貫通口から前記凸状部までの距離よりも長い、ＴＦＴ基板。 - 前記絶縁膜は、前記凸状部の形成領域内に、前記凸状部まで貫通する第３貫通口を有する、請求項２に記載のＴＦＴ基板。
- 前記第１貫通口から前記接続パターンの形成領域内における前記第２連続配線パターンまでの距離は、前記第１貫通口から前記第３貫通口までの距離よりも長い、請求項３に記載のＴＦＴ基板。
- 前記接続パターンは、前記第３貫通口を介して前記凸状部と電気的に接続されており、前記凸状部は、前記第２連続配線パターンから独立している、請求項３または４に記載のＴＦＴ基板。
- 前記第１貫通口から前記第２連続配線パターンまでの距離は、前記第１貫通口および前記第３貫通口を結ぶ仮想線上における、前記第３貫通口から前記第２連続配線パターンまでの距離よりも長い、請求項１、３〜５のいずれか１項に記載のＴＦＴ基板。
- 請求項１〜６のいずれか１項に記載のＴＦＴ基板を用いて形成された表示装置。
- 請求項１〜４のいずれか１項に記載のＴＦＴ基板を製造する方法であって、
前記絶縁膜に前記第１貫通口および前記第２貫通口を形成する工程と、
前記基板上に導電膜を形成する工程と、
前記導電膜をパターニングして、前記接続パターンを形成する工程とを有するＴＦＴ基板の製造方法。 - 請求項５に記載のＴＦＴ基板を製造する方法であって、
前記絶縁膜に前記第１貫通口、前記第２貫通口および前記第３貫通口を形成する工程と、
前記基板上に導電膜を形成する工程と、
前記導電膜をパターニングして、前記接続パターンを形成する工程と、
前記凸状部と前記第２連続配線パターンとの接続部分を切断する工程とを有するＴＦＴ基板の製造方法。
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