KR20060098018A - Ｔｆｔ기판의 제조 방법 - Google Patents

Abstract

데이터 배선과 그 하부에 위치하는 반도체 패턴이 균일한 프로파일을 가질 수 있는 TFT 기판의 제조 방법이 제공된다. TFT 기판의 제조 방법은, 반도체층과 도전체층이 적층되어 있는 기판 상에 제1 두께 영역과 제1 두께 영역 양측에 제1 두께보다 두꺼운 제2 두께 영역으로 이루어진 식각마스크를 형성하는 단계와, 식각마스크를 사용하여 도전체층과 반도체층을 식각하여 도전체 패턴과 그 하부에 언더컷된 반도체 패턴을 형성하는 단계와, 식각마스크의 제1 두께 영역을 제거하고 제2 두께 영역의 외측 일부를 부분제거하는 단계와, 부분제거된 식각마스크를 사용하여 도전체층 패턴을 식각하여 이격된 두개의 도전체 패턴으로 분리하는 단계를 포함한다.

LCD, 반도체 패턴, 등방성 식각, 건식 식각

Description

ＴＦＴ기판의 제조 방법{Method of fabricating for TFT substrate}

도 1은 본 발명의 일 실시예에 따른 TFT 기판의 제조 방법에 의해 형성된 액정표시장치용 TFT 기판의 배치도이다.

도 2는 도 1의 TFT 기판의 Ⅱ-Ⅱ' 선에 대한 단면도이다.

도 3은 도 1의 TFT 기판의 Ⅲ-Ⅲ' 선에 대한 단면도이다.

도 4 내지 도 12는 도 1의 TFT 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.

(도면의 주요부분에 대한 부호의 설명)

10: 기판 22: 게이트선

24: 게이트선 끝단 26: 게이트 전극

28: 유지 전극선 30: 게이트 절연막

42, 48: 반도체 패턴 55, 56, 58: 접촉층 패턴

62, 64, 65, 66, 68: 데이터 배선 70: 보호막

72, 74, 76, 78: 접촉구멍 82: 화선 전극

본 발명은 TFT 기판의 제조 방법에 관한 것으로, 보다 구체적으로는 데이터 배선과 그 하부에 위치하는 반도체층이 균일한 프로파일을 가질 수 있는 TFT 기판의 제조 방법에 관한 것이다.

액정표시장치는 컬러필터를 포함하는 컬러필터 기판과 박막 트랜지스터 어레이를 포함하는 TFT기판을 포함한다. 컬러필터 기판과 TFT 기판은 서로 대향하며 두 기판 사이에 개재된 실라인(seal line)에 의해 서로 접합되고, 그 사이에 형성된 일정한 공극에 액정층이 형성된다. 이와 같이 액정표시장치는 전극이 형성되어 있는 두 장의 기판(컬러필터 기판과 TFT 기판)과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시켜 투과되는 빛의 양을 조절함으로써 소정의 영상을 디스플레이할 수 있도록 구성된 장치이다. 액정표시장치는 비발광소자이기 때문에 박막 트랜지스터 후면에는 빛을 공급하기 위한 백라이트 유닛이 위치한다. 백라이트에서 조사된 빛은 액정의 배열상태에 따라 투과량이 조정된다.

액정표시장치에 사용되는 TFT 기판은 게이트 전극, 게이트 전극 상부에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 반도체층, 게이트 전극을 중심으로 분리되어 반도체 패턴 상에 형성된 데이터 배선, 즉 소스 전극/드레인 전극을 포함한다.

종래 기술에 의한 TFT 기판의 제조 방법에 의한 3매 마스크 또는 4매 마스크 공정에 의하면, 소스 전극/드레인 전극은 주로 습식 식각에 의해 패터닝하는 반면, 반도체층은 플라즈마를 이용한 건식 식각에 의해 패터닝을 한다.

따라서, 소스 전극/드레인 전극을 패터닝할 때 소스 전극/드레인 전극의 측면에서도 식각이 발생하여, 결과적으로 소스 전극/드레인 전극에 비하여 반도체층이 측방향으로 돌출한 구조를 가지게 된다.

이와 같이 반도체층이 돌출된 구조를 가지면 반도체층 주변에 형성된 배선과 상대적으로 거리가 가까워져서, TFT 기판 구동시 소스 전극/드레인 전극에 신호가 인가되면 반도체층과 주변 배선 사이에 기생용량이 발생하게 되어 크로스 토크(cross-talk)가 발생하거나 액정표시장치에 세로줄 얼룩(vertical taint)이 발생하여, 액정표시장치의 디스플레이 특성을 저하시킬 우려가 있다.

본 발명이 이루고자 하는 기술적 과제는, 데이터 배선과 그 하부에 위치하는 반도체 패턴이 균일한 프로파일을 가질 수 있는 TFT 기판의 제조 방법을 제공하고자 하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 TFT 기판의 제조 방법은, 반도체층과 도전체층이 적층되어 있는 기판 상에 제1 두께 영역과 상기 제1 두께 영역 양측에 상기 제1 두께보다 두꺼운 제2 두께 영역으로 이루어진 식각마스크를 형성하는 단계와, 상기 식각마스크를 사용하여 상기 도전체층과 상기 반도체층을 식각하여 도전체 패턴과 그 하부에 언더컷된 반도체 패턴을 형성하는 단계와, 상기 식각마스크의 상기 제1 두께 영역을 제거하고 상기 제2 두께 영역의 외측 일부를 부분제거하는 단계와, 상기 부분제거된 식각마스크를 사용하여 상기 도전체층 패턴을 식각하여 이격된 두개의 도전체 패턴으로 분리하는 단계를 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

이하 첨부된 도면들을 참조하여 본 발명의 일 실시예에 의한 TFT 기판의 제조 방법을 상세히 설명한다.

먼저, 도 1 내지 도 3을 참고로 하여 본 발명의 일 실시예에 TFT 기판의 제조 방법을 이용하여 완성된 액정표시장치용 TFT 기판의 단위 화소 구조에 대하여 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 TFT 기판의 제조 방법에 의해 형성된 액 정표시장치용 TFT 기판의 배치도이다. 그리고, 도 2는 도 1에 도시한 TFT 기판의 Ⅱ-Ⅱ' 선에 대한 단면도이고, 도 3은 도 1에 도시한 TFT 기판의 Ⅲ-Ⅲ' 선에 대한 단면도이다.

먼저, 절연 기판(10) 위에 게이트 배선(22, 24, 26)이 형성되어 있다. 게이트 배선(22, 24, 26)은 게이트선(22), 게이트선 끝단(24) 및 게이트 전극(26)을 포함한다.

또한, 기판(10) 위에는 게이트선(22)과 평행하게 유지 전극선(28)이 형성되어 있다. 유지 전극선(28) 및 게이트 배선(22, 24, 26)은 Al(Al합금)으로 구성된 단일층, 또는 Al(Al 합금)과 Mo(Mo 합금)이 적층된 이중층 등으로 이루어질 수 있다. 유지 전극선(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다. 유지 전극선(28)에는 상부 기판의 공통 전극과 동일한 전압이 인가되는 것이 보통이다.

게이트 배선(22, 24, 26) 및 유지 전극선(28) 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26, 28) 및 유지 전극선(28)을 덮고 있다.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 등의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 등의 n형 불순물이 고농도로 도핑되어 있는 비정질 규 소 등으로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다.

저항성 접촉층 패턴(55, 56, 58) 위에는 데이터 배선(62, 64, 65, 66, 68)이 형성되어 있다. 데이터 배선(62, 64, 65, 66, 68)은 Al(Al합금)으로 구성된 단일층, 또는 Mo(Mo 합금), Al(Al 합금) 및 Mo(Mo 합금)이 적층된 삼중층 등으로 이루어질 수 있다. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터선 끝단(68), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부(62, 68, 65)를 포함하며, 또한 데이터선부(62, 68, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극선(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(64)도 포함한다. 유지 전극선(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(64) 또한 형성하지 않는다.

접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(64)과 동일하다.

한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이 터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전체 패턴(64) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 68, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.

데이터 배선(62, 64, 65, 66, 68) 위에는 질화규소나 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막) 또는 유기 절연막으로 이루어진 보호막(70)이 형성되어 있다. 보호막(70)은 드레인 전극(66), 데이터선 끝단(64) 및 유지 축전기용 도전체 패턴(68)을 드러내는 접촉구멍(76, 78, 72)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트선 끝단(24)을 드러내는 접촉 구멍(74)을 가지고 있다.

보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO 또는 IZP 등의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적, 전기적으로 연결되어 화상 신호를 전달받는다. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축 전기용 도전체 패턴(64)과도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. 한편, 게이트선 끝단(24) 및 데이터선 끝단(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 보조 게이트선 끝단(86) 및 보조 데이터선 끝단(88)이 형성되어 있으며, 이들은 끝단(24, 68)과 외부 회로 장치와의 접착성을 보완하고 끝단을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.

이하, 4매 마스크를 이용하여 도 1 및 도 3의 구조를 가지는 액정표시장치용 TFT 기판, 특히 박막트랜지스터를 제조하는 방법에 대하여, 도 1 내지 도 3과 도 4 내지 도 12를 참조하여 상세하게 설명하기로 한다.

먼저, 도 4에 도시한 바와 같이, 기판(10) 위에 게이트 배선용 다층 금속막(미도시)를 적층한 후, 패터닝하여 게이트 전극(26)을 형성한다. 여기서, 게이트 전극(26)은 Al(Al합금)으로 구성된 단일층, 또는 Al(Al 합금)과 Mo(Mo 합금)이 적층된 이중층 등으로 이루어질 수 있다.

다음, 도 5에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 두께로 연속 증착하고, 이어 데이터 배선으로 사용될 도전체층(60)을 형성한 다음, 그 위에 감광막(110)을 1㎛ 내지 2㎛의 두께로 도포한다. 여기서, 데이터 배선으로 사용될 도전체층(60)은 Al(Al합금)으로 구성된 단일층, 또는 Mo(Mo 합금), Al(Al 합금) 및 Mo(Mo 합금)이 적층된 삼중층 등으로 이루어질 수 있다.

그 후, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 도 6에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 소스 전극(65) 및 드레인 전극(66)과 같은 데이터 배선이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000Å 이하인 것이 좋다.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.

이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.

이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차 광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.

이러한 얇은 두께의 감광막 패턴(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.

이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다.

먼저, 도 7에 도시한 것처럼, 감광막 패턴(112, 114)에 의해 노출된 부분, 즉 기타 부분(B)의 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. 이 과정에서는 습식 식각 방법을 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다.

이렇게 하면, 도 7에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전 체층, 즉 소스/드레인용 도전체 패턴(67)만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. 이때 남은 도전체 패턴(67)은 소스 전극(65) 및 드레인 전극(66)으로 분리되지 않고 연결되어 있다.

이어, 도 8에 도시한 바와 같이, 감광막 패턴(112, 114)에 의해 노출된 부분, 즉 기타 부분(B)의 중간층(50) 및 그 하부의 반도체층(40)을 플로린(F₂) 계열의 식각 가스를 이용하여 등방성 건식 식각(isotropic dry etching)으로 동시에(중간층과 반도체층은 식각 선택비가 거의 없음) 제거한다. 이 때, 등방성 건식 식각을 위해 플라즈마를 사용하지 않고, 단지 공정 챔버를 진공으로 유지한 상태에서 플로린 계열의 식각 가스를 흘려줌으로써 중간층(50) 및 반도체층(40)을 등방성 건식 식각으로 제거할 수 있다.

이렇게 하면, 도 8에 나타난 바와 같이, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 또한, 이 단계에서 도전체 패턴(67) 하부에 중간층 패턴(57)과 반도체 패턴(42)이 완성된다.

여기서, 플로린 계열의 식각 가스로는 XeF₂, BrF₂, ClF₂ 등을 사용할 수 있다. 이와 같은 플로린 계열의 식각 가스는 알루미늄, 감광막, 질화 규소, 산화 규소 등에 대하여 약 50 : 1 이상의 높은 식각 선택비(etch selectivity)를 가지고 있다. 구체적으로는, 규소 : 알루미늄에 대하여 약 60 : 1 이상의 식각 선택비를, 규소 : (감광막 또는 질화 규소)에 대하여 약 100 : 1 이상의 식각 선택비를 가진다.

종래 SF₆과 HCl의 혼합 기체나, SF₆과 Cl₂의 혼합 기체의 플라즈마를 사용하여 중간층(50) 및 반도체층(40)을 식각하는 경우 질화 규소에 대해서만 식각 선택비가 높기 때문에 도전체 패턴(67)에 식각 손상을 줄 수 있지만, 본 발명의 플로린 계열의 식각 가스를 사용하여 건식 식각하는 경우 도전체 패턴(67)에 대해서도 높은 식각 선택비를 가지기 때문에 도전체 패턴(67)에 대한 식각 손상을 방지할 수 있다.

그리고, 플로린 계열의 식각 가스는 질화 규소에 대해서도 높은 식각 선택비를 가지고 때문에, 중간층(50)과 반도체층(40)을 오버에칭(over etching)하더라도 하부에 위치하는 게이트 절연막(30)에 손상을 주지 않는다.

또한, SF₆과 HCl의 혼합 기체나, SF₆과 Cl₂의 혼합 기체의 플라즈마를 사용하여 중간층(50) 및 반도체층(40)을 식각하는 경우 식각 속도가 약 0.2 - 0.3 ㎛/min 인 반면에, 본 발명의 플로린 계열의 식각 가스를 사용하는 경우 약 1 - 3 ㎛/min 정도로 식각 속도를 높일 수 있다. 따라서, 빠른 시간 내에 효과적으로 중간층(50) 및 반도체층(40)을 식각할 수 있으므로, 공정 시간을 단축하여 제조 단가를 낮출 수 있다.

그리고, 플로린 계열의 식각 가스에 의해 감광막 패턴(112, 114)는 거의 식각되지 않기 때문에, 도 6의 감광막 패턴(112, 114) 형성 공정시 C 영역의 감광막 패턴(114)의 식각에 따른 공정 마진(margin)을 확보할 필요가 없게 된다.

이어, 도 9에 도시된 바와 같이, 감광막 패턴(112, 114)를 에치백(etch- back)하여 채널부(C)의 감광막 패턴(114)을 제거한다. 이 때 데이터 배선부(A)의 감광막 패턴(112)도 역시 식각되므로 두께가 얇아지고 측면에서도 식각이 일어난다. 도 9의 점선은 데이터 배선부(A)의 감광막 패턴(112)이 식각되기 전의 프로파일을 나타낸다.

이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다.

다음, 도 10에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. 이 때, 소스/드레인용 도전체 패턴(67)에 대해서는 습식 식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. 이렇게 하면, 도 9에서 도전체 패턴(67) 중 측방향으로 돌출된 부분이 제거되고, 소스 전극(65)과 드레인 전극(66)으로 분리되면서 데이터 배선(65, 66)과 그 하부의 접촉층 패턴(55, 56)이 완성된다.

도 10에 도시된 바와 같이, 도전체 패턴(67) 중 측방향으로 돌출된 부분이 제거됨으로써, 도전체 패턴(67)과, 그 하부의 접촉층 패턴(55, 56) 및 반도체 패턴(42)의 측면이 정렬되어 균일한 프로파일을 가지게 된다. 이는 도 8에서 등방성 건식 식각을 통하여 도전체 패턴(67)의 하부에 중간층(50)과 반도체층(40)의 언더컷(undercut)을 미리 형성하여, 도전체 패턴(55, 56)에 비하여 반도체 패턴(42)이 측방향으로 돌출하는 것을 방지하였기 때문이다.

그리고, 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거 한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다.

다음, 도 11 도시한 바와 같이 질화규소나 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시키거나 유기 절연막을 도포하여 보호막(70)을 형성한다.

이어, 도 12에 도시한 바와 같이, 보호막(70)을 사진 식각하여 드레인 전극(66)을 각각 드러내는 접촉 구멍(76)을 형성한다.

마지막으로, 도 3에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 ITO층 또는 IZO층을 증착하고 사진 식각하여 드레인 전극(66)과 연결된 화소 전극(82)을 형성한다.

한편, ITO 또는 IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체로는 질소를 사용하는 것이 바람직하며, 이는 접촉 구멍(76)을 통해 드러난 금속막(66)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.

본 발명의 TFT 기판의 제조 방법은 앞에서 설명한 바와 같이, 4매의 마스크를 이용하는 TFT 기판의 제조 방법에 적용할 수 있지만, 3매 마스크를 이용하는 TFT 기판의 제조 방법에서도 동일하게 적용할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

상술한 바와 같이 본 발명에 따른 TFT 기판의 제조 방법에 의하면, 반도체층을 패터닝할 때 플라즈마를 사용하지 않는 건식 식각을 사용항 반도체층의 측방향으로 언더컷을 미리 형성하여, 그 상부에 위치하는 데이터 배선과 정열시킬 수 있다.

Claims (8)

1. 반도체층과 도전체층이 적층되어 있는 기판 상에 제1 두께 영역과 상기 제1 두께 영역 양측에 상기 제1 두께보다 두꺼운 제2 두께 영역으로 이루어진 식각마스크를 형성하는 단계;

   상기 식각마스크를 사용하여 상기 도전체층과 상기 반도체층을 식각하여 도전체 패턴과 그 하부에 언더컷된 반도체 패턴을 형성하는 단계;

   상기 식각마스크의 상기 제1 두께 영역을 제거하고 상기 제2 두께 영역의 외측 일부를 부분제거하는 단계; 및

   상기 부분제거된 식각마스크를 사용하여 상기 도전체층 패턴을 식각하여 이격된 두개의 도전체 패턴으로 분리하는 단계를 포함하는 TFT 기판의 제조 방법.
2. 제1 항에 있어서, 상기 도전체 패턴과 그 하부에 언더컷된 상기 반도체 패턴을 형성하는 단계는,

   상기 식각마스크를 사용하여 도전체층을 습식 식각하여 상기 도전체 패턴을 형성하는 단계; 및

   상기 식각마스크를 사용하여 상기 반도체층을 등방성 건식 식각하여 상기 도전체 패턴 하부에 언더컷된 상기 반도체 패턴을 형성하는 단계인 TFT 기판의 제조 방법.
3. 제2 항에 있어서,

   상기 등방성 건식 식각은 플라즈마를 이용하지 않는 건식 식각인 TFT 기판의 제조 방법.
4. 제2 항에 있어서,

   상기 등방성 건식 식각은 플로린 계열의 식각 가사를 이용하는 건식 식각인 TFT 기판의 제조 방법.
5. 제4 항에 있어서,

   상기 플로린 계열의 식각 가스는 XeF₂, BrF₂ 또는 ClF₂ 인 TFT 기판의 제조 방법.
6. 제2 항에 있어서,

   상기 등방성 식각 가스는 상기 반도체층 : 상기 게이트 절연막, 상기 반도체층 : 상기 도전체층, 및 상기 반도체층 : 상기 감광막 패턴의 식각 선택비가 각각 약 50 : 1 이상인 TFT 기판의 제조 방법.
7. 제1 항에 있어서,

   상기 식각마스크를 부분제거하는 단계는 상기 부분제거된 식각마스크의 외측 프로파일이 상기 반도체 패턴의 외측 프로파일과 실질적으로 일치하도록 하는 단계인 TFT 기판의 제조 방법.
8. 제1 항에 있어서,

   상기 기판과 상기 반도체층 사이에 게이트 패턴과 게이트 절연막을 순차적으로 형성하는 단계를 더 포함하고,

   상기 반도체 패턴은 TFT 기판의 액티브 영역이고, 상기 두개로 분리된 도전체 패턴은 각각 소스 전극 및 드레인 전극인 TFT 기판의 제조 방법.

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