JP4047750B2

JP4047750B2 - 静電容量の検出回路及び検出方法

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Publication number: JP4047750B2
Application number: JP2003074959A
Authority: JP
Inventors: 正巳八壁
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 2002-03-29
Filing date: 2003-03-19
Publication date: 2008-02-13
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Description

【０００１】
【発明の属する技術分野】
本発明は、各種物理量を検出する検出回路及び検出方法に関し、特に、静電容量の検出回路に関する。
【０００２】
【従来の技術】
各種物理量を検出する従来の検出回路として、特開平９−１４５７４８号公報に開示された電流測定装置がある。図１０は、その電流測定装置の回路図である。
【０００３】
Ｄ／Ａ変換器８２の出力には、負荷８６に流れる電流を供給するための電流アンプ８３が抵抗器Ｒ８１を介して接続され、電流アンプ８３の出力には、電流を検出するための電流検出用抵抗器Ｒ８３が直列に接続され、電流検出用抵抗器Ｒ８３の先には、被測定対象である負荷８６が接続されている。
【０００４】
負荷８６には負荷電圧ＶOを取り出すための第１のバッファアンプ８４が接続され、その第１のバッファアンプ８４の出力は抵抗器Ｒ８２を介して電流アンプ８３の入力に接続されている。一方、電流検出用抵抗器Ｒ８３、第１のスイッチＳ８１、第２のスイッチＳ８２、コンデンサＣ８１及び第２のバッファアンプ８５は、電流検出用抵抗器Ｒ８３を流れる電流ＩRを検出するための電流検出部８１を構成している。
【０００５】
このような構成において、電流アンプ８３の入力には第１のバッファアンプ８４及び抵抗器Ｒ８２を介して負荷電圧ＶO が帰還され、このことによって負荷電圧ＶOとＤ／Ａ変換器８２の出力電圧とが一定の関係に保たれる。そして、負荷８６に流れる電流ＩR によって電流検出用抵抗器Ｒ８３の両端には電位差が発生し、この電位差が電流検出部８１によって電圧に変換され、Ａ／Ｄ変換器８８に入力される。これによって、負荷８６に流れる電流は、Ｄ／Ａ変換器８２に入力されるデジタル値及びＡ／Ｄ変換器８８から出力されるデジタル値によって特定される。
【０００６】
【発明が解決しようとする課題】
しかしながら、この従来技術の検出回路は、必要とされる電源の種類に着目すると、演算増幅器８３〜８５に供給する±ＶＤＤの２系統の電源に加え、Ｄ／Ａ変換器８２から抵抗器Ｒ８１に印加される電圧源が必要であり、グランドとは別に、合計３系統もの電源を必要とする。
【０００７】
このような検出回路に外部から電源を供給する場合には、その系統数だけ、検出回路内に、外部と接続するための接続端子やケーブル、ＰＡＤ（電極端子）等を設けなければならず、設計上の手間も増え、コストアップにつながる。
【０００８】
一方、必要な電源電圧を内部で供給する場合には、上記従来技術のように、検出回路内にＤ／Ａ変換器や電圧発生回路等を設ける必要がある。そのために、回路規模が大きくなるうえに、消費電流も増大するという問題がある。
【０００９】
このような接続端子等の数、回路規模及び消費電流等についての欠点は、検出回路を小型・軽量の電子機器に組み込もうとした場合には極めて深刻な問題となる。
【００１０】
そこで、本発明は、このような状況に鑑みてなされたものであり、２系統以下の電源だけによって動作する静電容量の検出回路及び検出方法を提供することを目的とする。つまり、消費電流が抑えられ、回路規模が縮小化された静電容量の検出回路等であって、小型・軽量の電子機器への組み込み用途として好適な検出回路等を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る検出回路は、演算増幅器の帰還回路とを含み、帰還回路は、少なくとも第１インピーダンス素子と入力インピーダンスが高く出力インピーダンスが低いインピーダンス変換器と、第１インピーダンス素子とインピーダンス変換器とに接続される信号線とを含み、その信号線には、検出される静電容量の１つの端子が接続可能であり、演算増幅器の２つの入力端子は、仮想的な短絡により電位Ｖｉに保持され、静電容量の他の１つの端子が、グランド又は前記演算増幅器の電源電圧ラインに接続可能とされていることを特徴とする。なお「仮想的に短絡している」とは、演算増幅器（オペアンプ）の反転入力端子と非反転入力端子間の入力インピーダンスが非常に高く理想的に無限大と見なせるようなとき、この２つの入力端子の電位差がほぼゼロとなるような状態を言う。
【００１２】
ここで、インピーダンス変換器は、例えば、ボルテージフォロワである。また、被検出静電容量Ｃｓの信号線と反対側の端子には、グランド又は（演算増幅器）オペアンプの正負電源のいずれかに接続することとし、特に別の電源を用いて、それに接続することを避ける。
【００１３】
そして、演算増幅器の１つの入力端子に、抵抗器等の入力インピーダンス素子を接続し、その入力インピーダンス素子の反対側の端子を前記電位Ｖｉに接続しておく。これによって、実際には入力オフセット分だけ、ほんのわずかではあるが電流が流れるものの、入力インピーダンス素子の両端子の電位差はほぼ零となり、消費電流が抑えられる。
【００１４】
その電位Ｖｉとしては、演算増幅器に供給される２つの電源電圧Ｖ１及びＶ２の間の値、例えば、（Ｖ１＋Ｖ２）／２とする。具体的には、電源電圧Ｖ１及びＶ２として、それぞれ、演算増幅器及びボルテージフォロワ等のオペアンプへの２つの電源電圧、つまり、＋ＶＤＤ及び−ＶＤＤとすると、電位Ｖｉを、グランド電位とすることができる。これによって、電位Ｖｉとして、特に別の電位を準備する必要がなくなる。
【００１５】
また、前記電源電圧Ｖ１及びＶ２として、片電源で動作するオペアンプへの電源電圧、つまり、＋ＶＤＤ及びグランドとし、電位Ｖｉとして、ＶＤＤ／２としてもよい。いずれにせよ、前記オペアンプの２つの電源電圧を直接用いて抵抗などで分圧することにより、この２つの電源電圧の間の電位を簡単に得ることができ、それを電位Ｖｉとして用いてもよい。
【００１６】
なお、回路動作を安定化させるために、高抵抗素子、つまり、本検出回路中で電流の流れが無視できる程度にしか流れないような高い抵抗値を有する素子を介して信号線を前記電位Ｖｉと等しい電位（例えば、グランド）に固定したり、信号線を前記電位Ｖｉ又はグランドに接続されたシールド線で被覆したりするのが好ましい。
【００１７】
また、検出回路は、さらに、信号線に接続された上述のような高抵抗素子を含み、その高抵抗素子の１つの端子と異なる他の１つの端子に当該検出回路の出力端子Ｖｏｕｔを接続してもよい。
【００１８】
上記のように構成され実現された本発明では、静電容量が定常状態に対して時間的にほんの僅かでも変化しさえすれば検出可能であり、コンデンサマイクなどの通常の音波の周波数はもちろん圧力センサの極めて低い低周波数の場合の変化など静的な定常状態に対して時間的に変化する静電容量を検出できる。なお、この変化は必ずしも周期的である必要もない。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
図１及び図２は、本発明の検出回路１０を例示する回路図である。この検出回路１０は、被検出静電容量としてコンデンサマイクロホン等における静電容量型センサＣｓの容量変化に比例する電圧を信号出力Ｖoutとして出力する回路であり、１つのオペアンプ（演算増幅器１１）と、入力インピーダンスが高く出力インピーダンスが低いインピーダンス変換器１２（好ましくはボルテージフォロワ１２）と、２つの抵抗器（Ｒ１、Ｒ２）と、２つのコンデンサ（Ｃｆ，Ｃｓ）を含む。
【００２０】
抵抗器Ｒ１は、一端がグランドに接続され、他端が演算増幅器１１の反転入力端子に接続されている。抵抗器Ｒ２は、一端が演算増幅器１１の反転入力端子に接続され、他端がインピーダンス変換器１２の出力端子又はボルテージフォロワ１２の反転入力端子及び出力端子に接続されている。演算増幅器１１は、非反転入力端子がグランドに接続され、その出力端子には、インピーダンス素子としてフィードバックコンデンサＣｆが接続されている。フィードバックコンデンサＣｆの他端は、信号線１３を介してインピーダンス変換器１２の入力端子又はボルテージフォロワ１２の非反転入力端子に接続されている。信号線１３には、さらに、一端が負電源（−ＶＤＤ）に接続された静電容量型センサＣｓが接続されている。
【００２１】
なお、ボルテージフォロワ１２は、入力インピーダンスが極めて高く、出力インピーダンスが低いインピーダンス変換器の好ましい態様の一つである。インピーダンス変換器１２、演算増幅器１１及びボルテージフォロワ１２は、図に例示されているように、それら自身の駆動のために２つの電源（±ＶＤＤ）に接続され、それらの電源から電力の供給を受けることができる。
【００２２】
このような構成からなる本検出回路１０の動作は以下の通りである。
この検出回路１０は、グランド電位が抵抗器Ｒ１を介して演算増幅器１１に入力された反転増幅回路とみることができる。フィードバックコンデンサＣｆ、インピーダンス変換器１２もしくはボルテージフォロワ１２及び抵抗器Ｒ２によって演算増幅器１１の帰還回路が構成され、演算増幅器１１の２つの入力端子は、仮想的な短絡（イマージナリショート）の状態となっている。よって、演算増幅器１１の両入力端子、出力端子、インピーダンス変換器１２およびボルテージフォロワ１２の入力端子、出力端子は、いずれも、直流的にはグランド電位に保持されている。
【００２３】
静電容量型センサＣｓは、一方の端子に負のＶＤＤの電圧が印加された状態となっており、検出対象となる物理量（例えば、音）の変化に応じて、容量が変化したときに、その容量変化に応じた電流を流す。このとき、インピーダンス変換器１２（ボルテージフォロワ１２）の入力インピーダンスは極めて高いために、静電容量型センサＣｓを流れる電流は、すべて、フィードバックコンデンサＣｆを流れることになる。
【００２４】
よって、演算増幅器１１の出力電圧Ｖoutは、フィードバックコンデンサＣｆを流れる電流をｉfとすると、
Ｖout＝ｉf・（１／ｊωＣｆ）
となるが、
静電容量型センサＣｓの変化分をΔＣ、その周波数をω／２πとすると、フィードバックコンデンサＣｆを流れる電流ｉfは、静電容量型センサＣｓを流れる電流ｉs（＝ｊωΔＣ・ＶＤＤ）に等しくなることから、出力電圧Ｖoutは、

となる。つまり、演算増幅器１１の出力電圧Ｖoutは、静電容量型センサＣｓの容量変化ΔＣに比例した電圧となる。
【００２５】
このような本検出回路１０の電源系統は、電源グランドの他には、±ＶＤＤの２つの電源だけである。つまり、従来技術のような、Ｄ／Ａ変換器等の電圧発生回路を設けて３つ以上の電源を必要とする検出回路とは異なり、本実施の形態の検出回路１０は、わずか２つの電源だけで動作し、消費電流の低減及び回路規模の縮小化が図られている。
【００２６】
加えて、抵抗器Ｒ１及び抵抗器Ｒ２の両端子にかかる電位差はほぼ零であるため、定常的に電流が流れず、この点からも消費電流の低減が図られている。
本実施の形態の例における図２に示されている検出回路１０と図８に示された従来技術の回路それぞれの消費電流を比較すると以下の表１の通りである。
【００２７】
【表１】

【００２８】
なお、上記表１は、各電源ごとの消費電流を示している。その消費電流は、演算増幅器及びボルテージフォロワとしてＴＩ（テキサス・インスツルメンツ）社のオペアンプＴＬＣ２２０１を使用し、回路シミュレーションで見積もった値である。また、この表１において、電源「Ｖｈ」は、本実施の形態例図２の検出回路１０における抵抗器Ｒ１の左側端子に接続された電源（ここでは、グランド）を示し、項目「Ｖｉ」は、本実施の形態例図２における「Ｖｈ」に対応する電源、つまり、図８に示された従来技術の回路における抵抗器Ｒ８１の左側端子に接続された電源（Ｄ／Ａ変換器８２の出力電圧）を示す。なお、表中の「なし」は、該当する電源が存在しないという意味である。このシミュレーションでは、Ｖｈ＝０、Ｖｉ＝１Ｖ、Ｒ１＝１ｋΩ、Ｒ８１＝１ｋΩとした。
【００２９】
この表から分かるように、従来技術の回路では、抵抗器Ｒ８１に１ｍＡの電流が流れるが、本実施の形態例では、抵抗器Ｒ１に、演算増幅器１１の入力オフセット電圧に起因すると考えられる数ｎＡの電流しか流れず、消費電流が低減化されていることがわかる。
【００３０】
以上のように、本実施の形態における検出回路１０は、グランドの他に、わずか２つの電源によって駆動され、消費電流が低減化されているとともに、外部から電源の供給を受ける形態で実装する場合には、電源供給用の接続端子やＰＡＤの数が削減され、内部で電源を発生させる形態で実装する場合には、電源回路が不要となり、回路規模が削減化される。
【００３１】
なお、本発明に係る検出回路は、図１、図２に示された回路に限定されず、以下に例示されたような各種の変形例とすることもできる。
図３（ａ）は、第１の変形例に係る検出回路１５の回路図である。この検出回路１５は、図２に示された検出回路１０において、静電容量型センサＣｓの一端を負電源（−ＶＤＤ）ではなく、正電源（＋ＶＤＤ）に接続したものに相当する。したがって、図２に示された検出回路１０と比べ、静電容量型センサＣｓの両端に印加される電圧の極性が反転しているので、その出力電圧Ｖoutが図２の検出回路１０におけるものと正負反転する点だけが異なり、他の動作は同じである。よって、消費電流や回路規模については図２の検出回路１０と同様の効果が発揮される。
【００３２】
図３（ｂ）は、第２の変形例に係る検出回路１６の回路図である。この検出回路１６は、図２に示された検出回路１０において、静電容量型センサＣｓの一端を負電源（−ＶＤＤ）ではなく、グランドに接続したものに相当する。
【００３３】
この検出回路１６では、静電容量型センサＣｓの両端子の電位差が零となるので、上記式１より（式１におけるＶＤＤが零となる場合に相当するので）、理論的には、出力電圧Ｖoutは、零となってしまうが、現実には、オペアンプ（ボルテージフォロワ１２）の入力オフセット電圧により、静電容量型センサＣｓの両端子にその入力オフセット電圧に相当する電位差が生じ、出力電圧Ｖoutは零にはならず、フィードバックコンデンサＣｆに容量変化に応じた電圧が発生する。また、特にエレクトレット等の、センサ容量自身が電位差をもっている場合でも容量変化に対応した出力電圧が得られる。
【００３４】
したがって、この検出回路１６についても、図２に示された検出回路１０と比べ、その出力電圧Ｖoutの大きさが異なるだけであり、他の動作は同じである。よって、消費電流や回路規模については、図２の検出回路１０と同様の効果が発揮される。
【００３５】
図４（ａ）は、第３の変形例に係る検出回路２０の回路図である。この検出回路２０では、演算増幅器１１及びボルテージフォロワ１２として、図２の検出回路１０で用いられた両電源で動作するオペアンプではなく、片電源（＋ＶＤＤ）で動作するオペアンプが用いられている。つまり、この検出回路２０は、図２に示された検出回路１０における負電源（−ＶＤＤ）をグランドとし、グランドを１／２・ＶＤＤの電圧としたものに相当する。なお、１／２・ＶＤＤの電圧は、電位を固定するために必要とされ、ほとんど電流を流すことを要しないので、例えば、正電源（＋ＶＤＤ）とグランド間を２つの等しい抵抗器で分圧することによって得られる。
【００３６】
この検出回路２０は、直流電位や信号の大きさが異なる点を除いて、図２の検出回路１０と基本的な動作が同じである。つまり、演算増幅器１１の両入力端子は、仮想的に短絡（イマージナリショート）の状態（いずれも１／２・ＶＤＤの電位）にある。また、演算増幅器１１の帰還回路の直流電位は１／２・ＶＤＤとなり、この検出回路２０の出力電圧Ｖoutは、
Ｖout＝１／２・（ΔＣ／Ｃｆ）・ＶＤＤ＋Ｖ０
となる。なお、電圧Ｖ０の範囲は、０≦Ｖ０≦＋ＶＤＤであり、例えば、図４（ａ）の回路では、Ｖ０＝１／２・ＶＤＤである。なお図４（ａ）ではＣｓの一端をＧＮＤに接続しているが、図４（ｂ）に示されるようにＧＮＤラインと切り離して＋ＶＤＤに接続しても良い。その出力電圧Ｖｏｕｔが図４（ａ）におけるものと正負反転する点だけが異なり、他の動作は同じである。
【００３７】
そして、抵抗器Ｒ１の両端子の電位差はほぼ零となること、及び、グランドを除いて、必要とされる電源（又は電位）は２つ（＋ＶＤＤ及び１／２・ＶＤＤ）である点において、図２の検出回路１０と同じである。よって、消費電流や回路規模については、図２の検出回路１０と同様の効果が発揮される。
【００３８】
図５（ａ）は、第４の変形例に係る検出回路３０の回路図である。この検出回路３０は、図２に示された検出回路１０において、信号線１３の電位を高抵抗の抵抗器Ｒ３を介して一定の電位Ｖｒ（この例では、グランドであるが前出のＶｉ等でも良い）に固定したものに相当する。
【００３９】
図２の検出回路１０では、信号線１３は、フィードバックコンデンサＣｆ、静電容量型センサＣｓ及びボルテージフォロワ１２の入力端子（高入力インピーダンスの端子）だけに接続され、直流的にフロート状態に近い状態にあり、直流電位が固定されないという不安定性がある。この検出回路３０の抵抗器Ｒ３は、図１の検出回路１０におけるこのような不安定性を解消するものであり、信号線１３の直流電位をグランドに固定して安定化している。
【００４０】
なお、この検出回路３０は、図２に示された検出回路１０に高抵抗素子（抵抗器Ｒ３）が付加された点だけが異なり、基本的な動作は同じである。よって、消費電流や回路規模については図１の検出回路１０と同様の効果が発揮される。また同様の効果を発揮する為、図５（ｂ）に例示されているようにＲ３のかわりに、Ｃｆと並列にＲｆを追加しても良い。この場合、Ｒｆの他端はＶｏｕｔに接続される。
【００４１】
図６は、第５の変形例に係る検出回路４０の回路図である。この検出回路４０は、図２に示された検出回路１０において、信号線１３をグランドに接続したシールド線１４で覆ったものに相当する。
【００４２】
信号線１３は、直流的にはグランド電位であり、これが、グランドに接続されたシールド線１４で覆われることになる。よって、信号線１３及びシールド線１４間に浮遊容量が発生することなく、外乱ノイズの信号線１３への混入を遮蔽することができる。
【００４３】
なお、この検出回路４０は、図２に示された検出回路１０の信号線１３がシールド付きの信号線１３に置き換えられたものに相当し、基本的な動作は同じである。よって、消費電流や回路規模については、図２の検出回路１０と同様の効果が発揮される。
【００４４】
図７は、上記検出回路１０〜４０の電子機器への応用例を示す図である。ここでは、静電容量型センサＣｓであるコンデンサマイクロホンと検出回路とが一体化された、携帯電話機等に用いられるマイクロホン５０の断面図が示されている。このマイクロホン５０は、音孔５２を有する蓋体５１と、音によって振動する振動膜５３と、振動膜５３を固定しているリング５４と、スペーサ５５ａと、スペーサ５５ａを介して振動膜５３と対抗して設けられた固定電極５６と、固定電極５６を支持する絶縁板５５ｂと、絶縁板５５ｂの裏面に固定された上記検出回路１０等が形成されたＩＣチップ５８と、ＩＣチップ５８をモールドしているＩＣパッケージ５９と、ＩＣチップ５８とワイヤボンディング、コンタクトホール等で接続された外部電極６１ａ、６１ｂ等とから構成される。
【００４５】
静電容量型センサＣｓを構成する一方の電極である振動膜５３は、所定の電位（本例では、グランド）に接続され、他方の電極である固定電極５６は、アルミニウム板やワイヤボンディング等の導電体を介してＩＣチップ５８の回路に接続されている。振動膜５３と固定電極５６とからなる静電容量型センサＣｓの容量変化は、絶縁板５５ｂを介して隣接するＩＣチップ５８内の検出回路によって検出され、電気信号に変換されて、外部電極６１ａ、６１ｂ等から出力される。なお、蓋体５１は、アルミニウム等の金属からなり、絶縁基板６０の上面に形成された導電膜（図示せず）とともに、内部のコンデンサ５３、５６やＩＣチップ５８への外乱ノイズの侵入を遮蔽するシールドボックスとしての役割を果たしている。
【００４６】
図８は、図７に示されたマイクロホン５０の概略的な外観図である。図８（ａ）は平面図、図８（ｂ）は正面図、図８（ｃ）は底面図である。図８（ａ）、（ｂ）に示された蓋体５１の大きさは、例えば、およそφ５ｍｍ×高さ２ｍｍである。図８（ｃ）に示された４つの外部電極６１ａ〜６１ｄは、例えば、検出回路の電源用の２つの端子と、出力信号用の２つの端子である。
【００４７】
このような応用例においては、静電容量型センサＣｓ（ここでは、コンデンサマイクロホン）と検出回路（ここでは、ＩＣチップ）とは近接して設けられ、極めて短い長さの信号線１３によって接続されている。そして、それらの部品は、金属製の蓋体等のシールド部材で覆われている。したがって、この応用例においては、静電容量型センサＣｓと検出回路とを接続する信号線とグランド間に生じる浮遊容量やその導電体に混入する外乱ノイズ等の悪影響については無視することができると考えられる。
【００４８】
以上、本発明に係る検出回路について、実施の形態及びその変形例に基づいて説明したが、本発明は、これらの実施の形態及び変形例に限定されるものではない。
【００４９】
例えば、上記実施の形態及び変形例における特徴を任意に組み合わせることで、様々な形態を実現することができる。例えば、図４（ａ）、（ｂ）に示された片電源で動作するオペアンプを、図２の検出回路１０だけでなく、他の検出回路１５，１６，２０，４０に適用してもよい。同様に、図５（ａ）、（ｂ）に示された高抵抗素子Ｒ３、Ｒｆによる信号線１３の電位固定を、図２の検出回路１０だけでなく、他の検出回路１５，１６，２０，４０に適用してもよい。ただし、この場合、抵抗Ｒ３の、回路とは逆の端子は、電位Ｖｉに接続する。さらに、図６に示されたシールド線１４の付加を、図２の検出回路１０だけでなく、他の検出回路１５，１６，２０，３０に適用してもよい。
【００５０】
また、検出回路１０に用いられた入力インピーダンスが高く、出力インピーダンスが低い他のインピーダンス変換器としてボルテージフォロワを例示したが、例えば、正負電源間にＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを直列に接続して構成されるバッファ回路等であってもよい。
【００５１】
【発明の効果】
以上の説明から明らかなように、本発明に係る検出回路は、演算増幅器の帰還回路とを含み、帰還回路は、少なくとも第１インピーダンス素子と入力インピーダンスが高く出力インピーダンスが低いインピーダンス変換器と、第１インピーダンス素子と前記インピーダンス変換器とに接続される信号線とを含み、信号線には、検出される静電容量の１つの端子が接続可能であり、演算増幅器の２つの入力端子は、仮想的に短絡され、静電容量の他の１つの端子が、グランド又は前記演算増幅器の電源電圧ラインに接続可能とされている。
【００５２】
これによって、静電容量に電圧を印加するための特別な電源は不要となり、演算増幅器及びボルテージフォロワを構成するオペアンプへの電源又はグランド、つまり、多くても２系統の電源だけで、検出回路が動作する。
【００５３】
そして、演算増幅器の１つの入力端子に、抵抗器等の入力インピーダンス素子を接続し、その入力インピーダンス素子の反対側の端子を前記電位Ｖｉに接続しておく。これによって、入力インピーダンス素子の両端子の電位差はほぼ零となり、消費電流が抑えられる。
【００５４】
具体的には、電源電圧Ｖ１及びＶ２として、それぞれ、演算増幅器及びボルテージフォロワ等のオペアンプへの２つの電源電圧、つまり、＋ＶＤＤ及び−ＶＤＤとし、電位Ｖｉとして、グランド電位とする。あるいは、前記電源電圧Ｖ１及びＶ２として、片電源で動作するオペアンプへの電源電圧、つまり、＋ＶＤＤ及びグランドとし、電位Ｖｉとして、ＶＤＤ／２としてもよい。なお、本発明をこれまで図に例示しながら説明してきたが、図９に例示するような回路でも実現可能である。つまり、図９（ａ）、（ｂ）及び（ｃ）に示される検出回路は、いずれも、（１）容量センサの両端に電源電圧を使った電位差を印加し、（２）オペアンプの両入力端子間が仮想的に短絡し（同電位であること）、（３）オペアンプの反転入力端子の電位をＶｉ、＋ＶＤＤをＶ１、−ＶＤＤをＶ２と読み替えると、これまで本発明で説明していた事が全て通じる。
【００５５】
いずれにしても、本発明の検出回路は、多くても２系統の電源で動作する。そして、入力インピーダンス素子を用いるタイプの検出回路では、その入力インピーダンス素子の両端子を同電位に保持しているので、そこを流れる電流がほぼ零となり、消費電流が削減される。
【００５６】
そして、本発明に係る検出回路は、外部から電源の供給を受ける場合には、従来よりも少ない数の接続端子やＰＡＤを備えるだけで済み、一方、内部で電源を生成する場合には、従来のようにＤ／Ａ変換器等の第３の電圧を生成する回路を設ける必要がなく、回路規模が縮小化される。
【００５７】
このように、本発明に係る静電容量の検出回路は、消費電流が少なく、かつ、回路規模が小さいので、携帯電話機等の小型・軽量の電子機器への組み込み部品として好適であり、その実用的価値は極めて高い。
【００５８】
なお、実施の形態として、静電容量にセンサを用いて説明したが、もちろんこのようなセンサに限られるものではなく、静電容量を検出するものすべてにも本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の検出回路の回路図である。
【図２】本発明の検出回路の回路図である。
【図３】図２の検出回路におけるフィードバックコンデンサＣｆの一端の接続先を変更した第１及び第２の変形例に係る検出回路の回路図である。
【図４】図２の検出回路におけるオペアンプを片電源で動作するオペアンプで構成した第３の変形例に係る検出回路の回路図である。
【図５】図２の検出回路における信号線の電位を固定した第４の変形例に係る検出回路の回路図である。
【図６】図２の検出回路における信号線をシールド線で覆った第５の変形例に係る検出回路の回路図である。
【図７】上記検出回路の電子機器への応用例であるマイクロホンの断面図である。
【図８】図７に示されたマイクロホンの概略的な外観図である。
【図９】本発明の検出回路の回路図である。
【図１０】従来の検出回路の回路図である。
【符号の説明】
Ｒ１、Ｒ２、Ｒ３抵抗器
ＣｆフィードバックコンデンサＣｆ
Ｃｓ静電容量型センサＣｓ
１０、１５、１６、２０、３０、４０検出回路
１１演算増幅器
１２ボルテージフォロワ
１３信号線
１４シールド線
５０マイクロホン
５１蓋体
５２音孔
５３振動膜
５４リング
５５ａスペーサ
５５ｂ絶縁板
５６固定電極
５８ＩＣチップ
５９ＩＣパッケージ
６０絶縁基板
６１ａ〜６１ｄ外部電極

Claims

演算増幅器と、
前記演算増幅器の帰還回路とを含み、
前記帰還回路は、少なくとも、
前記演算増幅器の出力端子と一端が接続される第１インピーダンス素子と、
入力インピーダンスが高く出力インピーダンスが低いインピーダンス変換器と、
前記第１インピーダンス素子の他端と前記インピーダンス変換器の入力端子との間に接続される信号線とを含み、
前記信号線には、検出される静電容量の１つの端子が接続可能であり、
前記演算増幅器の２つの入力端子は、仮想的に短絡され、
前記静電容量の他の１つの端子が、グランド又は前記演算増幅器の電源電圧ラインに接続可能とされている
ことを特徴とする静電容量の検出回路。
前記インピーダンス変換器はボルテージフォロワである
ことを特徴とする請求項１記載の静電容量の検出回路。
前記検出回路は、さらに、前記演算増幅器の１つの入力端子に接続された入力インピーダンス素子を含み、
前記演算増幅器の入力端子に接続された前記入力インピーダンス素子の１つの端子と異なる他の１つの端子は、電位Ｖｉに接続されている
ことを特徴とする請求項１又は２記載の検出回路。
前記電位Ｖｉは、前記演算増幅器に供給される２つの電源電圧Ｖ１及びＶ２の間の値である
ことを特徴とする請求項１又は２記載の検出回路。
演算増幅器と、
前記演算増幅器の帰還回路とを含み、
前記帰還回路は、少なくとも、
前記演算増幅器の出力端子と一端が接続される第１インピーダンス素子と、
前記第１インピーダンス素子の他端と前記演算増幅器の反転入力端子との間に接続される信号線とを含み、
前記信号線には、検出される静電容量の１つの端子が接続可能であり、
前記演算増幅器の２つの入力端子は、仮想的に短絡され、
前記静電容量の他の１つの端子が、前記演算増幅器の電源電圧ラインに接続可能とされている
ことを特徴とする静電容量の検出回路。
前記信号線の電位をＶｉとしたとき、当該Ｖｉは、前記演算増幅器に供給される２つの電源電圧Ｖ１及びＶ２の間の値である
ことを特徴とする請求項５記載の静電容量の検出回路。
前記電位Ｖｉは、（Ｖ１＋Ｖ２）／２である
ことを特徴とする請求項４又は６記載の検出回路。
前記電位Ｖｉは、グランド電位である
ことを特徴とする請求項３、４、６又は７記載の検出回路。
前記電圧Ｖ１及びＶ２の一方がグランドである
ことを特徴とする請求項７記載の検出回路。
前記検出回路は、さらに、前記信号線に接続された高抵抗素子を含み、
前記信号線に接続された前記高抵抗素子の１つの端子と異なる他の１つの端子は、一定の電位Ｖｒに接続されている
ことを特徴とする請求項１〜９のいずれか１項に記載の検出回路。
前記電位Ｖｒは、前記Ｖｉと等しい
ことを特徴とする請求項１０記載の検出回路。
前記検出回路は、さらに、前記信号線に接続された高抵抗素子を含み、
前記信号線に接続された前記高抵抗素子の１つの端子と異なる他の１つの端子は、当該検出回路の出力端子Ｖｏｕｔに接続されている
ことを特徴とする請求項１〜９のいずれか１項に記載の検出回路。
前記信号線は、シールド部材で覆われ、
前記シールド部材は、一定の電位Ｖｓに接続されている
ことを特徴とする請求項１〜１２のいずれか１項に記載の検出回路。
前記電位Ｖｓは、前記Ｖｉ又はグランドと等しい
ことを特徴とする請求項１３記載の検出回路。
前記の検出される静電容量が、静電容量型センサであり、請求項１〜１４のいずれか１項に記載の検出回路に当該静電容量型センサが接続された静電容量検出装置。
演算増幅器の帰還回路に、少なくとも、前記演算増幅器の出力端子と一端が接続される第１インピーダンス素子とボルテージフォロワを含み、
前記第１インピーダンス素子の他端と前記ボルテージフォロワの入力端子との間を信号線で接続し、
前記演算増幅器の２つの入力端子を仮想的に短絡して、
検出される静電容量の１つの端子を前記信号線に接続し、他の１つの端子をグランド又は前記演算増幅器の電源電圧の電位にする
ことを特徴とする静電容量の検出方法。
前記演算増幅器の１つの入力端子に入力インピーダンス素子の一方の端子を接続し、
前記入力インピーダンス素子の他方の端子を、前記演算増幅器の他の一つの入力端子と同じ電位にする
ことを特徴とする請求項１６記載の検出方法。