JP4029884B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタの製造方法に適用して好適なものである。
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
この非特許文献１に開示された方法では、ＳＯＩトランジスタとバルクトランジスタとを１つのウェハ内に同時に形成することができる。この場合、ＳｉＧｅ層をウェハ全面に成膜するのではなく、選択エピタキシャル成長にてＳＯＩトランジスタ形成領域にのみＳｉＧｅ層を成膜する。ここで、選択エピタキシャル成長にてＳＯＩトランジスタ形成領域にＳｉＧｅ層を成膜する場合、その後の工程でＳＯＩトランジスタ形成領域にマスク合わせを行うためのアライメントマークも、ＳｉＧｅ層の選択エピタキシャル成長にて形成される。そして、このアライメントマークを参照しながらＳＯＩトランジスタ形成領域にマスク合わせを行うことにより、ＳＯＩトランジスタ形成領域に形成されるデバイスの位置を規定することができる。
特開２００２−２９９５９１号公報 特開２０００−１２４０９２号公報 Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓ ｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＧｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０ −２３１，Ｍａｙ（２００４）
しかしながら、ＳＯＩトランジスタ形成領域形成後の全ての工程（ボディイオン注入工程、ゲート電極形成工程、拡散層イオン注入工程、コンタクトホール形成工程など）において、ＳＯＩトランジスタ形成領域を規定するためのアライメントマークを参照すると、合わせずれが発生し易くなり、デバイスの配置精度が劣化するという問題があった。
そこで、本発明の目的は、バルク基板上にＳＯＩ構造を選択的に形成することを可能としつつ、デバイスの位置合わせ精度を向上させることが可能な半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜をパターニングすることにより、前記半導体基板に設けられた第１アライメントマーク形成領域およびＳＯＩ構造形成領域の絶縁膜を選択的に除去する工程と、 前記第１アライメントマーク形成領域および前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長にて選択的に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に選択的に成膜する工程と、前記第２半導体層が形成された後、前記半導体基板上の前記絶縁膜を除去する工程と、前記第１アライメントマーク形成領域の第２半導体層を第１アライメントマークとして位置合わせの基準としたフォトリソグラフィ技術を用いて、前記第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させる第１露出部を形成するとともに、前記半導体基板に設けられた第２アライメントマーク形成領域に第２アライメントマークを形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体を形成した後、前記第２アライメントマークを位置合わせの基準としたフォトリソグラフィ技術を用いることにより、前記第１半導体層を露出させる第２露出部を形成する工程と、前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２アライメントマークを位置合わせの基準としたフォトリソグラフィ技術を用いることにより、第１ゲート絶縁膜を介して配置された第１ゲート電極を前記第２半導体層上に形成する工程と、前記第１ゲート電極を挟み込むように配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
これにより、ＳＯＩ構造形成領域の位置を規定するための第１アライメントマークを位置合わせの基準として、ＳＯＩ構造形成領域に第１露出部を配置することが可能となり、第１露出部をＳＯＩ構造形成領域に精度よく配置することが可能となる。また、第１露出部の位置を規定するための第２アライメントマークを位置合わせの基準として第２露出部を配置することが可能となり、第１露出部に対して第２露出部を精度よく配置することが可能となるとともに、それ以降の工程においても第２アライメントマークを位置合わせの基準として参照しながらデバイスを作製することができる。このため、ＳＯＩ構造形成領域を形成した後においても、ＳＯＩ構造形成領域の位置を規定するための第１アライメントマークを位置合わせの基準として参照することなく、ＳＯＩ構造形成領域にデバイスを配置することができ、デバイスの配置精度を向上させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜をパターニングすることにより、前記半導体基板に設けられた第１アライメントマーク形成領域およびＳＯＩ構造形成領域の絶縁膜を選択的に除去する工程と、前記第１アライメントマーク形成領域および前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長にて選択的に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に選択的に成膜する工程と、前記第２半導体層が形成された後、前記半導体基板上の前記絶縁膜を除去する工程と、前記第１アライメントマーク形成領域の第２半導体層を第１アライメントマークとして位置合わせの基準としたフォトリソグラフィ技術を用いて、前記ＳＯＩ構造形成領域の第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体を形成した後、前記第１アライメントマークを位置合わせの基準としたフォトリソグラフィ技術を用いて、前記支持体、前記第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第１半導体層を露出させる第２露出部を形成するとともに、前記半導体基板に設けられた第２アライメントマーク形成領域に第２アライメントマークを形成する工程と、前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２アライメントマークを位置合わせの基準としたフォトリソグラフィ技術を用いることにより、第１ゲート絶縁膜を介して配置された第１ゲート電極を前記第２半導体層上に形成する工程と、前記第１ゲート電極を挟み込むように配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
これにより、ＳＯＩ構造形成領域の位置を規定するための第１アライメントマークを位置合わせの基準として、ＳＯＩ構造形成領域に第１露出部および第２露出部を配置することが可能となり、第１露出部および第２露出部をＳＯＩ構造形成領域に精度よく配置することが可能となる。また、それ以降の工程においても、第２露出部の位置を規定するための第２アライメントマークを位置合わせの基準として参照しながらデバイスを作製することができる。このため、ＳＯＩ構造形成領域を形成した後においても、ＳＯＩ構造形成領域の位置を規定するための第１アライメントマークを位置合わせの基準として参照することなく、ＳＯＩ構造形成領域にデバイスを配置することができ、デバイスの配置精度を向上させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜をパターニングすることにより、前記半導体基板に設けられた第１アライメントマーク形成領域およびＳＯＩ構造形成領域の絶縁膜を選択的に除去する工程と、前記第１アライメントマーク形成領域および前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長にて選択的に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に選択的に成膜する工程と、前記第２半導体層が形成された後、前記半導体基板上の前記絶縁膜を除去する工程と、前記第１アライメントマーク形成領域の第２半導体層を第１アライメントマークとして位置合わせの基準としたフォトリソグラフィ技術を用いて、前記第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させる第１露出部を形成するとともに、前記半導体基板に設けられた第２アライメントマーク形成領域に第２アライメントマークを形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体を形成した後、前記第２アライメントマークを位置合わせの基準としたフォトリソグラフィ技術を用いることにより、前記支持体、前記第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第１半導体層を露出させる第２露出部を形成するとともに、前記半導体基板に設けられた第３アライメントマーク形成領域に第３アライメントマークを形成する工程と、前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第３アライメントマークを位置合わせの基準としたフォトリソグラフィ技術を用いることにより、第１ゲート絶縁膜を介して配置された第１ゲート電極を前記第２半導体層上に形成する工程と、前記第１ゲート電極を挟み込むように配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。

これにより、ＳＯＩ構造形成領域の位置を規定するための第１アライメントマークを位置合わせの基準として、ＳＯＩ構造形成領域に第１露出部を配置することが可能となり、第１露出部をＳＯＩ構造形成領域に精度よく配置することが可能となる。また、第１露出部の位置を規定するための第２アライメントマークを位置合わせの基準として第２露出部を配置することが可能となり、第１露出部に対して第２露出部を精度よく配置することが可能となる。さらに、それ以降の工程においても、第２露出部の位置を規定するための第３アライメントマークを位置合わせの基準として参照しながらデバイスを作製することができる。このため、ＳＯＩ構造形成領域を形成した後においても、ＳＯＩ構造形成領域の位置を規定するための第１アライメントマークを位置合わせの基準として参照することなく、ＳＯＩ構造形成領域にデバイスを配置することができ、デバイスの配置精度を向上させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板に設けられたバルク構造形成領域に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、前記第２ゲート電極を挟み込むように配置された第２ソース／ドレイン層を前記半導体基板に形成する工程とをさらに備えることを特徴とする。
これにより、第２半導体層の欠陥の発生を低減させつつ、半導体基板の一部の領域にＳＯＩ構造を形成することが可能となるとともに、半導体基板の他の領域にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することができる。
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図８（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図８（ｂ）は、図１（ａ）〜図８（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図１（ｃ）〜図８（ｃ）は、図１（ａ）〜図８（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。
図１において、半導体基板１には、第１アライメントマークを形成する第１アライメントマーク形成領域Ｒ１、第２アライメントマークを形成する第２アライメントマーク形成領域Ｒ２およびＳＯＩ構造を形成するＳＯＩ構造形成領域Ｒ３が設けられている。そして、熱酸化などの方法により半導体基板１上の全面に酸化膜２を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜２をパターニングすることにより、第１アライメントマーク形成領域Ｒ１に第１アライメントマークを配置するための開口部Ｋ１を形成するとともに、ＳＯＩ構造形成領域Ｒ３にＳＯＩ構造を配置するための開口部Ｋ３を形成する。そして、選択エピタキシャル成長を行うことにより、ＳＯＩ構造形成領域Ｒ３に第１半導体層３ａおよび第２半導体層４ａを順次形成するとともに、第１アライメントマーク形成領域Ｒ１に第１半導体層３ｂおよび第２半導体層４ｂを順次形成する。
ここで、選択エピタキシャル成長では、第１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂをそれぞれ形成するための原料ガスを供給しながら、熱ＣＶＤにて第１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂが成膜される。そして、開口部Ｋ１、Ｋ３を介して露出された半導体基板１上には、第１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂとして単結晶半導体層を成膜させることができる。ここで、単結晶半導体層を半導体基板１上に成膜させる時に、アモルファス半導体層が酸化膜２上に成膜するが、アモルファス半導体層を塩素ガスなどに晒すことにより、半導体基板１上に成膜された単結晶半導体層を残したまま、アモルファス半導体層を分解除去することができる。このため、選択エピタキシャル成長を行うことにより、開口部Ｋ１、Ｋ３を介して露出された半導体基板１上に第１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂをそれぞれ形成することができる。
なお、第１半導体層３ａ、３ｂは、半導体基板１および第２半導体層４ａ、４ｂよりもエッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層３ａ、３ｂとしてＳｉＧｅ、第２半導体層４ａ、４ｂとしてＳｉを用いることが好ましい。これにより、第１半導体層３ａ、３ｂと第２半導体層４ａ、４ｂとの間の格子整合をとることを可能としつつ、第１半導体層３ａ、３ｂと第２半導体層４ａ、４ｂとの間の選択比を確保することができる。なお、第１半導体層３ａ、３ｂとしては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層３ａ、３ｂの代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂの膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
次に、図２に示すように、第１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂを形成した後、半導体基板１に存在する酸化膜２を除去する。そして、フォトリソグラフィー技術を用いることにより、ＳＯＩ構造形成領域Ｒ３の第２半導体層４ａの一部を露出させるための開口部５ａが設けられるとともに、アライメントマーク形成領域Ｒ２に図３の第２アライメントマーク６を配置するための開口部５ｂが設けられたレジストパターン５を半導体基板１上に形成する。ここで、開口部５ａ、５ｂが設けられたレジストパターン５を半導体基板１上に形成する場合、第１半導体層３ｂおよび第２半導体層４ｂから構成される第１アライメントマークの位置を基準として露光用マスクの位置合わせを行うことができる。
次に、図３に示すように、レジストパターン５をマスクとして半導体基板１、第２半導体層４ａおよび第１半導体層３ａをエッチングすることにより、ＳＯＩ構造形成領域Ｒ３の半導体基板１の一部を露出させる開口部７を形成するとともに、アライメントマーク形成領域Ｒ２に第２アライメントマーク６を形成する。そして、ＳＯＩ構造形成領域Ｒ３に開口部７を形成するとともに、アライメントマーク形成領域Ｒ２に第２アライメントマーク６を形成すると、レジストパターン５を除去する。なお、半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、開口部７の配置位置は、第２半導体層４ａの素子分離領域の一部に対応させることができる。
次に、図４に示すように、ＣＶＤなどの方法により半導体基板１上の全面に支持体８を成膜する。なお、支持体８は、開口部７内における第１半導体層３ａおよび第２半導体層４ａの側壁にも成膜され、第２半導体層４ａを半導体基板１上で支持することができる。また、支持体８の材質としては、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。あるいは、支持体８の材質として、多結晶シリコンや単結晶シリコンなどの半導体を用いるようにしてもよい。
次に、図５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体８、第２半導体層４ａおよび第１半導体層３ａをパターニングすることにより、ＳＯＩ構造形成領域Ｒ３の第１半導体層３ａの一部を露出させる露出面９を形成する。ここで、半導体層３ａの一部を露出させる露出面９を形成する場合、第２アライメントマーク形成領域Ｒ２に形成された第２アライメントマーク６の位置を基準としてフォトリソグラフィー工程における露光用マスクの位置合わせを行うことができる。
なお、露出面９の配置位置は、第２半導体層４ａの素子分離領域の一部に対応させることができる。また、第１半導体層３ａの一部を露出させる場合、第１半導体層３ａの表面でエッチングを止めるようにしてもよいし、第１半導体層３ａをオーバーエッチングして第１半導体層３ａに凹部を形成するようにしてもよい。あるいは、露出面９が形成される第１半導体層３ａを貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層３ａのエッチングを途中で止めることにより、ＳＯＩ構造形成領域Ｒ３の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層３ａをエッチング除去する際に、ＳＯＩ構造形成領域Ｒ３の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、ＳＯＩ構造形成領域Ｒ３の半導体基板１のオーバーエッチングを抑制することができる。
次に、図６に示すように、露出面９を介してエッチングガスまたはエッチング液を第１半導体層３ａに接触させることにより、第１半導体層３ａをエッチング除去し、半導体基板１と第２半導体層４ａとの間に空洞部１０を形成する。
ここで、開口部７内に支持体８を設けることにより、第１半導体層３ａが除去された場合においても、第２半導体層４ａを半導体基板１上で支持することが可能となるとともに、開口部７とは別に露出面９を設けることにより、第１半導体層３ａ上に第２半導体層４ａが積層された場合においても、第２半導体層４ａ下の第１半導体層３ａにエッチングガスまたはエッチング液を接触させることが可能となる。
このため、第２半導体層４ａの欠陥の発生を低減させつつ、第２半導体層４ａを絶縁体上に配置することが可能となり、第２半導体層４ａの品質を損なうことなく、第２半導体層４ａ半導体基板１との間の絶縁を図ることが可能となる。
なお、半導体基板１および第２半導体層４ａがＳｉ、第１半導体層３ａがＳｉＧｅの場合、第１半導体層３ａのエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層４ａのオーバーエッチングを抑制しつつ、第１半導体層３ａを除去することが可能となる。また、第１半導体層３ａのエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
また、第１半導体層３ａをエッチング除去する前に、陽極酸化などの方法により第１半導体層３ａを多孔質化するようにしてもよいし、第１半導体層３ａにイオン注入を行うことにより、第１半導体層３ａをアモルファス化するようにしてもよい。これにより、第１半導体層３ａのエッチングレートを増大させることが可能となり、第２半導体層４ａのオーバーエッチングを抑制しつつ、第１半導体層３ａのエッチング面積を拡大することができる。
次に、図７に示すように、半導体基板１および第２半導体層４ａの熱酸化を行うことにより、半導体基板１と第２半導体層４ａとの間の空洞部１０に埋め込み絶縁層１１を形成する。なお、空洞部１０に埋め込み絶縁層１１を形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、支持体８をリフローさせることが可能となり、第２半導体層４ａを上から押さえつける応力かかり、埋め込み絶縁層１１を隙間なく形成することが出来る。また、埋め込み絶縁層１１は空洞部１０を全て埋めるように形成しても良いし、空洞部１０が一部残るように形成しても良い。
また、図７の方法では、半導体基板１および第２半導体層４ａの熱酸化を行うことにより、半導体基板１と第２半導体層４ａとの間の空洞部１０に埋め込み絶縁層１１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層４ａとの間の空洞部１０に絶縁膜を成膜させることにより、半導体基板１と第２半導体層４ａとの間の空洞部１０を埋め込み絶縁層１１で埋め込むようにしてもよい。これにより、第２半導体層４ａの膜減りを防止しつつ、半導体基板１と第２半導体層４ａとの間の空洞部１０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層４ａの裏面側に配置される埋め込み絶縁層１１の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層４ａの裏面側の寄生容量を低減させることができる。
なお、埋め込み絶縁層１１の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
次に、図８に示すように、エッチバックまたはＣＭＰ（化学的機械的研磨）などの方法を必要に応じて併用しながら、フォトリソグラフィー技術およびエッチング技術を用いて支持体８をエッチングすることにより、ＳＯＩ構造形成領域Ｒ３の第２半導体層４ａの表面を露出させる。
そして、第２半導体層４ａの表面の熱酸化を行うことにより、第２半導体層４ａの表面にゲート絶縁膜２０を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２０が形成された第２半導体層４ａ上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層４ａ上にゲート電極２１を形成する。ここで、ゲート電極２１を形成する場合、第２アライメントマーク形成領域Ｒ２に形成された第２アライメントマーク６の位置を基準としてフォトリソグラフィー工程における露光用マスクの位置合わせを行うことができる。
次に、ゲート電極２１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４ａ内にイオン注入することにより、ゲート電極２１の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層４ａに形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層４ａ上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２１の側壁にサイドウォール２２をそれぞれ形成する。そして、ゲート電極２１およびサイドウォール２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４ａ内にイオン注入することにより、サイドウォール２２の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２３ａ、２３ｂを第２半導体層４ａに形成する。
これにより、ＳＯＩ構造形成領域Ｒ３の位置を規定するための第１アライメントマークを位置合わせの基準として、ＳＯＩ構造形成領域Ｒ３に開口部７を配置することが可能となり、開口部７をＳＯＩ構造形成領域Ｒ３に精度よく配置することが可能となる。また、開口部７の位置を規定するための第２アライメントマーク６を位置合わせの基準として露出面９を配置することが可能となり、開口部７に対して露出面９を精度よく配置することが可能となるとともに、それ以降の工程においても第２アライメントマーク６を位置合わせの基準として参照しながらデバイスを作製することができる。このため、ＳＯＩ構造形成領域Ｒ３を形成した後においても、ＳＯＩ構造形成領域Ｒ１の位置を規定するための第１アライメントマークを位置合わせの基準として参照することなく、ＳＯＩ構造形成領域Ｒ３にデバイスを配置することができ、デバイスの配置精度を向上させることができる。
図９（ａ）〜図１３（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図９（ｂ）〜図１３（ｂ）は、図９（ａ）〜図１３（ａ）のＡ１１−Ａ１１´〜Ａ１５−Ａ１５´線でそれぞれ切断した断面図、図９（ｃ）〜図１３（ｃ）は、図９（ａ）〜図１３（ａ）のＢ１１−Ｂ１１´〜Ｂ１５−Ｂ１５´線でそれぞれ切断した断面図である。
図９において、半導体基板３１には、第１アライメントマークを形成する第１アライメントマーク形成領域Ｒ１１、第２アライメントマークを形成する第２アライメントマーク形成領域Ｒ１２およびＳＯＩ構造を形成するＳＯＩ構造形成領域Ｒ１３が設けられている。そして、熱酸化などの方法により半導体基板３１上の全面に酸化膜３２を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜３２をパターニングすることにより、第１アライメントマーク形成領域Ｒ１１に第１アライメントマークを配置するための開口部Ｋ３１を形成するとともに、ＳＯＩ構造形成領域Ｒ１３にＳＯＩ構造を配置するための開口部Ｋ３３を形成する。そして、選択エピタキシャル成長を行うことにより、ＳＯＩ構造形成領域Ｒ１３に第１半導体層３３ａおよび第２半導体層３４ａを順次形成するとともに、第１アライメントマーク形成領域Ｒ１１に第１半導体層３３ｂおよび第２半導体層３４ｂを順次形成する。
次に、図１０に示すように、第１半導体層３３ａ、３３ｂおよび第２半導体層３４ａ、３４ｂを形成した後、半導体基板３１に存在する酸化膜３２を除去する。そして、フォトリソグラフィー技術およびエッチング技術を用いて第２半導体層３４ａおよび第１半導体層３３ａをパターニングすることにより、ＳＯＩ構造形成領域Ｒ１３の半導体基板３１の一部を露出させる開口部３７を形成する。ここで、半導体基板３１の一部を露出させる開口部３７を形成する場合、第１半導体層３３ｂおよび第２半導体層３４ｂから構成される第１アライメントマークの位置を基準としてフォトリソグラフィー工程における露光用マスクの位置合わせを行うことができる。
次に、図１１に示すように、ＣＶＤなどの方法により半導体基板３１上の全面に支持体３８を成膜する。なお、支持体３８は、開口部３７内における第１半導体層３３ａおよび第２半導体層３４ａの側壁にも成膜され、第２半導体３４ａを半導体基板３１上で支持することができる。
次に、図１２に示すように、フォトリソグラフィー技術を用いることにより、ＳＯＩ構造形成領域Ｒ１３の第２半導体層１４ａの一部を露出させるための開口部３５ａが設けられるとともに、アライメントマーク形成領域Ｒ１２に図１３の第２アライメントマーク３６を配置するための開口部３５ｂが設けられたレジストパターン３５を半導体基板３１上に形成する。ここで、開口部３５ａ、３５ｂが設けられたレジストパターン３５を半導体基板３１上に形成する場合、第１半導体層３３ｂおよび第２半導体層３４ｂから構成される第１アライメントマークの位置を基準として露光用マスクの位置合わせを行うことができる。
次に、図１３に示すように、レジストパターン３５をマスクとして、支持体３８、半導体基板３１、第２半導体層３４ａおよび第１半導体層３３ａをエッチングすることにより、ＳＯＩ構造形成領域Ｒ１３の第１半導体層３３ａの一部を露出させる露出面３９を形成するとともに、アライメントマーク形成領域Ｒ１２に第２アライメントマーク３６を形成する。そして、ＳＯＩ構造形成領域Ｒ１３に開口部３７を形成するとともに、アライメントマーク形成領域Ｒ１２に第２アライメントマーク３６を形成すると、レジストパターン３５を除去する。
次に、図６〜図８と同様の工程を経ることにより、第２半導体層３４ａ下の第１半導体層３３ａを除去し、第２半導体層３４ａ下に埋め込み絶縁層を形成するとともに、第２半導体層３４ａにトランジスタなどのデバイスを形成することができる。
これにより、ＳＯＩ構造形成領域Ｒ１３の位置を規定するための第１アライメントマークを位置合わせの基準として、ＳＯＩ構造形成領域Ｒ１３に開口部３７および露出面３９を配置することが可能となり、開口部３７および露出面３９をＳＯＩ構造形成領域Ｒ１３に精度よく配置することが可能となる。また、それ以降の工程においても、露出面３９の位置を規定するための第２アライメントマーク３６を位置合わせの基準として参照しながらデバイスを作製することができる。このため、ＳＯＩ構造形成領域Ｒ１３を形成した後においても、ＳＯＩ構造形成領域Ｒ１３の位置を規定するための第１アライメントマークを位置合わせの基準として参照することなく、ＳＯＩ構造形成領域Ｒ１３にデバイスを配置することができ、デバイスの配置精度を向上させることができる。
なお、上述した実施形態では、ＳＯＩ構造形成領域Ｒ３の位置を規定するための第１アライメントマークを位置合わせの基準として、開口部７の位置を規定するための第２アライメントマーク６を形成するか、あるいは、ＳＯＩ構造形成領域Ｒ１３の位置を規定するための第１アライメントマークを位置合わせの基準として、露出面３９の位置を規定するための第２アライメントマーク３６を形成する方法について説明したが、ＳＯＩ構造形成領域Ｒ３の位置を規定するための第１アライメントマークを位置合わせの基準として、開口部７の位置を規定するための第２アライメントマーク６を形成し、この開口部７の位置を規定するための第２アライメントマーク６を位置合わせの基準として、露出面９の位置を規定するための第３アライメントマークを形成するようにしてもよい。
また、ＳＯＩ構造形成領域Ｒ３、Ｒ１３にはＳＯＩトランジスタをそれぞれ形成するとともに、半導体基板１、３１にはバルクトランジスタをそれぞれ形成するようにしてもよい。これにより、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板１、３１上にそれぞれ形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板１、３１上にそれぞれ混載することができる。
本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。
符号の説明
Ｒ１、Ｒ１１ 第１アライメントマーク形成領域、Ｒ２、Ｒ１２ 第２アライメントマーク形成領域、Ｒ３、Ｒ１３ ＳＯＩ構造形成領域、Ｋ１、Ｋ３、Ｋ３１、Ｋ３３ 開口部、１、３１ 半導体基板、２、３２ 酸化膜、３ａ、３ｂ、３３ａ、３３ｂ 第１半導体層、４ａ、４ｂ、３４ａ、３４ｂ 第２半導体層、５、３５ レジストパターン、５ａ、５ｂ、７、３５ａ、３５ｂ、３７ 開口部、６、３６ 第２アライメントマーク、８、３８ 支持体、９、３９ 露出面、１０ 空洞部、１１ 埋め込み絶縁層、２０ ゲート絶縁膜、２１ ゲート電極、２２ サイドウォールスペーサ、２３ａ、２３ｂ ソース／ドレイン層

Claims (4)

  1. 半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜をパターニングすることにより、前記半導体基板に設けられた第１アライメントマーク形成領域およびＳＯＩ構造形成領域の絶縁膜を選択的に除去する工程と、
    前記第１アライメントマーク形成領域および前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長にて選択的に成膜する工程と、
    前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に選択的に成膜する工程と、
    前記第２半導体層が形成された後、前記半導体基板上の前記絶縁膜を除去する工程と、
    前記第１アライメントマーク形成領域の第２半導体層を第１アライメントマークとして位置合わせの基準としたフォトリソグラフィ技術を用いて、前記第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させる第１露出部を形成するとともに、前記半導体基板に設けられた第２アライメントマーク形成領域に第２アライメントマークを形成する工程と、
    前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
    前記支持体を形成した後、前記第２アライメントマークを位置合わせの基準としたフォトリソグラフィ技術を用いることにより、前記第１半導体層を露出させる第２露出部を形成する工程と、
    前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
    前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
    前記第２アライメントマークを位置合わせの基準としたフォトリソグラフィ技術を用いることにより、第１ゲート絶縁膜を介して配置された第１ゲート電極を前記第２半導体層上に形成する工程と、
    前記第１ゲート電極を挟み込むように配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  2. 半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜をパターニングすることにより、前記半導体基板に設けられた第１アライメントマーク形成領域およびＳＯＩ構造形成領域の絶縁膜を選択的に除去する工程と、
    前記第１アライメントマーク形成領域および前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長にて選択的に成膜する工程と、
    前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に選択的に成膜する工程と、
    前記第２半導体層が形成された後、前記半導体基板上の前記絶縁膜を除去する工程と、
    前記第１アライメントマーク形成領域の第２半導体層を第１アライメントマークとして位置合わせの基準としたフォトリソグラフィ技術を用いて、前記ＳＯＩ構造形成領域の第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、
    前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
    前記支持体を形成した後、前記第１アライメントマークを位置合わせの基準としたフォトリソグラフィ技術を用いて、前記支持体、前記第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第１半導体層を露出させる第２露出部を形成するとともに、前記半導体基板に設けられた第２アライメントマーク形成領域に第２アライメントマークを形成する工程と、
    前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
    前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
    前記第２アライメントマークを位置合わせの基準としたフォトリソグラフィ技術を用いることにより、第１ゲート絶縁膜を介して配置された第１ゲート電極を前記第２半導体層上に形成する工程と、
    前記第１ゲート電極を挟み込むように配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  3. 半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜をパターニングすることにより、前記半導体基板に設けられた第１アライメントマーク形成領域およびＳＯＩ構造形成領域の絶縁膜を選択的に除去する工程と、
    前記第１アライメントマーク形成領域および前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長にて選択的に成膜する工程と、
    前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に選択的に成膜する工程と、
    前記第２半導体層が形成された後、前記半導体基板上の前記絶縁膜を除去する工程と、
    前記第１アライメントマーク形成領域の第２半導体層を第１アライメントマークとして位置合わせの基準としたフォトリソグラフィ技術を用いて、前記第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させる第１露出部を形成するとともに、前記半導体基板に設けられた第２アライメントマーク形成領域に第２アライメントマークを形成する工程と、
    前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
    前記支持体を形成した後、前記第２アライメントマークを位置合わせの基準としたフォトリソグラフィ技術を用いることにより、前記支持体、前記第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第１半導体層を露出させる第２露出部を形成するとともに、前記半導体基板に設けられた第３アライメントマーク形成領域に第３アライメントマークを形成する工程と、
    前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
    前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
    前記第３アライメントマークを位置合わせの基準としたフォトリソグラフィ技術を用いることにより、第１ゲート絶縁膜を介して配置された第１ゲート電極を前記第２半導体層上に形成する工程と、
    前記第１ゲート電極を挟み込むように配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  4. 前記半導体基板に設けられたバルク構造形成領域に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
    前記第２ゲート電極を挟み込むように配置された第２ソース／ドレイン層を前記半導体基板に形成する工程とをさらに備えることを特徴とする請求項１から３のいずれか１項記載の半導体装置の製造方法。
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