JP5098178B2

JP5098178B2 - 半導体装置の製造方法

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Publication number: JP5098178B2
Application number: JP2006011390A
Authority: JP
Inventors: 照夫瀧澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-01-19
Filing date: 2006-01-19
Publication date: 2012-12-12
Anticipated expiration: 2026-01-19
Also published as: JP2007194420A

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ構造とバルク構造とを同一基板上に混載する方法に適用して好適なものである。

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ）基板や貼り合わせ基板などが用いられている。

一方、電流駆動力が大きく高い耐圧が必要な電界効果トランジスタは、シリコン層の厚さが制限されているＳＯＩ基板に形成することは困難であり、バルク基板上に形成することが望まれる。
また、例えば、特許文献１には、ＳＯＩトランジスタと高耐圧トランジスタとを同一基板上に混載できるようにするため、ＳＯＩ基板における一部の領域のシリコン層とＢＯＸ層を選択的に除去し、この領域にエピタキシャルシリコン層を形成してＳＯＩ基板にバルク領域を設ける方法が開示されている。
特開２００４−４７８４４号公報

しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入を行うことが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩ基板に非ＳＯＩ領域を設ける方法では、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。

また、特許文献１に開示された方法では、バルク領域が設けられたＳＯＩ基板の平坦性を確保するために、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）にてシリコン層が直接的に研磨されるため、シリコン層にダメージが残るという問題があった。
そこで、本発明の目的は、ＳＯＩ構造とバルク構造との平坦性を確保しつつ、ＳＯＩ構造とバルク構造とを同一基板上に形成することが可能な半導体装置および半導体装置の製造方法を提供することである。

また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板の第１の領域および第２の領域の上に形成する第１の工程と、第２半導体層を、前記第１の領域の上の前記第１半導体層上および前記第２の領域の上の前記第１半導体層上に形成する第２の工程と、前記第１の領域上の前記第１半導体層および前記第１の領域上の前記第２半導体層を囲むように、前記半導体基板に達する支持体を形成する第３の工程と、前記支持体に囲まれた前記第２半導体層に接する前記支持体の一部をエッチングし、前記第１半導体層の一部を露出させる開口部を形成する第４の工程と、前記開口部を介して前記支持体に囲まれた領域の前記第１半導体層を選択的にエッチングし空洞部を形成する第５の工程と、前記空洞部と前記開口部に絶縁層を形成する第６の工程と、前記支持体に囲まれた前記第２半導体層にトランジスタを形成する第７の工程と、を備えることを特徴とする。
上記の本発明の一態様に係る半導体装置の製造方法によれば、前記第３の工程は、前記第１の領域上の前記第２半導体層上に酸化防止膜を形成する第８の工程と、前記酸化防止膜をマスクとして、前記第１半導体層および前記第２半導体層を熱酸化することにより前記支持体を形成する第９の工程と、を含むことが好ましい。

これにより、第２半導体層を残したまま第１半導体層を除去することが可能となり、第
２半導体層下に空洞部を形成することが可能となるとともに、第２半導体層を支持する支
持体を設けることで、第２半導体層下に空洞部が形成された場合においても、第２半導体
層を支持体にて半導体基板上に支持することが可能となる。また、第１の領域下の第１半導体層の一部を露出させる開口部を設けることにより、第１半導体層上に第２半導体層が積層された場合においても、エッチングガスまたはエッチング液を第１の領域下の第１半導体層に接触させることが可能となり、第２半導体層を残したまま第１の領域下の第１半導体層を除去することが可能となるとともに、第２の領域の第２半導体層下に第１半導体層をそのまま残すことができる。このため、第２半導体層の欠陥の発生を低減させつつ、第１の領域の第２半導体層を絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第１の領域の第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、第２半導体層の表面を研磨することなく、ＳＯＩ構造とバルク構造との平坦性を確保することができる。この結果、ＳＯＩ構造とバルク構造とを同一基板上に形成した場合においても、第２半導体層のダメージを抑制しつつ、ＳＯＩ構造とバルク構造の微細化を実現することが可能となるともに、コスト増を抑制することができる。
また、これにより、ＳＯＩ形成領域の第２半導体層を除去する際にバルク領域の第２半導体層を選択酸化膜にて保護することが可能となるとともに、第２半導体層下に空洞部が形成された場合においても、第２半導体層を選択酸化膜にて半導体基板上に支持することが可能となる。このため、バルク領域に第２半導体層をそのまま残しつつ、ＳＯＩ形成領域の第２半導体層を除去することが可能となるとともに、ＳＯＩ形成領域に埋め込み絶縁層を埋め込むことができ、第２半導体層のダメージを抑制しつつ、ＳＯＩ構造とバルク構造との平坦性を確保することができる。

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）〜図８（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図８（ｂ）は、図１（ａ）〜図８（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図１（ｃ）〜図８（ｃ）は、図１（ａ）〜図８（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。

図１において、半導体基板１には、バルク領域Ｒ１およびＳＯＩ形成領域Ｒ２が設けられている。そして、エピタキシャル成長にて第１半導体層２および第２半導体層３を半導体基板１上に順次形成する。なお、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３としてＳｉを用いることが好ましい。

これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。また、第１半導体層２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層２および第２半導体層３の膜厚は、例えば、１〜２００ｎｍ程度とすることができる。

次に、図２に示すように、第２半導体層３の熱酸化により第２半導体層３の表面に下地酸化膜４を形成する。そして、ＣＶＤなどの方法により、下地酸化膜４上の全面に酸化防止膜５を形成する。なお、酸化防止膜５としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５をパターニングすることにより、バルク領域Ｒ１およびＳＯＩ形成領域Ｒ２を酸化防止膜５にて覆ったままバルク領域Ｒ１およびＳＯＩ形成領域Ｒ２の周囲の酸化防止膜５を除去する。

次に、図３に示すように、第１半導体層２および第２半導体層３を貫通して半導体基板１に至るまで、酸化防止膜５をマスクとした第１半導体層２および第２半導体層３の選択酸化を行うことにより、バルク領域Ｒ１とＳＯＩ形成領域Ｒ２とを素子分離するとともに、第２半導体層３を半導体基板１上で支持する選択酸化膜６をバルク領域Ｒ１およびＳＯＩ形成領域Ｒ２の周囲に形成する。

次に、図４に示すように、フォトリソグラフィー技術を用いることにより、ＳＯＩ形成領域Ｒ２の第２半導体層３上を露出させるとともに、第２半導体層３に接する選択酸化膜６の一部を露出させる開口部Ｒａが設けられたレジストパターンＲを形成する。そして、レジストパターンＲをマスクとして下地酸化膜４および第２半導体層３に接する選択酸化膜６の一部をエッチングすることにより、第１半導体層２の側壁の一部を露出させる溝７を形成する。ここで、溝７の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。

なお、第１半導体層２の側壁の一部を露出させる場合、第１半導体層２の表面でエッチングを止めるようにしてもよいし、第１半導体層２をオーバーエッチングして第１半導体層２に凹部を形成するようにしてもよい。あるいは、溝７内の第１半導体層２を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層２のエッチングを途中で止めることにより、溝７内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層２をエッチング除去する際に、溝７内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝７内の半導体基板１のオーバーエッチングを抑制することができる。

次に、図５に示すように、溝７を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部８を形成する。
ここで、第１半導体層２および第２半導体層３を貫通して半導体基板１に至るように構成された選択酸化膜６を第２半導体層３の周囲に設けることにより、第１半導体層２が除去された場合においても、第２半導体層３を半導体基板１上で支持することが可能となるとともに、第１半導体層２の端部を露出させる溝７を設けることにより、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層３の品質を損なうことなく、第２半導体層３と半導体基板１との間に空洞部８を形成することが可能となる。

なお、半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、半導体基板１および第２半導体層３のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。また、第１半導体層２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。

また、第１半導体層２をエッチング除去する前に、陽極酸化などの方法により第１半導体層２を多孔質化するようにしてもよいし、第１半導体層２にイオン注入を行うことにより、第１半導体層２をアモルファス化するようにしてもよいし、半導体基板１としてＰ型半導体基板を用いるようにしてもよい。これにより、第１半導体層２のエッチングレートを増大させることが可能となり、第１半導体層２のエッチング面積を拡大することができる。

次に、図６に示すように、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部８内に埋め込み絶縁層９を形成する。その際、第２半導体層３の側壁および表面も酸化され、第２半導体層４の側壁および表面に酸化膜が形成される。
なお、半導体基板１および第２半導体層３の熱酸化にて埋め込み絶縁層９を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。また、埋め込み絶縁層９は空洞部８を全て埋めるように形成しても良いし、空洞部８が一部残るように形成しても良い。

また、図６の方法では、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部８に埋め込み絶縁層９を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層３との間の空洞部８に絶縁膜を成膜させることにより、半導体基板１と第２半導体層３との間の空洞部８を埋め込み絶縁層９で埋め込むようにしてもよい。

これにより、第２半導体層３の膜減りを防止しつつ、半導体基板１と第２半導体層３との間の空洞部８を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層３の裏面側に配置される埋め込み絶縁層９の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層３の裏面側の寄生容量を低減させることができる。

なお、埋め込み絶縁層９としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜などを用いるようにしてもよい。また、埋め込み絶縁層９の材質としては、ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。

また、溝７の配置位置を第２半導体層３の素子分離領域に対応させることにより、第２半導体層３の素子分離を行うことが可能となるとともに、第２半導体層３の周囲に選択酸化膜６を設けることにより、第２半導体層３を半導体基板１上で支持する支持体をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。

次に、図７に示すように、ＣＭＰまたはエッチバックなどの方法にて埋め込み絶縁層９および選択酸化膜６を薄膜化することにより、バルク領域Ｒ１およびＳＯＩ形成領域Ｒ２を平坦化しながら、第２半導体層３の表面を露出させる。なお、バルク領域Ｒ１およびＳＯＩ形成領域Ｒ２を平坦化する場合、バルク領域Ｒ１およびＳＯＩ形成領域Ｒ２上に酸化膜を堆積してから、ＣＭＰを行うようにしてもよい。また、ＣＭＰによるストッパ膜として窒化膜を成膜するようにしてもよい。

次に、図８に示すように、バルク領域Ｒ１において、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜１１ａを形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１１ａが形成された第２半導体層３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極１２ａを形成する。

次に、ゲート電極１２ａをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極１２ａの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１２ａの側壁にサイドウォール１３ａを形成する。そして、ゲート電極１２ａおよびサイドウォール１３ａをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３、第１半導体層２および半導体基板１内にイオン注入することにより、サイドウォール１３ａの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層１４ａを第２半導体層３、第１半導体層２および半導体基板１に形成する。

また、ＳＯＩ形成領域Ｒ２において、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜１１ｂを形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１１ｂが形成された第２半導体層３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極１２ｂを形成する。

次に、ゲート電極１２ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極１２ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１２ｂの側壁にサイドウォール１３ｂを形成する。そして、ゲート電極１２ｂおよびサイドウォール１３ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、サイドウォール１３ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層１４ｂを第２半導体層３に形成する。

上記実施形態では、バルク領域Ｒ１にトランジスタを形成する各工程と、ＳＯＩ形成領域Ｒ２を形成する各工程とを別々に説明したが、本発明はこの限りではなく、適宜工程を同一に行い工程を簡略化してもよい。バルク領域Ｒ１のトランジスタとＳＯＩ形成領域Ｒ２のトランジスタとでは要求される特性が異なることが多いため、例えばゲート絶縁膜１１ａと１１ｂとは別々の工程にて形成される方が望ましいが、ゲート電極１２ａとゲート電極１２ｂ、サイドウォール１３ａと１３ｂ、などは同一工程にて形成される方が望ましい。また、ソース／ドレイン層１４ａ１４ｂも、要求される特性によっては同一工程で形成されてもよい。

これにより、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板１上に形成することが可能となるとともに、ＳＯＩ形成領域Ｒ２に埋め込み絶縁層９を埋め込むために、ＳＯＩ形成領域Ｒ２の第１半導体層２が除去された場合においても、バルク領域Ｒ１に第１半導体層２をそのまま残すことができる。このため、第２半導体層３の表面を研磨することなく、ＳＯＩ構造とバルク構造との平坦性を確保することができ、ＳＯＩ構造とバルク構造とを同一半導体基板１上に形成した場合においても、第２半導体層３のダメージを抑制しつつ、ＳＯＩ構造とバルク構造の微細化を実現することが可能となるともに、コスト増を抑制することができる。

本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。

符号の説明

Ｒ１バルク領域、Ｒ２ＳＯＩ形成領域、１半導体基板、２第１半導体層、３第２半導体層、４下地酸化膜、５酸化防止膜、６選択酸化膜、７溝、８空洞部、９埋め込み絶縁層、１１ａ、１１ｂゲート絶縁膜、１２ａ、１２ｂゲート電極、１３ａ、１３ｂサイドウォール、１４ａ、１４ｂソース／ドレイン層、Ｒレジストパターン、Ｒａ開口部

Claims

第１半導体層を半導体基板の第１の領域および第２の領域の上に形成する第１の工程と、
第２半導体層を、前記第１の領域の上の前記第１半導体層上および前記第２の領域の上の前記第１半導体層上に形成する第２の工程と、
前記第１の領域上の前記第１半導体層および前記第１の領域上の前記第２半導体層を囲むように、前記半導体基板に達する支持体を形成する第３の工程と、
前記支持体に囲まれた前記第２半導体層に接する前記支持体の一部をエッチングし、前記第１半導体層の一部を露出させる開口部を形成する第４の工程と、
前記開口部を介して前記支持体に囲まれた領域の前記第１半導体層を選択的にエッチン
グし空洞部を形成する第５の工程と、
前記空洞部と前記開口部に絶縁層を形成する第６の工程と、
前記支持体に囲まれた前記第２半導体層にトランジスタを形成する第７の工程と、
を備えることを特徴とする半導体装置の製造方法。
前記第３の工程は、
前記第１の領域上の前記第２半導体層上に酸化防止膜を形成する第８の工程と、
前記酸化防止膜をマスクとして、前記第１半導体層および前記第２半導体層を熱酸化す
ることにより前記支持体を形成する第９の工程と、
を含むことを特徴とする請求項１記載の半導体装置の製造方法。