JP2006344769A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】 工程数の増大を抑制しつつ、絶縁体上に形成された半導体層の素子分離を安定して行うとともに、寄生トランジスタによる電流リークを抑制する。
【解決手段】 露出面9を介してエッチングガスまたはエッチング液を第1半導体層5に接触させることにより、半導体基板1と第2半導体層6との間に空洞部10を形成し、露出面9を介して第2半導体層6の端部をエッチングすることにより、支持体層8から露出された第2半導体層6の端部を丸めた後、半導体基板1および第2半導体層6の熱酸化を行うことにより、半導体基板1と第2半導体層6との間の空洞部10に埋め込み絶縁層11を形成し、第2半導体層6の丸められた端部にかかるように配置されたゲート電極14を第2半導体層6上に形成する。
【選択図】 図3
【解決手段】 露出面9を介してエッチングガスまたはエッチング液を第1半導体層5に接触させることにより、半導体基板1と第2半導体層6との間に空洞部10を形成し、露出面9を介して第2半導体層6の端部をエッチングすることにより、支持体層8から露出された第2半導体層6の端部を丸めた後、半導体基板1および第2半導体層6の熱酸化を行うことにより、半導体基板1と第2半導体層6との間の空洞部10に埋め込み絶縁層11を形成し、第2半導体層6の丸められた端部にかかるように配置されたゲート電極14を第2半導体層6上に形成する。
【選択図】 図3
Description
本発明は半導体装置および半導体装置の製造方法に関し、特に、(Silicon On Insulator)基板上に形成された電界効果型トランジスタの製造方法に適用して好適なものである。
SOI基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型SOIトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、SOIトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、SOI基板としては、例えば、特許文献1、2に開示されているように、SIMOX(Separation by Implanted Oxgen)基板や貼り合わせ基板などが用いられている。
また、非特許文献1には、バルク基板上にSOI層を形成することで、SOIトランジスタを低コストで形成できる方法が開示されている。この非特許文献1に開示された方法では、Si基板上にSi/SiGe層を成膜し、SiとSiGeとの選択比の違いを利用してSiGe層のみを選択的に除去することにより、Si基板とSi層との間に空洞部を形成する。そして、空洞部内に露出したSiの熱酸化を行うことにより、Si基板とSi層との間にSiO2層を埋め込み、Si基板とSi層との間にBOX層を形成する。
ここで、SOIトランジスタをSOI層に形成した場合、素子分離を行うためにメサ分離法を用いる方法がある。このメサ分離法では、周囲の半導体層と完全に孤立した島状の半導体層にトランジスタが形成されるため、隣の半導体層のトランジスタとの間でラッチアップが発生しないなど、多くの利点があることが報告されている。ただし、メサ分離法にて素子分離を行うと、分離されたSOI層の側面やコーナー部に寄生トランジスタのチャネルとなる反転層が形成される。このため、SOI層に形成されたMOSトランジスタのVg−Id特性において、ゲート電圧が比較的低い場合においても、ソース/ドレイン領域にリーク電流が流れ、電流の立ち上がり特性に異常が見られることがある。
また、特許文献3には、メサ分離法にて素子分離を行った時に、メサ分離されたSOI層の側面やコーナー部に寄生トランジスタが形成されることを防止するために、メサ分離端にSiO2からなるサイドウォールを形成する方法が開示されている。
特開2002−299591号公報
特開2000−124092号公報
特開平8−335702号公報
T.Sakai et al."Separation by BondingS i Islands(SBSI) for LSI Application",Se cond International GiGe Technology and Device Meeting,Meeting Abstract,pp.230− 231,May(2004)
しかしながら、SIMOX基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入が必要となる。また、貼り合わせ基板を製造するには、2枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、SOIトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
また、イオン注入や研磨では、SOI層の膜厚のばらつきが大きく、完全空乏型SOIトランジスタを作製するためにSOI層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
また、非特許文献1に開示された方法では、SiGe層を除去した時にSi層をSi基板上で支持するための支持体を形成したり、Si層下のSiGe層にエッチング液を接触させるための溝を形成したりする工程が必要になる上、メサ分離法にて素子分離されたSOI層の側面やコーナー部に寄生トランジスタが形成されることを防止するために、メサ分離端にSiO2からなるサイドウォールを形成すると、工程数の増大を招くという問題があった。
また、非特許文献1に開示された方法では、SiGe層を除去した時にSi層をSi基板上で支持するための支持体を形成したり、Si層下のSiGe層にエッチング液を接触させるための溝を形成したりする工程が必要になる上、メサ分離法にて素子分離されたSOI層の側面やコーナー部に寄生トランジスタが形成されることを防止するために、メサ分離端にSiO2からなるサイドウォールを形成すると、工程数の増大を招くという問題があった。
そこで、本発明の目的は、工程数の増大を抑制しつつ、絶縁体上に形成された半導体層の素子分離を安定して行うとともに、寄生トランジスタによる電流リークを抑制することが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成されメサ分離された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層の端部の一部を丸めるように形成された丸め部と、前記丸め部にかかるようにして前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
これにより、半導体層下に埋め込まれた埋め込み絶縁層にて半導体基板と半導体層とを絶縁することが可能となるとともに、半導体層をメサ状に分離した場合においても、ゲート電極下の半導体層の端部を丸めることができる。このため、ゲート電極下の半導体層の端部にかかる電界集中を緩和することができ、メサ分離された半導体層の側面に寄生トランジスタが形成されることを防止することが可能となるとともに、周囲の半導体層と完全に孤立した島状の半導体層にトランジスタを形成することができ、絶縁体上に形成された半導体層の素子分離を安定して行うことが可能となる。この結果、SOI基板を用いることなく、半導体層上にSOIトランジスタを形成することが可能となり、SOIトランジスタの低価格化を実現することが可能となるとともに、寄生トランジスタによる電流リークを抑制することが可能となり、SOIトランジスタを安定して動作させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に第1半導体層を形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層の側壁の一部を覆うように配置され、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体から露出された側壁を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、前記支持体から露出された前記第2半導体層の端部をエッチングすることにより、前記第2半導体層の端部の一部が丸められた丸め部を形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記丸め部にかかるようにして前記第2半導体層上にゲート電極を形成する工程と、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第2半導体層に形成する工程とを備えることを特徴とする。
これにより、第1半導体層上に第2半導体層が積層された場合においても、支持体から露出された側壁を介してエッチングガスまたはエッチング液を第1半導体層に接触させることが可能となり、第2半導体層を残したまま、第1および第2半導体層間の選択比の違いを利用して第1半導体層を除去することが可能となるとともに、第2半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第2半導体層をメサ状に分離することが可能となるとともに、第2半導体層下の第1半導体層が除去された場合においても、第2半導体層を半導体基板上で支持することを可能としつつ、ゲート電極下に配置される第2半導体層の端部をエッチングすることができ、ゲート電極下の第2半導体層の端部を丸めることが可能となる。このため、第2半導体層の品質を損なうことなく、第2半導体層を埋め込み絶縁層上に配置することが可能となるとともに、ゲート電極下の第2半導体層の端部にかかる電界集中を緩和することができ、メサ分離された半導体層の側面に寄生トランジスタが形成されることを防止しつつ、周囲の半導体層と完全に孤立した島状の第2半導体層にトランジスタを形成することが可能となる。この結果、SOI基板を用いることなく、第2半導体層上にSOIトランジスタを形成することが可能となるとともに、第2半導体層をメサ状に分離した場合においても、工程数の増大を抑制しつつ、寄生トランジスタによる電流リークを抑制することが可能となり、SOIトランジスタの低価格化を実現することが可能となるとともに、SOIトランジスタを安定して動作させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第2半導体層は単結晶Si、前記第1半導体層は単結晶SiGeであることを特徴とする。
これにより、半導体基板、第2半導体層および第1半導体層間の格子整合をとることを可能としつつ、半導体基板および第2半導体層半よりも第1半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第2半導体層を第1半導体層上に形成することが可能となり、第2半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となる。
これにより、半導体基板、第2半導体層および第1半導体層間の格子整合をとることを可能としつつ、半導体基板および第2半導体層半よりも第1半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第2半導体層を第1半導体層上に形成することが可能となり、第2半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部を形成する工程ではフッ硝酸を用いたウェットエッチング、前記丸め部を形成する工程では前記空洞部を形成する工程よりもフッ酸の混合比が高いフッ硝酸または加熱されたアンモニア過水を用いたウェットエッチングを行うことを特徴とする。
これにより、第2半導体層がエッチングされることを抑制しつつ、第2半導体層下の第1半導体層を除去することが可能となるとともに、第2半導体層の端部を丸めることができる。
これにより、第2半導体層がエッチングされることを抑制しつつ、第2半導体層下の第1半導体層を除去することが可能となるとともに、第2半導体層の端部を丸めることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に第1半導体層を形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層の側壁の一部を覆うように配置され、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体から露出された側壁を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、前記支持体から露出された前記第2半導体層の端部を熱酸化することにより、前記第2半導体層の端部の一部が丸められた丸め部を形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記丸め部にかかるようにして前記第2半導体層上にゲート電極を形成する工程と、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第2半導体層に形成する工程とを備えることを特徴とする。
これにより、第2半導体層をメサ状に分離しつつ、第2半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することが可能となるとともに、第2半導体層下の第1半導体層が除去された場合においても、第2半導体層を半導体基板上で支持することを可能としつつ、ゲート電極下に配置される第2半導体層の端部を熱酸化することができる。このため、SOI基板を用いることなく、第2半導体層上にSOIトランジスタを形成することが可能となるとともに、工程数の増大を抑制しつつ、ゲート電極下に配置される第2半導体層の端部を丸めることが可能となり、SOIトランジスタの低価格化を実現しつつ、SOIトランジスタを安定して動作させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記埋め込み絶縁層を形成する工程ではウェット酸化、前記丸め部を形成する工程では前記ウェット酸化よりも高温のドライ酸化を行うことを特徴とする。
これにより、埋め込み絶縁層の埋め込み性を向上させることが可能となるとともに、第2半導体層の膜減りを抑制しつつ、第2半導体層の端部を丸めることができる。
これにより、埋め込み絶縁層の埋め込み性を向上させることが可能となるとともに、第2半導体層の膜減りを抑制しつつ、第2半導体層の端部を丸めることができる。
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図1(a)〜図7(a)は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図1(b)〜図7(b)は、図1(a)〜図7(a)のA1−A1´〜A7−A7´線でそれぞれ切断した断面図、図1(c)〜図7(c)は、図1(a)〜図7(a)のB1−B1´〜B7−B7´線でそれぞれ切断した断面図である。
図1(a)〜図7(a)は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図1(b)〜図7(b)は、図1(a)〜図7(a)のA1−A1´〜A7−A7´線でそれぞれ切断した断面図、図1(c)〜図7(c)は、図1(a)〜図7(a)のB1−B1´〜B7−B7´線でそれぞれ切断した断面図である。
図1において、例えば、半導体基板1の熱酸化を行うことにより、半導体基板1の表面に熱酸化膜2を形成する。なお、半導体基板1の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどを用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて熱酸化膜2をパターニングすることにより、半導体基板1の表面の一部を露出させる開口部2aを形成する。そして、熱酸化膜2をマスクとしてエピタキシャル成長を行うことにより、第1半導体層5および第2半導体層6を半導体基板1上に順次選択的に形成する。ここで、熱酸化膜2上には、第1半導体層5および第2半導体層6はエピタキシャル成長しないので、熱酸化膜2を形成してから第1半導体層5および第2半導体層6のエピタキシャル成長を行うことにより、第1半導体層5および第2半導体層6を半導体基板1に選択的に形成することができる。
なお、第1半導体層5は、半導体基板1および第2半導体層6よりもエッチングレートが大きな材質を用いることができ、第1半導体層5および第2半導体層6の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。特に、半導体基板1がSiの場合、第1半導体層5としてSiGe、第2半導体層6してSiを用いることが好ましい。これにより、第1半導体層5と第2半導体層6との間の格子整合をとることを可能としつつ、第1半導体層5と第2半導体層6との間の選択比を確保することができる。なお、第1半導体層5および第2半導体層6の膜厚は、例えば、1〜100nm程度とすることができる。
ここで、熱酸化膜2をマスクとした選択エピタキシャル成長を行うことにより、第1半導体層5および第2半導体層6の結晶品質を劣化させることなく、第1半導体層5および第2半導体層6をメサ状に形成することができ、第1半導体層5および第2半導体層6を周囲の半導体層と完全に孤立させることができる。なお、酸化膜2の膜厚は、第1半導体層5の膜厚よりも厚くすることが好ましい。これにより、第1半導体層5上に第2半導体層6を成膜させた場合においても、第2半導体層6が第1半導体層5の側壁に形成されることを防止することができる。
次に、図2に示すように、第1半導体層5および第2半導体層6が半導体基板1上に選択的に形成されると、半導体基板1および第2半導体層6の熱酸化により半導体基板1および第2半導体層6の表面に犠牲酸化膜4を形成する。そして、CVDなどの方法により、第2半導体層6が覆われるようにして犠牲酸化膜4上に支持体層8を形成する。なお、支持体層8は、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
次に、図3に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体層8および犠牲酸化膜4をパターニングすることにより、第1半導体層5および第2半導体層6の端部の一部を露出させる露出面9を支持体層8および犠牲酸化膜4に形成する。なお、第1半導体層5および第2半導体層6の端部の一部を露出させる場合、第1半導体層5および第2半導体層6の端部の残りの一部は支持体層8で覆われたままにする。ここで、第1半導体層5および第2半導体層6の端部の一部が支持体層8で覆われたままにする場合、図7のゲート電極14が配置される第2半導体層6の端部には支持体層8が必ず除去されるようにすることができる。
また、第1半導体層5および第2半導体層6の端部の一部が支持体層8で覆われたままにする場合、第1半導体層5および第2半導体層6の長手方向の両端部に支持体層8を残すとともに、第1半導体層5および第2半導体層6の短手方向の両端部の支持体層8を除去することが好ましい。これにより、第2半導体層6下の第1半導体層5が除去された場合においても、半導体基板1上で第2半導体層6を支持することが可能となるとともに、第1半導体層5および第2半導体層6の端部の一部を露出させる露出面9の幅を拡大することができ、第1半導体層5のエッチングを効率よく行うことができる。
次に、図4に示すように、露出面9を介してエッチングガスまたはエッチング液を第1半導体層5に接触させることにより、第1半導体層5をエッチング除去し、半導体基板1と第2半導体層6との間に空洞部10を形成する。
ここで、第1半導体層5の端部の一部を露出させる露出面9を支持体層8に形成することにより、第2半導体層6下の第1半導体層5にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板1と第2半導体層6との間に空洞部10を形成することができる。また、第1半導体層5の端部の残りの一部は支持体層8で覆われたままにすることにより、第1半導体層5が除去された場合においても、第2半導体層6を支持体層8にて半導体基板1上で支持することが可能となる。
ここで、第1半導体層5の端部の一部を露出させる露出面9を支持体層8に形成することにより、第2半導体層6下の第1半導体層5にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板1と第2半導体層6との間に空洞部10を形成することができる。また、第1半導体層5の端部の残りの一部は支持体層8で覆われたままにすることにより、第1半導体層5が除去された場合においても、第2半導体層6を支持体層8にて半導体基板1上で支持することが可能となる。
なお、半導体基板1および第2半導体層6がSi、第1半導体層5がSiGeの場合、第1半導体層5のエッチング液としてフッ硝酸を用いることが好ましい。これにより、SiとSiGeの選択比として1:100〜1000程度を得ることができ、半導体基板1および第2半導体層6のオーバーエッチングを抑制しつつ、第1半導体層5を除去することが可能となる。また、第1半導体層5のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
また、第1半導体層5をエッチング除去する前に、陽極酸化などの方法により第1半導体層5を多孔質化するようにしてもよいし、第1半導体層5にイオン注入を行うことにより、第1半導体層5をアモルファス化するようにしてもよい。これにより、第1半導体層5のエッチングレートを増大させることが可能となり、第1半導体層5のエッチング面積を拡大することができる。
そして、第2半導体層6下の第1半導体層5が除去されると、露出面9を介して第2半導体層6の端部をエッチングすることにより、支持体層8から露出された第2半導体層6の端部を丸める。ここで、Siで構成された第2半導体層6の端部を丸める場合、第1半導体層5を除去するために用いたフッ硝酸よりもフッ酸の混合比が高いフッ硝酸または加熱されたアンモニア過水などを用いたウェットエッチングを行うことにより、支持体層8および犠牲酸化膜4に対して高選択比な加工が可能となる。また、このウエットエッチングは、第1半導体層5をエッチングする前に処理を行うこともできる。
なお、支持体層8から露出された第2半導体層6の端部を丸める場合、露出面9を介して第2半導体層6の端部を熱酸化するようにしてもよい。ここで、第2半導体層6の端部を熱酸化する場合、1000℃以上の高温でドライ酸化を行うことが好ましい。
次に、図5に示すように、半導体基板1および第2半導体層6の熱酸化を行うことにより、半導体基板1と第2半導体層6との間の空洞部10に埋め込み絶縁層11を形成するとともに、第2半導体層6の周囲に素子分離絶縁膜12を形成する。なお、半導体基板1および第2半導体層6の熱酸化にて埋め込み絶縁層11を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。その際、第2半導体層6の側壁も熱酸化される。また、空洞部10に埋め込み絶縁層11を形成した後、1100℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層11をリフローさせることが可能となり、埋め込み絶縁層11のストレスを緩和させることが可能となるとともに、第2半導体層6との境界における界面準位を減らすことができる。また、埋め込み絶縁層6は空洞部10を全て埋めるように形成しても良いし、空洞部10が一部残るように形成しても良い。
次に、図5に示すように、半導体基板1および第2半導体層6の熱酸化を行うことにより、半導体基板1と第2半導体層6との間の空洞部10に埋め込み絶縁層11を形成するとともに、第2半導体層6の周囲に素子分離絶縁膜12を形成する。なお、半導体基板1および第2半導体層6の熱酸化にて埋め込み絶縁層11を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。その際、第2半導体層6の側壁も熱酸化される。また、空洞部10に埋め込み絶縁層11を形成した後、1100℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層11をリフローさせることが可能となり、埋め込み絶縁層11のストレスを緩和させることが可能となるとともに、第2半導体層6との境界における界面準位を減らすことができる。また、埋め込み絶縁層6は空洞部10を全て埋めるように形成しても良いし、空洞部10が一部残るように形成しても良い。
また、図5の方法では、半導体基板1および第2半導体層6の熱酸化を行うことにより、半導体基板1と第2半導体層6との間の空洞部10に埋め込み絶縁層11を形成する方法について説明したが、化学気相成長法にて半導体基板1と第2半導体層6との間の空洞部10に絶縁膜を成膜させることにより、半導体基板1と第2半導体層6との間の空洞部10を絶縁膜で埋め込むようにしてもよい。これにより、第2半導体層6の膜減りを防止しつつ、半導体基板1と第2半導体層6との間の空洞部10を酸化膜以外の材料で埋め込むことが可能となる。このため、第2半導体層6の裏面側に配置される絶縁体の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第2半導体層6の裏面側の寄生容量を低減させることができる。
なお、埋め込み絶縁層11の材質としては、例えば、シリコン酸化膜の他、FSG(フッ化シリケードグラス)膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層11として、SOG(Spin On Glass)膜の他、PSG膜、BPSG膜、PAE(poly aryleneether)系膜、HSQ(hydrogen silsesquioxane)系膜、MSQ(methyl silsesquioxane)系膜、PCB系膜、CF系膜、SiOC系膜、SiOF系膜などの有機lowk膜、或いはこれらのポーラス膜を用いるようにしてもよい。
この後、各素子間の段差を平坦化したい場合には、CVDなどの方法により、半導体基板上の全面にシリコン酸化膜を堆積して段差内に酸化膜を埋め込み、CMPなどの方法によって平坦化を行ってもよい。
次に、図6に示すように、第2半導体層6の表面の支持体層8および犠牲酸化膜4を除去することにより、第2半導体層6の表面を露出させる。
次に、図6に示すように、第2半導体層6の表面の支持体層8および犠牲酸化膜4を除去することにより、第2半導体層6の表面を露出させる。
次に、図7に示すように、第2半導体層6の表面の熱酸化を行うことにより、第2半導体層6の表面にゲート絶縁膜13を形成する。そして、ゲート絶縁膜13が形成された第2半導体層6上に、CVDなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2半導体層6の丸められた端部にかかるように配置されたゲート電極14を第2半導体層6上に形成する。そして、ゲート電極14をマスクとして、As、P、Bなどの不純物を第2半導体層6内にイオン注入することにより、ゲート電極14の側方にそれぞれ配置されたソース/ドレイン層を第2半導体層6に形成することができる。
これにより、第2半導体層6下に埋め込まれた埋め込み絶縁層11にて半導体基板1と第2半導体層6とを絶縁することが可能となるとともに、第2半導体層6をメサ状に分離した場合においても、第1半導体層5を除去するための露出部9を介して、ゲート電極14下の第2半導体層6の端部を丸めることができる。このため、工程数の増大を抑制しつつ、ゲート電極14下の第2半導体層6の端部にかかる電界集中を緩和することができ、メサ分離された第2半導体層6の側面に寄生トランジスタが形成されることを防止することが可能となるとともに、周囲の半導体層と完全に孤立した島状の第2半導体層6にトランジスタを形成することができ、埋め込み絶縁層11上に形成された第2半導体層6の素子分離を安定して行うことが可能となる。この結果、SOI基板を用いることなく、第2半導体層6上にSOIトランジスタを形成することが可能となり、SOIトランジスタの低価格化を実現することが可能となるとともに、寄生トランジスタによる電流リークを抑制することが可能となり、SOIトランジスタを安定して動作させることができる。
1 半導体基板、2 熱酸化膜、2a 開口部、4 犠牲酸化膜、5 第1半導体層、6 第2半導体層、8 支持体層、9 露出面、10 空洞部、11 埋め込み絶縁層、12 素子分離絶縁膜、13 ゲート絶縁膜、14 ゲート電極
Claims (6)
- 半導体基板上にエピタキシャル成長にて形成されメサ分離された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層の端部の一部を丸めるように形成された丸め部と、
前記丸め部にかかるようにして前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。 - 半導体基板の表面の一部に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層の側壁の一部を覆うように配置され、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記支持体から露出された側壁を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記支持体から露出された前記第2半導体層の端部をエッチングすることにより、前記第2半導体層の端部の一部が丸められた丸め部を形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記丸め部にかかるようにして前記第2半導体層上にゲート電極を形成する工程と、
前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記半導体基板および前記第2半導体層は単結晶Si、前記第1半導体層は単結晶SiGeであることを特徴とする請求項2記載の半導体基板の製造方法。
- 前記空洞部を形成する工程ではフッ硝酸を用いたウェットエッチング、前記丸め部を形成する工程では前記空洞部を形成する工程よりもフッ酸の混合比が高いフッ硝酸または加熱されたアンモニア過水を用いたウェットエッチングを行うことを特徴とする請求項3記載の半導体装置の製造方法。
- 半導体基板の表面の一部に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層の側壁の一部を覆うように配置され、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記支持体から露出された側壁を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記支持体から露出された前記第2半導体層の端部を熱酸化することにより、前記第2半導体層の端部の一部が丸められた丸め部を形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記丸め部にかかるようにして前記第2半導体層上にゲート電極を形成する工程と、
前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記埋め込み絶縁層を形成する工程ではウェット酸化、前記丸め部を形成する工程では前記ウェット酸化よりも高温のドライ酸化を行うことを特徴とする請求項5記載の半導体装置の製造方法。
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