JP2006108206A - 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 425
- 239000000758 substrate Substances 0.000 title claims abstract description 174
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 45
- 230000003647 oxidation Effects 0.000 claims abstract description 13
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 33
- 238000002955 isolation Methods 0.000 claims description 30
- 239000003963 antioxidant agent Substances 0.000 claims description 21
- 230000003078 antioxidant effect Effects 0.000 claims description 21
- 230000001590 oxidative effect Effects 0.000 claims description 9
- 230000003064 anti-oxidating effect Effects 0.000 abstract description 3
- 239000007788 liquid Substances 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 9
- 239000012535 impurity Substances 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910020328 SiSn Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052949 galena Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
【解決手段】 第1半導体層5および第2半導体層6を半導体基板1上のSOI形成領域E1に順次選択的に形成し、第2半導体層6が覆われるようにしてSOI形成領域R1およびバルク領域R2上に酸化防止膜8を形成し、第1半導体層5の端部の一部を露出させる開口部9を酸化防止膜8および犠牲酸化膜7に形成し、開口部9を介してエッチングガスまたはエッチング液を第1半導体層5に接触させることにより、第1半導体層5をエッチング除去し、半導体基板1および第2半導体層6の熱酸化を行うことにより、半導体基板1と第2半導体層6との間の空洞部10に酸化膜11を形成する。
【選択図】 図1
Description
また、例えば、特許文献1には、SOIトランジスタと高耐圧トランジスタとを同一基板上に混載できるようにするため、SOI基板における一部の領域のシリコン層とBOX層を選択的に除去し、この領域にエピタキシャルシリコン層を形成してSOI基板に非SOI領域を設ける方法が開示されている。
これにより、SOI基板を用いることなく、半導体層上にSOIトランジスタを形成することが可能となり、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。
図1および図3は、本発明の第1実施形態に係る半導体装置の製造方法を示す断面図、図2(a)は、本発明の第1実施形態に係る半導体装置の製造方法を示す平面図、図2(b)は、図2(a)のA1−A1線で切断した断面図、図2(c)は、図2(a)のB1−B1´線で切断した断面図である。
ここで、第1半導体層5の端部の一部を露出させる開口部9を酸化防止膜8に形成することにより、第2半導体層6下の第1半導体層5にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板1と第2半導体層6との間に空洞部10を形成することができる。また、第1半導体層5の端部の残りの一部は酸化防止膜8で覆われたままにすることにより、第1半導体層5が除去された場合においても、第2半導体層6を酸化防止膜8にて半導体基板1上で支持することが可能となる。
図4および図6は、本発明の第2実施形態に係る半導体装置の製造方法を示す断面図、図5(a)は、本発明の第2実施形態に係る半導体装置の製造方法を示す平面図、図5(b)は、図5(a)のA2−A2線で切断した断面図、図5(c)は、図5(a)のB2−B2´線で切断した断面図である。
次に、図5に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜38をパターニングすることにより、素子分離領域の酸化防止膜38を除去するとともに、第1半導体層35の端部の一部を露出させる開口面39を酸化防止膜38および犠牲酸化膜34に形成する。ここで、第1半導体層35の端部の一部を露出させる場合、第1半導体層35の端部の残りの一部およびバルク領域R12は酸化防止膜38で覆われたままにする。そして、開口面39を介してエッチングガスまたはエッチング液を第1半導体層35に接触させることにより、第1半導体層35をエッチング除去し、半導体基板31と第2半導体層36との間に空洞部40を形成する。
次に、図6(c)に示すように、犠牲酸化膜34を除去することにより、バルク領域R12の半導体基板31の表面を露出させるとともに、第2半導体層36の表面を露出させる。そして、第2半導体層36および半導体基板31の表面の熱酸化を行うことにより、第2半導体層36および半導体基板31の表面にゲート絶縁膜50a、50bをそれぞれ形成する。そして、CVDなどの方法により、ゲート絶縁膜50a、50bが形成された第2半導体層36および半導体基板31上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2半導体層36および半導体基板31上にゲート電極51a、51bをそれぞれ形成する。
Claims (8)
- 酸化膜が一部の領域に選択的に形成された半導体基板と、
前記酸化膜上にエピタキシャル成長にて形成された半導体層とを備えることを特徴とする半導体基板。 - 酸化膜が一部の領域に選択的に形成された半導体基板と、
前記酸化膜上にエピタキシャル成長にて形成された半導体層と、
前記半導体層上に形成された第1ゲート電極と、
前記半導体層に形成され、前記第1ゲート電極の側方にそれぞれ配置された第1ソース/ドレイン層と、
前半導体基板上に形成された第2ゲート電極と、
前記半導体基板に形成され、前記第2ゲート電極の側方にそれぞれ配置された第2ソース/ドレイン層とを備えることを特徴とする半導体装置。 - 半導体基板の表面の一部に第1半導体層を選択的に形成する工程と、
前記第1半導体層よりもエッチング時の選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層が覆われるように前記半導体基板上に絶縁膜を形成する工程と、
前記第1半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記開口部を介して前記第2半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。 - 半導体基板に素子分離膜を形成する工程と、
前記素子分離膜で分離された半導体基板の一部の領域に第1半導体層を選択的に形成する工程と、
前記第1半導体層よりもエッチング時の選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層が覆われるように前記半導体基板上に絶縁膜を形成する工程と、
前記第1半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記開口部を介して前記第2半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。 - 半導体基板の一部の領域に第1半導体層を選択的に形成する工程と、
前記第1半導体層よりもエッチング時の選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層が覆われるように前記半導体基板上に酸化防止膜を形成する工程と、
前記第1半導体層の端部の一部および素子分離領域を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記開口部を介して前記第2半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成するとともに、前記半導体基板に素子分離膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。 - 半導体基板の表面の一部に第1半導体層を選択的に形成する工程と、
前記第1半導体層よりもエッチング時の選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層が覆われるように前記半導体基板上に絶縁膜を形成する工程と、
前記第1半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記開口部を介して前記第2半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、
前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース/ドレイン層を前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板に素子分離膜を形成する工程と、
前記素子分離膜で分離された半導体基板の一部の領域に第1半導体層を選択的に形成する工程と、
前記第1半導体層よりもエッチング時の選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層が覆われるように前記半導体基板上に絶縁膜を形成する工程と、
前記第1半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記開口部を介して前記第2半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、
前記第2半導体層上にゲート絶縁膜を介して第1ゲート電極を形成する工程と、
前記第1ゲート電極の両側にそれぞれ配置された第1ソース/ドレイン層を前記第2半導体層に形成する工程と、
前記半導体基板上にゲート絶縁膜を介して第2ゲート電極を形成する工程と、
前記第2ゲート電極の両側にそれぞれ配置された第2ソース/ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板の一部の領域に第1半導体層を選択的に形成する工程と、
前記第1半導体層よりもエッチング時の選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層が覆われるように前記半導体基板上に酸化防止膜を形成する工程と、
前記第1半導体層の端部の一部および素子分離領域を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記開口部を介して前記第2半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成するとともに、前記半導体基板に素子分離膜を形成する工程と、
前記第2半導体層上にゲート絶縁膜を介して第1ゲート電極を形成する工程と、
前記第1ゲート電極の両側にそれぞれ配置された第1ソース/ドレイン層を前記第2半導体層に形成する工程と、
前記半導体基板上にゲート絶縁膜を介して第2ゲート電極を形成する工程と、
前記第2ゲート電極の両側にそれぞれ配置された第2ソース/ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004289641A JP4759967B2 (ja) | 2004-10-01 | 2004-10-01 | 半導体装置の製造方法 |
US11/211,018 US7326603B2 (en) | 2004-10-01 | 2005-08-24 | Semiconductor device, method of manufacturing semiconductor substrate, and method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004289641A JP4759967B2 (ja) | 2004-10-01 | 2004-10-01 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006108206A true JP2006108206A (ja) | 2006-04-20 |
JP4759967B2 JP4759967B2 (ja) | 2011-08-31 |
Family
ID=36124692
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004289641A Expired - Fee Related JP4759967B2 (ja) | 2004-10-01 | 2004-10-01 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7326603B2 (ja) |
JP (1) | JP4759967B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007234847A (ja) * | 2006-03-01 | 2007-09-13 | Seiko Epson Corp | 半導体装置及びその製造方法 |
US7396733B2 (en) | 2005-12-14 | 2008-07-08 | Seiko Epson Corporation | Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device |
US7425495B2 (en) | 2005-12-15 | 2008-09-16 | Seiko Epson Corporation | Method of manufacturing semiconductor substrate and semiconductor device |
US7452781B2 (en) | 2005-12-27 | 2008-11-18 | Seiko Epson Corporation | Method for manufacturing a semiconductor substrate, method for manufacturing a semiconductor device, and the semiconductor device |
US7488666B2 (en) | 2005-12-13 | 2009-02-10 | Seiko Epson Corporation | Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device |
US7507643B2 (en) | 2005-12-14 | 2009-03-24 | Seiko Epson Corporation | Method for manufacturing semiconductor substrate, method for manufacturing semiconductor device, and semiconductor device |
US7625784B2 (en) | 2006-07-26 | 2009-12-01 | Seiko Epson Corporation | Semiconductor device and method for manufacturing thereof |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006128428A (ja) * | 2004-10-29 | 2006-05-18 | Seiko Epson Corp | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
FR2881273B1 (fr) * | 2005-01-21 | 2007-05-04 | St Microelectronics Sa | Procede de formation d'un substrat semi-conducteur de circuit integre |
JP2007158295A (ja) * | 2005-11-10 | 2007-06-21 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
JP2007165677A (ja) * | 2005-12-15 | 2007-06-28 | Seiko Epson Corp | 半導体基板の製造方法及び半導体装置 |
JP2007305942A (ja) * | 2006-05-15 | 2007-11-22 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JP4466668B2 (ja) * | 2007-03-20 | 2010-05-26 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
WO2011043194A1 (en) * | 2009-10-09 | 2011-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
CN107492521B (zh) * | 2016-06-12 | 2020-02-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及形成方法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04345064A (ja) * | 1991-05-22 | 1992-12-01 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JPH08102498A (ja) * | 1994-09-30 | 1996-04-16 | Hitachi Ltd | 半導体装置 |
JPH1092947A (ja) * | 1996-09-17 | 1998-04-10 | Toshiba Corp | 半導体装置及びその製造方法 |
FR2799307A1 (fr) * | 1999-10-01 | 2001-04-06 | France Telecom | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, procede de fabrication |
JP2001274236A (ja) * | 2000-03-24 | 2001-10-05 | Sanyo Electric Co Ltd | 半導体装置 |
US20020076899A1 (en) * | 2000-08-02 | 2002-06-20 | Stmicroelectronics S.A. | Process for fabricating a substrate of the silicon-on-insulator or silicon-on-nothing type and resulting device |
JP2003203967A (ja) * | 2001-12-28 | 2003-07-18 | Toshiba Corp | 部分soiウェーハの製造方法、半導体装置及びその製造方法 |
WO2005036638A1 (ja) * | 2003-10-10 | 2005-04-21 | Tokyo Institute Of Technology | 半導体基板、半導体装置及び半導体基板の作製方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2795555B1 (fr) * | 1999-06-28 | 2002-12-13 | France Telecom | Procede de fabrication d'un dispositif semi-conducteur comprenant un empilement forme alternativement de couches de silicium et de couches de materiau dielectrique |
JP2003243528A (ja) * | 2002-02-13 | 2003-08-29 | Toshiba Corp | 半導体装置 |
JP3793808B2 (ja) | 2002-05-02 | 2006-07-05 | 国立大学法人東京工業大学 | 電界効果トランジスタの製造方法 |
US7078298B2 (en) | 2003-05-20 | 2006-07-18 | Sharp Laboratories Of America, Inc. | Silicon-on-nothing fabrication process |
-
2004
- 2004-10-01 JP JP2004289641A patent/JP4759967B2/ja not_active Expired - Fee Related
-
2005
- 2005-08-24 US US11/211,018 patent/US7326603B2/en not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04345064A (ja) * | 1991-05-22 | 1992-12-01 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JPH08102498A (ja) * | 1994-09-30 | 1996-04-16 | Hitachi Ltd | 半導体装置 |
JPH1092947A (ja) * | 1996-09-17 | 1998-04-10 | Toshiba Corp | 半導体装置及びその製造方法 |
FR2799307A1 (fr) * | 1999-10-01 | 2001-04-06 | France Telecom | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, procede de fabrication |
JP2001274236A (ja) * | 2000-03-24 | 2001-10-05 | Sanyo Electric Co Ltd | 半導体装置 |
US20020076899A1 (en) * | 2000-08-02 | 2002-06-20 | Stmicroelectronics S.A. | Process for fabricating a substrate of the silicon-on-insulator or silicon-on-nothing type and resulting device |
JP2003203967A (ja) * | 2001-12-28 | 2003-07-18 | Toshiba Corp | 部分soiウェーハの製造方法、半導体装置及びその製造方法 |
WO2005036638A1 (ja) * | 2003-10-10 | 2005-04-21 | Tokyo Institute Of Technology | 半導体基板、半導体装置及び半導体基板の作製方法 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7488666B2 (en) | 2005-12-13 | 2009-02-10 | Seiko Epson Corporation | Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device |
US7396733B2 (en) | 2005-12-14 | 2008-07-08 | Seiko Epson Corporation | Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device |
US7507643B2 (en) | 2005-12-14 | 2009-03-24 | Seiko Epson Corporation | Method for manufacturing semiconductor substrate, method for manufacturing semiconductor device, and semiconductor device |
US7425495B2 (en) | 2005-12-15 | 2008-09-16 | Seiko Epson Corporation | Method of manufacturing semiconductor substrate and semiconductor device |
US7452781B2 (en) | 2005-12-27 | 2008-11-18 | Seiko Epson Corporation | Method for manufacturing a semiconductor substrate, method for manufacturing a semiconductor device, and the semiconductor device |
JP2007234847A (ja) * | 2006-03-01 | 2007-09-13 | Seiko Epson Corp | 半導体装置及びその製造方法 |
US7625784B2 (en) | 2006-07-26 | 2009-12-01 | Seiko Epson Corporation | Semiconductor device and method for manufacturing thereof |
Also Published As
Publication number | Publication date |
---|---|
US7326603B2 (en) | 2008-02-05 |
JP4759967B2 (ja) | 2011-08-31 |
US20060071279A1 (en) | 2006-04-06 |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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