JP4670490B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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また、非特許文献1に開示された方法では、SiGe層を除去した時にSi層をSi基板上で支持するための支持体としてSiO2が使用される。このため、Si基板とSi層との間にBOX層を形成した後にSi層上のSiO2層のCMPを行うと、CMPのストッパ層がないため、Si層の表面を安定して露出させることができないという問題があった。
そこで、本発明の目的は、SOI基板を用いることなく、SOI層上のゲート幅を拡大するとともに、ゲート電極の絶縁不良を防止することが可能な半導体装置および半導体装置の製造方法を提供することである。
図1〜図9は、本発明の第1実施形態に係る半導体装置の製造方法を示す斜視図である。
図1において、エピタキシャル成長を行うことにより、第1半導体層2および第2半導体層3を半導体基板1に順次形成する。なお、半導体基板1の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどを用いることができる。また、第1半導体層2は、半導体基板1および第2半導体層3よりもエッチングレートが大きな材質を用いることができ、第1半導体層2および第2半導体層3の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。特に、半導体基板1がSiの場合、第1半導体層2としてSiGe、第2半導体層3してSiを用いることが好ましい。これにより、第1半導体層2と第2半導体層3との間の格子整合をとることを可能としつつ、第1半導体層2と第2半導体層3との間の選択比を確保することができる。なお、第1半導体層2としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第1半導体層2の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第1半導体層2および第2半導体層3の膜厚は、例えば、1〜100nm程度とすることができる。
次に、図3に示すように、CVDなどの方法により、第2半導体層3が覆われるようにして半導体基板1上の全面に支持体層5を形成し、フォトリソグラフィー技術およびエッチング技術を用いて支持体層5をパターニングすることにより、第2半導体層3の四隅で支持体層5を半導体基板1上に接触させたまま、第2半導体層3の側端部を支持体層5から露出させる。なお、支持体層5としては、例えば、シリコン窒化膜を用いることができる。また、第2半導体層3上に支持体層5を形成する前に、第2半導体層3の表面を熱酸化し、第2半導体層3の表面に犠牲酸化膜4を形成するようにしてもよい。
次に、図5に示すように、露出面6を介してエッチングガスまたはエッチング液を第1半導体層2に接触させることにより、第1半導体層2をエッチング除去し、半導体基板1と第2半導体層3との間に空洞部7を形成する。
なお、半導体基板1および第2半導体層3の熱酸化にて埋め込み絶縁層8を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。その際、第2半導体層3の側壁も熱酸化される。また、空洞部7に埋め込み絶縁層8を形成した後、1100℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層8をリフローさせることが可能となり、埋め込み絶縁層8のストレスを緩和させることが可能となるとともに、第2半導体層3との境界における界面準位を減らすことができる。また、埋め込み絶縁層8は空洞部7を全て埋めるように形成しても良いし、空洞部7が一部残るように形成しても良い。
次に、図9に示すように、第2半導体層3の表面の熱酸化を行うことにより、第2半導体層3の表面にゲート絶縁膜10を形成する。そして、ゲート絶縁膜10が形成された第2半導体層3上に、CVDなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、酸化膜9上にかかるように配置されたゲート電極11を第2半導体層3上に形成する。そして、ゲート電極11をマスクとして、As、P、Bなどの不純物を第2半導体層3内にイオン注入することにより、ゲート電極11の側方にそれぞれ配置されたソース/ドレイン層12a、12bを第2半導体層3に形成する。
図10は、本発明の第2実施形態に係る半導体装置の製造方法を示す斜視図である。
Claims (4)
- 半導体基板上の一部の領域にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層の四隅に形成された切り欠き部と、
前記切り欠き部を避けるようにして前記半導体層の周囲に形成された平坦化膜と、
前記平坦化膜上に延伸されるようにして前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。 - 半導体基板上の一部の領域にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層の長辺上の一部及び四隅に形成された切り欠き部と、
前記切り欠き部を避けるようにして前記半導体層の周囲に形成された平坦化膜と、
前記平坦化膜上に延伸されるようにして前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。 - 第1半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層をエピタキシャル成長にて前記第1半導体層上に成膜する工程と、
前記第1半導体層および前記第2半導体層の四隅に切り欠き部を形成する工程と、
前記切り欠き部を介して前記半導体基板上に接触する支持体を前記第2半導体層上に形成する工程と、
前記第1半導体層の一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記埋め込み絶縁層が形成された半導体基板上の全面に絶縁膜を堆積する工程と、
前記支持体をストッパとして前記絶縁膜を薄膜化することにより、前記絶縁膜を平坦化する工程と、
前記絶縁膜を平坦化してから前記支持体を除去し、前記第2半導体層の表面を露出させる工程と、
前記平坦化された絶縁膜上に延伸されるようにして前記第2半導体層上にゲート電極を形成する工程と、
前記ゲート電極を挟み込むようにして配置されたソース/ドレイン層を前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 第1半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層をエピタキシャル成長にて前記第1半導体層上に成膜する工程と、
前記第1半導体層および前記第2半導体層の長辺上の一部及び四隅に切り欠き部を形成する工程と、
前記切り欠き部を介して前記半導体基板上に接触する支持体を前記第2半導体層上に形成する工程と、
前記第1半導体層の一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記埋め込み絶縁層が形成された半導体基板上の全面に絶縁膜を堆積する工程と、
前記支持体をストッパとして前記絶縁膜を薄膜化することにより、前記絶縁膜を平坦化する工程と、
前記絶縁膜を平坦化してから前記支持体を除去し、前記第2半導体層の表面を露出させる工程と、
前記平坦化された絶縁膜上に延伸されるようにして前記第2半導体層の長辺方向にゲート電極を形成する工程と、
前記ゲート電極を挟み込むようにして配置されたソース/ドレイン層を前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
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