JPH1196755A - Ｄｒａｍ搭載の集積回路 - Google Patents
Ｄｒａｍ搭載の集積回路Info
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- JPH1196755A JPH1196755A JP9259824A JP25982497A JPH1196755A JP H1196755 A JPH1196755 A JP H1196755A JP 9259824 A JP9259824 A JP 9259824A JP 25982497 A JP25982497 A JP 25982497A JP H1196755 A JPH1196755 A JP H1196755A
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- Japan
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- refresh
- dram
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- integrated circuit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Microcomputers (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 リフレッシュ要求は一定間隔毎に行なわれる
ため、バスアクセス要求をリフレッシュ要求に合わせる
テストプログラムの作成が面倒で、テストに時間を要す
る。また、バーンイン工程でＲｅａｄ Ｄｉｓｔｕｒｂ
テストができないという課題があった。 【解決手段】 ＣＰＵおよびＤＲＡＭとともに同一チッ
プ上に集積されたバスコントローラに、一定間隔でリフ
レッシュ要求を出力するリフレッシュ要求手段と、前記
一定間隔とは異なるタイミングでリフレッシュ要求を出
力する強制リフレッシュ要求手段と、前記リフレッシュ
要求を強制的に抑止するリフレッシュ要求抑止手段とを
有するリフレッシュ制御手段を備えたものである。
ため、バスアクセス要求をリフレッシュ要求に合わせる
テストプログラムの作成が面倒で、テストに時間を要す
る。また、バーンイン工程でＲｅａｄ Ｄｉｓｔｕｒｂ
テストができないという課題があった。 【解決手段】 ＣＰＵおよびＤＲＡＭとともに同一チッ
プ上に集積されたバスコントローラに、一定間隔でリフ
レッシュ要求を出力するリフレッシュ要求手段と、前記
一定間隔とは異なるタイミングでリフレッシュ要求を出
力する強制リフレッシュ要求手段と、前記リフレッシュ
要求を強制的に抑止するリフレッシュ要求抑止手段とを
有するリフレッシュ制御手段を備えたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、ＤＲＡＭをＣＰ
Ｕとともに同一チップ上に集積したＤＲＡＭ搭載の集積
回路に関するものである。
Ｕとともに同一チップ上に集積したＤＲＡＭ搭載の集積
回路に関するものである。
【０００２】
【従来の技術】図４は従来のＤＲＡＭ搭載の集積回路の
構成を示す図であり、１０１はチップ、１０２はチップ
１０１に搭載したＣＰＵ、１０３はチップ１０１に搭載
したＤＲＡＭ、１０４はチップ１０１に搭載したバスコ
ントローラで、ＤＲＡＭ１０３に対するアクセス制御や
リフレッシュ制御を行う制御回路を内蔵している。１０
５はＣＰＵ１０２、ＤＲＡＭ１０３、バスコントローラ
１０４を相互に接続する内部バスである。
構成を示す図であり、１０１はチップ、１０２はチップ
１０１に搭載したＣＰＵ、１０３はチップ１０１に搭載
したＤＲＡＭ、１０４はチップ１０１に搭載したバスコ
ントローラで、ＤＲＡＭ１０３に対するアクセス制御や
リフレッシュ制御を行う制御回路を内蔵している。１０
５はＣＰＵ１０２、ＤＲＡＭ１０３、バスコントローラ
１０４を相互に接続する内部バスである。
【０００３】次に動作について説明する。ＣＰＵ１０２
によるＤＲＡＭ１０３に対する制御には、アクセス制御
やリフレッシュ制御がある。
によるＤＲＡＭ１０３に対する制御には、アクセス制御
やリフレッシュ制御がある。
【０００４】アクセス制御ＣＰＵ１０２からのＤＲＡＭ
アクセス要求に応じてＤＲＡＭ１０３をアクセスする。
このアクセス時、ＤＲＡＭ１０３がページモードをサポ
ートしていれば、ページヒットしているかどうかの検出
を行い、ページヒットしていればページモードでアクセ
スするよう制御する。このページモードを、図５に示し
たＤＲＡＭの構成を単純化したモデルに基づいて詳細に
説明する。
アクセス要求に応じてＤＲＡＭ１０３をアクセスする。
このアクセス時、ＤＲＡＭ１０３がページモードをサポ
ートしていれば、ページヒットしているかどうかの検出
を行い、ページヒットしていればページモードでアクセ
スするよう制御する。このページモードを、図５に示し
たＤＲＡＭの構成を単純化したモデルに基づいて詳細に
説明する。
【０００５】ＤＲＡＭをアクセスするためには、まず、
行アドレス（＝ＲＯＷアドレス）を入力し、その後列ア
ドレス（＝ＣＯＬＵＭＮ）を入力する必要がある。例え
ば、９番地のビットを読み出す場合、アドレスは２進数
で「１００１」となる。ＤＲＡＭをアクセスするには、
まず、行アドレス「１０（２進数）」を与える。そうす
ると、行アドレスデコーダによってワード線２が活性化
され、ビット線０〜３にはそれぞれメモリセル８〜１１
の４ビット分が読み出される。
行アドレス（＝ＲＯＷアドレス）を入力し、その後列ア
ドレス（＝ＣＯＬＵＭＮ）を入力する必要がある。例え
ば、９番地のビットを読み出す場合、アドレスは２進数
で「１００１」となる。ＤＲＡＭをアクセスするには、
まず、行アドレス「１０（２進数）」を与える。そうす
ると、行アドレスデコーダによってワード線２が活性化
され、ビット線０〜３にはそれぞれメモリセル８〜１１
の４ビット分が読み出される。
【０００６】次に列アドレス「０１（２進数）」を与え
ると、列アドレスデコーダによりビット線１がセレクト
される。従って、外部にはメモリセル９の値が読み出さ
れる。このように、ＤＲＡＭアクセスは、行アドレス入
力と列アドレス入力が必要である。しかし、前回のＤＲ
ＡＭアクセスと同じワード線につながるメモリセルを再
び読み出す場合には列アドレスの入力だけでアクセスが
可能である。例えば、９番地の読み出しの後に１１番地
を読み出す場合には、すでに９番地の読み出しで、ビッ
ト線にはメモリセル８〜１１が読み出されているので、
列アドレス「１１（２進数）」を入力するだけで、ビッ
ト線３の値がセレクトされ、１１番地の値を読み出すこ
とができる。
ると、列アドレスデコーダによりビット線１がセレクト
される。従って、外部にはメモリセル９の値が読み出さ
れる。このように、ＤＲＡＭアクセスは、行アドレス入
力と列アドレス入力が必要である。しかし、前回のＤＲ
ＡＭアクセスと同じワード線につながるメモリセルを再
び読み出す場合には列アドレスの入力だけでアクセスが
可能である。例えば、９番地の読み出しの後に１１番地
を読み出す場合には、すでに９番地の読み出しで、ビッ
ト線にはメモリセル８〜１１が読み出されているので、
列アドレス「１１（２進数）」を入力するだけで、ビッ
ト線３の値がセレクトされ、１１番地の値を読み出すこ
とができる。
【０００７】ただし、このような方法で読み出す場合に
は、（１）９番地のアクセス時から１１番地のアクセス
までワード線２が活性化されたままの状態を保持する仕
組み、あるいは、（２）９番地のアクセス時に読み出さ
れた４ビットの値をラッチしておき、１１番地のアクセ
スではワード線は活性化されずにラッチした値から１ビ
ットをセレクトするような仕組み、が必要である。
は、（１）９番地のアクセス時から１１番地のアクセス
までワード線２が活性化されたままの状態を保持する仕
組み、あるいは、（２）９番地のアクセス時に読み出さ
れた４ビットの値をラッチしておき、１１番地のアクセ
スではワード線は活性化されずにラッチした値から１ビ
ットをセレクトするような仕組み、が必要である。
【０００８】このような、列アドレスだけの入力で高速
にアクセスする方法をページモードと呼んでいる。この
ページモードのアクセスを行うためには、前回のＤＲＡ
Ｍアクセスの行アドレスと今回アクセスする行アドレス
が一致するかどうかをチェックする必要がある。一致し
ていれば（ここではページヒットと称する）ページモー
ドでのアクセスが可能である。一致していなければ（こ
こではページミスと称する）通常のアクセス（ここでは
ノーマルアクセスと称する）を行わなければならない。
にアクセスする方法をページモードと呼んでいる。この
ページモードのアクセスを行うためには、前回のＤＲＡ
Ｍアクセスの行アドレスと今回アクセスする行アドレス
が一致するかどうかをチェックする必要がある。一致し
ていれば（ここではページヒットと称する）ページモー
ドでのアクセスが可能である。一致していなければ（こ
こではページミスと称する）通常のアクセス（ここでは
ノーマルアクセスと称する）を行わなければならない。
【０００９】リフレッシュ制御 内蔵カウンタからの一定の間隔の要求でリフレッシュ制
御を行う。一方、ＤＲＡＭ搭載の集積回路では、バス制
御機能のテスト、ＤＲＡＭテストを行う必要があった。
御を行う。一方、ＤＲＡＭ搭載の集積回路では、バス制
御機能のテスト、ＤＲＡＭテストを行う必要があった。
【００１０】バス制御機能のテスト チップのバス制御機能のテストには、いろいろなバスア
クセス要求同士の競合、もしくはそれらとリフレッシュ
要求との競合があるような場合にも正しく動作すること
を確認するテストも含まれている。上記リフレッシュ要
求は、通常動作時は、一定間隔で要求が出るだけで十分
である。
クセス要求同士の競合、もしくはそれらとリフレッシュ
要求との競合があるような場合にも正しく動作すること
を確認するテストも含まれている。上記リフレッシュ要
求は、通常動作時は、一定間隔で要求が出るだけで十分
である。
【００１１】しかし、バス制御機能のテストでは、リフ
レッシュ要求に合わせてバスアクセス要求を発生させて
おり、また、反対にリフレッシュ要求を避けながらバス
アクセス要求同士の競合テストを作成する必要が出てく
る。一定間隔でしかリフレッシュ要求が出ないと、タイ
ミング合わせが困難になったり、リフレッシュ要求が出
るまで待たなければならないなど、テストプログラムの
開発期間やテストの実行時間が長くなる原因となる。
レッシュ要求に合わせてバスアクセス要求を発生させて
おり、また、反対にリフレッシュ要求を避けながらバス
アクセス要求同士の競合テストを作成する必要が出てく
る。一定間隔でしかリフレッシュ要求が出ないと、タイ
ミング合わせが困難になったり、リフレッシュ要求が出
るまで待たなければならないなど、テストプログラムの
開発期間やテストの実行時間が長くなる原因となる。
【００１２】ＤＲＡＭのテスト 図６はＤＲＡＭ１０３の一部の回路構成図を示すもの
で、ビット線Ｂとワード線Ｗ１〜Ｗ３にまたがってトラ
ンジスタＴ１〜Ｔ３が接続されており、各トランジスタ
Ｔ１〜Ｔ３にコンデンサＣ１〜Ｃ３が接続されている。
このＤＲＡＭ１０３のテストの中に「Ｒｅａｄ Ｄｉｓ
ｔｕｒｂテスト」と呼ばれるテスト項目がある。
で、ビット線Ｂとワード線Ｗ１〜Ｗ３にまたがってトラ
ンジスタＴ１〜Ｔ３が接続されており、各トランジスタ
Ｔ１〜Ｔ３にコンデンサＣ１〜Ｃ３が接続されている。
このＤＲＡＭ１０３のテストの中に「Ｒｅａｄ Ｄｉｓ
ｔｕｒｂテスト」と呼ばれるテスト項目がある。
【００１３】Ｒｅａｄ Ｄｉｓｔｕｒｂテストの目的 図６に太線で示すワード線Ｗ２が頻繁にアクセス（選
択）されると、隣接する非選択のワード線Ｗ１、Ｗ３に
ノイズが発生する。そうすると、アクセスされていない
にもかかわらず、隣接するワード線Ｗ１、Ｗ３に接続さ
れているメモリセルのトランジスタＴ１、Ｔ３が微妙に
ＯＮしてしまい、コンデンサＣ１、Ｃ３の充電電荷が放
電して、データが「１」から「０」に変わるような不良
が発生する可能性がある。このような不良を検出するた
めのテストが「Ｒｅａｄ Ｄｉｓｔｕｒｂテスト」であ
る。
択）されると、隣接する非選択のワード線Ｗ１、Ｗ３に
ノイズが発生する。そうすると、アクセスされていない
にもかかわらず、隣接するワード線Ｗ１、Ｗ３に接続さ
れているメモリセルのトランジスタＴ１、Ｔ３が微妙に
ＯＮしてしまい、コンデンサＣ１、Ｃ３の充電電荷が放
電して、データが「１」から「０」に変わるような不良
が発生する可能性がある。このような不良を検出するた
めのテストが「Ｒｅａｄ Ｄｉｓｔｕｒｂテスト」であ
る。
【００１４】このＲｅａｄ Ｄｉｓｔｕｒｂテストの実
施内容を図７について説明する。まず、図７（１）に示
すように、ＤＲＡＭの全ビットに初期値を書き込む。そ
して、図７（２）に示すようにＲＯＷアドレス＝０の全
ビットを一定時間の間、連続して繰り返し読み出す。つ
まり、ＲＯＷアドレス＝０のワード線を頻繁にアクセス
する状態を作り出した後、図７（３）に示すようにリフ
レッシュを行う。
施内容を図７について説明する。まず、図７（１）に示
すように、ＤＲＡＭの全ビットに初期値を書き込む。そ
して、図７（２）に示すようにＲＯＷアドレス＝０の全
ビットを一定時間の間、連続して繰り返し読み出す。つ
まり、ＲＯＷアドレス＝０のワード線を頻繁にアクセス
する状態を作り出した後、図７（３）に示すようにリフ
レッシュを行う。
【００１５】そして、図７（４）に示すように、ＲＯＷ
アドレスを順次＋１インクリメントしてＲＯＷアドレス
＝０〜ＲＯＷアドレス＝３について上記（２）〜（３）
の動作をＲＯＷアドレスが最大になるまで繰り返す。し
かる後、図７（５）において、ＤＲＡＭの全ビットの値
を読み出して図７（１）で設定された初期値と一致する
かをチェックする。次いで、図７（６）に示すように、
ＤＲＡＭの全ビットの初期値を反転させて上記図７
（２）〜（５）の動作を同様に行う。
アドレスを順次＋１インクリメントしてＲＯＷアドレス
＝０〜ＲＯＷアドレス＝３について上記（２）〜（３）
の動作をＲＯＷアドレスが最大になるまで繰り返す。し
かる後、図７（５）において、ＤＲＡＭの全ビットの値
を読み出して図７（１）で設定された初期値と一致する
かをチェックする。次いで、図７（６）に示すように、
ＤＲＡＭの全ビットの初期値を反転させて上記図７
（２）〜（５）の動作を同様に行う。
【００１６】上記Ｒｅａｄ Ｄｉｓｔｕｒｂテストで必
要となるオペレーション 上記図７（２）の動作は、同じワード線に対して活性
化、非活性化の繰り返しを連続させる必要がある（＝ワ
ード線の電位の上げ下げを行う必要がある）。ところ
が、ページモードをサポートしたＤＲＡＭでは、前回の
アクセスと同じワード線となる（＝ＲＯＷアドレスとな
る）アクセスはページヒットとなり、ワード線は活性化
したままか、あるいは活性化されないままとなってい
る。
要となるオペレーション 上記図７（２）の動作は、同じワード線に対して活性
化、非活性化の繰り返しを連続させる必要がある（＝ワ
ード線の電位の上げ下げを行う必要がある）。ところ
が、ページモードをサポートしたＤＲＡＭでは、前回の
アクセスと同じワード線となる（＝ＲＯＷアドレスとな
る）アクセスはページヒットとなり、ワード線は活性化
したままか、あるいは活性化されないままとなってい
る。
【００１７】また、図７（２）の動作は、リフレッシュ
しなくても値を保持できる最大の時間をかけて行う必要
があり、当然その間リフレッシュを入れることはできな
いため、任意のタイミングでリフレッシュを実行する機
能が必要となる。
しなくても値を保持できる最大の時間をかけて行う必要
があり、当然その間リフレッシュを入れることはできな
いため、任意のタイミングでリフレッシュを実行する機
能が必要となる。
【００１８】このテスト時、ＤＲＡＭ１０３のインタフ
ェース端子１０３ａ〜１０３ｃを、バスコントローラ１
０４から切り離して外部端子１０６ａ〜１０６ｃに接続
し、バスコントローラ１０４の代わりにチップ外部から
自由にＤＲＡＭ１０３を制御できるようにし、メモリテ
スタを使用して上記オペレーションを実施する。このこ
とをメモリテストモードという。
ェース端子１０３ａ〜１０３ｃを、バスコントローラ１
０４から切り離して外部端子１０６ａ〜１０６ｃに接続
し、バスコントローラ１０４の代わりにチップ外部から
自由にＤＲＡＭ１０３を制御できるようにし、メモリテ
スタを使用して上記オペレーションを実施する。このこ
とをメモリテストモードという。
【００１９】一方、集積回路（以下、ＬＳＩと称する）
のテストの中には、「バーンイン」や「ファイナルテス
ト」と呼ばれる工程がある。「バーンイン」は、ＬＳＩ
を高温、高電圧下で動作させることによって初期不良の
発生を加速させ、初期故障品の出荷を防ぐためのテスト
である。この「バーンイン」工程の後で行われるのが
「ファイナルテスト」であり、テスタを使用して出荷品
の最終テストを行う。
のテストの中には、「バーンイン」や「ファイナルテス
ト」と呼ばれる工程がある。「バーンイン」は、ＬＳＩ
を高温、高電圧下で動作させることによって初期不良の
発生を加速させ、初期故障品の出荷を防ぐためのテスト
である。この「バーンイン」工程の後で行われるのが
「ファイナルテスト」であり、テスタを使用して出荷品
の最終テストを行う。
【００２０】上記バーンインテストに使われる装置は、
タイミング精度が低いことや与えることのできるテスト
パターンの数が非常に少ないなどの制限があり、テスト
できる項目が限られるが、一度に多くのＬＳＩを測定で
き、装置の価格も安いため、テストコストが低い。これ
に対し、ファイナルテストで使用されるテスタは、高精
度でいろいろな条件のテストができるが、一度に測定で
きるＬＳＩの数が少なく、価格も高いためテストコスト
が高くなる。
タイミング精度が低いことや与えることのできるテスト
パターンの数が非常に少ないなどの制限があり、テスト
できる項目が限られるが、一度に多くのＬＳＩを測定で
き、装置の価格も安いため、テストコストが低い。これ
に対し、ファイナルテストで使用されるテスタは、高精
度でいろいろな条件のテストができるが、一度に測定で
きるＬＳＩの数が少なく、価格も高いためテストコスト
が高くなる。
【００２１】上記Ｒｅａｄ Ｄｉｓｔｕｒｂテストは、
図７（２）の１ワード線分の動作に「リフレッシュしな
くても値を保持できる最大時間」必要である。この時間
はＤＲＡＭアクセス時間に比べてはるかに長いため、
「Ｒｅａｄ Ｄｉｓｔｕｒｂテスト」は他のＤＲＡＭテ
ストと比較して長くなり、テストコストを引き上げる原
因となっている。現在、このＲｅａｄ Ｄｉｓｔｕｒｂ
テストは、ファイナルテスト工程で実施されているがバ
ーンインテスト工程で実施することによって、テストコ
ストを下げることが可能となる。
図７（２）の１ワード線分の動作に「リフレッシュしな
くても値を保持できる最大時間」必要である。この時間
はＤＲＡＭアクセス時間に比べてはるかに長いため、
「Ｒｅａｄ Ｄｉｓｔｕｒｂテスト」は他のＤＲＡＭテ
ストと比較して長くなり、テストコストを引き上げる原
因となっている。現在、このＲｅａｄ Ｄｉｓｔｕｒｂ
テストは、ファイナルテスト工程で実施されているがバ
ーンインテスト工程で実施することによって、テストコ
ストを下げることが可能となる。
【００２２】しかし、バーンインテストに使われる装置
では、外部入力端子に与えるパターン数が非常に少ない
ため、テストプログラムに制約が生じる。すなわち、プ
ログラムをチップ内部にダウンロードした後リセットす
れば、あとは外部端子からパターンを入力しなくてもＣ
ＰＵが命令を実行してチップ上で勝手に走っているよう
なテストプログラムにする必要がある。
では、外部入力端子に与えるパターン数が非常に少ない
ため、テストプログラムに制約が生じる。すなわち、プ
ログラムをチップ内部にダウンロードした後リセットす
れば、あとは外部端子からパターンを入力しなくてもＣ
ＰＵが命令を実行してチップ上で勝手に走っているよう
なテストプログラムにする必要がある。
【００２３】Ｒｅａｄ Ｄｉｓｔｕｒｂテストの場合に
は上述したように、通常動作とは異なるオペレーション
が必要となるため、前記メモリテストモードで外部端子
からパターンを入力しなければならない。ＣＰＵの実行
だけでテストすることができないため、バーンイン工程
でのテストができない。
は上述したように、通常動作とは異なるオペレーション
が必要となるため、前記メモリテストモードで外部端子
からパターンを入力しなければならない。ＣＰＵの実行
だけでテストすることができないため、バーンイン工程
でのテストができない。
【００２４】
【発明が解決しようとする課題】従来のＤＲＡＭ搭載の
集積回路は以上のように構成されているので、リフレッ
シュ要求を任意に制御することができないとともに、ペ
ージモードを抑制することもできなかった。このため、
テストプログラムの作成が面倒で、テストに時間を要す
るという課題があった。
集積回路は以上のように構成されているので、リフレッ
シュ要求を任意に制御することができないとともに、ペ
ージモードを抑制することもできなかった。このため、
テストプログラムの作成が面倒で、テストに時間を要す
るという課題があった。
【００２５】また、メモリテストモードで外部端子から
パターンを入力しなければならないため、テストコスト
の安価なバーンイン工程でＲｅａｄ Ｄｉｓｔｕｒｂテ
ストを行うことができないという課題があった。
パターンを入力しなければならないため、テストコスト
の安価なバーンイン工程でＲｅａｄ Ｄｉｓｔｕｒｂテ
ストを行うことができないという課題があった。
【００２６】この発明は上記の課題を解決するためにな
されたもので、テストプログラムの作成が容易で、ＤＲ
ＡＭのテストコストを下げることを可能としたＤＲＡＭ
搭載の集積回路を得ることを目的とする。
されたもので、テストプログラムの作成が容易で、ＤＲ
ＡＭのテストコストを下げることを可能としたＤＲＡＭ
搭載の集積回路を得ることを目的とする。
【００２７】
【課題を解決するための手段】この発明に係るＤＲＡＭ
搭載の集積回路は、内部バスを通じて相互に接続された
ＣＰＵとＤＲＡＭとともに同一チップ上に集積されたバ
スコントローラに、リフレッシュ要求間隔を任意に変更
設定可能な強制リフレッシュ要求手段と、前記リフレッ
シュ要求を強制的に抑止するリフレッシュ要求抑止手段
とを有するリフレッシュ制御手段を備えたものである。
搭載の集積回路は、内部バスを通じて相互に接続された
ＣＰＵとＤＲＡＭとともに同一チップ上に集積されたバ
スコントローラに、リフレッシュ要求間隔を任意に変更
設定可能な強制リフレッシュ要求手段と、前記リフレッ
シュ要求を強制的に抑止するリフレッシュ要求抑止手段
とを有するリフレッシュ制御手段を備えたものである。
【００２８】この発明に係るＤＲＡＭ搭載の集積回路の
リフレッシュ制御手段は、ＣＰＵが実行する命令でアク
セスでき、該ＣＰＵによって書き込まれた値からカウン
トを始めるリフレッシュカウンタからの出力で一定間隔
とは異なるタイミングでリフレッシュ要求を出力する強
制リフレッシュ要求手段と、上記ＣＰＵが実行する命令
でアクセスできるレジスタからの出力でリフレッシュ要
求を抑止するリフレッシュ要求抑止手段とを備えている
ものである。
リフレッシュ制御手段は、ＣＰＵが実行する命令でアク
セスでき、該ＣＰＵによって書き込まれた値からカウン
トを始めるリフレッシュカウンタからの出力で一定間隔
とは異なるタイミングでリフレッシュ要求を出力する強
制リフレッシュ要求手段と、上記ＣＰＵが実行する命令
でアクセスできるレジスタからの出力でリフレッシュ要
求を抑止するリフレッシュ要求抑止手段とを備えている
ものである。
【００２９】この発明に係るＤＲＡＭ搭載の集積回路の
リフレッシュ制御手段は、ＣＰＵが実行する命令でアク
セスできるレジスタからの出力で一定間隔とは異なるタ
イミングでリフレッシュ要求を出力する強制リフレッシ
ュ要求手段と、ＣＰＵが実行する命令でアクセスできる
レジスタからの出力でリフレッシュ要求を抑止するリフ
レッシュ要求抑止手段とを備えたものである。
リフレッシュ制御手段は、ＣＰＵが実行する命令でアク
セスできるレジスタからの出力で一定間隔とは異なるタ
イミングでリフレッシュ要求を出力する強制リフレッシ
ュ要求手段と、ＣＰＵが実行する命令でアクセスできる
レジスタからの出力でリフレッシュ要求を抑止するリフ
レッシュ要求抑止手段とを備えたものである。
【００３０】この発明に係るＤＲＡＭ搭載の集積回路の
リフレッシュ制御手段は、ＣＰＵが実行する命令でアク
セスでき、該ＣＰＵによって書き込まれた値からカウン
トを始めるリフレッシュカウンタからの出力で一定間隔
とは異なるタイミングでリフレッシュ要求を出力する強
制リフレッシュ要求手段と、外部端子から制御できるリ
フレッシュ要求抑止手段とを備えたものである。
リフレッシュ制御手段は、ＣＰＵが実行する命令でアク
セスでき、該ＣＰＵによって書き込まれた値からカウン
トを始めるリフレッシュカウンタからの出力で一定間隔
とは異なるタイミングでリフレッシュ要求を出力する強
制リフレッシュ要求手段と、外部端子から制御できるリ
フレッシュ要求抑止手段とを備えたものである。
【００３１】この発明に係るＤＲＡＭ搭載の集積回路の
リフレッシュ制御手段は、ＣＰＵが実行する命令でアク
セスできるレジスタからの出力で一定間隔とは異なるタ
イミングでリフレッシュ要求を出力する強制リフレッシ
ュ要求手段と、外部端子から制御できるリフレッシュ要
求抑止手段とを備えたものである。
リフレッシュ制御手段は、ＣＰＵが実行する命令でアク
セスできるレジスタからの出力で一定間隔とは異なるタ
イミングでリフレッシュ要求を出力する強制リフレッシ
ュ要求手段と、外部端子から制御できるリフレッシュ要
求抑止手段とを備えたものである。
【００３２】この発明に係るＤＲＡＭ搭載の集積回路
は、内部バスを通じて相互に接続されたＣＰＵとＤＲＡ
Ｍおよびバスコントローラが同一チップ上に集積された
ＤＲＡＭ搭載の集積回路において、前記バスコントロー
ラに、リフレッシュ要求間隔を任意に変更設定可能な強
制リフレッシュ要求手段と、前記リフレッシュ要求を強
制的に抑止するリフレッシュ要求抑止手段と、ページモ
ード抑止手段とを備えたものである。
は、内部バスを通じて相互に接続されたＣＰＵとＤＲＡ
Ｍおよびバスコントローラが同一チップ上に集積された
ＤＲＡＭ搭載の集積回路において、前記バスコントロー
ラに、リフレッシュ要求間隔を任意に変更設定可能な強
制リフレッシュ要求手段と、前記リフレッシュ要求を強
制的に抑止するリフレッシュ要求抑止手段と、ページモ
ード抑止手段とを備えたものである。
【００３３】この発明に係るＤＲＡＭ搭載の集積回路の
ページモード抑止手段は、ＣＰＵが実行する命令でアク
セスできるページモード抑止レジスタからの出力でペー
ジモードアクセスを抑止するページモード抑止手段を備
えたものである。
ページモード抑止手段は、ＣＰＵが実行する命令でアク
セスできるページモード抑止レジスタからの出力でペー
ジモードアクセスを抑止するページモード抑止手段を備
えたものである。
【００３４】この発明に係るＤＲＡＭ搭載の集積回路の
ページモード抑止手段は、外部端子から制御できるペー
ジモード抑止手段を備えたものである。
ページモード抑止手段は、外部端子から制御できるペー
ジモード抑止手段を備えたものである。
【００３５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＤ
ＲＡＭ搭載の集積回路の構成図を示すもので、１はチッ
プ、２はチップ１に搭載したＣＰＵであり、レジスタを
数本備えており、ロード命令（メモリ上のデータをリー
ドしてきてレジスタに格納する命令）、ストア命令（レ
ジスタの値をメモリにストアする命令）、転送命令（レ
ジスタ−レジスタ間の転送を行う命令および即値をレジ
スタに格納する命令）、加算命令（レジスタ−レジスタ
間の加算を行う命令）、分岐命令（無条件分岐命令と条
件分岐命令）等の基本命令を実行するとともに、バスコ
ントローラ５を介してＤＲＡＭ３，ＲＯＭ４、バスコン
トローラ５内の制御レジスタ、チップ外へのアクセスが
可能である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＤ
ＲＡＭ搭載の集積回路の構成図を示すもので、１はチッ
プ、２はチップ１に搭載したＣＰＵであり、レジスタを
数本備えており、ロード命令（メモリ上のデータをリー
ドしてきてレジスタに格納する命令）、ストア命令（レ
ジスタの値をメモリにストアする命令）、転送命令（レ
ジスタ−レジスタ間の転送を行う命令および即値をレジ
スタに格納する命令）、加算命令（レジスタ−レジスタ
間の加算を行う命令）、分岐命令（無条件分岐命令と条
件分岐命令）等の基本命令を実行するとともに、バスコ
ントローラ５を介してＤＲＡＭ３，ＲＯＭ４、バスコン
トローラ５内の制御レジスタ、チップ外へのアクセスが
可能である。
【００３６】３はチップ１に搭載したＤＲＡＭであり、
ページモードをサポートしている。バスコントローラ５
からのリフレッシュ要求信号が「１」になるとＤＲＡＭ
のリフレッシュを行う。
ページモードをサポートしている。バスコントローラ５
からのリフレッシュ要求信号が「１」になるとＤＲＡＭ
のリフレッシュを行う。
【００３７】４はチップ１に搭載したＲＯＭ、５はチッ
プ１に搭載したバスコントローラであり、このバスコン
トローラ５はチップ内／外ともにすべてのバスアクセス
制御、ＤＲＡＭ３に対するリフレッシュ要求、ＤＲＡＭ
３のアクセス制御、ページヒット／ミス判定等を行う。
６はＣＰＵ２、ＤＲＡＭ３、ＲＯＭ４、バスコントロー
ラ５を相互に接続する内部データバスである。
プ１に搭載したバスコントローラであり、このバスコン
トローラ５はチップ内／外ともにすべてのバスアクセス
制御、ＤＲＡＭ３に対するリフレッシュ要求、ＤＲＡＭ
３のアクセス制御、ページヒット／ミス判定等を行う。
６はＣＰＵ２、ＤＲＡＭ３、ＲＯＭ４、バスコントロー
ラ５を相互に接続する内部データバスである。
【００３８】図２は上記バスコントローラ５の構成を示
すブロック図である。図２において、７はリフレッシュ
制御手段、１３はページモード抑止手段である。リフレ
ッシュ制御手段７はＣＰＵ２が実行する命令でアクセス
できるリフレッシュカウンタ８、このリフレッシュカウ
ンタ８の各出力を論理するＮＯＲゲート９、ＣＰＵ２が
実行する命令でアクセスできるリフレッシュ要求抑止レ
ジスタ１０、インバータ１１、ＮＯＲゲート９とインバ
ータ１１の出力を論理するＡＮＤゲート１２とを有す
る。ここで、上記リフレッシュカウンタ８とＮＯＲゲー
ト９は強制リフレッシュ要求手段を構成し、また、上記
リフレッシュ要求抑止レジスタ１０、インバータ１１は
リフレッシュ要求抑止手段を構成している。
すブロック図である。図２において、７はリフレッシュ
制御手段、１３はページモード抑止手段である。リフレ
ッシュ制御手段７はＣＰＵ２が実行する命令でアクセス
できるリフレッシュカウンタ８、このリフレッシュカウ
ンタ８の各出力を論理するＮＯＲゲート９、ＣＰＵ２が
実行する命令でアクセスできるリフレッシュ要求抑止レ
ジスタ１０、インバータ１１、ＮＯＲゲート９とインバ
ータ１１の出力を論理するＡＮＤゲート１２とを有す
る。ここで、上記リフレッシュカウンタ８とＮＯＲゲー
ト９は強制リフレッシュ要求手段を構成し、また、上記
リフレッシュ要求抑止レジスタ１０、インバータ１１は
リフレッシュ要求抑止手段を構成している。
【００３９】また、上記ページモード抑止手段１３は、
ＣＰＵ２が実行する命令でアクセスできるページモード
抑止レジスタ１５、インバータ１６、アドレス信号を入
力するページヒット検出回路１４の出力とインバータ１
６の出力を論理するＡＮＤゲート１７とを有し、このＡ
ＮＤゲート１７からのページモード要求信号はＤＲＡＭ
アクセス制御回路１８に入力する。ここで、上記インバ
ータ１６とＡＮＤゲート１７はページモード抑止手段を
構成している。
ＣＰＵ２が実行する命令でアクセスできるページモード
抑止レジスタ１５、インバータ１６、アドレス信号を入
力するページヒット検出回路１４の出力とインバータ１
６の出力を論理するＡＮＤゲート１７とを有し、このＡ
ＮＤゲート１７からのページモード要求信号はＤＲＡＭ
アクセス制御回路１８に入力する。ここで、上記インバ
ータ１６とＡＮＤゲート１７はページモード抑止手段を
構成している。
【００４０】次に動作について説明する。 リフレッシュ制御 ＤＲＡＭ３は、データを保持し続けるためには一定期間
内にリフレッシュを行う必要がある。バスコントローラ
５はカウンタを備えており、一定間隔でＤＲＡＭ３に対
してリフレッシュ要求を出している。通常動作では、リ
フレッシュカウンタ８の値がカウントダウンされてオー
ルゼロになるたびにリフレッシュ要求が出る。テスト時
には、リフレッシュ要求抑止レジスタ１０の入力を
「１」にしてリフレッシュ要求を止めたり、リフレッシ
ュカウンタ８のセット値を変えて任意のタイミングでリ
フレッシュ要求を出すことができる。
内にリフレッシュを行う必要がある。バスコントローラ
５はカウンタを備えており、一定間隔でＤＲＡＭ３に対
してリフレッシュ要求を出している。通常動作では、リ
フレッシュカウンタ８の値がカウントダウンされてオー
ルゼロになるたびにリフレッシュ要求が出る。テスト時
には、リフレッシュ要求抑止レジスタ１０の入力を
「１」にしてリフレッシュ要求を止めたり、リフレッシ
ュカウンタ８のセット値を変えて任意のタイミングでリ
フレッシュ要求を出すことができる。
【００４１】以下に、リフレッシュ制御に関連するリソ
ースとその動作を説明する。まず、リフレッシュカウン
タ８は、リセット時にカウンタ値がオール「１」に初期
化される。リフレッシュカウンタ８の値は１クロックご
とに「−１」ずつカウントダウンされる。リフレッシュ
カウンタ８の値がオール「０」になると、オール０検出
信号が「１」になる。値がオール「０」になったリフレ
ッシュカウンタ８は、次のクロックでオール「１」とな
る。
ースとその動作を説明する。まず、リフレッシュカウン
タ８は、リセット時にカウンタ値がオール「１」に初期
化される。リフレッシュカウンタ８の値は１クロックご
とに「−１」ずつカウントダウンされる。リフレッシュ
カウンタ８の値がオール「０」になると、オール０検出
信号が「１」になる。値がオール「０」になったリフレ
ッシュカウンタ８は、次のクロックでオール「１」とな
る。
【００４２】リフレッシュカウンタ８はストア命令で書
き込みが可能であるから、ＣＰＵ２がストア命令を実行
してリフレッシュカウンタ８に任意の値をセットする
と、そのセット値からカウントダウンがはじまる。
き込みが可能であるから、ＣＰＵ２がストア命令を実行
してリフレッシュカウンタ８に任意の値をセットする
と、そのセット値からカウントダウンがはじまる。
【００４３】リフレッシュ要求抑止レジスタ１０は、リ
セット時「０」に初期化される。このリフレッシュ要求
抑止レジスタ１０のセット値が「０」の場合は、オール
「０」検出信号値がそのままリフレッシュ要求として出
力される。リフレッシュ要求抑止レジスタ１０のセット
値が「１」の場合は、オール「０」検出信号の値にかか
わらずリフレッシュ要求は出ない。
セット時「０」に初期化される。このリフレッシュ要求
抑止レジスタ１０のセット値が「０」の場合は、オール
「０」検出信号値がそのままリフレッシュ要求として出
力される。リフレッシュ要求抑止レジスタ１０のセット
値が「１」の場合は、オール「０」検出信号の値にかか
わらずリフレッシュ要求は出ない。
【００４４】ＤＲＡＭアクセス制御 ＣＰＵ２からアクセス要求とアドレスをもらいＤＲＡＭ
アクセスを行う。まず、ページヒット検出回路１４にお
いて、ページモードでアクセスできるかどうかを判定
し、その結果に対応してＤＲＡＭアクセス制御回路１８
でＤＲＡＭアクセス制御信号を生成する。テスト時に
は、ページモード抑止レジスタ１５のセット値を「１」
にして、常にページミスでのアクセスにすることが可能
である。
アクセスを行う。まず、ページヒット検出回路１４にお
いて、ページモードでアクセスできるかどうかを判定
し、その結果に対応してＤＲＡＭアクセス制御回路１８
でＤＲＡＭアクセス制御信号を生成する。テスト時に
は、ページモード抑止レジスタ１５のセット値を「１」
にして、常にページミスでのアクセスにすることが可能
である。
【００４５】次に、ＤＲＡＭアクセス制御に関連するリ
ソースとその動作を説明する。ページヒット検出回路１
４は前回アクセスしたＲＯＷアドレスを保持しており、
今回アクセスのＲＯＷアドレスと比較する。一致したら
ページヒット信号を「１」にする。不一致ならページヒ
ット信号を「０」にする。リセット、リフレッシュの次
のアクセスについては、ページヒット信号を「０」にす
る。
ソースとその動作を説明する。ページヒット検出回路１
４は前回アクセスしたＲＯＷアドレスを保持しており、
今回アクセスのＲＯＷアドレスと比較する。一致したら
ページヒット信号を「１」にする。不一致ならページヒ
ット信号を「０」にする。リセット、リフレッシュの次
のアクセスについては、ページヒット信号を「０」にす
る。
【００４６】ＤＲＡＭアクセス制御回路１８はＣＰＵ２
からのアクセス要求に応じて、ＤＲＡＭ３に対するアク
セス制御信号を生成する。アクセス要求時に、ページモ
ード要求信号が「１」の場合にはページモードアクセス
を行う。アクセス要求時に、ページモード要求信号が
「０」の場合にはノーマルアクセスを行う。
からのアクセス要求に応じて、ＤＲＡＭ３に対するアク
セス制御信号を生成する。アクセス要求時に、ページモ
ード要求信号が「１」の場合にはページモードアクセス
を行う。アクセス要求時に、ページモード要求信号が
「０」の場合にはノーマルアクセスを行う。
【００４７】ページモード抑止レジスタ１５は、ストア
命令を使用してＣＰＵ２からの書き込みが可能であり、
リセット時「０」に初期化される。ページモード抑止レ
ジスタ値が「０」の場合は、ページヒット信号の値がそ
のままページモード要求としてＤＲＡＭアクセス制御回
路１８に入力される。ページモード抑止レジスタ値が
「１」の場合は、ページヒット信号の値に関係なくペー
ジモード要求は「０」となる。
命令を使用してＣＰＵ２からの書き込みが可能であり、
リセット時「０」に初期化される。ページモード抑止レ
ジスタ値が「０」の場合は、ページヒット信号の値がそ
のままページモード要求としてＤＲＡＭアクセス制御回
路１８に入力される。ページモード抑止レジスタ値が
「１」の場合は、ページヒット信号の値に関係なくペー
ジモード要求は「０」となる。
【００４８】以上のように、この実施の形態１によれ
ば、リフレッシュ要求間隔を任意に変更設定することが
できるとともに、そのリフレッシュ要求を抑止すること
ができることにより、バスアクセス要求とリフレッシュ
要求の競合条件も作りやすくなり、バス制御のテストプ
ログラムの開発が容易となるとともにテスト時間を短か
くすることができる効果が得られる。また、ページモー
ド抑止を可能としたことにより、テストコストの安価な
バーンイン工程でＲｅａｄ Ｄｉｓｔｕｒｂテストを行
うことができるようになり、より低コストのテスト工程
でのテストが可能となり、チップのテストコストを削減
することができる効果が得られる。
ば、リフレッシュ要求間隔を任意に変更設定することが
できるとともに、そのリフレッシュ要求を抑止すること
ができることにより、バスアクセス要求とリフレッシュ
要求の競合条件も作りやすくなり、バス制御のテストプ
ログラムの開発が容易となるとともにテスト時間を短か
くすることができる効果が得られる。また、ページモー
ド抑止を可能としたことにより、テストコストの安価な
バーンイン工程でＲｅａｄ Ｄｉｓｔｕｒｂテストを行
うことができるようになり、より低コストのテスト工程
でのテストが可能となり、チップのテストコストを削減
することができる効果が得られる。
【００４９】実施の形態２．図３は本発明の実施の形態
２におけるバスコントローラ５の構成を示すブロック図
である。図３において、１９は内部データバス６に接続
し、ＣＰＵ２が実行する命令でアクセスできる強制リフ
レッシュ要求手段としての強制リフレッシュ要求レジス
タ、２０はＡＮＤゲート１２の出力と強制リフレッシュ
要求レジスタ１９の出力を入力するＯＲゲート、２１、
２２はインバータ１１、１６をそれぞれ外部より制御す
るための外部端子である。他の構成は図２に示す前記実
施の形態１と同じであるから、同一部分には同一符号を
付して重複説明を省略する。
２におけるバスコントローラ５の構成を示すブロック図
である。図３において、１９は内部データバス６に接続
し、ＣＰＵ２が実行する命令でアクセスできる強制リフ
レッシュ要求手段としての強制リフレッシュ要求レジス
タ、２０はＡＮＤゲート１２の出力と強制リフレッシュ
要求レジスタ１９の出力を入力するＯＲゲート、２１、
２２はインバータ１１、１６をそれぞれ外部より制御す
るための外部端子である。他の構成は図２に示す前記実
施の形態１と同じであるから、同一部分には同一符号を
付して重複説明を省略する。
【００５０】次に動作について説明する。外部端子２１
に供給したリフレッシュ要求抑止信号でリフレッシュ要
求抑止手段を構成するインバータ１１を制御し、リフレ
ッシュ要求を抑止する。また、外部端子２２に供給した
ページモード抑止信号でページモード抑止手段を構成す
るインバータ１６を制御し、ページモードを抑止する。
この構成の場合、リフレッシュカウンタ８は内部データ
バス６に接続しない（ストア命令でアクセスできな
い）。
に供給したリフレッシュ要求抑止信号でリフレッシュ要
求抑止手段を構成するインバータ１１を制御し、リフレ
ッシュ要求を抑止する。また、外部端子２２に供給した
ページモード抑止信号でページモード抑止手段を構成す
るインバータ１６を制御し、ページモードを抑止する。
この構成の場合、リフレッシュカウンタ８は内部データ
バス６に接続しない（ストア命令でアクセスできな
い）。
【００５１】一方、強制リフレッシュ要求レジスタ（１
ビット）１９は、リセット時「０」に初期化される。強
制リフレッシュ要求レジスタ値が「０」の場合は、オー
ルゼロ検出信号値がそのままリフレッシュ要求として出
力される。強制リフレッシュ要求レジスタ値が「１」の
場合は、オールゼロ検出信号の値にかかわらずリフレッ
シュ要求を「１」にする。つまり、任意のタイミングで
リフレッシュ要求を発生させることができる。
ビット）１９は、リセット時「０」に初期化される。強
制リフレッシュ要求レジスタ値が「０」の場合は、オー
ルゼロ検出信号値がそのままリフレッシュ要求として出
力される。強制リフレッシュ要求レジスタ値が「１」の
場合は、オールゼロ検出信号の値にかかわらずリフレッ
シュ要求を「１」にする。つまり、任意のタイミングで
リフレッシュ要求を発生させることができる。
【００５２】以上のように、この実施の形態２によれ
ば、外部端子を設けたことにより、この外部端子に接続
した装置によって、リフレッシュ要求間隔を任意に変更
設定することができるとともに、そのリフレッシュ要求
を抑止し、ページモードを抑止することができる効果が
得られる。
ば、外部端子を設けたことにより、この外部端子に接続
した装置によって、リフレッシュ要求間隔を任意に変更
設定することができるとともに、そのリフレッシュ要求
を抑止し、ページモードを抑止することができる効果が
得られる。
【００５３】実施の形態３．図２において、リフレッシ
ュ要求抑止レジスタ１０の代わりに、図３に示すよう
に、外部端子２１からリフレッシュ要求抑止信号の供給
を受けるリフレッシュ要求抑止手段を構成するインバー
タ１１を設ける、あるいは図３において、外部からリフ
レッシュ要求抑止信号を供給する外部端子２１の代わり
に、図２に示すように、ＣＰＵが実行する命令でアクセ
スできるリフレッシュ要求抑止レジスタ１０を構成要素
とするリフレッシュ要求抑止手段を設けるように構成し
ても、前記実施の形態１、２と同様の作用効果が得られ
る。
ュ要求抑止レジスタ１０の代わりに、図３に示すよう
に、外部端子２１からリフレッシュ要求抑止信号の供給
を受けるリフレッシュ要求抑止手段を構成するインバー
タ１１を設ける、あるいは図３において、外部からリフ
レッシュ要求抑止信号を供給する外部端子２１の代わり
に、図２に示すように、ＣＰＵが実行する命令でアクセ
スできるリフレッシュ要求抑止レジスタ１０を構成要素
とするリフレッシュ要求抑止手段を設けるように構成し
ても、前記実施の形態１、２と同様の作用効果が得られ
る。
【００５４】
【発明の効果】以上のように、この発明によれば、リフ
レッシュ制御手段に、リフレッシュ要求抑止手段と任意
のタイミングでリフレッシュ要求を発生させる強制リフ
レッシュ要求手段を有する構成としたので、不要なリフ
レッシュ要求は止めておくことが可能となり、バスアク
セス要求とリフレッシュ要求の競合条件も作りやすくな
り、バス制御のテストプログラムの開発が容易となると
ともにテスト時間を短かくすることができる効果があ
る。
レッシュ制御手段に、リフレッシュ要求抑止手段と任意
のタイミングでリフレッシュ要求を発生させる強制リフ
レッシュ要求手段を有する構成としたので、不要なリフ
レッシュ要求は止めておくことが可能となり、バスアク
セス要求とリフレッシュ要求の競合条件も作りやすくな
り、バス制御のテストプログラムの開発が容易となると
ともにテスト時間を短かくすることができる効果があ
る。
【００５５】この発明によれば、上記リフレッシュ制御
手段とページモード抑止手段とを有する構成としたの
で、ＤＲＡＭを、ＣＰＵを使用してテストすることが可
能となる。この結果、テストコストの安価なバーンイン
工程でＲｅａｄ Ｄｉｓｔｕｒｂテストを行うことがで
きるようになり、より低コストのテスト工程でのテスト
が可能となり、チップのテストコストを削減することが
できる等の効果がある。
手段とページモード抑止手段とを有する構成としたの
で、ＤＲＡＭを、ＣＰＵを使用してテストすることが可
能となる。この結果、テストコストの安価なバーンイン
工程でＲｅａｄ Ｄｉｓｔｕｒｂテストを行うことがで
きるようになり、より低コストのテスト工程でのテスト
が可能となり、チップのテストコストを削減することが
できる等の効果がある。
【図１】 この発明の実施の形態１によるＤＲＡＭ搭載
の集積回路の構成図である。
の集積回路の構成図である。
【図２】 実施の形態１におけるバスコントローラの構
成を示すブロック図である。
成を示すブロック図である。
【図３】 実施の形態２におけるバスコントローラの構
成を示すブロック図である。
成を示すブロック図である。
【図４】 従来のＤＲＡＭ搭載の集積回路の構成図であ
る。
る。
【図５】 ＤＲＡＭの構成を単純化したモデル図であ
る。
る。
【図６】 ＤＲＡＭの一部の回路構成図である。
【図７】 ＤＲＡＭのＲｅａｄ Ｄｉｓｔｕｒｂテスト
のシーケンス図である。
のシーケンス図である。
２ ＣＰＵ、３ ＤＲＡＭ、５ バスコントローラ、７
リフレッシュ制御手段、８ リフレッシュカウンタ
（強制リフレッシュ要求手段）、９ ＮＯＲゲート（強
制リフレッシュ要求手段）、１０ リフレッシュ要求抑
止レジスタ（リフレッシュ要求抑止手段）、１１ イン
バータ（リフレッシュ要求抑止手段）、１３ ページモ
ード抑止手段、１５ ページモード抑止レジスタ、１６
インバータ（ページモード抑止手段）、１７ ＡＮＤ
ゲート（ページモード抑止手段）、１９ 強制リフレッ
シュ要求レジスタ（強制リフレッシュ要求手段）、２
１，２２ 外部端子。
リフレッシュ制御手段、８ リフレッシュカウンタ
（強制リフレッシュ要求手段）、９ ＮＯＲゲート（強
制リフレッシュ要求手段）、１０ リフレッシュ要求抑
止レジスタ（リフレッシュ要求抑止手段）、１１ イン
バータ（リフレッシュ要求抑止手段）、１３ ページモ
ード抑止手段、１５ ページモード抑止レジスタ、１６
インバータ（ページモード抑止手段）、１７ ＡＮＤ
ゲート（ページモード抑止手段）、１９ 強制リフレッ
シュ要求レジスタ（強制リフレッシュ要求手段）、２
１，２２ 外部端子。
Claims (8)
- 【請求項１】 内部バスを通じて相互に接続されたＣＰ
ＵとＤＲＡＭおよびバスコントローラが同一チップ上に
集積されたＤＲＡＭ搭載の集積回路において、前記バス
コントローラに、リフレッシュ要求間隔を任意に変更設
定可能な強制リフレッシュ要求手段と、前記リフレッシ
ュ要求を強制的に抑止するリフレッシュ要求抑止手段と
を有するリフレッシュ制御手段を備えたＤＲＡＭ搭載の
集積回路。 - 【請求項２】 リフレッシュ制御手段は、ＣＰＵが実行
する命令でアクセスでき、該ＣＰＵによって書き込まれ
た値からカウントを始めるリフレッシュカウンタからの
出力で一定間隔とは異なるタイミングでリフレッシュ要
求を出力する強制リフレッシュ要求手段と、ＣＰＵが実
行する命令でアクセスできるレジスタからの出力でリフ
レッシュ要求を抑止するリフレッシュ要求抑止手段とを
備えていることを特徴とする請求項１記載のＤＲＡＭ搭
載の集積回路。 - 【請求項３】 リフレッシュ制御手段は、ＣＰＵが実行
する命令でアクセスできるレジスタからの出力で一定間
隔とは異なるタイミングでリフレッシュ要求を出力する
強制リフレッシュ要求手段と、ＣＰＵが実行する命令で
アクセスできるレジスタからの出力でリフレッシュ要求
を抑止するリフレッシュ要求抑止手段とを備えているこ
とを特徴とする請求項１記載のＤＲＡＭ搭載の集積回
路。 - 【請求項４】 リフレッシュ制御手段は、ＣＰＵが実行
する命令でアクセスでき、該ＣＰＵによって書き込まれ
た値からカウントを始めるリフレッシュカウンタからの
出力で一定間隔とは異なるタイミングでリフレッシュ要
求を出力する強制リフレッシュ要求手段と、外部端子か
ら制御できるリフレッシュ要求抑止手段とを備えている
ことを特徴とする請求項１記載のＤＲＡＭ搭載の集積回
路。 - 【請求項５】 リフレッシュ制御手段は、ＣＰＵが実行
する命令でアクセスできるレジスタからの出力で一定間
隔とは異なるタイミングでリフレッシュ要求を出力する
強制リフレッシュ要求手段と、外部端子から制御できる
リフレッシュ要求抑止手段とを備えていることを特徴と
する請求項１記載のＤＲＡＭ搭載の集積回路。 - 【請求項６】 内部バスを通じて相互に接続されたＣＰ
ＵとＤＲＡＭおよびバスコントローラが同一チップ上に
集積されたＤＲＡＭ搭載の集積回路において、前記バス
コントローラに、リフレッシュ要求間隔を任意に変更設
定可能な強制リフレッシュ要求手段と、前記リフレッシ
ュ要求を強制的に抑止するリフレッシュ要求抑止手段
と、ページモード抑止手段とを備えたＤＲＡＭ搭載の集
積回路。 - 【請求項７】 ページモード抑止手段は、ＣＰＵが実行
する命令でアクセスできるページモード抑止レジスタか
らの出力でページモードアクセスを抑止するページモー
ド抑止手段を備えていることを特徴とする請求項６記載
のＤＲＡＭ搭載の集積回路。 - 【請求項８】 ページモード抑止手段は、外部端子から
制御できるページモード抑止手段を備えていることを特
徴とする請求項６記載のＤＲＡＭ搭載の集積回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9259824A JPH1196755A (ja) | 1997-09-25 | 1997-09-25 | Ｄｒａｍ搭載の集積回路 |
| TW087102461A TW432672B (en) | 1997-09-25 | 1998-02-20 | DRAM-mounting semiconductor integrated circuit |
| US09/030,425 US5933381A (en) | 1997-09-25 | 1998-02-25 | Semiconductor integrated circuit having DRAM mounted on semiconductor chip |
| CNB981093299A CN1152431C (zh) | 1997-09-25 | 1998-05-27 | 搭载有dram的半导体集成电路 |
| DE19823930A DE19823930A1 (de) | 1997-09-25 | 1998-05-28 | Integrierte Halbleiterschaltung mit an einem Halbleiterchip angeordnetem DRAM |
| KR1019980020814A KR100284477B1 (ko) | 1997-09-25 | 1998-06-05 | 디램 탑재된 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9259824A JPH1196755A (ja) | 1997-09-25 | 1997-09-25 | Ｄｒａｍ搭載の集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1196755A true JPH1196755A (ja) | 1999-04-09 |
Family
ID=17339511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9259824A Pending JPH1196755A (ja) | 1997-09-25 | 1997-09-25 | Ｄｒａｍ搭載の集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5933381A (ja) |
| JP (1) | JPH1196755A (ja) |
| KR (1) | KR100284477B1 (ja) |
| CN (1) | CN1152431C (ja) |
| DE (1) | DE19823930A1 (ja) |
| TW (1) | TW432672B (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008165865A (ja) * | 2006-12-27 | 2008-07-17 | Fujitsu Ltd | 半導体メモリおよび半導体メモリの動作方法 |
| WO2009107172A1 (ja) * | 2008-02-26 | 2009-09-03 | パナソニック株式会社 | 外部入出力信号とｄｒａｍリフレッシュ信号の再同期化手法及びその回路 |
| US9087554B1 (en) | 2012-12-21 | 2015-07-21 | Samsung Electronics Co., Ltd. | Memory device, method for performing refresh operation of the memory device, and system including the same |
| US9087602B2 (en) | 2013-05-30 | 2015-07-21 | Samsung Electronics Co., Ltd. | Volatile memory device capable of relieving disturbances of adjacent memory cells and refresh method thereof |
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