JP2002184174A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4067—Refresh in standby or low power modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】リフレッシュによって通常のアクセスが影響さ
れたり書き込みの連続によってリフレッシュができなく
なったりする問題を防止する。 【解決手段】１行アドレス分のリフレッシュ動作の時間
間隔の基準となるクロック信号をリフレッシュ用クロッ
ク信号として発生し、外部から供給されるメモリセルに
対するアクセスアドレスAddressの変化を検出してその
検出信号の発生をトリガにしてリフレッシュアドレスに
対応するメモリセルに対してリフレッシュを行わせてか
らアクセスアドレスが示すメモリセルに対するアクセス
を実行させる半導体記憶装置であって、書き込みイネー
ブル信号／ＷＥが入力された場合には、その信号をトリ
ガにしてリフレッシュを行わせてから書き込み動作を行
わせるとともに、リフレッシュ用クロック信号に基づく
所定期間、アクセスアドレス変化検出信号の発生をトリ
ガにしたリフレッシュ動作を停止させる。
れたり書き込みの連続によってリフレッシュができなく
なったりする問題を防止する。 【解決手段】１行アドレス分のリフレッシュ動作の時間
間隔の基準となるクロック信号をリフレッシュ用クロッ
ク信号として発生し、外部から供給されるメモリセルに
対するアクセスアドレスAddressの変化を検出してその
検出信号の発生をトリガにしてリフレッシュアドレスに
対応するメモリセルに対してリフレッシュを行わせてか
らアクセスアドレスが示すメモリセルに対するアクセス
を実行させる半導体記憶装置であって、書き込みイネー
ブル信号／ＷＥが入力された場合には、その信号をトリ
ガにしてリフレッシュを行わせてから書き込み動作を行
わせるとともに、リフレッシュ用クロック信号に基づく
所定期間、アクセスアドレス変化検出信号の発生をトリ
ガにしたリフレッシュ動作を停止させる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルアレイ
がＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）と同じメモリセルで構成されており、かつ、半導体
記憶装置の外部から見たときにＳＲＡＭ（スタティック
ＲＡＭ）と同様の仕様で動作する半導体記憶装置に関す
るものである。なかでも本発明は、メモリセルの書き込
みタイミングを決定する書き込みイネーブル信号が書き
込みアドレスに対して非同期的に与えられるＳＲＡＭと
互換性を持った半導体記憶装置に関する。
がＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）と同じメモリセルで構成されており、かつ、半導体
記憶装置の外部から見たときにＳＲＡＭ（スタティック
ＲＡＭ）と同様の仕様で動作する半導体記憶装置に関す
るものである。なかでも本発明は、メモリセルの書き込
みタイミングを決定する書き込みイネーブル信号が書き
込みアドレスに対して非同期的に与えられるＳＲＡＭと
互換性を持った半導体記憶装置に関する。
【０００２】
【従来の技術】ランダムアクセスの可能な半導体記憶装
置としてはＳＲＡＭおよびＤＲＡＭが最も代表的であ
る。ＤＲＡＭと比べた場合、ＳＲＡＭは一般に高速であ
る上に、電源を供給してアドレスを入力しさえすればそ
のアドレスの変化を捉えて内部の順序回路が動作して読
み出し・書き込みを行うことができる。このように、Ｓ
ＲＡＭはＤＲＡＭに比べて単純な入力信号波形を与える
だけで動作するため、こうした入力信号波形を生成する
回路の構成も簡単化することが可能である。
置としてはＳＲＡＭおよびＤＲＡＭが最も代表的であ
る。ＤＲＡＭと比べた場合、ＳＲＡＭは一般に高速であ
る上に、電源を供給してアドレスを入力しさえすればそ
のアドレスの変化を捉えて内部の順序回路が動作して読
み出し・書き込みを行うことができる。このように、Ｓ
ＲＡＭはＤＲＡＭに比べて単純な入力信号波形を与える
だけで動作するため、こうした入力信号波形を生成する
回路の構成も簡単化することが可能である。
【０００３】また、ＳＲＡＭはＤＲＡＭのようにメモリ
セルに記憶されたデータを保持し続けるためのリフレッ
シュが不要であることから、その取り扱いが容易である
とともに、リフレッシュを必要としないのでスタンバイ
状態におけるデータ保持電流が小さいという長所もあ
る。こうしたこともあってＳＲＡＭは様々な用途に広く
用いられている。しかし、ＳＲＡＭは一般に１メモリセ
ル当たり６個のトランジスタを必要とするため、ＤＲＡ
Ｍに比べてどうしてもチップサイズが大きくなり、価格
がＤＲＡＭに比べて高くならざるを得ないという短所が
ある。
セルに記憶されたデータを保持し続けるためのリフレッ
シュが不要であることから、その取り扱いが容易である
とともに、リフレッシュを必要としないのでスタンバイ
状態におけるデータ保持電流が小さいという長所もあ
る。こうしたこともあってＳＲＡＭは様々な用途に広く
用いられている。しかし、ＳＲＡＭは一般に１メモリセ
ル当たり６個のトランジスタを必要とするため、ＤＲＡ
Ｍに比べてどうしてもチップサイズが大きくなり、価格
がＤＲＡＭに比べて高くならざるを得ないという短所が
ある。
【０００４】一方、ＤＲＡＭはアドレスとして行アドレ
ス及び列アドレスを２回に分けて別々に与え、これらア
ドレスの取り込みタイミングを規定する信号としてＲＡ
Ｓ（行アドレスストローブ）／ＣＡＳ（列アドレススト
ローブ）を必要とすること、定期的にメモリセルをリフ
レッシュするための制御回路が必要になるなど、ＳＲＡ
Ｍに比べてタイミング制御が複雑となってしまう。
ス及び列アドレスを２回に分けて別々に与え、これらア
ドレスの取り込みタイミングを規定する信号としてＲＡ
Ｓ（行アドレスストローブ）／ＣＡＳ（列アドレススト
ローブ）を必要とすること、定期的にメモリセルをリフ
レッシュするための制御回路が必要になるなど、ＳＲＡ
Ｍに比べてタイミング制御が複雑となってしまう。
【０００５】また、ＤＲＡＭは外部からのアクセスが無
いときにもメモリセルのリフレッシュが必要となること
から消費電流が大きくなってしまうという問題もある。
とは言え、ＤＲＡＭのメモリセルはキャパシタ１個とト
ランジスタ１個で構成可能であるため、小さなチップサ
イズで大容量化を図ることは比較的容易である。したが
って、同じ記憶容量の半導体記憶装置を構成するのであ
ればＳＲＡＭよりもＤＲＡＭの方が安価になる。
いときにもメモリセルのリフレッシュが必要となること
から消費電流が大きくなってしまうという問題もある。
とは言え、ＤＲＡＭのメモリセルはキャパシタ１個とト
ランジスタ１個で構成可能であるため、小さなチップサ
イズで大容量化を図ることは比較的容易である。したが
って、同じ記憶容量の半導体記憶装置を構成するのであ
ればＳＲＡＭよりもＤＲＡＭの方が安価になる。
【０００６】ところで、携帯電話などに代表される携帯
機器が採用している半導体記憶装置としてはこれまでの
ところＳＲＡＭが主流である。これは、これまでの携帯
電話には簡単な機能しか搭載されていなかったためそれ
ほど大容量の半導体記憶装置が必要とされなかったこ
と、ＤＲＡＭに比べてタイミング制御などの点で扱いが
容易であること、スタンバイ電流が小さく低消費電力で
あるため連続通話時間・連続待ち受け時間をできる限り
伸ばしたい携帯電話などに向いていることなどがその理
由である。
機器が採用している半導体記憶装置としてはこれまでの
ところＳＲＡＭが主流である。これは、これまでの携帯
電話には簡単な機能しか搭載されていなかったためそれ
ほど大容量の半導体記憶装置が必要とされなかったこ
と、ＤＲＡＭに比べてタイミング制御などの点で扱いが
容易であること、スタンバイ電流が小さく低消費電力で
あるため連続通話時間・連続待ち受け時間をできる限り
伸ばしたい携帯電話などに向いていることなどがその理
由である。
【０００７】しかるに、ここのところ、非常に豊富な機
能を搭載した携帯電話が登場してきており、電子メール
の送受信機能や、各種のサイトにアクセスして近隣にあ
るレストランなどのタウン情報を取得するといった機能
も実現されている。のみならず、ごく最近の携帯電話で
はインターネット上のＷＥＢサーバにアクセスしてホー
ムページの内容を簡略化して表示するような機能も搭載
されてきており、将来的には現在のデスクトップ型パー
ソナルコンピュータと同様にインターネット上のホーム
ページ等へ自由にアクセスできるようになることも想定
される。
能を搭載した携帯電話が登場してきており、電子メール
の送受信機能や、各種のサイトにアクセスして近隣にあ
るレストランなどのタウン情報を取得するといった機能
も実現されている。のみならず、ごく最近の携帯電話で
はインターネット上のＷＥＢサーバにアクセスしてホー
ムページの内容を簡略化して表示するような機能も搭載
されてきており、将来的には現在のデスクトップ型パー
ソナルコンピュータと同様にインターネット上のホーム
ページ等へ自由にアクセスできるようになることも想定
される。
【０００８】こうした機能を実現するためには、従来の
携帯電話のように単純なテキスト表示を行っているだけ
では駄目であって、多様なマルチメディア情報をユーザ
へ提供するためのグラフィック表示が不可欠となる。そ
れには、公衆網などから受信した大量のデータを携帯電
話内の半導体記憶装置上に一時的に蓄えておく必要が生
じてくる。つまり、これからの携帯機器に搭載される半
導体記憶装置としてはＤＲＡＭのように大容量であるこ
とが必須条件であると考えられる。しかも、携帯機器は
小型かつ軽量であることが絶対条件であるため、半導体
記憶装置を大容量化しても機器そのものが大型化・重量
化することは避けねばならない。
携帯電話のように単純なテキスト表示を行っているだけ
では駄目であって、多様なマルチメディア情報をユーザ
へ提供するためのグラフィック表示が不可欠となる。そ
れには、公衆網などから受信した大量のデータを携帯電
話内の半導体記憶装置上に一時的に蓄えておく必要が生
じてくる。つまり、これからの携帯機器に搭載される半
導体記憶装置としてはＤＲＡＭのように大容量であるこ
とが必須条件であると考えられる。しかも、携帯機器は
小型かつ軽量であることが絶対条件であるため、半導体
記憶装置を大容量化しても機器そのものが大型化・重量
化することは避けねばならない。
【０００９】以上のように、携帯機器に搭載される半導
体記憶装置としては扱いの簡便さや消費電力を考えると
ＳＲＡＭが好ましいが、大容量化の観点からすればＤＲ
ＡＭが好ましいことになる。つまり、これからの携帯機
器にはＳＲＡＭおよびＤＲＡＭの長所をそれぞれ取り入
れた半導体記憶装置が最適であると言える。この種の半
導体記憶装置としては、ＤＲＡＭに採用されているもの
と同じメモリセルを使用しながら、外部から見たときに
ＳＲＡＭとほぼ同様の仕様を持った「疑似ＳＲＡＭ」と
呼ばれるものが既に考えられてはいる。
体記憶装置としては扱いの簡便さや消費電力を考えると
ＳＲＡＭが好ましいが、大容量化の観点からすればＤＲ
ＡＭが好ましいことになる。つまり、これからの携帯機
器にはＳＲＡＭおよびＤＲＡＭの長所をそれぞれ取り入
れた半導体記憶装置が最適であると言える。この種の半
導体記憶装置としては、ＤＲＡＭに採用されているもの
と同じメモリセルを使用しながら、外部から見たときに
ＳＲＡＭとほぼ同様の仕様を持った「疑似ＳＲＡＭ」と
呼ばれるものが既に考えられてはいる。
【００１０】疑似ＳＲＡＭはＤＲＡＭのようにアドレス
を行アドレス、列アドレスに分けて別々に与える必要が
なく、またそのためにＲＡＳ，ＣＡＳのようなタイミン
グ信号も必要としない。疑似ＳＲＡＭでは汎用のＳＲＡ
Ｍと同様にアドレスを一度に与えるだけで良く、クロッ
ク同期型の半導体記憶装置のクロックに相当するチップ
イネーブル信号をトリガにしてアドレスを内部に取り込
んで読み出し／書き込みを行っている。
を行アドレス、列アドレスに分けて別々に与える必要が
なく、またそのためにＲＡＳ，ＣＡＳのようなタイミン
グ信号も必要としない。疑似ＳＲＡＭでは汎用のＳＲＡ
Ｍと同様にアドレスを一度に与えるだけで良く、クロッ
ク同期型の半導体記憶装置のクロックに相当するチップ
イネーブル信号をトリガにしてアドレスを内部に取り込
んで読み出し／書き込みを行っている。
【００１１】
【発明が解決しようとする課題】もっとも、疑似ＳＲＡ
Ｍが汎用のＳＲＡＭと完全な互換性を有しているとは限
らず、その多くはメモリセルのリフレッシュを外部から
制御するためのリフレッシュ制御用端子を具備してお
り、リフレッシュを疑似ＳＲＡＭの外部で制御してやら
ねばならない。このように、疑似ＳＲＡＭの多くはＳＲ
ＡＭと比べたときに扱いが容易でなく、リフレッシュ制
御のための余分な回路が必要となってくるといった欠点
がある。こうしたことから、疑似ＳＲＡＭの外部でリフ
レッシュを制御しなくて済むようにして、汎用ＳＲＡＭ
と全く同じ仕様で動作させるようにした疑似ＳＲＡＭも
考えられてきている。しかしこの種の疑似ＳＲＡＭにあ
っても以下に述べるような欠点がある。
Ｍが汎用のＳＲＡＭと完全な互換性を有しているとは限
らず、その多くはメモリセルのリフレッシュを外部から
制御するためのリフレッシュ制御用端子を具備してお
り、リフレッシュを疑似ＳＲＡＭの外部で制御してやら
ねばならない。このように、疑似ＳＲＡＭの多くはＳＲ
ＡＭと比べたときに扱いが容易でなく、リフレッシュ制
御のための余分な回路が必要となってくるといった欠点
がある。こうしたことから、疑似ＳＲＡＭの外部でリフ
レッシュを制御しなくて済むようにして、汎用ＳＲＡＭ
と全く同じ仕様で動作させるようにした疑似ＳＲＡＭも
考えられてきている。しかしこの種の疑似ＳＲＡＭにあ
っても以下に述べるような欠点がある。
【００１２】汎用ＳＲＡＭにおけるデータ書き込み時に
は、一般に、まず、アクセス先のアドレスを外部アドレ
ス信号として指定し、次に書き込みイネーブル信号を活
性化して書き込み状態を指示する。そして、その次に書
き込みを行おうとするデータを供給してＳＲＡＭへの入
力データの取り込みを開始させ、その後、書き込みネー
ブル信号を非活性化する信号の立ち上がり（または立ち
下がり）に同期させて入力データを確定させるようにな
っている。
は、一般に、まず、アクセス先のアドレスを外部アドレ
ス信号として指定し、次に書き込みイネーブル信号を活
性化して書き込み状態を指示する。そして、その次に書
き込みを行おうとするデータを供給してＳＲＡＭへの入
力データの取り込みを開始させ、その後、書き込みネー
ブル信号を非活性化する信号の立ち上がり（または立ち
下がり）に同期させて入力データを確定させるようにな
っている。
【００１３】ここで、汎用ＳＲＡＭを使用する際に要求
される仕様の一つにアドレス・ホールド時間（Ｔwr）が
ある。アドレス・ホールド時間Ｔwrは、アクセス先のア
ドレスを示す外部アドレス信号を、入力データの取り込
みタイミングを規定する書き込みイネーブル信号の非活
性化時点を越えてどれだけの長さだけ同一の値に保持し
なければならないかを規定する。通常、汎用ＳＲＡＭで
は、構成上、このアドレス・ホールド時間Ｔwrを最小０
秒に規定することが可能となっている。
される仕様の一つにアドレス・ホールド時間（Ｔwr）が
ある。アドレス・ホールド時間Ｔwrは、アクセス先のア
ドレスを示す外部アドレス信号を、入力データの取り込
みタイミングを規定する書き込みイネーブル信号の非活
性化時点を越えてどれだけの長さだけ同一の値に保持し
なければならないかを規定する。通常、汎用ＳＲＡＭで
は、構成上、このアドレス・ホールド時間Ｔwrを最小０
秒に規定することが可能となっている。
【００１４】しかしながら、従来の疑似ＳＲＡＭでは、
リフレッシュ動作を制御する際に、書き込みイネーブル
信号の変化のタイミングと外部アドレス信号の変化のタ
イミングとの関係が十分考慮されていない。そのため、
例えば、データ書き込みが終了した（ライトイネーブル
信号の非活性化の）直後にリフレッシュ動作が開始され
てしまうことが考えられ、このような場合には外部のア
クセスアドレスと内部で発生されるリフレッシュアドレ
スとが重なってしまうことが考えられる。
リフレッシュ動作を制御する際に、書き込みイネーブル
信号の変化のタイミングと外部アドレス信号の変化のタ
イミングとの関係が十分考慮されていない。そのため、
例えば、データ書き込みが終了した（ライトイネーブル
信号の非活性化の）直後にリフレッシュ動作が開始され
てしまうことが考えられ、このような場合には外部のア
クセスアドレスと内部で発生されるリフレッシュアドレ
スとが重なってしまうことが考えられる。
【００１５】この点は特に、アドレス信号の変化を検出
してリフレッシュ動作を行うようにした構成では顕著な
問題となる。一つの対策としては、仕様上、ライトイネ
ーブル信号を非活性化した時点から、しばらくの間は外
部アドレスを変化させないように規定することが考えら
れる。しかしながら、この場合、アドレス・ホールド時
間Ｔwrとして、例えば数ｎｓ〜数十ｎｓ等の仕様を規定
することになる。これは、通常０秒を保証する汎用ＳＲ
ＡＭと比較して大きな差異であり、半導体記憶装を使用
する側の構成を変更する必要がある等の課題が考えられ
る。
してリフレッシュ動作を行うようにした構成では顕著な
問題となる。一つの対策としては、仕様上、ライトイネ
ーブル信号を非活性化した時点から、しばらくの間は外
部アドレスを変化させないように規定することが考えら
れる。しかしながら、この場合、アドレス・ホールド時
間Ｔwrとして、例えば数ｎｓ〜数十ｎｓ等の仕様を規定
することになる。これは、通常０秒を保証する汎用ＳＲ
ＡＭと比較して大きな差異であり、半導体記憶装を使用
する側の構成を変更する必要がある等の課題が考えられ
る。
【００１６】本発明は上記の点に鑑みてなされたもので
あり、その目的は、ＤＲＡＭによってメモリセルを構成
する半導体記憶装置において、リフレッシュによって通
常のアクセスが影響されたり書き込みの連続によってリ
フレッシュができなくなったりする問題を生じず、でき
るだけ汎用のＳＲＡＭに近い使用条件を保証することが
できる半導体記憶装置を提供することにある。特に、本
発明は、データ書き込み時のアドレス・ホールド時間Ｔ
wrの仕様を汎用のＳＲＡＭと同等にすることができる半
導体記憶装置を提供することを目的とする。
あり、その目的は、ＤＲＡＭによってメモリセルを構成
する半導体記憶装置において、リフレッシュによって通
常のアクセスが影響されたり書き込みの連続によってリ
フレッシュができなくなったりする問題を生じず、でき
るだけ汎用のＳＲＡＭに近い使用条件を保証することが
できる半導体記憶装置を提供することにある。特に、本
発明は、データ書き込み時のアドレス・ホールド時間Ｔ
wrの仕様を汎用のＳＲＡＭと同等にすることができる半
導体記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】以上の課題を解決するた
めに請求項１記載の発明は、リフレッシュを必要とする
メモリセルを有し、外部から供給されるアクセスアドレ
スの示すメモリセルにアクセスする半導体記憶装置にお
いて、前記リフレッシュの対象となるメモリセルを示す
リフレッシュアドレスを生成するリフレッシュアドレス
生成手段と、リフレッシュ動作の時間間隔の基準となる
リフレッシュ用クロック信号を発生するリフレッシュ用
クロック信号発生手段と、前記アクセスアドレスの変化
を検出してアクセスアドレス変化検出信号を発生するア
ドレス変化検出手段と、前記リフレッシュ用クロック信
号をトリガとして、前記アクセスアドレス変化検出信号
の発生に基づくリフレッシュ動作を許可するためのリフ
レッシュ許可信号を活性化させ、前記アクセスアドレス
変化検出信号の発生をトリガにして前記リフレッシュア
ドレスに対応するメモリセルに対してリフレッシュを行
ってから前記アクセスアドレスが示すメモリセルに対す
るアクセスを実行する制御手段とを具備することを特徴
としている。
めに請求項１記載の発明は、リフレッシュを必要とする
メモリセルを有し、外部から供給されるアクセスアドレ
スの示すメモリセルにアクセスする半導体記憶装置にお
いて、前記リフレッシュの対象となるメモリセルを示す
リフレッシュアドレスを生成するリフレッシュアドレス
生成手段と、リフレッシュ動作の時間間隔の基準となる
リフレッシュ用クロック信号を発生するリフレッシュ用
クロック信号発生手段と、前記アクセスアドレスの変化
を検出してアクセスアドレス変化検出信号を発生するア
ドレス変化検出手段と、前記リフレッシュ用クロック信
号をトリガとして、前記アクセスアドレス変化検出信号
の発生に基づくリフレッシュ動作を許可するためのリフ
レッシュ許可信号を活性化させ、前記アクセスアドレス
変化検出信号の発生をトリガにして前記リフレッシュア
ドレスに対応するメモリセルに対してリフレッシュを行
ってから前記アクセスアドレスが示すメモリセルに対す
るアクセスを実行する制御手段とを具備することを特徴
としている。
【００１８】また、請求項２記載の発明は、前記制御手
段は、前記リフレッシュ許可信号が活性化された状態で
前記リフレッシュ動作を行ってから、前記リフレッシュ
用クロック信号に基づく一定期間だけ前記リフレッシュ
許可信号を非活性化させて、前記アクセスアドレス変化
検出信号の発生をトリガにしたリフレッシュ動作を停止
させることを特徴としている。請求項３記載の発明は、
前記制御手段は、書き込み指示信号が入力されたとき
に、該書き込み指示信号の入力をトリガとして、前記リ
フレッシュ許可信号に依らずリフレッシュを行ってから
前記アクセスアドレスが示すメモリセルに対して書き込
みを行うことを特徴としている。請求項４記載の発明
は、前記制御手段は、前記リフレッシュ用クロック信号
が発生されるときから前記メモリセルに対するアクセス
アドレスの変化の時間間隔の最大値だけ前までの所定期
間内に前記書き込み指示信号が入力されたときに、前記
書き込み指示信号をトリガとしたリフレッシュおよびこ
れに続く書き込みを行うことを特徴としている。
段は、前記リフレッシュ許可信号が活性化された状態で
前記リフレッシュ動作を行ってから、前記リフレッシュ
用クロック信号に基づく一定期間だけ前記リフレッシュ
許可信号を非活性化させて、前記アクセスアドレス変化
検出信号の発生をトリガにしたリフレッシュ動作を停止
させることを特徴としている。請求項３記載の発明は、
前記制御手段は、書き込み指示信号が入力されたとき
に、該書き込み指示信号の入力をトリガとして、前記リ
フレッシュ許可信号に依らずリフレッシュを行ってから
前記アクセスアドレスが示すメモリセルに対して書き込
みを行うことを特徴としている。請求項４記載の発明
は、前記制御手段は、前記リフレッシュ用クロック信号
が発生されるときから前記メモリセルに対するアクセス
アドレスの変化の時間間隔の最大値だけ前までの所定期
間内に前記書き込み指示信号が入力されたときに、前記
書き込み指示信号をトリガとしたリフレッシュおよびこ
れに続く書き込みを行うことを特徴としている。
【００１９】また、請求項５記載の発明は、前記制御手
段は、前記書き込み指示信号をトリガとしてリフレッシ
ュおよびこれに続く書き込みを行ったときには、次に発
生するリフレッシュ用クロック信号をトリガとした前記
リフレッシュ許可信号の活性化を行わずに、前記アクセ
スアドレス変化検出信号が入力されたときにはリフレッ
シュ動作を省略して前記アクセスアドレスが示すメモリ
セルに対してアクセスすることを特徴としている。請求
項６記載の発明は、前記メモリセルに対するアクセスア
ドレスの変化の時間間隔が、前記リフレッシュ用クロッ
ク信号の周期よりも短く制御されていることを特徴とし
ている。請求項７記載の発明は、外部から供給され、当
該半導体記憶装置を選択するためのチップセレクト信号
を入力する入力手段を有し、前記アドレス変化検出手段
が、外部から供給される前記メモリセルに対するアクセ
スアドレスの変化又は該チップセレクト信号の変化を検
出してアクセスアドレス変化検出信号を発生することを
特徴としている。
段は、前記書き込み指示信号をトリガとしてリフレッシ
ュおよびこれに続く書き込みを行ったときには、次に発
生するリフレッシュ用クロック信号をトリガとした前記
リフレッシュ許可信号の活性化を行わずに、前記アクセ
スアドレス変化検出信号が入力されたときにはリフレッ
シュ動作を省略して前記アクセスアドレスが示すメモリ
セルに対してアクセスすることを特徴としている。請求
項６記載の発明は、前記メモリセルに対するアクセスア
ドレスの変化の時間間隔が、前記リフレッシュ用クロッ
ク信号の周期よりも短く制御されていることを特徴とし
ている。請求項７記載の発明は、外部から供給され、当
該半導体記憶装置を選択するためのチップセレクト信号
を入力する入力手段を有し、前記アドレス変化検出手段
が、外部から供給される前記メモリセルに対するアクセ
スアドレスの変化又は該チップセレクト信号の変化を検
出してアクセスアドレス変化検出信号を発生することを
特徴としている。
【００２０】また、請求項８記載の発明は、書き込み指
示信号が、所定のパルス幅を有するパルス信号であっ
て、該パルス信号が終了したときの信号の立ち上がり又
は立ち下がり変化のタイミングで前記メモリセルのデー
タが確定されることを特徴としている。請求項９記載の
発明は、前記制御手段が、前記メモリセルに対するアク
セスアドレスの変化が前記リフレッシュ用クロック信号
に基づく所定期間発生しなかったとき、前記リフレッシ
ュ用クロック信号に基づく所定周期で前記リフレッシュ
アドレスに対応するメモリセルに対してリフレッシュ動
作を行わせることを特徴としている。
示信号が、所定のパルス幅を有するパルス信号であっ
て、該パルス信号が終了したときの信号の立ち上がり又
は立ち下がり変化のタイミングで前記メモリセルのデー
タが確定されることを特徴としている。請求項９記載の
発明は、前記制御手段が、前記メモリセルに対するアク
セスアドレスの変化が前記リフレッシュ用クロック信号
に基づく所定期間発生しなかったとき、前記リフレッシ
ュ用クロック信号に基づく所定周期で前記リフレッシュ
アドレスに対応するメモリセルに対してリフレッシュ動
作を行わせることを特徴としている。
【００２１】また、請求項１０記載の発明は、リフレッ
シュを必要とするメモリセルを有し、外部から供給され
るアクセスアドレスの示すメモリセルにアクセスする半
導体記憶装置において、前記リフレッシュの対象となる
メモリセルを示すリフレッシュアドレスを生成するリフ
レッシュアドレス生成手段と、前記アクセスアドレスが
変化してから所定時間経過したのちに該アクセスアドレ
スが示すメモリセルに対してデータの読み出し動作を実
行し、続いて前記リフレッシュアドレスに対応するメモ
リセルのリフレッシュ動作を行い、データ書き込みのと
きにはさらに前記アクセスアドレスが示すメモリセルに
対してデータの書き込み動作を実行する制御手段とを具
備することを特徴としている。
シュを必要とするメモリセルを有し、外部から供給され
るアクセスアドレスの示すメモリセルにアクセスする半
導体記憶装置において、前記リフレッシュの対象となる
メモリセルを示すリフレッシュアドレスを生成するリフ
レッシュアドレス生成手段と、前記アクセスアドレスが
変化してから所定時間経過したのちに該アクセスアドレ
スが示すメモリセルに対してデータの読み出し動作を実
行し、続いて前記リフレッシュアドレスに対応するメモ
リセルのリフレッシュ動作を行い、データ書き込みのと
きにはさらに前記アクセスアドレスが示すメモリセルに
対してデータの書き込み動作を実行する制御手段とを具
備することを特徴としている。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本実施形態による半導
体記憶装置の構成を示すブロック図である。同図におい
て、アドレスAddressは半導体記憶装置外部から供給さ
れるアクセスアドレスである。後述するメモリセルアレ
イが行列状に配列されていることに対応して、アドレス
Addressは行アドレスおよび列アドレスを含んでいる。
アドレスバッファ１はこのアドレスAddressをバッファ
リングして出力する。ラッチ２はアドレスバッファ１か
ら供給されているアドレスをラッチ制御信号ＬＣの立ち
上がりで取り込んで保持し、ラッチ制御信号ＬＣが活性
化されているときに、これを内部アドレスL_ADDとして
出力する。一方、ラッチ制御信号ＬＣが非活性化された
ときは、アドレスバッファ１の出力を通過させ、そのま
ま内部アドレスL_ADDとして出力する。
施形態について説明する。図１は本実施形態による半導
体記憶装置の構成を示すブロック図である。同図におい
て、アドレスAddressは半導体記憶装置外部から供給さ
れるアクセスアドレスである。後述するメモリセルアレ
イが行列状に配列されていることに対応して、アドレス
Addressは行アドレスおよび列アドレスを含んでいる。
アドレスバッファ１はこのアドレスAddressをバッファ
リングして出力する。ラッチ２はアドレスバッファ１か
ら供給されているアドレスをラッチ制御信号ＬＣの立ち
上がりで取り込んで保持し、ラッチ制御信号ＬＣが活性
化されているときに、これを内部アドレスL_ADDとして
出力する。一方、ラッチ制御信号ＬＣが非活性化された
ときは、アドレスバッファ１の出力を通過させ、そのま
ま内部アドレスL_ADDとして出力する。
【００２３】ＡＴＤ（Address Transition Detector；
アドレス変化検出）回路３はチップセレクト信号／ＣＳ
が有効（"Ｌ"レベル）な場合に、内部アドレスL_ADDの
何れか１ビットにでも変化があればアドレス変化検出信
号ＡＴＤにワンショットのパルス信号を出力する。ま
た、ＡＴＤ回路３はチップセレクト信号／ＣＳが変化し
有効化された場合にもアドレス変化検出信号ＡＴＤにワ
ンショットパルスを発生させる。なお、チップセレクト
信号／ＣＳは図１に示した半導体記憶装置をアクセスす
る場合に有効化される選択信号である。また、信号名の
先頭に付与した記号"／"はそれが負論理の信号であるこ
とを意味している。
アドレス変化検出）回路３はチップセレクト信号／ＣＳ
が有効（"Ｌ"レベル）な場合に、内部アドレスL_ADDの
何れか１ビットにでも変化があればアドレス変化検出信
号ＡＴＤにワンショットのパルス信号を出力する。ま
た、ＡＴＤ回路３はチップセレクト信号／ＣＳが変化し
有効化された場合にもアドレス変化検出信号ＡＴＤにワ
ンショットパルスを発生させる。なお、チップセレクト
信号／ＣＳは図１に示した半導体記憶装置をアクセスす
る場合に有効化される選択信号である。また、信号名の
先頭に付与した記号"／"はそれが負論理の信号であるこ
とを意味している。
【００２４】ＡＴＤ回路３は、組み合わせ論理回路によ
って構成され、内部アドレスL_ADDの各ビットのうち最
初に変化があったビットについてまずワンショットパル
スを発生させ、この最初のワンショットパルスが発生し
ている期間中に他のビットに変化があった場合は、既に
発生しているワンショットパルスと新たに発生したワン
ショットパルスを合成するようにしている。こうするこ
とで、アドレスAddressにスキューがあってもワンショ
ットパルスのパルス幅がアドレスAddressのスキュー分
だけ長くなるにとどまり、１回分のアドレス変化で複数
のワンショットパルスが発生してしまうことはなくな
る。このため、メモリセルのデータ破壊といった問題が
生じる恐れもなくなる。また、ＡＴＤ回路３から出力さ
れるアドレス変化検出信号ＡＴＤのワンショットパルス
が出ている間にリフレッシュが行われるため、このワン
ショット信号のパルス幅は１ワード線分のリフレッシュ
を完了させるのに必要な時間以上に設定しておくのが望
ましい。
って構成され、内部アドレスL_ADDの各ビットのうち最
初に変化があったビットについてまずワンショットパル
スを発生させ、この最初のワンショットパルスが発生し
ている期間中に他のビットに変化があった場合は、既に
発生しているワンショットパルスと新たに発生したワン
ショットパルスを合成するようにしている。こうするこ
とで、アドレスAddressにスキューがあってもワンショ
ットパルスのパルス幅がアドレスAddressのスキュー分
だけ長くなるにとどまり、１回分のアドレス変化で複数
のワンショットパルスが発生してしまうことはなくな
る。このため、メモリセルのデータ破壊といった問題が
生じる恐れもなくなる。また、ＡＴＤ回路３から出力さ
れるアドレス変化検出信号ＡＴＤのワンショットパルス
が出ている間にリフレッシュが行われるため、このワン
ショット信号のパルス幅は１ワード線分のリフレッシュ
を完了させるのに必要な時間以上に設定しておくのが望
ましい。
【００２５】リフレッシュ制御回路４はリフレッシュ発
生回路４３、タイマ４１等を内蔵している。リフレッシ
ュ制御回路４はこれらとアドレス変化検出信号ＡＴＤ、
書き込みイネーブル信号／ＷＥ、および制御信号ＣＷＯ
を利用してリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＷを
生成し、半導体記憶装置内部のリフレッシュを制御する
ことで、リフレッシュアドレス及びリフレッシュタイミ
ングを半導体記憶装置内部で自動的に発生させ、汎用Ｄ
ＲＡＭにおけるセルフリフレッシュと同様のリフレッシ
ュを実現している。ここで、リフレッシュ発生回路４３
はＤＲＡＭメモリセルをリフレッシュするためのリフレ
ッシュアドレスR_ADDを順次生成する。なお、リフレッ
シュアドレスR_ADDはアドレスAddressに含まれる行アド
レスと同じビット幅を持っている。
生回路４３、タイマ４１等を内蔵している。リフレッシ
ュ制御回路４はこれらとアドレス変化検出信号ＡＴＤ、
書き込みイネーブル信号／ＷＥ、および制御信号ＣＷＯ
を利用してリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＷを
生成し、半導体記憶装置内部のリフレッシュを制御する
ことで、リフレッシュアドレス及びリフレッシュタイミ
ングを半導体記憶装置内部で自動的に発生させ、汎用Ｄ
ＲＡＭにおけるセルフリフレッシュと同様のリフレッシ
ュを実現している。ここで、リフレッシュ発生回路４３
はＤＲＡＭメモリセルをリフレッシュするためのリフレ
ッシュアドレスR_ADDを順次生成する。なお、リフレッ
シュアドレスR_ADDはアドレスAddressに含まれる行アド
レスと同じビット幅を持っている。
【００２６】マルチプレクサ５（図中「ＭＵＸ」）はア
ドレス変化検出信号ＡＴＤ及び後述するリフレッシュ制
御信号ＲＥＦＡ，ＲＥＦＷのレベルに応じて、リフレッ
シュ制御信号ＲＥＦＷが"Ｌ"レベルであってかつアドレ
ス変化検出信号ＡＴＤが"Ｌ"レベルであるかまたはリフ
レッシュ制御信号ＲＥＦＡが"Ｌ"レベルであれば、内部
アドレスL_ADDに含まれる行アドレスを選択してこれを
アドレスM_ADDとして出力する。一方、リフレッシュ制
御信号ＲＥＦＡが"Ｈ"レベルでありかつアドレス変化検
出信号ＡＴＤが"Ｈ"レベルであるか、または、リフレッ
シュ制御信号ＲＥＦＷが"Ｈ"レベルであればリフレッシ
ュアドレスR_ADDを選択してアドレスM_ADDとして出力す
る。
ドレス変化検出信号ＡＴＤ及び後述するリフレッシュ制
御信号ＲＥＦＡ，ＲＥＦＷのレベルに応じて、リフレッ
シュ制御信号ＲＥＦＷが"Ｌ"レベルであってかつアドレ
ス変化検出信号ＡＴＤが"Ｌ"レベルであるかまたはリフ
レッシュ制御信号ＲＥＦＡが"Ｌ"レベルであれば、内部
アドレスL_ADDに含まれる行アドレスを選択してこれを
アドレスM_ADDとして出力する。一方、リフレッシュ制
御信号ＲＥＦＡが"Ｈ"レベルでありかつアドレス変化検
出信号ＡＴＤが"Ｈ"レベルであるか、または、リフレッ
シュ制御信号ＲＥＦＷが"Ｈ"レベルであればリフレッシ
ュアドレスR_ADDを選択してアドレスM_ADDとして出力す
る。
【００２７】次に、メモリセルアレイ６は汎用ＤＲＡＭ
と同様のメモリセルアレイであって、行方向、列方向に
それぞれワード線、ビット線（またはビット線対；以下
同じ）が走っており、ＤＲＡＭと同様の１トランジスタ
１キャパシタから成るメモリセルがワード線及びビット
線の交点の位置に行列状に配置されて構成される。
と同様のメモリセルアレイであって、行方向、列方向に
それぞれワード線、ビット線（またはビット線対；以下
同じ）が走っており、ＤＲＡＭと同様の１トランジスタ
１キャパシタから成るメモリセルがワード線及びビット
線の交点の位置に行列状に配置されて構成される。
【００２８】ロウデコーダ７はロウイネーブル信号ＲＥ
が"Ｈ"レベルのときにアドレスM_ADDをデコードし、こ
のアドレスM_ADDで指定されたワード線を活性化させ
る。なお、ロウイネーブル信号ＲＥが"Ｌ"レベルである
とき、ロウデコーダ７は何れのワード線も活性化させな
い。カラムデコーダ８はカラムイネーブル信号ＣＥが"
Ｈ"レベルとなっているときに内部アドレスL_ADDに含ま
れる列アドレスをデコードし、この内部アドレスL_ADD
で指定されたビット線を選択するためのカラム選択信号
を生成する。なお、カラムイネーブル信号ＣＥが"Ｌ"レ
ベルであるとき、カラムデコーダ８はどのビット線に対
応するカラム選択信号も生成することはない。
が"Ｈ"レベルのときにアドレスM_ADDをデコードし、こ
のアドレスM_ADDで指定されたワード線を活性化させ
る。なお、ロウイネーブル信号ＲＥが"Ｌ"レベルである
とき、ロウデコーダ７は何れのワード線も活性化させな
い。カラムデコーダ８はカラムイネーブル信号ＣＥが"
Ｈ"レベルとなっているときに内部アドレスL_ADDに含ま
れる列アドレスをデコードし、この内部アドレスL_ADD
で指定されたビット線を選択するためのカラム選択信号
を生成する。なお、カラムイネーブル信号ＣＥが"Ｌ"レ
ベルであるとき、カラムデコーダ８はどのビット線に対
応するカラム選択信号も生成することはない。
【００２９】センスアンプ・リセット回路９は図示を省
略したセンスアンプ、カラムスイッチおよびプリチャー
ジ回路から構成されている。このうち、カラムスイッチ
はカラムデコーダ８の出力するカラム選択信号で指定さ
れたセンスアンプとバスＷＲＢの間を接続する。センス
アンプはセンスアンプイネーブル信号ＳＥが"Ｈ"レベル
であるとき、アドレスAddressで特定されるメモリセル
の接続されたビット線電位をセンス・増幅してバスＷＲ
Ｂに出力し、あるいは、バスＷＲＢに供給された書き込
みデータをビット線経由でメモリセルに書き込む。プリ
チャージ回路はプリチャージイネーブル信号ＰＥが"Ｈ"
レベルのときに、ビット線の電位を所定電位（例えば電
源電位の１／２）にプリチャージする。
略したセンスアンプ、カラムスイッチおよびプリチャー
ジ回路から構成されている。このうち、カラムスイッチ
はカラムデコーダ８の出力するカラム選択信号で指定さ
れたセンスアンプとバスＷＲＢの間を接続する。センス
アンプはセンスアンプイネーブル信号ＳＥが"Ｈ"レベル
であるとき、アドレスAddressで特定されるメモリセル
の接続されたビット線電位をセンス・増幅してバスＷＲ
Ｂに出力し、あるいは、バスＷＲＢに供給された書き込
みデータをビット線経由でメモリセルに書き込む。プリ
チャージ回路はプリチャージイネーブル信号ＰＥが"Ｈ"
レベルのときに、ビット線の電位を所定電位（例えば電
源電位の１／２）にプリチャージする。
【００３０】Ｉ／Ｏ（入出力）バッファ１０は、制御信
号ＣＷＯのレベルに応じて同信号が"Ｈ"レベルであれば
バスＷＲＢ上の読み出しデータを出力バッファでバッフ
ァリングしてバスＩ／Ｏから半導体記憶装置外部に出力
する。また、Ｉ／Ｏバッファ１０は同信号が"Ｌ"レベル
であれば、出力バッファをフローティング状態として半
導体記憶装置外部からバスＩ／Ｏに供給される書き込み
データを入力バッファでバッファリングしてバスＷＲＢ
に送出する。つまり制御信号ＣＷＯが"Ｈ"レベルであれ
ば読み出し、"Ｌ"レベルであれば書き込みである。次
に、Ｒ／Ｗ（Read/Write）制御回路１１はチップセレク
ト信号／ＣＳ、書き込みイネーブル信号／ＷＥおよび出
力イネーブル信号ＯＥに基づいて制御信号ＣＷＯを生成
する。
号ＣＷＯのレベルに応じて同信号が"Ｈ"レベルであれば
バスＷＲＢ上の読み出しデータを出力バッファでバッフ
ァリングしてバスＩ／Ｏから半導体記憶装置外部に出力
する。また、Ｉ／Ｏバッファ１０は同信号が"Ｌ"レベル
であれば、出力バッファをフローティング状態として半
導体記憶装置外部からバスＩ／Ｏに供給される書き込み
データを入力バッファでバッファリングしてバスＷＲＢ
に送出する。つまり制御信号ＣＷＯが"Ｈ"レベルであれ
ば読み出し、"Ｌ"レベルであれば書き込みである。次
に、Ｒ／Ｗ（Read/Write）制御回路１１はチップセレク
ト信号／ＣＳ、書き込みイネーブル信号／ＷＥおよび出
力イネーブル信号ＯＥに基づいて制御信号ＣＷＯを生成
する。
【００３１】ラッチ制御回路１２はアドレス変化検出信
号ＡＴＤ及びカラムイネーブル信号ＣＥに基づいて、ア
ドレスAddressのラッチタイミングを決める上述したラ
ッチ制御信号ＬＣを生成する。ロウ制御回路１３はリフ
レッシュ制御信号ＲＥＦＡ、リフレッシュ制御信号ＲＥ
ＦＷ、アドレス変化検出信号ＡＴＤ及び書き込みイネー
ブル信号／ＷＥに基づいて、ロウイネーブル信号ＲＥ、
センスアンプイネーブル信号ＳＥ、プリチャージイネー
ブル信号ＰＥおよび制御信号ＣＣを生成する。カラム制
御回路１４はこの制御信号ＣＣに基づいてカラムイネー
ブル信号ＣＥを生成する。
号ＡＴＤ及びカラムイネーブル信号ＣＥに基づいて、ア
ドレスAddressのラッチタイミングを決める上述したラ
ッチ制御信号ＬＣを生成する。ロウ制御回路１３はリフ
レッシュ制御信号ＲＥＦＡ、リフレッシュ制御信号ＲＥ
ＦＷ、アドレス変化検出信号ＡＴＤ及び書き込みイネー
ブル信号／ＷＥに基づいて、ロウイネーブル信号ＲＥ、
センスアンプイネーブル信号ＳＥ、プリチャージイネー
ブル信号ＰＥおよび制御信号ＣＣを生成する。カラム制
御回路１４はこの制御信号ＣＣに基づいてカラムイネー
ブル信号ＣＥを生成する。
【００３２】ブースト電源１５はメモリセルアレイ６内
のワード線に印加される昇圧電位をロウデコーダ７に供
給する電源である。また、基板電圧発生回路１６はメモ
リセルアレイ６の各メモリセルが形成されたウエルまた
は半導体基板に印加される基板電圧を発生させる回路で
ある。さらに、リファレンス電圧発生回路１７はメモリ
セルアレイ６、センスアンプ・リセット回路９内のセン
スアンプやプリチャージ回路・イコライズ回路が使用す
るリファレンス電圧（例えば電源電位の１／２＝１／２
Ｖｃｃ）を発生させる。
のワード線に印加される昇圧電位をロウデコーダ７に供
給する電源である。また、基板電圧発生回路１６はメモ
リセルアレイ６の各メモリセルが形成されたウエルまた
は半導体基板に印加される基板電圧を発生させる回路で
ある。さらに、リファレンス電圧発生回路１７はメモリ
セルアレイ６、センスアンプ・リセット回路９内のセン
スアンプやプリチャージ回路・イコライズ回路が使用す
るリファレンス電圧（例えば電源電位の１／２＝１／２
Ｖｃｃ）を発生させる。
【００３３】ここで、リフレッシュ制御回路４、ブース
ト電源１５、基板電圧発生回路１６およびリファレンス
電圧発生回路１７にはパワーダウン制御信号PowerDown
が供給されている。このパワーダウン制御信号PowerDow
nは半導体記憶装置をパワーダウン状態（スタンバイ状
態）にするときのモードを半導体記憶装置外部から指定
するための信号である。
ト電源１５、基板電圧発生回路１６およびリファレンス
電圧発生回路１７にはパワーダウン制御信号PowerDown
が供給されている。このパワーダウン制御信号PowerDow
nは半導体記憶装置をパワーダウン状態（スタンバイ状
態）にするときのモードを半導体記憶装置外部から指定
するための信号である。
【００３４】本実施形態ではメモリセル自体がＤＲＡＭ
と同様のものであるため、ＳＲＡＭのようにスタンバイ
状態で単純に半導体記憶装置内の回路各部への電源供給
を止めてしまうことはできず、スタンバイ状態であって
もメモリセルのデータを保持するためにはリフレッシュ
動作に必要となる回路へ電源を供給し続ける必要があ
る。つまり、本実施形態の半導体記憶装置はスタンバイ
状態に関してはＳＲＡＭとの互換性を完全にとってはい
ないものの、スタンバイ状態におけるモードを幾つか設
けてＳＲＡＭとの互換性をできる限りとりつつ、既存の
ＳＲＡＭ等には存在しないようなモードも設けている。
と同様のものであるため、ＳＲＡＭのようにスタンバイ
状態で単純に半導体記憶装置内の回路各部への電源供給
を止めてしまうことはできず、スタンバイ状態であって
もメモリセルのデータを保持するためにはリフレッシュ
動作に必要となる回路へ電源を供給し続ける必要があ
る。つまり、本実施形態の半導体記憶装置はスタンバイ
状態に関してはＳＲＡＭとの互換性を完全にとってはい
ないものの、スタンバイ状態におけるモードを幾つか設
けてＳＲＡＭとの互換性をできる限りとりつつ、既存の
ＳＲＡＭ等には存在しないようなモードも設けている。
【００３５】すなわち、通常の動作モードの他に本実施
形態では３種類のスタンバイモード１〜３を用意してい
る。スタンバイモード１ではリフレッシュ制御回路４、
ブースト電源１５、基板電圧発生回路１６およびリファ
レンス電圧発生回路１７の全てに電源を供給し、チップ
セレクト信号／ＣＳが無効（スタンバイ状態）なときに
もリフレッシュ動作を可能とする。スタンバイモード２
では４種類の回路のうちリフレッシュ制御回路４に対し
てだけ電源供給を止め、スタンバイ状態でリフレッシュ
動作を停止させる。スタンバイモード３では４種類の回
路全てに対する電源供給を止めて、スタンバイ状態で不
要な回路への電源供給を全て停止する。
形態では３種類のスタンバイモード１〜３を用意してい
る。スタンバイモード１ではリフレッシュ制御回路４、
ブースト電源１５、基板電圧発生回路１６およびリファ
レンス電圧発生回路１７の全てに電源を供給し、チップ
セレクト信号／ＣＳが無効（スタンバイ状態）なときに
もリフレッシュ動作を可能とする。スタンバイモード２
では４種類の回路のうちリフレッシュ制御回路４に対し
てだけ電源供給を止め、スタンバイ状態でリフレッシュ
動作を停止させる。スタンバイモード３では４種類の回
路全てに対する電源供給を止めて、スタンバイ状態で不
要な回路への電源供給を全て停止する。
【００３６】以上のようなスタンバイモードを設けるこ
とで、半導体記憶装置が適用される機器やその使用環境
などに応じて、スタンバイ状態におけるデータ保持の要
否、アクティブ状態への復帰時間、電流消費量などを半
導体記憶装置外部からきめ細かく制御できるようにな
る。なお、パワーダウン制御信号PowerDownは必須の機
能というわけではないことからこれを省略してしまって
も良く、そうすることで汎用ＳＲＡＭとＩ／Ｏピンの互
換性を完全に保つことが可能となる。
とで、半導体記憶装置が適用される機器やその使用環境
などに応じて、スタンバイ状態におけるデータ保持の要
否、アクティブ状態への復帰時間、電流消費量などを半
導体記憶装置外部からきめ細かく制御できるようにな
る。なお、パワーダウン制御信号PowerDownは必須の機
能というわけではないことからこれを省略してしまって
も良く、そうすることで汎用ＳＲＡＭとＩ／Ｏピンの互
換性を完全に保つことが可能となる。
【００３７】次に、図２を参照して図１に示したリフレ
ッシュ制御回路４の構成について説明する。図２に示す
リフレッシュ制御回路４は、リフレッシュを１度に行う
単位行アドレス分（この実施形態では１行分）のリフレ
ッシュ動作の時間間隔の基準となるリフレッシュ用クロ
ック信号を発生するタイマ４１と、リフレッシュ用クロ
ック信号、アドレス変化検出信号ＡＴＤ、書き込みイネ
ーブル信号／ＷＥ、および制御信号ＣＷＯに基づいてリ
フレッシュ制御信号ＲＥＦＡ，ＲＥＦＷを生成するコン
トローラ４２と、コントローラ４２から供給されるリフ
レッシュ動作の実行を指示する制御信号の発生回数をカ
ウントしてリフレッシュアドレスR_ADDを順次更新しな
がら生成するリフレッシュ発生回路４３とから構成され
ている。
ッシュ制御回路４の構成について説明する。図２に示す
リフレッシュ制御回路４は、リフレッシュを１度に行う
単位行アドレス分（この実施形態では１行分）のリフレ
ッシュ動作の時間間隔の基準となるリフレッシュ用クロ
ック信号を発生するタイマ４１と、リフレッシュ用クロ
ック信号、アドレス変化検出信号ＡＴＤ、書き込みイネ
ーブル信号／ＷＥ、および制御信号ＣＷＯに基づいてリ
フレッシュ制御信号ＲＥＦＡ，ＲＥＦＷを生成するコン
トローラ４２と、コントローラ４２から供給されるリフ
レッシュ動作の実行を指示する制御信号の発生回数をカ
ウントしてリフレッシュアドレスR_ADDを順次更新しな
がら生成するリフレッシュ発生回路４３とから構成され
ている。
【００３８】リフレッシュ制御信号ＲＥＦＡは半導体記
憶装置外部からのアクセス要求に付随してリフレッシュ
を行うか否かを制御するための信号である。すなわち、
同信号が"Ｈ"レベルであれば、リフレッシュ動作が許可
された状態となり、当該アクセス要求により生じるアド
レス変化検出信号ＡＴＤの立ち上がりで、ロウイネーブ
ル信号ＲＥにワンショットパルスを発生させてリフレッ
シュを起動する。これに対して同信号が"Ｌ"レベルであ
れば、アドレス変化検出信号ＡＴＤにワンショットパル
スが発生していても、ロウイネーブル信号ＲＥにワンシ
ョットパルスを発生させることはない。リフレッシュ制
御信号ＲＥＦＡはリフレッシュ用クロック信号に基づい
て実行されるセルフリフレッシュのための信号でもあ
る。ただし、本実施形態では、さらにリフレッシュ制御
信号ＲＥＦＷを用いて、書き込みイネーブル信号／ＷＥ
が活性化されるタイミングに基づくリフレッシュ動作の
制御を行うようにしている。このほか、後述するタイマ
出力の周期Ｔｒ（図３を参照）内に一度もアクセスがな
い場合等でリフレッシュが必要となったときにもリフレ
ッシュを行うようにしている。このリフレッシュ制御信
号ＲＥＦＷに正のワンショットパルスを与えることでロ
ウイネーブル信号ＲＥへ強制的にワンショットパルスを
発生させてリフレッシュを起動することが可能である。
憶装置外部からのアクセス要求に付随してリフレッシュ
を行うか否かを制御するための信号である。すなわち、
同信号が"Ｈ"レベルであれば、リフレッシュ動作が許可
された状態となり、当該アクセス要求により生じるアド
レス変化検出信号ＡＴＤの立ち上がりで、ロウイネーブ
ル信号ＲＥにワンショットパルスを発生させてリフレッ
シュを起動する。これに対して同信号が"Ｌ"レベルであ
れば、アドレス変化検出信号ＡＴＤにワンショットパル
スが発生していても、ロウイネーブル信号ＲＥにワンシ
ョットパルスを発生させることはない。リフレッシュ制
御信号ＲＥＦＡはリフレッシュ用クロック信号に基づい
て実行されるセルフリフレッシュのための信号でもあ
る。ただし、本実施形態では、さらにリフレッシュ制御
信号ＲＥＦＷを用いて、書き込みイネーブル信号／ＷＥ
が活性化されるタイミングに基づくリフレッシュ動作の
制御を行うようにしている。このほか、後述するタイマ
出力の周期Ｔｒ（図３を参照）内に一度もアクセスがな
い場合等でリフレッシュが必要となったときにもリフレ
ッシュを行うようにしている。このリフレッシュ制御信
号ＲＥＦＷに正のワンショットパルスを与えることでロ
ウイネーブル信号ＲＥへ強制的にワンショットパルスを
発生させてリフレッシュを起動することが可能である。
【００３９】なお、図２では、パワーダウン制御信号Po
werDown等の他の制御信号に対応する構成については図
示を省略している。
werDown等の他の制御信号に対応する構成については図
示を省略している。
【００４０】図３および図４を参照してリフレッシュ制
御回路４が制御するリフレッシュ動作について説明す
る。図３は、上から順にタイマ４１の出力、アドレスAd
dress、リフレッシュ動作のタイミング、リフレッシュ
制御信号ＲＥＦＡの各信号または動作状態の変化を示す
タイミングチャートであり、図示していないチップセレ
クト信号／ＣＳが"Ｌ"レベルとなり該チップが選択され
た状態でデータの読み込みが行われる場合の動作例を示
している。一方、図４は、上から順にタイマ４１の出
力、アドレスAddress、書き込みイネーブル信号／Ｗ
Ｅ、リフレッシュ動作のタイミング、リフレッシュ制御
信号ＲＥＦＡ，ＲＥＦＷの各信号または動作状態の変化
を示すタイミングチャートであり、図示していないチッ
プセレクト信号／ＣＳが"Ｌ"レベルとなり該チップが選
択された状態で、書き込みイネーブル信号／ＷＥによっ
てデータの書き込みが行われる場合の動作例を示してい
る。ここで、書き込みイネーブル信号／ＷＥは"Ｌ"レベ
ルで書き込みを指示する外部信号であり、本実施形態で
は書き込みイネーブル信号／ＷＥの立ち下がりエッジで
データの書き込み（あるいは取り込み）が開始され、立
ち上がりエッジでデータが確定されるように各部が制御
されるようになっている。
御回路４が制御するリフレッシュ動作について説明す
る。図３は、上から順にタイマ４１の出力、アドレスAd
dress、リフレッシュ動作のタイミング、リフレッシュ
制御信号ＲＥＦＡの各信号または動作状態の変化を示す
タイミングチャートであり、図示していないチップセレ
クト信号／ＣＳが"Ｌ"レベルとなり該チップが選択され
た状態でデータの読み込みが行われる場合の動作例を示
している。一方、図４は、上から順にタイマ４１の出
力、アドレスAddress、書き込みイネーブル信号／Ｗ
Ｅ、リフレッシュ動作のタイミング、リフレッシュ制御
信号ＲＥＦＡ，ＲＥＦＷの各信号または動作状態の変化
を示すタイミングチャートであり、図示していないチッ
プセレクト信号／ＣＳが"Ｌ"レベルとなり該チップが選
択された状態で、書き込みイネーブル信号／ＷＥによっ
てデータの書き込みが行われる場合の動作例を示してい
る。ここで、書き込みイネーブル信号／ＷＥは"Ｌ"レベ
ルで書き込みを指示する外部信号であり、本実施形態で
は書き込みイネーブル信号／ＷＥの立ち下がりエッジで
データの書き込み（あるいは取り込み）が開始され、立
ち上がりエッジでデータが確定されるように各部が制御
されるようになっている。
【００４１】図３に示すタイマ出力の周期Ｔｒは、その
１周期に１度、１行アドレス分のリフレッシュを行うこ
とで、すべてのメモリセルのデータを保持できる値とな
るように設定されている。また、図３の例では、外部か
ら入力されるアドレスAddress信号の複数の変化の時間
間隔が最大メモリアクセス周期Ｔcyc maxよりも短くな
るように制御されている。最大メモリアクセス周期Ｔcy
c maxは、複数回連続してメモリへのアクセスを行う場
合に各アクセスの間隔の最大値を規定する仕様であっ
て、タイマ出力の周期Ｔｒよりも短い時間に設定され
る。ここでタイマ出力の周期Ｔｒの間に平均１回のリフ
レッシュを実行すれば全体でのリフレッシュ回数は十分
となる。そこで、本実施形態では、周期Ｔｒの１周期の
最初のタイミングでリフレッシュ制御信号ＲＥＦＡを"
Ｈ"レベルに制御し、その周期内でリフレッシュが１回
実行された場合には、リフレッシュ制御信号ＲＥＦＡ
を"Ｈ"レベルから"Ｌ"レベルに変化させて、次の周期Ｔ
ｒで再び"Ｈ"レベルに制御されるまではリフレッシュを
行わないようにしている。ただし、リフレッシュ回数の
全体数の制御はこの形態に限定されるものではない。ま
た、図３および図４には示していないが、周期Ｔｒ内で
１度もアドレス変化が発生しなかった場合にはその周期
の最後のタイミングでリフレッシュ制御信号ＲＥＦＷが
発生されてセルフリフレッシュが実行されるものとす
る。
１周期に１度、１行アドレス分のリフレッシュを行うこ
とで、すべてのメモリセルのデータを保持できる値とな
るように設定されている。また、図３の例では、外部か
ら入力されるアドレスAddress信号の複数の変化の時間
間隔が最大メモリアクセス周期Ｔcyc maxよりも短くな
るように制御されている。最大メモリアクセス周期Ｔcy
c maxは、複数回連続してメモリへのアクセスを行う場
合に各アクセスの間隔の最大値を規定する仕様であっ
て、タイマ出力の周期Ｔｒよりも短い時間に設定され
る。ここでタイマ出力の周期Ｔｒの間に平均１回のリフ
レッシュを実行すれば全体でのリフレッシュ回数は十分
となる。そこで、本実施形態では、周期Ｔｒの１周期の
最初のタイミングでリフレッシュ制御信号ＲＥＦＡを"
Ｈ"レベルに制御し、その周期内でリフレッシュが１回
実行された場合には、リフレッシュ制御信号ＲＥＦＡ
を"Ｈ"レベルから"Ｌ"レベルに変化させて、次の周期Ｔ
ｒで再び"Ｈ"レベルに制御されるまではリフレッシュを
行わないようにしている。ただし、リフレッシュ回数の
全体数の制御はこの形態に限定されるものではない。ま
た、図３および図４には示していないが、周期Ｔｒ内で
１度もアドレス変化が発生しなかった場合にはその周期
の最後のタイミングでリフレッシュ制御信号ＲＥＦＷが
発生されてセルフリフレッシュが実行されるものとす
る。
【００４２】図３において、はタイマ出力によってリ
フレッシュ制御信号ＲＥＦＡが"Ｈ"レベルにセットされ
るタイミングを示している。これによって、アドレスAd
dressの変化を示す図示していないアドレス変化検出信
号ＡＴＤのワンショットパルスによるリフレッシュが実
行可能となる。はアドレスAddressの変化をトリガと
して（図示していないアドレス変化検出信号ＡＴＤのワ
ンショットパルスによって）リフレッシュが実行された
後、それ以降のリフレッシュが不要となるため、リフレ
ッシュ制御信号ＲＥＦＡが"Ｌ"レベルにリセットされる
タイミングを示している。一方、図３で、タイミングｔ
ｃ，ｔｃ，…あるいはｔｄにおいてもアドレスAddress
の変化は発生しているが、これらのタイミングではリフ
レッシュ制御信号ＲＥＦＡが"Ｌ"レベルとなっているの
で、リフレッシュは実行されない。
フレッシュ制御信号ＲＥＦＡが"Ｈ"レベルにセットされ
るタイミングを示している。これによって、アドレスAd
dressの変化を示す図示していないアドレス変化検出信
号ＡＴＤのワンショットパルスによるリフレッシュが実
行可能となる。はアドレスAddressの変化をトリガと
して（図示していないアドレス変化検出信号ＡＴＤのワ
ンショットパルスによって）リフレッシュが実行された
後、それ以降のリフレッシュが不要となるため、リフレ
ッシュ制御信号ＲＥＦＡが"Ｌ"レベルにリセットされる
タイミングを示している。一方、図３で、タイミングｔ
ｃ，ｔｃ，…あるいはｔｄにおいてもアドレスAddress
の変化は発生しているが、これらのタイミングではリフ
レッシュ制御信号ＲＥＦＡが"Ｌ"レベルとなっているの
で、リフレッシュは実行されない。
【００４３】次に、図４を参照してデータ書き込み時の
リフレッシュ動作について説明する。図４に示す例で
は、書き込みイネーブル信号／ＷＥ（あるいは制御信号
ＣＷＯ）が"Ｈ"レベルの期間がデータ読み出し時であ
り、"Ｌ"レベルの期間がデータ書き込み時である。図４
のタイミングおよびでは、図３のタイミングおよ
びと同等の動作が行われている。次にタイミングで
は、書き込みイネーブル信号／ＷＥが立ち下がるタイミ
ングに同期してリフレッシュ制御信号ＲＥＦＷにワンシ
ョットパルスが発生される。そして、このリフレッシュ
制御信号ＲＥＦＷの発生に同期してリフレッシュ動作が
実行される。この場合、同一タイマ出力周期Ｔｒ内でリ
フレッシュ制御信号ＲＥＦＡによるタイミングおよび
でのリフレッシュ動作がすでに実行されているが、書
き込みイネーブル信号／ＷＥが読み出しから書き込みに
変化した最初のタイミングでは、強制的にリフレッシュ
を行うようにリフレッシュ制御信号ＲＥＦＷが発生され
るようになっている。こののタイミングでのリフレッ
シュは、次のタイマ出力周期Ｔｒでのリフレッシュの前
倒しの実行とみなせるので、次のタイマ出力の開始時
（タイミング）ではリフレッシュ制御信号ＲＥＦＡ
は"Ｌ"レベルに設定される。次のタイマ出力周期Ｔｒで
のリフレッシュ動作が停止され、例えば、パルスＰ１の
タイミングでリフレッシュ動作が行われることはない。
リフレッシュ動作について説明する。図４に示す例で
は、書き込みイネーブル信号／ＷＥ（あるいは制御信号
ＣＷＯ）が"Ｈ"レベルの期間がデータ読み出し時であ
り、"Ｌ"レベルの期間がデータ書き込み時である。図４
のタイミングおよびでは、図３のタイミングおよ
びと同等の動作が行われている。次にタイミングで
は、書き込みイネーブル信号／ＷＥが立ち下がるタイミ
ングに同期してリフレッシュ制御信号ＲＥＦＷにワンシ
ョットパルスが発生される。そして、このリフレッシュ
制御信号ＲＥＦＷの発生に同期してリフレッシュ動作が
実行される。この場合、同一タイマ出力周期Ｔｒ内でリ
フレッシュ制御信号ＲＥＦＡによるタイミングおよび
でのリフレッシュ動作がすでに実行されているが、書
き込みイネーブル信号／ＷＥが読み出しから書き込みに
変化した最初のタイミングでは、強制的にリフレッシュ
を行うようにリフレッシュ制御信号ＲＥＦＷが発生され
るようになっている。こののタイミングでのリフレッ
シュは、次のタイマ出力周期Ｔｒでのリフレッシュの前
倒しの実行とみなせるので、次のタイマ出力の開始時
（タイミング）ではリフレッシュ制御信号ＲＥＦＡ
は"Ｌ"レベルに設定される。次のタイマ出力周期Ｔｒで
のリフレッシュ動作が停止され、例えば、パルスＰ１の
タイミングでリフレッシュ動作が行われることはない。
【００４４】次に、タイミングでは、タイミングの
リフレッシュで、当該タイマ出力周期内のリフレッシュ
が実行不要となっているものの、次の周期の開始トリガ
（Ａ）から例えば最大メモリアクセス周期Ｔcyc max内
で発生した書き込み動作に対しては、書き込みイネーブ
ル信号／ＷＥの立ち下がりをトリガにしてリフレッシュ
制御信号ＲＥＦＷを発生してリフレッシュ動作を実行す
る。すなわち、各タイマ出力周期Ｔｒの開始時点から、
タイマ出力周期Ｔｒから最大メモリアクセス周期Ｔcyc
maxを減じた値に対応する時間Ｔ１（Ｔ１＝タイマ出力
周期Ｔｒ−最大メモリアクセス周期Ｔcyc max）が経過
した以降の時間内に、書き込みイネーブル信号／ＷＥの
立ち下がりが発生した場合には、リフレッシュ制御信号
ＲＥＦＡが"Ｌ"レベルであったとしてもリフレッシュ制
御信号ＲＥＦＷが発生されるようにする。これによって
連続してデータを書き込んでいる間は（最大メモリアク
セス周期Ｔcyc max内でデータを繰り返し書き込んでい
る間は）、リフレッシュ制御信号ＲＥＦＡおよびアドレ
ス変化検出信号ＡＴＤに基づくリフレッシュが実行され
なくなる。なお、リフレッシュ制御信号ＲＥＦＷを発生
させるタイミングは、上述したような最大メモリアクセ
ス周期Ｔcyc maxで決まる時間範囲内に制限されるわけ
ではない。例えば、各リフレッシュ周期において、リフ
レッシュ制御信号ＲＥＦＡが"Ｈ"レベルのときに起動さ
れたリフレッシュおよびこれに伴う読み出し又は書き込
みが行われてから入力される任意の書き込みイネーブル
信号／ＷＥの立ち下がりで発生させるなど、上述したタ
イミングよりも前のタイミングでリフレッシュ制御信号
ＲＥＦＷを発生させても良い。
リフレッシュで、当該タイマ出力周期内のリフレッシュ
が実行不要となっているものの、次の周期の開始トリガ
（Ａ）から例えば最大メモリアクセス周期Ｔcyc max内
で発生した書き込み動作に対しては、書き込みイネーブ
ル信号／ＷＥの立ち下がりをトリガにしてリフレッシュ
制御信号ＲＥＦＷを発生してリフレッシュ動作を実行す
る。すなわち、各タイマ出力周期Ｔｒの開始時点から、
タイマ出力周期Ｔｒから最大メモリアクセス周期Ｔcyc
maxを減じた値に対応する時間Ｔ１（Ｔ１＝タイマ出力
周期Ｔｒ−最大メモリアクセス周期Ｔcyc max）が経過
した以降の時間内に、書き込みイネーブル信号／ＷＥの
立ち下がりが発生した場合には、リフレッシュ制御信号
ＲＥＦＡが"Ｌ"レベルであったとしてもリフレッシュ制
御信号ＲＥＦＷが発生されるようにする。これによって
連続してデータを書き込んでいる間は（最大メモリアク
セス周期Ｔcyc max内でデータを繰り返し書き込んでい
る間は）、リフレッシュ制御信号ＲＥＦＡおよびアドレ
ス変化検出信号ＡＴＤに基づくリフレッシュが実行され
なくなる。なお、リフレッシュ制御信号ＲＥＦＷを発生
させるタイミングは、上述したような最大メモリアクセ
ス周期Ｔcyc maxで決まる時間範囲内に制限されるわけ
ではない。例えば、各リフレッシュ周期において、リフ
レッシュ制御信号ＲＥＦＡが"Ｈ"レベルのときに起動さ
れたリフレッシュおよびこれに伴う読み出し又は書き込
みが行われてから入力される任意の書き込みイネーブル
信号／ＷＥの立ち下がりで発生させるなど、上述したタ
イミングよりも前のタイミングでリフレッシュ制御信号
ＲＥＦＷを発生させても良い。
【００４５】次に図５を参照して図４に示す時刻ｔ10〜
ｔ11のデータ書き込み時の動作の詳細について説明す
る。図５は、図４の時刻ｔ10〜ｔ11における動作波形を
示すタイミングチャートである。データ書き込み時のワ
ード線をノーマルワード線、リフレッシュ時のワード線
をリフレッシュワード線として示している。ノーマルワ
ード線は内部アドレスL_ADDによって決定され、リフレ
ッシュワード線はリフレッシュアドレスR_ADDによって
決定される。図５では、ノーマルワード線とリフレッシ
ュワード線が別々のワード線であると示しているが、同
一の場合もある。書き込みイネーブル信号／ＷＥの立ち
下がりに同期してリフレッシュ制御信号ＲＥＦＷが立ち
上がり、それに同期してリフレッシュワード線が活性化
される。ここで、活性化されたワード線に接続された複
数のメモリセルが一括してリフレッシュされる。次に、
リフレッシュ制御信号ＲＥＦＷが立ち下がると、これに
同期してノーマルワード線が活性化される。そして、書
き込みイネーブル信号／ＷＥ信号が立ち上がった時点で
バスＷＲＢからセンスアンプおよびビット線経由で供給
されているデータによってメモリセルのデータが確定さ
れる。
ｔ11のデータ書き込み時の動作の詳細について説明す
る。図５は、図４の時刻ｔ10〜ｔ11における動作波形を
示すタイミングチャートである。データ書き込み時のワ
ード線をノーマルワード線、リフレッシュ時のワード線
をリフレッシュワード線として示している。ノーマルワ
ード線は内部アドレスL_ADDによって決定され、リフレ
ッシュワード線はリフレッシュアドレスR_ADDによって
決定される。図５では、ノーマルワード線とリフレッシ
ュワード線が別々のワード線であると示しているが、同
一の場合もある。書き込みイネーブル信号／ＷＥの立ち
下がりに同期してリフレッシュ制御信号ＲＥＦＷが立ち
上がり、それに同期してリフレッシュワード線が活性化
される。ここで、活性化されたワード線に接続された複
数のメモリセルが一括してリフレッシュされる。次に、
リフレッシュ制御信号ＲＥＦＷが立ち下がると、これに
同期してノーマルワード線が活性化される。そして、書
き込みイネーブル信号／ＷＥ信号が立ち上がった時点で
バスＷＲＢからセンスアンプおよびビット線経由で供給
されているデータによってメモリセルのデータが確定さ
れる。
【００４６】なお、図５において、Ｔcycはメモリアク
セス周期、Ｔwpはライトパルス幅、Ｔskewはアドレスス
キュー時間、Ｔwrはアドレス・ホールド時間である。本
実施形態では、データ書き込み後の次のアドレス変化点
（図５の時刻ｔ11）で、リフレッシュ制御信号ＲＥＦＡ
によるリフレッシュが停止されるので、破線で示すよう
なリフレッシュ動作に伴うアドレス変化は発生しない。
したがって、アドレス・ホールド時間Ｔwrを０秒とした
としても、書き込みイネーブル信号／ＷＥの立ち上がり
に同期したデータの確定動作が安定して実施される。
セス周期、Ｔwpはライトパルス幅、Ｔskewはアドレスス
キュー時間、Ｔwrはアドレス・ホールド時間である。本
実施形態では、データ書き込み後の次のアドレス変化点
（図５の時刻ｔ11）で、リフレッシュ制御信号ＲＥＦＡ
によるリフレッシュが停止されるので、破線で示すよう
なリフレッシュ動作に伴うアドレス変化は発生しない。
したがって、アドレス・ホールド時間Ｔwrを０秒とした
としても、書き込みイネーブル信号／ＷＥの立ち上がり
に同期したデータの確定動作が安定して実施される。
【００４７】次に、図６を参照して本発明による半導体
記憶装置におけるデータアクセスの他の制御形態につい
て説明する。図６に示すタイミングチャートは、アドレ
スAddress変化の同一のタイミングに対応したリード時
（ａ）と、ライト時（ｂ）の動作を上下に分けて示すも
のである。
記憶装置におけるデータアクセスの他の制御形態につい
て説明する。図６に示すタイミングチャートは、アドレ
スAddress変化の同一のタイミングに対応したリード時
（ａ）と、ライト時（ｂ）の動作を上下に分けて示すも
のである。
【００４８】図６に示す動作では、アドレスAddressの
スキュー（図示したＴｓｋｅｗの期間）が終了する時刻
に書き込みイネーブル信号／ＷＥが非活性化状態（"Ｈ"
レベル）の場合は、外部アドレスAddressによるアクセ
スがリードであるとみなしてリード動作が開始される。
そして、書き込みイネーブル信号／ＷＥがそのままの状
態で活性化されなかった場合は、図６（ａ）に示すよう
に、内部アドレスL_ADDによってノーマルワード線が活
性化され、データの読み出し動作が実行されて、データ
が出力される。次に、内部アドレスL_ADDによるアクセ
スが開始されてから、データの読み出しに必要な所定時
間が経過したところで、リフレッシュアドレスR_ADDに
よってリフレッシュワード線に対するリフレッシュ動作
が実行される。
スキュー（図示したＴｓｋｅｗの期間）が終了する時刻
に書き込みイネーブル信号／ＷＥが非活性化状態（"Ｈ"
レベル）の場合は、外部アドレスAddressによるアクセ
スがリードであるとみなしてリード動作が開始される。
そして、書き込みイネーブル信号／ＷＥがそのままの状
態で活性化されなかった場合は、図６（ａ）に示すよう
に、内部アドレスL_ADDによってノーマルワード線が活
性化され、データの読み出し動作が実行されて、データ
が出力される。次に、内部アドレスL_ADDによるアクセ
スが開始されてから、データの読み出しに必要な所定時
間が経過したところで、リフレッシュアドレスR_ADDに
よってリフレッシュワード線に対するリフレッシュ動作
が実行される。
【００４９】一方、その後に書き込みイネーブル信号／
ＷＥが活性化される場合には、図６（ｂ）に示すよう
に、内部アドレスL_ADDによってノーマルワード線が活
性化されてデータの読み出し動作が実行された後、リフ
レッシュアドレスR_ADDによるリフレッシュワード線に
対するリフレッシュ動作が実行される。次に、リフレッ
シュ動作に必要な時間が経過したところで、内部アドレ
スL_ADDに対応するメモリセルに対してデータの書き込
み動作が実施される。
ＷＥが活性化される場合には、図６（ｂ）に示すよう
に、内部アドレスL_ADDによってノーマルワード線が活
性化されてデータの読み出し動作が実行された後、リフ
レッシュアドレスR_ADDによるリフレッシュワード線に
対するリフレッシュ動作が実行される。次に、リフレッ
シュ動作に必要な時間が経過したところで、内部アドレ
スL_ADDに対応するメモリセルに対してデータの書き込
み動作が実施される。
【００５０】以上のように、図６に示す動作によれば、
上述した実施形態と同様にリフレッシュ動作がデータ書
き込み動作に先立って実行されるので、書き込み時にお
けるアドレス・ホールド時間（Ｔwr）をほぼ零にするこ
とができる。さらに、本実施形態では、読み出し時に、
アドレススキューが終了した時点から読み出し動作が開
始されるとともに、データ読み出し後にリフレッシュ動
作が実行されるので、読み出し時におけるアクセス時間
を短縮することができる。
上述した実施形態と同様にリフレッシュ動作がデータ書
き込み動作に先立って実行されるので、書き込み時にお
けるアドレス・ホールド時間（Ｔwr）をほぼ零にするこ
とができる。さらに、本実施形態では、読み出し時に、
アドレススキューが終了した時点から読み出し動作が開
始されるとともに、データ読み出し後にリフレッシュ動
作が実行されるので、読み出し時におけるアクセス時間
を短縮することができる。
【００５１】なお、上述した各実施形態で説明したリフ
レッシュ動作のタイミング制御は従来の疑似ＳＲＡＭや
汎用ＤＲＡＭなどの既存の半導体記憶装置に適用しても
良いのであって、各実施形態で取り上げた汎用ＳＲＡＭ
仕様の疑似ＳＲＡＭに限定されるものではない。また、
上述した実施形態では書き込みイネーブル信号／ＷＥを
負論理とするとともにパルスの立ち下がりエッジからリ
フレッシュを行うようにしていたが、パルスの論理を反
転させてその立ち上がりエッジからリフレッシュを行う
ようにしても良い。これは、アドレス変化検出信号ＡＴ
Ｄ等、書き込みイネーブル信号／ＷＥ以外の各信号につ
いても全く同様である。
レッシュ動作のタイミング制御は従来の疑似ＳＲＡＭや
汎用ＤＲＡＭなどの既存の半導体記憶装置に適用しても
良いのであって、各実施形態で取り上げた汎用ＳＲＡＭ
仕様の疑似ＳＲＡＭに限定されるものではない。また、
上述した実施形態では書き込みイネーブル信号／ＷＥを
負論理とするとともにパルスの立ち下がりエッジからリ
フレッシュを行うようにしていたが、パルスの論理を反
転させてその立ち上がりエッジからリフレッシュを行う
ようにしても良い。これは、アドレス変化検出信号ＡＴ
Ｄ等、書き込みイネーブル信号／ＷＥ以外の各信号につ
いても全く同様である。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
リフレッシュ動作の時間間隔の基準となるリフレッシュ
用クロック信号を発生するリフレッシュ用クロック信号
発生手段と、アクセスアドレスの変化を検出してアクセ
スアドレス変化検出信号を発生するアドレス変化検出手
段と、リフレッシュ用クロック信号をトリガとして、ア
クセスアドレス変化検出信号の発生に基づくリフレッシ
ュ動作を許可するためのリフレッシュ許可信号を活性化
させ、アクセスアドレス変化検出信号の発生をトリガに
してリフレッシュアドレスに対応するメモリセルに対し
てリフレッシュを行ってからアクセスアドレスが示すメ
モリセルに対するアクセスを実行する制御手段とを設け
たので、リフレッシュによって通常のアクセスが影響さ
れたり、連続アクセスによってリフレッシュができなく
なったりする問題を生じなくなる。
リフレッシュ動作の時間間隔の基準となるリフレッシュ
用クロック信号を発生するリフレッシュ用クロック信号
発生手段と、アクセスアドレスの変化を検出してアクセ
スアドレス変化検出信号を発生するアドレス変化検出手
段と、リフレッシュ用クロック信号をトリガとして、ア
クセスアドレス変化検出信号の発生に基づくリフレッシ
ュ動作を許可するためのリフレッシュ許可信号を活性化
させ、アクセスアドレス変化検出信号の発生をトリガに
してリフレッシュアドレスに対応するメモリセルに対し
てリフレッシュを行ってからアクセスアドレスが示すメ
モリセルに対するアクセスを実行する制御手段とを設け
たので、リフレッシュによって通常のアクセスが影響さ
れたり、連続アクセスによってリフレッシュができなく
なったりする問題を生じなくなる。
【００５３】また、本発明では、上記リフレッシュ許可
信号が活性化された状態でリフレッシュ動作を行ってか
ら、リフレッシュ用クロック信号に基づく一定期間だけ
リフレッシュ許可信号を非活性化させて、アクセスアド
レス変化検出信号の発生をトリガにしたリフレッシュ動
作を停止させている。これにより、後続するアクセスの
リフレッシュ動作がアドレス変化時点で実行されること
がなくなって、データ書き込み時のアドレス・ホールド
時間Ｔwrの仕様を汎用のＳＲＡＭと同等にすることがで
きるという効果が得られる。
信号が活性化された状態でリフレッシュ動作を行ってか
ら、リフレッシュ用クロック信号に基づく一定期間だけ
リフレッシュ許可信号を非活性化させて、アクセスアド
レス変化検出信号の発生をトリガにしたリフレッシュ動
作を停止させている。これにより、後続するアクセスの
リフレッシュ動作がアドレス変化時点で実行されること
がなくなって、データ書き込み時のアドレス・ホールド
時間Ｔwrの仕様を汎用のＳＲＡＭと同等にすることがで
きるという効果が得られる。
【００５４】また、本発明の別の態様では、アクセスア
ドレスが変化してから所定時間経過したのちに該アクセ
スアドレスが示すメモリセルに対してデータの読み出し
動作を実行し、続いてリフレッシュアドレスに対応する
メモリセルのリフレッシュ動作を行い、データ書き込み
のときにはさらにアクセスアドレスが示すメモリセルに
対してデータの書き込み動作を実行する制御手段を設け
たので、後続するアクセスのリフレッシュ動作がアドレ
ス変化時点で実行されることがなく、データ書き込み時
のアドレス・ホールド時間Ｔwrの仕様を汎用のＳＲＡＭ
と同等にすることができる。また、アドレススキューが
終了した時点から読み出し動作が開始されるので、読み
出し時におけるアクセス時間を短縮できる。
ドレスが変化してから所定時間経過したのちに該アクセ
スアドレスが示すメモリセルに対してデータの読み出し
動作を実行し、続いてリフレッシュアドレスに対応する
メモリセルのリフレッシュ動作を行い、データ書き込み
のときにはさらにアクセスアドレスが示すメモリセルに
対してデータの書き込み動作を実行する制御手段を設け
たので、後続するアクセスのリフレッシュ動作がアドレ
ス変化時点で実行されることがなく、データ書き込み時
のアドレス・ホールド時間Ｔwrの仕様を汎用のＳＲＡＭ
と同等にすることができる。また、アドレススキューが
終了した時点から読み出し動作が開始されるので、読み
出し時におけるアクセス時間を短縮できる。
【図１】 本発明の一実施形態による半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 同実施形態による半導体記憶装置の要部の詳
細構成を示した回路図である。
細構成を示した回路図である。
【図３】 同実施形態による半導体記憶装置において、
リフレッシュ制御信号ＲＥＦＡによってリフレッシュが
実施される場合の動作を示したタイミングチャートであ
る。
リフレッシュ制御信号ＲＥＦＡによってリフレッシュが
実施される場合の動作を示したタイミングチャートであ
る。
【図４】 同実施形態による半導体記憶装置において、
書き込みイネーブル信号／ＷＥの入力に応じ、リフレッ
シュ制御信号ＲＥＦＷによってリフレッシュが実施され
る場合の動作を示したタイミングチャートである。
書き込みイネーブル信号／ＷＥの入力に応じ、リフレッ
シュ制御信号ＲＥＦＷによってリフレッシュが実施され
る場合の動作を示したタイミングチャートである。
【図５】 同実施形態による半導体記憶装置において、
図４に示す動作の詳細を示したタイミングチャートであ
る。
図４に示す動作の詳細を示したタイミングチャートであ
る。
【図６】 本発明の半導体記憶装置における他のアクセ
ス制御タイミングを示したタイミングチャートである。
ス制御タイミングを示したタイミングチャートである。
１ アドレスバッファ ２ ラッチ ３ ＡＴＤ回路 ４ リフレッシュ制御回路 ５ マルチプレクサ ６ メモリセルアレイ ７ ロウデコーダ ８ カラムデコーダ ９ センスアンプ・リセット回路 １０ Ｉ／Ｏバッファ １１ Ｒ／Ｗ制御回路 １２ ラッチ制御回路 １３ ロウ制御回路 １４ カラム制御回路 １５ ブースト電源 １６ 基板電圧発生回路 １７ リファレンス電圧発生回路
Claims (10)
- 【請求項１】 リフレッシュを必要とするメモリセルを
有し、外部から供給されるアクセスアドレスの示すメモ
リセルにアクセスする半導体記憶装置において、 前記リフレッシュの対象となるメモリセルを示すリフレ
ッシュアドレスを生成するリフレッシュアドレス生成手
段と、 リフレッシュ動作の時間間隔の基準となるリフレッシュ
用クロック信号を発生するリフレッシュ用クロック信号
発生手段と、 前記アクセスアドレスの変化を検出してアクセスアドレ
ス変化検出信号を発生するアドレス変化検出手段と、 前記リフレッシュ用クロック信号をトリガとして、前記
アクセスアドレス変化検出信号の発生に基づくリフレッ
シュ動作を許可するためのリフレッシュ許可信号を活性
化させ、前記アクセスアドレス変化検出信号の発生をト
リガにして前記リフレッシュアドレスに対応するメモリ
セルに対してリフレッシュを行ってから前記アクセスア
ドレスが示すメモリセルに対するアクセスを実行する制
御手段とを具備することを特徴とする半導体記憶装置。 - 【請求項２】 前記制御手段は、前記リフレッシュ許可
信号が活性化された状態で前記リフレッシュ動作を行っ
てから、前記リフレッシュ用クロック信号に基づく一定
期間だけ前記リフレッシュ許可信号を非活性化させて、
前記アクセスアドレス変化検出信号の発生をトリガにし
たリフレッシュ動作を停止させることを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項３】 前記制御手段は、書き込み指示信号が入
力されたときに、該書き込み指示信号の入力をトリガと
して、前記リフレッシュ許可信号に依らずリフレッシュ
を行ってから前記アクセスアドレスが示すメモリセルに
対して書き込みを行うことを特徴とする請求項１または
２記載の半導体記憶装置。 - 【請求項４】 前記制御手段は、前記リフレッシュ用ク
ロック信号が発生されるときから前記メモリセルに対す
るアクセスアドレスの変化の時間間隔の最大値だけ前ま
での所定期間内に前記書き込み指示信号が入力されたと
きに、前記書き込み指示信号をトリガとしたリフレッシ
ュおよびこれに続く書き込みを行うことを特徴とする請
求項３記載の半導体記憶装置。 - 【請求項５】 前記制御手段は、前記書き込み指示信号
をトリガとしてリフレッシュおよびこれに続く書き込み
を行ったときには、次に発生するリフレッシュ用クロッ
ク信号をトリガとした前記リフレッシュ許可信号の活性
化を行わずに、前記アクセスアドレス変化検出信号が入
力されたときにはリフレッシュ動作を省略して前記アク
セスアドレスが示すメモリセルに対してアクセスするこ
とを特徴とする請求項３又は４記載の半導体記憶装置。 - 【請求項６】 前記メモリセルに対するアクセスアドレ
スの変化の時間間隔が、前記リフレッシュ用クロック信
号の周期よりも短く制御されていることを特徴とする請
求項１〜５のいずれか１項記載の半導体記憶装置。 - 【請求項７】 外部から供給され、当該半導体記憶装置
を選択するためのチップセレクト信号を入力する入力手
段を有し、 前記アドレス変化検出手段が、外部から供給される前記
メモリセルに対するアクセスアドレスの変化又は該チッ
プセレクト信号の変化を検出してアクセスアドレス変化
検出信号を発生することを特徴とする請求項１〜６のい
ずれか１項記載の半導体記憶装置。 - 【請求項８】 書き込み指示信号が、所定のパルス幅を
有するパルス信号であって、該パルス信号が終了したと
きの信号の立ち上がり又は立ち下がり変化のタイミング
で前記メモリセルのデータが確定されることを特徴とす
る請求項１〜７のいずれか１項記載の半導体記憶装置。 - 【請求項９】 前記制御手段が、前記メモリセルに対す
るアクセスアドレスの変化が前記リフレッシュ用クロッ
ク信号に基づく所定期間発生しなかったとき、前記リフ
レッシュ用クロック信号に基づく所定周期で前記リフレ
ッシュアドレスに対応するメモリセルに対してリフレッ
シュ動作を行わせることを特徴とする請求項１〜８いず
れか１項記載の半導体記憶装置。 - 【請求項１０】 リフレッシュを必要とするメモリセル
を有し、外部から供給されるアクセスアドレスの示すメ
モリセルにアクセスする半導体記憶装置において、 前記リフレッシュの対象となるメモリセルを示すリフレ
ッシュアドレスを生成するリフレッシュアドレス生成手
段と、 前記アクセスアドレスが変化してから所定時間経過した
のちに該アクセスアドレスが示すメモリセルに対してデ
ータの読み出し動作を実行し、続いて前記リフレッシュ
アドレスに対応するメモリセルのリフレッシュ動作を行
い、データ書き込みのときにはさらに前記アクセスアド
レスが示すメモリセルに対してデータの書き込み動作を
実行する制御手段とを具備することを特徴とする半導体
記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000375745A JP4749538B2 (ja) | 2000-12-11 | 2000-12-11 | 半導体記憶装置 |
| TW090130459A TW544676B (en) | 2000-12-11 | 2001-12-05 | Semiconductor memory device and refresh control circuit |
| EP01270215A EP1351250A4 (en) | 2000-12-11 | 2001-12-06 | SEMICONDUCTOR MEMORY DEVICE AND REFRESH CONTROL CIRCUIT |
| CNB018204279A CN1260736C (zh) | 2000-12-11 | 2001-12-06 | 半导体存储器及其更新控制电路 |
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