JP4427002B2 - 半導体試験用プログラムデバッグ装置 - Google Patents

Description

本発明は、半導体試験装置の動作をエミュレートして半導体試験プログラムの検証を行う半導体試験用プログラムデバッグ装置に関する。

従来から、出荷前のロジックＩＣや半導体メモリ等の各種の半導体デバイスに対して機能試験や直流試験等を行うものとして半導体試験装置が知られている。半導体試験装置を用いて機能試験や直流試験等を実施する場合に、どのような項目の試験をどのような条件で行うかの各種の条件は予め半導体試験用プログラムに組み込まれているので、この半導体試験用プログラムを実行することによって被検査用半導体デバイスの各種試験を行うことができる。しかしながら、半導体試験用プログラムは、試験項目の設定、試験条件の設定、試験の実行、試験結果の判定などの多岐に渡る動作を制御しなければならず、膨大なステップのプログラムで構築されている。この半導体試験用プログラムは、被検査用半導体デバイスの種類が変更になったり、そのロジックが変更になったりした場合、それに併せて種々変更されなければならない。半導体試験用プログラムが新規に作成されたり、変更された場合にそのプログラム自体が正常に動作するものなのか否か、そのプログラムの評価を行わなければならない。その一方法として、実際の半導体試験装置を用いて予め良否の分かっている被検査用半導体デバイスに対して、半導体試験用プログラムを動作させて、そのプログラムの評価を行っていた。しかし、半導体試験装置自体が高価であって導入台数も少ないことから、実際の半導体試験装置を用いて半導体試験用プログラムが正常に動作するか否かの評価を行うことは、半導体試験のラインを停止することになり、好ましくない。そこで、従来から、実際の半導体試験装置を用いて半導体試験用プログラムの評価を行うのではなく、ワークステーション等の汎用コンピュータを用いて半導体試験装置の動作をエミュレートして、その半導体試験用プログラムが正常に動作しているか否かのデバッグを行う半導体試験用プログラムデバッグ装置が用いられていた（例えば、特許文献１参照。）。
特開２００１−５１０２５号公報（第３−５頁、図１−３）

ところで、特許文献１に開示された半導体試験用プログラムデバッグ装置（以後、単に「デバッグ装置」と称する）は、デバッグ対象となる半導体試験プログラムに適合した仕様で作られている。例えば、半導体試験装置の製造メーカーとしてＡ社とＢ社がある場合に、Ａ社が製造した半導体試験装置ＴＡに組み込まれる半導体試験プログラムａを実行したときに半導体試験装置ＴＡの動作をエミュレートするようにデバッグ装置ＷＡが作られている。また、Ｂ社が製造した半導体試験装置ＴＢに組み込まれる半導体試験プログラムｂを実行したときに半導体試験装置ＴＢの動作をエミュレートするためにはデバッグ装置ＷＢが必要になる。このように、製造メーカが異なる複数の半導体試験装置に用いられる半導体試験用プログラムをデバッグする場合には、製造メーカ毎に仕様が異なるデバッグ装置が必要になり、設備の無駄が多くなるという問題があった。また、このような問題は、同一の製造メーカーから購入した複数の半導体試験装置についても起こり得る。例えば、購入時期によって半導体試験プログラムの仕様が大きく異なった場合には、仕様が異なる半導体試験プログラムを共通のデバッグ装置でデバッグすることができないため、半導体試験プログラムのそれぞれの仕様に合わせた複数のデバッグ装置が必要になる。

本発明は、このような点に鑑みて創作されたものであり、その目的は、仕様が異なる半導体試験装置あるいは半導体試験プログラムを用いる場合に設備の無駄を低減することができる半導体試験用プログラムデバッグ装置を提供することにある。

上述した課題を解決するために、本発明の半導体試験用プログラムデバッグ装置は、半導体試験用プログラムに基づいて被試験デバイスに対して試験を行う半導体試験装置の動作をエミュレートすることにより、半導体試験用プログラムの検証を行っており、被試験デバイスの動作をシミュレートする仮想デバイスと、被試験デバイスに印加する試験信号に対応する擬似的な試験信号を生成するとともに、この擬似的な試験信号に対応する仮想デバイスの応答信号を生成するテストベンチ処理手段と、仕様が異なる複数の半導体試験用プログラムのそれぞれを格納する変換元プログラム格納手段と、複数の仕様のそれぞれに対応する変換規則を格納する変換規則格納手段と、変換元プログラム格納手段に格納された半導体試験用プログラムを、変換規則格納手段に格納されたこの半導体試験用プログラムの仕様に対応する変換規則を用いて変換することにより、この半導体試験用プログラムに対応するテストベンチ処理手段を生成する変換処理手段とを備えている。これにより、仕様が異なる半導体試験装置や半導体試験用プログラムが複数存在した場合であっても、それぞれの仕様に合わせて仮想デバイスに対する仮想的な試験（擬似的な試験信号や応答信号の入出力動作）を実施することが可能になり、仕様毎に半導体試験用プログラムデバッグ装置を備える必要がなくなるため、設備の無駄を低減することができる。

また、上述した半導体試験用プログラムは、被試験デバイスに印加する試験信号の発生パターンを規定するパターンプログラムであることが望ましい。これにより、パターンプログラムの仕様が複数存在する場合に、共通の半導体試験装置用プログラムデバッグ装置でこのパターンプログラムのデバッグ（検証）を行うことが可能になる。

また、上述した仮想デバイスとテストベンチ処理手段は、同一のハードウエア記述言語によって実現されることが望ましい。具体的には、上述したハードウエア記述言語は、Ｖｅｒｉｌｏｇ−ＨＤＬあるいはＶＨＤＬが用いられることが望ましい。これにより、ハードウエア記述言語であるＶｅｒｉｌｏｇ−ＨＤＬやＶＨＤＬを用いて仮想デバイスとともにテストベンチ処理手段の機能を実現することができる。特に、半導体試験用プログラムは半導体試験装置の製造メーカ独自の仕様を有する場合が多いが、これを汎用的なハードウエア記述言語を用いたテストベンチ処理手段に変換することが可能になるため、汎用性および柔軟性を向上させた半導体試験用プログラムデバッグ装置を実現することができる。

また、異なる製造メーカによって製造された複数の半導体試験装置およびそれぞれの半導体試験装置に対応する複数の半導体試験用プログラムがあるときに、複数の仕様は、製造メーカ毎に設定された内容を有することが望ましい。これにより、製造メーカ毎に異なる仕様の複数の半導体試験用プログラムのデバッグを共通の半導体試験用プログラムデバッグ装置で行うことが可能になる。

特に、上述した変換規則格納手段に格納される変換規則と変換処理手段は、それぞれの仕様に対応する製造メーカによって作成されることが望ましい。これにより、競合する半導体試験装置の各製造メーカに対してそれぞれの製造メーカの詳細な内部資料等を開示させることなく、共通の半導体試験用プログラムデバッグ装置で動作する汎用のテストベンチ手段を生成することが可能になり、半導体試験用プログラムデバッグ装置の共用化を促進することができる。

また、同一の製造メーカによって製造された型番あるいはバージョンが異なる複数の半導体試験装置およびそれぞれの半導体試験装置に対応する複数の半導体試験用プログラムがあるときに、複数の仕様は、型番あるいはバージョン毎に設定された内容を有することが望ましい。これにより、製造メーカ内で型番やバージョンが異なる複数の半導体試験用プログラムのデバッグを共通の半導体試験用プログラムデバッグ装置で行うことが可能になる。

また、上述した変換処理手段は、変換規則に基づいて、テストベンチ処理手段が特定されたときに、対応する半導体試験用プログラムを生成する逆変換を行うことが望ましい。これにより、一旦生成したテストベンチ処理手段を介して異なる仕様の半導体試験用プログラムの相互の変換が可能になり、製造メーカや型番、バージョン等が異なるそれぞれの半導体試験用プログラムの仕様を自動的に変更することが可能になり、半導体試験用プログラムの有効利用を図るとともに、手作業による仕様変更のミスを防止することができる。

以下、本発明を適用した一実施形態の半導体試験用プログラムデバッグ装置について、図面を参照しながら詳細に説明する。図１は、一実施形態の半導体試験用プログラムデバッグ装置の詳細構成を示す図である。また、図２は仕様が異なる複数の半導体試験装置と半導体試験用プログラムデバッグ装置との関係を示す図である。

図２に示すように、Ｃ社は、Ａ社によって製造された半導体試験装置１００と、Ｂ社によって製造された半導体試験装置２００とを購入した。また、Ｃ社はＡ社によって開発された半導体試験用プログラムデバッグ装置３００を所持しているものとする。なお、一般に、半導体試験用プログラムデバッグ装置３００自体は、ワークステーション等の汎用のコンピュータによって専用のＡ社によって開発されたデバッグ用プログラムを実行することにより実現されるものである。

このような場合に、従来は、Ａ社が開発した半導体試験用プログラムデバッグ装置３００では、Ａ社の半導体試験装置１００に用いられる半導体試験用プログラムのデバッグを行うことはできるが、Ｂ社の半導体試験装置２００に用いられる半導体試験用プログラムのデバッグを行うことはできなかった。これは、半導体試験用プログラムは、半導体試験装置の製造メーカ各社の独自の仕様およびプログラム言語で作られており、Ａ社がＢ社の詳細な仕様やプログラム言語の内容を知ることができないため、Ｂ社の仕様に合わせて作られた半導体試験用プログラムの内容を解釈して、対応する半導体試験装置２００の動作をエミュレートすることができないためである。本実施形態の半導体試験用プログラムデバッグ装置３００では、Ａ社の半導体試験用プログラムだけでなく、Ｂ社の半導体試験用プログラムのデバッグも行うことができるような工夫がなされている。

図１に示すように、本実施形態の半導体試験用プログラムデバッグ装置３００は、変換元プログラム格納部１０、１２、１４、変換処理部２０、２２、２４、２６、専用変換規則格納部３０、３２、汎用変換規則格納部４０、４２、Verilog処理部５０を含んで構成されている。この半導体試験用プログラムデバッグ装置３００は、ＣＰＵ、ＲＯＭ、ＲＡＭ、ハードディスク装置を備えるワークステーション等のコンピュータを用いて実現され、ハードディスク装置にインストールされたデバッグ用プログラムをＣＰＵによって実行することにより所望の動作を行う。

変換元プログラム格納部１０は、Ａ社の半導体試験装置１００で使用される半導体試験用プログラムとしてのパターンプログラムａ１１とテスト条件ファイルａ１２を格納する。パターンプログラムａ１１は、半導体試験装置１００を用いて被試験デバイスに対して試験を行う際の試験信号の発生パターンを規定する。また、テスト条件ファイルａ１２は、試験信号の電圧レベル等のテスト条件を規定する。

同様に、変換元プログラム格納部１２は、Ａ社の半導体試験装置１００’で使用される半導体試験用プログラムとしてのパターンプログラムａ２１とテスト条件ファイルａ２２を格納する。なお、変換元プログラム格納部１０に格納されたパターンプログラムａ１１およびテスト条件ファイルａ１２と、変換元プログラム格納部１２に格納されたパターンプログラムａ２１およびテスト条件ファイルａ２２とは、同じＡ社の仕様にしたがってＣ社が作成するものであるが、対象となる半導体試験装置１００、１００’の型番あるいはバージョンが異なるものであって、Ａ社の異なる仕様に基づいて作成されている。

また、変換元プログラム格納部１４は、Ｂ社の半導体試験装置２００で使用される半導体試験用プログラムとしてのパターンプログラムｂ１およびテスト条件ファイルｂ２を格納する。これらのパターンプログラムｂ１およびテスト条件ファイルｂ２は、Ｂ社の仕様にしたがってＣ社が作成するものである。

変換処理部２０は、変換元プログラム格納部１０に格納されているパターンプログラムａ１１とテスト条件ファイルａ１２を読み出して、専用変換規則格納部３０に格納された専用変換規則に基づく所定の変換処理を行う。同様に、変換処理部２２は、変換元プログラム格納部１２に格納されているパターンプログラムａ２１とテスト条件ファイルａ２２を読み出して、専用変換規則格納部３２に格納された専用変換規則に基づく所定の変換処理を行う。変換処理部２４は、変換元プログラム格納部１２に格納されているパターンプログラムａ２１とテスト条件ファイルａ２２を読み出して、汎用変換規則格納部４０に格納された汎用変換規則に基づく所定の変換処理を行う。変換処理部２６は、変換元プログラム格納部１４に格納されているパターンプログラムｂ１とテスト条件ファイルｂ２を読み出して、汎用変換規則格納部４２に格納された汎用変換規則に基づく所定の変換処理を行う。

Verilog処理部５０は、ハードウエア記述言語であるＶｅｒｉｌｏｇ−ＨＤＬあるいはＶＨＤＬを用いて実現されており、専用テストベンチ処理部６０、汎用テストベンチ処理部７０、仮想デバイス８０を備えている。仮想デバイス８０は、半導体試験装置１００、１００’を用いて実際に試験を行う対象となる被試験デバイスの動作をシミュレートするものであり、この被試験デバイスを設計する際に作成されたハードウエア記述言語のデータを用いることができる。

専用テストベンチ処理部６０は、半導体試験装置１００、１００’によって半導体試験用プログラムを実行して被試験デバイスに対して試験を行う動作をエミュレートするものであり、専用パターンプログラム６２、専用テスト条件ファイル６３、ＩＦ部（インタフェース部）６４、専用ＰＧ（パターン発生）部６６、テスタ機能実行部６８を備えている。専用パターンプログラム６２は、変換元プログラム格納部１０、１２に格納されたパターンプログラムａ１１、ａ２１に対応するものであり、使用されるプログラム言語を変換したものである。また、専用テスト条件ファイル６３は、変換元プログラム格納部１０、１２に格納されたテスト条件ファイルａ１２、ａ２２に対応するものであり、使用されるプログラム言語を変換したものである。上述したように、パターンプログラムａ１１、ａ２１やテスト条件ファイルａ１２、ａ２２はＡ社独自のプログラム言語で作られており、変換処理部２０、２２によってこれらを汎用のハードウエア記述言語であるＶｅｒｉｌｏｇ−ＨＤＬあるいはＶＨＤＬを用いた専用パターンプログラム６２と専用テスト条件ファイル６３に変換している。ＩＦ部６４は、専用パターンプログラム６２を実行する際にこの専用パターンプログラム６２の内容を解釈して専用ＰＧ部６６に対して動作指示を行う。専用ＰＧ部６６は、専用パターンプログラム６２の記述内容に対応する試験パターンを擬似的に発生する。テスタ機能実行部６８は、専用ＰＧ部６６によって擬似的に生成された試験パターンと専用テスト条件ファイル６３で指定される試験条件とに基づいて、仮想デバイス８０に対する試験動作をエミュレートして仮想的な半導体試験を実施する。

上述した変換処理部２０は、変換元プログラム格納部１０に格納されたパターンプログラムａ１１とテスト条件ファイルａ１２とに基づいて、専用テストベンチ処理部６０に含まれる専用パターンプログラム６２、専用テスト条件ファイル６３、ＩＦ部６４、専用ＰＧ部６６、テスタ機能実行部６８を作成する（実際には、専用テストベンチ処理部６０の各機能を実現するＶｅｒｉｌｏｇ−ＨＤＬ等で記述されたプログラムが作成される）。同様に、変換処理部２２は、変換元プログラム格納部１２に格納されたパターンプログラムａ２１とテスト条件ファイルａ２２とに基づいて、専用テストベンチ処理部６０に含まれる専用パターンプログラム６２、専用テスト条件ファイル６３、ＩＦ部６４、専用ＰＧ部６６、テスタ機能実行部６８を作成する。

なお、本実施形態の変換処理部２０は、パターンプログラムａ１１およびテスト条件ファイルａ１２に基づいて専用テストベンチ処理部６０を作成する変換動作だけでなく、反対に作成された専用テストベンチ処理部６０が存在するときにこの専用テストベンチ処理部６０の内容（Ｖｅｒｉｌｏｇ−ＨＤＬ等で記述されたプログラム）と、専用変換規則格納部３０に格納された専用変換規則とに基づいてパターンプログラムａ１１およびテスト条件ファイルａ１２を作成する逆変換の機能も備えている。同様に、本実施形態の変換処理部２２は、パターンプログラムａ２１およびテスト条件ファイルａ２２に基づいて専用テストベンチ処理部６０を作成する変換動作だけでなく、反対に作成された専用テストベンチ処理部６０が存在するときにこの専用テストベンチ処理部６０の内容と、専用変換規則格納部３２に格納された専用変換規則とに基づいてパターンプログラムａ２１およびテスト条件ファイルａ２２を作成する逆変換の機能も備えている。

また、汎用テストベンチ処理部７０は、半導体試験装置２００や半導体試験装置１００’によって半導体試験用プログラムを実行して被試験デバイスに対して試験を行う動作をエミュレートするものであり、汎用パターンプログラム７２、汎用テスト条件ファイル７３、ＩＦ部（インタフェース部）７４、汎用ＰＧ（パターン発生）部７６、テスタ機能実行部７８を備えている。汎用パターンプログラム７２は、変換元プログラム格納部１２、１４に格納されたパターンプログラムａ２１、ｂ１に対応するものであり、使用されるプログラム言語を変換したものである。また、汎用テスト条件ファイル７３は、変換元プログラム格納部１２、１４に格納されたテスト条件ファイルａ２２、ｂ２に対応するものであり、使用されるプログラム言語を変換したものである。上述したように、パターンプログラムａ２１、ｂ１やテスト条件ファイルａ２２、ｂ２はＡ社独自あるいはＢ社独自のプログラム言語で作られており、変換処理部２４、２６によってこれらを汎用のハードウエア記述言語であるＶｅｒｉｌｏｇ−ＨＤＬあるいはＶＨＤＬを用いた汎用パターンプログラム７２と汎用テスト条件ファイル７３に変換している。ＩＦ部７４は、汎用パターンプログラム７２を実行する際にこの汎用パターンプログラム７２の内容を解釈して汎用ＰＧ部７６に対して動作指示を行う。汎用ＰＧ部７６は、汎用パターンプログラム７２の記述内容に対応する試験パターンを擬似的に発生する。テスタ機能実行部７８は、汎用ＰＧ部７６によって擬似的に生成された試験パターンと汎用テスト条件ファイル７３で指定される試験条件とに基づいて、仮想デバイス８０に対する試験動作をエミュレートして仮想的な半導体試験を実施する。

上述した変換処理部２４は、変換元プログラム格納部１２に格納されたパターンプログラムａ２１とテスト条件ファイルａ２２とに基づいて、汎用テストベンチ処理部７０に含まれる汎用パターンプログラム７２、汎用テスト条件ファイル７３、ＩＦ部７４、汎用ＰＧ部７６、テスタ機能実行部７８を作成する。同様に、変換処理部２６は、変換元プログラム格納部１４に格納されたパターンプログラムｂ１とテスト条件ファイルｂ２とに基づいて、汎用テストベンチ処理部７０に含まれる汎用パターンプログラム７２、汎用テスト条件ファイル７３、ＩＦ部７４、汎用ＰＧ部７６、テスタ機能実行部７８を作成する。

なお、本実施形態の変換処理部２４は、パターンプログラムａ２１およびテスト条件ファイルａ２２に基づいて汎用テストベンチ処理部７０を作成する変換動作だけでなく、反対に作成された汎用テストベンチ処理部７０が存在するときにこの汎用テストベンチ処理部７０の内容（Ｖｅｒｉｌｏｇ−ＨＤＬ等で記述されたプログラム）と、汎用変換規則格納部４０に格納された汎用変換規則とに基づいてパターンプログラムａ２１およびテスト条件ファイルａ２２を作成する逆変換の機能も備えている。同様に、本実施形態の変換処理部２６は、パターンプログラムｂ１およびテスト条件ファイルｂ２に基づいて汎用テストベンチ処理部７０を作成する変換動作だけでなく、反対に作成された汎用テストベンチ処理部７０が存在するときにこの汎用テストベンチ処理部７０の内容と、汎用変換規則格納部４２に格納された汎用変換規則とに基づいてパターンプログラムｂ１およびテスト条件ファイルｂ２を作成する逆変換の機能も備えている。

ところで、上述した専用テストベンチ処理部６０および汎用テストベンチ処理部７０のそれぞれにおける「専用」と「汎用」という用語の使い分けは以下のように行っている。半導体試験用プログラムデバッグ装置３００を実現するためのデバッグ用プログラム全体はＡ社が作っているため、Ａ社は、自社の半導体試験装置１００、１００’による試験動作を忠実にエミュレートすることができるテストベンチ処理部を作成することができる。このようにして作成されるものが専用テストベンチ処理部６０である。これは、従来のように自社の半導体試験用プログラム用に専用の半導体試験用プログラムデバッグ装置を使用する場合と同じである。Ａ社自身が作成したパターンプログラムａ１１、ａ２１やテスト条件ファイルａ１２、ａ２２に基づいて専用テストベンチ処理部６０を生成するため、専用変換規則格納部３０、３２に格納された専用変換規則は、詳細な仕様を考慮して作成することが可能である。したがって、専用テストベンチ処理部６０では、実際の半導体試験装置１００、１００’の詳細な試験動作までエミュレートすることができ、半導体試験用プログラムのほとんど全ての内容をデバッグすることができる。

これに対し、Ｂ社が作った半導体試験用プログラムに対応する試験動作をエミュレートするためのものが汎用テストベンチ処理部７０である。Ｂ社の半導体試験装置２００やこれに用いられる半導体試験用プログラムの詳細仕様はＡ社では分からない。これについてはＢ社においても同じである。したがって、汎用変換規則格納部４０、４２には、Ａ社独自あるいはＢ社独自の特殊な仕様を除く一般的な仕様に対応する汎用変換規則が格納されており、この汎用変換規則に基づいて汎用テストベンチ処理部７０が作成される。なお、汎用テストベンチ処理部７０によって行われる一般的なエミュレート動作と汎用変換規則との関係を示す情報、すなわち、汎用変換規則を用いて変換処理部２４、２６によって汎用テストベンチ処理部７０を作成するための情報が半導体試験装置の製造メーカ各社に公開されている。また、Ａ社のパターンプログラムａ２１やテスト条件ファイルａ２２に対応する汎用変換規則格納部４０内の汎用変換規則や変換処理部２４（変換処理部２４を実現するためのプログラム）はＡ社によって作成される。同様に、Ｂ社のパターンプログラムｂ１やテスト条件ファイルｂ２に対応する汎用変換規則格納部４２内の汎用変換規則や変換処理部２６（変換処理部２６を実現するためのプログラム）はＢ社によって作成される。

上述した専用テストベンチ処理部６０、汎用テストベンチ処理部７０がテストベンチ処理手段に、変換元プログラム格納部１０、１２、１４が変換元プログラム格納手段に、専用変換規則格納部３０、３２、汎用変換規則格納部４０、４２が変換規則格納手段にそれぞれ対応する。

図３は、パターンプログラムとテストベンチ処理部との関係を示す図である。上述したように、Ａ社の仕様にしたがって作成されたパターンプログラムａ１１は、変換処理部２０を用いることにより、専用テストベンチ処理部６０に変換される。また、Ａ社の他の仕様にしたがって作成されたパターンプログラムａ２１は、変換処理部２２を用いることにより、専用テストベンチ処理部６０に変換される。このように、仕様が異なる２つのパターンプログラムａ１１、ａ２１は、それぞれに対応する変換処理部２０、２２によって共通の専用テストベンチ処理部６０に変換されるため、１台の半導体試験用プログラムデバッグ装置３００を用いることによりこれら仕様の異なる２つのパターンプログラムａ１１、ａ１２に対するデバッグを行うことができる。また、共通の専用テストベンチ処理部６０に一旦変換することにより、型番やバージョンが互いに異なる半導体試験装置等に用いられるパターンプログラムａ１１とパターンプログラムａ２１の間で相互の変換が可能になる。

同様に、Ａ社の仕様にしたがって作成されたパターンプログラムａ２１は、変換処理部２４を用いることにより、汎用テストベンチ処理部７０に変換される。また、Ｂ社の仕様にしたがって作成されたパターンプログラムｂ１は、変換処理部２６を用いることにより、汎用テストベンチ処理部７０に変換される。このように、Ａ社とＢ社で仕様が異なる２つのパターンプログラムａ２１、ｂ１は、それぞれに対応する変換処理部２４、２６によって共通の汎用テストベンチ処理部７０に変換されるため、１台の半導体試験用プログラムデバッグ装置３００を用いることによりこれら仕様の異なる２つのパターンプログラムａ２１、ｂ１に対するデバッグを行うことができる。また、共通の汎用テストベンチ処理部７０に一旦変換することにより、Ａ社の仕様に対応するパターンプログラムａ２１とＢ社の仕様に対応するパターンプログラムｂ１との間で相互の変換が可能になる。

このように、本実施形態の半導体試験用プログラムデバッグ装置３００では、仕様が異なる半導体試験装置や半導体試験用プログラムが複数存在した場合であっても、それぞれの仕様に合わせて仮想デバイス８０に対する仮想的な試験（擬似的な試験信号や応答信号の入出力動作）を実施することが可能になり、仕様毎に半導体試験用プログラムデバッグ装置３００を備える必要がなくなるため、設備の無駄を低減することができる。

また、仮想デバイス８０とテストベンチ処理部６０、７０は、同一のハードウエア記述言語、具体的にはＶｅｒｉｌｏｇ−ＨＤＬあるいはＶＨＤＬを用いて実現されている。これにより、ハードウエア記述言語であるＶｅｒｉｌｏｇ−ＨＤＬやＶＨＤＬを用いて仮想デバイスとともにテストベンチ処理部６０、７０の機能を実現することができる。特に、半導体試験用プログラムは半導体試験装置の製造メーカ独自の仕様を有する場合が多いが、これを汎用的なハードウエア記述言語を用いたテストベンチ処理部６０、７０に変換することが可能になるため、汎用性および柔軟性を向上させた半導体試験用プログラムデバッグ装置３００を実現することができる。

また、本実施形態では、製造メーカ毎に異なる仕様の複数の半導体試験用プログラムのデバッグを共通の半導体試験用プログラムデバッグ装置３００で行うことが可能になる。しかも、汎用変換規則格納部４０、４２に格納される汎用変換規則とこれらに対応する変換処理部２４、２６を、それぞれの仕様に対応する製造メーカによって作成することにしているため、競合する半導体試験装置の各製造メーカに対してそれぞれの製造メーカの詳細な内部資料等を開示させることなく、共通の半導体試験用プログラムデバッグ装置３００で動作する汎用テストベンチ処理部７０を生成することが可能になり、半導体試験用プログラムデバッグ装置３００の共用化を促進することができる。

また、同一の製造メーカによって製造された型番あるいはバージョンが異なる複数の半導体試験装置およびそれぞれの半導体試験装置に対応する複数の半導体試験用プログラムが存在する場合であっても、これら複数の半導体試験用プログラムのデバッグを共通の半導体試験用プログラムデバッグ装置３００で行うことが可能になる。

また、一旦生成したテストベンチ処理部６０、７０を介して異なる仕様の半導体試験用プログラムの相互の変換が可能になり、製造メーカや型番、バージョン等が異なるそれぞれの半導体試験用プログラムの仕様を自動的に変更することが可能になり、半導体試験用プログラムの有効利用を図るとともに、手作業による仕様変更のミスを防止することができる。

なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。上述した実施形態では、専用テストベンチ処理部６０と汎用テストベンチ処理部７０の両方を備えたが、いずれか一方のみを備えるようにしてもよい。また、ハードウエア記述言語としてのＶｅｒｉｌｏｇ−ＨＤＬあるいはＶＨＤＬを用いて専用テストベンチ処理部６０や汎用テストベンチ処理部７０を実現したが、他の汎用言語としてのＣ言語等を用いてこれらを実現するようにしてもよい。

一実施形態の半導体試験用プログラムデバッグ装置の詳細構成を示す図である。 仕様が異なる複数の半導体試験装置と半導体試験用プログラムデバッグ装置との関係を示す図である。 パターンプログラムとテストベンチ処理部との関係を示す図である。

符号の説明

１０、１２、１４ 変換元プログラム格納部
２０、２２、２４、２６ 変換処理部
３０、３２ 専用変換規則格納部
４０、４２ 汎用変換規則格納部
５０ Verilog処理部
６０ 専用テストベンチ処理部
６２ 専用パターンプログラム
６３ 専用テスト条件ファイル
６４、７４ ＩＦ（インタフェース）部
６６ 専用ＰＧ（パターン発生）部
６８、７８ テスタ機能実行部
７０ 汎用テストベンチ処理部
７２ 汎用パターンプログラム
７３ 汎用テスト条件ファイル
７６ 汎用ＰＧ部
８０ 仮想デバイス

Claims (7)

1. 半導体試験用プログラムに基づいて被試験デバイスに対して試験を行う半導体試験装置の動作をエミュレートすることにより、前記半導体試験用プログラムの検証を行う半導体試験用プログラムデバッグ装置において、
   前記被試験デバイスの動作をシミュレートする仮想デバイスと、
   前記被試験デバイスに印加する試験信号に対応する擬似的な試験信号を生成するとともに、この擬似的な試験信号に対応する前記仮想デバイスの応答信号を生成するテストベンチ処理手段と、
   仕様が異なる複数の前記半導体試験用プログラムのそれぞれを格納する変換元プログラム格納手段と、
   複数の仕様のそれぞれに対応する変換規則を格納する変換規則格納手段と、
   前記変換元プログラム格納手段に格納された前記半導体試験用プログラムを、前記変換規則格納手段に格納されたこの半導体試験用プログラムの仕様に対応する前記変換規則を用いて変換することにより、この半導体試験用プログラムに対応する前記テストベンチ処理手段を生成する変換処理手段と、
   を備え、異なる製造メーカによって製造された複数の半導体試験装置およびそれぞれの半導体試験装置に対応する複数の前記半導体試験用プログラムがあるときに、前記複数の仕様は、前記製造メーカ毎に設定された内容を有し、
   前記変換規則格納手段に格納された前記変換規則には、前記異なる製造メーカのそれぞれに独自の特殊な仕様を除く一般的な仕様に対応する汎用変換規則と、これらの独自の仕様を含む詳細な仕様に対応する専用変換規則とを含み、
   前記変換処理手段は、前記汎用変換規則を用いて前記テストベンチ処理手段としての汎用テストベンチ処理部の生成を行い、前記専用変換規則を用いて前記テストベンチ手段としての専用テストベンチ処理部の生成を行うことを特徴とする半導体試験用プログラムデバッグ装置。
2. 請求項１において、
   前記半導体試験用プログラムは、前記被試験デバイスに印加する試験信号の発生パターンを規定するパターンプログラムであることを特徴とする半導体試験用プログラムデバッグ装置。
3. 請求項１または２において、
   前記仮想デバイスと前記テストベンチ処理手段は、同一のハードウエア記述言語によって実現されることを特徴とする半導体試験用プログラムデバッグ装置。
4. 請求項３において、
   前記ハードウエア記述言語は、Ｖｅｒｉｌｏｇ−ＨＤＬあるいはＶＨＤＬが用いられることを特徴とする半導体試験用プログラムデバッグ装置。
5. 請求項１〜４のいずれかにおいて、
   前記変換規則格納手段に格納される前記変換規則と前記変換処理手段は、それぞれの仕様に対応する製造メーカによって作成されることを特徴とする半導体試験用プログラムデバッグ装置。
6. 請求項１〜４のいずれかにおいて、
   同一の製造メーカによって製造された型番あるいはバージョンが異なる複数の前記半導体試験装置およびそれぞれの半導体試験装置に対応する複数の前記半導体試験用プログラムがあるときに、前記複数の仕様は、前記型番あるいはバージョン毎に設定された内容を有することを特徴とする半導体試験用プログラムデバッグ装置。
7. 請求項１〜６のいずれかにおいて、
   前記変換処理手段は、前記変換規則に基づいて、前記テストベンチ処理手段が特定されたときに、対応する前記半導体試験用プログラムを生成する逆変換を行うことを特徴とする半導体試験用プログラムデバッグ装置。
   

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