JP2005222581A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 トリガ生成回路104は、トリガ信号を出力する。遅延回路110は、トリガ信号を受けて、トリガ信号を遅延させた遅延信号を出力する。クロックカウンタ106は、クロックを受け、トリガ信号が受けてから遅延信号を受けるまでの間、受けたクロックの数をカウントし、カウント結果を出力する。判定回路107は、クロックの数とレイテンシとの対応関係を記憶し、クロックカウンタから出力されるカウント結果に対応するレイテンシを判定する。レイテンシ用レジスタ108は、判定されたレインテンシを保持する。WAIT制御回路109は、レイテンシ用レジスタ108に保持されたレインテンシに基づき、外部にWAIT信号を出力する。
【選択図】 図1
Description
本実施の形態は、レイテンシを適切なタイミングで内部で自動的に適切な値に設定する同期式擬似SRAMに関する。
(構成)
図1は、本実施の形態に係る同期式擬似SRAM100の構成を示す。同図を参照して、この同期式擬似SRAM100は、DRAMセルアレイ+周辺回路群101と、アドレスバッファ103と、制御回路102とを含む。
第1の実施形態において、トリガ生成回路104は、読出し信号READが生成されたことを検知して、トリガ信号Triggerを生成したが、これに限定するものではない。たとえば、以下のような場合に、トリガ信号Triggerを生成するものとしてもよい。
本実施の形態は、セルフリフレッシュするバンクを適切に切替えて、WAIT期間を短くした同期式擬似SRAMに関する。
図4は、本実施の形態に係る同期式擬似SRAM200の構成を示す。同図を参照して、この同期式擬似SRAM200は、DRAMセルアレイ+周辺回路群201と、制御回路202とを備える。
第1比較回路225は、2つのバンクアドレスが異なるときには、リフレッシュ実施済/未実施判定回路223から受けたバンクアドレスをリフレッシュ制御回路211に送るとともに、リフレッシュ実施済みバンク保持回路224にそのバンクアドレスを出力し保持させる。第1比較回路225は、2つのバンクアドレスが同一のときには、次のバンクアドレスを指示する信号NEXTを出力する。
第2比較回路227は、2つのバンクアドレスが異なるときには、リフレッシュ実施済/未実施判定回路223から受けたバンクアドレスをリフレッシュ制御回路211に送るとともに、リフレッシュ実施済みバンク保持回路224にそのバンクアドレスを出力し保持させる。第2比較回路227は、2つのバンクアドレスが同一のときには、リフレッシュ実施済/未実施判定回路223から受けたバンクアドレスと、そのバンクアドレスのバンクの読出し動作終了後にリフレッシュを行なう旨の指令とをリフレッシュ制御回路211に送る。
まず、本実施の形態に係る同期式擬似SRAM200の動作の比較のため、従来の同期式擬似SRAMの動作を説明する。
図7は、本実施の形態に係る同期式擬似SRAM200の動作例を説明するための図である。
図8は、本実施の形態に係る同期式擬似SRAM200の別の動作例を説明するための図である。
本実施の形態は、複数個の同期式擬似SRAMを1つのパッケージに収容し、複数個の同期式擬似SRAMのリフレッシュのタイミングを同一にする構成に関する。
図9は、本実施の形態に係る1つのパッケージに収容される各同期式擬似SRAM300の構成を示す。この同期式擬似SRAM300は、リフレッシュタイマ301と、制御回路302と、DRAMセルアレイ+周辺回路群303と、スイッチ304とを含む。
図11は、本実施の形態に係る2個の同期式擬似SRAMを収納したパッケージの構成を示す。同図を参照して、第1の同期式擬似SRAM300aおよび第2の同期式擬似SRAM300bは、それぞれ、図9の同期式擬似SRAMと同様の構成である。第1の同期式擬似SRAM300aのボンディングオプションPAD313aは、開放されており、スイッチ304aは、リフレッシュタイマ301aから出力されたリフレッシュサイクル信号/Refcycをリフレッシュ制御回路305aに送る。
WAIT制御回路306aは、WAIT端子314aおよび314を通じてWAIT信号を出力し、WAIT制御回路306bは、WAIT端子314bおよび314を通じてWAIT信号を出力する。リフレッシュ制御回路305aおよび305bのリフレッシュのタイミングが同一となるので、各WAIT信号が「L」に変化するタイミングも同一となる。
本実施の形態は、バースト読出し/書込みにおいて、読出しまたは書込み信号が生成された第1のクロックに従って先頭から数個のビットの読出し/書込みを行ない、コマンドレイテンシCLで規定される第2のクロック以降のクロックに従って、残りのビットの読出し/書込みを行なう同期式擬似SRAMに関する。
図12は、本実施の形態に係る同期式擬似SRAM400の構成を示す。同図を参照して、この同期式擬似SRAM400は、DRAMセルアレイ401と、制御回路402と、アドレスバッファ403と、RCR(Refresh Configuration Register)404と、BCR405(Bus Configuration Register)と、入出力回路およびバッファ406とを備える。
図17は、従来の同期式擬似SRAMのWAIT信号のタイミングを表す図である。同図に示すように、読出し信号READが入力され、かつ、外部チップイネーブル信号CE#が「L」に活性化されていることに応じて、WAIT信号は、「L」になる。その後、(CL−1)(CL=3)の個数のクロックを受けた後、WAIT信号が「H」になる。その後、外部チップイネーブル信号CE#が「H」に非活性化されたことに応じて、WAIT信号は、Hi−Zになる。
図18は、本実施の形態の同期式擬似SRAM400のWAIT_ASYN信号およびWAIT信号のタイミングを表す図である。同図に示すように、読出し信号READが入力され、かつ、外部チップイネーブル信号CE#が「L」に活性化されていることに応じて、WAIT_ASYN信号は、「L」になる。その後、プリアンプ活性化信号PAEを受けた後、先頭のビットのデータD0がデータ出力端子DQから出力されるのに要する所定時間の経過後、WAIT_ASYN信号は、「H」になる。これにより、クロックCLK0に従ってコラムアクセスが行なわれる先頭のビットのデータD0が出力されるタイミングを外部のシステム側に通知することができる。その後、外部チップイネーブル信号CE#が「H」に非活性化されたことに応じて、WAIT_ASYN信号はHi−Zになる。
図20は、本実施の形態の同期式擬似SRAM400の動作を示すタイミングチャートである。同図を参照して、まず、読出し信号READが生成されたクロックCLK0(第1のクロック)の立ち上がりに同期して、以下のようにロウアクセス処理が行なわれる。
本変形例は、リフレッシュ動作中に読出し信号READまたは書込み信号WRITEが生成されたときにおいても、第4の実施形態と同様に、バースト読出し/書込みにおいて、第1のクロックに従って先頭から数個のビットを読出し/書込みし、コマンドレイテンシCLで規定される第2のクロック以降のクロックに従って、残りのビットを読出し/書込みする同期式擬似SRAMに関する。
本実施の形態は、同期モードと、非同期モードの両方のモードを有し、それぞれのモードに適した第2の増幅回路であるプリアンプを有する同期式擬似SRAMに関する。なお、第1の増幅回路であるセンスアンプは、ビット線対BL,ZBLの電位を増幅するものであり、第2の増幅回路であるプリアンプは、複数のビット線対BL,ZBLに接続されたグローバルビット線対GIO,ZGIOの電位を増幅するものである。
図25は、本実施の形態に係る同期式擬似SRAM500の構成を示す。同図を参照して、この同期式擬似SRAM500は、DRAMセルアレイ501と、制御回路502と、周辺回路群504と、アドレスバッファ503とを含む。
図35は、同期対応プリアンプ512の構成を示す。同図に示すように、この同期対応プリアンプ512は、反転プリアンプ接続信号ZPADTで制御されるスイッチ部561と、反転プリアンプイコライズ信号ZPAEQで制御されるイコライズ部562と、プリアンプ活性化信号PAEおよび反転プリアンプ活性化信号ZPAEで制御される増幅部563と、プリアンプ活性化信号PAEおよび反転プリアンプ活性化信号ZPAEで制御されるバッファ部564,565とを備える。
図37は、非同期対応プリアンプ513の構成を示す。同図に示すように、この非同期対応プリアンプ513は、差動式のカレントミラータイプの増幅器である。
本実施の形態は、バイトマスク機能を有する同期式擬似SRAMに関する。同期式擬似SRAMには、上位バイトまたは下位バイトのマスクを行なうことで、メモリセルから読み出したデータを外部へ出力させないようにすることができる。ところで、バーストモードにおいて、ノーラップモードというものがある。ノーラップモードでは、バースト読出しまたは書込みの途中に最後のコラムに達すると、次のロウへ移行する。この場合、選択していたワード線の不活性化、新たに選択するワード線の活性化、およびセンスアンプによる増幅処理などのロウアクセス処理が必要となる。ロウアクセス処理が行なわれている間、外部に対してWAIT信号が出力される。外部のシステム側は、このWAIT信号が解除されてから、バイトマスク信号を与えればよいが、外部のシステムにとっては、このような次のロウへ移行するためのロウアクセス処理の有無に係らず、同一の方法でバイトマスクの設定ができた方が望ましい。本実施の形態は、バースト読出しまたはバースト書込みが第1のロウと第2のロウの2つのロウに渡り、途中で第1のロウの最後のコラムに達したため第2のロウへ移行する場合においても、外部からは2つのロウに渡らない場合と同様にしてバイトマスク信号を与えることを可能とする同期式擬似SRAMに関する。
提供する。
図44は、本実施の形態に係る同期式擬似SRAM600の構成を示す。同図を参照して、この同期式擬似SRAM600は、DRAMセルアレイ601と、CLKバッファ604と、UBバッファ605と、LBバッファ606と、WEバッファ607と、ADVバッファ608と、制御回路602と、周辺回路群603と、BCR(Bus Configuration Register)610とを備える。
図54は、本実施の形態の同期式擬似SRAM600におけるバースト読出し時に次のロウへの移行を伴わないときの信号の変化を表すタイミングチャートである。同図を参照して、例1〜例3の動作を説明する。
外部バイトマスク信号LB#,UB#は、「H」となることがない。この場合には、第1出力イネーブル信号OE1、第2出力イネーブル信号OE2、および第3出力イネーブル信号OE3は、全期間「H」となる。
外部バイトマスク信号LB#,UB#は、同図の(1)において、「H」となる。この場合には、第1出力イネーブル信号OE1および第3出力イネーブル信号OE3は、全期間「H」となる。一方、第2出力イネーブル信号OE2は、同図の(2)に示すように、第2ビットが出力回路620から出力されるタイミング(クロックCLK3の立ち上がりからクロックCLK4の立ち上がりまで)において「L」となる。
外部バイトマスク信号LB#,UB#は、同図の(3)において、「H」となる。この場合には、第2出力イネーブル信号OE2および第3出力イネーブル信号OE3は、全期間「H」となる。第1出力イネーブル信号OE1は、同図の(4)に示すように、外部バイトマスク信号LB#,UB#が「H」となったクロックCLKから、第1ビットが出力回路620から出力されるタイミングを含む時点まで(クロックCLK0の立ち上がりからクロックCLK3の立ち上がりまで)、「L」となる。
図55は、本実施の形態の同期式擬似SRAM600におけるノーラップモード設定時に、バースト読出し時に次のロウへの移行を伴うときの変化を表すタイミングチャートである。同図を参照して、例1〜例3の動作を説明する。
外部バイトマスク信号LB#,UB#は、「H」となることがない。第1出力イネーブル信号OE1、第2出力イネーブル信号OE2、および第3出力イネーブル信号OE3は、全期間「H」となる。
外部バイトマスク信号LB#,UB#は、同図の(1)において、「H」となる。この場合には、第1出力イネーブル信号OE1および第2出力イネーブル信号OE2は、全期間「H」となる。第3出力イネーブル信号OE3は、同図の(3)に示すように、WAIT信号が「H」となったときのタイミング(クロックCLK7の立ち上がりからクロックCLK8の立ち上がりまで)において「L」となる。
外部バイトマスク信号LB#,UB#は、同図の(3)において、「H」となる。この場合、第1出力イネーブル信号OE1および第3出力イネーブル信号OE3は、全期間「H」となる。第2出力イネーブル信号OE2は、同図の(4)に示すように、第3ビットが出力回路620から出力されるタイミング(クロックCLK8の立ち上がりからクロックCLK9の立ち上がりまで)において「L」となる。
図示しないが、図54の(例3)のとき同一である。
本実施の形態は、モバイルRAMと、セルラーRAMの両方の機能を備えたモバイル/セルラー兼用RAMに関する。ここで、セルラーRAMとは、非特許文献1に記載されている同期型の擬似SRAMである。モバイルRAMは、携帯電話用の特有の機能を備えた擬似SRAMである。
図56は、本実施の形態のモバイル/セルラー兼用RAM700の構成を示す。同図を参照して、このモバイル/セルラー兼用RAM700は、DRAMセルアレイ701と、制御回路707と、入出力回路705とを備える。
本実施の形態は、バーストレングスカウンタを用いてプリチャージを実行する同期式擬似SRAMに関する。
図60は、本実施の形態に係る同期式擬似SRAM800の構成を示す。同図を参照して、この同期式擬似SRAM800は、DRAMセルアレイ+周辺回路群801と、制御回路802と、コマンドデコーダ803と、BCR(Burst Configuration Register)804と、バーストレングスカウンタ805とを備える。
図62は、ワード線が非活性化されるタイミングチャートを示す。同図に示すように、読出し信号READまたは書込み信号WRITEを受けたクロックのタイミングをクロックCLK0とした時に、コマンドレイテンシCL=2、バーストレングスBL=4より、バーストアクセスの最後のコラムの選択のためのコラム選択信号CSLがクロックCLK4のタイミングで活性化される。バーストレングスカウンタ805は、CLK0から、(CL+BL−1)=5個後のクロックであるクロックCLK5のタイミングで、バーストレングスリセット信号BLRSTを「H」に活性化する。そして、このバーストレングスリセット信号BLRSTに基づいて、プリチャージ信号PRCが活性化され、選択されていたワード線(X0)が非活性化され、ビット線対がプリチャージされる。
本実施の形態は、同期モード固定のモードを有する同期式擬似SRAMに関する。
まず、従来のCellularRAM(R)の同期/非同期モードの設定について説明する。
図65は、本実施の形態の同期/非同期モードの設定方法を表す図である。同図に示すように、BCR[16]の値が0のときには、tCSP、およびBCR[15]の値に係らず、同期固定モードに設定される。一方、BCR[16]の値が1のときには、tCSPおよびBCR[15]の値に応じて、従来と同様に設定される。
図66は、本実施の形態に係る同期式擬似SRAM900の構成を示す。同図を参照して、この同期式擬似SRAM900は、DRAMセルアレイ+周辺回路群901と、BCR(Bus Configuration Register)903と、tCSP判定回路906と、同期制御回路904と、非同期制御回路905と、共通制御回路902とを含む。
本実施の形態は、外部チップイネーブル信号CE#によって、入力バッファの活性/非活性を制御するともに、外部チップイネーブル信号CE#をクロックに同期せずに活性化したときの問題を回避する同期式擬似SRAMに関する。
図67は、本実施の形態に係る同期式擬似SRAM1000の構成を示す。同図を参照して、この同期式擬似SRAM1000は、DRAMセルアレイ+周辺回路群1001と、制御回路1002と、CEバッファ1003と、CLKバッファ1004と、制御バッファ1005と、アドレスバッファ1006とを含む。
図68は、従来のADV0発生回路1050の構成を示す。同図を参照して、反転内部アドレス取込み信号ZINTADVがクロックドインバータCIV1に入力される。クロックドインバータCIV1の出力と、内部クロックINTCLKとが反転論理積回路NAND1に入力され、反転論理積回路NAND1の出力がインバータIV1に入力される。インバータIV1の出力がアドレス取込みトリガ信号ADV0となる。
従来のADV0発生回路を用いた場合に、外部クロックCLKと同期せずに、非同期に外部チップイネーブル信号CE#を変化させたときに発生する問題について説明する。
上述の問題を回避するために、本実施の形態のADV0発生回路の構成は、従来のものと相違する。
図71は、本実施の形態のADV0発生回路1010を用いたときの各信号の変化のタイミングを表す図である。
42,56,57 インバータ、48 バッファ、43,49,58 遅延回路、45,52 フリップフロップ、61,バッファ回路、100,200,300,300a,300b 同期式擬似SRAM、101,201,801,901,1001 DRAMセルアレイ+周辺回路群、102,202,302,302a,302b,402,502,602,802,1002 制御回路、103,403,503,1006 アドレスバッファ、104 トリガ生成回路、105 カウンタイネーブル回路、106 クロックカウンタ、107 判定回路、108 レイテンシ用レジスタ、109,306,306a,306b,412,511,619 WAIT制御回路、110 遅延回路、111,211,305,305a,305b,420,510,620 リフレッシュ制御回路、121 ラッチ回路、212,301,301a,301b,721 リフレッシュタイマ、213 リフレッシュバンクアドレス指定回路、214,417,803 コマンドデコーダ、221 論理和回路、222 バンクアドレスカウンタ、223 リフレッシュ実施済/未実施判定回路、224 リフレッシュ実施済バンク保持回路、225 第1比較回路、226 読出し/書込み動作バンク検知回路、227 第2比較回路、303,303a,303b,401,501,601,701 DRAMセルアレイ、304 スイッチ、311,311a,311b リフレッシュタイマ出力PAD、312,312a,312b リフレッシュタイマ入力PAD、313,313a,313b ボンディングオプションPAD、314,314a,314b WAIT端子、315,315a,315b 制御信号端子、316,316a,316b データ入出力端子、407,505 コラム制御回路、409,499,618,806 ロウ制御回路、410,506,611 コマンドデコーダ、421 CDETRG発生器、422 COLP_SHFT発生器、431 ワンショットパルス発生器、432 WAIT_ASYN発生回路、433 WAIT発生回路、408,504,603 周辺回路群、480 コマンドシフト回路、507 共通信号生成回路、508 同期対応プリアンプ制御回路、508 同期対応プリアンプ制御回路、509 非同期対応プリアンプ制御回路、404 RCR、405,610,903 BCR、406 入出力回路およびバッファ、417 コラムデコーダ、418 ロウデコーダ、512 同期対応プリアンプ、513 非同期対応プリアンプ、514 同期対応DBドライバ、515,620 出力回路、516 非同期対応DBドライバ、521 基準信号発生器、522 同期対応プリアンプ制御信号発生器、523 プリアンプ活性化準備信号発生器、524 同期指示信号発生器、561 スイッチ部、562 イコライズ部、563 増幅部、564,565 バッファ部、590 共用DBドライバ、596 同期対応プリアンプ配置領域、577 非同期対応プリアンプ配置領域、598 同期/非同期対プリアンプ配置領域、604,1004 CLKバッファ、605 UBバッファ、606 LBバッファ、607 WEバッファ、608 ADVバッファ、609,1003 CEバッファ、612 ZRST生成回路、613 ZUB0生成回路、614 ZLB0生成回路、615 ADV0生成回路、616 ZWE0生成回路、617 マスク制御回路、631 第1制御回路、632 第2制御回路、633 第3制御回路、702 共通部、703 モバイルRAM専用部、704 セルラーRAM専用部、705 入出力回路、706 モバイルRAM/セルラーRAM判定回路、722 センス動作制御回路、723 アドレスキュー対策回路、724 入出力バッファ、731 コマンドモード回路、732 バーストリフレッシュ回路、733 アーリーライト回路、734 データ保持ブロック制御回路、741 同期インタフェース回路、742 ZADV制御回路、743 NORインタフェース回路、744 その他のセルラー互換動作制御回路、745 BCR/RCRセット回路、804 BCR、805 バーストレングスカウンタ、902 共通制御回路、904 同期制御回路、905 非同期制御回路、906 tCSP判定回路、400,500,600,800,900,1000 同期式擬似SRAM、700 モバイル/セルラー兼用RAM、999 CSLカウンタ、1005 制御バッファ、1010 ADV0発生回路、1011 RAS発生回路、221,OR42 論理和回路、AND1,AND41,AND101 論理積回路、IV1〜IV3,IV11,IV12,IV21〜IV44,IV51,IV52〜IV56,IV59,IV71〜IV74,IV81〜IV89 インバータ、OR42 論理和回路、NOR21,NOR22,NOR71,NOR81〜NOR85,NOR95,NOR98,NOR99 反転論理和回路、NAND1,NAND21〜NAND36,NAND53〜NAND58,NAND60,NAND81〜NAND91 反転論理積回路、DL11,DL21,DL51〜DL54,DL81〜DL83,DL99,DL101,DL102,DL191,DL192 遅延回路(Delay)、HDL53 High側Delay、C コンデンサ、R 負荷、P31〜P45,P51〜P62,P71〜P76 PチャネルMOSトランジスタ、N31〜N33,N51〜N62,N71〜N76 NチャネルMOSトランジスタ、CV1、CV61〜CV64 クロックドインバータ。
Claims (23)
- クロックに同期して動作する半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリアレイと、
トリガ信号を出力するトリガ生成回路と、
前記トリガ信号を受けて、前記トリガ信号を遅延させた遅延信号を出力する遅延回路と、
前記クロックを受け、前記トリガ信号を受けてから前記遅延信号を受けるまでの間、受けたクロックの数をカウントし、カウント結果を出力するクロックカウンタと、
クロックの数とレイテンシとの対応関係を記憶し、前記クロックカウンタから出力されるカウント結果に対応するレイテンシを判定する判定回路と、
前記判定されたレインテンシを保持するレジスタと、
前記レジスタに保持されたレインテンシに基づき、外部にウエイト信号を出力するウエイト制御回路とを備えた半導体記憶装置。 - 前記トリガ生成回路は、
外部信号をラッチしてラッチ信号を生成する回路と、
前記ラッチ信号の組合せに応じて、読出し信号または書込み信号ととともに前記トリガ信号を出力する論理回路とを備えた請求項1記載の半導体記憶装置。 - 行列状に配置された複数のダイナミックランダムアクセスメモリのメモリセルを有し、1度のリフレッシュの単位となるバンクを複数個有するメモリアレイと、
リフレッシュのトリガを出力する回路と、
前記リフレッシュトリガを受けたときに、外部から指示された動作を実行中のときに、前記動作を実行中のバンクと異なるバンクを選択して、前記選択したバンクのアドレスを出力するバンク選択回路と、
前記受けたアドレスのバンクのリフレッシュを実行するリフレッシュ制御回路とを備え、
前記バンク選択回路は、
リフレッシュが実施済みのバンクのアドレスを保持し、すべてのバンクのアドレスが保持されると、保持されているすべてのアドレスが消去されるレジスタと、
前記リフレッシュトリガを受けたときに、前記レジスタを参照してリフレッシュが未実施のバンクのアドレスを特定する特定回路と、
前記未実施のバンクアドレスと、前記動作を実行中のバンクアドレスとを比較し、異なる場合に、前記未実施のバンクアドレスを出力する比較回路とを含む半導体記憶装置。 - 行列状に配置された複数のダイナミックランダムアクセスメモリのメモリセルを有するメモリアレイと、
リフレッシュのタイミングを規定する第1の信号を生成する第1の回路と、
前記第1の信号を出力する出力端子と、
外部からリフレッシュのタイミングを規定する第2の信号を受ける入力端子と、
前記第1の信号および前記第2の信号を受けて、いずれかの信号を出力するスイッチと、
前記スイッチから出力される信号を受けて、当該信号に基づきリフレッシュ制御を行なう第2の回路とを備えた半導体記憶装置。 - 前記半導体記憶装置は、さらに、
前記第2の回路でリフレッシュ制御が実行されている間、外部にウエイト信号を出力するウエイト制御回路を備えた請求項4記載の半導体記憶装置。 - 前記第1の回路は、前記第1の信号として一定周期の信号を出力するタイマである、請求項5記載の半導体記憶装置。
- クロックに同期して動作し、バーストモードでのアクセスを行ない、読出し信号または
書込み信号が生成されるのに先立って、ロウアドレスおよびコラムアドレスを取得する半導体記憶装置であって、
行列上に配置された複数のメモリセルを有するメモリアレイと、
外部から受けた制御信号によって読出し信号または書込み信号が生成された第1のクロックに同期して、選択されたロウのロウアクセス処理と、先頭から1個以上かつバーストレングス以下である第1の個数のコラムのコラムアクセス処理を行ない、
レイテンシで規定される第2のクロック以降のクロックに同期して、バーストモードアクセスの残りの第2の個数のコラムのコラムアクセス処理を行なうように制御する制御回路とを備えた半導体記憶装置。 - 前記半導体記憶装置は、
前記メモリセルに接続されたビット線対の電位を増幅するセンスアンプ回路と、
前記コラムを選択するコラムデコーダとを含み、
前記制御回路は、
前記センスアンプ回路を活性化させる信号が生成された後のタイミングで、前記第1のクロックに同期して活性化されるロウ活性化信号に応じてコラムイネーブル信号を生成する第1の制御回路と、
前記コラムイネーブル信号に応じて、前記第1の個数のコラムを活性化させる第1の指示信号を前記コラムデコーダに出力し、前記第2のクロック以降のクロックに同期して前記第2の個数のコラムを活性化させる第2の指示信号を前記コラムデコーダに出力する第2の制御回路とを備える、請求項7記載の半導体記憶装置。 - 前記制御回路は、前記第1のクロックに同期してコラムアクセス処理が行なわれて出力される先頭のデータのタイミングを外部に通知する信号を生成する回路を含む、請求項8記載の半導体記憶装置。
- 前記制御回路は、前記第2のクロック以降のクロックに同期してコラムアクセス処理が行なわれて出力される先頭のデータのタイミングを外部に通知する信号を生成する回路を含む、請求項8記載の半導体記憶装置。
- リフレッシュ動作、読出し動作、または書込み動作を実行中に、前記読出しまたは書込み要求信号が生成されたときには、前記動作の実行終了後の次のクロックを前記第1のクロックとして動作させるためのシフト回路とを備えた請求項8記載の半導体記憶装置。
- 外部信号の組合せによって、複数の動作モードのいずれかのモードに設定される半導体記憶装置であって、
行列上に配置された複数のメモリセルを有するメモリアレイと、
前記メモリセルに各々接続されたビット線対と、
前記ビット線対の電位を増幅する第1の増幅回路と、
複数の前記ビット線対に接続されたIO線対と、
前記各モードに応じていずれかが活性化され、前記IO線対の電位を増幅する2種類以上の第2の増幅回路とを備えた半導体記憶装置。 - 前記複数の動作モードは、外部から入力されるクロックに同期した同期動作モードと、クロックに同期しない非同期動作モードであり、
前記第2の増幅回路は、
同期動作モードに対応した第1の種類の増幅回路と、
非同期動作モードに対応した第2の種類の増幅回路とである、請求項12記載の半導体記憶装置。 - 前記半導体記憶装置は、
同期モードに設定されたときに、前記第1の種類の増幅回路を活性化するとともに、前記第2の種類の増幅回路を非活性化し、
非同期モードに設定されたときに、前記第1の種類の増幅回路を非活性化するとともに、前記第2の種類の増幅回路を活性化させる制御回路と、
前記第1の種類の増幅回路の出力、および前記第2の種類の増幅回路の出力と接続され、前記第1の種類の増幅回路の出力または前記第2の種類の増幅回路の出力のいずれかをデータバスへ出力するデータバスドライバとを備えた請求項13記載の半導体記憶装置。 - 前記第1の種類の増幅回路は、クロックに同期した信号に基づき、前記IO線対と当該第1の種類の増幅回路内の増幅部との間の接続を切断するスイッチ部を備え、
前記第2の種類のプリアンプは、前記IO線対と当該第2の種類の増幅回路内の増幅部との間の接続を切断するスイッチ部を有しない、請求項14記載の半導体記憶装置。 - 前記IO線と接続する前記第1の種類の増幅回路および前記第2の種類の増幅回路は、コラム方向に並んで配置され、
前記IO線対は、分岐を有せずに、前記第1の種類の増幅回路および前記第2の種類の増幅回路と接続する、請求項13記載の半導体記憶装置。 - クロックに同期して動作する半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリアレイと、
外部からバイトマスク信号を受けて、前記バイトマスク信号に基づきバイトマスク処理を制御するバイトマスク制御回路と、
前記メモリセルから出力されたデータを受けて、前記バイトマスク制御回路による指示に従って、前記メモリセルから出力されたデータの前記バイトマスク信号に対応するバイトの出力を行なわない出力回路とを備え、
前記バイトマスク制御回路は、連続読出しまたは連続書込みが第1のロウと第2のロウの2つのロウに渡る場合、途中で第1のロウの最後のコラムに達したため第2のロウへの移行のためロウアクセス処理を行なっている間に、外部からバイトマスク信号を受けたときに、前記バイトマスク信号に対応するバイトのマスク処理を、前記ロウアクセスが終了し、次のビットのデータが出力されるタイミングまで延長する、半導体記憶装置。 - 前記半導体記憶装置は、さらに、
前記次のロウへの移行のためロウアクセス処理を行なっている間、データが出力されるまで待つことを外部に知らせるウエイト信号を出力するウエイト制御回路を備え、
前記バイトマスク制御回路は、各バイトごとに、
前記バイトマスク信号が前記連続読出しまたは書込みの先頭のビット以外のビットのバイトマスクを行なうことを示す場合において、前記次のロウへの移行のためロウアクセス処理を行なわないとした場合に前記ビットが前記出力回路から出力されるタイミングに前記ウエイト信号が出力されているときに、前記バイトに対応する出力イネーブル信号をディセーブルにせずに、前記バイトマスク信号に基づいて生成された信号を出力する第1回路と、
前記バイトマスク信号に基づいて生成された信号を受けて保持し、前記ウエイト信号が解除されたタイミングに、前記バイトに対応する出力イネーブル信号をディセーブルにする第2回路とを含み、
前記出力回路は、前記出力イネーブル信号がディセーブルを示すときに、前記メモリセルから出力されたデータの前記ディセーブルの出力イネーブル信号に対応するバイトの出力を行なわない、請求項17記載の半導体記憶装置。 - クロックに同期して動作する半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリアレイと、
前記メモリセルに接続されたビット線対と、
コラム選択信号を受けて、バーストアクセスの最後のカラムを選択する選択信号が活性化された後の次のクロックでバーストレングスリセット信号を出力するバーストレングスカウンタと、
前記バーストレングスリセット信号を受けて、前記ビット線対をプリチャージする制御回路とを備えた半導体記憶装置。 - 前記制御回路は、前記バーストレングスリセット信号を受けて、プリチャージ信号を活性化して、前記プリチャージ信号の活性化によって前記ビット線対をプリチャージする、請求項19記載の半導体記憶装置。
- クロックに同期して動作する同期モードと、非同期で動作する非同期モードとを有する半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリアレイと、
同期固定モードと、非同期固定モードと、同期および非同期の混載モードのいずれかに設定可能な設定回路と、
前記混載モード時に、外部チップイネーブル信号がアサートされてから、外部クロックの立ち上がりまでの時間が所定値以上か否かを調べ、前記所定値以上のときに、非同期固定モードに移行する非同期移行回路と、
同期固定モードまたは混載モードに設定されたときに同期動作を制御する同期制御回路と、
非同期固定モード若しくは混載モードに設定されたとき、または非同期固定モードに移行したときに、非同期動作を制御する非同期制御回路とを備え、
前記非同期移行回路は、前記設定回路の出力に応じて非活性化される、半導体記憶装置。 - 前記設定回路は、バスコンフィギュレーションレジスタの所定の2個のビットであり、
前記非同期移行回路は、前記ビットの値が同期固定モードまたは非同期固定モードを示すときには、前記移行動作の処理を停止する、請求項21記載の半導体記憶装置。 - クロックに同期して動作する半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリアレイと、
外部チップイネーブル信号を受けて内部チップイネーブル信号を生成するチップイネーブルバッファと、
外部クロックを受けて内部クロックを生成するクロックバッファと、
外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファと、
外部チップイネーブル信号以外の外部制御信号を受けて内部制御信号を生成する制御バッファとを備え、
前記クロックバッファ、前記アドレスバッファ、および前記制御バッファは、前記内部チップイネーブル信号を受けて、前記内部チップイネーブル信号がチップの非活性を示すときに、その動作を停止し、
前記クロックバッファ、前記アドレスバッファ、および前記制御バッファは、前記内部チップイネーブル信号が活性化を示すときに、動作を実行し、
前記制御バッファは、外部アドレス取込信号を受けて、内部アドレス取込信号を生成し、
前記半導体記憶装置は、さらに、
前記内部アドレス取込信号を所定の遅延量だけ遅延させる遅延回路と、
前記遅延回路の出力と前記内部クロックとを受けるクロックドインバータと、
前記クロックドインバータの出力と前記内部クロックとの論理積信号を出力する論理回路と、
前記論理積信号の先頭のパルスに基づき、ロウアドレスストローブ信号を活性化する回路とを備え、
前記論理積信号の先頭のパルスが、前記外部アドレス取込み信号が活性化されている間に立ち上がる外部クロックパルスから生成された内部クロックパルスとなるように、前記遅延回路の所定の遅延量が定められている、半導体記憶装置。
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