JPH063837B2

JPH063837B2 - 三次元半導体集積回路の製造方法

Info

Publication number: JPH063837B2
Application number: JP62048508A
Authority: JP
Inventors: 光雄松浪; 正義木場
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1987-03-03
Filing date: 1987-03-03
Publication date: 1994-01-12
Anticipated expiration: 2009-01-12
Also published as: JPS63213943A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、回路素子が形成される半導体単結晶層を多層
構造とした三次元半導体集積回路に関するものである。

〔従来の技術〕

近年、二次元半導体集積回路の高密度化が限界に達しつ
つあることから、三次元半導体集積回路の開発が進めら
れている。三次元半導体集積回路は、二次元半導体集積
回路に比べ、回路素子をさらに高密度に集積することが
できるだけでなく、情報の並列処理が容易となり、処理
速度がより高速化され、しかも、さらに多機能化を図る
ことができるという利点を有している。

このような三次元半導体集積回路は、従来、次のような
工程で製造していた。例えばシリコン半導体を用いる場
合、まず所定の回路素子及び電極が形成されたシリコン
ウエハの上面を絶縁層で被覆し、その上に低温気相成長
法等により多結晶シリコン膜を成長させる。次に、この
多結晶シリコン膜をレーザ又は電子ビーム等を用いて部
分的に溶融再結晶化させ、この結晶化した部分に上層の
回路素子を形成する。そして、その回路素子に電極等を
形成した後、上面を再び絶縁層で被覆し、必要な層数だ
けこの工程を繰り返す。

なお、上記の従来技術は周知のものであり、例えば、工
業調査会発行の「電子材料」１９８７年１月号の第４４
頁乃至第５１頁や、特開昭５９−１７５１３９号公報、
あるいは特開昭５７−１１３２６７号公報等に開示され
ている。

〔発明が解決しようとする問題点〕

ところが、このように製造された従来の三次元半導体集
積回路では、多結晶シリコン膜にレーザ又は電子ビーム
等の小さなスポットを照射して溶融再結晶を行わせるこ
とにより上層の回路素子を形成する単結晶領域を得るの
で、次のような問題点が生じていた。

溶融再結晶が急激に行われるために、結晶性が悪く
結晶方位等が一定にならない。このため、素子の特性に
バラツキが多くなるので、回路設計が容易でなくなり、
また、歩留まりを低下させる原因にもなる。

厚い層を単結晶化させることは容易でないので、通
常、単結晶領域の界面を利用してＭＯＳ・ＦＥＴ等の素
子を形成しており、バルクが十分に利用できずバイポー
ラトランジスタ等の形成が困難である。

全面を均一な単結晶領域とすることは容易でなく、
結晶粒界等が生じるため、素子の高密度化が困難であ
る。

所定箇所にレーザ又は電子ビーム等を順次照射して
溶融再結晶化させるので、多数のウエハを一括して処理
することができず、製造に長時間を要し、生産性が悪く
なり、またプロセスの開発も複雑化し困難となってコス
トダウンの障害となる。

〔問題点を解決するための手段〕

本発明に係る三次元半導体集積回路の製造方法は、上記
の問題点を解決するために、下層半導体単結晶層（例え
ば、ｐ型（１００）ウエハからなるシリコン層）と上層
半導体単結晶層（例えば、ｎ型（１００）ウエハからな
るシリコン層）とに、それぞれ下層回路素子（例えば、
ＭＯＳ・ＦＥＴ）と上層回路素子（例えば、ＭＯＳ・Ｆ
ＥＴまたはバイポーラトランジスタ）とを個別に形成す
る第１工程と、上記下層回路素子を構成する配線電極の
所定部位に対応させて、上層半導体単結晶層に所定深さ
の凹部を形成した後、上層半導体単結晶層の上面および
上記凹部の内面に沿って（例えば、ＳｉＯ₂，ＳｉＮ等
から成る）絶縁膜で被覆する第２工程と、上層半導体単
結晶層の底面に対して平滑加工を行い、上記凹部の底を
開口させる第３工程と、上記第１工程を終えた下層半導
体単結晶層の上面と上記第３工程を終えた上層半導体単
結晶層の底面とを、接着層（例えば、ポリイミドフィル
ム層）を介して接着する第４工程と、上記開口した凹部
と上記配線電極の所定部位とを仕切る接着層を除去する
ことにより、上記配線電極の所定部位に達するスルーホ
ールを形成する第５工程と、上記スルーホールを介して
下層回路素子と上層回路素子とを電気的に接続する第６
工程とを有することを特徴としている。

〔作用〕

本発明に係る三次元半導体集積回路の製造方法を説明す
る。

各層を構成する半導体単結晶層は、従来からのＣＺ法又
はＦＺ法によって形成される結晶性の良好なシリコンウ
エハ等が用いられる。下層半導体単結晶層への下層回路
素子の形成と、上層半導体単結晶層への上層回路素子の
形成とは、従来と同様の方法で各層ごとに個別に行われ
る。

上記第２工程における凹部は、スルーホールの形成位置
に対応するように、例えば、フォトエッチング技術、選
択エッチング技術等を用いて形成される。

また、上記第３工程は、信号を減衰させたり、断線を生
じたりする虞のない短い距離で、下層回路素子と上層回
路素子とを電気的に接続するために、スルーホールを適
度な長さで形成するのに必要な工程である。上記第３工
程では、例えば、ポリシング、ラッピンツ等又はＫＯ
Ｈ、ＮａＯＨ、フッ硝酸等を用いたエッチング等の方法
によって、スルーホールの長さを容易に制御可能であ
る。

従って、第２工程にて凹部を形成する際には、単に、形
成しようとするスルーホールの長さ以上の深さとなるよ
うにすればよい。

第４ないし第６工程で、下層半導体単結晶層と上層半導
体単結晶層とを接着し、スルーホールを介して下層回路
素子と上層回路素子とを電気的に接続すれば、２層の三
次元半導体集積回路が形成される。続いて、今度はこの
上層半導体単結晶層を下層半導体単結晶層として、同様
の工程によりさらにその上層に新たな上層半導体単結晶
層を接着し、これを繰り返すことにより３層以上の三次
元半導体集積回路を構成することができる。

このように、本発明の製造方法によれば、接着工程を取
り入れたことにより、各半導体単結晶層および各層の回
路素子を各層毎に別工程で製造することが可能になる。
これにより、従来の二次元半導体集積回路の製造プロセ
スをそのまま適用して、結晶粒界の無い均一な単結晶層
に、回路素子を高密度で形成することができると共に、
三次元半導体集積回路の信頼性を向上させることができ
る。また、上記のようにスルーホールの形成が容易であ
り、接着工程も多数を一括して処理できるので、三次元
半導体集積回路の生産性を向上させることもできる。

〔実施例１〕本発明の一実施例を第１図乃至第１０図に基づいて説明
すれば、以下の通りである。

本実施例は、第１層目である下層半導体単結晶層として
ｐ型（１００）ウエハからなる第１シリコン層１を用
い、第１層に対しては上層となり第３層に対しては下層
となる第２層目の半導体単結晶層としてｎ型（１００）
ウエハからなる第２シリコン層２を用い、第３層目の上
層半導体単結晶層としてｎ型（１００）ウエハからなる
第３シリコン層３を用い、かつ、各半導体単結晶層を接
着するための接着層としてポリイミドフィルムを用いた
ＭＯＳ・ＦＥＴによる三次元半導体集積回路についての
ものである。

この三次元半導体集積回路の製造工程を説明すると、ま
ず、第２図に示すように、第１シリコン層１の上面所定
箇所にｎチャンネルのＭＯＳ・ＦＥＴ４・４を設ける。
ＭＯＳ・ＦＥＴ４は、第１シリコン層１の上面を覆い所
定箇所に窓を開口した絶縁膜５と、第１シリコン層１内
の表層におけるこの窓の両端部に形成されそれぞれソー
ス及びドレインとなるｎ型の拡散層６・６と、絶縁膜５
の窓全体を覆うように形成されたゲート酸化膜７と、こ
のゲート酸化膜７の中央上面にのみ形成されたゲート多
結晶シリコン膜８と、これらの上面を覆った保護用絶縁
膜９と、所定パターンの配線電極１０とで構成され、さ
らにその上面全面を覆うように保護用絶縁膜１１が形成
されている。絶縁膜５は、熱酸化法又は低温気相成長法
等により形成されたＳｉＯ₂又はＳｉＮ等の膜であり、
まず第１シリコン層１の上面全面に形成してからフォト
エッチング技術、選択エッチング技術等によりゲート酸
化膜７・７を形成する部分の窓を開口する。そして、熱
酸化等により薄いゲート酸化膜７を形成する。ゲート多
結晶シリコン膜８は、低温気相成長法等により形成され
た多結晶シリコン膜であり、フォトエッチング技術、選
択エッチング技術により所定パターンに形成される。拡
散層６は、このゲート多結晶シリコン膜８及び絶縁膜５
をマスクとして、イオン注入法、熱拡散法等を利用して
第１シリコン層１内にｎ型不純物を選択拡散することに
より形成される。保護用絶縁膜９は、低温気相成長法等
により形成されるＳｉＯ₂、ＳｉＮ等の膜である。配線
電極１０を形成する膜は、この保護用絶縁膜９及びゲー
ト酸化膜７における各拡散層６の形成箇所の中央上方に
位置する部分にフォトエッチング技術、選択エッチング
技術によりコンタクト穴を開口しておき、保護用絶縁膜
９及びコンタクト穴の上面全面を覆うようにスパッタ
法、電子ビーム蒸着法、または低圧ＣＶＤ(Chemical Va
pour Deposition)法等により形成されたＡｌ、Ｍｏ、
Ｗ、ＷＳｉ₂、ＭｏＳｉ₂又はＴｉＳｉ₂等の材料からな
る導電膜であり、フォトエッチング技術、選択エッチン
グ技術により所定パターンに形成され、ＭＯＳ・ＦＥＴ
４のソース電極又はドレイン電極等となる。保護用絶縁
膜１１は、低温気相成長法等により形成されたＳｉＯ₂
等の膜であり、後の第２シリコン層２の接着が確実に行
われるように、エッチバック法等の平坦化技術により表
面を平滑にされている。

次に、第３図に示すように、後にスルーホールの位置に
対応した保護用絶縁膜１１の所定位置にコンタクト孔１
３を形成してから、この保護用絶縁膜１１及び孔１３の
上面全面にポリイミドフィルム層１２を被覆する。この
ポリイミドフィルム層１２は、接着層として用いられる
ものであり、通常は２００℃〜２５０℃程度の温度で硬
化を終了するが、後の接着のためにここでは８０℃程度
に加熱して半硬化の状態にしておく。

また、第２シリコン層２にも、第４図に示すように、第
１シリコン層１と同様の工程でＭＯＳ・ＦＥＴ４・４を
設ける。ただし、第２シリコン層２はｎ型半導体なの
で、拡散層６にはｐ型不純物が拡散され、このＭＯＳ・
ＦＥＴ４・４はｐチャンネルとなる。

このようにＭＯＳ・ＦＥＴ４・４が形成された第２シリ
コン層２には、第５図に示すように、表面の保護用絶縁
膜１１から第２シリコン層２に達するまでの、後にスル
ーホールとなる孔１３を形成し、この孔１３及び保護用
絶縁膜１１を絶縁膜１４で覆う。孔１３は、フォトエッ
チング技術、選択エッチング技術によりレジスト膜をマ
スクにしてフッ硝酸等のエンチャントを用いて形成す
る。ただし、孔１３が深いためにレジスト膜がエッチャ
ントに充分に耐え得ない場合には、蒸着法、スパッタ法
等により形成したＣｒＡｕ、ＴｉＡｕ等の金属膜を形成
した後、ホトエッチング技術、選択エッチング技術によ
り所定の孔位置の上記金属膜を除去し、残った金属膜を
マスクとしフッ硝酸又はＫＯＨ、ＮａＯＨのアルカリ性
のエッチャントを用いて孔１３を形成する。孔１３形成
後に残ったＣｒＡｕ、ＴｉＡｕ等の膜は、王水、熱濃硫
酸等でエッチング除去する。絶縁膜１４は、スパッタリ
ング法、低温気相成長法、光ＣＶＤ法等により形成され
たＳｉＯ₂、ＳｉＮ等の膜である。

そして、第６図に示すように、この第２シリコン層２の
上面には、ワックス層１６を介して保護基板１５が貼り
付けられ、次に下面側より０．５〜２００μｍ程度の厚
みまで平滑に加工が施され、この下面全面に第１シリコ
ン層１と同様のポリイミドフィルム層１２が形成され
る。ワックス層１６は、ワックス等からなり、孔１３内
にも充填されて保護基板１５を確実に貼り付ける。保護
基板１５は、ガラス、セラミックス等からなる一時的な
支持材である。平滑加工は、ポリシング、ラッピング等
又はＫＯＨ、ＮａＯＨ、フッ硝酸等を用いたエッチング
により、裏面側より厚さが０．５〜２００μｍ程度に達
するまで行われる。この場合、第２シリコン層２は、
（１００）ウエハを使用しているので、ＫＯＨ、ＮａＯ
Ｈを利用した優先エッチングが有効である。ポリイミド
フィルム層１２は、第１シリコン層１の場合と同様に８
０℃程度に加熱して半硬化状態としておく。

上記のように形成された第１シリコン層１と第２シリコ
ン層２とを、第７図に示すように、所定位置で重ね合わ
せて、温度を１００℃程度とし適当な圧力を加えること
により接着する。この接着の際、ワックス層１６は、軟
化点が１２０℃程度なので、第２シリコン層２と保護基
板１５との間で圧力を受けても変形するようなことはな
い。第１シリコン層１と第２シリコン層２との接着が行
われると、第８図に示すように、今度は１５０℃程度に
加熱して、ワックス層１６を溶融させ保護基板１５を撤
去する。この際、第２シリコン層２に残ったワックス層
１６は、トリクレーン等の溶剤で除去する。また、ワッ
クス層１６が完全に除去されると、孔１３の底面に露出
するポリイミドフィルム層１２・１２を除去して、第２
シリコン層２側の孔１３を第１シリコン層１側の孔１３
に貫通させスルーホールを完成させる。ポリイミドフィ
ルム層１２・１２の除去は、プラズマエッチング又はＫ
ＯＨ等のエッチャントを用いたエッチングにより行う。
孔１３の底面に露出するポリイミドフィルム層１２・１
２が除去されると、接着層に残ったポリイミドフィルム
層１２・１２を完全に硬化させ接着を確実なものにする
ために、再度第１シリコン層１と第２シリコン層２とに
所定の圧力を、所定時間、所定温度の条件下で加える。

このようにして第１シリコン層１と第２シリコン層２と
が確実に接着すると、第９図に示すように、第２シリコ
ン層２の上面の絶縁膜１４及び孔１３を第１金属膜１７
及び第２金属膜１８で覆い、さらに孔１３部以外の第２
金属膜１８上面をレジスト膜１９で覆い、このレジスト
膜１９をマスクとして孔１３内に埋込金属層２０を形成
する。第１金属膜１７は、Ｃｒ又はＴｉ等よりなる金属
膜であり、また、第２金属膜１８は、Ｃｕ又はＮｉ等よ
りなる金属膜であり、スパッタ法又は電子ビーム蒸着法
により連続的に形成される。レジスタ膜１９は、フォト
エッチング技術によりスルーホール孔１３以外の上面位
置を被覆するようにパターニングされる。埋込金属層２
０は、電解メッキによりＡｕ等の金属を孔１３内に埋め
込んだものである。第１金属膜１７は、スルーホール孔
１３に埋込金属層２０を強固に接着するためのものであ
り、また、第２金属膜１８は、この埋込金属層２０のメ
ッキ下地層となるものである。

埋込金属層２０が埋め込まれると、不要になったレジス
ト膜１９並びにその下層の第１金属膜１７及び第２金属
膜１８を熱硫酸等で除去した後に、第１０図に示すよう
に、スルーホール埋込金属層２０と第２シリコン層２上
の配線電極１０とを接続するため、又は、必要に応じて
配線電極１０を互いに接続するために絶縁膜１４の所定
箇所にコンタクト穴２１を開口し、所定のパターンで配
線電極膜２２を形成し、さらにその上面をポリイミドフ
ィルム層１２で覆う。コンタクト穴２１は、フォトエッ
チング技術、選択エッチング技術により、所定箇所の絶
縁膜１４及び保護用絶縁膜１１を除去して形成する。配
線電極膜２２は、Ａｌ、Ｍｏ、Ｗ等の単一金属層又はＴ
ｉＡｕ、ＴｉＣｕ、ＣｒＡｕ、ＣｒＮｉ等の多重金属層
からなり、スパッター法、電子ビーム蒸着法等により絶
縁膜１４の上面全面に被覆後、フォトエッチング技術、
選択エッチング技術等によって所定パターンに形成され
る。ポリイミドフィルム層１２は、第３シリコン層３を
接着するための接着層として形成されたものであり、第
１シリコン層１の上面及び第２シリコン層２の下面に形
成した場合と同様に、８０℃程度に加熱して半硬化の状
態にしておく。

そして、別個の工程にてＭＯＳ・ＦＥＴ４・４を形成し
た第３シリコン層３をこの第２シリコン層２の上層に接
着し、第１図に示すように、第３シリコン層３の上面を
ポリイミドフィルム層１２で覆い、コンタクト穴２３を
開口後、外付け用の電極パッド２４を形成する。第３シ
リコン層３へのＭＯＳ・ＦＥＴ４・４の形成は、第１シ
リコン層１及び第２シリコン層２の場合と同様の工程で
行われ、スルーホールとなる孔１３が形成されて埋込金
属層２０が埋め込まれている。この第３シリコン層３
は、第２シリコン層２と同じｎ型半導体なので、拡散層
６にはｐ型不純物が拡散され、このＭＯＳ・ＦＥＴ４・
４はｐチャンネルとなる。第３シリコン層３の接着も、
第２シリコン層２の接着の場合と同様の工程で行われ
る。第３シリコン層３の上面のポリイミドフィルム層１
２は、接着層としてではなく表面保護層として形成され
るので、最初から２００℃程度に加熱して硬化させる。
コンタクト穴２３は、フォトエッチング技術、選択エッ
チング技術によりポリイミドフィルム層１２の所定箇所
を除去することにより形成する。電極パッド２４は、Ａ
ｌ、Ｍｏ、Ｗ、Ｃｕ等の単一金属膜又はＴｉＡｕ、Ｔｉ
Ｃｕ、ＣｒＣｕ等の多重金属膜よりなり、スパッタ法、
電子ビーム蒸着法等によりポリイミドフィルム層１２上
面を被覆後、フォトエッチング技術、選択エッチング技
術により所定のパターンに形成する。

本実施例の三次元半導体集積回路は、上記の工程により
製造され、各シリコン層１・２・３に別個に形成された
ＭＯＳ・ＦＥＴ４…は、スルーホールを形成する孔１３
内の埋込金属層２０によって接続される。

なお、本実施例では、スルーホールへの埋込金属層２０
として電解メッキによる金属膜を使用したが、無電解メ
ッキ膜又は蒸着膜等を使用することも可能である。ま
た、本実施例ではＭＯＳ・ＩＣについて説明したが、Ｃ
−ＭＯＳ・ＩＣ、バイポーラトランジスタＩＣ等につい
ても同様に構成することができる。

〔実施例２〕本発明の他の実施例を第１１図乃至第１７図に基づいて
説明すれば、以下の通りである。

本実施例では、接着する半導体単結晶層を特に薄くして
各層間の接続を容易にし、信号の並列処理を可能にする
ことにより、処理速度の高速化を図っている。

本実施例は、第１層目である下層半導体単結晶層として
ｎ型（１００）ウエハからなる第１シリコン層２５を用
い、第１層に対しては上層となり第３層に対しては下層
となる第２層目の半導体単結晶層としてｎ型（１００）
ウエハからなる第２シリコン層２６を用い、第３層目の
上層半導体単結晶層としてｐ型（１００）ウエハからな
る第３シリコン層２７を用い、かつ、該半導体単結晶層
を接着するための接着層としてポリイミドフィルムを用
い、第１シリコン層２５及び第２シリコン層２６にはＭ
ＯＳ・ＦＥＴを組み込み、第３シリコン層２７にはバイ
ポーラトランジスタを組み込んでなる三次元半導体集積
回路についてのものである。

この三次元半導体集積回路の製造工程を説明すると、ま
ず、第１１図に示すように、第１シリコン層２５の上面
所定箇所にｐチャンネルのＭＯＳ・ＦＥＴ２８・２８を
設ける。ＭＯＳ・ＦＥＴ２８は、第１シリコン層２５の
上面を覆い所定箇所に窓を開口したＳｉＯ₂、ＳｉＮ等
よりなる絶縁膜２９と、第１シリコン層２５内の表層に
おけるこの窓の両端部に形成され、それぞれソース及び
ドレインとなるｐ型の拡散層３０・３０と、絶縁膜２９
の窓全体を覆うように形成されたゲート酸化膜３１と、
このゲート酸化膜３１の中央上面にのみ形成されたゲー
ト多結晶シリコン膜３２と、これらの上面を覆った保護
用絶縁膜３３と、所定のパターンで形成されたＡｌ、Ｍ
ｏ、Ｗ、ＭｏＳｉ₂、ＴｉＳｉ₂、ＷＳｉ₂等よりなる配
線電極３４とで構成され、さらにその上面全面を覆うよ
うにＳｉＯ₂等よりなる保護用絶縁膜３５が形成されて
いる。このＭＯＳ・ＦＥＴ２８は、実施例１におけるＭ
ＯＳ・ＦＥＴ４と同様の工程で形成される。また、この
保護用絶縁膜３５の上面には、ポリイミドフィルム層３
６が被覆される。このポリイミドフィルム層３６も、実
施例１の場合と同様に、後の接着工程のために８０℃程
度に加熱して半硬化の状態にしておく。

また、第１２図に示すように、第２シリコン層２６に
も、ＭＯＳ・ＦＥＴ２８・２８を形成し、後にスルーホ
ールとなる孔３７及びオーミックコンタクト層３８を形
成後、保護用絶縁膜３３で被覆する。ＭＯＳ・ＦＥＴ２
８は、第１シリコン層２５の場合と同様の工程で形成さ
れるが、ここでは絶縁膜２９、拡散層３０・３０、ゲー
ト酸化膜３１及びゲート多結晶シリコン膜３２を形成し
た段階で次の工程に移行する。スルーホールとなる孔３
７は、実施例１の孔１３と同様に、フォトエッチング技
術、選択エッチング技術によって形成する。この際、レ
ジスト膜をマスクとしてフッ硝酸のエッチャントでエッ
チングしてもよいし、又、ＣｒＡｕ、ＴｉＡｕ等の金属
膜をマスクとしてフッ硝酸、ＫＯＨ、ＮａＯＨ等のエッ
チャントでエッチングしてもよい。オーミックコンタク
ト層３８は、Ａｌ、Ｐｔ、Ｐｄ等の金属層からなり、ま
ずフォトエッチング技術、選択エッチング技術等により
拡散層３０上のゲート酸化膜３１を除去した後、例えば
Ａｌ膜を全面に薄く蒸着し、フォトエッチング技術、選
択エッチング技術により拡散層３０上のみ残して他のＡ
ｌ膜を除去し、最後に４００〜５００℃程度の温度でシ
ンターして形成する。保護用絶縁膜３３は、ＳｉＯ₂又
はＳｉＮからなり、第１シリコン層２５の場合と同様の
工程で形成する。

次に、第１３図に示すように、実施例１の場合と同様の
工程で、第２シリコン層２６の上面にワックス層３９を
介してガラス、石英板等よりなる保護基板４０を貼り付
け、この第２シリコン層２６の下面側を平滑加工後ポリ
イミドフィルム層３６を形成する。第２シリコン層２６
の下面の平滑加工は、０．５〜１０μｍの厚さになるま
で行われるが、第１４図に示すように、第２シリコン層
２６の上面側のスクライブラインに相当する位置等に所
定の深さの溝をエッチングで形成し、この上面をＳｉＯ
₂等からなる平滑加工停止膜４１で予め被覆しておけ
ば、下面からの平滑加工の際にこの平滑加工停止膜４１
が露出したところで加工を停止することにより、所定厚
さの加工を高精度で行うことができる。ポリイミドフィ
ルム層３６は、第１シリコン層２５の場合と同様に８０
℃程度の加熱により半硬化の状態にしておく。

上記のようにして各ＭＯＳ・ＦＥＴ２８を形成した第１
シリコン層２５と第２シリコン層２６とは、第１５図に
示すように、互いに所定位置で接着し、ワックス層３９
の除去、保護基板４０の撤去の後に孔３７の底面に露出
するポリイミドフィルム層３６を除去してスルーホール
を形成する。これらは、実施例１の場合と同様の工程で
行われる。

このようにして孔３７が貫通してスルーホールが形成さ
れると、第１６図に示すように、オーミックコンタクト
層３８上にコンタクト穴を開口し、所定パターンの配線
電極４２を形成し、上面全面をポリイミドフィルム層３
６で被覆する。配線電極４２は、Ａｌ、Ｍｏ、Ｗ等より
なる単一金属膜又はＴｉＡｕ、ＴｉＣｕ、ＣｒＣｕ等よ
りなる多重金属膜から構成され、スパッタ法、電子ビー
ム蒸着法等により上面全面に金属膜を被覆後、フォトエ
ッチング技術、選択エッチング技術により所定のパター
ンとすることにより形成される。この配線電極４２は、
前もって形成されたオーミックコンタクト層３８を介し
て拡散層３０に容易に接続され、また、この配線電極４
２の形成の際には、シンター等の高温処理が不要とな
り、耐熱性の低いポリイミドフィルム層３６に悪影響を
及ぼすことがない。また、この配線電極４２は、孔３７
のスルーホール内に入り込み第１シリコン層２５上の電
極３４とも接続するが、第２シリコン層２６の厚さが薄
いので、断線の虞れは生じない。ポリイミドフィルム層
３６は、第１シリコン層２５の上面及び第２シリコン層
２６の下面の場合と同様に、８０℃程度に加熱して半硬
化の状態にしておく。

最後に、第１７図に示すように、別個バイポーラトラン
ジスタ５２を形成した第３シリコン層２７をこの第２シ
リコン層２６の上層に接着し、孔３７のスルーホールを
貫通させ電極４２を形成することにより三次元半導体集
積回路を完成する。第３シリコン層２７へのバイポーラ
トランジスタ５２の形成は、従来からの一般的な方法で
あり、まず、第３シリコン層２７の上面からのＳｂの選
択拡散によりｎ⁺拡散層４３を形成後、上面にエピタキ
シャル法によるｎ型単結晶層４４を形成し、各島を分離
するためのｐ型拡散層４５を選択拡散により形成する。
次に、ｐ型ベース層４６及びｎ型エミッタ層４７を選択
拡散によりそれぞれ形成し、絶縁膜４８で上面全面を覆
う。そして、スルーホールとなる孔３７を第２シリコン
層２６の場合と同様に形成し、低温気相成長法、スパッ
タ法等によりＳｉＯ₂等の絶縁膜４９で上面全面を覆
う。最後に、フォトエッチング技術、選択エッチング技
術によりｐ型ベース層４６、ｎ型エミッタ層４７及びコ
レクタ層５０の対応位置にコンタクト穴を形成後、第２
シリコン層２６の場合と同様の工程で、Ａｌ、Ｐｔ、Ｐ
ｄ等によりオーミックコンタクト層５１を形成する。こ
のようにしてバイポーラトランジスタ５２が形成される
と、第２シリコン層２６の場合と同様の工程で、第３シ
リコン層２７の下面を平滑加工し、ポリイミドフィルム
層３６を介し第２シリコン層２６の上層に接着し、電極
４２を所定のパターンに形成する。

本実施例の三次元半導体集積回路は、上記の工程により
製造され、各シリコン層２５・２６・２７に別個に形成
されたＭＯＳ・ＦＥＴ２８及びバイポーラトランジスタ
５２は、スルーホールを形成する孔３７内に亙って形成
された電極４２によって接続される。

なお、本実施例では、電極４２を直接スルーホールを通
して下層の電極４２又は電極３４に接続しているが、実
施例１の場合と同様に、電解メッキ膜又は無電解メッキ
膜により埋込金属層を形成することも可能である。

また、実施例１ではＭＯＳ・ＦＥＴを用いた三次元半導
体集積回路について説明し、実施例２ではＭＯＳ・ＦＥ
Ｔ及びバイポーラトランジスタを用いた三次元半導体集
積回路について説明したが、Ｃ−ＭＯＳ・ＩＣも含め、
形成する素子の種類や組合せは自由に選定することがで
きる。

更に、実施例１及び実施例２では、ｎ型又はｐ型の（１
００）ウエハを用いたが、半導体の型や結晶面はこれに
限定されるものではない。

また、実施例１及び実施例２では、各シリコン層の接着
層としてポリイミドフィルムを用いたが、これに限るも
のではなく、エポキシ樹脂、アクリル樹脂その他の接着
層を用いることができる。

また、実施例１及び実施例２では、スルーホールとなる
孔１３・３７を各シリコン層の接着前に形成していた
が、接着後に形成することも可能である。

また、実施例１及び実施例２では、３層の三次元半導体
集積回路を示したが、２層だけの場合又は同様の工程を
繰り返して４層以上の三次元半導体集積回路とすること
もできる。

また、実施例１及び実施例２では、各層をシリコン層の
みで構成したが、ＧａＡｓ、ＩｎＰ等の混晶の半導体と
組み合わせて三次元半導体集積回路を構成し、又は、混
晶の半導体のみで三次元半導体集積回路を構成すること
もできる。

〔発明の効果〕

本発明に係る三次元半導体集積回路の製造方法は、以上
のように、下層半導体単結晶層と上層半導体単結晶層と
に、それぞれ下層回路素子と上層回路素子とを個別に形
成する第１工程と、上記下層回路素子を構成する配線電
極の所定部位に対応させて、上層半導体単結晶層に所定
深さの凹部を形成した後、上層半導体単結晶層の上面お
よび上記凹部の内面に沿って絶縁膜で被覆する第２工程
と、上層半導体単結晶層の底面に対して平滑加工を行
い、上記凹部の底を開口させる第３工程と、上記第１工
程を終えた下層半導体単結晶層の上面と上記第３工程を
終えた上層半導体単結晶層の底面とを、接着層を介して
接着する第４工程と、上記開口した凹部と上記配線電極
の所定部位との間を仕切る接着層を除去することによ
り、上記配線電極の所定部位に達するスルーホールを形
成する第５工程と、上記スルーホールを介して下層回路
素子と上層回路素子とを電気的に接続する第６工程とを
有する構成である。

これにより、本発明は、各層の半導体単結晶層の結晶化
及び回路素子の形成を別工程で行うことができるので、
以下のような効果を奏することになる。

各層の半導体単結晶層にシリコンウエハ等の結晶性の良
好なものを使用することができるので、形成した回路素
子の特性のバラツキが少なくなって、回路設計が容易に
なり、歩留まりも向上する。また、十分な厚さの単結晶
を得ることができるので、バルクを利用するバイポーラ
トランジスタ等の形成も容易となる。さらに、各層を均
一な単結晶とすることができるので、結晶粒界等がなく
なり回路素子を高密度に形成することが可能となる。

また、各層の回路素子は、それぞれ各層ごとに別個に形
成されるので、従来の二次元半導体集積回路のプロセス
をそのまま流用することができ、製品の開発や製造が容
易となる。さらに、各層を順に溶融再結晶させながら積
み上げていくのではなく、従来からの方法により各層を
並行して別工程により処理することができ、また、接着
工程も多数を一括して行うことができるので、生産性が
向上し、しかも短期間に製造することができる。

さらに、下層回路素子と上層回路素子とを、信号の減衰
や断線のおそれのない短距離で電気的に接続するため
に、単に設計したい長さ以上の凹部を上記第２工程で形
成しておきさえすれば、上記第３工程によって、容易か
つ確実にスルーホールを適度な長さに制御することがで
きる。また、上記第４工程の接着層によって、開口した
凹部の底が一旦塞がれるものの、不要な接着層を除去す
るだけで容易にスルーホールを完成させることができる
という種々の効果を併せて奏する。

【図面の簡単な説明】

第１図乃至第１０図は本発明の一実施例を示すものであ
って、第１図は三次元半導体集積回路の縦断面部分正面
図、第２図乃至第１０図はそれぞれ三次元半導体集積回
路の製造過程を示す縦断面部分正面図、第１１図乃至第
１７図は本発明の他の実施例を示すものであり、第１１
図乃至第１６図はそれぞれ三次元半導体集積回路の製造
過程を示す縦断面部分正面図、第１７図は三次元半導体
集積回路の縦断面部分正面図である。１・２５は第１シリコン層（下層半導体単結晶層）、２
・２６は第２シリコン層（上層半導体単結晶層及び下層
半導体単結晶層）、３・２７は第３シリコン層（上層半
導体単結晶層）、４・２８はＭＯＳ・ＦＥＴ（回路素
子）、１０・３４・４２は配線電極、１２・３６はポリ
イミドフィルム層（接着層）、１３・３７は孔（スルー
ホール）、１４・３３・４９は絶縁膜、５２はバイポー
ラトランジスタ（回路素子）である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 25/07 25/18

Claims

【特許請求の範囲】

【請求項１】下層半導体単結晶層と上層半導体単結晶層
とに、それぞれ下層回路素子と上層回路素子とを個別に
形成する第１工程と、上記下層回路素子を構成する配線電極の所定部位に対応
させて、上層半導体単結晶層に所定深さの凹部を形成し
た後、上層半導体単結晶層の上面および上記凹部の内面
に沿って絶縁膜で被覆する第２工程と、上層半導体単結晶層の底面に対して平滑加工を行い、上
記凹部の底を開口させる第３工程と、上記第１工程を終えた下層半導体単結晶層の上面と上記
第３工程を終えた上層半導体単結晶層の底面とを、接着
層を介して接着する第４工程と、上記開口した凹部と上記配線電極の所定部位との間を仕
切る接着層を除去することにより、上記配線電極の所定
部位に達するスルーホールを形成する第５工程と、上記スルーホールを介して下層回路素子と上層回路素子
とを電気的に接続する第６工程とを有することを特徴と
する三次元半導体集積回路の製造方法。