JP3995693B2

JP3995693B2 - 符号誤り訂正検出装置

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Publication number: JP3995693B2
Application number: JP2005218582A
Authority: JP
Inventors: 雄一朗塚水
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2005-07-28
Filing date: 2005-07-28
Publication date: 2007-10-24
Anticipated expiration: 2017-06-19
Also published as: JP2006048910A

Description

本発明は、ＣＤ(Compact Disc)やＤＶＤ(Digital Video Disc)等の記録媒体から読み出されるデジタルデータに対し、データに含まれる誤り訂正符号及び誤り検出符号に従う処理を施す符号誤り訂正検出装置に関する。

デジタルオーディオに用いられるＣＤをデジタルデータの読み出し専用メモリ（ＲＯＭ）として活用するＣＤ−ＲＯＭシステムにおいては、ディスクから読み出されるデータの信頼性を高めるため、読み出されたデジタルデータに対して符号誤りの訂正処理が二重に施される。これらの訂正処理は、オーディオシステムと共通のデジタル信号処理部で１回目を実行し、ＣＤ−ＲＯＭシステム専用に設けられるＣＤ−ＲＯＭデコーダで２回目を実行するように構成される。

図７は、ＣＤ−ＲＯＭシステムの構成を示すブロック図で、図８は、このシステムの各部で取り扱われるデータの構成図である。

ピックアップ部１は、ディスク２に照射される光の反射光を受け、その光の強弱を電圧値の変化として取り出す。ピックアップ制御部３は、ピックアップ部１がディスク２に記憶されたデータを正しい順序で読み出すことができるように、ディスク２に対するＣＤピックアップ部１の読み取り位置を制御する。ディスク２の再生では、ピックアップ部１で読み取られるトラックの線速度を一定に保つようにするため、ピックアップ制御部３によるピックアップ部１の位置の制御に合わせて、ディスク２を所定の速度で回転駆動するようにサーボ制御が行われる。

アナログ信号処理部４は、ピックアップ部１から出力される電圧値の変化を読み取り、５８８ビットを１フレームとするＥＦＭ(Eight to Fourteen Modulation)信号を生成する。このＥＦＭ信号は、図８に示すように、各フレームの始まりの２４ビットが同期信号に割り当てられ、その後に３ビットの接続ビットを挟んで１４ビットがデータビットに繰り返し割り当てられる。デジタル信号処理部５は、アナログ信号処理部４から入力されるＥＦＭ信号に対してＥＦＭ復調を施し、１４ビットを８ビットに変換する。このＥＦＭ復調の際には、同期信号に続く最初のデータビットから８ビットのサブコードデータが生成され、残された３２個のデータビットから３２バイトのシンボルデータが生成される。さらに、３２バイトのシンボルデータに対して、ＣＩＲＣ(Cross-Interleave Reed-Solomon Code)復号を施し、１フレームが２４バイトからなるＣＤ−ＲＯＭデータが生成される。このＣＩＲＣ復号によって最初の符号誤りの訂正処理が完了する。

このＣＤ−ＲＯＭデータは、２４バイト×９８フレームの合計２３５２バイトが１ブロックとして取り扱われる。この１ブロックのデータに対しては、通常（モード１の場合）は図９に示すように、同期信号〔１２バイト〕、ヘッダ〔４バイト〕、ユーザデータ〔２０４８バイト〕、誤り検出符号ＥＤＣ(Error Detection Code)〔４バイト〕及び誤り訂正符号ＥＣＣ(Error Correction Code)〔２７６バイト〕がそれぞれ割り当てられる。また、このＣＤ−ＲＯＭデータについては、１ブロックのデータうち、同期信号１２バイトを除いた２３４０バイトにスクランブル処理が施されており、再生時にディスクランブル処理が施されて元の状態に戻される。

ＣＤ−ＲＯＭデコーダ６は、デジタル信号処理部５から入力されるＣＤ−ＲＯＭデータに対して、誤り訂正符号ＥＣＣ及び誤り検出符号ＥＤＣに基づく符号誤りの訂正処理及び
検出処理を行い、処理が完了したＣＤ−ＲＯＭデータをホストコンピュータへ出力する。このＣＤ−ＲＯＭデコーダ６における処理では、通常、誤り訂正符号ＥＣＣによってデータの符号誤りを訂正した後、誤り検出符号ＥＤＣによって符号誤りが正しく訂正されているか否かを確認するようにしている。そして、符号の誤りが残されているときには、再度誤り訂正符号ＥＣＣによる符号誤りの訂正処理を施すか、あるいは、エラーフラグを付加した状態で、符号誤りを含んだままのＣＤ−ＲＯＭデータをホストコンピュータへ出力するように構成される。

バッファＲＡＭ７は、ＣＤ−ＲＯＭデコーダ６に接続され、デジタル信号処理部５からＣＤ−ＲＯＭデコーダ６に入力されるＣＤ−ＲＯＭデータを１ブロック単位で一時的に記憶する。誤り訂正符号ＥＣＣ及び誤り検出符号ＥＤＣは、１ブロック分のＣＤ−ＲＯＭデータに対して付加されるため、ＣＤ−ＲＯＭデコーダ６での処理には少なくとも１ブロック分のＣＤ−ＲＯＭデータが必要となる。そこで、それぞれの処理で必要な１ブロック分のＣＤ−ＲＯＭデータを記憶するようにバッファＲＡＭ７が設けられる。制御マイコン８は、制御プログラムが記憶されたメモリを内蔵する所謂ワンチップマイコンで構成され、その制御プログラムに従ってＣＤ−ＲＯＭデコーダ６の動作を制御する。同時に、制御マイコン８は、ホストコンピュータから入力されるコマンドデータあるいはデジタル信号処理部５から入力されるサブコードデータを一旦内蔵のメモリに記憶する。これにより制御マイコン８は、ホストコンピュータからの指示に応答して各部の動作を制御し、ＣＤ−ＲＯＭデコーダ６からホストコンピュータへ所望のＣＤ−ＲＯＭデータを出力させる。

ＣＤ−ＲＯＭデコーダ６では、ＣＤ−ＲＯＭデータに対する符号誤りの訂正検出の処理に加えて、デジタル信号処理部５からのＣＤ−ＲＯＭデータの入力及びホストコンピュータへのＣＤ−ＲＯＭデータの出力が並列して行われる。そして、それぞれの処理に合わせて、バッファＲＡＭ７に対するＣＤ−ＲＯＭデータの書き込み及び読み出しが繰り返される。このとき、ＣＤ−ＲＯＭデコーダ６からバッファＲＡＭ７へのアクセスは、それぞれの処理毎にバイト単位または符号単位で時分割に割り当てられる。

一般に、ＣＤ−ＲＯＭデコーダ６においては、１つのブロックのＣＤ−ＲＯＭデータに対する符号誤りの訂正及び検出のための処理を１ブロック期間以内で完了させるようにしている。ここで、再生速度の高速化に伴い、１ブロック期間内で所定の処理を完了できなくなることが生じると、連続して入力されるＣＤ−ＲＯＭデータが次々にバッファＲＡＭ７に書き込まれるため、ＣＤ−ＲＯＭデータが未処理のままバッファＲＡＭ７内に残される。このような状態が続けば、バッファＲＡＭ７がオーバーフロー状態となり、ＣＤ−ＲＯＭデコーダ６へのＣＤ−ＲＯＭデータの入力を一時的に中断しなければならなくなる。

ＣＤ−ＲＯＭシステムにおいて、各部の動作の基準となるシステムクロックの周波数を変更することなくディスク２の再生速度を上げる（倍速再生等の場合）と、１ブロック期間のクロックの総数が減少する。このため、ＣＤ−ＲＯＭデコーダ６での符号誤りの検出及び訂正のためのクロック数が不足し、所定の処理を１ブロック期間内に完了できなくなる可能性が高くなる。また、ＣＤ−ＲＯＭデータをホストコンピュータへ転送するためのバッファＲＡＭ７に対する読み出し頻度を高くすると、ＣＤ−ＲＯＭデータの転送速度自体は高くなる。しかしながら、符号誤りの訂正及び検出のためのバッファＲＡＭ７に対する読み出し及び書き込みが時間的に制限を受けるようになるため、ＣＤ−ＲＯＭデコーダ６での符号誤りの訂正及び検出のための処理が遅れ、１ブロック期間内で所定の処理を完了できなくなる可能性はさらに高くなる。

これらの問題は、倍速再生のＣＤ−ＲＯＭシステムに限らず、高密度記録媒体であるＤ
ＶＤをＲＯＭとして利用するＤＶＤ−ＲＯＭシステムにおいても同様に発生する。ＣＤの約７倍の記憶容量を有するＤＶＤにおいては、その再生速度をＣＤ以上に高速化することが望まれており、データの転送やデコード処理（符号誤りの訂正検出）の速度の向上は重要な課題の一つである。

そこで本発明は、一定時間内に所定の処理を完了させながら、データの転送速度の高速化に有利な誤り訂正検出装置を提供することを目的とする。

本発明は、上述の課題を解決するために成されたもので、その特徴とするところは、記録媒体から読み出される誤り訂正符号及び誤り検出符号を含むデジタルデータに対して、誤り訂正符号及び誤り検出符号に基づく処理を施し、処理済みのデジタルデータを出力する符号誤り訂正検出装置において、記録媒体から読み出されたデジタルデータを取り込む入力インタフェースと、外部メモリに接続され入力インタフェース回路に取り込まれるデジタルデータの外部メモリへの書き込みと外部メモリに記憶されたデジタルデータの読み出しとを制御する外部メモリ制御回路と、入力インタフェース回路に取り込まれるデジタルデータを記憶する内部メモリと、内部メモリに対する書き込みアドレス信号及び読み出しアドレス信号を供給する内部メモリ用アドレス発生回路と、内部メモリに記憶されたデジタルデータを取り込み、誤り訂正符号に基づく訂正処理を施した後、内部メモリ及び外部メモリに記憶されたデジタルデータの誤り箇所をそれぞれ書き換える訂正回路と、訂正回路で誤り箇所が書き換えられて内部メモリに記憶されたデジタルデータを取り込み、誤り検出符号に基づく検出処理を施す検出回路と、外部メモリに記憶されたデジタルデータを外部機器へ出力する出力インタフェースと、を備え、内部メモリ用アドレス発生回路は、全ての記憶領域を所定の順序で指定するアドレス信号を生成する第１のアドレス発生器と、一部の記憶領域を固有の順序で指定するアドレス信号を生成する第２のアドレス発生器と、を備えたことにある。

本発明によれば、内部メモリに記憶されたデータに基づいて符号誤りの訂正処理のための演算が行われ、その結果に従って内部メモリ及び外部メモリの両方のデータに対して誤り部分の書き換えが行われる。誤り訂正処理の演算ために内部メモリからデータが読み出される間、外部メモリに対してはアクセスが停止するため、訂正処理が完了しているデータを外部メモリから出力インタフェースへ読み出すことができる。従って、外部メモリから出力インタフェースに対してデータを読み出すための時間を十分に確保できるようになる。

図１は、本発明の符号誤り訂正検出装置の実施の形態を示すブロック図であり、図２は、その動作において各部のデータの流れを説明するタイミング図である。この実施の形態においては、ＣＤ−ＲＯＭデコーダ１０及びバッファＲＡＭ２０によって符号誤り訂正検出装置を構成している。尚、このＣＤ−ＲＯＭデコーダ１０及びバッファＲＡＭ２０は、図７に示すＣＤ−ＲＯＭシステムのＣＤ−ＲＯＭデコーダ６及びバッファＲＡＭ７にそれぞれ対応するものである。

ＣＤ−ＲＯＭデコーダ１０は、入力インタフェース１１、誤り訂正回路１２、誤り検出回路１３、出力インタフェース１４、内部メモリ制御回路１５、外部メモリ制御回路１６及び内部メモリ１７より構成され、外部メモリ２０が接続される。尚、ＣＤ−ＲＯＭデコーダ１０の各部は、単一の半導体基板上に集積化して形成される。

入力インタフェース１１は、１ブロックが２３５２バイトからなるＣＤ−ＲＯＭデータ
（図９）を生成するデジタル信号処理部とのインタフェースを成し、そのＣＤ−ＲＯＭデータを受けて内部メモリ制御回路１５及び外部メモリ制御回路１６へ供給する。この入力インタフェース１１では、１２バイトの同期信号を除いた２３４０バイトのＣＤ−ＲＯＭデータに対してスクランブル処理が施されているため、入力段階でディスクランブル処理が施される。同時に、ＣＤ−ＲＯＭデータから同期信号が取り出され、各ブロック毎の先頭のタイミングを示すブロック同期信号が生成される。このブロック同期信号は、ＣＤ−ＲＯＭデコーダ１０の各部に供給され、それぞれの処理のタイミングの同期に用いられる。

誤り訂正回路１２は、ＣＤ−ＲＯＭデータを１ブロック単位で取り込み、各ブロック毎の誤り訂正符号（ＥＣＣ）に基づいて、そのブロックに含まれる符号誤りに対して訂正処理を施す。ＣＤ−ＲＯＭデータの誤り訂正処理においては、１ブロック（２３５２バイト）のデータが、上位バイト及び下位バイトの２組のプレーン（１１７６バイト）に分離され、各プレーン毎に設定される２系列の符号語（Ｐ、Ｑ）に基づくシンドローム演算が行われる。ＥＣＣのＰ符号語及びＱ符号語は、図３に示すように、同期信号及びＥＣＣを除いた１プレーン中の１０３２個のシンボルデータに対して、Ｐシーケンス及びＱシーケンスに従い、２４個毎及び４３個毎にそれぞれ２個ずつ付される。これにより、４３組のシンボルデータに対応する８６個のＰ符号語と、２６組のシンボルデータ（Ｐ符号語を含む）に対応する５２個のＱ符号語とが設定される。そこで、Ｐシーケンス及びＱシーケンスに従う順序で、各符号語を含むシンボルデータに対してシンドローム演算を行うことにより、プレーン内の符号誤りの位置及びその誤りによって生じる誤差が算出される。誤り訂正回路１２は、その算出結果に基づいて、その誤り位置に対応したシンボルデータに誤差分を加算することにより、符号誤りを訂正するように構成される。

誤り検出回路１３は、誤り訂正回路１２によって符号の誤りが訂正されたＣＤ−ＲＯＭデータ（ＥＣＣを除く）をブロック毎に順次取り込み、誤り検出符号（ＥＤＣ）に基づく演算処理を施すことにより、符号誤りの有無を検出する。ＥＤＣ自身は、誤りを訂正する機能を有していないため、誤り検出回路１３においては、誤りが検出された場合には、ＣＤ−ＲＯＭデータにエラーフラグを付して出力するように構成される。

出力インタフェース回路１４は、ホストコンピュータとのインタフェースを成し、ホストコンピュータ側からの指示に応答して、所定の処理が完了したＣＤ−ＲＯＭデータをブロック単位で出力する。また、必要に応じては、ホストコンピュータ側からの制御情報を受け取り、各部の動作を制御する制御マイコンに供給する。

内部メモリ制御回路１５は、内部メモリ１７に接続され、入力インタフェース１１から内部メモリ１７へのＣＤ−ＲＯＭデータの書き込みと、内部メモリ１７から誤り訂正回路１２あるいは誤り検出回路１３へのＣＤ−ＲＯＭデータの読み出しとを制御する。さらに、内部メモリ制御回路１５は、誤り訂正回路１２における訂正処理の結果に応じて、内部メモリ１７に記憶されたＣＤ−ＲＯＭデータの一部を書き換えるように構成される。即ち、誤り訂正回路１２において、符号誤りの位置が算出されると、その誤り位置に対応するデータが記憶されている内部メモリ１７のアドレスにアクセスし、そのデータを読み出して誤り訂正回路１２に供給する。さらに、そのデータに対する訂正処理が完了した後、訂正データを内部メモリ１７の同一アドレスに書き込むことにより、内部メモリ１７内の誤りを含むデータの書き換えを完了する。

外部メモリ制御回路１６は、ＣＤ−ＲＯＭデコーダ１０に外付けされる外部メモリ２０に接続され、入力インタフェース１１から外部メモリ２０へのＣＤ−ＲＯＭデータの書き込みと、外部メモリ２０から出力インタフェース１４へのＣＤ−ＲＯＭデータの読み出しとを制御する。また、外部メモリ制御回路１６は、内部メモリ制御回路１５と同様に、誤
り訂正回路１２における訂正処理の結果に応じて、外部メモリ２０に記憶されたＣＤ−ＲＯＭデータの一部を書き換えるように構成される。即ち、誤り部分の書き換え処理については、外部メモリ２０に記憶されたＣＤ−ＲＯＭデータに対しても、内部メモリ１７に記憶されたＣＤ−ＲＯＭデータに対する書き換え処理と同時に行われる。

内部メモリ１７は、ＳＲＡＭ(Static Random Access Memory)等の読み出し及び書き込みが自由な記録媒体からなり、入力インタフェース１１に取り込まれるＣＤ−ＲＯＭデータを一時的に記憶する。この内部メモリ１７は、ＣＤ−ＲＯＭデータを少なくとも２ブロック分記憶できる容量に形成される。通常のフォーマットのＣＤ−ＲＯＭデータは、１ブロックが２３５２バイトで構成されていることから、内部メモリ１７の容量は、４．８Ｋバイト以上必要になる。

外部メモリ２０は、内部メモリ１７と同様の読み出し及び書き込みが可能な記録媒体からなり、出力インタフェース１４を介してホストコンピュータ側へ転送するＣＤ−ＲＯＭデータを一時的に記憶する。この外部メモリ２０については、ＣＤ−ＲＯＭデータを少なくとも２ブロック分記憶できる容量があれば動作上は問題ないが、ホストコンピュータ側へのＣＤ−ＲＯＭデータの転送のタイミングに余裕を持たせるためには、内部メモリ１７よりも容量を大きくすることが好ましい。この外部メモリ２０については、ＣＤ−ＲＯＭデコーダ１０とは別に集積化されるため、内部メモリ１０に比べて容量を大きくすることは容易である。

続いて、上述の符号誤り訂正検出装置の動作について、図２に従い説明する。

ＤＳＰ側から１ブロック毎に入力されるデータＳ(n)は、先ず、入力インタフェース１１に入力され、この入力インタフェース１１から、内部メモリ１７及び外部メモリ２０にそれぞれ書き込まれる。内部メモリ１７に書き込まれたデータＳ(n)は、次のデータＳ(n+1)が入力されるのに並行して、誤り訂正回路１２へ読み出され、符号誤りの訂正処理を受ける。そして、訂正処理の結果、データＳ(n)に誤りがあれば、その誤りのある部分のみが正しいデータに書き換えられる。この書き換えは、内部メモリ１７に記憶されたデータＳ(n)と外部メモリ２０に記憶されたデータＳ(n)とのそれぞれに対して同時に行われる。訂正処理が完了したデータＳ(n)は、内部メモリ１７から誤り検出回路１３へ読み出される。これらのデータＳ(n)の誤り訂正回路１２及び誤り検出回路１３への読み出し動作は、次のデータＳ(n+1)が前段のデジタル信号処理部から入力される期間（１ブロック期間）内に完了する。そして、外部メモリ２０に記憶されたデータＳ(n)は、ホストコンピュータからの要求に応答して順次出力インタフェースへ読み出される。

以上のような処理においては、内部メモリ制御回路１５から内部メモリ１７へのアクセスが、入力インタフェース１１からのデータの書き込みと、誤り訂正回路１２あるいは誤り検出回路１３へのデータの読み出しとに時分割で割り当てられる。そして、外部メモリ制御回路１６から外部メモリ２０へのアクセスが、入力インタフェース１１からのデータの書き込みと、誤り訂正回路１２からの訂正データの書き込みと、出力インタフェース１４へのデータの読み出しとに割り当てられる。内部メモリ１７から誤り訂正回路１２あるいは誤り検出回路１３にデータが読み出さる間は、外部メモリ２０に対するアクセスが停止するため、ホストコンピュータへのＣＤ−ＲＯＭデータの転送のタイミングを広い範囲で設定できるようになる。

図４は、内部メモリ１７または外部メモリ２０に対する書き込みアドレス信号及び読み出しアドレス信号を供給するアドレス発生回路の構成を示すブロック図であり、図５及び図６は、各アドレス信号に対応した内部メモリ１６及び外部メモリ２０の利用状態の一例を説明する模式図である。

アドレス発生回路は、第１のアドレス発生器２１、第２のアドレス発生器２２、ラッチ２３及び加算器２４より構成される。このアドレス発生回路については、内部メモリ１７及び外部メモリ２０のそれぞれに対応して独立に設けられる。

第１のアドレス発生器２１は、カウンタによって構成され、内部メモリ１７あるいは外部メモリ２０に対して、図５及び図６に示すように、全ての記憶領域を０番地から最終番地まで所定の順序で指定する書き込みアドレス信号ＷＡを発生する。この書き込みアドレス信号ＷＡについては、アドレス位置が最終番地に達した後、０番地に戻って繰り返し同一順序でアドレスを指定するように生成される。従って、内部メモリ１７及び外部メモリ２０においては、入力インタフェース１１に取り込まれるＣＤ−ＲＯＭデータが入力順序に従って順次書き込まれるようになる。

第２のアドレス発生器２２は、図５及び図６に示すように、１ブロック分のＣＤ−ＲＯＭデータに対応する内部メモリ１７及び外部メモリ２０の一部領域を各処理毎に定められた固有の順序で指定する巡回アドレス信号ＣＡを発生する。この巡回アドレス信号ＣＡは、内部メモリ１７に対応する場合、誤り訂正符号の各シーケンスに従う順序で１ブロック分のＣＤ−ＲＯＭデータを読み出すようにして生成される。例えば、図３に示すように、Ｐ符号語のＰシーケンスに従い、１ブロック分のデータを４２個おきにに読み出し、Ｑ符号語のＱシーケンスに従い１ブロック分のデータを４３個おきに読み出すことができるように生成される。また、外部メモリ２０に対応する場合には、巡回アドレスＣＡは、１ブロック分のデータを書き込みアドレスと同様の順序で読み出すように生成される。

ラッチ２３は、第１のアドレス発生器２１に接続され、書き込みアドレス信号ＷＡの内、ＲＡＭに記憶されるデータの各ブロックの先頭に対応するアドレス情報ＷＡhをラッチする。このラッチ２３は、２段構成であり、それぞれラッチした先頭アドレス情報ＷＡhを１ブロック分の処理が進む毎に１段ずつシフトする。これにより、１段目には、現在入力されつつあるブロックの先頭のデータが記憶される先頭アドレス情報ＷＡh(0)が保持される。そして、２段目には、１ブロック先に入力されてエラー訂正処理が施されているブロックの先頭のデータが記憶されたＲＡＭの先頭アドレス情報ＷＡh(1)が保持される。

加算器２４は、第２のアドレス発生器２２及びラッチ２３に接続され、第２のアドレス発生器２２から出力される巡回アドレス信号ＣＡに、先頭アドレス情報ＷＡhを加算することにより、ＲＡＭに対する実際の読み出しアドレス信号ＲＡを生成する。即ち、巡回アドレス信号ＣＡについては、先頭のアドレスが０番地であり、ＲＡＭの記憶領域を１ブロックに対応する範囲で指定するため、加算器２４において、巡回アドレス信号ＣＡに先頭アドレス情報ＷＡhを加算することで、ＲＡＭの記憶領域全体のアクセスを可能にしている。例えば、図５に示すように、ブロックｎのＣＤ−ＲＯＭデータが記憶された内部メモリ１７の先頭アドレス情報ＷＡh(0)を巡回アドレス信号ＣＡに加算することにより、ブロックｎのＣＤ−ＲＯＭデータが記憶された領域を指定する読み出しアドレス信号ＲＡ(0)が生成される。これにより、訂正処理あるいは検出処理のため、内部メモリ１７から誤り訂正回路１２あるいは誤り検出回路１３へ１ブロック分のＣＤ−ＲＯＭデータが読み出される。また、外部メモリ２０についても、図６に示すように、ブロックｎのＣＤ−ＲＯＭデータが記憶された外部メモリ２０の先頭アドレス情報ＷＡh(0)を巡回アドレス信号ＣＡに加算することにより、ブロックｎのＣＤ−ＲＯＭデータが記憶された領域を指定する読み出しアドレス信号ＲＡ(0)が生成される。これにより、ホストコンピュータ側へ転送するため、外部メモリ２０から出力インタフェース１４へ訂正処理が完了した１ブロック分のＣＤ−ＲＯＭデータが読み出される。

以上のようにして生成される書き込みアドレス信号ＷＡ及び読み出しアドレス信号ＲＡ
については、何れか一方が選択されて内部メモリ１７及び外部メモリ２０に供給される。通常、入力インタフェース１１、誤り訂正回路１２及び誤り検出回路１３は、それぞれ並列に動作しており、各部から内部メモリ１７あるいは外部メモリ２０へのアクセスは、それぞれ１ワード単位の時分割で割り当てられる。このとき、外部メモリ制御回路１６の動作タイミングは、誤り訂正回路１２あるいは誤り検出回路１３の読み出し動作のタイミングに直接関係していないため、外部メモリ２０に対してＣＤ−ＲＯＭデータを自由なタイミングで入出力することができる。従って、誤り訂正回路１２や誤り検出回路１３の動作の間隙を待つことなく、ホストコンピュータ側へＣＤ−ＲＯＭデータを転送することができる。

以上の実施の形態においては、記録媒体としてＣＤを用いるＣＤ−ＲＯＭシステムを例示したが、記録媒体としては、ＤＶＤ等のその他の媒体を用いるシステムにも採用することができる。

本発明によれば、ＣＤ−ＲＯＭデコーダに内蔵した内部メモリに誤り訂正処理のためにＣＤ−ＲＯＭデータを一時的に記憶するようにしたことで、外部メモリとＣＤ−ＲＯＭデコーダとの間のＣＤ−ＲＯＭデータの入出力の頻度を少なくすることができる。このため、ホストコンピュータ側へＣＤ−ＲＯＭデータを転送する際、外部メモリからの読み出しタイミングの自由度が拡大され、結果的にＣＤ−ＲＯＭデータの転送速度を高速化することができる。また、内部メモリが誤り訂正回路と同一の基板上に集積化されるため、内部メモリと誤り訂正回路との間のＣＤ−ＲＯＭデータの入出力の速度を高速化できる。

本発明の符号誤り訂正検出装置の構成を示すブロック図である。ＣＤ−ＲＯＭデータの流れを説明するタイミング図である。誤り訂正処理でのＣＤ−ＲＯＭデータのアクセス順序を説明する図である。アドレス発生回路の構成例を示すブロック図である。内部メモリのアクセスの状態の一例を説明する模式図である。外部メモリのアクセスの状態の一例を説明する模式図である。ＣＤ−ＲＯＭシステムの構成を示すブロック図である。ディスクから読み出されるデータのフォーマット図である。ＣＤ−ＲＯＭデータのフォーマット図である。

符号の説明

１ピックアップ部
２ディスク
３ピックアップ制御部
４アナログ信号処理部
５デジタル信号処理部
６ＣＤ−ＲＯＭデコーダ
７バッファＲＡＭ
８制御マイコン
１０ＣＤ−ＲＯＭデコーダ
１１入力インタフェース
１２誤り訂正回路
１３誤り検出回路
１４出力インタフェース
１５内部メモリ制御回路
１６外部メモリ制御回路
１７内部メモリ
２０外部メモリ

Claims

記録媒体から読み出される誤り訂正符号及び誤り検出符号を含むデジタルデータに対して、誤り訂正符号及び誤り検出符号に基づく処理を施し、処理済みのデジタルデータを出力する符号誤り訂正検出装置において、
記録媒体から読み出されたデジタルデータを取り込む入力インタフェースと、
外部メモリに接続され上記入力インタフェース回路に取り込まれる上記デジタルデータの上記外部メモリへの書き込みと上記外部メモリに記憶された上記デジタルデータの読み出しとを制御する外部メモリ制御回路と、
上記入力インタフェース回路に取り込まれる上記デジタルデータを記憶する内部メモリと、
内部メモリに対する書き込みアドレス信号及び読み出しアドレス信号を供給する内部メモリ用アドレス発生回路と、
上記内部メモリに記憶された上記デジタルデータを取り込み、上記誤り訂正符号に基づく訂正処理を施した後、上記内部メモリ及び上記外部メモリに記憶された上記デジタルデータの誤り箇所をそれぞれ書き換える訂正回路と、
上記訂正回路で誤り箇所が書き換えられて上記内部メモリに記憶された上記デジタルデータを取り込み、上記誤り検出符号に基づく検出処理を施す検出回路と、
上記外部メモリに記憶された上記デジタルデータを外部機器へ出力する出力インタフェースと、を備え、
上記内部メモリ用アドレス発生回路は、上記入力インタフェース回路に取り込まれる上記デジタルデータを上記内部メモリに記憶するアドレス信号を生成する第１のアドレス発生器と、訂正処理を施すために上記内部メモリに記憶された上記デジタルデータを取り込むアドレス信号を生成する第２のアドレス発生器と、
を備えたことを特徴とする符号誤り訂正検出装置。
請求項１に記載の符号誤り訂正検出装置において、上記内部メモリに接続され、上記入力インタフェースあるいは上記訂正回路から上記内部メモリへの上記デジタルデータの書き込み及び上記内部メモリから上記訂正回路あるいは上記検出回路への上記デジタルデータの読み出しを制御する内部メモリ制御回路をさらに備えたことを特徴とする符号誤り訂正検出装置。
請求項１に記載の符号誤り訂正検出装置において、外部メモリに対する書き込みアドレス信号及び読み出しアドレス信号を供給する外部メモリ用アドレス発生回路をさらに備え、上記外部メモリ用アドレス発生回路は、上記入力インタフェース回路に取り込まれる上記デジタルデータを上記外部メモリに記憶するアドレス信号を生成する第１のアドレス発生器と、一部の記憶領域を固有の順序で指定する外部機器へ出力するために上記外部メモリに記憶された上記デジタルデータを取り込むアドレス信号を生成する第２のアドレス発生器と、を有することを特徴とする符号誤り訂正検出装置。