JP3628532B2 - デジタル再生装置 - Google Patents
デジタル再生装置 Download PDFInfo
- Publication number
- JP3628532B2 JP3628532B2 JP33453298A JP33453298A JP3628532B2 JP 3628532 B2 JP3628532 B2 JP 3628532B2 JP 33453298 A JP33453298 A JP 33453298A JP 33453298 A JP33453298 A JP 33453298A JP 3628532 B2 JP3628532 B2 JP 3628532B2
- Authority
- JP
- Japan
- Prior art keywords
- sound group
- group data
- data
- half sound
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の属する技術分野】
本発明は、MD(ミニディスク)装置等のバッファメモリを備え、圧縮データを伸長して再生を行うデジタル再生装置に関するものである。
【0002】
【従来の技術】
従来のMD装置において、音楽信号を再生する場合、ミニディスクから読み取られた信号は、誤り訂正符号に基づいて、信号処理回路で、C1訂正、C2訂正、及びデスクランブル処理がこの順に行われ、最終的に順次1バイト(8ビット)のデータと該データに対応する1ビットのバイトフラグとなった後、ダイナミックRAM(以下、DRAMと称す。)に書き込まれる。このバイトフラグは、訂正後に該データにエラーが残っている可能性を示しており、2値論理の1のとき、その可能性が大きいことを示し、2値論理の0のとき、その可能性が小さいことを示している。
【0003】
なお、C1符号およびC2符号は何れもリードソロモン符号であり、記録の際に、C2符号化、インターリーブ、C1符号化が行われ、再生の際にこの逆が行われる。前記のC1訂正およびC2訂正は、それぞれ上記C1符号化およびC2符号化に係るものである。また、上記DRAMは、ショックを吸収するために設けられたバッファメモリ(耐震メモリ)である。
【0004】
上述のようにしてDRAMに書き込まれたデータ及びバイトフラグは、一定間隔で読み出された後、音声伸長部で、第1エラー処理及び第2エラー処理が行われ、伸長処理が施された後、D/Aコンバータを経由してデジタル装置外部へ音楽信号として出力されるようになっている。
【0005】
なお、ここでは、説明の便宜上、上記の第1エラー処理においては、データフォーマット検出、及びバイトフラグのエラーの有無に基づいて、以降の伸長処理において、エラー修復不可能と判断される場合には、最も時間の近い前回の正解ハーフサウンドグループデータ(以下、直前正解ハーフサウンドグループデータと称す)と同じものを次段に送るという大まかなエラー処理が行われる一方、上記の第2エラー処理は、ハーフサウンドグループデータ内の情報により、原音を小さくするようにデータを訂正するという詳細なエラー処理が行われるものとする。
【0006】
ところで、音声処理部のワークRAMの容量は、データの圧縮処理時に比べて、伸長処理時の方がはるかに小さくてよく、したがって、伸長処理時には、圧縮処理時と伸長処理時との差分に対応する容量の一部を第1エラー処理用の一つのハーフサウンドグループデータの保存用として使用していた。
【0007】
【発明が解決しようとする課題】
近年、再生専用のMD再生装置の普及が目ざましく、システム全体を再生専用とし、ハードウェア構成の簡素化によりコストダウンが必須の事項となってきている。
【0008】
しかしながら、上記従来の技術では、第1エラー処理時に、直前正解ハーフサウンドグループデータを常に保持しておくために、直前正解ハーフサウンドグループデータ分のワークRAM領域(容量)を音声伸長部側において確保することが必要となり、このために全体としてコスト高を招来するという問題点を有している。
【0009】
本発明は上記問題点に鑑みなされたものであって、その目的は、音声伸長部側において直前正解ハーフサウンドグループデータ分のワークRAM領域をチャンネル毎に設けることを不要とすることによって全体としてコスト低減が可能なデジタル再生装置を提供することにある。
【0010】
【課題を解決するための手段】
本発明のデジタル再生装置は、上記課題を解決するために、誤り訂正符号に基づくエラー訂正処理が行われる信号処理系から、ハーフサウンドグループデータを、該ハーフサウンドグループデータ内の情報に基づいてエラー処理および伸張処理が行われる伸長処理系へ転送して再生するデジタル再生装置において、以下の措置を講じたことを特徴としている。
【0011】
即ち、上記デジタル再生装置においては、上記信号処理系は、上記ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断する判断手段と、上記ハーフサウンドグループデータと上記判断手段の判断結果とを格納し、耐震メモリとして機能するバッファメモリと、上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前のハーフサウンドグループデータに対応するアドレスのみを記録するレジスタ手段とを備え、上記判断結果を上記バッファメモリから読み出し、伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを該判断結果が示す場合、上記レジスタ手段に記録されたアドレスに格納されたハーフサウンドグループデータを上記バッファメモリから読み出し、これを代わりに上記伸長処理系へ転送することを特徴としている。
【0012】
上記発明によれば、ハーフサウンドグループデータは信号処理系から伸長処理系へ転送され、所定の伸長処理が施されて再生される。このハーフサウンドグループデータの伸長処理系への転送は以下のようにして行われる。
【0013】
各ハーフサウンドグループデータが伸長処理の際に修復可能か否かが、判断手段によって判断される。ハーフサウンドグループデータと該ハーフサウンドグループデータに係る判断手段による判断結果が、バッファメモリに格納される。
【0014】
上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前のハーフサウンドグループデータに対応するアドレスのみがレジスタ手段に記録される。つまり、エラーの無い直前のハーフサウンドグループデータそのものが記録されるのではなくて、該ハーフサウンドグループデータに対応するアドレスのみがレジスタ手段に記録されることになる。
【0015】
各ハーフサウンドグループデータを信号処理系から伸長処理系へ転送する際、上記判断結果が上記バッファメモリから読み出される。伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを読み出された判断結果が示す場合、バッファメモリに対して上記レジスタ手段に記録されたアドレスがアクセスされ、該アドレスに格納されたハーフサウンドグループデータが上記バッファメモリから読み出され、これが代わりに伸長処理系へ転送されることになる。この結果、伸長処理系へは、常に、エラーのないハーフサウンドグループデータが転送されることになる。
【0016】
以上のように、上記レジスタ手段は、伸長処理系ではなくて信号処理系に設けられており、上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前の正解ハーフサウンドグループデータに対応するアドレスのみがレジスタ手段に記録されている。したがって、従来のように、直前の正解ハーフサウンドグループデータそのものを伸長処理系のワークRAMにおいて常に保持することが不要となるので、1サウンドグループデータ分のワークRAM領域を音声伸長系に設けることが不要となり、装置全体としてコスト低減が可能となる。
【0017】
本発明のデジタル再生装置は、上記課題を解決するために、上記本発明に係るデジタル再生装置において、上記判断手段は、上記ハーフサウンドグループデータ内において対応するデータ同士が合致しているか否かとバイトフラグのエラーの有無とに基づいて1ビットのフラグを作成し、該フラグに基づいて上記ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断することを特徴としている。
【0018】
上記発明によれば、上記の作用に加えて、1ビットのフラグは、ハーフサウンドグループデータ内において対応するデータ同士が合致しているか否かと、バイトフラグのエラーの有無とに基づいて、判断手段によって作成される。このようにして作成されたフラグに基づいて、ハーフサウンドグループデータが伸長処理の際に修復可能か否かが判断手段によって判断される。
【0019】
これにより、多数のビットからなるハーフサウンドグループデータが伸長処理の際に修復可能か否かは、たった1ビットのフラグに基づいて判断できるので、判断の簡素化が図れる。しかも、該判断基準が1ビットのフラグゆえ、これを格納する際、バッファメモリに容量的に負担を強いることもない。
【0020】
また、本発明のデジタル再生装置は、上記課題を解決するために、誤り訂正符号に基づくエラー訂正処理が行われる信号処理系から、ハーフサウンドグループデータを、該ハーフサウンドグループデータ内の情報に基づいてエラー処理および伸張処理が行われる伸長処理系へ転送して再生するデジタル再生装置において、以下の措置を講じたことを特徴としている。
【0021】
即ち、上記デジタル再生装置においては、上記信号処理系は、上記ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断する判断手段と、上記ハーフサウンドグループデータと上記判断手段の判断結果とを格納し、耐震メモリとして機能するバッファメモリと、上記バッファメモリから読み出されたハーフサウンドグループデータのうちエラーの無い直前のハーフサウンドグループデータに対応する第1アドレスと、エラーの無い直前のハーフサウンドグループデータ以外の所定の位置にあるハーフサウンドグループデータに対応する第2アドレスとを記録するレジスタ手段とを備え、上記判断結果を上記バッファメモリから読み出し、該判断結果が伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを示す場合、上記レジスタ手段に記録された第1アドレス又は第2アドレスに格納されたハーフサウンドグループデータを上記バッファメモリから読み出し、これを代わりに上記伸長処理系へ転送することを特徴としている。
【0022】
上記の発明によれば、ハーフサウンドグループデータは信号処理系から伸長処理系へ転送され、所定の伸長処理が施されて再生される。このハーフサウンドグループデータの伸長処理系への転送は以下のようにして行われる。
【0023】
各ハーフサウンドグループデータが伸長処理の際に修復可能か否かが、判断手段によって判断される。ハーフサウンドグループデータと該ハーフサウンドグループデータに係る判断手段による判断結果が、バッファメモリに格納される。
【0024】
上記バッファメモリから読み出されたハーフサウンドグループデータのうちエラーの無い直前のハーフサウンドグループデータに対応する第1アドレスと、所定のハーフサウンドグループデータに対応する第2アドレスとが記録するレジスタ手段に記録される。つまり、エラーの無い直前のハーフサウンドグループデータそのもの、及び所定のハーフサウンドグループデータそのものがそれぞれ記録されるのではなくて、それぞれの対応するアドレスのみがレジスタ手段に記録されることになる。
【0025】
各ハーフサウンドグループデータを信号処理系から伸長処理系へ転送する際、上記判断結果が上記バッファメモリから読み出される。伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを読み出された判断結果が示す場合、バッファメモリに対して上記レジスタ手段に記録された第1又は第2アドレスがアクセスされ、該アドレスに格納されたハーフサウンドグループデータが上記バッファメモリから読み出され、これが代わりに伸長処理系へ転送されることになる。この結果、伸長処理系へは、常に、エラーのないハーフサウンドグループデータか、又は所定のハーフサウンドグループデータが転送されることになる。
【0026】
以上のように、上記レジスタ手段は、伸長処理系ではなくて信号処理系に設けられており、上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前の正解ハーフサウンドグループデータに対応する第1アドレスと、所定のハーフサウンドグループデータに対応する第2アドレスとがレジスタ手段に記録されている。したがって、従来のように、直前の正解ハーフサウンドグループデータそのもの、又は所定のハーフサウンドグループデータそのものを伸長処理系のワークRAMにおいて常に保持することが不要となるので、1サウンドグループデータ分のワークRAM領域を音声伸長系に設けることが不要となり、装置全体としてコスト低減が可能となる。
【0027】
加えて、伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であると判断された場合、リスナーの聴感に基づいて伸長処理が行われるので、リスナーの再生処理に関与する程度が大きくなり、リスナーの聴感を反映させることが可能となる。
【0028】
【発明の実施の形態】
本発明の実施の一形態について図1乃至図5に基づいて説明すれば、以下のとおりである。
【0029】
本発明に係るデジタル再生装置としてMD装置を例示し、該MD装置の再生を通して本発明を以下に説明する。
【0030】
上記MD装置は、図1に示すような構成を有している。このMD装置によれば、再生時において、光ピックアップ2はミニディスク1にレーザ光(図示しない)を照射し、ミニディスク1からの反射光に基づいてミニディスク1に記録されたRF信号(変調された音声データ)を検出するようになっている。
【0031】
このRF信号は、RFアンプ3へ送られ、ここで増幅された後、信号処理回路4へ送られる。信号処理回路4では、フレーム同期及び復調、並びに誤り訂正符号に基づくC1エラー訂正及びC2エラー訂正が行われ、1バイトのデータにつき、1ビットのバイトフラグが作成された後、セクタ同期、デスクランブル処理が施されてエラー判定回路5へ送られる。
【0032】
エラー判定回路5では、ハーフサウンドグループデータが修復可能か否かを表すHSGフラッグが検出された後、上記バイトフラグと共にリアルタイムでDRAM6に書き込まれる。
【0033】
図1において、スピンモータ10は、ミニディスク1を回転させるために設けられている。また、送りモータ11は、光ピックアップ2をミニディスク1のトラックに直交する方向へ移動させるために設けられている。ドライバ回路13は、上記スピンモータ10、上記送りモータ11、及び光ピックアップ2の対物レンズ(図示しない)を駆動する駆動装置(図示しない)を動作させるために、これらに電力を供給するために設けられている。サーボ回路12は、光ピックアップ2から照射される光をミニディスク1の目標トラックに追従させるなどの動作が正確に行われるように、上記ドライバ回路13によって駆動される各装置をフィードバック制御する。
【0034】
DRAM6からの読み出し時には、常に、直前正解ハーフサウンドグループデータが書き込まれているDRAMのアドレスだけが、エラー処理回路7内のレジスタ(図示しない)に保持されるようになっている。現在、音声伸長回路8へ転送しようとしているデータ及びバイトフラグに対応するHSGフラグが、正解である場合(エラーでない場合)、そのデータ及びバイトフラグをそのまま転送する一方、不正解である場合(エラーである場合)、エラー処理回路7内の上記レジスタに保持されたアドレスに書き込まれているDRAMのデータ(即ち、常にHSGフラグが正解である直前正解ハーフサウンドグループデータ)が次段の音声伸長回路8へ送られる。
【0035】
音声伸長回路8では、まず、ハーフサウンドグループデータ内の情報に基づいて、原音を小さくするようにデータを訂正する詳細なエラー処理が行われた後、伸長処理が施されてD/Aコンバータ9へ送られ、ここで、デジタル信号からアナログ信号に変換された後、音声として出力される。
【0036】
以上の全処理は、システムマイコン15によって集中管理される。また、光ピックアップ2、サーボ回路12、ドライバ回路13、及びシステムマイコン15に対しては、電源ON/OFF回路を介して動作電源が適宜供給される。なお、上記音声伸長回路8では詳細なエラー処理及び伸長処理が行われるが、本発明の主要部ではないので、詳細な説明は省略する。
【0037】
ここで、本発明の詳細を図2及び図3を参照しながら、以下に説明する。
【0038】
まず、図2を参照しながら、上記エラー判定回路5(図1参照)に入力されるサウンドグループデータのフォーマット例について説明する。サウンドグループデータ(424バイトからなる。)は、図1の音声伸長回路8に入力されるデジタル信号の最小単位であり、Lチャンネル(左チャンネル)及びRチャンネル(右チャンネル)にそれぞれ一つのハーフサウンドグループデータ(212バイトからなる。)によって構成されている。
【0039】
図2に示すフォーマット例では、0バイト目の第1のBSM(Block Size Mode )、1バイト目の第1のSIA(Sub Information Amount)、2バイト目の第1のWL(Word Length )、3バイト目の第1のSF(Scale Factor)、及び4バイト目の第1のASD(Audio Spectrum Data )、並びに、208バイト目の第2のSF、209バイト目の第2のWL、210バイト目の第2のSIA、及び211バイト目の第2のBSMがチャンネル毎に先頭部より順に格納されている。
【0040】
ここで、上記BSMはIMDCT(Inverse Modified Discrete Cosine Transform: 変形離散コサイン逆変換)を行う際のブロックサイズに係るデータを示し、上記WLは上記ASDのデータ長を表すデータを示し、上記SFは上記ASDのスケールファクタを表すデータを示し、上記SIAは上記WL及び上記SFの個数のデータを示す。第1に係るデータと第2に係るデータとは基本的には同一であるが、第2のWL及び第2のSFは存在しない場合もある。図2に示すサウンドグループデータには、上記の信号処理回路4によって得られたバイトフラグが付加されている。
【0041】
上記サウンドグループデータをハーフサウンドグループデータ毎にエラー判定すること、及びHSGフラグをDRAM6に書き込むことについて以下に説明する。なお、Lチャンネル及びRチャンネルに対して行われるエラー判定は同じであるので、チャンネルの別を付して説明しない。
【0042】
まず、ステップ1において、0バイト目のデータ(第1のBSM)と211バイト目のデータ(第2のBSM)とにおいて、両データが互いに合致しているか否かの比較、及び両バイトフラグのエラーの有無の検出が行われる。この結果、両データが互いに異なるか、又はバイトフラグが共にエラー有りの場合においてのみ、中間フラグは2値論理の1に設定され、これ以外の場合には中間フラグは2値論理の0に設定される。
【0043】
次に、ステップ2において、上記ステップ1と同様に、1バイト目のデータ(第1のSIA)と210バイト目のデータ(第2のSIA)とに対して、両データが互いに合致しているか否かの比較、及び両バイトフラグのエラーの有無の検出が行われる。この結果、両データが互いに異なるか、又はバイトフラグが共にエラー有りの場合には、中間フラグは2値論理の1に設定され、これ以外の場合には中間フラグは2値論理の0に設定される。
【0044】
そして、ステップ3において、1バイト目の上記データ(第1のSIA)と210バイト目の上記データ(第2のSIA)とのそれぞれにおいて、ビット3及び4(最下位ビットをビット0とし、最上位ビットをビット7とする。)が共に2値論理の0であるか否かが判断される。ここで、ビット3及び4は、209バイト目のデータがWLであるか否かを表しており、ビット3及び4が共に0の場合、209バイト目のデータはWLではないと判断される一方、それ以外の場合、209バイト目のデータはWLであると判断される。
【0045】
ステップ4では、上記ステップ3において、209バイト目のデータがWLではないと判断されると、バイトフラグが2値論理で0の場合に中間フラグは2値論理の0に設定される一方、バイトフラグが2値論理で1の場合に中間フラグは2値論理の1に設定される。
【0046】
これに対して、上記ステップ3において、209バイト目のデータがWLであると判断されると、上記ステップ1と同様に、2バイト目のデータ(第1のWL)と209バイト目のデータ(第2のWL)とにおいて、両データが合致しているか否かの比較、及び両バイトフラグのエラーの有無の検出が行われる。この結果、両データが互いに異なるか、又はバイトフラグが共にエラー有りの場合には、中間フラグは2値論理の1に設定され、これ以外の場合には中間フラグは2値論理の0に設定される。
【0047】
以上のように、ステップ1乃至ステップ4に基づいて、ハーフサウンドグループデータ毎に、合計4種類の中間フラグが生成される。この内、一つでも2値論理で1となる場合には、2値論理の1が、また全ての中間フラグが2値論理で0となる場合には、2値論理の0が、当該ハーフサウンドグループデータのHSGフラグとして、DRAM6内のHSGフラグ領域に、対応するデータ及びバイトフラグと共に書き込まれる。このとき、バイトフラグとHSGフラグとに対するアドレッシングは、データのアドレスを単にデコードするだけで得られるように簡素化されている。
【0048】
以上のような場合のDRAM6のマップを図3に示す。図3に示すように、バイトフラグは、データ1バイト(8ビット)に対して1ビットに対応し、HSGフラグは、データ212バイト(1696ビット:一つのハーフサウンドグループデータ長に対応する。)に対して1ビットに対応する。したがって、データ領域をAバイトに設定した場合、少なくとも、バイトフラグ領域としては(A/8)バイトの容量が必要となり、HSGフラグ領域としては(A/1696)バイトの容量が必要となる。
【0049】
ここで、DRAM6からハーフサウンドグループデータを読み出し、音声伸長回路8内の音声伸長部(図示しない)へ送るまでについて図4を参照しながら以下に説明する。
【0050】
図4において、転送基準クロックであるSGRQTは、所定周期を有しデューティ比が50%のクロックである。従来、SGRQTが2値論理で1のときには、Lチャンネルの212バイトのデータとそれに対応するバイトフラグが、DRAM6から読み出される一方、SGRQTが2値論理で0のときには、Rチャンネルの212バイトのデータとそれに対応するバイトフラグが、DRAM6から読み出された後、そのまま、音声伸長部へ転送されていた。
【0051】
これに対して、本実施の形態によれば、各チャンネルの音声伸長部(伸長処理系)への転送直前に、DRAM6内の上記HSG領域からHSGフラグを読み出し、HSGフラグレジスタ4においてエラー結果信号HFGとして一旦保持される。このエラー結果信号HFGが2値論理で0の場合(データが正解の場合に対応する。)に従来と同じアドレスCAOが選択される一方、HFGが2値論理で1の場合(データが不正解の場合に対応する。)、最も時間の近い前回の正解ハーフサウンドグループデータ(以下、直前正解ハーフサウンドグループデータと称す)のアドレス(Lチャンネルの場合にはLAO、Rチャンネルの場合にはRAO)が選択される。
【0052】
このため、システムマイコン15によって、転送前に、DRAM6のアドレスカウンタ21にスタートアドレスがロードされるだけではなく、Lチャンネルアドレス保持レジスタ22とRチャンネルアドレスレジスタ23にも各チャンネルに対応する正解のスタートアドレスがロードされている。
【0053】
図4において、マスタークロックは、上記SGRQTより充分周波数の高いクロックであり、選択回路25は、上記SGRQTが2値論理の1の場合には上記LAOを選択して出力する一方、2値論理の0の場合にはRAOを選択して出力するセレクタである。選択回路26は、上記HFG(現在転送しようとしているHSGフラグ)が2値論理の0の場合にはCAOを選択して出力する一方、2値論理で1の場合(HSGエラー有りの場合)には上記の選択回路25の出力を選択して出力するセレクタである。選択回路27は、HFA(後述する)が2値論理の0の場合にはDECA30(後述する)の出力を選択して出力する一方、2値論理で1の場合には上記の選択回路26の出力を選択して出力するセレクタである。
【0054】
図4において、ACK28は、上記SGRQTのエッジに同期してクロックパルスを生成する回路である。また、正解ラッチパルス生成回路29は、入力されるマスタークロック、HFG、及びSGRQTに基づいて、各チャンネルで正解の場合のみクロックパルス(Lチャンネルで正解の場合には正解ラッチパルスLCK、Rチャンネルで正解の場合には正解ラッチパルスRCK)を生成する回路である。更に、上記DECA30は、入力されるSGRQTに基づいて、データアドレスからHSGアドレス(HSGフラグ領域のアドレス)をデコードする回路であり、CNT31は、入力されるSGRQTに基づいてクロックを生成してHSGフラグレジスタ24へ送ると共に上記HFAを生成して上記選択回路27へ送るための回路である。
【0055】
また、図4において、ANDゲート32は、上記HFAが2値論理で1の場合においてのみ、DRAM6からのリードデータRADを音声伸長部へ送るデータとする回路であり、DECB33は、上記HFAが2値論理で1の場合においてのみ、212発のクロックを生成する回路である。
【0056】
ここで、図4に対応する図5のタイミングチャートを参照しながら、DRAM6に対する読み出しの具体例を以下に説明する。
【0057】
まず、システムマイコン15から、Lチャンネルアドレス保持レジスタ22、Rチャンネルアドレス保持レジスタ23に対して、それぞれ正解スタートアドレスとして、L0ad及びR0adがロードされる。なお、DRAMアドレスカウンタ21は、クロック端子に入力されるクロックに同期してカウントアップし、CAOとして、L1、R1、L2、R2、L3、R3、L4、R4……を順に出力するようになっている。
【0058】
SGRQTが2値論理の0から1へ立ち上がるのに同期して、DRAMアドレスカウンタ21からL1データに対応するアドレス(以下、L1adと称す。)がCAOとしてLチャンネルアドレス保持レジスタ22及びRチャンネルアドレス保持レジスタ23へそれぞれ出力される。
【0059】
図5中のHFAにおけるA点において、L1データに係るHSGフラグ領域に対応するアドレスがDRAM6に対するリードアドレスRAAとして設定された後、DRAM6に対してアクセスが行われる。DRAM6からL1データのHSGフラグがリードデータRADとして読み出され、HSGフラグレジスタ24に入力される。このとき、HSGフラグレジスタ24からはHFGが出力されるが、2値論理で0(即ち、正解の場合に対応)である(図5のHFG参照)ので、正解ラッチパルス生成回路29からは正解ラッチパルスLCKが生成されてLチャンネルアドレス保持レジスタ22のクロック端子へ出力される。
【0060】
これにより、入力されているL1adがLチャンネルアドレス保持レジスタ22からLAOとして出力される。選択回路25は、SGRQTが2値論理で1であるので、L1ad(LAO)を選択回路26へ出力する。選択回路26は、HFGが2値論理の0であるので、DRAMアドレスカウンタ21の出力CAO(L1ad)を選択回路27へ出力する。選択回路27は、HFAが2値論理の1であるので、選択回路26の出力であるCAO(L1ad)がDRAM6のリードアドレスRAAとして出力される。したがって、DRAM6からのリードデータRADはL1データとなる。また、HFAは2値論理の1であるので、音声伸長部へ送られるデータATDTは、リードデータRADであるL1データとなる。
【0061】
次に、SGRQTが2値論理の1から0に立ち下がるのに同期して、DRAMアドレスカウンタ21からR1データに対応するアドレス(以下、R1adと称す。)がCAOとしてLチャンネルアドレス保持レジスタ22及びRチャンネルアドレス保持レジスタ23へそれぞれ出力される。
【0062】
図5中のHFAにおけるB点において、DRAM6に対するリードアドレスRAAとしてR1データに係るHSGフラグ領域に対応するアドレスがDRAM6に対するリードアドレスRAAとして設定された後、DRAM6に対してアクセスが行われる。
【0063】
DRAM6からR1データのHSGフラグがリードデータRADとして読み出され、HSGフラグレジスタ24に入力される。このとき、HSGフラグレジスタ24からはHFGが出力されるが、2値論理で1(即ち、不正解の場合に対応)である(図5のHFG参照)ので、正解ラッチパルス生成回路29からは正解ラッチパルスRCKが生成されない。
【0064】
したがって、Rチャンネルアドレス保持レジスタ23からは正解スタートアドレスR0adがアドレスRAOとして出力される。選択回路25は、SGRQTが2値論理で0であるので、正解スタートアドレスR0ad(RAO)を選択回路26へ出力する。選択回路26は、HFGが2値論理の1であるので、正解スタートアドレスR0ad(RAO)を選択回路27へ出力する。選択回路27は、HFAが2値論理の1であるので、選択回路26の出力であるRAO(正解スタートアドレスR0ad)がDRAM6のリードアドレスRAAとして出力される。したがって、DRAM6からのリードデータRADは正解スタートアドレスR0adに書き込まれたR0データとなる。また、HFAは2値論理の1であるので、音声伸長部へ送られるデータATDTは、リードデータRADであるR0データとなり、DRAMアドレスカウンタ21の出力であるCAOに対応するR1データではなくて、R0データ(直前正解ハーフサウンドグループデータ)となる。
【0065】
それから、SGRQTが再び2値論理の0から1へ立ち上がるのに同期して、DRAMアドレスカウンタ21からL2データに対応するアドレス(以下、L2adと称す。)がCAOとしてLチャンネルアドレス保持レジスタ22及びRチャンネルアドレス保持レジスタ23へそれぞれ出力される。
【0066】
図5中のHFAにおけるC点において、L2データに係るHSGフラグ領域に対応するアドレスがDRAM6に対するリードアドレスRAAとして設定された後、DRAM6に対してアクセスが行われる。DRAM6からL2データのHSGフラグがリードデータRADとして読み出され、HSGフラグレジスタ24に入力される。このとき、HSGフラグレジスタ24からはHFGが出力されるが、2値論理で0(即ち、正解の場合に対応)である(図5のHFG参照)ので、正解ラッチパルス生成回路29からは正解ラッチパルスLCKが生成されてLチャンネルアドレス保持レジスタ22のクロック端子へ出力される。
【0067】
これにより、入力されているL2adがLチャンネルアドレス保持レジスタ22からLAOとして出力される。選択回路25は、SGRQTが2値論理で1であるので、L2ad(LAO)を選択回路26へ出力する。選択回路26は、HFGが2値論理の0であるので、DRAMアドレスカウンタ21の出力CAO(L2ad)を選択回路27へ出力する。選択回路27は、HFAが2値論理の1であるので、選択回路26の出力であるCAO(L2ad)がDRAM6のリードアドレスRAAとして出力される。したがって、DRAM6からのリードデータRADはL2データとなる。また、HFAは2値論理の1であるので、音声伸長部へ送られるデータATDTは、リードデータRADであるL2データとなる。
【0068】
そして、SGRQTが再び2値論理の1から0に立ち下がるのに同期して、DRAMアドレスカウンタ21からR2データに対応するアドレス(以下、R2adと称す。)がCAOとしてLチャンネルアドレス保持レジスタ22及びRチャンネルアドレス保持レジスタ23へそれぞれ出力される。
【0069】
図5中のHFAにおけるD点において、R2データに係るHSGフラグ領域に対応するアドレスがDRAM6に対するリードアドレスRAAとして設定された後、DRAM6に対してアクセスが行われる。DRAM6からR2データのHSGフラグがリードデータRADとして読み出され、HSGフラグレジスタ24に入力される。このとき、HSGフラグレジスタ24からはHFGが出力されるが、2値論理で0(即ち、正解の場合に対応)である(図5のHFG参照)ので、正解ラッチパルス生成回路29からは正解ラッチパルスRCKが生成されてRチャンネルアドレス保持レジスタ23のクロック端子へ出力される。
【0070】
これにより、入力されているR2adがRチャンネルアドレス保持レジスタ23からRAOとして出力される。選択回路25は、SGRQTが2値論理で0であるので、R2ad(RAO)を選択回路26へ出力する。選択回路26は、HFGが2値論理の0であるので、DRAMアドレスカウンタ21の出力CAO(R2ad)を選択回路27へ出力する。選択回路27は、HFAが2値論理の1であるので、選択回路26の出力であるCAO(R2ad)がDRAM6のリードアドレスRAAとして出力される。したがって、DRAM6からのリードデータRADはR2データとなる。また、HFAは2値論理の1であるので、音声伸長部へ送られるデータATDTは、リードデータRADであるR2データとなる。
【0071】
次に、SGRQTが2値論理の0から1に立ち下がるのに同期して、DRAMアドレスカウンタ21からL3データに対応するアドレス(以下、L3adと称す。)がCAOとしてLチャンネルアドレス保持レジスタ22及びRチャンネルアドレス保持レジスタ23へそれぞれ出力される。
【0072】
図5中のHFAにおけるE点において、DRAM6に対するリードアドレスRAAとしてL3データに係るHSGフラグ領域に対応するアドレスがDRAM6に対するリードアドレスRAAとして設定された後、DRAM6に対してアクセスが行われる。DRAM6からL3データのHSGフラグがリードデータRADとして読み出され、HSGフラグレジスタ24に入力される。このとき、HSGフラグレジスタ24からはHFGが出力されるが、2値論理で1(即ち、不正解の場合に対応)である(図5のHFG参照)ので、正解ラッチパルス生成回路29からは正解ラッチパルスLCKが生成されない。
【0073】
したがって、Lチャンネルアドレス保持レジスタ23からはL2adがアドレスLAOとして出力される。選択回路25は、SGRQTが2値論理で1であるので、L2ad(LAO)を選択回路26へ出力する。選択回路26は、HFGが2値論理の1であるので、L2ad(LAO)を選択回路27へ出力する。選択回路27は、HFAが2値論理の1であるので、選択回路26の出力であるLAO(L2ad)がDRAM6のリードアドレスRAAとして出力される。したがって、DRAM6からのリードデータRADはL2adに書き込まれたL2データとなる。また、HFAは2値論理の1であるので、音声伸長部へ送られるデータATDTは、リードデータRADであるL2データとなり、DRAMアドレスカウンタ21の出力であるCAOに対応するL3データではなくて、L2データ(直前正解ハーフサウンドグループデータ)となる。
【0074】
そして、SGRQTが再び2値論理の1から0に立ち下がるのに同期して、DRAMアドレスカウンタ21からR3データに対応するアドレス(以下、R3adと称す。)がCAOとしてLチャンネルアドレス保持レジスタ22及びRチャンネルアドレス保持レジスタ23へそれぞれ出力される。
【0075】
図5中のHFAにおけるF点において、R3データに係るHSGフラグ領域に対応するアドレスがDRAM6に対するリードアドレスRAAとして設定された後、DRAM6に対してアクセスが行われる。DRAM6からR3データのHSGフラグがリードデータRADとして読み出され、HSGフラグレジスタ24に入力される。このとき、HSGフラグレジスタ24からはHFGが出力されるが、2値論理で0(即ち、正解の場合に対応)である(図5のHFG参照)ので、正解ラッチパルス生成回路29からは正解ラッチパルスRCKが生成されてRチャンネルアドレス保持レジスタ23のクロック端子へ出力される。
【0076】
これにより、入力されているR3adがRチャンネルアドレス保持レジスタ23からRAOとして出力される。選択回路25は、SGRQTが2値論理で0であるので、R3ad(RAO)を選択回路26へ出力する。選択回路26は、HFGが2値論理の0であるので、DRAMアドレスカウンタ21の出力CAO(R3ad)を選択回路27へ出力する。選択回路27は、HFAが2値論理の1であるので、選択回路26の出力であるCAO(R3ad)がDRAM6のリードアドレスRAAとして出力される。したがって、DRAM6からのリードデータRADはR3データとなる。また、HFAは2値論理の1であるので、音声伸長部へ送られるデータATDTは、リードデータRADであるR3データとなる。
【0077】
以上のように、従来は音声伸長部側に、1サウンドグループデータとバイトフラグ(少なくとも3816ビット(=424×9))のためのワークRAM領域が必要であったのと比較すると、信号処理回路側のアドレスレジスタ及びその制御回路を追加すると共に、従来未使用だったDRAM6の空き領域を使用することによって、全体として、大幅なコストダウンが可能となる。
【0078】
以上は、HSGフラグレジスタ24からのHFGが、2値論理で1(即ち、不正解の場合に対応)である場合、正解ラッチパルス生成回路29からは正解ラッチパルスが生成されず、音声伸長部へ送られるデータATDTとしては、直前の正解のリードデータRADが出力される例について説明したが、本発明はこれに限定されるものではない。例えば、図4において、システムマイコン15により、選択回路26および選択回路27を適宜選択することによって、DRAM6のリードアドレスRAAを従来と同じCAOとし、音声伸長部へハーフサウンドグループデータの転送直前ごとに、スタートアドレスを設定する。
【0079】
即ち、システムマイコン15によって、図3のDRAMマップのHSGフラグ領域を読み出し、現在転送しようとしているHSGフラグが不正解の場合、前述したように、直前の正解ハーフサウンドグループデータを音声伸長部へ転送することに加えて、任意のデータ、例えば次に転送すべきハーフサウンドグループデータを転送し、訂正不可能な信号の外部での音声信号の聴感により、エラー処理の仕方を切り換えることが可能である。
【0080】
この場合、Lチャンネルアドレス保持レジスタ22(又はRチャンネルアドレス保持レジスタ23)は、DRAM6から読み出されたハーフサウンドグループデータのうちエラーの無い直前のハーフサウンドグループデータに対応する第1アドレスと、所望のハーフサウンドグループデータ(例えば、上記のように、次に転送すべきハーフサウンドグループデータ)に対応する第2アドレスとを記録するように構成され、音声信号の聴感に基づいて、第1アドレス又は第2アドレスに格納された上記バッファメモリ内のハーフサウンドグループデータを上記DRAM6から読み出してこれを代わりに伸長処理することが可能となる。
【0081】
これにより、伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であると判断された場合、リスナーの聴感に基づいて伸長処理が行われるので、リスナーの再生処理に関与する程度が大きくなり、リスナーの聴感を反映させることが可能となる。
【0082】
以上のように、上記レジスタ手段は、伸長処理系ではなくて信号処理系に設けられており、上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前の正解ハーフサウンドグループデータに対応する第1アドレスと、所定のハーフサウンドグループデータに対応する第2アドレスとがレジスタ手段に記録されている。したがって、従来のように、直前の正解ハーフサウンドグループデータそのもの、又は所定のハーフサウンドグループデータそのものを伸長処理系のワークRAMにおいて常に保持することが不要となるので、1サウンドグループデータ分のワークRAM領域を音声伸長系に設けることが不要となり、装置全体としてコスト低減が可能となる。
【0083】
加えて、伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であると判断された場合、リスナーの聴感に基づいて伸長処理が行われるので、リスナーの再生処理に関与する程度が大きくなり、リスナーの聴感を反映させることが可能となるという効果を併せて奏する。
【0084】
以上のように、本発明に係るデジタル再生装置は、圧縮データを伸長処理するMD装置などのデジタル再生装置であって、外乱を吸収する耐震メモリに入力するデータが次段の伸長処理で訂正可能か否かを示すハーフサウンドグループフラグ(HSGフラグ)を作成するフラグ作成手段と、耐震メモリにそのHSGフラグをC2訂正後のバイトフラグと同様にデータに対応して保持するフラグ記憶手段と、耐震メモリからデータ、バイトフラグを一定間隔で読み出し、伸長処理部へそれを転送する前に対応するHSGフラグを読み出し、正解であればそのデータアドレスを保持する記憶手段と、そのHSGフラグにより、データアドレスとして現在のアドレス、又は前述のアドレス記憶手段出力を使用するかを切り換える選択手段とを備え、直前の訂正可能なハーフサウンドグループデータとバイトフラグを音声伸長部へ転送することを特徴としている。
【0085】
上記フラグ作成手段は、耐震メモリへの記憶前に、対応するデータとリアルタイムに上記HSGフラグの作成を行い、該HSGフラグは、ハーフサウンドグループデータ内の該当するデータが合致するか否かとバイトフラグの正解か否かとの判定に基づいて作成されることが好ましい。
【0086】
上記フラグ記憶手段への書き込みと読み出しのアドレッシングは、対応するデータアドレスからデコード手段によって行われることが好ましい。
【0087】
上記記憶手段は、データそのものではなく、そのアドレスのみをLチャンネルとRチャンネルとで独立して保持することが好ましい。
【0088】
上記選択手段は、別途、システムマイコンで、上記HSGフラグ領域を読み出し、その値により、任意のデータ領域を音声伸長部へ転送することも行えることが好ましい。
【0089】
上記の発明によれば、従来のように第1エラー処理は、音声伸長部で行われるのではなくて、耐震メモリ(DRAM6)内に空き領域があることを利用し、信号処理回路側で行われる。すなわち、耐震メモリにデータとバイトフラグを書き込むだけでなく、信号処理回路で、あらかじめ現在のハーフサウンドグループデータが修復可能か否かを表すHSGフラグを検出し、これも耐震メモリに書き込み、読み出し時には、最も時間の近い正解耐震メモリアドレスのみをレジスタに保持し、現在のHSGフラグが、エラーである場合は、レジスタをアクセスし、常にHSGフラグが正解であるデータを次段の音声伸長部へ送り、詳細なエラー処理が行われる。これにより、信号処理回路側のレジスタ等が増加することとなるが、音声伸長部側の正解データ保存用のワークRAMが不要となり、全体として、大幅なコストダウンが実現可能となる。
【0090】
【発明の効果】
本発明のデジタル再生装置は、以上のように、信号処理系は、ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断する判断手段と、上記ハーフサウンドグループデータと上記判断手段の判断結果とを格納し、耐震メモリとして機能するバッファメモリと、上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前のハーフサウンドグループデータに対応するアドレスのみを記録するレジスタ手段とを備え、上記判断結果を上記バッファメモリから読み出し、伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを該判断結果が示す場合、上記レジスタ手段に記録されたアドレスに格納されたハーフサウンドグループデータを上記バッファメモリから読み出し、これを代わりに上記伸長処理系へ転送するものである。
【0091】
それゆえ、エラーの無い直前のハーフサウンドグループデータそのものが記録されるのではなくて、該ハーフサウンドグループデータに対応するアドレスのみがレジスタ手段に記録されることになる。したがって、各ハーフサウンドグループデータを信号処理系から伸長処理系へ転送する際、上記判断結果が上記バッファメモリから読み出される。伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを読み出された判断結果が示す場合、バッファメモリに対して上記レジスタ手段に記録されたアドレスがアクセスされ、該アドレスに格納されたハーフサウンドグループデータが上記バッファメモリから読み出され、これが代わりに伸長処理系へ転送されることになる。この結果、伸長処理系へは、常に、エラーのないハーフサウンドグループデータを転送することができる。
【0092】
以上のように、上記レジスタ手段は、伸長処理系ではなくて信号処理系に設けられており、上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前の正解ハーフサウンドグループデータに対応するアドレスのみがレジスタ手段に記録されている。したがって、従来のように、直前の正解ハーフサウンドグループデータそのものを伸長処理系のワークRAMにおいて常に保持することが不要となるので、1サウンドグループデータ分のワークRAM領域を音声伸長系に設けることが不要となり、装置全体として大幅なコスト低減が可能となるという効果を奏する。
【0093】
本発明のデジタル再生装置は、以上のように、上記本発明に係るデジタル再生装置において、判断手段は、上記ハーフサウンドグループデータ内において対応するデータ同士が合致しているか否かとバイトフラグのエラーの有無とに基づいて1ビットのフラグを作成し、該フラグに基づいて上記ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断するものである。
【0094】
それゆえ、上記の効果に加えて、多数のビットからなるハーフサウンドグループデータが伸長処理の際に修復可能か否かは、たった1ビットのフラグに基づいて判断できるので、判断の簡素化が図れる。しかも、該判断基準が1ビットのフラグゆえ、これを格納する際、バッファメモリに容量的に負担を強いることもないという効果を併せて奏する。
【0095】
本発明のデジタル再生装置は、以上のように、信号処理系は、ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断する判断手段と、上記ハーフサウンドグループデータと上記判断手段の判断結果とを格納し、耐震メモリとして機能するバッファメモリと、上記バッファメモリから読み出されたハーフサウンドグループデータのうちエラーの無い直前のハーフサウンドグループデータに対応する第1アドレスと、エラーの無い直前のハーフサウンドグループデータ以外の所定の位置にあるハーフサウンドグループデータに対応する第2アドレスとを記録するレジスタ手段とを備え、上記判断結果を上記バッファメモリから読み出し、該判断結果が伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを示す場合、上記レジスタ手段に記録された第1アドレス又は第2アドレスに格納されたハーフサウンドグループデータを上記バッファメモリから読み出し、これを代わりに上記伸長処理系へ転送するものである。
【0096】
それゆえ、エラーの無い直前のハーフサウンドグループデータそのもの、及び所定のハーフサウンドグループデータそのものがそれぞれ記録されるのではなくて、それぞれの対応するアドレスのみがレジスタ手段に記録される。
【0097】
したがって、伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを読み出された判断結果が示す場合、バッファメモリに対して上記レジスタ手段に記録された第1又は第2アドレスがアクセスされ、該アドレスに格納されたハーフサウンドグループデータが上記バッファメモリから読み出され、これが代わりに伸長処理系へ転送されることになる。この結果、伸長処理系へは、常に、エラーのないハーフサウンドグループデータか、又は所定のハーフサウンドグループデータを転送することができる。
【0098】
以上のように、上記レジスタ手段は、伸長処理系ではなくて信号処理系に設けられており、上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前の正解ハーフサウンドグループデータに対応する第1アドレスと、所定のハーフサウンドグループデータに対応する第2アドレスとがレジスタ手段に記録されている。したがって、従来のように、直前の正解ハーフサウンドグループデータそのもの、又は所定のハーフサウンドグループデータそのものを伸長処理系のワークRAMにおいて常に保持することが不要となるので、1サウンドグループデータ分のワークRAM領域を音声伸長系に設けることが不要となり、装置全体として大幅なコスト低減が可能となる。
【0099】
加えて、伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であると判断された場合、リスナーの聴感に基づいて伸長処理が行われるので、リスナーの再生処理に関与する程度が大きくなり、リスナーの聴感を反映させることができるという効果を併せて奏する。
【図面の簡単な説明】
【図1】本発明のデジタル再生装置の一例であるMD装置の構成例を示すブロック図である。
【図2】図1のエラー判定回路に入力されるサウンドグループデータのフォーマット例を示す説明図である。
【図3】図1のDRAMのマップを示す説明図である。
【図4】上記DRAMからハーフサウンドグループデータを読み出し、音声伸長回路内の音声伸長部へ送る構成例を示すブロック図である。
【図5】図4に対応する図5のタイミングチャートである。
【符号の説明】
4 信号処理回路
5 エラー判定回路
7 エラー処理回路
8 音声伸長回路
15 システムマイコン
21 DRAMアドレスカウンタ
22 Lチャンネルアドレス保持レジスタ
23 Rチャンネルアドレス保持レジスタ
24 HSGフラグレジスタ
25 選択回路
26 選択回路
27 選択回路
29 正解ラッチパルス生成回路
Claims (3)
- 誤り訂正符号に基づくエラー訂正処理が行われる信号処理系から、ハーフサウンドグループデータを、該ハーフサウンドグループデータ内の情報に基づいてエラー処理および伸張処理が行われる伸長処理系へ転送して再生するデジタル再生装置であって、
上記信号処理系は、
上記ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断する判断手段と、
上記ハーフサウンドグループデータと上記判断手段の判断結果とを格納し、耐震メモリとして機能するバッファメモリと、
上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前のハーフサウンドグループデータに対応するアドレスのみを記録するレジスタ手段とを備え、
上記判断結果を上記バッファメモリから読み出し、該判断結果が伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを示す場合、上記レジスタ手段に記録されたアドレスに格納されたハーフサウンドグループデータを上記バッファメモリから読み出し、これを代わりに上記伸長処理系へ転送することを特徴とするデジタル再生装置。 - 上記判断手段は、上記ハーフサウンドグループデータ内において対応するデータ同士が合致しているか否かとバイトフラグのエラーの有無とに基づいて1ビットのフラグを作成し、該フラグに基づいて上記ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断することを特徴とする請求項1に記載のデジタル再生装置。
- 誤り訂正符号に基づくエラー訂正処理が行われる信号処理系から、ハーフサウンドグループデータを、該ハーフサウンドグループデータ内の情報に基づいてエラー処理および伸張処理が行われる伸長処理系へ転送して再生するデジタル再生装置であって、
上記信号処理系は、
上記ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断する判断手段と、
上記ハーフサウンドグループデータと上記判断手段の判断結果とを格納し、耐震メモリとして機能するバッファメモリと、
上記バッファメモリから読み出されたハーフサウンドグループデータのうちエラーの無い直前のハーフサウンドグループデータに対応する第1アドレスと、エラーの無い直前のハーフサウンドグループデータ以外の所定の位置にあるハーフサウンドグループデータに対応する第2アドレスとを記録するレジスタ手段とを備え、
上記判断結果を上記バッファメモリから読み出し、該判断結果が伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを示す場合、上記レジスタ手段に記録された第1アドレス又は第2アドレスに格納されたハーフサウンドグループデータを上記バッファメモリから読み出し、これを代わりに上記伸長処理系へ転送することを特徴とするデジタル再生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33453298A JP3628532B2 (ja) | 1998-11-25 | 1998-11-25 | デジタル再生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33453298A JP3628532B2 (ja) | 1998-11-25 | 1998-11-25 | デジタル再生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000163879A JP2000163879A (ja) | 2000-06-16 |
JP3628532B2 true JP3628532B2 (ja) | 2005-03-16 |
Family
ID=18278466
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33453298A Expired - Fee Related JP3628532B2 (ja) | 1998-11-25 | 1998-11-25 | デジタル再生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3628532B2 (ja) |
-
1998
- 1998-11-25 JP JP33453298A patent/JP3628532B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000163879A (ja) | 2000-06-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7370262B2 (en) | Apparatus and method generating error flag for error correction | |
KR950704782A (ko) | 데이타 재생 방법 및 데이타 재생 장치(Method and device for reproducing data) | |
JPS63197123A (ja) | エラ−訂正及びチエツク装置 | |
EP0907257A2 (en) | Error correction of interleaved data blocks | |
US6651208B1 (en) | Method and system for multiple column syndrome generation | |
US7702987B2 (en) | Apparatus and method for processing data of an optical disk | |
JP3628532B2 (ja) | デジタル再生装置 | |
KR100373467B1 (ko) | 어드레스 발생 회로 | |
KR100494252B1 (ko) | 정보 재생 장치 | |
JPH11102576A (ja) | データ再生装置 | |
JPH06338141A (ja) | 追記型記録媒体、フォーマット装置および方法、データ読みだし装置および方法、ならびにデータ書き込み装置および方法 | |
US5325364A (en) | Method for error correction and circuit for realizing same | |
US7127657B2 (en) | System and method for processing digital data while buffering digital data in a buffer memory | |
US20080109706A1 (en) | Error correction method and apparatus for optical information storage medium recording/reproducing apparatus | |
JP2007035170A (ja) | 光ディスク装置及び光ディスク再生方法 | |
JP3221011B2 (ja) | 誤り訂正方法及びその装置 | |
JP3520156B2 (ja) | ディジタル信号再生方法及びディジタル信号再生装置 | |
JPS63197122A (ja) | エラ−訂正及びチエツク装置 | |
JPH1186465A (ja) | 信号処理装置 | |
JP4004102B2 (ja) | 符号誤り訂正検出装置 | |
JP3995693B2 (ja) | 符号誤り訂正検出装置 | |
JP2005166117A (ja) | 誤り訂正回路 | |
KR100207616B1 (ko) | 에러플래그 처리방법 및 회로 | |
US6966023B2 (en) | Encoding method for an optical recorder | |
JPH06275032A (ja) | ディジタルデータ再生装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040809 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041102 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041207 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041208 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071217 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101217 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101217 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121217 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |