JP3991300B2 - 張り合わせ誘電体分離ウェーハの製造方法 - Google Patents

張り合わせ誘電体分離ウェーハの製造方法 Download PDF

Info

Publication number
JP3991300B2
JP3991300B2 JP2000130790A JP2000130790A JP3991300B2 JP 3991300 B2 JP3991300 B2 JP 3991300B2 JP 2000130790 A JP2000130790 A JP 2000130790A JP 2000130790 A JP2000130790 A JP 2000130790A JP 3991300 B2 JP3991300 B2 JP 3991300B2
Authority
JP
Japan
Prior art keywords
wafer
active layer
dielectric isolation
bonded
orientation flat
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000130790A
Other languages
English (en)
Other versions
JP2001313383A (ja
Inventor
浩之 大井
仁 奥田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2000130790A priority Critical patent/JP3991300B2/ja
Application filed by Sumco Corp filed Critical Sumco Corp
Priority to EP01908349A priority patent/EP1278245B1/en
Priority to DE60141462T priority patent/DE60141462D1/de
Priority to US10/258,396 priority patent/US6830985B2/en
Priority to PCT/JP2001/001728 priority patent/WO2001084633A1/ja
Priority to AT01908349T priority patent/ATE459982T1/de
Priority to TW090106167A priority patent/TW483042B/zh
Publication of JP2001313383A publication Critical patent/JP2001313383A/ja
Application granted granted Critical
Publication of JP3991300B2 publication Critical patent/JP3991300B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/681Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment using optical controlling means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/977Thinning or removal of substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Description

【0001】
【発明の属する技術分野】
この発明は張り合わせ誘電体分離ウェーハの製造方法、詳しくは支持基板用ウェーハのOF(オリエンテーションフラット)と、活性層用ウェーハの誘電体分離溝のパターンとの位置関係が揃っている張り合わせ誘電体分離ウェーハの製造方法に関する。
【0002】
【従来の技術】
従来の張り合わせ誘電体分離ウェーハは、図4に示す各工程を経て製造されていた。
まず、活性層用ウェーハとなる表面を鏡面加工したシリコンウェーハ10を用意する(図4(a))。次いで、このシリコンウェーハ10の表面に、マスク酸化膜11を形成する(図4(b))。さらに、ホトレジスト12をマスク酸化膜11上に被着し、フォトリソグラフ法によってその所定位置に開口を形成する。そして、この開口を介して露出した酸化膜11を除去し、酸化膜11に所定パターンの窓を形成する。その結果、シリコンウェーハ10の表面の一部が露出する。次に、ホトレジスト12の除去後、このシリコンウェーハ10をアルカリ性のエッチング液(IPA/KOH/H2 O)に浸漬して、ウェーハ表面の窓内部を異方性エッチングする(図4(c))。このようにして、ウェーハ表面に断面V字形状の誘電体分離用溝13が形成される。
【0003】
次に、このマスク酸化膜11を希フッ酸液またはバッファフッ酸液で洗浄除去する(図4(d))。それから、ウェーハ表面に、酸化熱処理によって誘電体分離酸化膜14を形成する(図4(e))。この結果、誘電体分離用溝13表面を含むシリコンウェーハ表面に所定厚さの誘電体分離酸化膜14が形成される。
続いて、このシリコンウェーハ10の表面、すなわち誘電体分離酸化膜14上に、種ポリシリコン層15を所定の厚さに被着し、その後、約1200〜1300℃での高温CVD法で、高温ポリシリコン層16を150μm程度の厚さに成長させる(図4(f))。それから、ウェーハ外周部を面取りし、次いでウェーハ裏面に研磨を施して、ウェーハ裏面に回り込んだ不要な高温ポリシリコンの部分を除去して平坦化する。次に、ウェーハ表面の高温ポリシリコン層16を厚さ約10〜80μmまで研削、研磨する(図4(g))。
このあと、ウェーハ表面に550〜700℃の低温CVD法で、厚さ1〜5μmの低温ポリシリコン層17を成長させる。そして、張り合わせ面の平坦化を図る目的で、この低温ポリシリコン層17の表面をポリッシングする(図4(g))。
【0004】
一方、上記シリコンウェーハ10とは別の、支持基板用ウェーハとなるシリコン酸化膜21で被覆されたシリコンウェーハ20を準備する(図4(h))。このウェーハ表面は鏡面加工してある。次に、このシリコンウェーハ20上に、上記活性層用ウェーハ用のシリコンウェーハ10を、鏡面同士を接触させて張り合わせる(図4(i))。
その後、張り合わせウェーハの張り合わせ強度を高める熱処理が施される。次に、図4(j)に示すように、この張り合わせウェーハの活性層用ウェーハ側の外周部を面取りする。すなわち、シリコンウェーハ10の表面から斜めに研削し、張り合わせ界面を通り越してシリコンウェーハ20の表層部に達するまで面取りする。
そして、この張り合わせウェーハの活性層用ウェーハ側表面を研削・研磨する(図4(k))。この活性層用ウェーハの研削量は、誘電体分離酸化膜14の一部が外部に露出し、高温ポリシリコン層16の表面上に、誘電体分離酸化膜14で区画された誘電体分離シリコン島10Aが現出するまでとする。なお、シリコン酸化膜21は、HF洗浄により適時除去される。
【0005】
【発明が解決しようとする課題】
この従来技術では、前述したように、シリコンウェーハ10に高温ポリシリコン層16を成長させた後、これに面取りを施して、ウェーハ外周部に堆積したポリシリコンを除去している。ところが、実際に、この作業を完璧に行なうのは不可能であり、削り過ぎによるシリコンウェーハ10の小径化を避けるため、通常はウェーハ外周部にポリシリコンの一部を残している。
このことは、シリコンウェーハ10のOF部分でも同様である。すなわち、面取り後、高温ポリシリコン層16のOFと、シリコンウェーハ10のOFとが平行でない場合が多々あった。
【0006】
一般的に、ウェーハの張り合わせは、活性層用ウェーハのOFと支持基板用ウェーハのOFとを合致させ、その後、例えば両ウェーハの中央部からウェーハ外周部に向かって徐々に接触面積を広げるように張り合わされる。このようにすれば、支持基板用ウェーハのOFと、活性層用ウェーハに形成された誘電体分離溝の格子状のパターン(以下、単にパターンという場合がある)とを、一様な位置関係を保って張り合わせることができる。具体的には、この格子状のパターンを構成する横方向の誘電体分離用溝(図3のY方向に沿った溝)と、支持基板用ウェーハのOFとを平行にする。その結果、この張り合わせ以降の各工程で、支持基板用ウェーハのOFを基準としたオートアライメントを行なうことができる。
【0007】
しかしながら、このようなオートアライメントが実施できるのは、活性層用ウェーハのOF部分において、高温ポリシリコン層のOFと、この活性層用ウェーハの本来のOFとが平行であることが条件となる。これは、誘電体分離溝のパターンが高温ポリシリコン層で外方から覆われており、例えばモニタ画面上で支持基板用ウェーハのOFと上記パターンの横溝とを視認しながら、両者の平行状態を保って張り合わせることはできない。すなわち、高温ポリシリコン層のOFと活性層用ウェーハのOFとが平行でなければ、このオートアライメントは実施できないのである。
【0008】
【発明の目的】
そこで、この発明は、ウェーハ張り合わせ以降の工程で、支持基板用ウェーハのOFを基準としたオートアライメントを行なうことができる張り合わせ誘電体分離ウェーハの製造方法を提供することを、その目的としている。
【0009】
【課題を解決するための手段】
請求項1に記載の発明は、オリエンテーションフラットを基準とする所定パターンの誘電体分離溝が形成された活性層用ウェーハの表面に誘電体分離酸化膜を介してポリシリコン層を成長させ、この活性層用ウェーハの外周部に堆積したポリシリコンを、元の活性層用ウェーハに触れない範囲で面取りし、面取り後、このポリシリコン層の表面を研磨し、次にこの研磨面を張り合わせ面として、活性層用ウェーハを支持基板用ウェーハの表面に張り合わせ、この張り合わせウェーハの外周部を面取りし、その後、活性層用ウェーハを裏面側から研削・研磨して、この研磨面に誘電体分離酸化膜で分離された複数の誘電体分離シリコン島を現出させる張り合わせ誘電体分離ウェーハの製造方法において、上記ウェーハ張り合わせ時、これらのウェーハを透過する透過光を利用して、ポリシリコン層に覆われた活性層用ウェーハの元のオリエンテーションフラットと支持基板用ウェーハのオリエンテーションフラットとを合致させて、前記誘電体分離溝のパターンの位置と支持基板用ウェーハのオリエンテーションフラットの位置とを検出し、この検出結果に基づき、活性層用ウェーハの誘電体分離溝のパターンと支持基板用ウェーハのオリエンテーションフラットとの位置関係を一様に揃えた後、この状態を保って、両ウェーハを張り合わせる張り合わせ誘電体分離ウェーハの製造方法である。
【0010】
高温CVD法とは、シリコンを含んだ原料ガスをキャリアガス(H2 ガスなど)とともに反応炉内へ導入し、高温に熱せられたシリコンウェーハ上に原料ガスの熱分解または還元により生成されたシリコンを析出させる方法である。シリコンを含む化合物としては、通常、SiCl22 ,SiHCl3 ,SiCl4 などが用いられる。
反応炉としては、例えばパンケーキ型炉、シリンダ型炉なども採用できる。
高温ポリシリコンの成長温度は炉の加熱方式で異なる。この用途に用いる最も一般的な縦型炉では、1200〜1290℃、特に1230〜1280℃が好ましい。1200℃未満ではシリコンウェーハが割れやすいという不都合が生じる。また、1290℃を超えるとスリップが発生し、シリコンウェーハが異常に反ったり、また割れに到りやすいという不都合が生じる。
【0011】
ポリシリコン層の厚さは、誘電体分離溝を形成するための異方性エッチングの深さの2〜3倍の厚さに対して、残したいポリシリコン層の厚さを付加した厚さとする。ポリシリコン層の厚さが異方性エッチングを行った深さの2倍以下では、エッチング溝が充分に埋まらないことがある。一方で、3倍以上では、不要に厚く成長させることとなり、不経済である。
この異方性エッチング液には、KOH(IPA/KOH/H2 O),KOH(KOH/H2 O),KOH(ヒドラジン/KOH/H2 O)を使用することができる。異方性エッチングの条件は、通常の条件を適用することができる。
また、ウェーハ表面側のレジスト膜に、異方性エッチング用の窓部を形成するための各工程の条件は、一般的な条件を採用することができる。
【0012】
上記透過光の種類は、ウェーハを透過可能な光線であれば限定されない。例えば赤外線、X線などが挙げられる。
透過光により得られた活性層用ウェーハの透過画像と、支持基板用ウェーハの透過画像は、例えばモニタ画面で視認することができる。その結果、このモニタ画面上で、両ウェーハの重ね合わせの操作を行なうことができる。
なお、この請求項1では、これらの透過画像に基づき、活性層用ウェーハのパターンと支持基板用ウェーハのオリエンテーションフラットとの位置関係を一様に揃える操作がなされる。
ここで、活性層用ウェーハのパターンと支持基板用ウェーハのオリエンテーションフラットとの位置関係を一様に揃えるとは、例えば格子状のパターンを構成する一方向の溝(横溝)と、支持基板用ウェーハのオリエンテーションフラットとを平行にすることをいう。
【0013】
請求項2に記載の発明は、オリエンテーションフラットを基準とする所定パターンの誘電体分離溝が形成された活性層用ウェーハの表面に誘電体分離酸化膜を介してポリシリコン層を成長させ、この活性層用ウェーハの外周部に堆積したポリシリコンを、元の活性層用ウェーハに触れない範囲で面取りし、面取り後、このポリシリコン層の表面を研磨し、次にこの研磨面を張り合わせ面として、活性層用ウェーハを支持基板用ウェーハの表面に張り合わせ、この張り合わせウェーハの外周部を面取りし、その後、活性層用ウェーハを裏面側から研削・研磨して、この研磨面に誘電体分離酸化膜で分離された複数の誘電体分離シリコン島を現出させる張り合わせ誘電体分離ウェーハの製造方法において、上記ウェーハ張り合わせ時、これらのウェーハを透過する透過光を利用して、ポリシリコン層に覆われた活性層用ウェーハの元のオリエンテーションフラットの位置と支持基板用ウェーハのオリエンテーションフラットの位置とを検出し、この検出結果に基づき、両ウェーハのオリエンテーションフラットを合致させた後、この状態を保って、活性層用ウェーハと支持基板用ウェーハとを張り合わせる張り合わせ誘電体分離ウェーハの製造方法である。
【0014】
【作用】
この発明によれば、ポリシリコンの成長後、活性層用ウェーハの外周部が面取りされ、次いで活性層用ウェーハと支持基板用ウェーハとの重ね合わせ位置決めが行なわれる。
その際、透過光を使用して、活性層用ウェーハの透過画像および支持基板用ウェーハの透過画像を得る。両ウェーハの透過画像から、活性層用ウェーハの重ね合わせの目印(パターン,オリエンテーションフラット)の位置と、支持基板用ウェーハの重ね合わせの目印(オリエンテーションフラット)の位置とをそれぞれ検出し、各検出結果に基づき、活性層用ウェーハと支持基板用ウェーハとを重ね合わせるための位置決めを行なう。これにより、のちのウェーハ張り合わせ以降の工程において、支持基板用ウェーハのオリエンテーションフラットを基準にした張り合わせ誘電体分離ウェーハのオートアライメントを行なうことができる。
【0015】
【発明の実施の形態】
以下、この発明の実施例に係る張り合わせ誘電体分離ウェーハの製造方法を説明する。なお、ここでは従来技術の欄で説明した張り合わせ誘電体分離ウェーハの製造方法を例に説明する。したがって、同一部分には同一符号を付す。そして、説明の都合上、水平面内の一方向をX方向、これに直交する水平面内の方向をY方向、垂直面内の方向をZ方向とする。
まず、活性層用ウェーハとなる表面を鏡面加工した直径4〜6インチのシリコンウェーハ10を作製、準備する(図2(a))。面方位は(100)とする。
次に、このシリコンウェーハ10を洗浄する。それから、このシリコンウェーハの表面に、例えば厚さ1μmのマスク酸化膜11を形成する(図2(b))。マスク酸化膜11に代えて、CVD法によりチッ化膜(SiNx )を成長させてもよい。
【0016】
次に、公知のフォトリソ工程により、このマスク酸化膜11上にフォトレジスト膜12を被着する。そして、通常の通りフォトレジスト膜12に所定パターンの窓を形成する(図2(c))。
続いて、この窓を介して、エッチングにより酸化膜11に同じパターンの窓を形成し、シリコンウェーハ10表面の一部を露出させる。その後、フォトレジスト膜12を除去する(同じく図2(c))。そして、このウェーハ表面を洗浄する。
さらに、この酸化膜11をマスクとして、シリコンウェーハ10を異方性エッチング液(IPA/KOH/H2 O)に所定時間だけ浸漬する。その結果、シリコンウェーハ表面には所定パターンでの凹部(窪み)が形成されることになる。すなわち、ウェーハ表面に異方性エッチングが施され、断面V字形状の誘電体分離用溝13がおよそ70〜80μmの深さで形成される(同じく図2(c))。
【0017】
次いで、このマスク酸化膜11は、例えば希HF液により洗浄除去される(図2(d))。
その後、必要に応じて、シリコン内部にドーパントを注入し、それからウェーハ表面(裏面も)に、酸化熱処理によって所定厚さの誘電体分離酸化膜14を形成する(図2(e))。このとき、誘電体分離用溝13上にも、誘電体分離酸化膜14が形成される。そして、このウェーハ表面を洗浄する。
続いて、このシリコンウェーハ10の表面、すなわち表面側の誘電体分離酸化膜14上に、種ポリシリコン層15を所定の厚さに被着する(図2(f))。被着後その表面を洗浄する。
【0018】
次に、約1200〜1300℃の高温CVD法で、種ポリシリコン層15の表面に、高温ポリシリコン層16を150μmくらいの厚さに成長させる(同じく図2(f))。ウェーハ外周部に堆積したポリシリコンを元のウェーハに触れない範囲で面取りし、次いでウェーハ裏面に研磨を施して、ウェーハ裏面に回り込んだ不要な高温ポリシリコンの部分を除去して平坦化する。(図2(g))。次に、ウェーハ表面の高温ポリシリコン層16を厚さ約10〜80μmまで研削、研磨する(図2(g))。
このあと、ウェーハ表面に550〜700℃の低温CVD法で、厚さ1〜5μmの低温ポリシリコン層17を成長させる。そして、張り合わせ面の平坦化を図る目的で、この低温ポリシリコン層17の表面をポリッシングする(同じく図2(g))。
一方、支持基板用ウェーハとなる、シリコン酸化膜21で被覆された直径4〜6インチの鏡面仕上げされたシリコンウェーハ20を準備する(図2(h))。次いで、その鏡面同士を対峙させて、シリコンウェーハ20と活性層用ウェーハ用のシリコンウェーハ10との重ね合わせの位置決めを行い、次いで両ウェーハ10,20を接触させて張り合わせる(図2(i))。
【0019】
ここで、図1を参照して、ウェーハ張り合わせ装置30によるシリコンウェーハ10とシリコンウェーハ20との重ね合わせ位置決め工程、および、張り合わせ工程を詳細に説明する。
図1に示すように、ウェーハ張り合わせ装置30は、シリコンウェーハ10を保持するウェーハ保持板(第1の保持手段)31と、シリコンウェーハ20を保持するウェーハ保持板(第2の保持手段)32と、両ウェーハ10,20をそれぞれ水平方向(X,Y方向)に移動させて、ウェーハ10,20の重ね合わせ位置を決定する一対のXYテーブル(重ね合わせ位置決め手段)33,34と、対応するXYテーブル33,34にそれぞれ搭載されて、重ね合わせ位置決めのために両ウェーハ10,20を近接させたり、張り合わせ時に両ウェーハ10,20を互いに押しつけて張り合わせる一対の昇降シリンダ(張り合わせ手段)35,36と、両ウェーハ10,20を透過する赤外線(透過光)を照射し、得られた透過画像から、ウェーハ重ね合わせの目印となるシリコンウェーハ10の誘電体分離用溝13のパターンの位置と、シリコンウェーハ20のOF20aの位置とをそれぞれ検出する透過検出部37と、これらの装置構成体の制御部38とを備えている。
なお、両ウェーハ保持板31,32は真空チャック式である。XYテーブル33,34はXモータおよびYモータにより駆動される。下方配置された昇降シリンダ35はロッドを上向きに突出させ、上方配置された昇降シリンダ36はロッドを下向きに突出させる。透過検出部37は、上方配置された発光部38から照射された赤外線を、下方配置された受光部39により受光する構成になっている。
【0020】
次に、このウェーハ張り合わせ装置30の作動を説明する。
吸着面が上向きのウェーハ保持板31にシリコンウェーハ10を吸着し、反対に吸着面が下向きのウェーハ保持板32にシリコンウェーハ20を吸着する。
その後、XYテーブル33,34により各シリコンウェーハ10,20をおおまかな重ね合わせ位置まで、それぞれXY方向に水平移動する。このとき、平面視して、シリコンウェーハ10のOF10aと、シリコンウェーハ20のOF20aとが略合致した状態となる。また、両OF10a,20aの上方および下方には、その対応する発光部38と、受光部39とがそれぞれ配されている。
【0021】
次いで、各昇降シリンダ35,36のロッドをそれぞれZ方向に突出させ、両ウェーハ10,20を、互いの隙間が1mm程度になるまで近接させる。なお、両ウェーハ10,20の外周部において、ウェーハ間の隙間に数個のくさびを外挿し、常に両ウェーハ10,20間の距離が一定になるようにしてもよい。
続いて、発光部38から、重ね合わせ状態のOF10a,20aに向かって赤外線を照射する。照射された赤外線はウェーハ10,20の外周部を透過し、その検出データが制御部38に送られて、モニタ画面(図示せず)上でウェーハ10,20の透過画像として認識される。次いで、この透過画像に基づき、制御部38からXYテーブル33に、誘電体分離用溝13のパターンとOF20aとの位置関係が一様に揃うように、XY方向への移動指令が出される。これにより、高温ポリシリコン層16によって誘電体分離溝13が目視できなくても、OF20aとY方向の各誘電体分離用溝(横溝)13とを平行に配置することができる。
【0022】
なお、誘電体分離用溝13の異方性エッチング時、Y方向の各誘電体分離用溝13は、シリコンウェーハ10のOF10aを基準にしてOF10aと平行に異方性エッチングされる。このことは、張り合わせ後のOF10aと、OF20aとが平行であることを意味している(図3参照)。ちなみに、高温ポリシリコン層16のOF16a(見かけ上のシリコンウェーハ10のOF)は、両OF10a,20aに対して平行状態ではない。
このような赤外線を利用した重ね合わせ位置決めを採用したので、ウェーハ張り合わせ以降の各工程において、OF20aを基準とした張り合わせ誘電体分離ウェーハのオートアライメントを行なうことができる。
【0023】
その後、得られた張り合わせウェーハの張り合わせ強度を高める熱処理が施される(同じく図2(i))。
次に、図2(j)に示すように、張り合わせウェーハの活性層用ウェーハ側の外周部の面取りを行なう。
そして、この張り合わせウェーハの活性層用ウェーハ側表面を研削・研磨する(図2(k))。活性層用ウェーハの研削量は、誘電体分離酸化膜14の一部が外部に露出し、高温ポリシリコン層16の表面上に、誘電体分離酸化膜14で区画された誘電体分離シリコン島10Aが現出するまでとする。なお、シリコン酸化膜21は、HF洗浄により適時除去される。こうして、張り合わせ誘電体分離ウェーハが作製される。
【0024】
【発明の効果】
この発明によれば、このように透過光を照射して取得した活性層用ウェーハの重ね合わせの目印の位置と、支持基板用ウェーハの重ね合わせの目印の位置とから、両ウェーハの重ね合わせの位置を決定するようにしたので、ウェーハ張り合わせ以降の工程で、支持基板用ウェーハのオリエンテーションフラットを基準に、張り合わせ誘電体分離ウェーハのオートアライメントを行なうことができる。
【図面の簡単な説明】
【図1】 この発明の一実施例に係る張り合わせ誘電体分離ウェーハの製造方法に用いられるウェーハ張り合わせ装置を示す説明図である。
【図2】 この発明の一実施例に係る張り合わせ誘電体分離ウェーハの製造方法の各工程を説明するための断面図である。
【図3】 この発明の一実施例に係る張り合わせ誘電体分離ウェーハの製造方法におけるウェーハ重ね合わせ工程を説明する平面図である。
【図4】 従来の張り合わせ誘電体分離ウェーハの製造工程を説明するための断面図である。
【符号の説明】
10 シリコンウェーハ(活性層用ウェーハ)、
10A 誘電体分離シリコン島、
10a OF(オリエンテーションフラット)、
13 誘電体分離溝、
14 誘電体分離酸化膜、
16 高温ポリシリコン層、
20 シリコンウェーハ(支持基板用ウェーハ)、
20a OF(オリエンテーションフラット)、
30 ウェーハ張り合わせ装置、
31 ウェーハ保持板(第1の保持手段)、
32 ウェーハ保持板(第2の保持手段)、
33,34 XYテーブル(重ね合わせ位置決め手段)、
35,36 昇降シリンダ(張り合わせ手段)、
37 透過検出部。

Claims (2)

  1. オリエンテーションフラットを基準とする所定パターンの誘電体分離溝が形成された活性層用ウェーハの表面に誘電体分離酸化膜を介してポリシリコン層を成長させ、
    この活性層用ウェーハの外周部に堆積したポリシリコンを、元の活性層用ウェーハに触れない範囲で面取りし、
    面取り後、このポリシリコン層の表面を研磨し、次にこの研磨面を張り合わせ面として、活性層用ウェーハを支持基板用ウェーハの表面に張り合わせ、
    この張り合わせウェーハの外周部を面取りし、
    その後、活性層用ウェーハを裏面側から研削・研磨して、この研磨面に誘電体分離酸化膜で分離された複数の誘電体分離シリコン島を現出させる張り合わせ誘電体分離ウェーハの製造方法において、
    上記ウェーハ張り合わせ時、これらのウェーハを透過する透過光を利用して、ポリシリコン層に覆われた活性層用ウェーハの元のオリエンテーションフラットと支持基板用ウェーハのオリエンテーションフラットとを合致させて、前記誘電体分離溝のパターンの位置と支持基板用ウェーハのオリエンテーションフラットの位置とを検出し、この検出結果に基づき、活性層用ウェーハの誘電体分離溝のパターンと支持基板用ウェーハのオリエンテーションフラットとの位置関係を一様に揃えた後、この状態を保って、両ウェーハを張り合わせる張り合わせ誘電体分離ウェーハの製造方法。
  2. オリエンテーションフラットを基準とする所定パターンの誘電体分離溝が形成された活性層用ウェーハの表面に誘電体分離酸化膜を介してポリシリコン層を成長させ、
    この活性層用ウェーハの外周部に堆積したポリシリコンを、元の活性層用ウェーハに触れない範囲で面取りし、
    面取り後、このポリシリコン層の表面を研磨し、次にこの研磨面を張り合わせ面として、活性層用ウェーハを支持基板用ウェーハの表面に張り合わせ、
    この張り合わせウェーハの外周部を面取りし、
    その後、活性層用ウェーハを裏面側から研削・研磨して、この研磨面に誘電体分離酸化膜で分離された複数の誘電体分離シリコン島を現出させる張り合わせ誘電体分離ウェーハの製造方法において、
    上記ウェーハ張り合わせ時、これらのウェーハを透過する透過光を利用して、ポリシリコン層に覆われた活性層用ウェーハの元のオリエンテーションフラットの位置と支持基板用ウェーハのオリエンテーションフラットの位置とを検出し、この検出結果に基づき、両ウェーハのオリエンテーションフラットを合致させた後、この状態を保って、活性層用ウェーハと支持基板用ウェーハとを張り合わせる張り合わせ誘電体分離ウェーハの製造方法。
JP2000130790A 2000-04-28 2000-04-28 張り合わせ誘電体分離ウェーハの製造方法 Expired - Fee Related JP3991300B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2000130790A JP3991300B2 (ja) 2000-04-28 2000-04-28 張り合わせ誘電体分離ウェーハの製造方法
DE60141462T DE60141462D1 (de) 2000-04-28 2001-03-05 Verfahren und vorrichtung zum herstellen eines gebondeten dielektrischen trennungswafers
US10/258,396 US6830985B2 (en) 2000-04-28 2001-03-05 Method and apparatus for producing bonded dielectric separation wafer
PCT/JP2001/001728 WO2001084633A1 (fr) 2000-04-28 2001-03-05 Procede et dispositif permettant la production d'une tranche de separation dielectrique collee
EP01908349A EP1278245B1 (en) 2000-04-28 2001-03-05 Method and apparatus for producing bonded dielectric separation wafer
AT01908349T ATE459982T1 (de) 2000-04-28 2001-03-05 Verfahren und vorrichtung zum herstellen eines gebondeten dielektrischen trennungswafers
TW090106167A TW483042B (en) 2000-04-28 2001-03-16 Method and apparatus for manufacturing bonded SOI wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000130790A JP3991300B2 (ja) 2000-04-28 2000-04-28 張り合わせ誘電体分離ウェーハの製造方法

Publications (2)

Publication Number Publication Date
JP2001313383A JP2001313383A (ja) 2001-11-09
JP3991300B2 true JP3991300B2 (ja) 2007-10-17

Family

ID=18639812

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000130790A Expired - Fee Related JP3991300B2 (ja) 2000-04-28 2000-04-28 張り合わせ誘電体分離ウェーハの製造方法

Country Status (7)

Country Link
US (1) US6830985B2 (ja)
EP (1) EP1278245B1 (ja)
JP (1) JP3991300B2 (ja)
AT (1) ATE459982T1 (ja)
DE (1) DE60141462D1 (ja)
TW (1) TW483042B (ja)
WO (1) WO2001084633A1 (ja)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002050749A (ja) * 2000-07-31 2002-02-15 Canon Inc 複合部材の分離方法及び装置
US6498381B2 (en) * 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
JP2005026413A (ja) * 2003-07-01 2005-01-27 Renesas Technology Corp 半導体ウエハ、半導体素子およびその製造方法
TWI272654B (en) * 2003-07-18 2007-02-01 Asia Pacific Microsystems Inc Method for keeping the precision of photolithography alignment after wafer bonding
FR2860842B1 (fr) * 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
KR101359514B1 (ko) * 2004-01-07 2014-02-10 가부시키가이샤 니콘 적층 장치 및 집적 회로 소자의 적층 방법
DE102004007060B3 (de) 2004-02-13 2005-07-07 Thallner, Erich, Dipl.-Ing. Vorrichtung und Verfahren zum Verbinden von Wafern
DE102004012618B3 (de) 2004-03-12 2005-10-27 Erich Dipl.-Ing. Thallner Vorrichtung und Verfahren zum Aufbringen einer Folie auf eine Kontaktfläche eines Wafers
US7402520B2 (en) * 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
US7442476B2 (en) 2004-12-27 2008-10-28 Asml Netherlands B.V. Method and system for 3D alignment in wafer scale integration
FR2880184B1 (fr) 2004-12-28 2007-03-30 Commissariat Energie Atomique Procede de detourage d'une structure obtenue par assemblage de deux plaques
FR2899594A1 (fr) * 2006-04-10 2007-10-12 Commissariat Energie Atomique Procede d'assemblage de substrats avec traitements thermiques a basses temperatures
JP4820801B2 (ja) 2006-12-26 2011-11-24 株式会社Sumco 貼り合わせウェーハの製造方法
US7875528B2 (en) * 2007-02-07 2011-01-25 International Business Machines Corporation Method, system, program product for bonding two circuitry-including substrates and related stage
WO2008153086A1 (ja) * 2007-06-12 2008-12-18 Nikon Corporation 基板検出装置、基板位置決め装置、これらを有する基板貼り合わせ装置、ウェハ外形検出装置、ウェハ位置決め装置、及び、ウェハ外形検出装置及びウェハ外形検出装置を有するウェハ貼り合せ装置
US7875529B2 (en) * 2007-10-05 2011-01-25 Micron Technology, Inc. Semiconductor devices
US7927938B2 (en) 2007-11-19 2011-04-19 Micron Technology, Inc. Fin-JFET
US8139219B2 (en) * 2008-04-02 2012-03-20 Suss Microtec Lithography, Gmbh Apparatus and method for semiconductor wafer alignment
JP5342210B2 (ja) * 2008-10-30 2013-11-13 三菱重工業株式会社 アライメント装置制御装置およびアライメント方法
JP5564785B2 (ja) * 2008-12-08 2014-08-06 株式会社Sumco 貼り合わせ基板の製造方法
FR2941302B1 (fr) * 2009-01-19 2011-04-15 Soitec Silicon On Insulator Procede de test sur le substrat support d'un substrat de type "semi-conducteur sur isolant".
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
EP2299472B1 (de) 2009-09-22 2020-07-08 EV Group E. Thallner GmbH Vorrichtung zum Ausrichten zweier Substrate
FR2950734B1 (fr) * 2009-09-28 2011-12-09 Soitec Silicon On Insulator Procede de collage et de transfert d'une couche
FR2957189B1 (fr) * 2010-03-02 2012-04-27 Soitec Silicon On Insulator Procede de realisation d'une structure multicouche avec detourage post meulage.
JP2011205074A (ja) * 2010-03-03 2011-10-13 Toshiba Corp 半導体製造装置
FR2969373B1 (fr) * 2010-12-20 2013-07-19 St Microelectronics Crolles 2 Procede d'assemblage de deux plaques et dispositif correspondant
EP2863421B1 (de) 2010-12-20 2021-04-14 EV Group E. Thallner GmbH Aufnahmeeinrichtung zur Halterung von Wafern
JP5796412B2 (ja) * 2011-08-26 2015-10-21 三菱電機株式会社 半導体素子の製造方法
FR2980302A1 (fr) * 2011-09-20 2013-03-22 St Microelectronics Crolles 2 Procede de protection d'une couche d'un empilement vertical et dispositif correspondant
US9123754B2 (en) 2011-10-06 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding alignment tool and method
KR101544734B1 (ko) * 2011-11-22 2015-08-17 다즈모 가부시키가이샤 가압원판, 접합장치 및 접합방법
US9111982B2 (en) 2012-04-25 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer assembly with carrier wafer
DE102012107899B4 (de) * 2012-04-25 2014-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Waferanordnung mit Trägerwafer und Herstellungsverfahren dafür
WO2016147529A1 (ja) * 2015-03-16 2016-09-22 富士電機株式会社 半導体装置の製造方法
DE102015108901A1 (de) * 2015-06-05 2016-12-08 Ev Group E. Thallner Gmbh Verfahren zum Ausrichten von Substraten vor dem Bonden
US10867836B2 (en) * 2016-05-02 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer stack and fabrication method thereof
NL2018856B1 (en) * 2017-05-05 2018-11-14 Suss Microtec Lithography Gmbh Method and device for aligning a first substrate with a second substrate
JP6998149B2 (ja) * 2017-08-08 2022-01-18 株式会社ディスコ レーザー加工方法
WO2020234850A1 (en) * 2019-05-22 2020-11-26 Vuereal Inc. An alignment process for the transfer setup
JP7436187B2 (ja) * 2019-11-25 2024-02-21 株式会社ディスコ ウエーハの加工方法
CN116782738B (zh) * 2023-08-23 2023-10-20 青禾晶元(晋城)半导体材料有限公司 键合片的分离装置及其分离方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02267951A (ja) * 1989-04-07 1990-11-01 Sony Corp 半導体基板の製造方法
JPH03183130A (ja) 1989-12-12 1991-08-09 Sony Corp 半導体基板の製造方法
JPH0590117A (ja) * 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JPH05152181A (ja) * 1991-11-28 1993-06-18 Fujitsu Ltd Soi基板の製造方法および製造装置
US5236118A (en) * 1992-05-12 1993-08-17 The Regents Of The University Of California Aligned wafer bonding
US5324687A (en) * 1992-10-16 1994-06-28 General Electric Company Method for thinning of integrated circuit chips for lightweight packaged electronic systems
JP3327698B2 (ja) * 1994-09-26 2002-09-24 キヤノン株式会社 接着装置
US5869386A (en) * 1995-09-28 1999-02-09 Nec Corporation Method of fabricating a composite silicon-on-insulator substrate
SG71182A1 (en) * 1997-12-26 2000-03-21 Canon Kk Substrate processing apparatus substrate support apparatus substrate processing method and substrate manufacturing method
JPH11274442A (ja) * 1998-03-26 1999-10-08 Sony Corp 基板はり合わせ方法
JP3675642B2 (ja) * 1998-06-26 2005-07-27 三菱住友シリコン株式会社 誘電体分離ウェーハの製造方法
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
US6362069B1 (en) * 2000-12-28 2002-03-26 The Trustees Of Princeton University Long-wavelength VCSELs and method of manufacturing same

Also Published As

Publication number Publication date
TW483042B (en) 2002-04-11
JP2001313383A (ja) 2001-11-09
DE60141462D1 (de) 2010-04-15
EP1278245B1 (en) 2010-03-03
EP1278245A4 (en) 2005-06-15
US6830985B2 (en) 2004-12-14
ATE459982T1 (de) 2010-03-15
US20030092244A1 (en) 2003-05-15
WO2001084633A1 (fr) 2001-11-08
EP1278245A1 (en) 2003-01-22

Similar Documents

Publication Publication Date Title
JP3991300B2 (ja) 張り合わせ誘電体分離ウェーハの製造方法
JP5487565B2 (ja) エピタキシャルウェーハおよびその製造方法
JP2011086828A (ja) 半導体装置およびその製造方法
KR20000005859A (ko) 에스오아이웨이퍼의제조방법및에스오아이웨이퍼
JPH0851109A (ja) 酸化物でパターン化されたウェーハの窓内にエピタキシャルシリコンを成長させる方法
US7208058B2 (en) SOI substrate and manufacturing method thereof
US6013954A (en) Semiconductor wafer having distortion-free alignment regions
JP2011082443A (ja) エピタキシャルウェーハおよびその製造方法
US6468701B1 (en) Stencil mask and method of forming the same
JP4401691B2 (ja) 電子ビーム照射管の電子ビーム透過窓の製造方法
EP0968081A1 (en) Flattening process for bonded semiconductor substrates
JP2000091421A (ja) 半導体素子のsti形成方法
JP3945130B2 (ja) 張り合わせ誘電体分離ウェーハの製造方法
CN113990768A (zh) 一种键合设备的晶圆传送位置监控方法
KR20010025124A (ko) 유전체 분리 웨이퍼 및 그 제조 방법
JP4581349B2 (ja) 貼合せsoiウェーハの製造方法
JP3601763B2 (ja) 誘電体分離ウェーハおよびその製造方法
JP3587090B2 (ja) 電子ビーム描画用アパーチャ及びマスクホルダー並びにそれらを用いた電子ビーム露光マスク
JP3061021B2 (ja) 部分soi基板およびその製造方法
JP3962972B2 (ja) 張り合わせ基板の製造方法
JP3675642B2 (ja) 誘電体分離ウェーハの製造方法
JP3951568B2 (ja) 張り合わせ誘電体分離ウェーハの製造方法
JP2000315783A (ja) 張り合わせ誘電体分離ウェーハおよびその製造方法
JPH0582728B2 (ja)
JP2004200305A (ja) 径6インチ以上のsoiウェーハの製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070403

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070629

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070712

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3991300

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100803

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110803

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110803

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120803

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120803

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130803

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees