JPH0590117A - 単結晶薄膜半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は単結晶薄膜半導体装置の集積度、多
機能性、動作速度、加工性の向上を目的とする。 【構成】 二つ以上の異なる結晶面方位のシリコン基板
を貼り合わせる。あるいはウェハの面方位は同じ（１１
０）面であるが、ウェハ面の法線を回転軸として互いに
４３度〜４８度回転して貼り合わせる。または直行する
方向に劈開面を持つ（１００）ウェハあるいは（１１
０）ウェハの上に（１１１）ウェハあるいは直行する劈
開面を持たないＧａＡｓなど異なる材質の半導体基板を
貼り合わせる。 【効果】 本発明では素子レイアウトを自由に行い、か
つ種々の素子に対して各々適正な半導体基板を用いるこ
とを可能にし、また、各々の基板の素子をあらかじめ形
成してから組み合わせることも可能であり、集積度、多
機能性、動作速度、加工性の向上を達成できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、単結晶薄膜を用いた半
導体装置に関する。

【０００２】

【従来の技術】現時点で殆どのＬＳＩは基板面上に単に
２次元的に能動素子や受動素子を配置させるものであ
り、ただ一部に次世代高速素子あるいは多機能素子とし
て３次元的な配慮が見えてきた。この３次元的素子を具
体的に実現する試みとしてその半導体装置の製造方法と
しては、たとえば絶縁膜上に形成したアモルファスシリ
コン膜を熱処理により固相成長させ単結晶化したり、エ
ネルギービームを用いて溶融再結晶化したり、酸素イオ
ンを打ち込んでウェハの中に絶縁膜を形成したりする方
法が用いられてきた。また他方貼り合わせによる手法も
あるにはあった。しかし、前者らの方法では単結晶化を
進める時にシリコン基板を種結晶とするために、下地の
シリコン基板と上のシリコン単結晶膜は同じ結晶方位の
ものしか得られなかった。さらに、下の層から順番に積
み上げていく方法であるため、全体の不良率は各層の不
良率のかけ算になるため歩留まりが悪くなるという問題
点や、上の層の単結晶及び素子を作る時の下の層の熱履
歴の問題、結晶欠陥及び不純物の混入など結晶性や界面
の問題、一層づつ素子を作るため時間がかかるといった
作業工程上の問題があった。また、後者の貼り合わせに
関しては、これらの問題に対して大きく改善できる可能
性を持っているにもかかわらず、残念ながらデバイス的
配慮がなされていなかった。また、チップ化するための
切断工程についての自由度も乏しかった。

【０００３】

【発明が解決しようとする課題】本発明は、多機能高速
３次元素子の具体的な手法を提示するもので、工程の制
約をはずし、各層を独立に平行して作製したり、それぞ
れ違う基板や結晶軸方向に素子を作る自由度を与えるこ
とによって、現在のシリコン基板上だけに素子を形成す
る方法では難しい集積度をあげ、新しい機能を持つシス
テムを一つのチップ上に積層化する方法を示したもので
ある。従来の固相成長や、溶融再結晶化など結晶成長に
よって積層化膜を形成する方法では、下地を種結晶とす
るため上下の結晶が同じ材料、結晶面、結晶方位のもの
しか得られず、また下の層から順々に作製するしかなか
った。そのため積層化しても歩留まりが悪く、下の層の
素子が熱履歴で劣化し、作業工程が長く時間がかかっ
た。多機能化についても各層の基板が限定されているた
め、自由度がまったく無かった。また、例えば、ＣＭＯ
Ｓを例にあげると、Ｐ−ｃｈ，Ｎ−ｃｈ各々について基
板を適正化することができず十分な積層化効果が得られ
なかった。一つの例として上下のＭＯＳの間にゲートを
作り込み同時に動作させるような構造を考えてみると、
上下の素子がＰＭＯＳ，ＮＭＯＳであればそれぞれ別の
結晶面に形成することができれば移動度などのバランス
をとることができ多機能化がしやすくなると考えられ
る。また、本発明が提供する要点としては、素子作製の
自由度のならず、チップとして仕上げるときの問題とな
る劈開面、劈開方向にもその示唆を与えるものである。
また、（１１０）面にＰチャネル、ＮチャネルＭＯＳ素
子を作製した場合、Ｐチャネルのチャネル方向は＜１１
０＞方向に、Ｎチャネルの方向は＜１００＞方向にする
と移動度の点では有利であるなど素子にとって有利な方
向が異なるとき、素子のレイアウトに制約が生じ集積度
をあげる上で大きな障害となっていたが、このような点
も解決しようとする課題である。

【０００４】

【課題を解決するための手段】本発明は、結晶面の異な
る単結晶を貼り合わせることによって、各々の層に作製
する素子に適した結晶方位、結晶軸を用いることを可能
にした。また、多機能性を達成するため異なる機能の素
子を異なる材質の基板に形成しこれを貼り合わせた。ま
た、素子を作る基板とそれを支える基板の方位を変える
ことによって、チップの加工に有利な基板を用いること
を可能にした。さらに、工期の短縮、歩留まりの向上を
達成するために各々の素子を基板を貼り合わせる前に形
成することも可能にした。

【０００５】

【作用】本発明ではまったく独立に各々の素子を適した
基板を用いて素子を形成した後、それを貼り合わせるこ
とによって、素子レイアウトを自由に行い、かつ種々の
素子に対して各々適正な半導体基板を用いることを可能
にし工期の短縮、歩留まりの向上、集積度、多機能性、
動作速度、加工性の向上が達成できた。

【０００６】さらに、上下の結晶面、結晶方位を自由に
選べるようにすることによって、例えばＰチャネル半導
体素子を０．１μｍ以下厚さの（１１０）面薄膜につく
り、Ｎ−ｃｈを（１００）面に作り、両者の移動度を揃
えることができるなど回路構成上積層化のメリットが十
分に利用できるようになった。また回路構成上特にラッ
チアップ対策の必要な部分を上の層に作り、その時、Ｎ
−ｃｈ，Ｐ−ｃｈに合わせて結晶面を選ぶことも可能に
できた。また、同じ（１１０）面にＰチャネル、Ｎチャ
ネルＭＯＳ素子を作製した場合、Ｐチャネルのチャネル
方向は＜１１０＞方向に、Ｎチャネルの方向は＜１００
＞方向にすると各々移動度が大きくなる。このような素
子を＜１１０＞と＜１００＞軸が重なるように上下の基
板を貼り合わせた基板に形成すると、チャネル方向が平
行になり素子のレイアウト上でデットスペースを減らす
ことができ集積度をあげることができた。一方、（１１
０）面を上の基板に用いた場合、下を（１００）ウェハ
あるいは（１１０）ウェハにする事によって半導体装置
を切り離す、いわゆるダイシング工程で結晶学的に安定
な劈開面を用いることができ、四角いチップを切り出す
ことも可能にできた。

【０００７】

【実施例】集積回路の微細化にともない半導体素子の大
きさは限界に近づき、ＬＳＩを基板面上に単に２次元的
に配置させるだけでなく、次世代高速素子あるいは多機
能素子として３次元的な配慮が現実的なものとして見え
てきた。この３次元的素子を具体的に実現する試みとし
て固相成長、溶融再結晶化、酸素イオン打ち込み絶縁膜
形成などの方法が用いられてきた。また、他方貼り合わ
せによる手法もある。しかし、前者らの方法では図１に
示すように、単結晶化を進める時にシリコン基板を種結
晶とするために、下地のシリコン基板と上のシリコン単
結晶膜は同じ結晶方位のものしか得られなかった。さら
に、下の層から順番に積み上げていく方法であるため、
全体の不良率は各層の不良率のかけ算になるため歩留ま
りが悪くなるという問題点や、上の層の単結晶及び素子
を作る時の下の層の熱履歴の問題、結晶欠陥及び不純物
の混入など結晶性や界面の問題、一層づつ素子を作るた
め時間がかかるといった作業工程上の問題があった。ま
た、後者の貼り合わせにしても、これらの問題に対して
大きく改善できる可能性を持っているにもかかわらず、
残念ながらデバイス的配慮やプロセスや工程上の配慮が
なされていなかった。

【０００８】図２のように従来例では素子の微細化によ
る集積度向上の限界を越えるために、素子を積層化し
た。しかし、下層と上層のシリコン基板の結晶方位が同
じであり、結晶構造によるＰ−ｃｈとＮ−ｃｈＭＯＳの
特性の制御を利用せず、各々の性能を十分に引き出すこ
とや、特性を揃えることを行わず回路設計上大きな問題
を残していた。

【０００９】本発明は、上下の基板の結晶面、結晶軸、
材料を自由に選べるようにすることによって、上記問題
を解決した。図１は第１の実施例の貼り合わせた基板で
ある。まずＮチャネルＭＯＳを（１００）面を持つシリ
コンウェハに作製した。素子分離はＬＯＣＯＳ、ゲート
酸化膜２５０オングストローム、チャネル長０．５μ
ｍ、ソース、ドレインはイオン注入によりＡｓを注入、
８５０℃３０分の熱処理で活性化を行った。一方、（１
１０）面を持つシリコンウェハにＰチャネルＭＯＳを同
様に作製した。このとき、結晶面により酸化膜の成長速
度が図３に示すように異なるためそれぞれ酸化時間は結
晶面に合わせて調節した。次に図１に示したようにＰＭ
ＯＳ、ＮＭＯＳを作製した基板を貼り合わせた。各々の
ウェハをまず純水中に浸し、水中で貼り合わせた後外に
取り出し８５０℃、Ｎ₂ 雰囲気で３０分熱処理する事に
よって両ウェハは接着された。熱処理の前に炉内を真空
排気し水分を蒸発させても表面吸着水が残りその吸着効
果は維持された。水中に浸す工程を省いてもほぼ同様な
接着は得られたが位置ズレ、気泡の巻き込みなどの点で
一旦水中で貼り合わせた方が有利であった。次に、ＰＭ
ＯＳを形成したウェハを裏側から機械研磨により研削し
た。この時、先に素子分離として用いたＬＯＣＯＳの酸
化膜部分が表面に出た時点で研削の抵抗が変化すること
を利用して０．０５μｍの厚さの薄膜になるまで機械研
磨を行った。このように素子の活性層を極薄膜化し、ゲ
ートからの垂直電界を弱めることによる移動度の向上効
果をも利用して、両者の移動度を揃えることができた。
図４は、参考のため結晶面と移動度の関係を示したもの
である。これによって回路構成上積層化のメリットが十
分に利用できるようになった。

【００１０】図５は、ＰＭＯＳのゲートを形成せずにＮ
ＭＯＳを形成した基板と貼り合わせゲートを共有化した
本発明の第２の実施例である。ＰＭＯＳ形成のソースド
レインイオン注入は酸化膜マスクを用いて行い、貼り合
わせる前に一旦はがし、全面を再び酸化した。図６はこ
のような酸化膜のＮｓｓを示したものであり、結晶面に
よって異なるが（１１１）面においても特に大きく問題
となるレベルではなかった。このように上下のＭＯＳの
間にゲートを作り込み同時に動作させるような回路では
上下の素子がＰＭＯＳ，ＮＭＯＳであればそれぞれ別の
結晶面に形成することによって特性のバランスをとるこ
とができ回路動作を安定することができた。微細素子に
おいてはもはやチャネルの不純物イオン注入ではこのよ
うな制御をする事ができず、基板の結晶方位、チャネル
の方向と結晶軸との関連においてのみ制御することが可
能となった。

【００１１】図７は、（１１０）面にＰチャネル、Ｎチ
ャネルＭＯＳ素子を作製する時に、＜１１０＞と＜１０
０＞軸が重なるように上下に（１１０）面の基板を貼り
合わせ、チャネル方向を平行にし素子のレイアウト上で
のデットスペースを減らし集積度をあげることができた
本発明第３の実施例である。図４に示すように、同じ
（１１０）面にＰチャネル、ＮチャネルＭＯＳ素子を作
製した場合、Ｐチャネルのチャネル方向は＜１１０＞方
向に、Ｎチャネルの方向は＜１００＞方向にすると各々
移動度が大きくなる。しかしこのように素子をレイアウ
トすると互いに４５度傾いて素子が配置されるため三角
領域のデットスペースができてしまう。そこで、（１１
０）面を持ち、オリフラを（１１０）にしたウェハにＰ
ＭＯＳを形成し、（１１０）面を持ち、オリフラを（１
００）にしたウェハにＮＭＯＳを形成した。この２枚の
ウェハをオリフラを重ねて８５０℃、３０分の熱工程で
貼り合わせた。その後、ＰＭＯＳの形成した基板を裏側
から研磨して薄膜化した。さらに、ＰＭＯＳの形成され
ていない領域を反応性イオンエッチングにより除去し、
ＮＭＯＳとの配線を形成した。配線にはスパッタ法によ
るＡ１−Ｃｕ合金を用いた。この工程は、さきに（１１
０）面を持ち、オリフラを＜１１０＞にしたウェハと、
（１１０）面を持ち、オリフラを＜１００＞にしたウェ
ハの表面を酸化し、９５０℃、３０分の熱工程で貼り合
わせてから一方を薄膜化、反応性イオンエッチングによ
り薄い方の基板を一部除去し、それぞれ適した結晶軸の
ところにＰＭＯＳ、ＮＭＯＳを形成しても同様のものを
作ることができた。このときＬＯＣＯＳ素子分離だけは
先に行っておくと位置合わせ、薄膜化の研磨時のストッ
パーなどの点で有利であった。同様の効果は図８に示す
ように（３１１）面のウェハを用いたときにも適用され
る。また、図９に示すようＰチャネルとＮチャネルでは
移動度の早いチャネル方向が違いに９０度ずれている。
すなわち、Ｐチャンは＜１１０＞と平行でＮチャンは垂
直つまり＜００１＞に平行である。これは（０１１）ウ
ェハの場合その法線を軸に互いに４５度回転した位置関
係になる。

【００１２】図１０は、Ｎチャネルにとって（１１０）
面より移動度が大きい（１１１）面を上の基板に用いた
場合、あるいはＧａＡｓ基板を上の基板に用いた場合、
下のウェハを（１００）ウェハあるいは（１１０）ウェ
ハにする事によって半導体装置を切り離す、いわゆるダ
イシング工程で結晶学的に安定な劈開面を用いることが
でき、四角いチップを切り出すことを可能にした本発明
の第４の実施例である。ウェハの接着には熱酸化膜を間
に挟み加熱する方法を例にとって説明したが、熱酸化膜
とシリコンあるいはシリコンとシリコンでも同様に接着
できる。また、シリコン系の接着剤シラノール（ＳｉＨ
₃ ＯＨ）などや、有機系の接着剤を用いても同様の効果
を得ることができた。また、本発明の主旨を逸脱しない
範囲でウェハを接着する方法であれば同様の効果を得る
ことができる。

【００１３】また、ウェハとしてシリコンを例に上げて
説明したが、シリコン以外でも、Ｇｅ，ＧａＡｓ，Ｉｎ
ＰなどＩＶ族、ＩＩＩ−Ｖ族、ＩＩ−ＶＩ族などの基板
を組み合わせても同様の効果を得ることができる。

【００１４】

【発明の効果】この発明では素子レイアウトを自由に行
い、かつ種々の素子に対して各々適正な半導体基板を用
いることを可能にし、また、各々の基板の素子をあらか
じめ形成してから組み合わせることも可能であり、集積
度、多機能性、動作速度、加工性の向上を達成できる。
例えば、半導体装置において、Ｐ−ｃｈ，Ｎ−ｃｈＭＯ
Ｓの素子特性を必要に応じた値に揃えることができ、ま
た、各々の動作に適した基板を用いるなど良好な回路素
子の構成が可能になった。また、積層化による単純な集
積度の向上のみならず、Ｐ−ｃｈ，Ｎ−ｃｈＭＯＳをそ
れぞれ適した結晶軸にチャネルの方向を合わせ、各々の
チャネルの向きを揃えることが可能になり、デットスペ
ースを無くし、集積度を向上させることができた。さら
に（１１１）基板など直行する切断面で切り出すことが
難しい基板を用いた場合でも、四角いチップに切り出す
ことを可能にした。

【図面の簡単な説明】

【図１】 本発明の第１の実施例を説明する斜視図。

【図２】 従来の方法を説明する斜視図。

【図３】 結晶方位による酸化速度の一例を示す曲線
図。

【図４】 結晶方位と移動度の関係を示す曲線図。

【図５】 本発明の第２の実施例を示す断面斜視図。

【図６】 結晶面とＮｓｓの関係を示す曲線図。

【図７】 本発明の第３の実施例を示す斜視図。

【図８】 結晶軸とチャネル方向と移動度の関係を示す
特性図。

【図９】 結晶軸とチャネル方向と移動度の関係を示す
特性図。

【図１０】 本発明の第４の実施例を示す斜視図。

【符号の説明】

１…（１００）シリコン基板 ２…絶縁膜 ３…（１１
０）基板 ４…（１００）シリコン基板 ５…絶縁膜
６…（１００）基板 ７…（２１１）基板 ８…絶縁膜 ９…ＮＭＯＳ １０
…ＰＭＯＳ １１…ゲート １２…（０１１）基板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784

Claims (10)

【特許請求の範囲】
1. 【請求項１】 異なる結晶方位を持つウェハを２枚以上
   接着し、これらのウェハ上に素子を形成してなることを
   特徴とする単結晶薄膜半導体装置。
2. 【請求項２】 前記ウェハの面方位及びその上に接着す
   るウェハの面方位のうち少なくとも一つは（１００）面
   であり、かつ少なくとも一つは（１１１）面であること
   を特徴とする請求項１記載の単結晶薄膜半導体装置。
3. 【請求項３】 前記ウェハの面方位及びその上に接着す
   るウェハの面方位のうち少なくとも一つは（１００）面
   であり、かつ少なくとも一つは（１１０）面であること
   を特徴とする請求項１記載の単結晶薄膜半導体装置。
4. 【請求項４】 前記ウェハの面方位及びその上に接着す
   るウェハの面方位のうち少なくとも一つは（１１０）面
   であり、かつ少なくとも一つは（１１１）面であること
   を特徴とする請求項１記載の単結晶薄膜半導体装置。
5. 【請求項５】 前記ウェハの面方位及びその上に接着す
   るウェハの面方位を（１１０）とし、この面に対する法
   線の結晶軸を回転軸とし互いに４３〜４８度の範囲で回
   転位置にあることを特徴とする請求項１記載の単結晶薄
   膜半導体装置。
6. 【請求項６】 前記ウェハの上に接着するウェハの厚み
   を０．１μｍ以下にすることを特徴とする請求項１記載
   の単結晶薄膜半導体装置。
7. 【請求項７】 前記ウェハの接着に熱処理を用いること
   を特徴とする請求項１記載の単結晶薄膜半導体装置。
8. 【請求項８】 前記接着ウェハの接着は、純水など粘性
   の低い液体に浸し、その後乾燥させて行うことを特徴と
   する請求項１記載の単結晶薄膜半導体装置。
9. 【請求項９】 前記ウェハの接着は、粘性の低いシリコ
   ン系接着剤を用い、接着するウェハを接着剤に浸し液中
   で貼り合わせた後、乾燥凝固させて行うことを特徴とす
   る請求項１記載の単結晶薄膜半導体装置。
10. 【請求項１０】 前記ウェハの接着は、粘性の低い有機
    系接着剤を用い、接着するウェハを接着剤に浸し液中で
    貼り合わせた後、乾燥凝固させて行うことを特徴とする
    請求項１記載の単結晶薄膜半導体装置。