JP2008004915A - 柱構造を有するｎａｎｄフラッシュメモリアレイ及びその製造方法 - Google Patents

柱構造を有するｎａｎｄフラッシュメモリアレイ及びその製造方法 Download PDF

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Abstract

【課題】本発明は、メモリセルがシリコン柱の側壁に直列に形成され、垂直チャンネルと側壁ゲート構造を有するＮＡＮＤフラッシュメモリアレイ及びその製造方法に関する。
【解決手段】１つ以上の半導体ストリップが各両側に並んで隣接している絶縁体ストリップ構造を有するようにすることにより、メモリセルが占める面積を半分以下に減らし、集積度の向上は勿論、従来の３次元構造が有していたセルのチャンネル絶縁の問題、トレンチの底のソース／ドレイン領域の絶縁の問題を根本的に解決し、既存のＣＭＯＳ工程をそのまま利用しながらも最少限のマスクでエッチング工程を行い、工程費用を画期的に減らすことのできる効果がある。
【選択図】図５（ｈ）

Description

本発明は、ＮＡＮＤフラッシュメモリアレイ及びその製造方法に関し、より詳しくは、メモリセルがシリコン柱の側壁に直列に形成され、垂直チャンネルと側壁ゲート構造を有するＮＡＮＤフラッシュメモリアレイ及びその製造方法に関する。
現在、フラッシュメモリは、不揮発性メモリとして大いに脚光を浴びている。フラッシュメモリは、その応用によってはコードフラッシュ（ｃｏｄｅ ｆｌａｓｈ）とデータフラッシュ（ｄａｔａ ｆｌａｓｈ）に大まかに区分することができるが、前者は、ランダムアクセスの時間が短いＮＯＲタイプ構造のフラッシュメモリが用いられ、後者は、書き込み時間が短く、高集積が可能なＮＡＮＤタイプ構造のフラッシュメモリが用いられる。
特に、ＮＡＮＤフラッシュメモリは、個別セルごとにソース（ｓｏｕｒｃｅ）とドレイン（ｄｒａｉｎ）のコンタクト（ｃｏｎｔａｃｔ）を形成する必要がないという点から高集積に有利であり、移動式ディスク、デジタルカメラ、ビデオ及びオーディオレコーダー等の大容量保存所として主に用いられ、時間が経つほどその需要が更に増加している実情である。
前記のようなＮＡＮＤフラッシュメモリの急増する需要に応え、それによるセルサイズの縮小化と低電力、高速動作等が引き続き要求されている。
ところが、これまでＮＡＮＤフラッシュメモリアレイの高集積のための試みは、主に２次元平面（ｐｌａｎａｒ）構造でセルサイズの縮小化にのみ依存しており、その結果、セル駆動等の問題として前記集積度の向上には一定の限界に直面するようになった。
従って、図１のような従来の２次元平面（ｐｌａｎａｒ）構造から離れ、シリコン基板にトレンチ（ｔｒｅｎｃｈ）を形成し、前記トレンチ側壁（ｓｉｄｅ ｗａｌｌ）を利用してメモリセル等を具現する、いわゆる３次元構造を有するメモリアレイ形態が多く研究されている。
前記３次元構造を有するアレイ形態は、図２のように、まるで従来の平面構造を両側から押し曲げられた構造（ｆｏｌｄｅｎ ａｒｒａｙ）とし、ワードラインを側壁に具現することにより、図３（ａ）及び図３（ｂ）のように、従来の２次元構造の場合、１つのメモリセルが占める面積が２Ｆ×２Ｆ＝４Ｆ２であるのに対し、３次元構造の場合には２Ｆ×１Ｆ＝２Ｆ２になり、全体アレイの必要面積を画期的に減らして高集度を具現することができる長所がある。
これを利用した代表的な先行技術として、米国のマイクロン・テクノロジー社の米国特許がある（例えば、特許文献１参照。）。
前記先行特許は、フローティングゲートタイプのＥＥＰＲＯＭに関するものであり、先ず図４（ａ）のように、シリコンフィン（ｓｉｌｉｃｏｎ ｆｉｎ）１２８を形成し、トンネル絶縁膜１２０上にフローティングゲート１２２を形成した後、イオン注入を行ってソース／ドレイン領域１２６を形成する。ここで、図面符号１３０はシリコンフィン１２８の間に形成されたトレンチである。
次いで、図４（ｂ）のように、ビットライン方向にシリコンフィン１２８とフローティングゲート１２２であるポリシリコンを除去し、除去されたシリコンフィンの部分に酸化膜（ｏｘｉｄｅ、１３２）を埋め込み、隣接するアクティブ領域を絶縁（ｉｓｏｌａｔｉｏｎ）する。
その後、図４（ｃ）のように、絶縁膜１２４、１４２を蒸着し、前記絶縁膜上にコントロールゲート１０６と選択ゲート１４４をそれぞれ形成する。
しかし、前記先行特許には、次のような深刻な問題があるため、実用化に困難を強いられている。
第一に、前記先行特許は、セルのチャンネル絶縁（ｉｓｏｌａｔｉｏｎ）を具現することが極めて難しいという点である。チャンネルとフローティングゲートの絶縁（ｉｓｏｌａｔｉｏｎ）のためには、図４（ｂ）のように、シリコンフィン１２８とフローティングゲート１２２であるポリシリコンをビットライン方向にパターニングして除去しなければならないが、これを容易に具現することが難しいだけでなく、たとえ除去されたとしても除去されたシリコンフィンの部分にのみ酸化膜（ｏｘｉｄｅ、１３２）を正確に埋め込むことも難しいという現実的な問題がある。
第二に、前記先行特許は、トレンチの底に形成されたソース／ドレイン領域で隣接のビットラインの間の絶縁（ｉｓｏｌａｔｉｏｎ）に関する明確な解決策を提示していないのである。即ち、図４（ａ）のように、前記先行特許ではシリコンフィン１２８及びフローティングゲート１２２を形成した後、直ちにイオン注入を行ってソース／ドレイン領域１２６を形成することにより、ワードライン方向に沿ってトレンチ１３０の底の縁側が隣接のビットラインと電気的に連結される可能性を有している。それにもかかわらず、前記先行特許では、後続工程でこれを絶縁させる方法を提示していないのである。
第三に、前記先行特許は、フローティングゲートを必ず切断する工程が追加されたことにより、工程上の経済性が落ちるという問題点がある。即ち、前記先行特許は、フローティングゲートタイプであるため、各セルが独立的に駆動されるためには、図４（ａ）のように、ワードライン方向に連結されたフローティングゲートを、図４（ｂ）のように、各ビットライン方向に切断する工程が必須的に追加されなければならない問題点がある。
米国特許６，８７８，９９１号明細書
本発明は、前記のような問題点を解決すべく、３次元柱構造を有するメモリアレイ（ｆｏｌｄｅｎ ａｒｒａｙ）に電荷トラップメモリセルを具現することにより、シリコン柱（ｐｉｌｌａｒ）の間は勿論、トレンチの底で隣接のソース／ドレイン領域の間の絶縁（ｉｓｏｌａｔｉｏｎ）が可能な柱構造を有するＮＡＮＤフラッシュメモリアレイを提供することをその目的とする。
なお、既存ＣＭＯＳ工程をそのまま利用し、自己整列された最少限のエッチング工程を通じて工程費用を減らすことのできる前記柱構造を有するＮＡＮＤフラッシュメモリアレイの製造方法を提供することをまた他の目的とする。
前記目的を達成するために、本発明よる柱構造を有するＮＡＮＤフラッシュメモリアレイは、半導体基板に所定の間隔で突出した柱形状を有する１つ以上の絶縁体ストリップと、絶縁体ストリップの間に並んで突出した柱形状を有する１つ以上の半導体ストリップと、１つ以上の絶縁体ストリップと１つ以上の半導体ストリップにより形成された１つ以上のトレンチと、各トレンチの両側壁と底の一部に形成された電荷トラップ層を含む２つ以上の誘電層と、誘電層の上部に形成された側壁ゲートと、各トレンチの底の半導体ストリップの上部に形成された第１のソース／ドレイン領域と、各半導体ストリップの突出した柱の上部に形成された第２のソース／ドレイン領域とを含むことを特徴とする。
そして、本発明による柱構造を有するＮＡＮＤフラッシュメモリアレイの製造方法は、準備された半導体基板に初期イオンを注入するステップと、イオン注入された基板にビットライン方向にシリコンフィン（ｆｉｎ）を形成するステップと、フィンの間の絶縁（ｉｓｏｌａｔｉｏｎ）のために、基板の上部に酸化膜を蒸着するステップと、所定の平坦化工程を通じてシリコンフィンの上部にある酸化膜層を除去するステップと、シリコンフィンの上部が露出された基板の上部に感光膜を蒸着するステップと、感光膜をワードライン方向にパターニングするステップと、パターニングされた感光膜に沿ってシリコン及び酸化膜をエッチングした後、感光膜を除去して所定の深さを有するトレンチと絶縁されたシリコン柱を形成するステップと、トレンチが形成された基板の全面に連続的な蒸着工程を通じて所定の電荷トラップ層が含まれるように２つ以上の誘電層を形成するステップと、誘電層の上部に伝導性物質を蒸着してエッチングし、トレンチの両側に互いに離隔して側壁ゲートを形成するステップと、側壁ゲートが形成されたトレンチとフィンの上部の全面にイオン注入してソース／ドレインを形成するステップとを含むことを特徴とする。
本発明により、メモリセルが占める面積を半分に減らすことにより、従来の２次元平面（ｐｌａｎａｒ）構造に比べて画期的に集積度を向上させることができ、セルのチャンネル長さに対する制限が無くなるため、シリコン柱の高さを十分増やすことにより、センシングマージンの向上は勿論、従来の短チャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を抑制する付随的な効果もある。
また、本発明は、各半導体ストリップ１４の両側に並んで隣接している絶縁体ストリップ２４により従来の３次元構造が有していた問題点、即ち、セルのチャンネル絶縁（ｉｓｏｌａｔｉｏｎ）の問題は勿論、トレンチの底の第１のソース／ドレイン領域６０の絶縁（ｉｓｏｌａｔｉｏｎ）の問題も根本的に解決した効果があり、既存のＣＭＯＳ工程をそのまま利用して自己整列した最少限のマスクでエッチング工程を行うことにより、工程費用を画期的に減らすことのできる効果がある。
以下、添付の図面を参考とし、本発明の好ましい実施例について詳細に説明する。
先ず、本発明による柱構造を有するＮＡＮＤフラッシュメモリアレイは、図５（ｆ）、図５（ｈ）及び図７のように、半導体基板１０に所定の間隔で突出した柱形状を有する１つ以上の絶縁体ストリップ２４と、絶縁体ストリップ２４の間に並んで突出した柱形状を有する１つ以上の半導体ストリップ１４と、１つ以上の絶縁体ストリップ２４と１つ以上の半導体ストリップ１４により形成された１つ以上のトレンチ３４と、各トレンチ３４の両側壁と底の一部に形成された２つ以上の誘電層、例えば酸化膜４２−電荷トラップ層４４−酸化膜４６から構成されたＯＴＯ層４０と、この誘電層の上部に形成された側壁ゲート５０と、各トレンチ３４の底の半導体ストリップ１４の上部に形成された第１のソース／ドレイン領域６０と、各半導体ストリップ１４の突出した柱の上部に形成された第２のソース／ドレイン領域７０とを含む。
ここで、１つ以上の半導体ストリップ１４は勿論、半導体基板１０に一体に付いているものか、又は並んで隣接している１つ以上の絶縁体ストリップ２４に対応する部分を指す。
従って、本発明は、各半導体ストリップ１４の両側に並んで隣接している絶縁体ストリップ２４によりセルのチャンネル絶縁（ｉｓｏｌａｔｉｏｎ）は勿論、トレンチの底の第１のソース／ドレイン領域６０の絶縁（ｉｓｏｌａｔｉｏｎ）も効果的に具現する構造を特徴とする。
また、図８（ａ）のように、各半導体ストリップ１４の一側に形成された第２のソース／ドレイン領域７０には、ビットラインコンタクト８０が形成されており、ビットラインコンタクト８０が形成された各半導体ストリップ１４の柱の一側壁に沿って形成された側壁ゲートは第１の選択ゲート８２であり、第１の選択ラインに連結され、各半導体ストリップ１４の他側に形成された第２のソース／ドレイン領域７０には、ソースラインコンタクト９０が形成されており、ソースラインコンタクト９０が形成された各半導体ストリップ１４の柱の一側壁に沿って形成された側壁ゲートは第２の選択ゲート８６であり、第２の選択ラインに連結され、第１の選択ゲート８２と第２の選択ゲート８６の間にある１つ以上の側壁ゲートは１つ以上のコントロールゲート８４であり、各ワードラインに連結されることにより、本発明による柱構造を有するＮＡＮＤフラッシュメモリアレイが具体化され得る。
図８（ａ）に対応するアレイの構造図が図８（ｂ）に示されている。図８（ｂ）ではビットラインコンタクト８０には電圧Ｖｄｄが印加され、ソースラインコンタクト９０には接地状態であり、各素子に掛かる基板電圧（ボディー電圧）はＶＢと表示されている。
そして、図７における側壁ゲート５０は、図８（ａ）で示したように、コントロールゲート８４になる。一方、第１の選択ゲート８２と第２の選択ゲート８６は、図８（ａ）のように動作を容易に行うために、ゲート絶縁膜として単一酸化膜を用いることが好ましいが、工程の便宜上、コントロールゲート８４のゲート絶縁膜と同一の２つ以上の誘電層も用いられ得る。
勿論、本発明による柱構造を有するＮＡＮＤフラッシュメモリアレイは、半導体ストリップ１４の突出した柱の両側面には、それぞれコントロールゲート８４により動作されるメモリセルが形成されており、各メモリセルはビットラインに沿って直列に連結される。
一方、各トレンチ３４の両側壁と底の一部に形成された電荷トラップ層を含む２つ以上の誘電層は、その電荷トラップ層として窒化膜（ｎｉｔｒｉｄｅ ｌａｙｅｒ）又はその他の電荷トラップ物質（ナノ結晶、多数のトラップを有する高誘電率物質等）から構成されることが好ましい。これは、前記のような電荷トラップ層内に存在する多量のディープレベルトラップ（ｄｅｅｐ ｌｅｖｅｌ ｔｒａｐ）らを電荷保存所として利用することができ、電荷トラップ層の隔離されたトラップ特性により、プログラム時に注入された電子が電荷トラップ層内で水平的にほぼ移動せず、電子が注入された位置に集中的に分布され、その状態を維持することができ、隣接のセル間の電気的な隔離（ｉｓｏｌａｔｉｏｎ）が自動になされ得るからである。
従って、前述した２つ以上の誘電層は、コントロール酸化膜（ｃｏｎｔｒｏｌ ｏｘｉｄ、４６）、電荷トラップ層（ｃｈａｒｇｅ ｔｒａｐ ｌａｙｅｒ、４４）及びトンネリング酸化膜（成長した酸化ケイ素（ＳｉＯ２）膜、４２）から構成されたＯＴＯ層４０、又は電荷トラップ層（ｃｈａｒｇｅ ｔｒａｐ ｌａｙｅｒ）及びトンネリング酸化膜（成長した酸化ケイ素（ＳｉＯ２）膜）から構成されたＴＯ層として多く用いられる。特に、電荷トラップ層として窒化膜（ｎｉｔｒｉｄｅ ｌａｙｅｒ）が用いられる場合、前者は、ＳＯＮＯ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）又はＭＯＮＯ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）の構造に、後者は、ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）構造になる。ここで、コントロール酸化膜としては、通常の化学気相蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）された酸化ケイ素を用いるが、その他の高誘電率物質（例：酸化アルミニウム（Ａｌ２Ｏ３）等）を用いることもできる。
そして、各半導体ストリップ１４に突出した柱形状及び各絶縁体ストリップ２４に突出した柱形状は、図５（ｈ）に示されたように、四角の柱形状が好ましい。
この場合、各半導体ストリップ１４に突出した四角の柱形状の厚さｔは、一方のメモリセルのリード（ｒｅａｄ）時に、反対側のメモリセルの状態による干渉（ｄｉｓｔｕｒｂａｎｃｅ）効果を考慮して決めなければならない。
ここで、リード干渉（ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）というのは、同一のリード電流（ｒｅａｄ ｃｕｒｒｅｎｔ）を形成するために必要なコントロールゲートの電圧変動を意味するが、シリコン柱（ｐｉｌｌａｒ）の両側に形成されているメモリセルのうち、反対側の素子がプログラム状態であるか、又はイレース（ｅｒａｓｅ）状態であるかによってその変動が生じするようになる。従って、本発明におけるリード干渉（ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）は、シリコン柱の両側に形成されているメモリセル間の干渉という意味でｐａｉｒｅｄ ｃｅｌｌ ｉｎｔｅｒｆｅｒｅｎｃｅ（ＰＣＩ）と呼ぶことができる。
このリード干渉（ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）の概念をより明確に説明するために、各セルのプログラム状態を０、イレース状態を１とするとき、左側セルと右側セルの状態は、００、０１、１０、１１（前の数は左側セルの状態であり、後ろの数は右側セルの状態である）と示すことができるが、左側セルのリード時に右側セルの状態に影響を受けないなら、“００のときのリード電流＝０１のときのリード電流”、“１０のときのリード電流＝１１のときのリード電流”でなければならないが、図９のように、実際には００状態における電流がもっと低く測定され、０１状態における電流と同じ量になるようにするためには、左側のコントロールゲートにより高い電圧を印加しなければならないが、その電圧差がまさにリード干渉（ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）になる。
従って、リード干渉（ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）は、両側にセルがあるシリコンの四角柱において、その厚さを決める上で極めて重要なパラメーターになる。結局、リード干渉（ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）を最小化するためには、シリコンの四角柱の厚さを大きくしなければならないが、そうなると、アレイの面積が増加するため、両者の間には二律背反(ｔｒａｄｅ−ｏｆｆ)が存在することになる。
本実施例では、リード干渉（ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）を減らす方法として、シリコンの四角柱の厚さを調節する方法のほか、反対側のコントロールゲートにネガティブ電圧を掛けるか、又はチャンネル部分、即ちシリコン柱（ｐｉｌｌａｒ）に不純物ドーパントの濃度を高める方法があることを確認した。
そこで、リード干渉（ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）の変数である四角柱の厚さ、柱のドーパント濃度及び反対側のコントロールゲートのネガティブ電圧による影響をシミュレーションを通じて図１０（ａ）及び図１０（ｂ）のような結果を得た。図１０（ａ）と図１０（ｂ）は、四角柱の厚さを全て３０ｎｍとし、柱のＰ型ドーパント濃度を図１０（ａ）は５×１０１５／ｃｍ３、図１０（ｂ）は３×１０１８／ｃｍ３とし、右側のコントロールゲートのネガティブ電圧による左側セルのしきい値電圧に対する影響を示している。
図１０（ａ）及び図１０（ｂ）を通じて、シリコンの四角柱の厚さを３０ｎｍとし、リード干渉（ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）を１Ｖ以内に維持するためには、シリコン柱のＰ型ドーパント濃度が５×１０１５／ｃｍ３程度と低い場合は、右側のコントロールゲートのネガティブ電圧を−４Ｖ以下に掛けなければならないが、シリコン柱のＰ型ドーパント濃度が３×１０１８／ｃｍ３程度と高い場合は、右側のコントロールゲートに別途のネガティブバイアシング（ｎｅｇａｔｉｖｅ ｂｉａｓｉｎｇ）無しでも可能なことが分かった。
ここで、シリコン柱（チャンネル）のドーパント濃度を高めると、リード干渉（ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）を減らすことができるが、駆動電流値が小さくなるので、センシング（ｓｅｎｓｉｎｇ）が難しくなる。実際の工程ではシリコンの四角柱の厚さを５０ｎｍ程度にする代わりに、シリコン柱(チャンネル)のドーパント濃度は、１×１０１６／ｃｍ３に低めるようになる。
従って、リード干渉（ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）を減らすためには、シリコンの四角柱の厚さは３０乃至５０ｎｍであり、柱のドーパント濃度は、１×１０１６／ｃｍ３乃至３×１０１８／ｃｍ３であることが好ましい。
しかし、シリコンの四角柱の厚さとドーパントの濃度制限は、他の変数（反対側のコントロールゲートのネガティブバイアシング等）によって異なり得るので、言及した変数らによりリード干渉（ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）を調節する限り、本発明の技術的思想に属すると見なさなければならない。
一方、本発明において、シリコン柱の高さ（チャンネル長さ）は、工程上許容される限り、幾らでも増やして電荷保存所の面積を広げることができるため、センシングマージン（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）を向上させることのできる長所がある。
ここで、センシングマージンは、セルがプログラムされた状態とイレースされた状態とで基準電流を出すために印加しなければならないコントロールゲートの電圧差を意味する。例えば、図９で１０−７Ａ／μｍのドレイン電流を出すためには、イレースされた状態では約２Ｖ、プログラムされた状態では約６Ｖが必要であるので、この場合のセンシングマージンは４Ｖになる。
次は、本発明のほかの形態である柱構造を有するＮＡＮＤフラッシュメモリアレイの製造方法に関する実施例を図５（ａ）乃至図５（ｈ）を参照としながら説明する。
先ず、準備された半導体基板に初期イオンを注入する。この半導体基板はＰ型シリコン基板が好ましいが、必ずしもこれに限るわけではない。また、この準備された半導体基板への初期イオンの注入工程は、その後のリード干渉（ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）を考慮したものであるので、製造されるシリコンの四角柱の厚さを考慮して初期イオンの注入を行うことが好ましい。
即ち、シリコンの四角柱の厚さを３０乃至５０ｎｍとする場合には、この柱のＰ型不純物ドーパント濃度は、１×１０１６／ｃｍ３乃至３×１０１８／ｃｍ３になるようにドーズ（ｄｏｓｅ）量を調節することが好ましい。
また、イオン注入エネルギーは、その後製造されるシリコン柱の高さを考慮して少なくとも前述のようなシリコン柱の高さまでイオン注入されるようにエネルギーを調節することが好ましい。
次は、図５（ａ）のように、イオン注入された基板にビットライン方向にシリコンフィン（ｆｉｎ）１２を形成する。ここで、図面符号１０は、シリコンフィン（ｆｉｎ）１２を除くシリコン基板を指す。
シリコンフィン（ｆｉｎ）１２を形成するための一実施例を挙げると、イオン注入された基板に酸化膜と窒化膜を順次蒸着し、この窒化膜の上部にフォトリソグラフィーやｅビーム（ｅ−ｂｅａｍ）工程等でエッチングマスクのためのパターニング工程を行った後、このパターニングされたマスクに沿ってシリコンをエッチングしてシリコンフィン１２を形成するようになる。
勿論、酸化膜と窒化膜の順次的な蒸着工程無しに、すぐイオン注入された基板の上部にフォトリソグラフィーやｅビーム（ｅ−ｂｅａｍ）工程等を通じてエッチングマスクのためのパターニング工程を行うこともできる。
前述のように、酸化膜と窒化膜の順次的な蒸着工程を進行するのは、その後に窒化膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ＝化学機械研磨）工程時に、エッチングストッパー（ｓｔｏｐｐｅｒ）として用いるためである。
シリコンのエッチングについては、通常のＣＭＯＳ工程に従うので、これに関する説明は省略する。但し、センシングマージンを考慮してシリコンフィン１２の高さは十分大きく１００ｎｍ以上とすることが好ましい。
次は、図５（ｂ）のように、フィン１２の間の絶縁（ｉｓｏｌａｔｉｏｎ）のために、基板の上部に酸化膜２０を蒸着する。
ここで、酸化膜２０の蒸着工程に大きな制限はないが、炉（ｆｕｒｎａｃｅ）を用いる高温工程の場合、酸化過程でシリコンが消耗され、シリコンフィンの幅が減り、注入されたイオンの再分布がなされるようになるという点を念頭に置いて工程を設計しなければならない。
従って、酸化膜２０の蒸着工程は、低温状態で行うことが好ましく、ＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏｓｉｌｉｃａｔｅ、Ｓｉ（ＯＣ２Ｈ５）４）でＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｍｅｎｔ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程を利用することがより好ましい。
次は、図５（ｃ）のように、所定の平坦化工程を通じてシリコンフィン１２の上部にある酸化膜２０層を除去する。
これは、酸化膜２０の蒸着工程でシリコンフィン１２の高さにより屈曲となった部分をその後の工程進行のために、シリコンフィン１２が露出されるように平坦化することであり、これを通じてシリコンフィン１２と同じ高さの酸化膜２２がシリコンフィン１２の間ごとに存在するようになる。
この平坦化工程として最も好ましいのは、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）工程を利用することである。このとき、エッチングストッパーはシリコンフィン１２の上部にある窒化膜(図示せず)がその役割を行うことができる。
次は、図５（ｂ）のように、シリコンフィン１２の上部が露出された基板の上部に感光膜３０を蒸着し、図５（ｅ）のように、感光膜３０をワードライン方向にパターニングする。
感光膜の蒸着とこれをパターニングする工程は、通常のＣＭＯＳ工程に従うので、これに関する説明は省略する。
次は、図５（ｅ）及び図５（ｆ）のように、パターニングされた感光膜３２に沿って所定の深さにシリコン１２及び酸化膜２２をエッチングして１つ以上のトレンチ３４を形成する。
ここで重要なのは、シリコン１２及び酸化膜２２のエッチングを行うことに当たって、エッチング時間、エッチングガス等を調節してトレンチ３４の底に酸化膜２２が一部残り、ビットライン方向に突出した柱形状を有する１つ以上の絶縁体ストリップ２４が形成されるようにすることである。
シリコン１２及び酸化膜２２のエッチングはドライエッチングであり、既によく知られている方式を利用すればよく、酸化膜２２の高さとエッチング率を考慮し、トレンチ３４の底に一部の酸化膜２２が残るようにすればよい。
ここで、シリコン１２のエッチングと酸化膜２２のエッチングとは、同じ感光膜マスクを置いて順次進行されるが、エッチング率の完璧な調節が容易でないため、エッチング工程後、図５（ｆ）のＡ−Ａ’線に沿って切断して見ると、図６のように、若干の段差が発生し得る。このように発生した段差は、その後、側面にコントロールゲートの製作の際に問題とならない程度に調節すればよい。そして、シリコンと酸化膜の順次的なエッチングの途中、感光膜マスクが十分耐えられない場合に備えて感光膜マスクの下に１層または２層のハードマスク（ｈａｒｄ ｍａｓｋ）を並行して用いることもできる。
その後、感光膜マスク３２を除去すると、図５（ｆ）のように、所定の深さを有するトレンチと絶縁されたシリコン柱が形成される。
次は、図５（ｇ）のように、トレンチ３４が形成された基板の全面に連続的な蒸着工程を通じて２つ以上の誘電層であるＯＴＯ（Ｏｘｉｄｅ−Ｔｒａｐ−Ｏｘｉｄｅ）層４０を形成する。
２つ以上の誘電層の形成のための連続蒸着工程には、電荷保存所として用いられる電荷トラップ層を蒸着する工程が必ず含まれるようにしなければならない。
図５（ｇ）のＯＴＯ層４０のような２つ以上の誘電層を形成するための連続蒸着工程は公知技術であるので、これ以上説明しないことにする。
次は、ＯＴＯ層４０の上部に伝導性物質を蒸着してエッチングし、図５（ｈ）のように、トレンチ３４の両側に側壁ゲート５０が互いに離隔して形成されるようにする。
この伝導性物質はポリシリコンだけでなく、勿論金属（ｍｅｔａｌ）も用いることができる。そして、伝導性物質のエッチングは比等方性とし、トレンチ３４の両側に側壁ゲート５０が互いに離れて形成されるようにする。
最後に、側壁ゲート５０が形成されたトレンチ３４と柱の上部の全面にイオン注入し、図７のように、ソース／ドレイン６０、７０を形成する。ここで、図７は図５（ｈ）でイオン注入後のＢ−Ｂ’線に沿って切断した断面を示すものである。
このソース／ドレインの形成のためのイオン注入は、柱の上部にあるＯＴＯ層４０を除去した後、又はＯＴＯ層４０を除去する前に行うことができる。
このイオンはＮ型であり、通常のソース／ドレインの形成のためのイオン注入工程に従うので、これに関する説明は省略する。但し、シリコン柱の高さを考慮してイオン注入角度は調節する必要がある。
イオン注入後、適正な熱工程を経ると、図７のように、ソース／ドレイン６０、７０を形成するようになる。
以上、本発明の好ましい実施例について詳細に説明したが、これに限定されるものではなく、当該技術分野における通常の知識を有する者により多様に変形実施することができるのは勿論である。例えば、シリコン柱の形状、厚さ及びドーパントの濃度に関する数値的な制限等は、多様に実施することができる。
本発明は、１つ以上の半導体ストリップが各両側に並んで隣接している絶縁体ストリップ構造を有するようにすることにより、メモリセルが占める面積を半分以下に減らし、集積度の向上は勿論、従来の３次元構造が有していたセルのチャンネル絶縁（ｉｓｏｌａｔｉｏｎ）の問題、トレンチの底のソース／ドレイン領域の絶縁（ｉｓｏｌａｔｉｏｎ）の問題を根本的に解決し、既存のＣＭＯＳ工程をそのまま利用しながらも最少限のマスクでエッチング工程を行い、工程費用を画期的に減らすことのできる垂直チャンネルと側壁ゲート構造を有するＮＡＮＤフラッシュメモリアレイ及びその製造方法に関するものであり、ＮＡＮＤフラッシュメモリの産業分野に十分利用することができる。
従来の２次元ＮＡＮＤフラッシュメモリアレイの模式図である。 従来の２次元構造のアレイと本発明による３次元構造のアレイとを対比するための概念的な比較図である。 従来の２次元構造のアレイと本発明による３次元構造のアレイにおいて、１つのセルが占める面積を対比するための比較図である。 従来の２次元構造のアレイと本発明による３次元構造のアレイにおいて、１つのセルが占める面積を対比するための比較図である。 従来の３次元構造の工程を示す工程斜視図である。 従来の３次元構造の工程を示す工程斜視図である。 従来の３次元構造の工程を示す工程斜視図である。 本発明による工程を示す工程斜視図である。 本発明による工程を示す工程斜視図である。 本発明による工程を示す工程斜視図である。 本発明による工程を示す工程斜視図である。 本発明による工程を示す工程斜視図である。 本発明による工程を示す工程斜視図である。 本発明による工程を示す工程斜視図である。 本発明による工程を示す工程斜視図である。 図５（ｆ）のＡ−Ａ’線に沿って切断した断面を示した断面図である。 図５（ｈ）のＢ−Ｂ’線に沿って切断した断面を示した断面図である。 本発明の一実施例を示したアレイの断面図及び構造図である。 本発明の一実施例を示したアレイの断面図及び構造図である。 本発明によるリード干渉（ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）及びセンシングマージン（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）を示す電気的な特性図である。 シリコン柱の厚さが３０ｎｍのとき、柱のＰ型ドーパント濃度を５×１０１５／ｃｍ３とし、右側のコントロールゲートのネガティブ電圧による左側セルのしきい値電圧に対する影響を示す電気的な特性図である。 シリコン柱の厚さが３０ｎｍのとき、柱のＰ型ドーパント濃度を３×１０１８／ｃｍ３とし、右側のコントロールゲートのネガティブ電圧による左側セルのしきい値電圧に対する影響を示す電気的な特性図である。
符号の説明
１０ 半導体基板（シリコンフィンを除く部分）
１２ シリコンフィン
２０、２２ 絶縁膜
３０、３２ 感光膜
３３ エッチングされる部位を示した点線
３４ トレンチ
４０ ＯＴＯ層
５０ 側壁ゲート
６０ 第１のソース／ドレイン領域
７０ 第２のソース／ドレイン領域
８０ ビットラインコンタクト
８２ 第１の選択ゲート
８４ コントロールゲート
８６ 第２の選択ゲート
９０ ソースラインコンタクト

Claims (12)

  1. 半導体基板に所定の間隔で突出した柱形状を有する１つ以上の絶縁体ストリップと、
    前記絶縁体ストリップの間に並んで突出した柱形状を有する１つ以上の半導体ストリップと、
    前記１つ以上の絶縁体ストリップと前記１つ以上の半導体ストリップにより形成された１つ以上のトレンチと、
    前記各トレンチの両側壁と底の一部に形成された電荷トラップ層を含む２つ以上の誘電層と、
    前記誘電層の上部に形成された側壁ゲートと、
    前記各トレンチの底の半導体ストリップの上部に形成された第１のソース／ドレイン領域と、
    前記各半導体ストリップの突出した柱の上部に形成された第２のソース／ドレイン領域とを含むことを特徴とする柱構造を有するＮＡＮＤフラッシュメモリアレイ。
  2. 前記各半導体ストリップの一側に形成された第２のソース／ドレイン領域には、ビットラインコンタクトが形成されており、
    前記ビットラインコンタクトが形成された前記各半導体ストリップの柱の一側壁に沿って形成された側壁ゲートは第１の選択ゲートであり、第１の選択ラインに連結され、
    前記各半導体ストリップの他側に形成された第２のソース／ドレイン領域には、ソースラインコンタクトが形成されており、
    前記ソースラインコンタクトが形成された前記各半導体ストリップの柱の一側壁に沿って形成された側壁ゲートは第２の選択ゲートであり、第２の選択ラインに連結され、
    前記第１の選択ゲートと前記第２の選択ゲートとの間にある１つ以上の側壁ゲートは１つ以上のコントロールゲートであり、各ワードラインに連結されたことを特徴とする請求項１に記載の柱構造を有するＮＡＮＤフラッシュメモリアレイ。
  3. 前記半導体ストリップの突出した柱の両側面には、それぞれ前記コントロールゲートにより動作されるメモリセルが形成されており、
    前記各メモリセルは、ビットラインに沿って直列に連結されることを特徴とする請求項２に記載の柱構造を有するＮＡＮＤフラッシュメモリアレイ。
  4. 前記電荷トラップ層は、窒化膜層であることを特徴とする請求項１に記載の柱構造を有するＮＡＮＤフラッシュメモリアレイ。
  5. 前記各半導体ストリップに突出した柱形状及び前記各絶縁体ストリップに突出した柱形状が四角の柱形状であり、
    前記各半導体ストリップに突出した四角の柱形状の厚さは、３０乃至５０ｎｍであり、 前記各半導体ストリップに突出した四角の柱にドーピングされた不純物の濃度は、１×１０16／ｃｍ3乃至３×１０18／ｃｍ3であることを特徴とする請求項１乃至請求項４の何れか１項に記載の柱構造を有するＮＡＮＤフラッシュメモリアレイ。
  6. 準備された半導体基板に初期イオンを注入するステップと、
    前記イオン注入された基板にビットライン方向にシリコンフィンを形成するステップと、
    前記フィンの間の絶縁のために、前記基板の上部に酸化膜を蒸着するステップと、
    所定の平坦化工程を通じて前記シリコンフィンの上部にある酸化膜層を除去するステップと、
    シリコンフィンの上部が露出された前記基板の上部に感光膜を蒸着するステップと、
    前記感光膜をワードライン方向にパターニングするステップと、
    前記パターニングされた感光膜に沿ってシリコン及び酸化膜をエッチングした後、前記感光膜を除去して所定の深さを有するトレンチと絶縁されたシリコン柱を形成するステップと、
    前記トレンチが形成された基板の全面に連続的な蒸着工程を通じて電荷トラップ層を含む２つ以上の誘電層を形成するステップと、
    前記誘電層の上部に伝導性物質を蒸着してエッチングし、トレンチの両側に互いに離隔して側壁ゲートを形成するステップと、
    前記側壁ゲートが形成されたトレンチとフィンの上部の全面にイオン注入してソース／ドレインを形成するステップとを含むことを特徴とする柱構造を有するＮＡＮＤフラッシュメモリアレイの製造方法。
  7. 前記シリコンフィンを形成するステップは、
    前記イオン注入された基板に酸化膜と窒化膜を順次蒸着するステップと、
    前記窒化膜の上部に所定のパターニング工程を行うステップと、
    前記パターニングされたマスクに沿ってシリコンをエッチングしてシリコンフィンを形成するステップとから構成されたことを特徴とする請求項６に記載の柱構造を有するＮＡＮＤフラッシュメモリアレイの製造方法。
  8. 前記シリコンフィンの上部にある酸化膜層を除去するための平坦化工程は、ＣＭＰ工程であることを特徴とする請求項７に記載の柱構造を有するＮＡＮＤフラッシュメモリアレイの製造方法。
  9. 前記２つ以上の誘電層を形成するステップの連続蒸着工程には、前記電荷トラップ層に窒化膜層を蒸着する工程が含まれることを特徴とする請求項８に記載の柱構造を有するＮＡＮＤフラッシュメモリアレイの製造方法。
  10. 前記トレンチを形成するステップの前記シリコン及び酸化膜のエッチングは、前記トレンチの底に酸化膜が一部残り、ビットライン方向に突出した柱形状を有する１つ以上の絶縁体ストリップが形成されるようにすることを特徴する請求項６乃至請求項９の何れか１項に記載の柱構造を有するＮＡＮＤフラッシュメモリアレイの製造方法。
  11. 前記側壁ゲートを形成するステップの前記伝導性物質はポリシリコン又は金属であり、 前記伝導性物質のエッチングは、比等方性エッチングであることを特徴とする請求項１０に記載の柱構造を有するＮＡＮＤフラッシュメモリアレイの製造方法。
  12. 前記ソース／ドレインを形成するステップのイオン注入工程は、前記トレンチの底及びフィンの上部にある誘電層を除去した後、又は前記誘電層を除去する前に行うことを特徴とする請求項１０に記載の柱構造を有するＮＡＮＤフラッシュメモリアレイの製造方法。
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