JP3641103B2 - 不揮発性半導体メモリ装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体メモリ装置の製造方法に関するもので、特に、データの電気的一括消去および書き込みが可能なフラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）に関するものである。
【０００２】
【従来の技術】
近年、半導体メモリの大容量化（高集積化）、高速化の要求は、ますます強くなっている。また、それにともない、素子の微細化が求められている。このような要求は、スタック構造である、２層ゲートを用いるＥＰＲＯＭ（Erasable PROM ）やＥＥＰＲＯＭといった不揮発性半導体メモリについても同様である。
【０００３】
半導体メモリの大容量化にはメモリセルの微細化が必須であり、それを実現するための方法の一つとして、従来より、ＳＡＣ（Self Align Contact）技術によりコンタクト（ホールの径）を微細化する方法が知られている。
【０００４】
図２９は、上記のＳＡＣ技術を用いてコンタクトホールの微細化を図るようにした、従来の不揮発性半導体メモリの製造工程（コンタクトのＰＥＰ（Photo Engraving Process ））を示すものである。
【０００５】
メモリセルトランジスタ領域においては、たとえば、Ｐ型半導体基板３０１上に素子分離用のフィールド酸化膜（図示していない）を形成した後、さらに、ゲート絶縁膜３０２を介して、浮遊ゲート電極３０３、ゲート間絶縁膜としてのＯＮＯ膜（窒化膜／酸化膜／窒化膜）３０４、制御ゲート電極３０５、および、キャップ材となるＳｉＮ膜３０６を順に積層してなる２層ゲートを形成する。
【０００６】
次いで、イオン注入を行って、ソース領域となるソース拡散層３０７ａと、ドレイン領域となるドレイン拡散層３０７ｂとを形成する。その後、全面にライナー用のＳｉＮ膜３０８を形成する。
【０００７】
次いで、全面に層間絶縁膜３０９を堆積した後、この絶縁膜３０９の表面を、ＣＭＰ（Chemical Mechanical Polishing ）技術などを用いて平坦化する。この場合、ＣＭＰによる研磨量を小さく抑えるなどの理由により、２層ゲートの上面から絶縁膜３０９をある距離（余裕分ｄ）だけ離して平坦化する。
【０００８】
この後、ＳＡＣ技術を用いてコンタクトのＰＥＰを行う。すなわち、層間絶縁膜３０９上にレジストパターン３１０を形成し、そのレジストパターン３１０にしたがって、層間絶縁膜３０９を異方性エッチング法（たとえば、ＲＩＥ（Reactive Ion Etching））により自己整合的にエッチングすることによって、選択的にコンタクトホール３１１を開孔する。
【０００９】
これにより、コンタクトホール３１１は、２層ゲートの相互の間隔に応じた開孔幅を有して微細に形成されることになる。
【００１０】
しかしながら、コンタクトのＰＥＰを行う際に用いられる上記レジストパターン３１０としては、コンタクトホール３１１を開孔する位置に開孔部３１０ａがそれぞれ形成された開孔型のパターンが一般に用いられるため、コンタクトホール３１１の微細化にともなって、ＰＥＰのマージンが小さくなる。
【００１１】
また、ＲＩＥにより除去する層間絶縁膜３０９の厚さ（ｈ）は、たとえば図３０に示すように、２層ゲートの高さ＋２層ゲート上の余裕分（ｄ）となるため、余計にアスペクト比（ｈ／ａ）が大きくなる。
【００１２】
このように、従来は、コンタクトの微細化が進むにつれ、ＳｉＮ膜３０８に対する選択比を高く保ったまま、コンタクトホール３１１を十分に開孔するのが困難となり、コンタクトの未開孔やゲート−コンタクト間ショートなどの不良が発生しやすくなるという不具合があった。
【００１３】
【発明が解決しようとする課題】
上記したように、従来においては、半導体メモリの大容量化のためにコンタクトを微細化することによりメモリセルを微細化できるものの、微細化が進むにつれて、コンタクトの未開孔やゲート−コンタクト間ショートなどの不良が発生しやすくなるという問題があった。
【００１４】
そこで、この発明は、微細化にともなうコンタクトの未開孔やゲート−コンタクト間ショートなどの不良の発生を防止でき、高信頼性を確保することが容易に可能な不揮発性半導体メモリ装置の製造方法を提供することを目的としている。
【００１５】
【課題を解決するための手段】
本願発明の一態様によれば、第一導電型を有する半導体基板上に、所定の間隔をもって、少なくとも二つのゲート電極を略平行に形成する第１の工程と、第二導電型の不純物を拡散し、前記ゲート電極の相互間に対応する、前記半導体基板の表面領域に第一の半導体領域を、また、前記ゲート電極を間にして、前記第一の半導体領域とは反対側に位置する、前記半導体基板の表面領域にそれぞれ第二の半導体領域を形成する第２の工程と、全面に第一の絶縁膜を形成する第３の工程と、前記第一の絶縁膜とはエッチング速度が異なる第二の絶縁膜を、さらに堆積させる第４の工程と、前記第一の絶縁膜をストッパに、前記第二の絶縁膜の表面を平坦化する第５の工程と、前記第二の絶縁膜上に所定の形状のレジストパターンを配置して、前記第一，第二の半導体領域上に対応する、前記第二の絶縁膜を選択的に除去する第６の工程と、異方性エッチングにより、前記ゲート電極上の前記第一の絶縁膜を除去するとともに、前記第一，第二の半導体領域上の前記第一の絶縁膜を除去し、前記第一，第二の半導体領域の表面を露出させるとともに、前記ゲート電極の側壁にサイドウォールを形成する第７の工程と、全面に導電性材料を堆積させる第８の工程と、前記導電性材料の表面を実質的に前記ゲート電極の上面の高さで平坦化し、前記第一，第二の半導体領域にそれぞれつながるコンタクト部を形成する第９の工程とからなることを特徴とする不揮発性半導体メモリ装置の製造方法が提供される。
【００１９】
この発明によれば、コンタクトホールを開孔する際のＰＥＰのマージンを増大できるとともに、アスペクト比を小さくできるようになる。これにより、第一の絶縁膜に対する第二の絶縁膜の選択比を高く保ったままで、コンタクトホールを十分に開孔することが可能となるものである。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２１】
図１は、この発明の実施の第一の形態にかかる、２層ゲート構造（スタック構造）を有するＮＯＲ型フラッシュＥＥＰＲＯＭの回路構成を概略的に示すものである。
【００２２】
すなわち、このフラッシュＥＥＰＲＯＭは、メモリセル群（メモリセルトランジスタ領域）１００とその周辺部分２００とからなっている。
【００２３】
メモリセル群１００は、たとえば、列方向および行方向に複数のセルトランジスタ１０１がマトリックス状に配列されてなる構成とされている。各セルトランジスタ１０１は、それぞれのＮ型（第二導電型）ソース拡散層１２０ａが、列方向において共有されるように、コンタクト部１２１を介して、行方向に沿って配設されたソース線１３１と接続されている。ソース線１３１は、たとえば、６４個のセルトランジスタ１０１ごとに接続されて、ソース線１３１の数の減少化が図られている。
【００２４】
また、列方向の複数のセルトランジスタ１０１は、各制御ゲート電極１１６が相互に接続されてワード線１３２となっている。複数のワード線１３２は、それぞれ、周辺部分２００内のロウデコーダ２０１に接続されている。
【００２５】
行方向の複数のセルトランジスタ１０１は、各Ｎ型ドレイン拡散層１２０ｂが、それぞれにコンタクト部１２２を介して、各ビット線１３３に接続されている。各ビット線１３３は、周辺部分２００内において、周辺トランジスタ２０２を個々に介して、カラムデコーダ２０３に接続されている。
【００２６】
周辺部分２００は、複数のワード線１３２が接続されるロウデコーダ２０１、各ビット線１３３が周辺トランジスタ２０２を個々に介して接続されるカラムデコーダ２０３、および、周辺トランジスタ２０２にセンスアンプ（Ｓ／Ａ）２０４を介して接続された電圧端子Ｖｒｅｆなどにより構成されている。
【００２７】
さて、このような構成のＮＯＲ型フラッシュＥＥＰＲＯＭにおいて、たとえば、データを読み出す際には、制御ゲート電極１１６の相互を接続してなるワード線１３２に５Ｖまたは０Ｖの電圧を、ソース線１３１に０Ｖの電圧を、さらに、ビット線１３３に周辺トランジスタ２０２およびセンスアンプ２０４を介して電圧端子Ｖｒｅｆから１Ｖの電圧を印加することで行われる。
【００２８】
たとえば、データを書き込む際には、ワード線１３２に１０Ｖまたは０Ｖの電圧を、ソース線１３１に０Ｖの電圧を、さらに、ビット線１３３に１０Ｖの電圧を印加することで行われる。
【００２９】
たとえば、データを消去する際には、ワード線１３２に−５Ｖの電圧を、ソース線１３１に５Ｖの電圧を印加することで、電気的な一括消去が行われる。
【００３０】
図２は、上記したＮＯＲ型フラッシュＥＥＰＲＯＭにおける、メモリセル群１００の構成の要部を概略的に示すものである。ここでは、上述した図１の破線IIａの範囲に対応する部分を示している。また、その正面（断面）が一点鎖線IIｂに沿う断面に対応している。
【００３１】
すなわち、メモリセル群１００においては、たとえば、Ｐ型（第一導電型）半導体基板１１１の主表面部に、その行方向に沿って、それぞれ素子分離用のフィールド酸化膜１１２が形成されている。
【００３２】
また、Ｐ型半導体基板１１１上には、ゲート絶縁膜１１３をそれぞれ介して、その列方向に沿って、ほぼ等間隔に、浮遊ゲート電極１１４、ゲート間絶縁膜としてのＯＮＯ膜（窒化膜／酸化膜／窒化膜）１１５、ワード線１３２となる制御ゲート電極１１６、および、キャップ材となるＳｉＮ膜１１７を順に積層してなる、複数の２層ゲート（ゲート電極）１１８が平行に形成されている。そして、この２層ゲート１１８の側面には、それぞれ、サイドウォールとなるライナー用のＳｉＮ膜（第一の絶縁膜）１１９が形成されている。
【００３３】
さらに、２層ゲート１１８の相互間に対応する、上記Ｐ型半導体基板１１１の表面領域にはドレイン領域となるＮ型ドレイン拡散層（第二導電型の第一の半導体領域）１２０ｂが、また、２層ゲート１１８を間にして、上記ドレイン拡散層１２０ｂの反対側に位置する上記Ｐ型半導体基板１１１の表面領域には、それぞれ、ソース領域となるＮ型ソース拡散層（第二導電型の第二の半導体領域）１２０ａが形成されている。
【００３４】
このようにして、ソース拡散層１２０ａおよびドレイン拡散層１２０ｂを隣接するセルが互いに共有するようにして、複数のセルトランジスタ１０１がマトリックス状に配列されてなる構成とされている。
【００３５】
複数のセルトランジスタ１０１のうち、その列方向の各セルトランジスタ１０１は、それぞれのソース拡散層１２０ａを共有するように、コンタクト部１２１を介して、行方向に沿って配設されたソース線１３１と接続されている。
【００３６】
なお、上記ソース線１３１は、たとえばダマシン法によって、層間絶縁膜１４０に対して、このソース線１３１と一体的に形成されるソース線コンタクト１４１を介して、上記コンタクト部１２１と接続されるようになっている。
【００３７】
また、行方向の各セルトランジスタ１０１は、ドレイン拡散層１２０ｂのそれぞれが、コンタクト部１２２を個々に介して、各ビット線１３３に接続されている。
【００３８】
なお、上記ビット線１３３は、たとえばダマシン法によって、層間絶縁膜１４０に対して、このビット線１３３と一体的に形成されるビット線コンタクト１４２を介して、上記コンタクト部１２２と接続されるようになっている。
【００３９】
そして、全面がパッシベーション膜（図示していない）により被覆されて、ＮＯＲ型フラッシュＥＥＰＲＯＭのメモリセル群１００は構成されている。
【００４０】
次に、図３〜図１３を参照して、上記した構成のＮＯＲ型フラッシュＥＥＰＲＯＭにおける、メモリセル群１００の製造方法について説明する。
【００４１】
まず、Ｐ型半導体基板１１１の主表面部に素子分離用のフィールド酸化膜１１２を形成する。その後、たとえば図３に示すように、ゲート絶縁膜１１３を介して、浮遊ゲート電極１１４、ＯＮＯ膜１１５、制御ゲート電極１１６、キャップ用ＳｉＮ膜１１７を有する、セルトランジスタ１０１の２層ゲート１１８を形成する。
【００４２】
また、Ｎ型不純物のイオン注入によって、フィールド酸化膜１１２の形成位置を除く、Ｐ型半導体基板１１１の表面領域に、それぞれ、セルトランジスタ１０１のソース拡散層１２０ａおよびドレイン拡散層１２０ｂを形成する。そして、全面に絶縁膜を堆積してライナー用ＳｉＮ膜１１９を形成した後、さらに、全面に層間絶縁膜（第二の絶縁膜）１３０を堆積させる。
【００４３】
続いて、たとえば図４に示すように、ＣＭＰなどの加工技術を用いて層間絶縁膜１３０の表面を平坦化する。その際、２層ゲート１１８上のライナー用ＳｉＮ膜１１９をストッパとして、層間絶縁膜１３０の平坦化を行う。
【００４４】
続いて、たとえば図５に示すように、ＰＥＰ技術によって島状のレジストパターン１５０を形成し、それをマスクに用いて、上記層間絶縁膜１３０をＲＩＥ法により自己整合的にエッチングすることによって、行方向における複数のセルトランジスタ１０１の各ドレイン拡散層１２０ｂのそれぞれに通じるコンタクトホール１３０ｂを部分的に開孔する。また、同時に、列方向における複数のセルトランジスタ１０１の各ソース拡散層１２０ａに共通に通じる、スリット状のコンタクトホール１３０ａを部分的に開孔する。
【００４５】
図６は、上記したＮＯＲ型フラッシュＥＥＰＲＯＭ（メモリセル群１００）の製造において、コンタクトのＰＥＰを行う際に用いられるレジストパターン１５０の配置例を示すものである。
【００４６】
この場合、たとえば、列方向における複数のセルトランジスタ１０１の、各ドレイン拡散層１２０ｂの相互を絶縁するための、フィールド酸化膜１１２上の層間絶縁膜１３０だけを残すように、複数のレジストパターン１５０を島状に配置する。
【００４７】
これにより、行方向における複数のセルトランジスタ１０１の各ドレイン拡散層１２０ｂの上部をそれぞれに開孔するように自己整合的に層間絶縁膜１３０のエッチングが行われるとともに、列方向における複数のセルトランジスタ１０１の、各ソース拡散層１２０ａの相互を絶縁するための、フィールド酸化膜１１２上の層間絶縁膜１３０を含んで、各ソース拡散層１２０ａの上部を共通に開孔するように自己整合的に層間絶縁膜１３０のエッチングが行われることになる。
【００４８】
このため、単にコンタクト部のみを自己整合的に開孔する場合の、従来の開孔型のパターン（図２９参照）に比べ、ＰＥＰのマージンを大幅に増大できるようになる。
【００４９】
しかも、２層ゲート１１８上のライナー用ＳｉＮ膜１１９をストッパとして、あらかじめ層間絶縁膜１３０の表面の平坦化を行うようにしているため、除去すべき層間絶縁膜１３０の厚さをほぼ２層ゲート１１８の高さとすることができ、その分、アスペクト比を小さくできる。
【００５０】
したがって、半導体メモリの大容量化のためにコンタクトを微細化することによってメモリセルを微細化する場合にも、ライナー用ＳｉＮ膜１１９に対する層間絶縁膜１３０の選択比を高く保ったままで、コンタクトホール１３０ａ，１３０ｂを十分に開孔することが可能となる結果、コンタクトの未開孔やゲート−コンタクト間ショートなどの不良が発生するのを防止でき、高信頼性を容易に確保できるようになるものである。
【００５１】
上記のようにして、コンタクトのＰＥＰが終了すると、続いて、たとえば図７に示すように、コンタクトホール１３０ａ，１３０ｂの開孔に用いた上記レジストパターン１５０を除去する。
【００５２】
続いて、たとえば図８に示すように、コンタクトホール１３０ａ，１３０ｂの底面および２層ゲート１１８上にそれぞれ露出するライナー用ＳｉＮ膜１１９を、ＲＩＥ法などの異方性エッチング技術によりエッチングすることによって除去し、各セルトランジスタ１０１の２層ゲート１１８の側面にそれぞれライナー用ＳｉＮ膜１１９からなるサイドウォールを形成する。
【００５３】
これにより、残存する層間絶縁膜１３０の表面の一部が除去されるとともに、行方向における複数のセルトランジスタ１０１の各ドレイン拡散層１２０ｂのそれぞれに通じるコンタクトホール１３０ｂが完全に開孔されると同時に、列方向における複数のセルトランジスタ１０１の各ソース拡散層１２０ａに共通に通じる、スリット状のコンタクトホール１３０ａが完全に開孔される。
【００５４】
続いて、たとえば図９に示すように、全面にタングステン膜（導電性材料）１５１をＣＶＤ法などを用いて堆積させ、コンタクトホール１３０ａ，１３０ｂ内を完全に埋め込む。
【００５５】
続いて、たとえば図１０に示すように、２層ゲート１１８の上面のキャップ用ＳｉＮ膜１１７をストッパに、上記層間絶縁膜１３０が露出するまで、上記タングステン膜１５１をＣＭＰなどの加工技術を用いてエッチングし、その表面を平坦化する。
【００５６】
こうして、コンタクトホール１３０ａ内にタングステン膜１５１を埋め込むことで、上記列方向における複数のセルトランジスタ１０１の各ソース拡散層１２０ａに共通につながるコンタクト部１２１を形成する。また、同時に、コンタクトホール１３０ｂ内にタングステン膜１５１を埋め込むことで、行方向における複数のセルトランジスタ１０１の各ドレイン拡散層１２０ｂにそれぞれつながるコンタクト部１２２を形成する。
【００５７】
続いて、たとえば図１１に示すように、全面に層間絶縁膜１４０を堆積させた後、その上に、上記コンタクト部１２１に通じるコンタクトホールを形成するための開孔１５２ａと、上記コンタクト部１２２に通じるコンタクトホールを形成するための開孔１５２ｂとが、それぞれ形成されたレジストパターン１５２をＰＥＰ法により形成する。
【００５８】
そして、そのレジストパターン１５２をマスクに用いて、上記層間絶縁膜１４０をＲＩＥ法によりエッチングすることによって、上記ソース線コンタクト１４１および上記ビット線コンタクト１４２を形成するための、上記コンタクト部１２１の一部に通じるコンタクトホール１４０ａと、上記コンタクト部１２２に通じるコンタクトホール１４０ｂとを、それぞれ開孔する。
【００５９】
続いて、たとえば図１２に示すように、上記レジストパターン１５２を除去した後、さらに、上記ソース線１３１および上記ビット線１３３を形成するためのレジストパターン１５３を形成する。
【００６０】
そして、そのレジストパターン１５３をマスクに用いて、上記層間絶縁膜１４０の一部をＲＩＥ法によりエッチングすることによって、上記コンタクトホール１４０ａにつながる第１配線層用の溝（図示破線部分）１３１ａと、上記コンタクトホール１４０ｂにつながる第１配線層用の溝（図示破線部分）１３３ａとを、それぞれ形成する。
【００６１】
続いて、たとえば図１３に示すように、上記レジストパターン１５３を除去した後、全面にタングステン膜１５４をＣＶＤ法などを用いて堆積させ、コンタクトホール１４０ａ，１４０ｂおよび第１配線層用溝１３１ａ，１３３ａの内部を全て埋め込む。
【００６２】
そして、上記層間絶縁膜１４０が露出するまで、ＣＭＰなどの加工技術によってタングステン膜１５４の表面をエッチングして平坦化することで、図２に示した構造のＮＯＲ型フラッシュＥＥＰＲＯＭのメモリセル群１００が形成される。
【００６３】
すなわち、上記コンタクトホール１４０ａおよび上記第１配線層用溝１３１ａ内にのみタングステン膜１５４をそれぞれ残存させることにより、ダマシン構造による、上記ソース線１３１と、このソース線１３１を上記コンタクト部１２１と接続するためのソース線コンタクト１４１とを一体的に形成する。
【００６４】
同様に、上記コンタクトホール１４０ｂおよび上記第１配線層用溝１３３ａ内にのみタングステン膜１５４をそれぞれ残存させることにより、ダマシン構造による、上記ビット線１３３と、このビット線１３３を上記コンタクト部１２２と接続するためのビット線コンタクト１４２とを一体的に形成する。
【００６５】
この後、パッシベーション工程を経て、上記した構造のメモリセル群１００を有するＮＯＲ型フラッシュＥＥＰＲＯＭは完成される。
【００６６】
上記したように、ＮＯＲ型フラッシュＥＥＰＲＯＭのメモリセル群を製造する場合において、コンタクトホールを開孔する際のＰＥＰのマージンを増大できるようになるとともに、アスペクト比を小さくできるようにしている。
【００６７】
すなわち、レジストパターンを島状に形成し、行方向における複数のセルトランジスタの、各ドレイン拡散層のそれぞれに通じるコンタクトホール、および、列方向における複数のセルトランジスタの各ソース拡散層にそれぞれ通じる、スリット状のコンタクトホールを開孔するようにしている。これにより、コンタクト部のみを自己整合的に開孔する、従来の開孔型のパターンを用いる場合に比べ、ＰＥＰのマージンを大幅に増大できるようになる。
【００６８】
しかも、２層ゲート上のライナー用ＳｉＮ膜をストッパとして平坦化処理を行い、層間絶縁膜の表面を２層ゲートとほぼ同じ高さとした後に、コンタクトのＰＥＰを実施するようにしている。このため、２層ゲート上の余裕分（図３０参照）がなくなる分だけ、アスペクト比を小さくできる。
【００６９】
したがって、ライナー用ＳｉＮ膜に対する層間絶縁膜の選択比を高く保ったままで、コンタクトホールを十分に開孔することが可能となる結果、コンタクトの未開孔やゲート−コンタクト間ショートなどの不良が発生するのを確実に防止できるようになるものである。
【００７０】
なお、本発明の実施の第一の形態においては、コンタクトのＰＥＰを行う際に島状のレジストパターンを用いるようにした場合について説明したが、これに限らず、たとえばストライプ状のレジストパターンを用いることも可能である。
【００７１】
図１４〜図２２は、この発明の実施の第二の形態にかかる不揮発性半導体メモリとして、コンタクトのＰＥＰを行う際にストライプ状のレジストパターンを用いて、ＮＯＲ型フラッシュＥＥＰＲＯＭのメモリセル群を製造するようにした場合の例を示すものである。
【００７２】
まず、たとえば図１４に示すように、Ｐ型半導体基板１１１の主表面部に素子分離用のフィールド酸化膜１１２を形成する。その後、ゲート絶縁膜１１３を介して、浮遊ゲート電極１１４、ＯＮＯ膜１１５、制御ゲート電極１１６、キャップ用ＳｉＮ膜１１７を有する、セルトランジスタ１０１の２層ゲート１１８を形成する。
【００７３】
また、Ｎ型ソース拡散層１２０ａを形成する側の上記フィールド酸化膜１１２を選択的に除去し、Ｐ型半導体基板１１１の表面を露出させた後、Ｎ型不純物のイオン注入によって、セルトランジスタ１０１のソース拡散層１２０ａおよびドレイン拡散層１２０ｂを形成する。この場合、ソース拡散層１２０ａは、列方向における複数のセルトランジスタ１０１で互いに共有されるように、一体的に形成される。
【００７４】
続いて、たとえば図１５に示すように、全面に絶縁膜を堆積してライナー用ＳｉＮ膜１１９を形成した後、さらに、全面に層間絶縁膜（第二の絶縁膜）１３０を堆積させる。そして、ＣＭＰなどの加工技術を用いて層間絶縁膜１３０の表面を平坦化する。その際、２層ゲート１１８上のライナー用ＳｉＮ膜１１９をストッパとして、層間絶縁膜１３０の平坦化を行う。
【００７５】
続いて、たとえば図１６に示すように、ＰＥＰ技術によってストライプ状のレジストパターン１６０を形成し、それをマスクに用いて、上記層間絶縁膜１３０をＲＩＥ法によりエッチングする。
【００７６】
これにより、行方向における複数のセルトランジスタ１０１の、各ドレイン拡散層１２０ｂのそれぞれに通じるコンタクトホール１３０ｂが部分的に開孔される。また、同時に、列方向における複数のセルトランジスタ１０１が互いに共有する、ソース拡散層１２０ａにそれぞれ通じるコンタクトホール１３０ａが部分的に開孔される。
【００７７】
コンタクトのＰＥＰが終了すると、続いて、たとえば図１７に示すように、コンタクトホール１３０ａ，１３０ｂの開孔に用いた上記レジストパターン１６０を除去した後、コンタクトホール１３０ａ，１３０ｂの底面および２層ゲート１１８上にそれぞれ露出するライナー用ＳｉＮ膜１１９を、ＲＩＥ法などの異方性エッチング技術によりエッチングすることによって除去し、各セルトランジスタ１０１の２層ゲート１１８の側面にそれぞれライナー用ＳｉＮ膜１１９からなるサイドウォールを形成する。
【００７８】
これにより、残存する層間絶縁膜１３０の表面の一部が除去されるとともに、行方向における複数のセルトランジスタ１０１の各ドレイン拡散層１２０ｂのそれぞれに通じるコンタクトホール１３０ｂが完全に開孔されると同時に、列方向における複数のセルトランジスタ１０１のソース拡散層１２０ａにそれぞれ通じるコンタクトホール１３０ａが完全に開孔される。
【００７９】
また、全面にタングステン膜（導電性材料）１５１をＣＶＤ法などを用いて堆積させ、コンタクトホール１３０ａ，１３０ｂ内を完全に埋め込む。
【００８０】
さらに、２層ゲート１１８の上面のキャップ用ＳｉＮ膜１１７をストッパに、上記層間絶縁膜１３０が露出するまで、上記タングステン膜１５１をＣＭＰなどの加工技術を用いてエッチングし、その表面を平坦化する。
【００８１】
こうして、コンタクトホール１３０ａ内にタングステン膜１５１を埋め込むことで、列方向における複数のセルトランジスタ１０１のソース拡散層１２０ａにそれぞれつながるコンタクト部１２１を形成する。また、同時に、コンタクトホール１３０ｂ内にタングステン膜１５１を埋め込むことで、行方向における複数のセルトランジスタ１０１の各ドレイン拡散層１２０ｂにそれぞれつながるコンタクト部１２２を形成する。
【００８２】
この場合、たとえば図１８に示すように、上記コンタクト部１２１および上記コンタクト部１２２は、列方向および行方向の複数のセルトランジスタ１０１に対して、それぞれマトリックス状に配設される。
【００８３】
続いて、たとえば図１９に示すように、全面に層間絶縁膜１４０を堆積させた後、その上に、上記コンタクト部１２１に通じるコンタクトホールを形成するための開孔１５２ａと、上記コンタクト部１２２に通じるコンタクトホールを形成するための開孔１５２ｂとが、それぞれ形成されたレジストパターン１５２をＰＥＰ法により形成する。
【００８４】
そして、そのレジストパターン１５２をマスクに用いて、上記層間絶縁膜１４０をＲＩＥ法によりエッチングすることによって、上記ソース線コンタクト１４１および上記ビット線コンタクト１４２を形成するための、上記コンタクト部１２１の１つに通じるコンタクトホール１４０ａと、上記コンタクト部１２２に通じるコンタクトホール１４０ｂとを、それぞれ開孔する。
【００８５】
続いて、たとえば図２０に示すように、上記レジストパターン１５２を除去した後、さらに、上記ソース線１３１および上記ビット線１３３を形成するためのレジストパターン１５３を形成する。
【００８６】
そして、そのレジストパターン１５３をマスクに用いて、上記層間絶縁膜１４０の一部をＲＩＥ法によりエッチングすることによって、上記コンタクトホール１４０ａにつながる第１配線層用の溝１３１ａと、上記コンタクトホール１４０ｂにつながる第１配線層用の溝１３３ａとを、それぞれ形成する。
【００８７】
続いて、たとえば図２１に示すように、上記レジストパターン１５３を除去した後、全面にタングステン膜１５４をＣＶＤ法などを用いて堆積させ、コンタクトホール１４０ａ，１４０ｂおよび第１配線層用溝１３１ａ，１３３ａの内部を全て埋め込む。
【００８８】
そして、上記層間絶縁膜１４０が露出するまで、ＣＭＰなどの加工技術によってタングステン膜１５４の表面をエッチングして平坦化することで、たとえば図２２に示すように、上記ソース線１３１と、このソース線１３１を上記コンタクト部１２１と接続するためのソース線コンタクト１４１とをダマシン構造により一体的に形成するとともに、上記ビット線１３３と、このビット線１３３を上記コンタクト部１２２と接続するためのビット線コンタクト１４２とをダマシン構造により一体的に形成してなる構造の、メモリセル群１００´が形成される。
【００８９】
この後、パッシベーション工程を経て、上記した構造のメモリセル群１００´を有するＮＯＲ型フラッシュＥＥＰＲＯＭは完成される。
【００９０】
この第二の形態にかかるＮＯＲ型フラッシュＥＥＰＲＯＭの場合も、上記した第一の形態の場合とほぼ同様に、コンタクトのＰＥＰを行う際にストライプ状のレジストパターンを用いることによって、コンタクト部のみを自己整合的に開孔する、従来の開孔型のパターン（図２９参照）を用いる場合に比べ、ＰＥＰのマージンを大幅に増大できるようになる。
【００９１】
また、同様に、アスペクト比も小さくできるため、ライナー用ＳｉＮ膜１１９に対する層間絶縁膜１３０の選択比を高く保ったままで、コンタクトホール１３０ａ，１３０ｂを十分に開孔することが可能となり、コンタクトの未開孔やゲート−コンタクト間ショートなどの不良が発生するのを防止でき、高信頼性を容易に確保できるようになる。
【００９２】
また、上述した第一，第二の形態においては、いずれも、ＮＯＲ型フラッシュＥＥＰＲＯＭに適用した場合を例に説明したが、たとえば、ＮＡＮＤ型フラッシュＥＥＰＲＯＭにも同様に適用できる。
【００９３】
図２３〜図２８は、この発明の実施の第三の形態にかかる不揮発性半導体メモリとして、コンタクトのＰＥＰを行う際にストライプ状のレジストパターンを用いて、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセル群を製造するようにした場合の例を示すものである。
【００９４】
まず、たとえば図２３に示すように、Ｐ型半導体基板１１１の主表面部に素子分離用のフィールド酸化膜１１２を形成する。その後、ゲート絶縁膜１１３をそれぞれ介して、ゲート電極１１６´、キャップ用ＳｉＮ膜１１７を有する、セレクト用トランジスタ１０２のセレクトゲート（端部のゲート電極）１０２ａ、および、浮遊ゲート電極１１４、ＯＮＯ膜１１５、制御ゲート電極１１６、キャップ用ＳｉＮ膜１１７を有する、セルトランジスタ１０１の２層ゲート１１８を形成する。
【００９５】
また、Ｎ型不純物のイオン注入によって、上記フィールド酸化膜１１２の形成領域を除く、上記Ｐ型半導体基板１１１の表面領域に、それぞれ、ソース領域およびドレイン領域となる拡散層１２０を形成する。
【００９６】
次いで、全面に絶縁膜を堆積してライナー用ＳｉＮ膜１１９を形成した後、さらに、全面に層間絶縁膜（第二の絶縁膜）１３０を堆積させる。そして、ＣＭＰなどの加工技術を用いて層間絶縁膜１３０の表面を平坦化する。その際、２層ゲート１１８上のライナー用ＳｉＮ膜１１９をストッパとして、層間絶縁膜１３０の平坦化を行う。
【００９７】
続いて、たとえば図２４に示すように、ＰＥＰ技術によってストライプ状のレジストパターン１６０を形成し、それをマスクに用いて、上記層間絶縁膜１３０をＲＩＥ法によりエッチングする。
【００９８】
これにより、行方向における複数のセルトランジスタ１０１およびセレクト用トランジスタ１０２の、各拡散層１２０のそれぞれに通じるコンタクトホール１３０´が部分的に開孔される。
【００９９】
コンタクトのＰＥＰが終了すると、続いて、たとえば図２５に示すように、コンタクトホール１３０´の開孔に用いた上記レジストパターン１６０を除去した後、コンタクトホール１３０´の底面および各ゲート１０２ａ，１１８上にそれぞれ露出するライナー用ＳｉＮ膜１１９を、ＲＩＥ法などの異方性エッチング技術によりエッチングすることによって除去し、各ゲート１０２ａ，１１８の側面にそれぞれライナー用ＳｉＮ膜１１９からなるサイドウォールを形成する。
【０１００】
これにより、残存する層間絶縁膜１３０の表面の一部が除去されるとともに、各拡散層１２０のそれぞれに通じるコンタクトホール１３０´が完全に開孔される。
【０１０１】
また、全面にタングステン膜（導電性材料）をＣＶＤ法などを用いて堆積させた後、２層ゲート１１８の上面のキャップ用ＳｉＮ膜１１７をストッパに、上記層間絶縁膜１３０が露出するまで、上記タングステン膜をＣＭＰなどの加工技術を用いてエッチングし、その表面を平坦化する。
【０１０２】
こうして、コンタクトホール１３０´内にタングステン膜を埋め込むことで、上記各セルトランジスタ１０１の拡散層１２０にそれぞれつながるコンタクト部１２３と、上記セレクト用トランジスタ１０２の一端側の拡散層１２０にそれぞれつながるコンタクト部１２３´とを形成する。
【０１０３】
この場合、上記各コンタクト部１２３，１２３´は、列方向および行方向の複数のトランジスタ１０１，１０２に対して、それぞれマトリックス状に配設される。
【０１０４】
続いて、たとえば図２６に示すように、全面に層間絶縁膜１４０を堆積させた後、その上に、上記コンタクト部１２３´に通じるコンタクトホールを形成するための、開孔１５２´が形成されたレジストパターン１５２をＰＥＰ法により形成する。
【０１０５】
そして、そのレジストパターン１５２をマスクに用いて、上記層間絶縁膜１４０をＲＩＥ法によりエッチングすることによって、ビット線コンタクト１４２を形成するための、上記コンタクト部１２３´に通じるコンタクトホール１４０´を開孔する。
【０１０６】
続いて、たとえば図２７に示すように、上記レジストパターン１５２を除去した後、さらに、ビット線１３３を形成するためのレジストパターン１５３を形成する。
【０１０７】
そして、そのレジストパターン１５３をマスクに用いて、上記層間絶縁膜１４０の一部をＲＩＥ法によりエッチングすることによって、上記コンタクトホール１４０´につながる第１配線層用の溝（図示破線部分）１３３´を形成する。
【０１０８】
さらに、上記レジストパターン１５３を除去した後、全面にタングステン膜をＣＶＤ法などを用いて堆積させ、コンタクトホール１４０´および第１配線層用溝１３３´の内部を全て埋め込む。
【０１０９】
そして、上記層間絶縁膜１４０が露出するまで、ＣＭＰなどの加工技術によってタングステン膜の表面をエッチングして平坦化することで、たとえば図２８に示すように、上記ビット線１３３と、このビット線１３３を上記コンタクト部１２３´と接続するためのビット線コンタクト１４２とをダマシン構造により一体的に形成してなる構造の、メモリセル群１００''が形成される。
【０１１０】
この後、パッシベーション工程を経て、上記した構造のメモリセル群１００''を有するＮＡＮＤ型フラッシュＥＥＰＲＯＭは完成される。
【０１１１】
この第三の形態にかかるＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合も、上記した第二の形態の場合とほぼ同様に、コンタクトのＰＥＰを行う際にストライプ状のレジストパターンを用いることによって、コンタクト部のみを自己整合的に開孔する、従来の開孔型のパターン（図２９参照）を用いる場合に比べ、ＰＥＰのマージンを大幅に増大できるようになる。
【０１１２】
また、同様に、アスペクト比も小さくできるため、ライナー用ＳｉＮ膜１１９に対する層間絶縁膜１３０の選択比を高く保ったままで、コンタクトホール１３０´を十分に開孔することが可能となり、コンタクトの未開孔やゲート−コンタクト間ショートなどの不良が発生するのを防止でき、高信頼性を容易に確保できるようになる。
【０１１３】
さらに、上述した第一，第二，第三の形態においては、いずれも、Ｐ型半導体基板を用いて構成するようにした場合について説明したが、たとえばＮ型半導体基板を用いて構成することも可能であり、その場合には、Ｎ型半導体基板の表面領域にＰ型不純物からなる拡散層を形成するようにすれば良い。
【０１１４】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【０１１５】
【発明の効果】
以上、詳述したようにこの発明によれば、微細化にともなうコンタクトの未開孔やゲート−コンタクト間ショートなどの不良の発生を防止でき、高信頼性を確保することが容易に可能な不揮発性半導体メモリ装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の実施の第一の形態にかかる、ＮＯＲ型フラッシュＥＥＰＲＯＭを概略的に示す回路構成図。
【図２】同じく、ＮＯＲ型フラッシュＥＥＰＲＯＭにおけるメモリセル群の構成の要部を概略的に示す斜視図。
【図３】同じく、ＮＯＲ型フラッシュＥＥＰＲＯＭにおけるメモリセル群の製造方法を説明するために示す要部の断面図。
【図４】同じく、メモリセル群の製造方法を説明するために示す要部の断面図。
【図５】同じく、メモリセル群の製造方法を説明するために示す要部の断面図。
【図６】同じく、メモリセル群の製造にかかる、レジストパターンの一例を示す要部の構成図。
【図７】同じく、メモリセル群の製造方法を説明するために示す要部の構成図。
【図８】同じく、メモリセル群の製造方法を説明するために示す要部の断面図。
【図９】同じく、メモリセル群の製造方法を説明するために示す要部の断面図。
【図１０】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図１１】同じく、メモリセル群の製造方法を説明するために示す要部の構成図。
【図１２】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図１３】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図１４】この発明の実施の第二の形態にかかる、ＮＯＲ型フラッシュＥＥＰＲＯＭにおけるメモリセル群の製造方法を説明するために示す要部の斜視図。
【図１５】同じく、メモリセル群の製造方法を説明するために示す要部の断面図。
【図１６】同じく、メモリセル群の製造方法を説明するために示す要部の構成図。
【図１７】同じく、メモリセル群の製造方法を説明するために示す要部の断面図。
【図１８】同じく、メモリセル群の製造方法を説明するために示す要部の構成図。
【図１９】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図２０】同じく、メモリセル群の製造方法を説明するために示す要部の構成図。
【図２１】同じく、メモリセル群の製造方法を説明するために示す要部の断面図。
【図２２】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図２３】この発明の実施の第三の形態にかかる、ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおけるメモリセル群の製造方法を説明するために示す要部の斜視図。
【図２４】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図２５】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図２６】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図２７】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図２８】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図２９】従来技術とその問題点を説明するために、不揮発性半導体メモリの製造工程の要部（コンタクトのＰＥＰ）を示す概略図。
【図３０】同じく、従来の不揮発性半導体メモリの製造方法を説明するために示す要部の概略断面図。
【符号の説明】
１００，１００´，１００''…メモリセル群
１０１…セルトランジスタ
１０２…セレクト用トランジスタ
１０２ａ…セレクトゲート
１１１…Ｐ型半導体基板
１１２…フィールド酸化膜
１１３…ゲート絶縁膜
１１４…浮遊ゲート電極
１１５…ＯＮＯ膜
１１６…制御ゲート電極
１１６´…ゲート電極
１１７…キャップ用のＳｉＮ膜
１１８…２層ゲート
１１９…ライナー用のＳｉＮ膜
１２０…拡散層
１２０ａ…Ｎ型ソース拡散層
１２０ｂ…Ｎ型ドレイン拡散層
１２１…コンタクト部（ソース拡散層−ソース線コンタクト間）
１２２…コンタクト部（ドレイン拡散層−ビット線コンタクト間）
１２３…コンタクト部
１２３´…コンタクト部（拡散層−ビット線コンタクト間）
１３０…層間絶縁膜（第二の絶縁膜）
１３０ａ，１３０ｂ，１３０´…コンタクトホール
１３１…ソース線
１３１ａ…第１配線層用の溝（ソース線用）
１３２…ワード線
１３３…ビット線
１３３ａ，１３３´…第１配線層用の溝（ビット線用）
１４０…層間絶縁膜
１４０ａ，１４０ｂ，１４０´…コンタクトホール
１４１…ソース線コンタクト
１４２…ビット線コンタクト
１５０…レジストパターン（島状）
１５１…タングステン膜
１５２…レジストパターン
１５２ａ，１５２ｂ，１５２´…開孔
１５３…レジストパターン
１５４…タングステン膜
１６０…レジストパターン（ストライプ状）
２００…周辺部分
２０１…ロウデコーダ
２０２…周辺トランジスタ
２０３…カラムデコーダ
２０４…センスアンプ（Ｓ／Ａ）
Ｖｒｅｆ…電圧端子
【発明の属する技術分野】
この発明は、不揮発性半導体メモリ装置の製造方法に関するもので、特に、データの電気的一括消去および書き込みが可能なフラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）に関するものである。
【０００２】
【従来の技術】
近年、半導体メモリの大容量化（高集積化）、高速化の要求は、ますます強くなっている。また、それにともない、素子の微細化が求められている。このような要求は、スタック構造である、２層ゲートを用いるＥＰＲＯＭ（Erasable PROM ）やＥＥＰＲＯＭといった不揮発性半導体メモリについても同様である。
【０００３】
半導体メモリの大容量化にはメモリセルの微細化が必須であり、それを実現するための方法の一つとして、従来より、ＳＡＣ（Self Align Contact）技術によりコンタクト（ホールの径）を微細化する方法が知られている。
【０００４】
図２９は、上記のＳＡＣ技術を用いてコンタクトホールの微細化を図るようにした、従来の不揮発性半導体メモリの製造工程（コンタクトのＰＥＰ（Photo Engraving Process ））を示すものである。
【０００５】
メモリセルトランジスタ領域においては、たとえば、Ｐ型半導体基板３０１上に素子分離用のフィールド酸化膜（図示していない）を形成した後、さらに、ゲート絶縁膜３０２を介して、浮遊ゲート電極３０３、ゲート間絶縁膜としてのＯＮＯ膜（窒化膜／酸化膜／窒化膜）３０４、制御ゲート電極３０５、および、キャップ材となるＳｉＮ膜３０６を順に積層してなる２層ゲートを形成する。
【０００６】
次いで、イオン注入を行って、ソース領域となるソース拡散層３０７ａと、ドレイン領域となるドレイン拡散層３０７ｂとを形成する。その後、全面にライナー用のＳｉＮ膜３０８を形成する。
【０００７】
次いで、全面に層間絶縁膜３０９を堆積した後、この絶縁膜３０９の表面を、ＣＭＰ（Chemical Mechanical Polishing ）技術などを用いて平坦化する。この場合、ＣＭＰによる研磨量を小さく抑えるなどの理由により、２層ゲートの上面から絶縁膜３０９をある距離（余裕分ｄ）だけ離して平坦化する。
【０００８】
この後、ＳＡＣ技術を用いてコンタクトのＰＥＰを行う。すなわち、層間絶縁膜３０９上にレジストパターン３１０を形成し、そのレジストパターン３１０にしたがって、層間絶縁膜３０９を異方性エッチング法（たとえば、ＲＩＥ（Reactive Ion Etching））により自己整合的にエッチングすることによって、選択的にコンタクトホール３１１を開孔する。
【０００９】
これにより、コンタクトホール３１１は、２層ゲートの相互の間隔に応じた開孔幅を有して微細に形成されることになる。
【００１０】
しかしながら、コンタクトのＰＥＰを行う際に用いられる上記レジストパターン３１０としては、コンタクトホール３１１を開孔する位置に開孔部３１０ａがそれぞれ形成された開孔型のパターンが一般に用いられるため、コンタクトホール３１１の微細化にともなって、ＰＥＰのマージンが小さくなる。
【００１１】
また、ＲＩＥにより除去する層間絶縁膜３０９の厚さ（ｈ）は、たとえば図３０に示すように、２層ゲートの高さ＋２層ゲート上の余裕分（ｄ）となるため、余計にアスペクト比（ｈ／ａ）が大きくなる。
【００１２】
このように、従来は、コンタクトの微細化が進むにつれ、ＳｉＮ膜３０８に対する選択比を高く保ったまま、コンタクトホール３１１を十分に開孔するのが困難となり、コンタクトの未開孔やゲート−コンタクト間ショートなどの不良が発生しやすくなるという不具合があった。
【００１３】
【発明が解決しようとする課題】
上記したように、従来においては、半導体メモリの大容量化のためにコンタクトを微細化することによりメモリセルを微細化できるものの、微細化が進むにつれて、コンタクトの未開孔やゲート−コンタクト間ショートなどの不良が発生しやすくなるという問題があった。
【００１４】
そこで、この発明は、微細化にともなうコンタクトの未開孔やゲート−コンタクト間ショートなどの不良の発生を防止でき、高信頼性を確保することが容易に可能な不揮発性半導体メモリ装置の製造方法を提供することを目的としている。
【００１５】
【課題を解決するための手段】
本願発明の一態様によれば、第一導電型を有する半導体基板上に、所定の間隔をもって、少なくとも二つのゲート電極を略平行に形成する第１の工程と、第二導電型の不純物を拡散し、前記ゲート電極の相互間に対応する、前記半導体基板の表面領域に第一の半導体領域を、また、前記ゲート電極を間にして、前記第一の半導体領域とは反対側に位置する、前記半導体基板の表面領域にそれぞれ第二の半導体領域を形成する第２の工程と、全面に第一の絶縁膜を形成する第３の工程と、前記第一の絶縁膜とはエッチング速度が異なる第二の絶縁膜を、さらに堆積させる第４の工程と、前記第一の絶縁膜をストッパに、前記第二の絶縁膜の表面を平坦化する第５の工程と、前記第二の絶縁膜上に所定の形状のレジストパターンを配置して、前記第一，第二の半導体領域上に対応する、前記第二の絶縁膜を選択的に除去する第６の工程と、異方性エッチングにより、前記ゲート電極上の前記第一の絶縁膜を除去するとともに、前記第一，第二の半導体領域上の前記第一の絶縁膜を除去し、前記第一，第二の半導体領域の表面を露出させるとともに、前記ゲート電極の側壁にサイドウォールを形成する第７の工程と、全面に導電性材料を堆積させる第８の工程と、前記導電性材料の表面を実質的に前記ゲート電極の上面の高さで平坦化し、前記第一，第二の半導体領域にそれぞれつながるコンタクト部を形成する第９の工程とからなることを特徴とする不揮発性半導体メモリ装置の製造方法が提供される。
【００１９】
この発明によれば、コンタクトホールを開孔する際のＰＥＰのマージンを増大できるとともに、アスペクト比を小さくできるようになる。これにより、第一の絶縁膜に対する第二の絶縁膜の選択比を高く保ったままで、コンタクトホールを十分に開孔することが可能となるものである。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２１】
図１は、この発明の実施の第一の形態にかかる、２層ゲート構造（スタック構造）を有するＮＯＲ型フラッシュＥＥＰＲＯＭの回路構成を概略的に示すものである。
【００２２】
すなわち、このフラッシュＥＥＰＲＯＭは、メモリセル群（メモリセルトランジスタ領域）１００とその周辺部分２００とからなっている。
【００２３】
メモリセル群１００は、たとえば、列方向および行方向に複数のセルトランジスタ１０１がマトリックス状に配列されてなる構成とされている。各セルトランジスタ１０１は、それぞれのＮ型（第二導電型）ソース拡散層１２０ａが、列方向において共有されるように、コンタクト部１２１を介して、行方向に沿って配設されたソース線１３１と接続されている。ソース線１３１は、たとえば、６４個のセルトランジスタ１０１ごとに接続されて、ソース線１３１の数の減少化が図られている。
【００２４】
また、列方向の複数のセルトランジスタ１０１は、各制御ゲート電極１１６が相互に接続されてワード線１３２となっている。複数のワード線１３２は、それぞれ、周辺部分２００内のロウデコーダ２０１に接続されている。
【００２５】
行方向の複数のセルトランジスタ１０１は、各Ｎ型ドレイン拡散層１２０ｂが、それぞれにコンタクト部１２２を介して、各ビット線１３３に接続されている。各ビット線１３３は、周辺部分２００内において、周辺トランジスタ２０２を個々に介して、カラムデコーダ２０３に接続されている。
【００２６】
周辺部分２００は、複数のワード線１３２が接続されるロウデコーダ２０１、各ビット線１３３が周辺トランジスタ２０２を個々に介して接続されるカラムデコーダ２０３、および、周辺トランジスタ２０２にセンスアンプ（Ｓ／Ａ）２０４を介して接続された電圧端子Ｖｒｅｆなどにより構成されている。
【００２７】
さて、このような構成のＮＯＲ型フラッシュＥＥＰＲＯＭにおいて、たとえば、データを読み出す際には、制御ゲート電極１１６の相互を接続してなるワード線１３２に５Ｖまたは０Ｖの電圧を、ソース線１３１に０Ｖの電圧を、さらに、ビット線１３３に周辺トランジスタ２０２およびセンスアンプ２０４を介して電圧端子Ｖｒｅｆから１Ｖの電圧を印加することで行われる。
【００２８】
たとえば、データを書き込む際には、ワード線１３２に１０Ｖまたは０Ｖの電圧を、ソース線１３１に０Ｖの電圧を、さらに、ビット線１３３に１０Ｖの電圧を印加することで行われる。
【００２９】
たとえば、データを消去する際には、ワード線１３２に−５Ｖの電圧を、ソース線１３１に５Ｖの電圧を印加することで、電気的な一括消去が行われる。
【００３０】
図２は、上記したＮＯＲ型フラッシュＥＥＰＲＯＭにおける、メモリセル群１００の構成の要部を概略的に示すものである。ここでは、上述した図１の破線IIａの範囲に対応する部分を示している。また、その正面（断面）が一点鎖線IIｂに沿う断面に対応している。
【００３１】
すなわち、メモリセル群１００においては、たとえば、Ｐ型（第一導電型）半導体基板１１１の主表面部に、その行方向に沿って、それぞれ素子分離用のフィールド酸化膜１１２が形成されている。
【００３２】
また、Ｐ型半導体基板１１１上には、ゲート絶縁膜１１３をそれぞれ介して、その列方向に沿って、ほぼ等間隔に、浮遊ゲート電極１１４、ゲート間絶縁膜としてのＯＮＯ膜（窒化膜／酸化膜／窒化膜）１１５、ワード線１３２となる制御ゲート電極１１６、および、キャップ材となるＳｉＮ膜１１７を順に積層してなる、複数の２層ゲート（ゲート電極）１１８が平行に形成されている。そして、この２層ゲート１１８の側面には、それぞれ、サイドウォールとなるライナー用のＳｉＮ膜（第一の絶縁膜）１１９が形成されている。
【００３３】
さらに、２層ゲート１１８の相互間に対応する、上記Ｐ型半導体基板１１１の表面領域にはドレイン領域となるＮ型ドレイン拡散層（第二導電型の第一の半導体領域）１２０ｂが、また、２層ゲート１１８を間にして、上記ドレイン拡散層１２０ｂの反対側に位置する上記Ｐ型半導体基板１１１の表面領域には、それぞれ、ソース領域となるＮ型ソース拡散層（第二導電型の第二の半導体領域）１２０ａが形成されている。
【００３４】
このようにして、ソース拡散層１２０ａおよびドレイン拡散層１２０ｂを隣接するセルが互いに共有するようにして、複数のセルトランジスタ１０１がマトリックス状に配列されてなる構成とされている。
【００３５】
複数のセルトランジスタ１０１のうち、その列方向の各セルトランジスタ１０１は、それぞれのソース拡散層１２０ａを共有するように、コンタクト部１２１を介して、行方向に沿って配設されたソース線１３１と接続されている。
【００３６】
なお、上記ソース線１３１は、たとえばダマシン法によって、層間絶縁膜１４０に対して、このソース線１３１と一体的に形成されるソース線コンタクト１４１を介して、上記コンタクト部１２１と接続されるようになっている。
【００３７】
また、行方向の各セルトランジスタ１０１は、ドレイン拡散層１２０ｂのそれぞれが、コンタクト部１２２を個々に介して、各ビット線１３３に接続されている。
【００３８】
なお、上記ビット線１３３は、たとえばダマシン法によって、層間絶縁膜１４０に対して、このビット線１３３と一体的に形成されるビット線コンタクト１４２を介して、上記コンタクト部１２２と接続されるようになっている。
【００３９】
そして、全面がパッシベーション膜（図示していない）により被覆されて、ＮＯＲ型フラッシュＥＥＰＲＯＭのメモリセル群１００は構成されている。
【００４０】
次に、図３〜図１３を参照して、上記した構成のＮＯＲ型フラッシュＥＥＰＲＯＭにおける、メモリセル群１００の製造方法について説明する。
【００４１】
まず、Ｐ型半導体基板１１１の主表面部に素子分離用のフィールド酸化膜１１２を形成する。その後、たとえば図３に示すように、ゲート絶縁膜１１３を介して、浮遊ゲート電極１１４、ＯＮＯ膜１１５、制御ゲート電極１１６、キャップ用ＳｉＮ膜１１７を有する、セルトランジスタ１０１の２層ゲート１１８を形成する。
【００４２】
また、Ｎ型不純物のイオン注入によって、フィールド酸化膜１１２の形成位置を除く、Ｐ型半導体基板１１１の表面領域に、それぞれ、セルトランジスタ１０１のソース拡散層１２０ａおよびドレイン拡散層１２０ｂを形成する。そして、全面に絶縁膜を堆積してライナー用ＳｉＮ膜１１９を形成した後、さらに、全面に層間絶縁膜（第二の絶縁膜）１３０を堆積させる。
【００４３】
続いて、たとえば図４に示すように、ＣＭＰなどの加工技術を用いて層間絶縁膜１３０の表面を平坦化する。その際、２層ゲート１１８上のライナー用ＳｉＮ膜１１９をストッパとして、層間絶縁膜１３０の平坦化を行う。
【００４４】
続いて、たとえば図５に示すように、ＰＥＰ技術によって島状のレジストパターン１５０を形成し、それをマスクに用いて、上記層間絶縁膜１３０をＲＩＥ法により自己整合的にエッチングすることによって、行方向における複数のセルトランジスタ１０１の各ドレイン拡散層１２０ｂのそれぞれに通じるコンタクトホール１３０ｂを部分的に開孔する。また、同時に、列方向における複数のセルトランジスタ１０１の各ソース拡散層１２０ａに共通に通じる、スリット状のコンタクトホール１３０ａを部分的に開孔する。
【００４５】
図６は、上記したＮＯＲ型フラッシュＥＥＰＲＯＭ（メモリセル群１００）の製造において、コンタクトのＰＥＰを行う際に用いられるレジストパターン１５０の配置例を示すものである。
【００４６】
この場合、たとえば、列方向における複数のセルトランジスタ１０１の、各ドレイン拡散層１２０ｂの相互を絶縁するための、フィールド酸化膜１１２上の層間絶縁膜１３０だけを残すように、複数のレジストパターン１５０を島状に配置する。
【００４７】
これにより、行方向における複数のセルトランジスタ１０１の各ドレイン拡散層１２０ｂの上部をそれぞれに開孔するように自己整合的に層間絶縁膜１３０のエッチングが行われるとともに、列方向における複数のセルトランジスタ１０１の、各ソース拡散層１２０ａの相互を絶縁するための、フィールド酸化膜１１２上の層間絶縁膜１３０を含んで、各ソース拡散層１２０ａの上部を共通に開孔するように自己整合的に層間絶縁膜１３０のエッチングが行われることになる。
【００４８】
このため、単にコンタクト部のみを自己整合的に開孔する場合の、従来の開孔型のパターン（図２９参照）に比べ、ＰＥＰのマージンを大幅に増大できるようになる。
【００４９】
しかも、２層ゲート１１８上のライナー用ＳｉＮ膜１１９をストッパとして、あらかじめ層間絶縁膜１３０の表面の平坦化を行うようにしているため、除去すべき層間絶縁膜１３０の厚さをほぼ２層ゲート１１８の高さとすることができ、その分、アスペクト比を小さくできる。
【００５０】
したがって、半導体メモリの大容量化のためにコンタクトを微細化することによってメモリセルを微細化する場合にも、ライナー用ＳｉＮ膜１１９に対する層間絶縁膜１３０の選択比を高く保ったままで、コンタクトホール１３０ａ，１３０ｂを十分に開孔することが可能となる結果、コンタクトの未開孔やゲート−コンタクト間ショートなどの不良が発生するのを防止でき、高信頼性を容易に確保できるようになるものである。
【００５１】
上記のようにして、コンタクトのＰＥＰが終了すると、続いて、たとえば図７に示すように、コンタクトホール１３０ａ，１３０ｂの開孔に用いた上記レジストパターン１５０を除去する。
【００５２】
続いて、たとえば図８に示すように、コンタクトホール１３０ａ，１３０ｂの底面および２層ゲート１１８上にそれぞれ露出するライナー用ＳｉＮ膜１１９を、ＲＩＥ法などの異方性エッチング技術によりエッチングすることによって除去し、各セルトランジスタ１０１の２層ゲート１１８の側面にそれぞれライナー用ＳｉＮ膜１１９からなるサイドウォールを形成する。
【００５３】
これにより、残存する層間絶縁膜１３０の表面の一部が除去されるとともに、行方向における複数のセルトランジスタ１０１の各ドレイン拡散層１２０ｂのそれぞれに通じるコンタクトホール１３０ｂが完全に開孔されると同時に、列方向における複数のセルトランジスタ１０１の各ソース拡散層１２０ａに共通に通じる、スリット状のコンタクトホール１３０ａが完全に開孔される。
【００５４】
続いて、たとえば図９に示すように、全面にタングステン膜（導電性材料）１５１をＣＶＤ法などを用いて堆積させ、コンタクトホール１３０ａ，１３０ｂ内を完全に埋め込む。
【００５５】
続いて、たとえば図１０に示すように、２層ゲート１１８の上面のキャップ用ＳｉＮ膜１１７をストッパに、上記層間絶縁膜１３０が露出するまで、上記タングステン膜１５１をＣＭＰなどの加工技術を用いてエッチングし、その表面を平坦化する。
【００５６】
こうして、コンタクトホール１３０ａ内にタングステン膜１５１を埋め込むことで、上記列方向における複数のセルトランジスタ１０１の各ソース拡散層１２０ａに共通につながるコンタクト部１２１を形成する。また、同時に、コンタクトホール１３０ｂ内にタングステン膜１５１を埋め込むことで、行方向における複数のセルトランジスタ１０１の各ドレイン拡散層１２０ｂにそれぞれつながるコンタクト部１２２を形成する。
【００５７】
続いて、たとえば図１１に示すように、全面に層間絶縁膜１４０を堆積させた後、その上に、上記コンタクト部１２１に通じるコンタクトホールを形成するための開孔１５２ａと、上記コンタクト部１２２に通じるコンタクトホールを形成するための開孔１５２ｂとが、それぞれ形成されたレジストパターン１５２をＰＥＰ法により形成する。
【００５８】
そして、そのレジストパターン１５２をマスクに用いて、上記層間絶縁膜１４０をＲＩＥ法によりエッチングすることによって、上記ソース線コンタクト１４１および上記ビット線コンタクト１４２を形成するための、上記コンタクト部１２１の一部に通じるコンタクトホール１４０ａと、上記コンタクト部１２２に通じるコンタクトホール１４０ｂとを、それぞれ開孔する。
【００５９】
続いて、たとえば図１２に示すように、上記レジストパターン１５２を除去した後、さらに、上記ソース線１３１および上記ビット線１３３を形成するためのレジストパターン１５３を形成する。
【００６０】
そして、そのレジストパターン１５３をマスクに用いて、上記層間絶縁膜１４０の一部をＲＩＥ法によりエッチングすることによって、上記コンタクトホール１４０ａにつながる第１配線層用の溝（図示破線部分）１３１ａと、上記コンタクトホール１４０ｂにつながる第１配線層用の溝（図示破線部分）１３３ａとを、それぞれ形成する。
【００６１】
続いて、たとえば図１３に示すように、上記レジストパターン１５３を除去した後、全面にタングステン膜１５４をＣＶＤ法などを用いて堆積させ、コンタクトホール１４０ａ，１４０ｂおよび第１配線層用溝１３１ａ，１３３ａの内部を全て埋め込む。
【００６２】
そして、上記層間絶縁膜１４０が露出するまで、ＣＭＰなどの加工技術によってタングステン膜１５４の表面をエッチングして平坦化することで、図２に示した構造のＮＯＲ型フラッシュＥＥＰＲＯＭのメモリセル群１００が形成される。
【００６３】
すなわち、上記コンタクトホール１４０ａおよび上記第１配線層用溝１３１ａ内にのみタングステン膜１５４をそれぞれ残存させることにより、ダマシン構造による、上記ソース線１３１と、このソース線１３１を上記コンタクト部１２１と接続するためのソース線コンタクト１４１とを一体的に形成する。
【００６４】
同様に、上記コンタクトホール１４０ｂおよび上記第１配線層用溝１３３ａ内にのみタングステン膜１５４をそれぞれ残存させることにより、ダマシン構造による、上記ビット線１３３と、このビット線１３３を上記コンタクト部１２２と接続するためのビット線コンタクト１４２とを一体的に形成する。
【００６５】
この後、パッシベーション工程を経て、上記した構造のメモリセル群１００を有するＮＯＲ型フラッシュＥＥＰＲＯＭは完成される。
【００６６】
上記したように、ＮＯＲ型フラッシュＥＥＰＲＯＭのメモリセル群を製造する場合において、コンタクトホールを開孔する際のＰＥＰのマージンを増大できるようになるとともに、アスペクト比を小さくできるようにしている。
【００６７】
すなわち、レジストパターンを島状に形成し、行方向における複数のセルトランジスタの、各ドレイン拡散層のそれぞれに通じるコンタクトホール、および、列方向における複数のセルトランジスタの各ソース拡散層にそれぞれ通じる、スリット状のコンタクトホールを開孔するようにしている。これにより、コンタクト部のみを自己整合的に開孔する、従来の開孔型のパターンを用いる場合に比べ、ＰＥＰのマージンを大幅に増大できるようになる。
【００６８】
しかも、２層ゲート上のライナー用ＳｉＮ膜をストッパとして平坦化処理を行い、層間絶縁膜の表面を２層ゲートとほぼ同じ高さとした後に、コンタクトのＰＥＰを実施するようにしている。このため、２層ゲート上の余裕分（図３０参照）がなくなる分だけ、アスペクト比を小さくできる。
【００６９】
したがって、ライナー用ＳｉＮ膜に対する層間絶縁膜の選択比を高く保ったままで、コンタクトホールを十分に開孔することが可能となる結果、コンタクトの未開孔やゲート−コンタクト間ショートなどの不良が発生するのを確実に防止できるようになるものである。
【００７０】
なお、本発明の実施の第一の形態においては、コンタクトのＰＥＰを行う際に島状のレジストパターンを用いるようにした場合について説明したが、これに限らず、たとえばストライプ状のレジストパターンを用いることも可能である。
【００７１】
図１４〜図２２は、この発明の実施の第二の形態にかかる不揮発性半導体メモリとして、コンタクトのＰＥＰを行う際にストライプ状のレジストパターンを用いて、ＮＯＲ型フラッシュＥＥＰＲＯＭのメモリセル群を製造するようにした場合の例を示すものである。
【００７２】
まず、たとえば図１４に示すように、Ｐ型半導体基板１１１の主表面部に素子分離用のフィールド酸化膜１１２を形成する。その後、ゲート絶縁膜１１３を介して、浮遊ゲート電極１１４、ＯＮＯ膜１１５、制御ゲート電極１１６、キャップ用ＳｉＮ膜１１７を有する、セルトランジスタ１０１の２層ゲート１１８を形成する。
【００７３】
また、Ｎ型ソース拡散層１２０ａを形成する側の上記フィールド酸化膜１１２を選択的に除去し、Ｐ型半導体基板１１１の表面を露出させた後、Ｎ型不純物のイオン注入によって、セルトランジスタ１０１のソース拡散層１２０ａおよびドレイン拡散層１２０ｂを形成する。この場合、ソース拡散層１２０ａは、列方向における複数のセルトランジスタ１０１で互いに共有されるように、一体的に形成される。
【００７４】
続いて、たとえば図１５に示すように、全面に絶縁膜を堆積してライナー用ＳｉＮ膜１１９を形成した後、さらに、全面に層間絶縁膜（第二の絶縁膜）１３０を堆積させる。そして、ＣＭＰなどの加工技術を用いて層間絶縁膜１３０の表面を平坦化する。その際、２層ゲート１１８上のライナー用ＳｉＮ膜１１９をストッパとして、層間絶縁膜１３０の平坦化を行う。
【００７５】
続いて、たとえば図１６に示すように、ＰＥＰ技術によってストライプ状のレジストパターン１６０を形成し、それをマスクに用いて、上記層間絶縁膜１３０をＲＩＥ法によりエッチングする。
【００７６】
これにより、行方向における複数のセルトランジスタ１０１の、各ドレイン拡散層１２０ｂのそれぞれに通じるコンタクトホール１３０ｂが部分的に開孔される。また、同時に、列方向における複数のセルトランジスタ１０１が互いに共有する、ソース拡散層１２０ａにそれぞれ通じるコンタクトホール１３０ａが部分的に開孔される。
【００７７】
コンタクトのＰＥＰが終了すると、続いて、たとえば図１７に示すように、コンタクトホール１３０ａ，１３０ｂの開孔に用いた上記レジストパターン１６０を除去した後、コンタクトホール１３０ａ，１３０ｂの底面および２層ゲート１１８上にそれぞれ露出するライナー用ＳｉＮ膜１１９を、ＲＩＥ法などの異方性エッチング技術によりエッチングすることによって除去し、各セルトランジスタ１０１の２層ゲート１１８の側面にそれぞれライナー用ＳｉＮ膜１１９からなるサイドウォールを形成する。
【００７８】
これにより、残存する層間絶縁膜１３０の表面の一部が除去されるとともに、行方向における複数のセルトランジスタ１０１の各ドレイン拡散層１２０ｂのそれぞれに通じるコンタクトホール１３０ｂが完全に開孔されると同時に、列方向における複数のセルトランジスタ１０１のソース拡散層１２０ａにそれぞれ通じるコンタクトホール１３０ａが完全に開孔される。
【００７９】
また、全面にタングステン膜（導電性材料）１５１をＣＶＤ法などを用いて堆積させ、コンタクトホール１３０ａ，１３０ｂ内を完全に埋め込む。
【００８０】
さらに、２層ゲート１１８の上面のキャップ用ＳｉＮ膜１１７をストッパに、上記層間絶縁膜１３０が露出するまで、上記タングステン膜１５１をＣＭＰなどの加工技術を用いてエッチングし、その表面を平坦化する。
【００８１】
こうして、コンタクトホール１３０ａ内にタングステン膜１５１を埋め込むことで、列方向における複数のセルトランジスタ１０１のソース拡散層１２０ａにそれぞれつながるコンタクト部１２１を形成する。また、同時に、コンタクトホール１３０ｂ内にタングステン膜１５１を埋め込むことで、行方向における複数のセルトランジスタ１０１の各ドレイン拡散層１２０ｂにそれぞれつながるコンタクト部１２２を形成する。
【００８２】
この場合、たとえば図１８に示すように、上記コンタクト部１２１および上記コンタクト部１２２は、列方向および行方向の複数のセルトランジスタ１０１に対して、それぞれマトリックス状に配設される。
【００８３】
続いて、たとえば図１９に示すように、全面に層間絶縁膜１４０を堆積させた後、その上に、上記コンタクト部１２１に通じるコンタクトホールを形成するための開孔１５２ａと、上記コンタクト部１２２に通じるコンタクトホールを形成するための開孔１５２ｂとが、それぞれ形成されたレジストパターン１５２をＰＥＰ法により形成する。
【００８４】
そして、そのレジストパターン１５２をマスクに用いて、上記層間絶縁膜１４０をＲＩＥ法によりエッチングすることによって、上記ソース線コンタクト１４１および上記ビット線コンタクト１４２を形成するための、上記コンタクト部１２１の１つに通じるコンタクトホール１４０ａと、上記コンタクト部１２２に通じるコンタクトホール１４０ｂとを、それぞれ開孔する。
【００８５】
続いて、たとえば図２０に示すように、上記レジストパターン１５２を除去した後、さらに、上記ソース線１３１および上記ビット線１３３を形成するためのレジストパターン１５３を形成する。
【００８６】
そして、そのレジストパターン１５３をマスクに用いて、上記層間絶縁膜１４０の一部をＲＩＥ法によりエッチングすることによって、上記コンタクトホール１４０ａにつながる第１配線層用の溝１３１ａと、上記コンタクトホール１４０ｂにつながる第１配線層用の溝１３３ａとを、それぞれ形成する。
【００８７】
続いて、たとえば図２１に示すように、上記レジストパターン１５３を除去した後、全面にタングステン膜１５４をＣＶＤ法などを用いて堆積させ、コンタクトホール１４０ａ，１４０ｂおよび第１配線層用溝１３１ａ，１３３ａの内部を全て埋め込む。
【００８８】
そして、上記層間絶縁膜１４０が露出するまで、ＣＭＰなどの加工技術によってタングステン膜１５４の表面をエッチングして平坦化することで、たとえば図２２に示すように、上記ソース線１３１と、このソース線１３１を上記コンタクト部１２１と接続するためのソース線コンタクト１４１とをダマシン構造により一体的に形成するとともに、上記ビット線１３３と、このビット線１３３を上記コンタクト部１２２と接続するためのビット線コンタクト１４２とをダマシン構造により一体的に形成してなる構造の、メモリセル群１００´が形成される。
【００８９】
この後、パッシベーション工程を経て、上記した構造のメモリセル群１００´を有するＮＯＲ型フラッシュＥＥＰＲＯＭは完成される。
【００９０】
この第二の形態にかかるＮＯＲ型フラッシュＥＥＰＲＯＭの場合も、上記した第一の形態の場合とほぼ同様に、コンタクトのＰＥＰを行う際にストライプ状のレジストパターンを用いることによって、コンタクト部のみを自己整合的に開孔する、従来の開孔型のパターン（図２９参照）を用いる場合に比べ、ＰＥＰのマージンを大幅に増大できるようになる。
【００９１】
また、同様に、アスペクト比も小さくできるため、ライナー用ＳｉＮ膜１１９に対する層間絶縁膜１３０の選択比を高く保ったままで、コンタクトホール１３０ａ，１３０ｂを十分に開孔することが可能となり、コンタクトの未開孔やゲート−コンタクト間ショートなどの不良が発生するのを防止でき、高信頼性を容易に確保できるようになる。
【００９２】
また、上述した第一，第二の形態においては、いずれも、ＮＯＲ型フラッシュＥＥＰＲＯＭに適用した場合を例に説明したが、たとえば、ＮＡＮＤ型フラッシュＥＥＰＲＯＭにも同様に適用できる。
【００９３】
図２３〜図２８は、この発明の実施の第三の形態にかかる不揮発性半導体メモリとして、コンタクトのＰＥＰを行う際にストライプ状のレジストパターンを用いて、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセル群を製造するようにした場合の例を示すものである。
【００９４】
まず、たとえば図２３に示すように、Ｐ型半導体基板１１１の主表面部に素子分離用のフィールド酸化膜１１２を形成する。その後、ゲート絶縁膜１１３をそれぞれ介して、ゲート電極１１６´、キャップ用ＳｉＮ膜１１７を有する、セレクト用トランジスタ１０２のセレクトゲート（端部のゲート電極）１０２ａ、および、浮遊ゲート電極１１４、ＯＮＯ膜１１５、制御ゲート電極１１６、キャップ用ＳｉＮ膜１１７を有する、セルトランジスタ１０１の２層ゲート１１８を形成する。
【００９５】
また、Ｎ型不純物のイオン注入によって、上記フィールド酸化膜１１２の形成領域を除く、上記Ｐ型半導体基板１１１の表面領域に、それぞれ、ソース領域およびドレイン領域となる拡散層１２０を形成する。
【００９６】
次いで、全面に絶縁膜を堆積してライナー用ＳｉＮ膜１１９を形成した後、さらに、全面に層間絶縁膜（第二の絶縁膜）１３０を堆積させる。そして、ＣＭＰなどの加工技術を用いて層間絶縁膜１３０の表面を平坦化する。その際、２層ゲート１１８上のライナー用ＳｉＮ膜１１９をストッパとして、層間絶縁膜１３０の平坦化を行う。
【００９７】
続いて、たとえば図２４に示すように、ＰＥＰ技術によってストライプ状のレジストパターン１６０を形成し、それをマスクに用いて、上記層間絶縁膜１３０をＲＩＥ法によりエッチングする。
【００９８】
これにより、行方向における複数のセルトランジスタ１０１およびセレクト用トランジスタ１０２の、各拡散層１２０のそれぞれに通じるコンタクトホール１３０´が部分的に開孔される。
【００９９】
コンタクトのＰＥＰが終了すると、続いて、たとえば図２５に示すように、コンタクトホール１３０´の開孔に用いた上記レジストパターン１６０を除去した後、コンタクトホール１３０´の底面および各ゲート１０２ａ，１１８上にそれぞれ露出するライナー用ＳｉＮ膜１１９を、ＲＩＥ法などの異方性エッチング技術によりエッチングすることによって除去し、各ゲート１０２ａ，１１８の側面にそれぞれライナー用ＳｉＮ膜１１９からなるサイドウォールを形成する。
【０１００】
これにより、残存する層間絶縁膜１３０の表面の一部が除去されるとともに、各拡散層１２０のそれぞれに通じるコンタクトホール１３０´が完全に開孔される。
【０１０１】
また、全面にタングステン膜（導電性材料）をＣＶＤ法などを用いて堆積させた後、２層ゲート１１８の上面のキャップ用ＳｉＮ膜１１７をストッパに、上記層間絶縁膜１３０が露出するまで、上記タングステン膜をＣＭＰなどの加工技術を用いてエッチングし、その表面を平坦化する。
【０１０２】
こうして、コンタクトホール１３０´内にタングステン膜を埋め込むことで、上記各セルトランジスタ１０１の拡散層１２０にそれぞれつながるコンタクト部１２３と、上記セレクト用トランジスタ１０２の一端側の拡散層１２０にそれぞれつながるコンタクト部１２３´とを形成する。
【０１０３】
この場合、上記各コンタクト部１２３，１２３´は、列方向および行方向の複数のトランジスタ１０１，１０２に対して、それぞれマトリックス状に配設される。
【０１０４】
続いて、たとえば図２６に示すように、全面に層間絶縁膜１４０を堆積させた後、その上に、上記コンタクト部１２３´に通じるコンタクトホールを形成するための、開孔１５２´が形成されたレジストパターン１５２をＰＥＰ法により形成する。
【０１０５】
そして、そのレジストパターン１５２をマスクに用いて、上記層間絶縁膜１４０をＲＩＥ法によりエッチングすることによって、ビット線コンタクト１４２を形成するための、上記コンタクト部１２３´に通じるコンタクトホール１４０´を開孔する。
【０１０６】
続いて、たとえば図２７に示すように、上記レジストパターン１５２を除去した後、さらに、ビット線１３３を形成するためのレジストパターン１５３を形成する。
【０１０７】
そして、そのレジストパターン１５３をマスクに用いて、上記層間絶縁膜１４０の一部をＲＩＥ法によりエッチングすることによって、上記コンタクトホール１４０´につながる第１配線層用の溝（図示破線部分）１３３´を形成する。
【０１０８】
さらに、上記レジストパターン１５３を除去した後、全面にタングステン膜をＣＶＤ法などを用いて堆積させ、コンタクトホール１４０´および第１配線層用溝１３３´の内部を全て埋め込む。
【０１０９】
そして、上記層間絶縁膜１４０が露出するまで、ＣＭＰなどの加工技術によってタングステン膜の表面をエッチングして平坦化することで、たとえば図２８に示すように、上記ビット線１３３と、このビット線１３３を上記コンタクト部１２３´と接続するためのビット線コンタクト１４２とをダマシン構造により一体的に形成してなる構造の、メモリセル群１００''が形成される。
【０１１０】
この後、パッシベーション工程を経て、上記した構造のメモリセル群１００''を有するＮＡＮＤ型フラッシュＥＥＰＲＯＭは完成される。
【０１１１】
この第三の形態にかかるＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合も、上記した第二の形態の場合とほぼ同様に、コンタクトのＰＥＰを行う際にストライプ状のレジストパターンを用いることによって、コンタクト部のみを自己整合的に開孔する、従来の開孔型のパターン（図２９参照）を用いる場合に比べ、ＰＥＰのマージンを大幅に増大できるようになる。
【０１１２】
また、同様に、アスペクト比も小さくできるため、ライナー用ＳｉＮ膜１１９に対する層間絶縁膜１３０の選択比を高く保ったままで、コンタクトホール１３０´を十分に開孔することが可能となり、コンタクトの未開孔やゲート−コンタクト間ショートなどの不良が発生するのを防止でき、高信頼性を容易に確保できるようになる。
【０１１３】
さらに、上述した第一，第二，第三の形態においては、いずれも、Ｐ型半導体基板を用いて構成するようにした場合について説明したが、たとえばＮ型半導体基板を用いて構成することも可能であり、その場合には、Ｎ型半導体基板の表面領域にＰ型不純物からなる拡散層を形成するようにすれば良い。
【０１１４】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【０１１５】
【発明の効果】
以上、詳述したようにこの発明によれば、微細化にともなうコンタクトの未開孔やゲート−コンタクト間ショートなどの不良の発生を防止でき、高信頼性を確保することが容易に可能な不揮発性半導体メモリ装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の実施の第一の形態にかかる、ＮＯＲ型フラッシュＥＥＰＲＯＭを概略的に示す回路構成図。
【図２】同じく、ＮＯＲ型フラッシュＥＥＰＲＯＭにおけるメモリセル群の構成の要部を概略的に示す斜視図。
【図３】同じく、ＮＯＲ型フラッシュＥＥＰＲＯＭにおけるメモリセル群の製造方法を説明するために示す要部の断面図。
【図４】同じく、メモリセル群の製造方法を説明するために示す要部の断面図。
【図５】同じく、メモリセル群の製造方法を説明するために示す要部の断面図。
【図６】同じく、メモリセル群の製造にかかる、レジストパターンの一例を示す要部の構成図。
【図７】同じく、メモリセル群の製造方法を説明するために示す要部の構成図。
【図８】同じく、メモリセル群の製造方法を説明するために示す要部の断面図。
【図９】同じく、メモリセル群の製造方法を説明するために示す要部の断面図。
【図１０】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図１１】同じく、メモリセル群の製造方法を説明するために示す要部の構成図。
【図１２】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図１３】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図１４】この発明の実施の第二の形態にかかる、ＮＯＲ型フラッシュＥＥＰＲＯＭにおけるメモリセル群の製造方法を説明するために示す要部の斜視図。
【図１５】同じく、メモリセル群の製造方法を説明するために示す要部の断面図。
【図１６】同じく、メモリセル群の製造方法を説明するために示す要部の構成図。
【図１７】同じく、メモリセル群の製造方法を説明するために示す要部の断面図。
【図１８】同じく、メモリセル群の製造方法を説明するために示す要部の構成図。
【図１９】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図２０】同じく、メモリセル群の製造方法を説明するために示す要部の構成図。
【図２１】同じく、メモリセル群の製造方法を説明するために示す要部の断面図。
【図２２】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図２３】この発明の実施の第三の形態にかかる、ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおけるメモリセル群の製造方法を説明するために示す要部の斜視図。
【図２４】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図２５】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図２６】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図２７】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図２８】同じく、メモリセル群の製造方法を説明するために示す要部の斜視図。
【図２９】従来技術とその問題点を説明するために、不揮発性半導体メモリの製造工程の要部（コンタクトのＰＥＰ）を示す概略図。
【図３０】同じく、従来の不揮発性半導体メモリの製造方法を説明するために示す要部の概略断面図。
【符号の説明】
１００，１００´，１００''…メモリセル群
１０１…セルトランジスタ
１０２…セレクト用トランジスタ
１０２ａ…セレクトゲート
１１１…Ｐ型半導体基板
１１２…フィールド酸化膜
１１３…ゲート絶縁膜
１１４…浮遊ゲート電極
１１５…ＯＮＯ膜
１１６…制御ゲート電極
１１６´…ゲート電極
１１７…キャップ用のＳｉＮ膜
１１８…２層ゲート
１１９…ライナー用のＳｉＮ膜
１２０…拡散層
１２０ａ…Ｎ型ソース拡散層
１２０ｂ…Ｎ型ドレイン拡散層
１２１…コンタクト部（ソース拡散層−ソース線コンタクト間）
１２２…コンタクト部（ドレイン拡散層−ビット線コンタクト間）
１２３…コンタクト部
１２３´…コンタクト部（拡散層−ビット線コンタクト間）
１３０…層間絶縁膜（第二の絶縁膜）
１３０ａ，１３０ｂ，１３０´…コンタクトホール
１３１…ソース線
１３１ａ…第１配線層用の溝（ソース線用）
１３２…ワード線
１３３…ビット線
１３３ａ，１３３´…第１配線層用の溝（ビット線用）
１４０…層間絶縁膜
１４０ａ，１４０ｂ，１４０´…コンタクトホール
１４１…ソース線コンタクト
１４２…ビット線コンタクト
１５０…レジストパターン（島状）
１５１…タングステン膜
１５２…レジストパターン
１５２ａ，１５２ｂ，１５２´…開孔
１５３…レジストパターン
１５４…タングステン膜
１６０…レジストパターン（ストライプ状）
２００…周辺部分
２０１…ロウデコーダ
２０２…周辺トランジスタ
２０３…カラムデコーダ
２０４…センスアンプ（Ｓ／Ａ）
Ｖｒｅｆ…電圧端子
Claims (3)
- 第一導電型を有する半導体基板上に、所定の間隔をもって、少なくとも二つのゲート電極を略平行に形成する第１の工程と、
第二導電型の不純物を拡散し、前記ゲート電極の相互間に対応する、前記半導体基板の表面領域に第一の半導体領域を、また、前記ゲート電極を間にして、前記第一の半導体領域とは反対側に位置する、前記半導体基板の表面領域にそれぞれ第二の半導体領域を形成する第２の工程と、
全面に第一の絶縁膜を形成する第３の工程と、
前記第一の絶縁膜とはエッチング速度が異なる第二の絶縁膜を、さらに堆積させる第４の工程と、
前記第一の絶縁膜をストッパに、前記第二の絶縁膜の表面を平坦化する第５の工程と、
前記第二の絶縁膜上に所定の形状のレジストパターンを配置して、前記第一，第二の半導体領域上に対応する、前記第二の絶縁膜を選択的に除去する第６の工程と、
異方性エッチングにより、前記ゲート電極上の前記第一の絶縁膜を除去するとともに、前記第一，第二の半導体領域上の前記第一の絶縁膜を除去し、前記第一，第二の半導体領域の表面を露出させるとともに、前記ゲート電極の側壁にサイドウォールを形成する第７の工程と、
全面に導電性材料を堆積させる第８の工程と、
前記導電性材料の表面を実質的に前記ゲート電極の上面の高さで平坦化し、前記第一，第二の半導体領域にそれぞれつながるコンタクト部を形成する第９の工程と
からなることを特徴とする不揮発性半導体メモリ装置の製造方法。 - 前記レジストパターンの幅は、前記二つのゲート電極の間隔よりも広いことを特徴とする請求項１に記載の不揮発性半導体メモリ装置の製造方法。
- 前記第９の工程後、全面に層間絶縁膜を堆積する第１０の工程と、
堆積した前記層間絶縁膜上に、前記コンタクト部に通じるコンタクトホールを形成する第１１の工程と、
前記層間絶縁膜の一部をエッチングして、前記コンタクトホールにつながる配線用溝を形成する第１２の工程と、
前記配線用溝内に配線用材料を埋め込む第１３の工程と
をさらに有することを特徴とする請求項１に記載の不揮発性半導体メモリ装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17245097A JP3641103B2 (ja) | 1997-06-27 | 1997-06-27 | 不揮発性半導体メモリ装置の製造方法 |
| US09/104,622 US6080624A (en) | 1997-06-27 | 1998-06-25 | Nonvolatile semiconductor memory and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17245097A JP3641103B2 (ja) | 1997-06-27 | 1997-06-27 | 不揮発性半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117156A JPH1117156A (ja) | 1999-01-22 |
| JP3641103B2 true JP3641103B2 (ja) | 2005-04-20 |
Family
ID=15942219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17245097A Expired - Fee Related JP3641103B2 (ja) | 1997-06-27 | 1997-06-27 | 不揮発性半導体メモリ装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6080624A (ja) |
| JP (1) | JP3641103B2 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8350309B2 (en) | 1998-03-30 | 2013-01-08 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| US6353242B1 (en) | 1998-03-30 | 2002-03-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| EP1032029A1 (en) * | 1999-02-26 | 2000-08-30 | STMicroelectronics S.r.l. | Process for manufacturing semiconductor integrated electronic memory devices having a virtual ground cells matrix |
| US6713346B2 (en) * | 1999-03-01 | 2004-03-30 | Micron Technology, Inc. | Methods of forming a line of flash memory cells |
| US6936885B2 (en) * | 2000-01-17 | 2005-08-30 | Samsung Electronics Co., Ltd. | NAND-type flash memory devices and methods of fabricating the same |
| KR100323140B1 (ko) * | 2000-01-17 | 2002-02-06 | 윤종용 | 낸드형 플래쉬 메모리소자 및 그 제조방법 |
| US6261905B1 (en) * | 2000-04-28 | 2001-07-17 | Taiwan Semiconductor Manufacturing Company | Flash memory structure with stacking gate formed using damascene-like structure |
| DE10038877A1 (de) * | 2000-08-09 | 2002-02-28 | Infineon Technologies Ag | Speicherzelle und Herstellungsverfahren |
| KR100425457B1 (ko) * | 2001-08-13 | 2004-03-30 | 삼성전자주식회사 | 자기 정렬 콘택 패드를 구비하는 반도체 소자 및 그 제조방법 |
| US6624022B1 (en) | 2000-08-29 | 2003-09-23 | Micron Technology, Inc. | Method of forming FLASH memory |
| JP4602584B2 (ja) * | 2001-03-28 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| DE10129958B4 (de) | 2001-06-21 | 2006-07-13 | Infineon Technologies Ag | Speicherzellenanordnung und Herstellungsverfahren |
| JP4439142B2 (ja) | 2001-06-26 | 2010-03-24 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
| KR20030002737A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
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| US6706594B2 (en) * | 2001-07-13 | 2004-03-16 | Micron Technology, Inc. | Optimized flash memory cell |
| US6784061B1 (en) * | 2002-06-25 | 2004-08-31 | Advanced Micro Devices, Inc. | Process to improve the Vss line formation for high density flash memory and related structure associated therewith |
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| KR100568425B1 (ko) * | 2003-06-30 | 2006-04-05 | 주식회사 하이닉스반도체 | 플래시 소자의 비트라인 형성 방법 |
| WO2005024957A1 (ja) | 2003-08-29 | 2005-03-17 | Fujitsu Limited | 半導体装置とその製造方法 |
| JP4377751B2 (ja) * | 2004-06-10 | 2009-12-02 | シャープ株式会社 | クロスポイント構造の半導体記憶装置及びその製造方法 |
| JP4619190B2 (ja) | 2005-04-28 | 2011-01-26 | ルネサスエレクトロニクス株式会社 | プログラム可能な不揮発性メモリ |
| JP2007005699A (ja) * | 2005-06-27 | 2007-01-11 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| KR100739963B1 (ko) * | 2005-11-23 | 2007-07-16 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| CN101432664A (zh) | 2006-03-06 | 2009-05-13 | 株式会社理光 | 调色剂、具有该调色剂的容器、显影剂、成像装置和处理盒及成像方法 |
| US8368137B2 (en) * | 2007-06-26 | 2013-02-05 | Sandisk Technologies Inc. | Dual bit line metal layers for non-volatile memory |
| US8097504B2 (en) * | 2007-06-26 | 2012-01-17 | Sandisk Technologies Inc. | Method for forming dual bit line metal layers for non-volatile memory |
| US7910976B2 (en) * | 2007-06-28 | 2011-03-22 | Richard Fastow | High density NOR flash array architecture |
| JP2009135223A (ja) * | 2007-11-29 | 2009-06-18 | Oki Semiconductor Co Ltd | 半導体装置およびその製造方法 |
| KR101458959B1 (ko) * | 2008-06-24 | 2014-11-10 | 삼성전자주식회사 | 셰어드 비트라인 구조를 갖는 반도체 장치 및 그 제조방법 |
| JP5175889B2 (ja) * | 2010-03-26 | 2013-04-03 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| US8754483B2 (en) * | 2011-06-27 | 2014-06-17 | International Business Machines Corporation | Low-profile local interconnect and method of making the same |
| TWI651812B (zh) * | 2015-05-27 | 2019-02-21 | 聯華電子股份有限公司 | 半導體裝置與其形成方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577162A (en) * | 1980-06-17 | 1982-01-14 | Toshiba Corp | Nonvolatile semiconductor memory and manufacture therefor |
| KR890004962B1 (ko) * | 1985-02-08 | 1989-12-02 | 가부시끼가이샤 도오시바 | 반도체장치 및 그 제조방법 |
| US5227319A (en) * | 1985-02-08 | 1993-07-13 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| US4818714A (en) * | 1987-12-02 | 1989-04-04 | Advanced Micro Devices, Inc. | Method of making a high performance MOS device having LDD regions with graded junctions |
| JPH0783066B2 (ja) * | 1989-08-11 | 1995-09-06 | 株式会社東芝 | 半導体装置の製造方法 |
| US5270240A (en) * | 1991-07-10 | 1993-12-14 | Micron Semiconductor, Inc. | Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines |
-
1997
- 1997-06-27 JP JP17245097A patent/JP3641103B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-25 US US09/104,622 patent/US6080624A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6080624A (en) | 2000-06-27 |
| JPH1117156A (ja) | 1999-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040324 |
|
| A131 | Notification of reasons for refusal |
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|
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|
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090128 Year of fee payment: 4 |
|
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|
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