JP2009188293A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】ディボットを発生させることなく、フローティングゲートの鋭角部を適切に形成するスプリットゲート型の不揮発性半導体記憶装置の提供。
【解決手段】不揮発性半導体記憶装置は、コントロールゲート及びフローティングゲート３と、フローティングゲート３の上面ＦＵＳと対向する消去ゲート１０と、半導体基板１から突出する第１突出部ＰＲ１を有する第１素子分離構造６−１と、半導体基板１から突出する第２突出部ＰＲ２を有する第２素子分離構造６−２と、を備える。第１突出部ＰＲ１は、第１傾斜面ＳＬＰ１を有し、第２突出部ＰＲ２は、第２傾斜面ＳＬＰ２を有する。それら第１傾斜面ＳＬＰ１と第２傾斜面ＳＬＰ２は対向しており、その間隔は半導体基板１から離れるにつれて広くなる。フローティングゲート３は、第１突出部ＰＲ１と第２突出部ＰＲ２に挟まれており、それらより半導体基板１側に位置する部分を少なくとも有する。
【選択図】図４

Description

本発明は、スプリットゲート型の不揮発性半導体記憶装置及びその製造方法に関する。特に、本発明は、消去ゲートを備えるスプリットゲート型の不揮発性半導体記憶装置及びその製造方法に関する。
電気的に消去／プログラム可能な不揮発性半導体記憶装置として、フラッシュメモリやＥＥＰＲＯＭ等が知られている。そのような不揮発性半導体記憶装置のメモリセルは、典型的には、フローティングゲートとコントロールゲートを備えるトランジスタである。コントロールゲートは、フローティングゲート上に積層される場合もあるし、フローティングゲート側方のチャネル領域上に少なくとも形成される場合もある。後者は、一般的に「スプリットゲート型」と呼ばれ、過消去対策や読み出し速度向上等の観点から優れている。
上記メモリセルに対する一般的なデータプログラム／消去方法は、次の通りである。データプログラムは、ＣＨＥ（Channel Hot Electron）方式で実現される。具体的には、コントロールゲートとドレインにそれぞれ所定のプログラム電位が印加され、ドレイン近傍で発生するホットエレクトロンがフローティングゲートに注入される。一方、データ消去は、ＦＮ（Fowler-Nordheim）トンネル方式で実現される。具体的には、コントロールゲートに高電位が印加され、ＦＮトンネリングにより、フローティングゲート中の電子がトンネル絶縁膜を通してコントロールゲートへ引き抜かれる。
ここで、次の問題点が考えられる。上述のスプリットゲート型の場合、コントロールゲートは、チャネル領域上にゲート絶縁膜を介して形成される。また、上述の通り、データ消去時には、ＦＮトンネリングを実現するために、コントロールゲートには高電位を印加する必要がある。従って、信頼性の観点から、高電位が印加されるコントロールゲート直下のゲート絶縁膜を薄くすることが出来ない。コントロールゲートとチャネル領域の間のゲート絶縁膜を薄く出来ない場合、データ読み出し時の読み出し電流が減少し、読み出し速度が低下するという問題が生じる。
このような問題を解決するために、データ消去用の「消去ゲート（erase gate）」を、コントロールゲートとは別に設ける技術が提案されている（特許文献１、特許文献２、特許文献３参照）。データ消去時には、コントロールゲートではなくこの消去ゲートに高電位が印加される。その結果、ＦＮトンネリングにより、フローティングゲート中の電子が消去ゲートに引き抜かれる。データ消去時にコントロールゲートに高電位を印加する必要がなくなるため、コントロールゲート直下のゲート絶縁膜を薄くすることが可能となる。その結果、読み出し速度の低下が防止される。
図１は、特許文献１に開示されたメモリセルを示している。シリコン基板６０上にＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離膜７２が形成されている。また、シリコン基板６０上にゲート酸化膜６３を介してフローティングゲート６４が形成されている。そのフローティングゲート６４上には、選択酸化法により選択酸化膜６６が形成されている。選択酸化膜６６は、フローティングゲート６４の中央部で厚く形成され、結果としてフローティングゲート６４の上面が窪む。更に、素子分離膜７２、フローティングゲート６４の側面、及び選択酸化膜６６を覆うようにトンネル酸化膜６７が形成され、そのトンネル酸化膜６７上に消去ゲート６８が形成されている。消去ゲート６８上には酸化膜６９が形成されている。図１に示されるように、消去ゲート６８は、選択酸化膜６６及びトンネル酸化膜６７を挟んでフローティングゲート６４の上面と対向し、且つ、トンネル酸化膜６７を挟んでフローティングゲート６４の側面と対向している。そのフローティングゲート６４の側面は鉛直である。
図２は、特許文献２に開示されたメモリセルを示している。シリコン基板８０中にソース領域８１及びドレイン領域８２が形成されている。また、シリコン基板８０上にゲート酸化膜８３を介してフローティングゲート８４及びコントロールゲート８５が形成されている。更に、ソース領域８１上にはゲート酸化膜８３及びトンネル酸化膜８７を介して消去ゲート８６が形成されている。フローティングゲート８４と消去ゲート８６の間にはトンネル酸化膜８７が介在しており、フローティングゲート８４とコントロールゲート８５の間には酸化膜８８が介在している。更に、ドレイン領域８２、コントロールゲート８５及び消去ゲート８６の上面上には、それぞれシリサイド膜８９、９０及び９１が形成されている。図２に示されるように、消去ゲート８６は、ソース領域８１上に形成され、トンネル酸化膜８７を挟んでフローティングゲート８４の上面の一部及び側面全体と対向している。そのフローティングゲート８４の側面は鉛直である。
図３は、特許文献３に開示されたメモリセルを示している。シリコン基板１００中にソース領域１０１及びドレイン領域１０２が形成されている。チャネル領域上にはゲート絶縁膜１０３、１０４を介してコントロールゲート１０５及びフローティングゲート１０６がそれぞれ形成されている。コントロールゲート１０５上には酸化膜１０９が形成されている。ソース領域１０１上にはソース配線１１０が形成されている。更に、フローティングゲート１０６、酸化膜１０９及びソース配線１１０を覆うようにトンネル酸化膜１０８が形成されており、そのトンネル酸化膜１０８上に消去ゲート１０７が形成されている。図３に示されるように、フローティングゲート１０６は鉛直な第１側面と湾曲した第２側面を有している。第１側面と第２側面はフローティングゲート１０６の上端部で互いにつながっており、第１側面と第２側面の間隔はその上端部からシリコン基板１００側に向けて広くなっている。つまり、フローティングゲート１０６は上端部に向かって尖っている。消去ゲート１０７は、トンネル酸化膜１０８を挟んでフローティングゲート１０６の上端部と対向している。
特開２００１−２３０３３０号公報 特開２０００−２８６３４８号公報 特開２００１−８５５４３号公報
消去効率を向上させるために、消去ゲートと対向するフローティングゲートの鋭角部での電界集中を利用することが考えられる。本願発明者は、フローティングゲートの両側面を内側に向けて湾曲させることによって、消去ゲートと対向するフローティングゲートの鋭角部を形成できると考えた。そのような両側面が湾曲したフローティングゲートは、例えば次のように形成することができる。
図５０に示されるように、半導体基板１上にゲート絶縁膜２が形成され、また、半導体基板１から突出する素子分離構造６−１、６−２が形成される。素子分離構造６−１は半導体基板１から突出する第１突出部ＰＲ１を有し、素子分離構造６−２は半導体基板１から突出する第２突出部ＰＲ２を有している。それら第１突出部ＰＲ１と第２突出部ＰＲ２のそれぞれの上端部をエッチングにより除去することにより、図５０に示されるように、第１突出部ＰＲ１及び第２突出部ＰＲ２のそれぞれに第１傾斜面ＳＬＰ１と第２傾斜面ＳＬＰ２が形成される。第１傾斜面ＳＬＰ１と第２傾斜面ＳＬＰ２は対向しており、第１傾斜面ＳＬＰ１と第２傾斜面ＳＬＰ２の間隔は半導体基板１から離れるにつれて広くなる。そして、第１突出部ＰＲ１と第２突出部ＰＲ２に挟まれるようにフローティングゲートが形成されるとよい。このようにして形成されるフローティングゲートの両側面は、それぞれ第１傾斜面ＳＬＰ１及び第２傾斜面ＳＬＰ２に接触するため、内側に向かって湾曲することになる。
しかしながら、上述の第１傾斜面ＳＬＰ１及び第２傾斜面ＳＬＰ２をエッチングにより形成する際には、次のような問題が生じる恐れがある。それは、第１突出部ＰＲ１及び第２突出部ＰＲ２の上端部をエッチングし過ぎると、図５０に示されるように半導体基板１が露出するまで削れてしまい、いわゆる「ディボット（divot）」が発生することである。ディボットは、デバイスの信頼性を著しく損なう。デバイスの信頼性を確保するためには、ディボットを発生させることなく、フローティングゲートの鋭角部を適切に形成することが望ましい。
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の第１の観点において、不揮発性半導体記憶装置が提供される。その不揮発性半導体記憶装置は、半導体基板（１）と、半導体基板（１）中のチャネル領域上のゲート絶縁膜（２０，２）上に並んで形成されたコントロールゲート（２２）及びフローティングゲート（３）と、フローティングゲート（３）の上面（ＦＵＳ）と対向する消去ゲート（１０）と、を備える。不揮発性半導体記憶装置は更に、半導体基板（１）から突出する第１突出部（ＰＲ１）を有する第１素子分離構造（６−１）と、半導体基板（１）から突出する第２突出部（ＰＲ２）を有する第２素子分離構造（６−２）と、を備える。第１突出部（ＰＲ１）は、第１素子分離構造（６−１）の上面（ＳＵＳ１）と側面（ＳＳＳ１）とをつなぐ第１傾斜面（ＳＬＰ１）を有し、第２突出部（ＰＲ２）は、第２素子分離構造（６−２）の上面（ＳＵＳ２）と側面（ＳＳＳ２）とをつなぐ第２傾斜面（ＳＬＰ２）を有する。それら第１傾斜面（ＳＬＰ１）と第２傾斜面（ＳＬＰ２）は対向しており、第１傾斜面（ＳＬＰ１）と第２傾斜面（ＳＬＰ２）の間隔は半導体基板（１）から離れるにつれて広くなる。フローティングゲート（３）は、第１突出部（ＰＲ１）と第２突出部（ＰＲ２）に挟まれており、第１傾斜面（ＳＬＰ１）及び第２傾斜面（ＳＬＰ２）より半導体基板（１）側に位置する部分を少なくとも有する。
本発明の第２の観点において、不揮発性半導体記憶装置が提供される。その不揮発性半導体記憶装置は、半導体基板（１）と、半導体基板（１）から突出する突出部（ＰＲ１）を有する素子分離構造（６）と、半導体基板（１）中のチャネル領域上のゲート絶縁膜（２０，２）上に並んで形成されたコントロールゲート（２２）及びフローティングゲート（３）と、フローティングゲート（３）の上面（ＦＵＳ）と対向する消去ゲート（１０）と、を備える。突出部（ＰＲ１）は、素子分離構造（６）の上面と側面とをつなぐ傾斜面（ＳＬＰ１）を有する。フローティングゲート（３）の側面（ＦＳＳ１）は、その傾斜面（ＳＬＰ１）と接触している。フローティングゲート（３）の底面（ＦＢＳ）の幅（Ｗ２）は、フローティングゲート（３）の上面（ＦＵＳ）の幅（Ｗ１）よりも狭い。フローティングゲート（３）は、傾斜面（ＳＬＰ１）より半導体基板（１）側に位置する部分を少なくとも有する。
本発明の第３の観点において、不揮発性半導体記憶装置の製造方法が提供される。まず、半導体基板（１）上の第１ゲート絶縁膜（２）上に第１ゲート材料膜（３ａ）が形成される。次に、第１ゲート材料膜（３ａ）及び第１ゲート絶縁膜（２）を貫通し半導体基板（１）内に達するように、第１素子分離構造（６−１）と第２素子分離構造（６−２）が形成される。第１素子分離構造（６−１）及び第２素子分離構造（６−２）は、半導体基板（１）から突出する第１突出部（ＰＲ１）及び第２突出部（ＰＲ２）をそれぞれ有する。次に、第１突出部（ＰＲ１）と第２突出部（ＰＲ２）のそれぞれの上端部をエッチングすることにより、第１素子分離構造（６−１）の上面（ＳＵＳ１）と側面（ＳＳＳ１）をつなぐ第１傾斜面（ＳＬＰ１）と、第２素子分離構造（６−２）の上面（ＳＵＳ２）と側面（ＳＳＳ２）をつなぐ第２傾斜面（ＳＬＰ２）が形成される。ここで、第１傾斜面（ＳＬＰ１）と第２傾斜面（ＳＬＰ２）は対向しており、第１傾斜面（ＳＬＰ１）と第２傾斜面（ＳＬＰ２）の間隔は半導体基板（１）から離れるにつれて広くなる。また、第１ゲート材料膜（３ａ）は、第１傾斜面（ＳＬＰ１）及び第２傾斜面（ＳＬＰ２）より半導体基板（１）側に位置する部分を少なくとも有する。次に、第１ゲート材料膜（３ａ）上に、第１傾斜面（ＳＬＰ１）と第２傾斜面（ＳＬＰ２）に挟まれる第２ゲート材料膜（３ｂ）が形成される。次に、第１ゲート材料膜（３ａ）及び第２ゲート材料膜（３ｂ）をパターンニングすることにより、第１突出部（ＰＲ１）と第２突出部（ＰＲ２）に挟まれるフローティングゲート（３）が形成される。フローティングゲート（３）の上面（ＦＵＳ）は消去ゲート（１０）と対向する。次に、フローティングゲート（３）と並ぶコントロールゲート（２２）が、半導体基板（１）上の第２ゲート絶縁膜（２０）上に形成される。
本発明によれば、ディボットを発生させることなく、消去ゲートと対向するフローティングゲートの鋭角部が適切に形成される。その結果、デバイスの信頼性を損なうことなく、消去効率及び消去速度を向上させることが可能となる。
添付図面を参照して、本発明の実施の形態に係る不揮発性半導体記憶装置及びその製造方法を説明する。
１．概要
図４は、本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルを概略的に示している。半導体基板１上にはゲート絶縁膜を介してフローティングゲート３が形成されている。また、フローティングゲート３の上面ＦＵＳと対向するように消去ゲート１０が形成されている。
更に、半導体基板１には第１素子分離構造６−１と第２素子分離構造６−２が形成されている。第１素子分離構造６−１は、半導体基板１から突出する第１突出部ＰＲ１を有し、第２素子分離構造６−２は、半導体基板１から突出する第２突出部ＰＲ２を有している。第１突出部ＰＲ１は、第１素子分離構造６−１の上面ＳＵＳ１と側面ＳＳＳ１をつなぐ第１傾斜面ＳＬＰ１を有している。一方、第２突出部ＰＲ２は、第２素子分離構造６−２の上面ＳＵＳ２と側面ＳＳＳ２をつなぐ第２傾斜面ＳＬＰ２を有している。それら第１傾斜面ＳＬＰ１と第２傾斜面ＳＬＰ２は対向しており、第１傾斜面ＳＬＰ１と第２傾斜面ＳＬＰ２の間隔は半導体基板１から離れるにつれて広くなる。
フローティングゲート３の側面は、互いに対向する第１側面ＦＳＳ１と第２側面ＦＳＳ２を含んでいる。また、フローティングゲート３の上面ＦＵＳは、互いに対向する第１辺ＦＥ１及び第２辺ＦＥ２を含んでおり、第１辺ＦＥ１において第１側面ＦＳＳ１とつながり、第２辺ＦＥ２において第２側面ＦＳＳ２とつながっている。本実施の形態において、フローティングゲート３は、上述の第１突出部ＰＲ１と第２突出部ＰＲ２に挟まれている。より詳細には、フローティングゲート３の第１側面ＦＳＳ１及び第２側面ＦＳＳ２は、上述の第１傾斜面ＳＬＰ１及び第２傾斜面ＳＬＰ２のそれぞれと接触している。よって、第１側面ＦＳＳ１と第２側面ＦＳＳ２の間隔は、上面ＦＵＳから半導体基板１側に向かうにつれて狭くなる。つまり、フローティングゲート３の両側面ＦＳＳ１、ＦＳＳ２が内側に向かって湾曲している。
また、本実施の形態において、フローティングゲート３は、上述の第１傾斜面ＳＬＰ１及び第２傾斜面ＳＬＰ２より半導体基板１側に位置する部分を少なくとも有している。より詳細には、図４に示されるように、フローティングゲート３は、半導体基板１上にゲート絶縁膜を介して形成された第１導電膜３ａと、その第１導電膜３ａ上に形成された第２導電膜３ｂとを含んでいる。このうち第１導電膜３ａの下面ＦＢＳは、上述の第１傾斜面ＳＬＰ１及び第２傾斜面ＳＬＰ２よりも半導体基板１側に位置している。すなわち、第１導電膜３ａの少なくとも一部は、第１傾斜面ＳＬＰ１及び第２傾斜面ＳＬＰ２よりも下方に位置している。
後述されるように、第１傾斜面ＳＬＰ１及び第２傾斜面ＳＬＰ２は、第１突出部ＰＲ１及び第２突出部ＰＲ２のそれぞれの上端部をエッチングすることにより形成される。フローティングゲート３のうち上記第１導電膜３ａは、当該エッチング工程より前に形成され、当該エッチング工程において半導体基板１を保護する役割を果たす。その結果、図５０で示されたようなディボットの発生が防止される。すなわち、ディボットを発生させることなく、第１傾斜面ＳＬＰ１及び第２傾斜面ＳＬＰ２を適切に形成し、ひいては、両側面ＦＳＳ１、ＦＳＳ２が湾曲したフローティングゲート３を形成することが可能となる。
データ消去時、フローティングゲート３中の電子は、フローティングゲート３から消去ゲート１０に引き抜かれる。上述の通り、フローティングゲート３の第１側面ＦＳＳ１と第２側面ＦＳＳ２の間隔は、上面ＦＵＳから半導体基板１側に向かうにつれて狭くなる。従って、消去ゲート１０と対向するフローティングゲート３の上面ＦＵＳの両端部（ＦＥ１、ＦＥ２）がより尖ることになる。これにより、フローティングゲート３の上面ＦＵＳの両端部（ＦＥ１、ＦＥ２）での電界集中が強まり、結果として消去効率と消去速度が向上する。
以上に説明されたように、本実施の形態によれば、ディボットを発生させることなく、消去ゲート１０と対向するフローティングゲート３の鋭角部（ＦＥ１、ＦＥ２）が適切に形成される。その結果、デバイスの信頼性を損なうことなく、消去効率及び消去速度を向上させることが可能となる。
２．構造例
以下、本実施の形態に係る不揮発性半導体記憶装置の一例を詳しく説明する。図５は、本例に係る不揮発性半導体記憶装置の平面図（平面レイアウト）である。図６Ａ及び図６Ｂはそれぞれ、図５中の線Ａ−Ａ’及び線Ｂ−Ｂ’に沿った断面構造を示している。
図５において、破線で囲まれた部分が１ｂｉｔ分のメモリセルに相当する。Ｂ−Ｂ’に平行な方向に、消去ゲート（ＥＧ）１０、コントロールゲート（ＣＧ）２２、及びプラグ（ＰＬＵＧ）１７が形成されている。消去ゲート１０及びコントロールゲート２２は、プラグ１７に対して対称に配置されている。プラグ１７、消去ゲート１０及びコントロールゲート２２は、Ｂ−Ｂ’方向に延伸しており、Ｂ−Ｂ’方向に並ぶメモリセル間で共有される。一方、Ａ−Ａ’に平行な方向に、素子分離構造としてＳＴＩ（Shallow Trench Isolation）６、及び金属配線層（ｂｉｔ−ｌｉｎｅ）３２が形成されている。金属配線層３２は、メモリセルにつながるコンタクトプラグ（ＣＴ）３１に接続されており、プラグ１７、消去ゲート１０及びコントロールゲート２２の上層に形成されている。また、各メモリセルは、フローティングゲート（ＦＧ）３を有している。各メモリセルにおいて、フローティングゲート３は、消去ゲート１０の下層に形成されており、また、隣り合うＳＴＩ６間に挟まれている。
図６Ａには、図５中の線Ａ−Ａ’に沿った２個のメモリセルの断面構造が示されている。半導体基板であるシリコン基板１内には、Ｐウェル７が形成されている。Ｐウェル７の表面には、Ｎ型の不純物領域でありソースあるいはドレインとなる第１ソース／ドレイン拡散層１５及び第２ソース／ドレイン拡散層２３が形成されている。第２ソース／ドレイン拡散層２３は、ＬＤＤ構造を有している。プラグ１７は、第１ソース／ドレイン拡散層１５上に形成されており、第１ソース／ドレイン拡散層１５と電気的に接続されている。プラグ１７の上面には、コバルトシリサイド膜２８が形成されている。一方、コンタクトプラグ３１は、第２ソース／ドレイン拡散層２３上に形成されている。第２ソース／ドレイン拡散層２３の表層（上面）には、コバルトシリサイド膜２５が形成されており、コンタクトプラグ３１はコバルトシリサイド膜２５を介して第２ソース／ドレイン拡散層２３に電気的に接続されている。コンタクトプラグ３１につながる金属配線層３２は、層間絶縁膜２９上に形成されている。
プラグ１７の両側には、第２酸化膜サイドウォールスペーサー１６を挟んで、フローティングゲート３が形成されている。フローティングゲート３は、第１ポリシリコン膜（第１導電膜）３ａと第２ポリシリコン膜（第２導電膜）３ｂとから構成されており、２層構造を有している。フローティングゲート３とシリコン基板１（Ｐウェル７）との間には、第１ゲート酸化膜２が形成されている。フローティングゲート３は、第１ソース／ドレイン拡散層１５の一部とオーバーラップしており、第１ゲート酸化膜２を通して第１ソース／ドレイン拡散層１５と容量結合している。また、第２酸化膜サイドウォールスペーサー１６に対向する側のフローティングゲート３の側面には、第３酸化膜サイドウォールスペーサー１９及び第２ゲート酸化膜２０が形成されている。更に、フローティングゲート３上には、酸化膜８及びトンネル酸化膜９が形成されている。このようにフローティングゲート３は、周囲を絶縁膜で囲まれており、外部から電気的に隔離されている。
フローティングゲート３の直上には、酸化膜８及びトンネル酸化膜９を介して、消去ゲート１０が形成されている。消去ゲート１０の両側面には、フローティングゲート３と同様に、第２酸化膜サイドウォールスペーサー１６、第３酸化膜サイドウォールスペーサー１９及び第２ゲート酸化膜２０が形成されている。消去ゲート１０の上面はシリサイド化され、コバルトシリサイド膜２７が形成されている。後述されるように、この消去ゲート１０は、データ消去時に用いられる。
更に、シリコン基板１（Ｐウェル７）表層のチャネル領域上に、第２ゲート酸化膜２０を介してコントロールゲート２２が形成されている。つまり、コントロールゲート２２とフローティングゲート３は、チャネル領域上のゲート酸化膜（２、２０）上に並んで形成されている。これは、スプリットゲート型のメモリセルの特徴である。コントロールゲート２２とフローティングゲート３の間には、第３酸化膜サイドウォールスペーサー１９及び第２ゲート酸化膜２０が介在している。コントロールゲート２２の他方の側面には、第４酸化膜サイドウォールスペーサー２４が形成されている。また、コントロールゲート２２の上面はシリサイド化され、コバルトシリサイド膜２６が形成されている。
このように、第２ソース／ドレイン拡散層２３、コントロールゲート２２、消去ゲート１０及びプラグ１７の上面の全てがシリサイド化されている。これにより、配線抵抗を十分に低減することが可能となる。
尚、図６Ａに示されるように、隣接するメモリセル同士は、第１ソース／ドレイン拡散層１５（プラグ１７）を共用する。そして、それぞれのメモリセルは、第１ソース／ドレイン拡散層１５（プラグ１７）に対して、対称に形成されている。つまり、第１ソース／ドレイン拡散層１５（プラグ１７）に対して、フローティングゲート３、消去ゲート１０及びコントロールゲート２２等が、対称に形成されている。
図６Ｂには、図５中の線Ｂ−Ｂ’に沿った２個のメモリセルの断面構造が示されている。素子分離構造としてのＳＴＩ６は、シリコン基板１（Ｐウェル７）中に形成され、且つ、シリコン基板１（Ｐウェル７）から突出するように形成されている。各ＳＴＩ６の上端部は削られており、傾斜面が形成されている。
隣り合うＳＴＩ６の間のシリコン基板１（Ｐウェル７）上には、第１ゲート酸化膜２を介してフローティングゲート３が形成されている。フローティングゲート３は、隣り合う２つのＳＴＩ６に挟まれている。また、フローティングゲート３は、第１ポリシリコン膜（第１導電膜）３ａと第２ポリシリコン膜（第２導電膜）３ｂとから構成されており、２層構造を有している。このうち第２ポリシリコン膜３ｂは、ＳＴＩ６と一部重なるように形成されている。また、第２ポリシリコン膜３ｂの上面は中央部が窪むように形成されており、且つ、第２ポリシリコン膜３ｂの両側面は内側に湾曲するように形成されている。その結果、第２ポリシリコン膜３ｂの上面角部には、ＳＴＩ６側に張り出すような鋭い鋭角部３ｃが形成されている。鋭角部３ｃの角度は例えば３０〜４０度程度である。
フローティングゲート３の上面上には酸化膜８が形成されている。酸化膜８は、フローティングゲート３の中央部上で最も厚くなっており、端部に向かうにつれて薄くなっている。トンネル酸化膜９は、酸化膜８、フローティングゲート３の鋭角部３ｃ、及びＳＴＩ６を覆うように形成されている。つまり、フローティングゲート３の上面の鋭角部３ｃは、トンネル酸化膜９に接触している。
トンネル酸化膜９上には消去ゲート１０が形成されている。消去ゲート１０は、フローティングゲート３の上面と対向している。ここで、フローティングゲート３と消去ゲート１０の距離は、フローティングゲート３の鋭角部３ｃの箇所で一番近くなっており、その距離はトンネル酸化膜９の膜厚である。つまり、消去ゲート１０は、トンネル酸化膜９を挟んで特にフローティングゲート３の鋭角部３ｃと対向している。
消去ゲート１０上にはコバルトシリサイド膜２７が形成されている。コバルトシリサイド膜２７上には層間絶縁膜２９が形成されている。
図７は、図６Ｂで示されたメモリセルの構造を概略的に示している。図７を参照して、本例におけるフローティングゲート３、素子分離構造（ＳＴＩ）６、消去ゲート１０の形状や位置関係を更に詳しく説明する。
シリコン基板１には第１素子分離構造６−１と第２素子分離構造６−２が形成されている。第１素子分離構造６−１と第２素子分離構造６−２は互いに平行である（図５参照）。第１素子分離構造６−１は、シリコン基板１から突出する第１突出部ＰＲ１を有し、第２素子分離構造６−２は、シリコン基板１から突出する第２突出部ＰＲ２を有している。第１突出部ＰＲ１は、第１素子分離構造６−１の上面ＳＵＳ１と側面ＳＳＳ１をつなぐ湾曲した第１傾斜面ＳＬＰ１を有している。一方、第２突出部ＰＲ２は、第２素子分離構造６−２の上面ＳＵＳ２と側面ＳＳＳ２をつなぐ湾曲した第２傾斜面ＳＬＰ２を有している。それら第１傾斜面ＳＬＰ１と第２傾斜面ＳＬＰ２は対向しており、第１傾斜面ＳＬＰ１と第２傾斜面ＳＬＰ２の間隔はシリコン基板１から離れるにつれて広くなっている。
フローティングゲート３は、第１ゲート酸化膜２を介してシリコン基板１上に形成されている。フローティングゲート３の側面は、互いに対向する第１側面ＦＳＳ１と第２側面ＦＳＳ２を含んでいる。また、フローティングゲート３の上面ＦＵＳは、互いに対向する第１辺ＦＥ１及び第２辺ＦＥ２を含んでおり、第１辺ＦＥ１において第１側面ＦＳＳ１とつながり、第２辺ＦＥ２において第２側面ＦＳＳ２とつながっている。
フローティングゲート３の上面ＦＵＳは窪んでおり（湾曲しており）、第１辺ＦＥ１及び第２辺ＦＥ２は、第１辺ＦＥ１と第２辺ＦＥ２との間の上面ＦＵＳよりも上に位置している。つまり、フローティングゲート３は、第１辺ＦＥ１と第２辺ＦＥ２において上述の「鋭角部３ｃ」を有している。尚、鋭角部３ｃの数は２個に限られず、１個であってもよいし、３個以上であってもよい。
また、フローティングゲート３は、上述の第１突出部ＰＲ１と第２突出部ＰＲ２に挟まれている。より詳細には、フローティングゲート３の第１側面ＦＳＳ１及び第２側面ＦＳＳ２は、上述の第１傾斜面ＳＬＰ１及び第２傾斜面ＳＬＰ２のそれぞれと接触している。よって、第１側面ＦＳＳ１と第２側面ＦＳＳ２の間隔は、上面ＦＵＳからシリコン基板１側に向かうにつれて狭くなる。つまり、フローティングゲート３の両側面ＦＳＳ１、ＦＳＳ２が内側に向かって湾曲している。その結果、フローティングゲート３の底面ＦＢＳの幅Ｗ２は、上面ＦＵＳの幅Ｗ１よりも狭くなる。また、上面ＦＵＳの第１辺ＦＥ１及び第２辺ＦＥ２における「鋭角部３ｃ」は更に鋭くなる。
また、フローティングゲート３は、上述の第１傾斜面ＳＬＰ１及び第２傾斜面ＳＬＰ２よりシリコン基板１側に位置する部分を少なくとも有している。より詳細には、フローティングゲート３は、シリコン基板１上に第１ゲート酸化膜２を介して形成された第１導電膜３ａと、その第１導電膜３ａ上に形成された第２導電膜３ｂとを含んでいる。このうち第１導電膜３ａの下面ＦＢＳは、第１傾斜面ＳＬＰ１及び第２傾斜面ＳＬＰ２よりもシリコン基板１側に位置している。すなわち、第１導電膜３ａの少なくとも一部は、第１傾斜面ＳＬＰ１及び第２傾斜面ＳＬＰ２よりも下方に位置している。
消去ゲート１０は、フローティングゲート３の上面ＦＵＳと対向するように形成されている。ここで、消去ゲート１０の全体が、フローティングゲート３の上面ＦＵＳよりも上に位置している。従って、消去ゲート１０は、フローティングゲート３の側面と対向しない。また、消去ゲート１０の底面ＥＢＳと第１辺ＦＥ１、第２辺ＦＥ２との間隔はそれぞれＴ１、Ｔ２である。一方、消去ゲート１０の底面ＥＢＳと辺ＦＥ１−ＦＥ２間の上面ＦＵＳとの間隔は、上記Ｔ１、Ｔ２よりも大きいＴ３である（Ｔ３＞Ｔ１、Ｔ２）。すなわち、消去ゲート１０の底面ＥＢＳは、フローティングゲート３の第１辺ＦＥ１と第２辺ＦＥ２との間の上面ＦＵＳよりも、第１辺ＦＥ１及び第２辺ＦＥ２に近い。
以上に説明された特徴は、既出の図４で説明された特徴を包含していることに留意されたい。
３．動作
次に、本例に係るメモリセルに対するデータ書き込み、データ読み出し、及びデータ消去を説明する。
（データ書き込み）
図８を参照して、データ書き込みを説明する。図８には、線Ａ−Ａ’に沿った構造が概念的に示されている。書き込みは、ソースサイドチャネルホットエレクトロン（ＣＨＥ：Channel Hot Electron）注入よって行われる。書き込み動作時においては、第１ソース／ドレイン拡散層１５は、ドレイン（Ｄ）として、第２ソース／ドレイン拡散層２３はソース（Ｓ）として、それぞれ機能する。例えば、コントロールゲート２２には＋１．６Ｖの電圧が印加され、第１ソース／ドレイン拡散層１５には＋７．６Ｖの電圧が印加され、第２ソース／ドレイン拡散層２３には＋０．３Ｖの電圧が印加される。第２ソース／ドレイン拡散層２３から放出された電子は、チャネル領域の強電界により加速され、ＣＨＥとなる。特に、第１ソース／ドレイン拡散層１５とフローティングゲート３との間の容量結合によってフローティングゲート３の電位も高くなっており、コントロールゲート２２とフローティングゲート３との間の狭いギャップには、強電界が発生する。その強電界により生成された高エネルギーのＣＨＥが、ゲート酸化膜２を通してフローティングゲート３に注入される。このような注入は、ソースサイドインジェクション（ＳＳＩ：Source Side Injection）と呼ばれ、ＳＳＩによれば、電子注入効率が向上し、印加電圧を低く設定することが可能となる。フローティングゲート３に電子が注入されることにより、メモリセルトランジスタの閾値電圧が上昇する。
また、書き込み動作時、消去ゲート１０に電圧を印加してもよい（例えば、４〜５Ｖ）。すなわち、消去ゲート１０がフローティングゲート３の電位を持ち上げる役割を担っても良い。この場合には、第１ソース／ドレイン拡散層１５に印加する電圧を下げることができるため、第１ソース／ドレイン拡散層１５と第２ソース／ドレイン拡散層２３の間（ソース−ドレイン間）のパンチスルー耐性を上げることが可能になる。
（データ読み出し）
図９を参照して、データ読み出しを説明する。図９には、線Ａ−Ａ’に沿った構造が概念的に示されている。読み出し動作時には、第１ソース／ドレイン拡散層１５は、ソース（Ｓ）として、第２ソース／ドレイン拡散層２３は、ドレイン（Ｄ）として、それぞれ機能する。例えば、コントロールゲート２２には＋２．７Ｖの電圧が印加され、第２ソース／ドレイン拡散層２３には＋０．５Ｖの電圧が印加され、第１ソース／ドレイン拡散層１５及びシリコン基板１の電圧は０Ｖに設定される。消去セル（例えば、フローティングゲート３に電荷が注入されていない状態のメモリセル）の場合、閾値電圧は低く、読み出し電流（メモリセル電流）が流れる。一方、書き込み（プログラム）セル（例えば、フローティングゲート３に電荷が注入されている状態のメモリセル）の場合、閾値電圧は高く、読み出し電流（メモリセル電流）がほとんど流れない。この読み出し電流（メモリセル電流）を検出することによって、プログラムセルか消去セルかを判定（データ０が記憶されているのかデータ１が記憶されているのかを判定）することができる。
（データ消去）
図１０Ａ及び図１０Ｂを参照して、データ消去を説明する。図１０Ａには、線Ａ−Ａ’に沿った構造が概念的に示されており、図１０Ｂには、線Ｂ−Ｂ’に沿った構造が概念的に示されている。データ消去は、ＦＮトンネル方式で行われる。例えば、消去ゲート１０には１０Ｖの電圧が印加され、コントロールゲート２２、第１ソース／ドレイン拡散層１５、第２ソース／ドレイン拡散層２３及びシリコン基板１の電圧は、０Ｖに設定される。その結果、消去ゲート１０とフローティングゲート３との間のトンネル絶縁膜９に高電界が印加され、ＦＮトンネル電流が流れる。これによりフローティングゲート３内の電子が、トンネル絶縁膜９を通じて、消去ゲート１０に引き抜かれる。
特に、消去ゲート１０に近いフローティングゲート３の鋭角部３ｃ（第１辺ＦＥ１及び第２辺ＦＥ２）の周辺には、尖り形状により強い電界集中が発生する。従って、図１０Ｂに示されるように、フローティングゲート３内の電子は、主としてその鋭角部３ｃから消去ゲート１０に放出される。フローティングゲート３の鋭角部３ｃは、電子の引き抜き効率を向上させていると言える。このように、本実施の形態によれば、消去ゲート１０と対向するフローティングゲート３の鋭角部３ｃにより、消去効率と消去速度が向上する。
フローティングゲート３から電子が引き抜かれることにより、メモリセルの閾値電圧が減少する。尚、過消去によりフローティングゲート３に関する閾値電圧が負になった場合、フローティングゲート３の下部のシリコン基板１（Ｐウェル７）内には、チャネルが常時発生し得る。しかしながら、チャネル領域上にはコントロールゲート２２も設けられているため、メモリセルが常にオン状態となってしまうことを防止できる。このように、スプリットゲート型は、過剰消去エラーが防止されるという利点を有する。
また、上述の通り、消去動作時には、コントロールゲート２２とは別に設けられた消去ゲート１０に高電圧が印加され、消去ゲート１０とフローティングゲート３との間でＦＮトンネリングが発生する。コントロールゲート２２に高電圧を印加する必要がないため、コントロールゲート２２直下の第２ゲート酸化膜２０の劣化は発生しない。従って、第２ゲート酸化膜２０を薄くすることが可能となる。その結果、低電圧でもデータ読み出し時のメモリセル電流を大きくすることでき、読み出し速度が向上する。
４．製造方法の例
以下、図１１〜図４９を参照して、本実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を説明する。図１１〜図４９の各々には、各製造工程におけるＡ−Ａ’断面構造及びＢ−Ｂ’断面構造が示されている。
まず、図１１に示されるように、熱酸化法により、シリコン基板１上に８〜１０ｎｍ程度の膜厚の第１ゲート酸化膜２が形成される。続いて、ＣＶＤ法により、８０〜１００ｎｍ程度の膜厚の第１ポリシリコン膜３ａが、第１ゲート酸化膜２上に形成される。第１ポリシリコン膜３ａは、フローティングゲート３の一部となる材料膜（第１ゲート材料膜）である。更に、ＣＶＤ法により、１００ｎｍ〜１５０ｎｍ程度の膜厚のフィールド窒化膜４が、第１ポリシリコン膜３ａ上に形成される。
次に、図１２に示されるように、素子分離構造形成のための第１レジストマスク５が、フィールド窒化膜４上に形成される。第１レジストマスク５は、Ａ−Ａ’に平行な方向に開口パターンを有している。
次に、図１３に示されるように、第１レジストマスク５をマスクとして用いることにより、異方性ドライエッチングが実施される。その結果、フィールド窒化膜４、第１ポリシリコン膜３ａ及び第１ゲート酸化膜２が順次選択的に除去される。更に、３００ｎｍ程度の深さまでシリコン基板１がエッチングされ、トレンチが形成される。各トレンチは、Ａ−Ａ’に平行な方向に沿っている。その後、第１レジストマスク５が剥離される。
次に、プラズマＣＶＤ法により、６００〜７００ｎｍ程度の膜厚の酸化膜が全面に堆積される。その後、ＣＭＰ（Chemical Mechanical Polishing）により、酸化膜の表面がフィールド窒化膜４の上面と同じ高さになるように平坦化される。その結果、図１４に示されるように、素子分離構造としてのＳＴＩ６が、前工程で形成されたトレンチを埋めるように形成される。つまり、各ＳＴＩ６は、フィールド窒化膜４、第１ポリシリコン膜３ａ及び第１ゲート酸化膜２を貫通してシリコン基板１の内部に達するように形成される。図１４に示されるように、各ＳＴＩ６はシリコン基板１から突出するように形成されており、突出部（ＰＲ１、ＰＲ２；図７参照）を有している。尚、各ＳＴＩ６は、Ａ−Ａ’に平行な方向に沿っている。
次に、図１５に示されるように、１４０〜１６０度程度のリン酸液中に３０〜４０分程度浸すことによって、フィールド窒化膜４が除去される。
次に、図１６に示されるように、例えば注入エネルギー１３０〜１５０ｋｅＶ、ドーズ量４．０×１０１２〜６．０×１０１２ｃｍ−２で、ボロン（Ｂ）のイオン注入が実施される。ボロンは、第１ポリシリコン膜３ａ及び第１ゲート酸化膜２を通過してシリコン基板１へ注入される。その後、活性化のため、窒素雰囲気中９００〜１０００度程度の温度で熱処理が実施される。その結果、シリコン基板１内にＰウェル７が形成される。
次に、フッ酸を用いて酸化膜ウェットエッチングが３〜４分実施される。その結果、図１７に示されるように、各ＳＴＩ６（突出部ＰＲ１，ＰＲ２）の上端角部がエッチングされ、各ＳＴＩ６に湾曲した傾斜面（ＳＬＰ１，ＳＬＰ２；図７参照）が形成される。図１７に示されるように、隣り合うＳＴＩ６のそれぞれの傾斜面ＳＬＰ１、ＳＬＰ２は、互いに対向しており、傾斜面ＳＬＰ１、ＳＬＰ２の間隔は、シリコン基板１から離れるにつれて広くなっている。尚、当該エッチング工程より前に第１ポリシリコン膜３ａが既に形成されていることに留意されたい。この第１ポリシリコン膜３ａは、上述の傾斜面（ＳＬＰ１，ＳＬＰ２）よりシリコン基板１側に位置する部分を少なくとも有している。逆に言えば、当該エッチングは、傾斜面（ＳＬＰ１，ＳＬＰ２）が第１ポリシリコン膜３ａの下面（第１ゲート酸化膜２の上面）よりも上方に形成されるように実施される。よって、過剰なエッチングにより半導体基板１が露出し、いわゆる「ディボット（divot）」が発生することが防止される。第１ポリシリコン膜３ａは、当該エッチング工程において半導体基板１を保護する役割を果たしており、ディボットの発生を防止する。本実施の形態によれば、ディボットを発生させることなく、ＳＴＩ６の傾斜面（ＳＬＰ１，ＳＬＰ２）は適切に形成される。
次に、図１８に示されるように、ＣＶＤ法により、３００〜４００ｎｍ程度の膜厚の第２ポリシリコン膜３ｂが全面に堆積される。この第２ポリシリコン膜３ｂは、第１ポリシリコン膜３ａと同様に、フローティングゲート３の一部となる材料膜（第２ゲート材料膜）である。
次に、図１９に示されるように、ＣＭＰにより、第２ポリシリコン膜３ｂの表面がＳＴＩ６の上面と同じ高さになるように平坦化される。その結果、第２ポリシリコン膜３ｂが、第１ポリシリコン膜３ａ上においてＳＴＩ６の傾斜面（ＳＬＰ１，ＳＬＰ２）に挟まれるように形成される。この第２ポリシリコン膜３ｂの両側面は、ＳＴＩ６とオーバーラップしており、ＳＴＩ６の傾斜面（ＳＬＰ１，ＳＬＰ２）と接触している。このようにして、フローティングゲート３の材料となる第１ポリシリコン膜３ａと第２ポリシリコン膜３ｂから、Ａ−Ａ’方向に延在する構造（以下、「ゲート構造」と参照される）が形成される。このゲート構造は、第１ゲート酸化膜２上に形成されており、隣り合うＳＴＩ６（突出部ＰＲ１，ＰＲ２；図７参照）間に挟まれている。後述されるように、このゲート構造をパターンニングすることによりフローティングゲート３が形成される。図１９に示されるように、ゲート構造の上面は、Ａ−Ａ’に沿った第１辺ＦＥ１と第２辺ＦＥ２を含んでいる。これら第１辺ＦＥ１及び第２辺ＦＥ２が、上述のフローティングゲート３の上面の鋭角部３ｃとなる。
次に、図２０に示されるように、第１ポリシリコン膜３ａ及び第２ポリシリコン膜３ｂを導電化するために、Ｎ型不純物（例：砒素（Ａｓ）、注入エネルギー：５ｋｅＶ、ドーズ量：１．０×１０１５ｃｍ−２）が全面に注入される。あるいは、リン酸トリクロリド（ＰＯＣＬ３）を熱拡散源として第１ポリシリコン膜３ａ及び第２ポリシリコン膜３ｂにリンドープを行ってもよい。その後、活性化のため、窒素雰囲気中８００度程度の温度で熱処理が実施される。
次に、図２１に示されるように、第２ポリシリコン膜３ｂの上面上に絶縁膜が形成される。ここでは、熱酸化法が採用され、第２ポリシリコン膜３ｂの表層に酸化膜８が形成される。このとき、酸化膜８は、中央部が最も厚く、端部に近づくほど薄くなるように形成される。そのため、第２ポリシリコン膜３ｂの上面ＦＵＳは、窪み形状（湾曲形状）を有するようになる。結果として、上面ＦＵＳの第１辺ＦＥ１と第２辺ＦＥ２における鋭角部３ｃは更に鋭くなり、３０〜４０度程度の鋭角形状となる。
次に、図２２に示されるように、酸化膜８及びＳＴＩ６の表面が、フッ酸を用いることにより１０ｎｍ程度エッチング除去される。その結果、第２ポリシリコン膜３ｂの鋭角部３ｃが露出する。
次に、図２３に示されるように、ＣＶＤ法により、１４〜１６ｎｍ程度の膜厚のトンネル酸化膜９が全面に堆積される。トンネル酸化膜９は、酸化膜８、第２ポリシリコン膜３ｂの鋭角部３ｃ、及びＳＴＩ６を覆うように形成されている。つまり、第２ポリシリコン膜３ｂの鋭角部３ｃはトンネル酸化膜９に接触している。このようにして、上述のゲート構造上に、酸化膜８とトンネル酸化膜９からなる絶縁膜が形成される。ゲート構造上の絶縁膜の厚さは、第１辺ＦＥ１と第２辺ＦＥ２との間よりも、第１辺ＦＥ１及び第２辺ＦＥ２上で薄い。つまり、ゲート構造上の絶縁膜は、中央部が最も厚く、端部に近づくほど薄くなる。なお、トンネル酸化膜９を形成した後、熱酸化を行って熱酸化膜を更に形成してもよい。
次に、図２４に示されるように、ＣＶＤ法により、トンネル酸化膜９上に第３ポリシリコン膜１０ａが形成される。この第３ポリシリコン膜１０ａは、消去ゲート１０となる材料膜（第３ゲート材料膜）である。この第３ポリシリコン膜１０ａは、フローティングゲート３となるゲート構造の上面と対向している。特に、第３ポリシリコン膜１０ａは、トンネル酸化膜９を挟んで第２ポリシリコン膜３ｂの鋭角部３ｃ（第１辺ＦＥ１、第２辺ＦＥ２）に対向している。また、ゲート構造がＳＴＩ６の突出部間の領域に埋め込まれており、トンネル酸化膜９がＳＴＩ６を覆うように形成されているため、そのトンネル酸化膜９上に形成される第３ポリシリコン膜１０ａは、必然的にゲート構造の上面よりも上に位置することになる。つまり、第３ポリシリコン膜１０ａは、ゲート構造の側面と対向していない。
次に、図２５に示されるように、ＣＶＤ法により、２００〜３００ｎｍ程度の膜厚の窒化膜１１が全面に堆積される。
次に、図２６に示されるように、第２レジストマスク１２が窒化膜１１上に形成される。第２レジストマスク１２は、Ｂ−Ｂ’に平行な方向に開口パターンを有している。
次に、図２７に示されるように、異方性ドライエッチングにより、窒化膜１１が選択的に除去される。これにより、窒化膜１１は、Ｂ−Ｂ’に平行な方向に開口パターンを有するようになる。その後、第２レジストマスク１２が剥離される。
次に、ＣＶＤ法により１５０〜２００ｎｍ程度の膜厚の酸化膜が全面に堆積された後、エッチバックが実施される。その結果、図２８に示されるように、窒化膜１１の開口部側面に第１酸化膜サイドウォールスペーサー１３が形成される。この第１酸化膜サイドウォールスペーサー１３の幅は、フローティングゲート３のゲート長を決定するものとなる。
次に、図２９に示されるように、第１酸化膜サイドウォールスペーサー１３をマスクとして用いることにより、異方性ドライエッチングが実施される。これにより、第３ポリシリコン膜１０ａ、トンネル酸化膜９、酸化膜８、第２ポリシリコン膜３ｂ、第１ポリシリコン膜３ａ、及び第２ゲート酸化膜２が、順次選択的に除去される。その結果、シリコン基板１（Ｐウェル７）上に開口部が形成される。
次に、図３０に示されるように、１０〜２０ｎｍ程度の膜厚の酸化膜１４が全面に形成される。続いて、Ｎ型不純物のイオン注入が実施された後、活性化のため窒素雰囲気中１０００度程度の温度で熱処理が行われる。これにより、開口部下のシリコン基板１（Ｐウェル７）内に、第１ソース／ドレイン拡散層１５が形成される。イオン注入は、例えば、注入エネルギー４０ｋｅＶ、ドーズ量１．０×１０１４ｃｍ−２で、砒素（Ａｓ）を注入し、さらに、注入エネルギー３０ｋｅＶ、ドーズ量１．０×１０１４ｃｍ−２で、リン（Ｐ）を注入することで行われる。尚、第１ソース／ドレイン拡散層１５の一部は、第１ゲート酸化膜２の下に潜り込む、すなわち、第１ポリシリコン膜３ａ及び第２ポリシリコン膜３ｂにオーバーラップするように形成される。
次に、図３１に示されるように、異方性ドライエッチングにより、酸化膜１４がエッチバックされる。これにより、第１ソース／ドレイン拡散層１５上の開口部の側壁を覆うように第２酸化膜サイドウォールスペーサー１６が形成される。第２酸化膜サイドウォールスペーサー１６は、第１酸化膜サイドウォールスペーサー１３、第３ポリシリコン膜１０ａ、トンネル酸化膜９、酸化膜８、第２ポリシリコン膜３ｂ、第１ポリシリコン膜３ａ及び第２ゲート酸化膜２の側壁を覆っている。
次に、図３２に示されるように、５００〜６００ｎｍ程度の膜厚の第４ポリシリコン膜１７ａが形成される。この第４ポリシリコン膜１７ａは、第１ソース／ドレイン拡散層１５につながるプラグ１７の材料膜であり、第１ソース／ドレイン拡散層１５上の開口部に埋め込まれている。第４ポリシリコン膜１７ａには、例えば１．０×１０１９ｃｍ−２〜５．０×１０２０ｃｍ−２程度のリンがドープされている。
次に、図３３に示されるように、ＣＭＰにより、窒化膜１１の表面が露出するまで第４ポリシリコン膜１７ａの表面が平坦化される。つまり、第４ポリシリコン膜１７ａの表面が窒化膜１１の上面と同じ高さになるように平坦化される。
次に、図３４に示されるように、第４ポリシリコン膜１７ａの高さが低くなるように、第４ポリシリコン膜１７ａの一部がエッチングされる。当該エッチングは、第４ポリシリコン膜１７ａの上面が、第３ポリシリコン膜１０ａの上面から３０〜５０ｎｍ程度上方になるように行われる。
次に、図３５に示されるように、第１酸化膜サイドウォールスペーサー１３の上面が第４ポリシリコン膜１７ａの上面と同じ高さになるまで、第１酸化膜サイドウォールスペーサー１３の一部がエッチングされる。
次に、図３６に示されるように、第４ポリシリコン膜１７ａの上面が第３ポリシリコン膜１０ａの上面から３０〜５０ｎｍ程度下方になるように、第４ポリシリコン膜１７ａの一部がエッチングされる。これにより、第１ソース／ドレイン拡散層１５につながるプラグ１７が完成する。
次に、図３７に示されるように、８００〜９００度の温度で熱酸化を行うことにより、プラグ１７の上面に２０〜５０ｎｍ程度の膜厚のプラグ酸化膜１８が形成される。
次に、図３８に示されるように、１４０〜１６０度程度のリン酸液中に６０〜１００分程度浸すことによって、窒化膜１１が除去される。
次に、図３９に示されるように、第１酸化膜サイドウォールスペーサー１３、第２酸化膜サイドウォールスペーサー１６及びプラグ酸化膜１８をマスクとして用いることにより、異方性ドライエッチングが実施される。これにより、第３ポリシリコン膜１０ａ、トンネル酸化膜９、酸化膜８、第２ポリシリコン膜３ｂ、第１ポリシリコン膜３ａが、順次選択的に除去される。このとき、第１ゲート酸化膜２の露出部の膜厚は、ドライエッチングの影響で５ｎｍ程度まで薄くなる。本工程は、消去ゲート１０及びフローティングゲート３を形成するためのパターンニング工程に相当する。つまり、第３ポリシリコン膜１０ａ及びゲート構造（第１ポリシリコン膜３ａ、第２ポリシリコン膜３ｂ）をパターンニングすることにより、第３ポリシリコン膜１０ａから消去ゲート１０が形成され、ゲート構造（３ａ、３ｂ）からフローティングゲート３が形成される。形成される消去ゲート１０及びフローティングゲート３は、既出の図７で説明された特徴を有している。
次に、２０〜３０ｎｍ程度の膜厚の酸化膜が全面に形成された後、異方性ドライエッチングが実施される。これにより、図４０に示されるように、第１酸化膜サイドウォールスペーサー１３、消去ゲート１０、トンネル酸化膜９、酸化膜８、フローティングゲート３及び第１ゲート酸化膜２の側面に、第３酸化膜サイドウォールスペーサー１９が形成される。尚、このドライエッチングにより、前述の露出していた５ｎｍ程度の膜厚の第１ゲート酸化膜２は除去される。また、このドライエッチングより、第１酸化膜サイドウォールスペーサー１３が薄くなる。
次に、図４１に示されるように、ＣＶＤ法により、５〜７ｎｍ程度の膜厚の第２ゲート酸化膜２０が全面に堆積される。このとき、第２ゲート酸化膜２０は、シリコン基板１（Ｐウェル７）の露出領域上の他、第３酸化膜サイドウォールスペーサー１９の側壁にも形成される。そのため、第１酸化膜サイドウォールスペーサー１３、消去ゲート１０、トンネル酸化膜９、酸化膜８、フローティングゲート３及び第１ゲート酸化膜２の側壁には、２層の酸化膜（第３酸化膜サイドウォールスペーサー１９及び第２ゲート酸化膜２０）が形成されることになる。続いて、１０００度程度の酸素雰囲気や窒素雰囲気、若しくは酸素と窒素の混合された雰囲気でアニール処理を行ってもよい。また、８００〜９００度で熱酸化を行うことにより、第２ゲート酸化膜２０が形成されてもよい。
次に、図４２に示されるように、ＣＶＤ法により、２００〜３００ｎｍ程度の膜厚のリンドープされた第５ポリシリコン膜２１が全面に堆積される。この第５ポリシリコン膜２１は、コントロールゲート２２の材料となる材料膜である。
次に、図４３に示されるように、第５ポリシリコン膜２１がエッチバックされ、コントロールゲート２２が形成される。このコントロールゲート２２は、シリコン基板１（Ｐウェル７）上に第２ゲート酸化膜２０上を介して形成されている。また、コントロールゲート２２は、第３酸化膜サイドウォールスペーサー１９及び第２ゲート酸化膜２０を挟んで、消去ゲート１０、トンネル酸化膜９、酸化膜８、フローティングゲート３及び第１ゲート酸化膜２の側方に形成される。つまり、シリコン基板１上でフローティングゲート３とコントロールゲート２２は並んで形成される。尚、本工程において、コントロールゲート２２に隣接するシリコン基板１（Ｐウェル７）上には、２〜４ｎｍ程度の膜厚の第２ゲート酸化膜２０が残存する。
次に、図４４に示されるように、Ｎ型不純物（例：砒素（Ａｓ）、注入エネルギー：１０〜２０ｋｅＶ、ドーズ量：１．０×１０１３ｃｍ−２）が全面にイオン注入される。その後、活性化のため、窒素雰囲気中１０００度程度の温度で熱処理が実施される。その結果、低濃度の拡散層２３ａが、前述の残存している第２ゲート酸化膜２０下のシリコン基板１（Ｐウェル７）内に形成される。
次に、ＣＶＤ法により８０〜１００ｎｍ程度の膜厚の酸化膜が形成された後、エッチバックが実施される。その結果、図４５に示されるように、コントロールゲート２２の側壁に第４酸化膜サイドウォールスペーサー２４が形成される。このエッチバックの際に、低濃度拡散層２３ａ上の第２ゲート酸化膜２０と、消去ゲート１０上の酸化膜（第１酸化膜サイドウォールスペーサー１３及び第２ゲート酸化膜２０）と、プラグ１７上の酸化膜（プラグ酸化膜１８及び第２ゲート酸化膜２０）も、同時に除去される。
次に、図４６に示されるように、Ｎ型不純物（例：砒素（Ａｓ）、注入エネルギー：３０〜６０ｋｅＶ、ドーズ量：３．０×１０１５ｃｍ−２〜５．０×１０１５ｃｍ−２）が全面にイオン注入される。その後、活性化のため、窒素雰囲気中１０００度程度の温度で熱処理が実施される。その結果、高濃度の拡散層２３ｂがシリコン基板１（Ｐウェル７）中に形成される。この高濃度拡散層２３ｂは、第４酸化膜サイドウォールスペーサー２４や低濃度拡散層２３ａに隣接する領域に形成されている。このようにして、ＬＤＤ構造を有する第２ソース／ドレイン拡散層２３が形成される。
次に、スパッタ法により、シリサイドを形成するための金属膜、例えば３０〜４０ｎｍ程度の膜厚のコバルト膜が全面に形成される。続いて、ラビット・サーマル・アニール（ＲＴＡ）法により、シリサイド化が行われる。その後、酸化膜（第２酸化膜サイドウォールスペーサー１６、第３酸化膜サイドウォールスペーサー１９、第２ゲート酸化膜２０及び第４酸化膜サイドウォールスペーサー２４）上の未反応のコバルト膜が除去される。その結果、図４７に示されるように、コバルトシリサイド（ＣｏＳｉ２）膜２５〜２８が、第２ソース／ドレイン拡散層２３、コントロールゲート２２、消去ゲート１０及びプラグ１７上にそれぞれ形成される。本工程において、コバルトシリサイド膜２５〜２８は、選択的に且つ自己整合的に形成されることに留意されたい。第１ソース／ドレイン拡散層１５につながるプラグ１７、第２ソース／ドレイン拡散層２３、コントロールゲート２２及び消去ゲート１０上面の全てがシリサイド化されるため、配線抵抗値が十分に低減される。
次に、図４８に示されるように、層間絶縁膜（ＢＰＳＧ膜、ＰＳＧ膜）２９が全面に形成された後、ＣＭＰにより平坦化が行われる。
次に、図４９に示されるように、フォトリソグラフィとドライエッチングにより、第２ソース／ドレイン拡散層２３上のコバルトシリサイド膜２５につながるコンタクトホール３０が形成される。尚、このとき、コントロールゲート２２上のコンタクトホール、消去ゲート１０上のコンタクトホール及びプラグ１７上のコンタクトホールも同時に形成される（何れも不図示）。
その後、コンタクトホール３０内にバリアメタル膜（例えば、チタン膜、及びチタンナイトライド膜との積層膜）とコンタクトプラグ３１（例えば、タングステン膜）３１が形成される。そして、コンタクトプラグ３１上に金属膜（Ａｌ、Ｃｕ、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ等）が形成され、所望のパターニングを行うことで金属配線層（Ｂｉｔ−Ｌｉｎｅ）３２が形成される。
このようにして、図５〜図７で示された不揮発性半導体記憶装置が完成する。以上に説明された製造プロセスによれば、リソグラフィー技術の使用は極力抑えられ、ほとんどの部材、例えば、フローティングゲート３、コントロールゲート２２、消去ゲート１０、第１ソース／ドレイン拡散層１５（プラグ１７）及び第２ソース／ドレイン拡散層２３が自己整合的に形成される。フォトリソグラフィ技術の使用回数が削減されるため、製造が容易になり、また、メモリセルのサイズ縮小が可能となる。
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
図１は、従来技術に係るメモリセルを示す断面図である。 図２は、他の従来技術に係るメモリセルを示す断面図である。 図３は、更に他の従来技術に係るメモリセルを示す断面図である。 図４は、本発明の実施の形態に係るメモリセルを概略的に示している。 図５は、本発明の実施の形態に係る不揮発性半導体記憶装置の一例を示す平面図である。 図６Ａは、図５中の線Ａ−Ａ’に沿った断面構造を示している。 図６Ｂは、図５中の線Ｂ−Ｂ’に沿った断面構造を示している。 図７は、図６Ｂで示されたメモリセルの構造を概略的に示している。 図８は、本実施の形態におけるデータ書き込みを示す概念図である。 図９は、本実施の形態におけるデータ読み出しを示す概念図である。 図１０Ａは、本実施の形態におけるデータ消去を示す概念図である。 図１０Ｂは、本実施の形態におけるデータ消去を示す概念図である。 図１１は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図１２は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図１３は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図１４は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図１５は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図１６は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図１７は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図１８は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図１９は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図２０は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図２１は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図２２は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図２３は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図２４は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図２５は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図２６は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図２７は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図２８は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図２９は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図３０は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図３１は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図３２は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図３３は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図３４は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図３５は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図３６は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図３７は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図３８は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図３９は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図４０は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図４１は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図４２は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図４３は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図４４は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図４５は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図４６は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図４７は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図４８は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図４９は、本実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 図５０は、ＳＴＩディボットの発生を説明するための概略図である。
符号の説明
１ シリコン基板
２ 第１ゲート酸化膜
３ フローティングゲート
３ａ 第１ポリシリコン膜
３ｂ 第２ポリシリコン膜
３ｃ 鋭角部
４ フィールド窒化膜
５ 第１レジストマスク
６ 素子分離酸化膜
７ Ｐウエル
８ 酸化膜
９ トンネル酸化膜
１０ 消去ゲート
１０ａ 第３ポリシリコン膜
１１ 窒化膜
１２ 第２レジストマスク
１３ 第１酸化膜サイドウォールスペーサー
１５ 第１ソース／ドレイン拡散層
１６ 第２酸化膜サイドウォールスペーサー
１７ プラグ
１７ａ 第４ポリシリコン膜
１８ プラグ酸化膜
１９ 第３酸化膜サイドウォールスペーサー
２０ 第２ゲート酸化膜
２１ 第５ポリシリコン膜
２２ コントロールゲート
２３ 第２ソース／ドレイン拡散層
２４ 第４酸化膜サイドウォールスペーサー
２５〜２８ コバルトシリサイド膜
２９ 層間絶縁膜
３０ コンタクトホール
３１ コンタクトプラグ
３２ 金属配線層

Claims (9)

  1. 半導体基板と、
    前記半導体基板中のチャネル領域上のゲート絶縁膜上に並んで形成されたコントロールゲート及びフローティングゲートと、
    前記フローティングゲートの上面と対向する消去ゲートと、
    前記半導体基板から突出する第１突出部を有する第１素子分離構造と、
    前記半導体基板から突出する第２突出部を有する第２素子分離構造と
    を備え、
    前記第１突出部は、前記第１素子分離構造の上面と側面とをつなぐ第１傾斜面を有し、
    前記第２突出部は、前記第２素子分離構造の上面と側面とをつなぐ第２傾斜面を有し、
    前記第１傾斜面と前記第２傾斜面は対向しており、前記第１傾斜面と前記第２傾斜面の間隔は前記半導体基板から離れるにつれて広くなり、
    前記フローティングゲートは、前記第１突出部と前記第２突出部に挟まれており、前記第１傾斜面及び前記第２傾斜面より前記半導体基板側に位置する部分を少なくとも有する
    不揮発性半導体記憶装置。
  2. 請求項１に記載の不揮発性半導体記憶装置であって、
    前記フローティングゲートは、
    前記半導体基板上に前記ゲート絶縁膜を介して形成された第１導電膜と、
    前記第１導電膜上に形成された第２導電膜と
    を含み、
    前記第１導電膜の下面は、前記第１傾斜面及び前記第２傾斜面よりも前記半導体基板側に位置する
    不揮発性半導体記憶装置。
  3. 請求項１又は２に記載の不揮発性半導体記憶装置であって、
    前記フローティングゲートの側面は、前記第１傾斜面及び前記第２傾斜面のそれぞれと接触する第１側面及び第２側面を含み、
    前記フローティングゲートの前記上面は、第１辺において前記第１側面とつながり、第２辺において前記第２側面とつながり、
    前記第１辺及び前記第２辺は、前記第１辺と前記第２辺との間の前記上面よりも上に位置する
    不揮発性半導体記憶装置。
  4. 請求項３に記載の不揮発性半導体記憶装置であって、
    前記フローティングゲートは、前記第１側面及び前記第２側面のそれぞれと前記上面とによって形成される２つの鋭角部を有し、
    前記フローティングゲート中の電子は、前記２つの鋭角部から前記消去ゲートに引き抜かれる
    不揮発性半導体記憶装置。
  5. 半導体基板と、
    前記半導体基板から突出する突出部を有する素子分離構造と、
    前記半導体基板中のチャネル領域上のゲート絶縁膜上に並んで形成されたコントロールゲート及びフローティングゲートと、
    前記フローティングゲートの上面と対向する消去ゲートと
    を備え、
    前記突出部は、前記素子分離構造の上面と側面とをつなぐ傾斜面を有し、
    前記フローティングゲートの側面は前記傾斜面と接触しており、
    前記フローティングゲートの底面の幅は、前記フローティングゲートの前記上面の幅よりも狭く、
    前記フローティングゲートは、前記傾斜面より前記半導体基板側に位置する部分を少なくとも有する
    不揮発性半導体記憶装置。
  6. 請求項５に記載の不揮発性半導体記憶装置であって、
    前記突出部の前記傾斜面と前記フローティングゲートの前記側面は湾曲している
    不揮発性半導体記憶装置。
  7. 請求項５又は６に記載の不揮発性半導体記憶装置であって、
    前記フローティングゲートは、前記側面と前記上面とによって形成される鋭角部を有し、
    前記フローティングゲート中の電子は、前記鋭角部から前記消去ゲートに引き抜かれる
    不揮発性半導体記憶装置。
  8. （Ａ）半導体基板上の第１ゲート絶縁膜上に第１ゲート材料膜を形成することと、
    （Ｂ）前記第１ゲート材料膜及び前記第１ゲート絶縁膜を貫通し前記半導体基板内に達するように、第１素子分離構造と第２素子分離構造を形成することと、
    ここで、前記第１素子分離構造及び前記第２素子分離構造は、前記半導体基板から突出する第１突出部及び第２突出部をそれぞれ有しており、
    （Ｃ）前記第１突出部と前記第２突出部のそれぞれの上端部をエッチングすることにより、前記第１素子分離構造の上面と側面とをつなぐ第１傾斜面と、前記第２素子分離構造の上面と側面とをつなぐ第２傾斜面を形成することと、
    ここで、前記第１傾斜面と前記第２傾斜面は対向しており、前記第１傾斜面と前記第２傾斜面の間隔は前記半導体基板から離れるにつれて広くなり、前記第１ゲート材料膜は前記第１傾斜面及び前記第２傾斜面より前記半導体基板側に位置する部分を少なくとも有し、
    （Ｄ）前記第１ゲート材料膜上に、前記第１傾斜面と前記第２傾斜面に挟まれる第２ゲート材料膜を形成することと、
    （Ｅ）前記第１ゲート材料膜及び前記第２ゲート材料膜をパターンニングすることにより、前記第１突出部と前記第２突出部に挟まれるフローティングゲートを形成することと、
    ここで、前記フローティングゲートの上面は消去ゲートと対向し、
    （Ｆ）前記フローティングゲートと並ぶコントロールゲートを、前記半導体基板上の第２ゲート絶縁膜上に形成することと
    を含む
    不揮発性半導体記憶装置の製造方法。
  9. 請求項８に記載の不揮発性半導体記憶装置の製造方法であって、
    前記フローティングゲートの側面は、前記第１傾斜面及び前記第２傾斜面のそれぞれと接触する第１側面及び第２側面を含み、
    前記フローティングゲートの前記上面は、第１辺において前記第１側面とつながり、第２辺において前記第２側面とつながり、
    前記フローティングゲートは、前記第１辺及び前記第２辺が前記第１辺と前記第２辺との間の前記上面よりも上に位置するように形成される
    不揮発性半導体記憶装置の製造方法。
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