KR100629383B1 - 메모리 셀, 메모리 셀을 포함하는 장치 및 메모리 셀 제조 방법 - Google Patents

메모리 셀, 메모리 셀을 포함하는 장치 및 메모리 셀 제조 방법 Download PDF

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Abstract

본 발명에서 전기 도전성 층(8) 또는 일련의 층, 특히 그 위에 도포된 금속 함유 층(15)을 갖는 금속 실리사이드 또는 폴리실리콘 층(14)이 형성되며 이로써 매립된 비트 라인의 저항을 감소시키며, 상기 층 또는 일련의 층은 비트 라인에 대응하도록 스트립 형상으로 패터닝되며 ONO 메모리 층 시퀀스(5,6,7) 및 트렌치 내에 구성된 게이트 전극(2)을 갖는 메모리 트랜지스터의 소스/드레인 영역(3,4) 상에 구성된다. 금속 실리사이드는 바람직하게는 코발트 실리사이드이며 금속 함유 층은 바람직하게는 텅스텐 실리사이드 또는 WN/N 이중층이다.

Description

메모리 셀, 메모리 셀을 포함하는 장치 및 메모리 셀 제조 방법{MEMORY CELL, MEMORY CELL CONFIGURATION AND METHOD FOR PRODUCING THE SAME}
본 발명은 전기적으로 기록 및 소거가능한 비휘발성 플래시 메모리 분야에 관한 것이다. 본 발명은 SONOS(반도체-산화물-질화물-산화물-반도체) 원리에 따라 구성되는 비휘발성 메모리 셀을 제공하며 이 셀은 가상 접지 NOR 아키텍쳐에서 사용될 수 있다.
멀티미디어 애플리케이션에서의 VLSI(very large scale integration) 밀도를 위해서는 극히 작은 비휘발성 메모리 셀이 필요하다. 현재의 계속적인 반도체 기술 개발은 저장 용량을 점점 증가시키고 있으며 이 저장 용량은 곧 기가비트 범위에 달할 것이다. 그러나, 리소그래피에 의해서 결정되는 최소 피처 크기는 계속적으로 줄어들고 있으며, 이에 따라서 가령 터널 산화물의 두께와 같은 다른 파라미터들은 더 이상 축소될 수 없게 되었다. 이와 관련하여 보다 작은 피처 크기를 갖는 평면 트랜지스터에서의 채널 길이가 감소함에 따라서, 소스와 드레인 간의 펀치 쓰루 현상을 방지하기 위해서 채널 도핑 농도를 증가시킬 필요가 있다. 이 채널 도핑 농도 증가는 임계 전압 증가를 가져오며, 이러한 임계 전압 증가는 통상적으로 게이트 산화물 두께 감소로 보상된다.
그러나, 채널 고온 전자에 의해서 프로그램될 수 있으며 고온 홀을 사용하여 프로그램될 수 있는 평면 SONOS 메모리 셀(Boaz Eitan US 5,768,192, US 6,011,725, WO 99/60631 참조)은 게이트 산화물과 동일한 두께를 갖는 제어 유전체를 필요로 한다. 그러나, 이 두께는 허용불가능한 범위에 해당하는 실행될 수 있는 다수의 프로그램 싸이클(메모리 셀의 지속 기간) 없이는 요구한 바대로 감소될 수 없다. 그러므로, 채널 도펀트 농도가 높게 과잉적으로 선택될 필요가 없도록 충분하게 큰 채널 길이가 필요하며, 이는 만일 채널 길이가 이렇게 크지 않다면 임계 전압은 너무 크게 상승하기 때문이다.
J. Tanka 등에 의한, IEDM 93, pp. 537-540(1993)에서의 문헌 "A Sub-0.1 ㎛ Grooved Gate MOSFET with High Immunity to Short-Channel Effects"은 p + 기판 상의 트랜지스터를 개시하며, 이 트랜지스터에서 게이트 전극은 n+ 소스 영역과 n + 드레인 영역 간의 트렌치에서 구성되며, 이로써 곡선형 채널 영역이 기판에서 형성된다.
K. Nakagawa 등의, 2000 IEEE Symposium on VLSI Technology Digest of Technical Papers에서의 문헌 "A Flash EEPROM Cell with Self-Aligned Trench Transistor & Isolation Structures"은 플로팅 게이트 전극을 갖는 메모리 셀로서의 트랜지스터를 개시하며, 여기서 이 플로팅 게이트 전극은 n+ 소스 영역과 n + 드레인 영역 간에서 구성되어 기판의 p 웰 내부로 연장된다. 여기서, 플로팅 게이트 전극과 제어 게이트 전극 간에는 산화물-질화물-산화물의 층 시퀀스의 유전체 층이 존재한다.
Eiji Kamiya 에 의한 미국 특허 6,080,624는 플래시 EEPROM 메모리 셀을 갖는 비휘발성 반도체 메모리를 개시한다. 게이트 유전체, 저장 매체로서 제공되는 플로팅 게이트 전극, 중간 유전체인 ONO 막, 제어 게이트 전극, 피복층인 질화물 막이 기판 상에 도포되어 패터닝된다. 소스 영역 및 드레인 영역은 도입된 확산에 의해서 형성된다. 다른 질화물 층이 전체 표면 상에 도포되고, 전기 절연체가 게이트 전극들의 웹(web)들 간에 존재하는 공간 내부로 도입된다. 이러한 방식으로 형성되는 절연 스트립은 워드 라인 방향으로 연장되며 비트 라인은 상부면 상에서 도포된 전기 도전체 트랙에 의해서 형성된다.
DE 195 45 903 A1은 평면 MOS 트랜지스터들이 서로 평행하게 행으로 구성되는 ROM 메모리 셀 구성물을 개시한다. 인접하는 행들은 세로 방향 트렌치의 바닥을 따라서 그리고 인접하는 세로 방향의 트렌치들 간에 존재하는 웹 상에서 교번적으로 연장된다. 이로써, 하부 소스 영역 및 드레인 영역은 세로 방향 트렌치의 바닥 상에서 형성되며 상부 소스 영역 및 드레인 영역은 이 트렌치들 간에 존재하는 웹들의 상부면 상에 형성된다. 유전체 층은 게이트 유전체로서 소스 영역 및 드레인 영역 상에 구성되며 이 유전체 층에는 세로 방향 트렌치의 벽에서 SiO2를 포함하는 스페이서가 제공된다. ONO 층 시퀀스가 게이트 유전체로서 제공될 수 있다. 비트 라인은 세로 방향 트렌치를 가로질러서 연장되며 워드 라인은 세로 방향 트렌치와 평행하게 연장된다.
발명의 개요
본 발명의 목적은 극히 작은 표면적을 필요로 하는 메모리 셀 회로를 위한 메모리 셀을 제공하며, 이와 관련된 제조 방법을 제공하는 것이다.
이러한 목적은 청구항 1 항의 특징부들을 갖는 메모리 셀에 의해서, 청구항 6 항의 특징부들을 갖는 메모리 셀을 포함하는 회로에 의해서, 청구항 9 항의 특징부를 갖는 방법에 의해서 성취된다. 구체적인 구성 사항이 종속항에서 제공된다.
본 발명에 따른 메모리 셀은 비트 라인이 충분하게 낮은 저항을 갖는 경우 기록 및 판독을 위한 충분하게 작은 액세스 시간을 유지하면서 오직 메모리 셀의 크기를 보다 감소시킬 수 있다는 사실을 기초로 한다. 이를 위해서, 비트 라인은 개별 층 또는 층 시퀀스(layer sequence)의 형성 결과로서 형성되는데, 이 개별 층 또는 층 시퀀스는 비트 라인을 따라서 스트립 형태로 패터닝되고 특히 금속화부(metallization)와 같은 전기 도전성 방식으로 소스 영역과 드레인 영역에 접속되며 비트 라인의 저항을 감소시키고, 메모리 트랜지스터의 도핑된 소스 영역 및 드레인 영역 상에 구성된다. 이 층 또는 층 시퀀스는 매우 일반적으로는 스트립 형태로 설계되고 이 층 또는 층 시퀀스가 전체 구조물로서 형성되든지 아니면 전기 도전성 재료의 부분적인 층으로 형성되든지에 상관 없이 전술한 목적을 위해서 충분하게 낮은 저항을 갖는 적어도 하나의 층 막을 포함하는 개별 층 또는 층 시퀀스를 말한다. 다음의 상세한 설명 부분 및 청구 범위에서, 적어도 하나의 층 막으로 연장된 이러한 타입의 전기 도전성 층 또는 층 시퀀스는 전기 도전성 층으로서 지칭된다. 특히, 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 코발트, 코발트 실리사이드, 티타늄, 티타늄 실리사이드로 구성된 그룹으로부터 선택된 적어도 하나의 재료가 전술한 목적을 위해서 적합하다.
소스 영역 및 드레인 영역이 실리콘으로 형성되는 경우, 금속화부는 바람직하게는 일반적으로 자기 정렬된 실리사이드(self-aligned silicide)의 축약형인 살리사이드(salicide) 방법에 의해서 형성된 실리사이드 금속 층이다. 다른 실시예에서, 위와 마찬가지로 소스 영역 및 드레인 영역이 실리콘인 경우, 금속화부로서 도포된 층 시퀀스는 폴리실리콘 및 WSi 또는 WN/W 뿐만 아니라, 가령 산화물 또는 질화물과 같은 하드 마스크로 적합한 재료로부터 선택된 피복부 및 전기 절연층을 포함하며 메모리 트랜지스터의 소스 영역 및 드레인 영역 상에 존재한다. 비트 라인 구조물의 금속화부는 기판 상에서 직접 패터닝되며 필요하다면 산화물 피복된 영역 상에서 부분적으로 패터닝된다.
개별 메모리 트랜지스터의 소스 영역 및 드레인 영역은 가령 폴리실리콘과 같은 적합한 재료의 도펀트를 확산함으로써 또는 높은 도즈량으로 소스/드레인을 주입함으로써 제조된다. 소스 영역과 드레인 영역 상에 도포되는 스트립 형상 금속화부는 비트 라인을 형성하는데, 이 비트 라인은 금속화부의 양호한 전도도 때문에 특히 낮은 저항을 갖는다. 여기서, 용어 금속화부는 금속 함유 층을 의미하거나 금속 유사 특성을 적어도 갖는 도전체 트랙을 의미한다. 동일한 비트 라인의 소스 영역 및 드레인 영역은 초기의 반도체 재료에서처럼 전기 도전성 방식으로 서로 접속될 필요가 없다. 그러나, 바람직하게는 비트 라인들은 반도체 재료 내에서의 스트립 형상의 도핑된 영역을 갖는 매립된 비트 라인으로서 설계되며, 이 비트 라인에는 금속화부가 추가적으로 제공된다.
반도체 재료로부터 멀리 떨어진 상부면 상에서, 비트 라인 구조물은 바람직하게는 질화물 층 내에서 캡슐화되며 이 질화물 층은 스트립 형상으로 설계되며 제조 과정에서는 자신에 대해서 자기 정렬되는 트랜지스터의 채널 영역의 생성 시에 에칭 마스크로서 기능한다. 바람직하게는 경계층(a boundary layer), 메모리 층, 다른 경계층으로 형성되며 ONO 층 생성 방식으로 형성되는 층 시퀀스를 포함하는 메모리 층이 도포된 후에, 워드 라인 제조를 위한 층 시퀀스가 증착되고 바람직하게는 건식 에칭에 의해서 스트립 형상으로 패터닝된다.
위의 경계층들은 메모리 층의 에너지 밴드갭(energy band gap)보다 큰 에너지 밴드갭을 갖는 재료로서 형성되며, 이로써 메모리 층 내에 트랩된 전하 캐리어가 이 메모리 층 내부에서 유지될 수 있다. 바람직하게는 메모리 층으로 적합한 재료는 질화물이며 산화물이 둘러싸는 재료로서 적합하다. 실리콘 물질계를 사용하여 메모리 셀을 제조하는 경우, ONO 층 시퀀스의 실례에서, 메모리 층은 대략 5 eV의 에너지 밴드갭을 갖는 실리콘 질화물이며, 이를 둘러싸는 경계층들은 대략 9 eV의 에너지 밴드갭을 갖는 실리콘 산화물이다. 메모리 층은 경계층의 에너지 밴드갭보다 작은 에너지 밴드갭을 갖는 다른 재료일 수 있으며, 이 경우에도 에너지 밴드갭 차는 전하 캐리어의 양호한 전기적 트래핑을 보장하도록 충분하게 커야 한다. 경계층인 실리콘 산화물과 함께, 메모리 층으로 사용될 수 있는 재료는 가령 탄탈륨 산화물, 하프늄 실리케이트, 티타늄 산화물(화학량론적으로는 TiO2), 지르코늄 산화물(화학량론적으로는 ZrO2), 알루미늄 산화물(화학량론적으로는 Al2O3) 또는 진성의 도핑되지 않은 도전성 실리콘이다.
트랜지스터들을 서로 분리시키기 위해서 안티펀치 주입(anti-punch implantation)으로 알려진, 입사각을 변화시키면서 도펀트를 주입하는 주입 방법에 의해서 인접하는 메모리 셀들의 트랜지스터들의 채널 영역들 간에 전기 격리부가 생성될 수 있다. 이와 달리, 산화물 충진되는 리세스(recess)를 생성함으로써 위와 같은 전기 격리부가 제공될 수 있으며, 이는 STI(얕은 트렌치 격리) 방식으로 생성된다.
이러한 타입의 메모리 셀은 충분하게 큰 게이트 길이를 갖는 메모리 트랜지스터를 생성하지만, 사용된 포토리소그래피의 스케일에 대해서 가능한 최소의 교차지점 셀(crosspoint cell)로서 각각의 메모리 셀을 생성하는 것을 가능하게 한다. 본 발명에 따른 구조물은 최소의 구동 주변부(a minimum drive periphery)를 갖는 큰 셀 블록의 형성을 가능하게 하며 이로써 높은 셀 효율이 성취된다. 본 발명에 따라서 형성된 메모리 셀 구조물은 특히 STI 구조물 위에서 구성되는 비트 라인 구조물을 생성하는데 사용될 수 있다.
본 발명에 따른 메모리 셀 및 이의 제조 방법이 다음 도면을 참조하여 보다 상세하게 설명될 것이다.
도 0은 워드 라인 및 비트 라인의 회로 구성의 평면도,
도 1, 2a, 2b, 3, 4a, 4b, 4c는 바람직한 제조 방법의 다양한 단계 후의 메모리 셀을 위한 중간 단계의 구조물의 단면도,
도 4.1 및 도 4.11은 도 4a의 각각 다른 예시적인 실시예의 도면,
도 4.2b 및 도 4.2c는 도 4b 및 도 4c의 다른 예시적인 실시예의 도면,
도 3.3a 및 도 3.3b 및 도 3.3c는 도 3을 대신하는 다른 예시적인 실시예의 방법 단계로부터 생성된 중간 구조물의 도면,
도 4.3a 내지 도 4.3c는 도 4a 내지 도 4c의 다른 예시적인 실시예의 도면,
도 5a 및 도 5b는 모델 계산 사항의 도면.
도 0은 워드 라인 WLn-1, WLn, WLn+1 및 비트 라인 BLi-1, WL i, WLi+1 의 구성을 도시한다. 이 실례에서, 비트 라인은 매립된 비트 라인의 형태로 존재하며 이는 점선으로 표시된다. 워드 라인은 이 구성의 상부면 상에서 구성되며 바람직하게는 금속성 도전체 트랙이다. 메모리의 메모리 셀 각각은 비트 라인 중간 영역과 워드 라인의 교차 지점에서 위치한다. 이로써, 사용될 수 있는 가능한 최소형의 메모리 셀에 대해서 통상적으로 사용되는 용어 "교차 지점"이 유래된다. 본 발명에 따른 메모리 셀 각각은 메모리 셀 회로의 교차 지점에서 위치한다. 각각 판독되거나 프로그램될 메모리 셀은 비트 라인과 워드 라인을 사용하여 잘 알려진 방식으로 주소 지정된다. 비트 라인과 워드 라인을 통한 접속부와 함께 모든 메모리 셀은 가상 접지 NOR 아키텍쳐에서 메모리를 형성한다. 그러나, 원칙적으로, 본 발명에 따른 메모리 셀은 다른 메모리 아키텍쳐에서도 사용될 수 있다. 메모리의 메모리 셀 회로에서의 메모리 셀의 구조가 바람직한 제조 방법을 참조하여 이하에서 설명될 것이다.
도 1은 바람직한 제조 방법을 기초로 하여 본 발명에 따른 메모리 셀 구조물을 설명하기 위한 제 1 중간 형성 구조물의 단면도 및 메모리 셀 필드에서의 그의 구성을 도시한다. 이 제조 단계는 바람직하게는 구동 전자 장치를 생성하는데 사용되는 CMOS 프로세스의 일부를 형성한다. 이를 위해서, 트렌치가 반도체 기판 상에서 성장한 반도체 바디 또는 반도체 층 또는 반도체 층 시퀀스 내에서 에칭되어 산화물로 충진되어 STI(얕은 트렌치 격리부)를 형성한다. 통상적으로 반도체 재료의 상부면은 초기에 잘 알려진 바와 같은 패드 산화물 및 패드 질화물로 피복된다. STI 트렌치 에칭은 적합한 포토그래픽 기술을 사용하여 수행된다. 산화물이 충진된 후에, 그의 상부면은 잘 알려진 바와 같은 CMP 방법을 이용하여 평탄화된다. 이어서, 패드 질화물이 에칭에 의해서 제거된다. p 웰 및 n 웰 즉 반도체 재료 내부로 깊게 연장되고 구동 주변부 및 메모리 셀을 위해서 제공되는 도핑된 영역은 반도체 재료로서 실리콘을 사용하는 경우에는 바람직하게는 마스킹된 붕소 이온 주입 및 인 이온 주입에 의해서 그리고 이후에 주입부의 어닐링에 의해서 제조된다. 도 1은 실리콘 기판과 같은 반도체 바디(1), p 웰(10), 가령 산화물을 사용하여 생성되는 에지 격리부(12)를 도시한다.
초기에 도포된 패드 산화물을 제거한 후에, 적합한 두께를 갖는 산화물 층(13)이 성장되며, 이어서 이는 메모리 셀 필드 외부에서 에칭 정지 층 역할을 한다. 이러한 실례의 제조 프로세스 실시예의 경우, 이어서 가령 인을 주입하기 위해서 적합한 포토그래픽 기술이 사용되며 이 주입에 의해서 강한 n 도전성 영역(n+ 영역)이 되기 위해서 도핑되는 영역(11)이 p 웰(10)의 상부 부분에서 형성되며, 이 영역은 이어서 제조될 소스 영역 및 드레인 영역을 위해서 제공된다. 도핑 타입의 부호가 또한 반대가 될 수 있다(가령, n 웰에서의 p+ 영역). 메모리 셀 필드의 이 영역에서, 바람직하게는 메모리 셀 형성에서 필요하지 않은 산화물 층(13)을 습식 화학 수단에 의해서 제거함에 있어서 동일한 포토마스크가 사용된다.
도 2a는 다른 층 시퀀스의 도포 및 패터닝 이후의 도 1의 단면도이다. 이X닝된 전기 도전성 층(8)을 형성하는 데 사용된다. 도 2a에 도시된 예시적인 실시예에서, 먼저 전술한 바와 연관된 도전성 타입의 폴리실리콘 층(14)이 증착되고, 이어서 실제적으로 낮은 저항의 비트 라인으로서 본 경우에는 텅스텐 실리사이드인 금속 함유 층(15)이 증착되고, 이어서 전기적 격리를 위한 하드 마스크(16)(가령 산화물)가 증착되며, 이로써 소스 영역과 드레인 영역과의 접촉이 형성되며 다음에 위의 세 층은 스트립 형상으로 패터닝된다. WSi 대신에, 텅스텐 질화물과 텅스텐의 층 시퀀스가 사용될 수 있다. 또한, 전기 도전성 층은 티타늄 및/또는 티타늄 실리사이드를 포함한다. 전기 도전성 층(8)을 스트립 형상으로 패터닝하는 단계는 바람직하게는 포토그래픽 기술 및 이방성 에칭에 의해서 수행되며, 여기서 주입된 영역의 반도체 층 또는 반도체 바디의 재료가 근소하게 에칭되어도 문제가 되지 않는다. 전기 도전성 층(8)의 스트립 형상 섹션들의 측면은 바람직하게는 산화물로 구성된 스페이서(17)에 의해서 격리된다.
도 2b는 도 2a의 단면도이다. 도면에서 도시된 바와 같이, 이 예시적인 실시예에서는 폴리실리콘 층(14) 및 금속 함유 층(15)을 포함하고 필요하다면 다중 층이 될 수 있는 전기 도전성 층(8)은 에지 격리부(12)를 넘어서 횡적으로 연장된다. 이 층들을 스트립 형상으로 패터닝하기 위해서 에칭하는 에칭 정도는 메모리 셀 필드의 에지에서 에지 격리부(12) 산화물에 의해서 정해진다. 자신의 매립된 부분이 에지 격리부(12)에서 끝나는 비트 라인은 스트립 형상으로 패터닝되었던 전기 도전성 층의 부분에 의해서 에지 격리부(12)를 넘어서 연장되며, 이로써 실제 메모리 셀 필드의 외부 측에서 비트 라인과의 컨택트가 형성된다.
비트 라인 구조물 상부면 상에서 산화물 피복된 영역을 마스크로 하여서 도 3에 도시된 바와 같이 트렌치(28)가 가령 이온성 반응 에칭을 통해서 자기 정렬 방식으로 에칭되며, 이 트렌치는 활성 영역 특히 개별 메모리 셀을 위해서 제공된다. 소스 영역과 드레인 영역(3,4)이 이들 트렌치들 간에 형성된다. 그러나, 양호한 성능을 얻기 위해서, 트렌치의 바닥에서 제공된 메모리 트랜지스터의 채널 영역의 부분(23)에서 규정된 게이트 전압에서 존재하는 전하 캐리어 농도는 충분하게 높아야 하며, p 웰의 경우에는 이 농도는 전자 농도이다. 유리한 구성에서는, 메모리 셀의 웰(10)은 통상적으로 1017 cm-3 의 도펀트 농도를 가지며, 이로써 채널 영역의 도펀트 농도는 트렌치의 바닥에서 제공된 채널 영역의 부분(23)에서의 주입에 의해서 옆쪽 바깥 영역에서보다 중앙 영역에서 더 많이 변화한다. 이를 위해서, 초기에 희생층(가령, 희생 산화물 층, 통상적으로 대략 6 nm의 두께임, 열적으로 생성됨)을 도포하는 것이 바람직하다. 이어서, 지정된 도펀트가 주입되는데, 여기서 p 도핑된 웰의 인용된 실례에서는 도펀트는 가령 통상적으로 20 eV의 에너지를 가지며 1012 cm-2 내지 1014 cm-2의 양을 갖는 비소이다. 이어서, 희생층이 제거되는데, 산화물 희생층의 경우에는 희석된 HF를 사용하여 제거된다.
하부 경계층(5), 메모리 층(6), 상부 경계층(7)을 포함하는 층 시퀀스가 전체 표면에 도포된다. 이러한 층 시퀀스는 실제 저장 매체로서 제공되며 서두에서 기술한 바와 같이 가령 그 자체로 잘 알려진 ONO 층 시퀀스이다. 이 경우에, 하부 경계층(5)은 가령 대략 2.5 nm 내지 8 nm 두께를 갖는 산화물(바닥 산화물, 바람직하게는 열적으로 생성됨)이며, 메모리 층(6)은 대략 1 nm 내지 5 nm 두께를 갖는 질화물(바람직하게는 LPCVD에 의해서 증착됨)이고, 상부 경계층(7)은 마찬가지로 대략 3 nm 내지 12 nm 두께를 갖는 산화물이다.
이러한 방식으로 성취될 수 있는 구조물의 단면도가 도 3에 도시된다. 메모리 셀 필드는 적합한 포토그래픽 기술에 의해서 피복되며, 이로써 주변부 영역에서 경계층들을 포함하는 메모리 층이 제거될 수 있다. 또한, 메모리 층은 게이트 전극을 위해서 제공된 트렌치(28)의 바닥에서의 그리고/또는 트렌치(28) 간에서의 메모리 영역에서 제거될 수 있으며, 이로써 메모리 층은 각 트렌치의 벽들 간에서 그리고/또는 두 개의 인접하는 트렌치들 간에서 중단된다. 이어서, 구동 주변부를 위해서, 먼저 고전압 트랜지스터를 위한 모든 게이트 산화물이 성장하고 이어서 필요하다면 저전압 트랜지스터를 위한 보다 얇은 게이트 산화물이 성장한다. 임계 전압은 다른 마스크 및 주입부를 통해서 조절될 수 있다.
도 4a에 도시된 도면은 게이트 전극(2)으로서 제공된 도전성의 도핑된 폴리실리콘 층(18)을 증착하고 워드 라인으로서 제공되는 금속 함유 층(19)(본 경우에는 WSi)을 증착하고 하드 마스크(20)를 증착한 후의 구조물의 단면도이다. 여기서, 폴리실리콘 층은 통상적으로 80 nm 두께로 증착되며 바람직하게는 인 시츄(in situ) 증착되며 게이트 전극으로서 제공된다. 실제 워드 라인은 낮은 저항의 금속성 또는 금속 함유 재료(19)에 의해서 형성된다. 텅스텐 실리사이트 대신에, 다른 금속의 실리사이드 또는 다중층의 금속 함유 층이 될 수도 있다. 하드 마스크 층(20) 재료는 가령 압축된 산화물이다.
도 4a에 도시된 단면도와 같은 다른 단면도가 도 4b 및 도 4c에 도시된다. 도 4b에서는, 경계층(5,7) 간의 메모리 층(6)을 갖는 층 시퀀스가 비트 라인으로서 제공되는 스트립 형상 전기 도전성 층(8) 위에 위치하고, 본 실례에서 이 전기 도전성 층(8)은 폴리실리콘 층(14), 금속 함유 층(15)을 포함하며 하드 마스크(16)를 통해서 상기 층 시퀀스와 격리된다. 도 4c에 도시된 바와 같이 비트 라인의 전기 도전성 층의 두 개의 스트립 형상 섹션 간의 게이트 전극(2)를 통한 부분의 위치에서, 메모리 층(6)이 게이트 전극을 위해서 제공되는 트렌치의 바닥에서 연장된다. 폴리실리콘 층(18), 금속 함유 층(19), 하드 마스크 층(20)을 포함하는 증착된 층 시퀀스는 도 4b 및 도 4c에서 도시된 바와 같이 스트립 형상으로 패터닝되며, 이로써 비트 라인에 대해서 가로질러서 연장하는 워드 라인이 형성된다. 워드 라인의 플랭크(flank)는 스페이서(21)에 의해서 격리된다. 이 스페이서는 바람직하게는 산화물인 동일한 재료로 구성된 층을 전체 표면에 대해서 등방성으로 도포하고 다시 이 층을 이방성으로 에칭함으로써 그 자체로 잘 알려진 방법으로 형성되며, 이로써 실질적으로 오직 높은 수직 스페이서 부분만이 스트립 형상으로 에칭되었던 워드 라인의 플랭크 상에 존재하게 된다. 이 대신에, 게이트 전극 간에서 그리고 워드 라인 아래에 존재하는 공간 전체를 남겨둘 수 있거나 이 공간의 일부만이 스페이서 재료로 충진될 수도 있다.
이 방법 단계에서, 구동 주변부의 트랜지스터의 게이트 전극들은 동시적으로 패터닝될 수 있다. 메모리 셀 필드 영역에서, 게이트 전극의 에칭은 상부 경계층(7) 또는 ONO 층 시퀀스에서 정지한다. 또한, 게이트 재산화가 추가적으로 수행될 수 있으며 요구 사항에 따라서 인접하는 트렌치들의 격리를 위해서 안티펀치 주입부(22)를 형성할 수 있다.
트랜지스터 제조에서 그 자체로 잘 알려진 다른 통상적인 방법 단계들, 가령 LDD(약 도핑된 드레인) 주입 단계 또는 HDD 주입 단계 또는 질화물 패시베이션 층 증착 단계 또는 BPSG(붕소 도핑된 포스포실리케이트 유리)에 의한 평탄화 단계 또 는 CMP 단계가 동일하게 제공될 수 있다. 제조 완료를 위한 다른 단계들은 비아 홀 충진, 금속화부 제조, 패시베이션 층 제조를 포함한다. 이러한 단계들은 메모리 구성 요소 제조 분야에서 그 자체로 잘 알려져 있다.
도 4.1은 매립된 비트 라인을 형성하기 위한 비트 라인 주입이 그 위에 도포된 재료에 의한 확산으로 전체가 아니면 부분적으로 대체되는, 다른 구성을 도시한다. 이러한 타입의 제조에서는, 소스 영역 및 드레인 영역을 위해서 제공되는 도핑된 영역(11)의 제조를 위한 주입 단계가 생략될 수 있다. 이어서, 전기 도전성 층(8)이 바닥 층 부분, 본 실례에서는 도핑된 폴리실리콘 층(14)으로부터의 도펀트가 반도체 바디(1)의 반도체 재료 또는 반도체 층의 반도체 재료 내부로 확산될 수 있도록 도포된다. 이러한 방식으로, 도 4.1에서 점선 경계로 표시된 소스 영역 및 드레인 영역(110)이 형성된다. 또한, 바람직한 구성에서는, 채널 영역의 도펀트 농도가 가로 방향의 외부측 영역에서보다 중앙 영역에서 보다 크게 변화되도록, 트렌치의 바닥에서 구성되는 메모리 트랜지스터의 채널 영역의 부분(23) 내부로 주입함으로써, 메모리 셀의 웰이 수정된다. 이는 도 3을 참조하여 전술한 방식과 유사한 방식으로 수행된다.
도 4.11은 스페이서(17) 제조 이전에, 본 실례에서는 메모리 층(6)과 각 경계층(5,7)을 포함하는 층 시퀀스에 주로 인접하여 형성되는 소스 영역 및 드레인 영역(3a, 3b, 4a, 4b)을 제조하기 위해서, 소스 및 드레인의 도전성 타입에 적합한 부호의 도펀트를 주입하는, 다른 예시적인 실시예를 도시한다. 이 경우에서도 마찬가지로, 후속하는 열처리 단계 중 한 단계에서, 소스 영역과 드레인 영역 이외에 도핑된 영역(111)을 형성하기 위해서 폴리실리콘 층(14)으로부터의 도펀트를 확산시킬수 있다. 이 예시적인 실시예에서도 마찬가지로, 트렌치의 바닥에서 구성된 메모리 트랜지스터의 채널 영역의 부분(23)이, 바람직하게는 상술한 바와 같은 방식으로 주입함으로써 수정된다.
도 4.2b 및 도 4.2c는 다른 예시적인 실시예의 도 4b 및 도 4c에 대응하는 단면도이며, 이 경우에서는 추가적인 격리 영역이 반도체 재료에서 존재하여서 메모리 셀들의 각각의 구역을 서로 간에서 결정한다. 이는 채널 영역들이 서로 너무 인접하여서 구성되게 되면 인접하는 메모리 트랜지스터들 간의 격리 문제가 발생하기 때문이다. 여기에서 개시된 프로세스 설계는 인접하는 메모리 셀들이 STI 구조물을 사용하여 서로 분리되도록 수정될 수 있다. 이를 위해서, 얕은 트렌치 격리부를 위한 깊고 좁은 트렌치들이 워드 라인들 간에서 반도체 재료 내에서 에칭된다.
도 4.2b 및 도 4.2c는 바람직하게는 실리콘 산화와 실리콘 산화물의 증착에 의해서 제조되는 산화물과 같은 타입의 격리 영역(24)을 갖는 예시적인 실시예의 단면도이며, 여기서 도 4.2b는 비트 라인을 따르는 구역을 도시하며 도 4.2c는 비트 라인들 간의 구역을 도시한다. 이 경우에, 게이트 전극을 위해서 제공되는 트렌치를 에칭하는 것은 격리 영역(24)에서 정지되며 이로써 워드 라인에 대해서 가로지르는 방향으로 메모리 층(6)이 도 4.2c에서 도시된 방식으로 격리 영역(24)의 플랭크 상에서 그리고 두 개의 층 레벨로 도포된다. 게이트 전극을 위해서 제공되는 트렌치의 에칭이 격리 영역(24)에서 정지된다는 사실은 트렌치가 격리 영역(24)들 간의 공간에서만 형성됨을 의미한다. 그러므로, 메모리 트랜지스터의 채널 영역들 간에서, 위와 같은 하나의 격리 영역(24)이 각각 존재하며, 이 격리 영역(24)은 이들 채널 영역들을 서로 분리시킨다. 이는 다른 예시적인 실시예에 비해서 다른 나머지 층 구조 및 남아 있는 패터닝에 대해서 어떤 수정도 가하지 않는다.
비트 라인의 저항을 줄이기 위해서 스트립 형상으로 패터닝되었던 전기 도전성 층(8)은 살리사이드(자기 정렬된 실리사이드) 방법에 의해서 비트 라인의 금속화에 의해서 제조될 수 있다. 이는 도 3.3a 내지 도 3.3c에서 도시된 단면도를 참조하여 설명된다. 도 3.3a는 도 3에 도시된 구조물에 대응하는 단면도이다. 그러나, 도 3에 도시된 예시적인 실시예에서와는 달리, 전기 도전성 층이 소스 및 드레인을 위해서 도핑되었던 영역(11)에 직접적으로 도포되지 않고 이보다는 하드 마스크로 적합한 재료로 구성된 패터닝 층(25)만이 오직 초기에 도핑된 영역(11)에 도포되며, 이어서 이 층은 스트립 형상으로 패터닝된다. 이 패터닝 층은 바람직하게는 산화물인 스페이서(26)에 의해서 그의 가로 범위가 결정된다. 경계층(5,7)과 이 경계층들 간에 존재하는 메모리 층(6)으로 구성된 층 시퀀스(가령 ONO 층 시퀀스)(저장 매체로서 제공됨)는, 게이트 전극을 위해서 제공되는 트렌치(28)를 에칭한 후에, 상술한 바과 같이 전체 표면에 도포된다. 메모리 셀 필드의 주변부에서의 구동을 위해서 제공되는 트랜지스터의 영역에서, 메모리 층 시퀀스는 제거되어 구동 트랜지스터를 위해서 적어도 하나의 게이트 산화물로 대체된다.
도 3.3b에서 도시된 바와 같이, 트렌치(28)는 게이트 전극(2)으로 의도된 재료 바람직하게는 도핑된 폴리실리콘으로 충진된다. 이어서, 이 구성물의 상부면이 CMP에 의해서 부분적으로 연마 및 평탄화된다. 이 단계가 패터닝 층(25) 재료 상에서 가능한한 균일하게 종료되기 위해서, 패터닝 층은 바람직하게는 질화물로 형성된다. 메모리 층(6) 및 경계층(5,7)이 패터닝 층(25)의 상부면에서 제거된다. 이로써 패터닝 층은 다시 상부로부터 액세스될 수 있다.
도 3.3b는 그 내부에 형성된 p 웰(10)을 갖는 반도체 바디(1), 소스 및 드레인으로서 도핑된 영역(11), 패터닝 층(25)의 스트립 형상 섹션들 간에 존재하고 전극(2) 재료로 충진되는 트렌치들을 도시하며, 여기서 패터닝 층(25)은 스페이서(26)에 의해서 그의 가로 범위가 결정된다. 패터닝 층의 상부면(27)이 노출된다. 이 경우에도 역시, 시작 시에서의 도핑된 영역(11)의 주입은 만일 소스 영역 및 드레인 영역이 이후에 전기 도전성 재료로부터의 도펀트의 확산을 통해서 제조되면 생략될 수 있다.
이어서, 게이트 전극의 폴리실리콘에 대해 열적 산화가 수행되며, 이로써 도 3.3c에 도시된 얇은 산화된 영역(29)이 그의 상부면 상에서 형성되며 패터닝 층의 질화물은 오직 거의 약간만 산화된다. 이는 게이트 전극이 이후에 실리사이드 프로세스를 받는 것을 방지한다. 이어서, 패터닝 층이 제거되지만 스페이서(26)는 그 자리에서 유지된다. 패터닝 층이 질화물로 형성되고 스페이서 산화물로 형성된 경우, 패터닝 층의 질화물은 스페이서의 산화물에 대해서 아무런 문제 없이 선택적으로 제거될 수 있다. 이어서, 반도체 재료는 본 실례에서는 반도체 바디 내 의 도핑된 영역(11)을 의미하는 그의 상부면이 노출된다.
본 예시적인 실시예에서, 소스 영역 및 드레인 영역의 제조에 대한 제 3 변형으로서, 소스 및 드레인을 위한 주입 단계가 패터닝 층(25)을 제거한 이후의 방법 단계에서 수행될 수 있다. 경계층 및 메모리 층의 도포 단계가 특히 ONO 층 시퀀스의 실시예에서는 고온 프로세스를 필요로 하기 때문에, 이미 주입되었고 이 주입 이후에는 국부적으로 높은 농도로 유지되는 도펀트의 확산이 존재할 수 있다. 그러나, ONO 층 시퀀스의 도포 이후에 그리고 패터닝 층의 제거 이후에 주입이 수행된다면, 위와 같은 온도 유도성 확산은 오직 매우 제한된 정도로만 발생한다.
이어서, 가령 코발트와 같은 금속 층(30)이 패터닝 층의 스트립 형상 섹션에서 전기 도전성 층(8)으로서 도포된다. 바람직한 실시예에서, 실리콘이 반도체 바디로서 사용되며 금속은 열처리에 의해서 실리사이드, 이 경우에는 바람직하게는 코발트 실리사이드로 변화된다.
이 예시적인 실시예의 제조 방법의 후속 단계들이 도 4.3a 내지 도 4.3c를 참조하여 기술되며 이 도 4.3a 내지 도 4.3c는 상술된 예시적인 실시예인 도 4a 내지 도 4c에 대응한다. 도 4.3a는 워드 라인(32)에 대해서 평행하고 비트 라인 및 매립된 비트 라인 상의 전기 도전성 층(8)의 스트립 형상 섹션에 대해서 수직인 단면도를 도시한다. 도 4.3a에서 도시된 바와 같이, 이 경우에는 전기 도전성 층(8)으로서 제공되는 금속층(30)이 초기에 바람직하게는 산화물인 전기 격리 층(31)으로 피복된다. 이어서, 통상적으로 가령 폴리실리콘 층(33), 금속 함유 층(34)(특히 금속 실리사이드를 포함함), 하드 마스크 층(35)을 포함하는 워드 라인(32)에 대한 층 시퀀스가 평면 표면에 도포된다. 또한, 폴리실리콘 층은 생략될 수 있다. 금속 함유 층(34)은 특히 텅스텐 실리사이드 또는 텅스텐 질화물과 이 위에 증착된 금속성 텅스텐으로 구성된 이중층을 포함한다. 또한, 사용된 워드 라인은 폴리실리콘 층(33)이 될 수 있으며 이 층 상으로 하드 마스크 층(35)이 직접 도포된다. 폴리실리콘 및 하드 마스크를 구비하지만 금속은 갖지 않는 후자의 실시예는 만일 가령 구동 주변부의 트랜지스터를 위해서 살리사이드 방법이 반복적으로 사용된다면 특히 유리하다. 도 4.3a에서는, 도 4.3b 및 도 4.3c에서 도시된 부분들의 위치가 표시된다.
도 4.3c에 도시된 바와 같이, 워드 라인으로서 제공되는 층 시퀀스(33,34,35)는 스트립 형상으로 패터닝되고 스페이서(36)에 의해서 그의 플랭크가 분리된다. 이 ONO 층 시퀀스는 구성 요소의 이 영역에서 제거되었다. 스트립 형상으로 패터닝된 워드 라인의 층 시퀀스가 게이트 전극(2) 재료 상에 도포되는 방식을 또한 볼 수 있다. 이 예시적인 실시예에서, 스페이서(26)는 워드 라인들 간의 공간을 완전하게 또는 부분적으로 충진한다. 도 4c를 참조하여 이미 서술되었던 안티펀치 주입부(22)가 또한 도 4.3c에 도시된 실례의 구조물 내에 포함될 수 있다. 워드 라인을 따라서 게이트 전극(2)을 패터닝하는 것은 워드 라인(32)으로서 제공되는 층 시퀀스의 패터닝과 함께 수행된다. 다른 층 구조물은 위에서 상술한 실시예에서와 동일한 방식으로 생성된다. 구동 주변부의 트랜지스터는 그 자체로 알려져 있는 CMOS 프로세스를 따라서 생성된다.
위에서 상술한 바와 같은 바람직한 예시적인 실시예에서, 규정된 도펀트 농도는 특히 주입에 의해서 트렌치의 바닥에서 설정된다. 도 5a는 모델 계산 사항의 도면이며, 여기서 도 3 또는 도 4.1에서 도시된 도면의 평면의 가로 크기는 가로축으로 ㎛ 단위로 도시되며 반도체 바디의 상부면 또는 반도체 바디 내의 규정된 층 막으로부터 거리 d는 세로축으로 ㎛ 단위로 도시된다. 통상적인 예시적인 실시예에 대한 동일한 도펀트 농도의 라인이 트렌치 바닥의 반도체 재료의 영역에서 도시된다.
도 5b에서는, 도 5a로부터의 각각의 세로 좌표 값 d/㎛이 가로축으로 도시된다. 도펀트 농도 D(단위 cm-3, 센티미터 입방체 당 도펀트 원자의 개수)가 세로축에서 도시된다. 수직 점선은 경계층(5,7)과 메모리 층(6) 간의 경계를 표시한다. 비소 및 붕소의 도펀트 농도에 대한 그래프가 각기 연속적인 점선으로 도시된다. 이 실례에서, 붕소 농도는 1017 cm-3으로 일정하게 유지되며 이상적으로는 2*1017 cm-3 또는 3*1017 cm-3으로 일정하게 유지되지만, 대략 0.3 ㎛ 주위의 세로축 구역에서는 경계층(5)의 유전체 내부로 붕소가 확산되기 때문에 붕소 농도가 약간 감소된다. 바람직한 예시적인 실시예에서, 하부 경계 층(5) 아래에서, 5*1017 cm-3 내지 5*1018 cm-3의 비소 도펀트 농도가 트렌치 바닥의 가장 깊은 지점 아래의 영역에서 설정되는데, 이 트렌치 바닥은 반도체 재료 내부로 20 nm 까지 연장되어 있다(도 5b에서 크기 R1). 이는 20 eV의 에너지에서 통상적으로 대략 2*1012 cm-3 의 도즈량으로 비소를 주입함으로써 성취된다(이 주입은 상술한 바와 같이 이후에 제거될 대략 6 nm 두께의 패드 산화물을 이용함). 이러한 방식으로 설정된 도펀트 농도의 범위 R이 도 5b에서 세로축으로 표시된다.
붕소 농도가 반도체 재료의 바닥 도핑 농도 또는 웰 도핑 농도보다 규정된 배(factor)만큼 높은 경우에, 비소 농도에 대해 표시된 한계치는 상기 규정된 배만큼 배가될 것이다. 그러므로, 반도체 재료 내부로 가장 멀리 돌출되어 있는 트렌치의 바닥의 부분에 또는 트렌치의 바닥의 중앙에 위치하면서 트렌치의 바닥에 대해서 반도체 재료 내부로 20 nm 수직으로 연장된 채널 영역의 부분(23)에서, 도펀트 농도는 5*1017 cm-3 및 5*1018 cm-3 에 의해서 농도의 상한치 및 하한치가 결정되며 이 한계치들은 상기 영역에서 바닥 도핑 또는 웰 도핑으로서 반도체 재료 내부로 도입되는 도펀트의 농도(단위 cm-3)와 값 1017 cm-3 으로부터 구한 비율 만큼 각각 배가된다. 각 경우에 이러한 방식으로 생성되는 도전성 타입이 적절한 부호를 갖는다면, 상기 도펀트 이외에 다른 도펀트도 또한 적합할 수 있다.

Claims (17)

  1. 메모리 셀에 있어서,
    반도체 재료 및 상부측을 갖는 반도체 바디와,
    상기 반도체 바디의 상기 상부측상에 구성된 게이트 전극을 갖는 메모리 트랜지스터―상기 메모리 트랜지스터는 상기 반도체 재료에 형성되는 소스 영역 및 드레인 영역을 가짐―와,
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 바디에 형성되는 트렌치―상기 게이트 전극은 상기 트렌치에 구성됨―와,
    경계층들과 상기 경계층들 사이에 위치된 메모리 층을 포함하는 층 시퀀스(a layer sequence)―상기 층 시퀀스는 적어도 상기 소스 영역과 상기 게이트 전극 사이 및 적어도 상기 드레인 영역과 상기 게이트 전극 사이에 구성됨―와,
    상기 소스 영역상에서 스트립(strip)으로 패터닝된 전기 도전성 층에 의해 형성된 비트 라인의 일부분과,
    상기 드레인 영역상에서 스트립으로 패터닝된 전기 도전성 층에 의해 형성된 비트 라인의 일부분을 포함하는
    메모리 셀.
  2. 제 1 항에 있어서,
    상기 소스 영역상의 상기 전기 도전성 층 및 상기 드레인 영역상의 상기 전기 도전성 층은 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 코발트, 코발트 실리사이드, 티타늄, 티타늄 실리사이드로 구성되는 그룹으로부터 선택된 적어도 하나의 재료를 포함하는
    메모리 셀.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 경계층은 산화물로 형성되는
    메모리 셀.
  4. 제 3 항에 있어서,
    상기 메모리 층은 도핑되지 않은 실리콘, 탄탈륨 산화물, 하프늄 실리케이트, 티타늄 산화물, 지르코늄 산화물, 알루미늄 산화물로 구성되는 그룹으로부터 선택된 재료로 형성되는
    메모리 셀.
  5. 제 1 항에 있어서,
    채널 영역을 포함하되,
    상기 트렌치는 상기 반도체 재료내로 가장 멀리 연장되는 부분(section)을 갖는 바닥(base)으로 형성되고,
    상기 채널 영역은 상기 트렌치의 상기 바닥에 대하여 상기 반도체 재료내로 20nm 수직 연장되는 부분을 가지며,
    상기 채널 영역의 상기 부분은 상기 바닥의 상기 부분 근처에 위치되고,
    상기 반도체 재료는 그 내부로 도입된 도펀트 농도를 갖고,
    상기 채널 영역의 상기 부분은 Y*5*1017cm-3 및 Y*5*1018cm-3에 의해 결정되는 한계치들을 갖는 범위의 도펀트 농도―여기서, Y는 1017cm-3 및 상기 반도체 재료에서의 상기 도펀트 농도(cm-3 단위)로부터 획득된 몫(quotient)임―를 갖는
    메모리 셀.
  6. 복수의 메모리 셀과,
    금속 함유 층 및 층 시퀀스로 구성되는 그룹으로부터 선택된 복수의 워드 라인을 포함하되,
    상기 복수의 메모리 셀 각각은,
    반도체 재료 및 상부측을 갖는 반도체 바디와,
    상기 반도체 바디의 상기 상부측상에 구성된 게이트 전극을 갖는 메모리 트랜지스터―상기 메모리 트랜지스터는 상기 반도체 재료에 형성되는 소스 영역 및 드레인 영역을 가짐―와,
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 바디에 형성되는 트렌치―상기 게이트 전극은 상기 트렌치에 구성됨―와,
    경계층들과 상기 경계층들 사이에 위치된 메모리 층을 포함하는 층 시퀀스―상기 층 시퀀스는 적어도 상기 소스 영역과 상기 게이트 전극 사이 및 적어도 상기 드레인 영역과 상기 게이트 전극 사이에 구성됨―와,
    상기 소스 영역상에서 스트립으로 패터닝된 전기 도전성 층에 의해 형성된 비트 라인의 일부분과,
    상기 드레인 영역상에서 스트립으로 패터닝된 전기 도전성 층에 의해 형성된 비트 라인의 일부분을 포함하고,
    상기 복수의 메모리 셀 각각의 상기 게이트 전극은 상기 복수의 워드 라인 중 하나에 접속되며,
    상기 복수의 메모리 셀 중 하나의 상기 소스 영역은 상기 복수의 메모리 셀 중 인접한 하나의 상기 드레인 영역으로서 기능하고,
    상기 복수의 메모리 셀 중 상기 하나의 상기 드레인 영역은 상기 복수의 메모리 셀 중 다른 인접한 하나의 상기 소스 영역으로서 기능하는
    메모리 셀을 포함하는 장치.
  7. 제 6 항에 있어서,
    상기 반도체 재료는 표면을 갖고,
    상기 메모리 층을 포함하는 상기 층 시퀀스는 상기 반도체 재료와 상기 복수의 메모리 셀 각각의 상기 게이트 전극 사이 및 상기 반도체 재료와 상기 복수의 워드 라인 사이의 상기 반도체 재료의 상기 표면 전체에 도포되는
    메모리 셀을 포함하는 장치.
  8. 제 6 항에 있어서,
    상기 복수의 메모리 셀 중 하나의 상기 트렌치는 벽(wall)들로 형성되고,
    상기 복수의 메모리 셀 중 상기 하나의 상기 메모리 층은 상기 복수의 메모리 셀 중 상기 하나의 상기 트렌치의 상기 벽들 사이에 구성되고, 상기 복수의 메모리 셀 중 상기 하나의 상기 게이트 전극에 구성되는
    메모리 셀을 포함하는 장치.
  9. 메모리 셀을 제조하는 방법에 있어서,
    제 1 단계에서, 반도체 바디 및 반도체 층으로 구성되는 그룹으로부터 선택되는 반도체 재료상에 스트립 형상 섹션들을 형성하도록, 전기 도전성 층의 적어도 하나의 막을 패터닝하고,
    상기 제 1 단계 이전의 주입 수행 및 상기 제 1 단계 이후의 상기 전기 도전성 층의 재료로부터의 도펀트 확산으로 구성되는 그룹으로부터 선택된 처리를 이용하여, 소스에 대한 도핑된 영역 및 드레인에 대한 도핑된 영역을 형성하며,
    제 2 단계에서, 상기 전기 도전성 층의 상기 스트립 형상 섹션들 사이에 측면들을 갖는 트렌치를 형성하여, 상기 소스에 대한 상기 도핑된 영역이 상기 트렌치의 상기 측면들 중 하나에서 유지되고, 상기 드레인에 대한 상기 도핑된 영역이 상기 트렌치의 상기 측면들 중 다른 하나에서 유지되도록 하고,
    제 3 단계에서, 경계층, 메모리 층 및 경계층을, 상기 반도체 재료의 전체 표면에 걸쳐서 서로의 위에 도포하며,
    제 4 단계에서, 게이트 전극에 대한 전기 도전성 재료를 상기 트렌치내로 도입하고, 상기 전기 도전성 재료를 패터닝하여, 워드 라인으로서 제공되는 적어도 하나의 도전체 트랙을 형성하는 것을 포함하는
    메모리 셀 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 단계에서, 폴리실리콘 층 및 금속 함유 층을 포함하는 층 시퀀스를 상기 전기 도전성 층으로서 제공하는 것을 포함하는
    메모리 셀 제조 방법.
  11. 제 10 항에 있어서,
    WSi, WN, W로 구성되는 그룹으로부터 선택된 재료로 이루어진 적어도 하나의 막 층을 갖는 상기 금속 함유 층을 제공하는 것을 포함하는
    메모리 셀 제조 방법.
  12. 메모리 셀을 제조하는 방법에 있어서,
    제 1 단계에서, 반도체 바디 및 반도체 층으로 구성되는 그룹으로부터 선택되는 반도체 재료상에 스트립 형상 섹션들을 형성하도록, 패터닝 층의 적어도 하나의 막을 제조하고,
    제 2 단계에서, 상기 패터닝 층의 상기 스트립 형상 섹션들 사이에 측면들을 갖는 트렌치를 형성하여, 소스 영역으로서 기능하는 상기 반도체 재료의 영역 및 드레인 영역으로서 기능하는 상기 반도체 재료의 영역이 상기 트렌치의 상기 측벽들에서 유지되도록 하며,
    제 3 단계에서, 경계층, 메모리 층 및 경계층을, 상기 반도체 재료의 전체 표면에 걸쳐서 서로의 위에 도포하고,
    제 4 단계에서, 게이트 전극에 대한 전기 도전성 재료를 상기 트렌치내로 도입하고,
    제 5 단계에서, 상기 패터닝 층의 상기 스트립 형상 섹션들을 전기 도전성 층의 스트립 형상 섹션들로 대체하며,
    제 6 단계에서, 워드 라인으로서 기능하는 적어도 하나의 도전체 트랙을 도포하여, 상기 도전체 트랙이, 상기 트렌치내로 도입된 상기 전기 도전성 재료와 전기적으로 접촉하도록 하고, 상기 도전체 트랙이, 상기 전기 도전성 층의 상기 스트립 형상 섹션으로부터 전기적으로 격리되도록 하고,
    상기 제 1 단계 이전의 주입 수행 및 상기 제 5 단계 이후의 상기 전기 도전성 층의 재료로부터의 도펀트 확산으로 구성되는 그룹으로부터 선택된 처리를 이용하여, 상기 소스 영역으로서 기능하는 도핑된 영역 및 상기 드레인 영역으로서 기능하는 도핑된 영역을 형성하는 것을 포함하는
    메모리 셀 제조 방법.
  13. 제 12 항에 있어서,
    실리콘을, 상기 반도체 바디 및 상기 반도체 층으로 구성되는 그룹으로부터 선택되는 상기 반도체 재료로서 이용하고,
    상기 제 5 단계에서, 실리사이드 금속의 적어도 하나의 막을 상기 전기 도전성 층으로서 이용하는 것을 포함하는
    메모리 셀 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 5 단계에서, 코발트 실리사이드 막을 형성하는 것을 포함하는
    메모리 셀 제조 방법.
  15. 제 6 항에 있어서,
    상기 복수의 메모리 셀 중 하나의 상기 트렌치는 벽들로 형성되고,
    상기 복수의 메모리 셀 중 상기 하나의 상기 메모리 층은 상기 복수의 메모리 셀 중 상기 하나의 상기 트렌치와 상기 복수의 메모리 셀 중 인접한 하나의 상기 트렌치 사이에서 중단되는
    메모리 셀을 포함하는 장치.
  16. 제 9 항에 있어서,
    상기 소스에 대한 상기 도핑된 영역 및 상기 드레인에 대한 상기 도핑된 영역을 형성하는 상기 단계에서, 소스 영역 및 드레인 영역으로서 기능하는 복수의 도핑된 영역을 형성하고,
    상기 제 2 단계에서, 서로 평행하게 연장되며, 상기 전기 도전성 층의 상기 스트립 형상 섹션들 사이에 측면들을 갖는 복수의 트렌치를 형성하여, 소스 영역으로서 기능하는 상기 복수의 도핑된 영역 중 하나가 상기 복수의 트렌치 각각의 상기 측면들 중 하나에서 유지되고, 드레인 영역으로서 기능하는 상기 복수의 도핑된 영역 중 다른 하나가 상기 복수의 트렌치 각각의 상기 측면들 중 다른 하나에서 유지되도록 하며,
    상기 제 4 단계에서, 상기 전기 도전성 재료를 상기 복수의 트렌치내로 도입하여, 복수의 게이트 전극을 형성하는 것을 포함하는
    메모리 셀 제조 방법.
  17. 제 12 항에 있어서,
    상기 제 2 단계에서, 서로 평행하게 연장되며, 상기 전기 도전성 층의 상기 스트립 형상 섹션들 사이에 측면들을 갖는 복수의 트렌치를 형성하여, 소스 영역으로서 기능하는 상기 반도체 재료의 개별적인 영역이 상기 복수의 트렌치 각각의 상기 측면들 중 하나에서 유지되고, 드레인 영역으로서 기능하는 상기 반도체 재료의 다른 개별적인 영역이 상기 복수의 트렌치 각각의 상기 측면들 중 다른 하나에서 유지되도록 하고,
    상기 제 4 단계에서, 상기 전기 도전성 재료를 상기 복수의 트렌치내로 도입하여, 복수의 게이트 전극을 형성하며,
    상기 소스 영역으로서 기능하는 도핑된 영역 및 상기 드레인 영역으로서 기능하는 도핑된 영역을 형성하는 단계에서, 소스 영역 및 드레인 영역으로서 기능하는 복수의 도핑된 영역을 형성하는 것을 포함하는
    메모리 셀 제조 방법.
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