JP3917522B2 - フーリェ変換装置 - Google Patents
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Description
技術分野
本発明は、離散フーリェ変換を高速に行うフーリェ変換装置に関し、特に、フーリェ変換装置を前段と後段の２つのステージに分け、各段には同数の基数２フーリェ変換パイプライン（基数２パイプラインＦＦＴ）を配置して構成するフーリェ変換装置に関するものである。
背景技術
Ｍ（２ｍ：以下２＊＊ｍと記す）点基数２パイプラインＦＦＴは、データ並べ換えと演算とからなるステージｍ段からなる演算パイプラインとして知られており、詳しくは、例えば文献『ＴＨＥＯＲＹ ＡＮＤ ＡＰＰＬＩＣＡＴＩＯＮ ＯＦ ＤＩＧＩＴＡＬ ＳＩＧＮＡＬ ＰＲＯＣＥＳＳＩＮＧ ｂｙ Ｌａｗｒｅｎｃｅ Ｒ．Ｒａｂｉｎｅｒ，Ｂｅｒｎａｒｄ Ｇｏｌｄ，ｐｕｂｌｉｓｈｅｄ ｂｙ ＰＲＥＮＴＩＣＥ ＨＡＬＬ』の６０４頁の『Ｒａｄｉｘ ２Ｐｉｐｅｌｉｎｅ ＦＦＴ』の項に説明されている。
フーリェ変換において変換点数がＮ＝Ｌ×Ｍと分解できる場合、ＦＦＴの原理に従ってＬ点ＦＦＴ操作をＭ回行い、得られたデータＮ個に対して捻り係数乗算をした後、Ｍ点ＦＦＴ操作をＬ回行うことによりフーリェ変換を行うことができるが、このように、Ｎ点フーリェ変換を分解して行うことを利用してパイプラインを構成する方法が幾つか開示されている。
その１つは、変換点数ＮがＮ＝Ｌ×Ｌと表現できる場合、Ｌ点並列型フーリェ変換回路（入出力が変換点数Ｌに等しい）を前段と後段に配置し、データ供給の為にコーナターナと呼ばれるデータ並べ換え回路をそれぞれ各Ｌ点並列型フーリェ変換回路の前に配置するというものである。
また、変換点数ＮがＮ＝Ｌ×Ｍ（Ｌ＝Ｐ×Ｍ、但しＰは１より大きい整数）の場合も同様な構成をとることができ、いずれも並列幅はＬとなる。
なお、コーナターナは２次元データを行列とみた時、転置して出力する回路である（特開昭５９−０８７５７５号公報参照）。
また、他の１つは変換点数ＮがＮ＝（２＊＊ｍ）×Ａと表現できる場合、前段に２並列入出力２＊＊ｍ点、基数２パイプラインＦＦＴ回路をＡ個並列配置し、後段にＡ点並列型フーリェ変換回路（パイプライン幅Ａ点）を２個並列配置するというものである。この場合の全体の並列幅は２×Ａとなる。
上述したフーリェ変換装置において、並列型フーリェ変換回路を前段、後段に配置する構成法では、入力並列点数乃至はパイプライン幅がフーリェ変換点数Ｎの平方根以上の値となり、変換点数Ｎの平方根より小さいパイプライン幅がえられないという欠点がある（特許昭６３−３６５５３号公報参照）。
他の１つの前段に２並列入出力基数２のパイプラインＦＦＴ回路を複数、後段に並列型フーリェ変換回路を２個並列配置する構成法は、入力並列点数乃至はパイプライン幅をフーリェ変換点数にはあまり左右されることなく決めることができる。しかし、後段の並列型フーリェ変換回路の入力並列度乃至は変換点数は前段に配置する２並列入出力基数２のパイプラインＦＦＴの個数Ａ（即ち装置のパイプライン幅の半分）となる為、装置のパイプライン幅が大きい場合、後段の並列型フーリェ変換回路が空間的な並列性の為にピンネックになり実装上実現が困難になるという欠点がある（特開平４−２４５５６２号公報参照）。
本発明は、上述した事情に鑑みてなされたものであり、装置のパイプライン幅が各段の個々のパイプラインＦＦＴ回路の変換点数に依存することがないフーリェ変換装置を得ることを目的としている。
発明の開示
上述した課題を解決するため、本発明は、離散フーリェ変換を行うフーリェ変換装置であって、最大変換点数をＭ（＝２＊＊ｍ、ｍ＞＝２）点とする２並列入出力、基数２のパイプラインＦＦＴ回路を最大変換点数Ｍの約数に相当する個数ａ個有する前段の変換手段と、前記前段の変換手段に入力データを第１の所定の順に従って供給する第１のデータ供給手段と、前記前段の変換手段と同数の２並列入出力Ｍ点、基数２のパイプラインＦＦＴ回路を有する後段の変換手段と、前記後段の変換手段に入力データを第２の所定の順に従って供給する第２のデータ供給手段と、前記前段の変換手段と前記後段の変換手段との間に設けられ、捻り係数を乗算する捻り係数乗算手段とを備えてなることを特徴とするものである。本装置は第１図にその一例が示されている。
また、本発明のフーリェ変換装置において、前記第１のデータ供給手段は、２バンク構成とされた第１のメモリ回路と、前記第１のメモリ回路のバンクを切換え、入力データを交互に順次Ｍ個毎書き込む書き込み手段と、前記第１のメモリ回路の２つのバンクの対応する位置のデータを同時に読み出し、前記前段の変換手段に供給する読み出し手段とを備えてなることを特徴とするものである。本装置は、第２図にその一例が示されている。
更に、本発明のフーリェ変換装置において、前記第１のデータ供給手段は、データを所定の順に並べ換える第１、第２のデータ並べ換え部を２段階に備えて構成され、前記第１、第２のデータ並べ換え部がデータを記憶する夫々第２、第３のメモリ回路と、前記第２、第３のメモリ回路の夫々の所定の論理に従う読み出し又は書き込みアドレス生成回路と、前記第２、第３のメモリ回路より読み出されたデータを夫々並べ換えるコーナターナとを備え、前記第２のデータ供給手段は、第３のデータ並べ換え部を備えて構成され、データを記憶する第４のメモリ回路と、該第４のメモリ回路の所定の論理に従う読み出し又は書き込みアドレス生成回路と、前記第４のメモリ回路より読み出されたデータを並べ換えるコーナターナとを備えてなることを特徴とするものである。本装置は第４図、第５図にその一例が示されている。
また、本発明のフーリェ変換装置において、前記前段及び後段の変換手段が有するパイプラインＦＦＴ回路の個数ａが２の場合、前記第１のデータ供給手段は、第４、第５のデータ並べ換え部を２段階に備えて構成され、夫々のデータ並べ換え部がデータを記憶する第５、第６のメモリ回路と、前記第５、第６のメモリ回路の夫々の所定の論理に従う読み出し又は書き込みアドレス生成回路と、前記第５のメモリ回路より読み出されたデータを並べ換えるコーナターナとを備え、前記第２のデータ供給手段は、第６のデータ並べ換え部を備えて構成され、データを記憶する第７のメモリ回路と、該第７のメモリ回路の所定の論理に従う読み出し又は書き込みアドレス生成回路とを備えてなることを特徴とするものである。本装置は例えば第４図及び第５図においてコーナターナ３２４を省略したものに相当する。
さらに、本発明のフーリェ変換装置において、前記前段及び後段の変換手段が有するパイプラインＦＦＴ回路の個数ａが１の場合、前記第１のデータ供給手段は、第７、第８のデータ並べ換え部を備えて構成され、前記第７のデータ並べ換え部は、データを記憶する第８のメモリ回路と、該第８のメモリ回路の所定の論理に従う読み出し又は書き込みアドレス生成回路と、前記第８のメモリ回路より読み出されたデータを並べ換えるパラレルインシリアルアウト回路とを備え、前記第８のデータ並べ換え部は、記憶時にはＭ個ずつのデータを交互に書き込み読み出し時には対応するＭ点データ組の対応するデータを同時に読み出せるように各々が２つのバンクから構成された第９のメモリ回路と、該第９のメモリ回路の所定の論理に従う読み出し又は書き込みアドレス生成回路を備え、前記第２のデータ供給手段は、記憶時にはＭ個ずつのデータを交互に書き込み、読み出し時には対応するＭ点データ組の対応するデータを同時に読み出せるように各々が２つのバンクから構成された第１０のメモリ回路と、該第１０のメモリ回路の所定の論理に従う読み出し又は書き込みアドレス生成回路からなることを特徴とするものである。本装置は例えば第８図、第９図にその一例が示される。
また、本発明は、上述のフーリェ変換装置を２の巾乗個並列配置し、時系列入力データを最大フーリェ変換点数Ｎ（＝Ｍ×Ｍ）個ずつ各フーリェ変換装置に割当て、それらの連続したＭ点データの組を各組２並列でａ組ずつ合計２ａ並列で各フーリェ変換装置に供給するデータ分配・並べ換え手段を備えてなることを特徴とするものである。本装置は発明を実施するための最良の形態における（並列配置）の部分で説明される。
更に、本発明のフーリェ変換装置において、前記データ分配・並べ換え手段は、並列配置するフーリェ変換装置分のデータを記憶する第１１のメモリ回路と、該第１１のメモリ回路の所定の論理に従う読み出し又は書き込みアドレス生成回路と、前記第１１のメモリ回路より読み出されたデータを並べ換え、並列配置された前記フーリェ変換装置のそれぞれにデータを並列に出力するコーナターナとを備えてなることを特徴とするものである。本装置は第１２図にその一例が示されている。
また、本発明のフーリェ変換装置は、前記前段及び後段の変換手段による演算をバイパスさせるためのバイパス手段を備えたことを特徴とする。本装置は発明を実施するための最良の形態におけるバイパス処理において説明されている。
なお、各メモリ回路をダブルバッファメモリとすることにより、処理を容易に高速化することができる。
そして、上述したように、本発明は、装置を前段及び後段の２つのステージに分け、各段に同数の２並列入出力のＭ点、基数２パイプラインＦＦＴ回路（パイプライン幅は２）を配置して、Ｍ×Ｍ点のフーリェ変換を行うようにする。並列配置するパイプラインＦＦＴ回路の個数ａで全体のパイプライン幅を調節するようにする。但し、Ｍ＝２＊＊ｍであり、個数ａはＭの約数とすると、各パイプラインＦＦＴ回路が担当するＭ点のフーリェ変換は（Ｍ÷ａ）組ずつとなり、データ分配等の制御が容易となる。
個々の２並列入出力基数２パイプラインＦＦＴ回路はパイプライン幅は高々２であり、この中での信号の錯綜は少なく、実装的にピンネックになることはない。但し、この為にデータを供給する為のデータ並べ換え手段が各段に必要となる。
なお、前段の２並列入出力のＭ点、基数２パイプラインＦＦＴ回路のパイプラインステージを先頭からその演算のみを順にバイパスすることによってフーリェ変換点数を半分ずつにすることができるので同じ装置構成でモード設定変更等により、全体としてＭ×Ｍ、（Ｍ／２）×Ｍ、・・・・２×Ｍ点の変換を行うことができる。
発明を実施するための最良の形態
図１は本発明の実施の形態の基本構成図を示すブロック図である。図１に示すＦＦＴ１００は前段Ａと後段Ｂから構成され、前段及び後段の変換回路としてａ個の２並列入出力Ｍ点、基数２のパイプラインＦＦＴ回路１，２、それぞれ各パイプライン回路１，２にデータを供給する第１、第２のデータ供給手段としてのそれぞれ前段及び後段データ並べ換え部３，４、及び後段データ並べ換え部４の直後に設けられ、捻り係数乗算用の２ａ個の複素乗算回路５及び捻り係数を記憶した係数メモリ６を有する捻り係数乗算部７を備えている。なお、捻り係数の供給順番を変更することにより、捻り係数乗算部７を後段データ並べ換え部４の直前に設けるようにしても良い。
（前段データ並べ換えの方法１）
第２図は前段のデータ供給手段としての前段データ並べ換え部の第１の例（方法１）を示すブロック図であり、第２図のデータ並べ換え部３Ａにおいて、バッファメモリ３０１は、書き込み・読み出しの同時アクセスの為のダブルバッファリング構成を有すると共に、読み出しに於いては２つの異なる組に属するデータ群を同時に読み出せるようにバンク３０１Ａ，３０１Ｂを有する２バンク構成とされている。以下、本明細書において、単にバッファメモリまたはメモリと記した場合もダブルバッファメモリを意味することとする。入力データはライトアドレス回路３０２により、順次Ｍ個毎に交互にバンクを切り換えて書き込まれる。読み出しに於いては、第１リードアドレス生成回路３０３により、２つのバンクの対応する位置のデータを同時に読出すことによって、Ｍ個おきのデータを２個ずつ、即ち２並列で得ることができる。
（前段のデータ並べ換えの方法２）
第４図、第８図は前段のデータ供給手段としてのデータ並べ換え部の第２の例（方法２）を示すブロック図であり、第４図はａが２以上の場合、第８図はａが１の場合の好適例を示している。第４図、第８図それぞれに示すデータ並べ換え部３Ｂは前半部と後半部の２段階構成を持ち、前半部の第１データ並べ換え回路３１０，３３０で先ず時系列の並列データからＭ個単位にまとまったデータ列を各２並列入出力Ｍ点、基数２のパイプラインＦＦＴ回路対応、即ち、ａ列縦隊（各Ｍ個単位内では２列縦隊になるように）に生成し、後半部の第２データ並べ換え回路３２０，３４０では前半部で生成されたＭ個を単位としたａ列縦隊に整列したブロックからデータを１つずつ取ってくることによって時系列データとしてみた時にＭ個おきとなるＭ個のデータの組が得られように並べ換えを行うものである。
（前段データ並べ換えの方法２：ａ≧２の場合）
まず、ａ≧２の場合、即ち第４図に示されるように、各段のパイプラインＦＦＴの個数が２個以上の場合、前半部を構成する第１データ並べ換え回路３１０はメモリとコーナターナから構成され、メモリは入力データ幅に相当するデータ点数の入出力幅を持つ記憶手段であるバッファメモリ３１１とライトアドレス生成回路３１２及び第２リードアドレス生成回路を持ち、コーナターナ３１４は奇数番、偶数番入力データに対応して２組３１４ａ，３１４ｂから構成されている。
前段のデータ並べ換え部の後半部を構成する第２データ並べ換え回路３２０は、前半の第１データ並べ換え回路３１０と同様、メモリとコーナターナから構成され、メモリは変換部のパイプライン幅に相当するデータ点数の入出力幅を持つ記憶手段であるバッファメモリ３２１とライトアドレス生成回路３２２及び第３リードアドレス生成回路３２３を持ち、コーナターナ３２４はメモリの出力ライン並びの先頭ラインから３つおきのライン出力のデータ群、３番目のラインから３つおきのライン出力のデータ群、２番目のラインから３つおきのライン出力のデータ群、４番目のラインから３つおきのライン出力のデータ群をそれぞれ入力して並べ換える４組３２４ａ〜３２４ｄから構成されている。
特に、ａ＝２の場合、コーナターナへの入力は１データのみとなるので、何の操作も不要となって、コーナターナの為の回路は不要となり、メモリからのデータの単なるルーティングとなる。
（前段データ並べ換え方法２：ａ＝１の場合）
又ａ＝１の場合、即ち各段のパイプラインＦＦＴの個数が１個の場合、第８図のように前段のデータ並べ換え部３Ｃにおける前半部の第１データ並べ換え回路３３０は、メモリとコーナターナから構成され、メモリは入力データ幅に相当するデータ点数の入出力幅を持つ記憶手段としてのバッファメモリ３３１とライトアドレス生成回路３３２及び第４リードアドレス生成回路３３３を持ち、コーナターナは奇数番、偶数番入力データに対応して２組のパラレルイン・パラレルアウト３３４ａ，３３４ｂから構成されている。
後半部の第２データ並べ換え回路３４０は、読み出しにおいて２つの異なるデータ群を同時に読み出せるように２バンク３４１Ａ，３４１Ｂ構成のバッファメモリからなり、それぞれライトアドレス生成回路３４２及び第５リードアドレス生成回路３４３を有し、第２図に於いてｂ＝１、ａ＝１としたより簡単な場合となる。
（後段データ並べ換え方法）
図１に示した後段のデータ並べ換え部４は、ａ≧２の場合に第５図のように構成され、又ａ＝１の場合に第９図のように構成される。すなわち、第５図、第９図に示される後段のデータ並べ換え部４Ａ，４Ｂは、第４図、第８図で示した第２データ並べ換え回路（後半部）とそれぞれ同じ構成を持ち、ここでの説明を省略するが、前段のＦＦＴ出力をＭ個おきとなるように並べ換えを行ってＭ個のデータの組を得るようにする。
（動作説明）
次に実施の形態の動作について説明する。
先ず、前段の変換手段を構成するａ個の個々の２並列入出力、基数２のパイプラインＦＦＴ回路１の変換点数が最大、即ち後段のａ個の個々のパイプラインＦＦＴ回路の変換点数に等しい場合を扱い、最後に前段の変換点数がＭ未満即ち２＊＊ｐ、（ｐ＝１〜ｍ−１）に対しても同じ装置構成を採れることについて説明する。
式（１）に於いて、ｋ０を固定すれば、これはＭ点のＤＦＴの式であり、Ｍ点の基数２パイプラインＦＦＴ回路で処理することができる。ｋ０＝０〜Ｍ−１であるから、Ｍ組の別々なＤＦＴを行うことを示す。これらはａ個のＭ点の基数２パイプラインＦＦＴ回路を用いて、ａがＭの約数とすると途切れることなく連続して処理することができる。
式（２）は、式（１）で得られたそれぞれに捻り係数を掛けるものであり、捻り係数乗算回路群で処理できる。式（３）に於いて、ｎ０を固定すれば、これはＭ点のＤＦＴの式であり、Ｍ点の基数２パイプラインＦＦＴ回路で処理することができる。ｎ０＝０〜Ｍ−１であるから、Ｍ組の別々なＤＦＴを行うことを示す。式（１）同様にａ個のＭ点の基数２パイプラインＦＦＴ回路を用いて、ａがＭの約数とすると途切れることなく連続して処理することができる。
特に式（１）は、ｋ＝Ｍ×ｋ１＋ｋ０なので、ｋ０がある値に固定され、ｋ１が０〜Ｍ−１の値を動くとすると、シリアルに入力されるデータからＭ個おきにとってきてパイプラインに供給する必要があることを示しており、前段のデータ並び変え回路はこの操作を行う部分である。
また式（３）に於いて、Ｘ２のインデックスはＭ×ｎ０＋ｋ０なので、ｎ０がある値に固定され、ｋ０が０〜Ｍ−１の値を動くとすると、インデックスは連続値となる必要があり、前段の出力はインデックスに関してＭ跳びとなっているので、得られた出力をインデックスに関して連続となるように並べ換えてパイプラインに供給する必要がある。即ち前段の出力並びからＭ個おきにとって供給する必要がある。後段のデータ並び変え部はこの操作を行う部分である。
以下に前段／後段のデータ並べ換え部で行われる並べ換え処理を説明する。時系列データ｛ｘ（ｔ）：ｔ＝０〜２＊＊ｍ−１｝は一般に２ｂ個ずつ並列入力されるとすると、各入力データラインの連続するデータをＢ個ずつ組みにし、これらを各入力データライン横断的にまとめると、以下の表１のように、それぞれがＭ点データからなるＭ個の群に分けることができる。
ここでは、上から順に第１入力データライン、・・・第２ｂデータ入力ラインを示す。但し、Ｂ＝Ｍ／２ｂで、並列度２ｂとした時のＭ点データになるまでの入力カウント数、２ｂ＝入力の並列度、従ってＭを割り切る必要があるので、ｂは２の巾乗、ａ＝前段／後段各々パイプラインＦＦＴ回路の数であり、Ｍの約数でやはり２の巾乗である。
特に、前段データ並べ換え部については１段階で行う方法（方法１）と、２段階に分けて行う方法（方法２）を示す。２段階に分けて行う方法の後半部は後段の並べ換えと同じ構成となる。
（前段の並べ換え方法１）
前段の並べ換えの方法１は上記の各群は時系列上連続したＭ点データからなるデータ組なので、これらＭ個の群の対応する位置のデータを１個ずつ集めれば、時系列的にＭ点離れたデータＭ個からなるデータ組を得ることができる。しかし、各パイプラインＦＦＴ回路は２並列入力となっているので２つのデータ群から同時に読み出してくる必要がある。同時アクセスができるようにメモリをバンクに分け、奇数番目の群、偶数番目の群それぞれ別バンクメモリに記憶する。
各バンクより順に各群の先頭よりａ個ずつ読み出し、２つのバンク上の対応する位置同士のデータ２個ずつが１つのパイプラインＦＦＴの２並列入力となる。通常２ｂ＞＝２ａであるので、２ｂ÷ａ＝ｃ（但しｃは２の巾乗）とすると各群の列データ２ｂ個の内、同時に必要なのは、ａ個ずつなので、残りは捨てられ、従って各群の各列はｃ回読み出されることになる（なお、２ｂ＜２ａの場合、入力データをデマルチプレクスして２ｂ＝２ａと同じ扱いとすることができる）。
第２図に示した方法１における前段のデータ並べ換え部３Ａは、２ｂ個ずつ並列入力されてくるデータをダブルバッファメモリのバンク３０１Ａ，３０１Ｂの一方に、Ｍ個になる都度バンクを交互に切り換えながら２ｂ個ずつ記憶し、他方のメモリの２つのバンクより同時にそれぞれ２ｂ個ずつ読み出し、その２ｂ個の内、必要なａ個をそれぞれ送出するものである。
第３図は、第１リードアドレス生成回路３０３の構成例を示すブロック図である。なお、メモリ素子構成によっては無駄な読み出しを避ける構成とすることもできる。
図中の群番号カウンタ３０３１（Ｍ／２カウンタ）、列番号カウンタ３０３２（Ｂカウンタ）は上記並べ換え説明における群、群内の列のそれそれの特定手段であり、又行グループ番号カウンタ３０３３（Ｃカウンタ）は列データ（２ｂ個のデータからなる）内の隣り合ったａ個のデータの選択手段である。
列データの読み出しアドレスは群番号カウンタ３０３１、列番号カウンタ３０３２のビットをこの順に単に連接した構成である。行グループ番号カウンタ３０３３の値は列内の対象データａ個の選択信号となる。群番号カウンタ３０３１のキャリィで行グループ番号カウンタ３０３３を更新し、行グループ番号カウンタ３０３３のキャリィで列番号カウンタ３０３２が更新されるようにキャリィ接続して、各群の対応する位置にあるａ個のデータ（即ち属する列が各群での位置が相対的に同じでかつ列内の位置も同じ）が時系列的に連続して読み出される。
（前段の並べ換え方法２：ａ≧２の場合）
第２図に示した方法１は並べ換えを１段階で行うものであるが、第４図、第８図で示した方法２は２段階かけて並べ換えを行うものである。
先ずａ≧２の場合、即ちパイプラインＦＦＴ回路の個数ａが２以上の場合について示し、その後ａ＝１の場合を示す。
上述したように、第１データ並べ換え回路３１０は、時系列上連続したＭ点データからなるデータ組Ｍ個をａ列縦隊になるようにデータを並べ換える。特に各データ組はその中では２列縦隊になっているように並べ換える。以下はその手順である。
Ｍ個の群はａ個ずつの群のクラスタＡ個に分け、次のように処理する。ここで、Ａ＝Ｍ／ａであり、１つのＦＦＴ回路で処理するＭ点データ組の数である。
第１クラスタの各群のそれぞれ第１列の偶数インデックス（奇数番目）のデータｂ個からなる列、奇数インデックス（偶数番目）のデータｂ個からなる列を作り、奇数番データ、偶数番データについて、それぞれｂ×ａ行列とみて転置する。
第１クラスタの各群の第２列の奇数番目データｂ個からなる列、偶数番目データｂ個からなる列を作り、奇数番データ、偶数番データについて、それぞれｂ×ａ行列とみて転置し、第１列からの転置の横に配置する。以下同様にして第１クラスタの各群のそれぞれ第Ｂ列の奇数番目のデータｂ個からなる列、偶数番目のデータｂ個からなる列を作り、奇数番のデータ、偶数番のデータについて、それぞれｂ×ａ行列とみて転置し、第Ｂ−１列からの転置の横に配置する。奇数番目データより得られた大きさａ×ｂの行列Ｂ個から構成されるａ×（ｂ＊Ｂ）［＝ａ×（Ｍ／２）］行列の各行を奇数番のラインとし、偶数番目データより得られた大きさａ×（Ｍ／２）行列の各行を偶数番のラインとして下記の第１群が得られる。同様にして、第２クラスタの各群について行うと下記の第２群が得られ、以下同様にして最後は第Ａクラスタから下記表２の第Ａ群が得られる。
実際には、以上のように並べ換えて第Ａ群まですべてが得られるまで待つ必要はなく、奇数番目データｂ個からなる列、偶数番目データｂ個からなる列をメモリから読み出した後、各々ｂ×ａ行列の転置操作して直ちに出力処理を開始することができる。
第４図に示した第１データ並べ換え回路３１０は、２ｂ個ずつ並列入力されてくるデータをダブルバッファメモリ３１１の一方に２ｂ個ずつ順次記憶しながら、他方のメモリより上記の読み出し順に従って２ｂ個ずつ並列に読み出し、２組のコーナターナよりそれぞれａ個ずつ合計２ａ個ずつ送出するものである。
第６図は第２リードアドレスの生成回路３１３の構成例である。図中の群クラスタ番号カウンタ３１３１（Ａカウンタ）、群番号カウンタ３１３２（ａカウンタ）、列番号カウンタ３１３３（Ｂカウンタ）は上記並べ換え説明におけるクラスタ、クラスタ内の群、群内の列のそれぞれの特定手段であり、アドレス３１３４はこれらのビットをこの順に単に連接した構成である。
この第２リードアドレス生成回路３１３は、群番号カウンタ３１３２と列番号カウンタ３１３３のキャリィの接続先を入れ換えて群番号カウンタ３１３２のキャリィで列番号カウンタ３１３３が更新されるようにキャリィ接続となっているので、クラスタ内では各群の対応する位置にある列はその読み出しが時系列上連続となる。
次に前段の並べ換えの方法２の後半部、即ち、第２データ並べ換え回路３２０では、前半部（第１データ並べ換え回路３１０）の結果を基にａ個のパイプラインＦＦＴ回路の入力になるように、時系列上Ｍ点離れたデータＭ個からなるデータ組を作る。即ちａ列縦隊になるように並べ換える必要がある。各パイプラインＦＦＴ回路は２並列入力とするので、全体としては２ａ列縦隊となる。
第１データ並べ換え回路３１０で、時系列的に連続するＭ点データの組（組内は２列縦隊）がａ列縦隊に編成されているので、この後、各組の対応する位置のデータを１個ずつ集めれば、時系列的にＭ点離れたデータＭ個からなるデータ組を得ることができる。組内は２列縦隊になっているので、群内の各列には連続Ｍ点データの同じ組に属するデータ点が２個含まれており、列が読み出しの単位とすると、２個のパイプラインＦＦＴのデータが得られ、ａ個のパイプラインＦＦＴ回路の為にはａ／２列単位で読み出し処理すればよい。
各群はａ／２列単位を１クラスタとするとＡ個のクラスタに分けられる（（Ｍ／２）÷（ａ／２）＝Ａより）。
以下、各群はクラスタ単位に次のように処理される。
第１群の１番目のクラスタの列（ｉ＝０〜ａ／２−１）の各々について先頭から３つおきに取ったデータａ／２個からなる列ａ／２個、３番目から３つおきに取ったデータａ／２個からなる列ａ／２個、２番目から３つおきに取ったデータａ／２個からなる列ａ／２個、４番目から３つおきに取ったデータａ／２個からなる列ａ／２個をそれぞれ（ａ／２）×（ａ／２）行列とみて転置、第２群の１番目のクラスタの列の各々について先頭から３つおきに取ったデータａ／２個からなる列ａ／２個、３番目から３つおきに取ったデータａ／２個からなる列ａ／２個、２番目から３つおきに取ったデータａ／２個からなる列ａ／２個、４番目から３つおきに取ったデータａ／２個からなる列ａ／２個をそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、第１群からの転置の横に配置する。
以下、同様にして第Ａ群の１番目のクラスタの列の各々について先頭から３つおきに取ったデータａ／２個からなる列ａ／２個、３番目から３つおきに取ったデータａ／２個からなる列ａ／２個、２番目から３つおきに取ったデータａ／２個からなる列ａ／２個、４番目から３つおきに取ったデータａ／２個からなる列ａ／２個をそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、第Ａ−１群からの転置の横に配置する。このようにして得られた４個の（ａ／２）×（Ｍ／２）行列について、順に第１の行列の各行を４ｈ＋１（ｈ＝０〜ａ／２−１）番のライン、第２の行列の各行を４ｈ＋２（ｈ＝０〜ａ／２−１）番のライン、第３の行列の各行を４ｈ＋３（ｈ＝０〜ａ／２−１）番のライン、第４の行列の各行を４ｈ＋４（ｈ＝０〜ａ／２−１）番のラインとすることによって下記（表３）の第１群が得られる。
再び第１群の次のクラスタの列（ｉ＝ａ／２〜ａ−１）の各々について同様に取ってそれぞれ（ａ／２）×（ａ／２）行列とみて転置、第２群について次のクラスタの列（ｉ＝ａ／２〜ａ−１）の各々について同様に取ってそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、第１群からの転置の横に配置する。以下同様にして第Ａ群について次のクラスタの列（ｉ＝ａ／２〜ａ−１）の各々について同様に取ってそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、第Ａ−１群からの転置の横に配置する。このようにして得られた４個の（ａ／２）×（Ｍ／２）行列について、順に第１の行列の各行を４ｈ＋１（ｈ＝０〜ａ／２−１）番のライン、第２の行列の各行を４ｈ＋２（ｈ＝０〜ａ／２−１）番のライン、第３の行列の各行を４ｈ＋３（ｈ＝０〜ａ／２−１）番のライン、第４の行列の各行を４ｈ＋４（ｈ＝０〜ａ／２−１）番のラインとすることによって下記の第２群が得られる。以下同様にして第３群が得られる。
以下、同様な手順で第１群〜第Ａ群の最後のクラスタの列（ｉ＝（Ａ−１）ａ／２〜Ａａ／２−１（＝Ｍ／２−１））を取りそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、同様にして４個の（ａ／２）×（Ｍ／２）行列を構成し順に第１の行列の各行を４ｈ＋１（ｈ＝０〜ａ／２−１）番のライン、第２の行列の各行を４ｈ＋２（ｈ＝０〜ａ／２−１）番のライン、第３の行列の各行を４ｈ＋３（ｈ＝０〜ａ／２−１）番のライン、第４の行列の４ｈ＋４（ｈ＝０〜ａ／２−１）番のラインとすることによって下記の第Ａ群が得られる。
得られた各ラインは順に上から２個ずつが各パイプラインＦＦＴ回路の２並列入力を形成する。実際には、以上のように並べ換えて第Ａ群まですべてが得られるまで待つ必要はなく、先頭から３つおきに取ったデータａ／２個の列ａ／２個、３番目から３つおきに取ったデータａ／２個の列ａ／２個、２番から３つおきに取ったデータａ／２個の列ａ／２個、４番目から３つおきに取ったデータａ／２個の列ａ／２個をメモリから読み出した後、それぞれ（ａ／２）×（ａ／２）行列の転置操作して直ちに出力処理を開始することができる。
第４図の前段データ並べ換え部３Ｂ（方法２）の後半部である第２データ並べ換え回路３２０は、２ａ個ずつ並列入力されてくるデータをダブルバッファメモリの一方に２ａ個ずつ順次記憶しながら他方のメモリより上記の読み出し順に従って２ａ個ずつ並列に読み出し、４組のコーナターナよりａ／２個ずつ合計２ａ個ずつ送出するものである。特にａ＝２の場合は１×１行列の転置操作となり、コーナターナ機能は不要となり、単にデータをルーティングするだけである。
第７図は第３リードアドレスの生成回路３２３の構成例である。図中の群番号カウンタ３２３１（Ａカウンタ）、列クラスタ番号カウンタ３２３２（Ａカウンタ）、列番号カウンタ３２３３（ａ／２カウンタ）は上記並べ換え説明における群、群内の列クラスタ、列クラスタ内の列のそれぞれの特定手段であり、アドレスはこれらのビットをこの順に単に連接した構成である。群番号カウンタ３２３１と列クラスタ番号カウンタ３２３２を入れ換え、群番号カウンタ３２３１のキャリィで列クラスタ番号カウンタ３２３２が更新されるようにキャリィ接続して、各群の対応する位置にある列クラスタの読み出しが時系列上連続となっている。
次に後段のデータ並べ換え部が行う操作であるが、前段の並べ換えの方法２の後半とまったく同じ操作を行うものである。前段のパイプラインＦＦＴの出力は次の表４のような並びとなる。各ラインが前段からの出力ライン（即ち各２ラインずつが１つのパイプライン出力に対応）からのデータの出力順に対応する。
（後段の並べ換え方法２：ａ≧２の場合）
第５図に示す後段のデータ並べ換え部４Ａは、前段ＦＦＴ出力並びよりＭ点離れたデータＭ個からなるデータ組を作りａ列縦隊になるように並べ換える。特に各組のデータ並び内では２列縦隊になるようにする。前段の出力はＭ点データの組（組内は２列縦隊）がａ列縦隊の並びとなっているので、各組の対応する位置のデータを１個ずつ集めれば、Ｍ点離れたデータＭ個からなるデータ組を得ることができる。
組内は２列縦隊となっているので、群内の各列には同じＭ点データ組に属するデータが２個含まれており列が読み出しの単位とすると、２個のパイプラインＦＦＴ回路のデータが得られるので、ａ個のパイプラインＦＦＴ回路の為にはａ／２列単位で読み出し並べ換えればよい。各群はａ／２列単位を１クラスタとするとａ／２列から構成されるクラスタＡ個に分けることができる。
以下、各群はクラスタ単位に次のように処理される。第１群の１番目のクラスタの列（ｉ＝０〜ａ／２−１）各々について先頭から３つおきに取ったデータａ／２個からなる列ａ／２個、３番目から３つおきに取ったデータａ／２個からなる列ａ／２個、２番目から３つおきに取ったデータａ／２個からなる列ａ／２個、４番目から３つおきに取ったデータａ／２個からなる列ａ／２個をそれぞれ（ａ／２）×（ａ／２）行列とみて転置、第２群の１番目のクラスタの列各々について先頭から３つおきに取ったデータａ／２個からなる列ａ／２個、３番目から３つおきに取ったデータａ／２個からなる列ａ／２個、２番目から３つおきに取ったデータａ／２個からなる列ａ／２個、４番目から３つおきに取ったデータａ／２個からなる列ａ／２個をそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、第１群からの転置の横に配置する。
以下同様にして第Ａ群の１番目のクラスタの列各々について先頭から３つおきに取ったデータａ／２個からなる列ａ／２個、３番目から３つおきに取ったデータａ／２個からなる列ａ／２個、２番目から３つおきに取ったデータａ／２個からなる列ａ／２個、４番目から３つおきに取ったデータａ／２個からなる列ａ／２個をそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、第Ａ−１群からの転置の横に配置する。このようにして得られた４個の（ａ／２）×（Ｍ／２）行列について、順に第１の行列の各行を４ｈ＋１（ｈ＝０〜ａ／２−１）番のライン、第２の行列の各行を４ｈ＋２（ｈ＝０〜ａ／２−１）番のライン、第３の行列の各行を４ｈ＋３（ｈ＝０〜ａ／２−１）番のライン、第４の行列の各行を４ｈ＋４（ｈ＝０〜ａ／２−１）番のラインとすることによって下記の表５の第１群が得られる。
再び、第１群の次のクラスタの列（ｉ＝ａ／２〜ａ−１）について同様に取ってそれぞれ（ａ／２）×（ａ／２）行列とみて転置、第２群について次のクラスタの列（ｉ＝ａ／２〜ａ−１）について同様に取ってそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、第１群からの転置の横に配置する。
以下同様にして第Ａ群について次のクラスタの列（ｉ＝ａ／２〜ａ−１）について同様に取ってそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、第Ａ−１群からの転置の横に配置する。 このようにして得られた４個の（ａ／２）×（Ｍ／２）行列について、順に第１の行列の各行を４ｈ＋１（ｈ＝０〜ａ／２−１）番のライン、第２の行列の各行を４ｈ＋２（ｈ＝０〜ａ／２−１）番のライン、第３の行列の各行を４ｈ＋３（ｈ＝０〜ａ／２−１）番のライン、第４の行列の各行を４ｈ＋４（ｈ＝０〜ａ／２−１）番のラインとすることによって表５の第２群が得られる。
以下同様にして第３群が得られ、同様な手順で第１群〜第Ａ群の最後のクラスタの列（ｉ＝（Ａ−１）ａ／２〜Ａａ／２−１（＝Ｍ／２−１））を取りそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、それぞれ（ａ／２）×（Ｍ／２）行列を構成し、同様に対応づけると表５の第Ａ群が得られる。
得られた各ラインは順に上から２個ずつが各パイプラインＦＦＴ回路の２並列入力を形成する。実際には、以上のように並べ換えて第Ａ群まですべてが得られるまで待つ必要はなく、先頭から３つおきに取ったデータａ／２個の列ａ／２個、３番目から３つおきに取ったデータａ／２個の列ａ／２個、２番目から３つおきに取ったデータａ／２個の列ａ／２個、４番目から３つおきに取ったデータａ／２個の列ａ／２個をメモリから読み出した後、それぞれ（ａ／２）×（ａ／２）行列の転置操作して直ちに出力処理を開始することができる。
第５図の後段データ並べ換え部４Ａは前段データ並べ換え部の方法２の後半部である第２データ並べ換え回路３２０と同様に２ａ個ずつ並列入力されてくるデータをダブルバッファメモリの一方に２ａ個ずつ順次記憶しながら他方のメモリより上記の読み出し順に従って２ａ個ずつ並列に読み出し４組のコーナターナよりａ／２個ずつ合計２ａ個ずつ送出するものである。リードアドレス生成回路３２３は第２データ並べ換え回路のものと同じである。
（捻り係数乗算）
後段部のデータ並べ換えに続き、捻り係数乗算部で乗算される捻り係数は表６のようなものとなる。Ｎ＝Ｍ×Ｍ点フーリェ変換の第一ステップである式（１）はｋ０を固定した場合、ｋ１についてのＭ点ＤＦＴの式であり、基数２パイプラインＦＦＴで処理した場合、その出力インデックス順はＤＦＴの式により得られるインデックス順とはビットリバースの関係にある。従って（２）式の捻り係数乗算を基数２のパイプラインＦＦＴの出力インデックス順に対応して行う場合、捻り係数の指数ｎ０についてはビットリバースした値を用いる必要がある。
前述の後段のパイプラインＦＦＴの入力の為の並べ換えでは、データ配列は一次元表現になっているが、２次元表現、即ち行列表現としてはＭが掛けられている値が行インデックスであり、残りが列インデックスとなる。捻り係数の指数としてはこの行インデックスのビットリバース値を用いる必要がある。パイプラインＦＦＴ回路はａ個なので、データ配列の行は２行ずつのａ組に分けられ、各組はＭ点データずつＡ個に細分されている。列の観点からみると全体がＡ個の群に分けられていることになる。
従ってビットリバース操作をＢＲ［］とすると、データの入力並びに対応した捻り係数の並びは以下のようになる。但し、ＢＲ［］は［］内をｍビットとしてみたビットリバース操作である。
（データ並べ換え方法２：ａ＝１の場合）
次にａ＝１、即ち各段のパイプラインＦＦＴ回路が１個の場合について示す。ａ≧２の場合と同様、入力時系列データ｛ｘ（ｔ）：ｔ＝０〜２＊＊ｍ−１｝は２ｂ個ずつ並列入力されるとし、各入力データラインの連続するデータをＢ個ずつ組にし、これらを各入力データライン横断的にまとめると、表７のようにそれぞれがＭ点データからなるＭ個の群に分けることができる。但し、ＢはＢ＝Ｍ／２ｂで並列度２ｂとした時のＭ点データになるまでの入力カウント数、２ｂは入力並列度である。
（前段データ並べ換え方法２：ａ＝１の場合）
先ず、第８図に示す第１データ並べ換え回路３３０では、時系列上連続したＭ点データからなるデータ組Ｍ個を１列縦隊になるようにデータを並べ換える。特に各データ組はその中では２列縦隊になっているように並べ換える。以下はその手順である。 Ｍ個の群は次のように処理する。
第１群の第１列の奇数番目のデータｂ個からなる列、偶数番目のデータｂ個からなる列を作り、奇数番データ、偶数番データについて、それぞれｂ×１行列とみて転置する。次に第１群の第２列の奇数番目データｂ個からなる列、偶数番目データｂ個からなる列を作り、奇数番データ、偶数番データについて、それぞれｂ×１行列とみて転置し、第１列からの転置の横に配置する。
以下同様にして第１群の第Ｂ列の奇数番目のデータｂ個からなる列、偶数番目のデータｂ個からなる列を作り、奇数番のデータ、偶数番のデータについて、それぞれｂ×１行列とみて転置し、第Ｂ−１列からの転置の横に配置する。奇数番目データより得られた大きさ１×ｂの行列Ｂ個から構成される１×（ｂ×Ｂ）［＝１×（Ｍ／２）］行列の行を奇数番のラインとし、偶数番目データより得られた大きさ１×（Ｍ／２）行列の行を偶数番のラインとして下記表８の第１群が得られる。
同様にして、第２群について行うと表８の第２群が得られる。以下同様にして最後は第Ｍ群から表８の第Ｍ群が得られる。実際には、以上のように並べ換えて第Ｍ群まですべてが得られるまで待つ必要はなく、奇数番目データｂ個からなる列、偶数番目データｂ個からなる列をメモリから読み出した後、各々ｂ×１行列の転置操作して直ちに次へ出力処理を開始することができる。
第８図の第１データ並べ換え回路３３０は、２ｂ個ずつ並列入力されてくるデータをダブルバッファメモリの一方に２ｂ個ずつ順次記憶しながら、他方のメモリより上記の読み出し順に従って２ｂ個ずつ並列に読み出し、２組のコーナターナ（この場合、パラレルイン・シリアルアウト回路となる）よりそれぞれ１個ずつ合計２個ずつ送出するものである。
第１０図は第４リードアドレス生成回路３３３の構成例である。図中の群番号カウンタ（Ｍカウンタ）３３３１、列番号カウンタ（Ｂカウンタ）３３３２は上記並べ換え説明における群、群内の列のそれぞれの特定手段であり、アドレスはこれらのビットをこの順に単に連接した構成である。
次に前段の第２データ並べ換え回路３４０では、前半の結果を基に１個のパイプラインＦＦＴ回路の入力になるように、時系列上Ｍ点離れたデータＭ個からなるデータ組を作る。即ち１列縦隊になるように並べ換える必要がある。
前段の第１データ並べ換え回路３３０で、時系列的に連続するＭ点データの組（組内は２列縦隊）が１列縦隊に編成されているので、この後、各組の対応する位置のデータを１個ずつ集めれば、時系列的にＭ点離れたデータＭ個からなるデータ組を得ることができる。組内は２列縦隊になっているので、群内の各列の２個のデータはＭ点離れたデータＭ個の組としては別の組に属する。列全体が読み出し単位とすると、パイプラインＦＦＴ回路は一組なので、他方は直ちに必要とはならず、再度読み出す必要がある。しかし、パイプラインＦＦＴ回路は２並列入出力であり、Ｍ点離れたデータＭ個の同じ組のもう１個のデータを必要とする。即ち２つの群より同時に読み出してくる必要がある。
この為の構成は、第２図に示した前段のデータ並べ換え部３Ａの方法１と同じでよい。即ち第１データ並べ換え回路３３０から得られるデータ群は、２つのバンクに分けられたバッファメモリに、奇数番目、偶数番目の群をそれぞれ別バンクに記憶する。各バンクより対応する群の先頭より１個ずつの計２個がパイプラインＦＦＴ回路の２並列入力となる。バンク内の各群は先頭の群の先頭データ１個、次の群の先頭データ１個、さらに次の群の先頭データ１個というように各群について対応する位置の１個ずつを読み出し、最後の群（Ｍ／２番目の群）に達して表９の第１群が得られる。再び先頭の群の次の１個、２番目の群の次の１個というように各群のデータが尽きるまで行い、表９の第Ｍ群までが得られる。この後別のバッファのバンクに切り換わって全く同様に処理を行う。
得られた各群の２ラインはパイプラインＦＦＴ回路の２並列入力となる。実際には、以上のように並べ換えて第Ｍ群まですべてが得られるまで待つ必要はなく、２つのバンクから読み出して直ちにパイプラインＦＦＴ回路へ出力するようにできる。
第８図の第２データ並べ換え回路３４０は２個ずつ並列入力されてくるデータをダブルバッファメモリの一方にＭ個になる都度バンクを交互に切り換えながら２個ずつ記憶し、他方のメモリの２つのバンクより同時にそれぞれ２個を読み出し、そのうち必要な１個をそれぞれ計２個送出するものである。
第１１図は第５リードアドレスの生成回路３４３の構成例である。図中の群番号カウンタ３４３１（Ｍ／２カウンタ）、列番号カウンタ３４３２（Ｍ／２カウンタ）は上記並べ換え説明における群、群内の列のそれぞれの特定手段であり、又行番号カウンタ３４３３（２カウンタ）は列データ（２個のデータからなる）内の１個のデータの選択手段である。列データの読み出しアドレスは群番号カウンタ３４３１、列番号カウンタ３４３２のビットを単に連接した構成である。行番号カウンタ３４３３の値は列内の対象データ１個の選択信号となる。群番号カウンタ３４３１のキャリィで行番号カウンタを更新し、行番号カウンタ３４３３のキャリィで列番号カウンタが更新されるようにキャリィ接続して、各群の対応する位置にある１個のデータ（即ち属する列が各群での位置が相対的に同じでかつ列内の位置も同じ）が時系列的に連続して読み出される。
（後段データ並べ換え方法２：ａ＝１の場合）
第９図に示す後段のデータ並べ換え部４Ｂが行う操作は前段データの並べ換え部の第２データ並べ換え回路３４０（方法２の後半部）と全く同じ操作を行うものである。前段のパイプラインＦＦＴの出力は表１０のような並びとなる。各ラインが前段ＦＦＴ出力ラインからのデータの出力順に対応する。
後段のデータ並べ換え部４ＢはＦＦＴ出力データの並びよりＭ点離れたデータＭ個からなるデータ組を作り１列縦隊になるように並べ換える。特に各組のデータ並び内では２列縦隊になっているようにする。前段のＦＦＴ出力はＭ点データの組（組内は２列縦隊）が１列縦隊の並びとなっているので、各組の対応する位置のデータを１個ずつ集めれば、Ｍ点離れたデータＭ個からなるデータ組を得ることができる。
組内は２列縦隊になっているので、群内の各列の２個のデータはＭ点離れたデータＭ個の組としては別の組であり、列を読み出しの単位とすると、パイプラインＦＦＴ回路は一組なので、他方は直ちに必要とはならず、再度読み出す必要がある。しかし、パイプラインＦＦＴ回路は２並列入出力であり、Ｍ点離れたデータＭ個の組として同じ組となるもう１個のデータを必要とする。即ち２つの群より同時に読み出してくる必要がある。この為の構成は方法１の前段の並べ換え部３Ａと同じでよい。即ち、前段パイプラインＦＦＴ回路から得られるデータ群は、２つのバンク（バンクＡ、バンクＢ）に分けられたバッファメモリに、奇数番目、偶数番目の群をそれぞれ別に記憶する。各バンクより対応する群の先頭より１個ずつの計２個がパイプラインＦＦＴ回路の２並列入力となる。
バンク内の各群は先頭の群の先頭データ１個、次の群の先頭データ１個、さらに次の群の先頭データ１個というように各群について対応する位置の１個ずつが読み出され最後の群（Ｍ／２番目の群）に達して下記第１群が得られる。再び先頭の群の次の１個、２番目の群の次の１個というように各群のデータが尽きるまで行い、下記表１１の第Ｍ群までが得られる。この後別のバッファのバンクに切り換わって全く同様に処理を行う。
得られた各群のラインはパイプラインＦＦＴ回路の２並列入力を形成する。実際には、以上のように並べ換えて第Ｍ群まですべてが得られるまで待つ必要はなく２のバンクから読み出して直ちにパイプラインＦＦＴに出力することができる。
第９図に示した後段データ並べ換え部４Ｂは、前段データ並べ換え部３Ｃの第２データ並べ換え回路３４０（方法２）と同様に２個ずつ並列入力されてくるデータをダブルバッファメモリの一方に、Ｍ個になる都度、そのバンク３４１Ａ´，３４１Ｂ´を交互に切り換えながら２個ずつ記憶し、他方のメモリの２つのバンクより同時にそれぞれ２個を読み出し、その内必要な１個をそれぞれ送出するものである。第５リードアドレス生成回路３４３´は前段データ並べ換え部３３０の第２データ並べ換え回路３４０の第５リードアドレス生成回路３４３と同じである。
（捻り係数の乗算：ａ＝１の場合）
後段のデータ並べ換えに続く、捻り係数乗算部で乗算される捻り係数は各段のパイプラインＦＦＴが１個即ちａ＝１の場合は、ａ≧２の場合において、ａ＝１、Ａ＝Ｍとして表１２のようなものとなる。但し、ＢＲ［］は［］内をｍビットとしてみたビットリバース操作である。
（並列構成）
装置単独では実装上の制約等によりデータの入力レートに対応できない時として、例えば、データの入力レートと装置の動作レートが等しく、データの入力並列度２ｂ＞パイプラインＦＦＴの合計パイプライン幅２ａ、の場合等がある。このための対策として装置を並列配置する方法がある。単純な構成としてデータ入力ラインと各装置をデマルチプレクサで結合すればよいが、前段データ並べ換えの方法２の場合、各装置の前段データ並べ換え部（方法２）の前半部である第１データ並べ換え回路を統合し、バッファメモリからの読み出しでデマルチプレクスする方が制御やコンパクト化に有利な場合がある。
第１２図はこのデータ分配・並べ換え部８の構成を示す。
このような構成では各装置の前段データ並べ換え部は方法２に於ける前段データ並べ換え部の後半と同じ構成となる。従って又各装置の後段データ並べ換えはこれまでの説明から判るように前段のデータ並べ換え部と同じ構成となる。この時、並列配置装置台数ｅは（２ｂ）÷（２ａ）＝ｂ÷ａとなるべきであり、２の巾乗となる。
この統合バッファメモリの大きさ（語数）としてフーリェ変換点数×並列配置する装置分とし、各装置に割り付ける分はフーリェ変換点数分とする（バッファリング分を含めるとこの倍となる）。またデータ並べ換えのコーナターナの大きさも並列配置する装置個数倍とする。この統合バッファへの書き込みは順に各装置分としてフーリェ変換点数分単位ずつ行われる。しかし、読み出しは装置対応には、前段のデータ並べ換え（方法２）の前半の説明で述べたように２ｂ個ずつ並列にａ回、即ちａ列分、順に行い、コーナターナへ出力される。２組のコーナターナではそれぞれ並列配置する装置台数分、即ち（ｂ×ａ×ｅ）＝ｂ×ａ×（ｂ÷ａ）＝ｂ×ｂ個のデータがバッファされると転置操作が行われ、各装置に対して同時にそれぞれａ並列でデータが出力される（装置当たり奇・偶数出力ライン合計２ａ並列となり、全体では２ｂ並列となる）。
データ分配・並べ換え部８における、データ読み出しのデマルチプレクサ制御に対応した第６リードアドレス発生回路８２は第１３図に示すようになり、装置カウンタ８２４が追加され、これがバッファメモリ上の各装置領域の選択を制御する。図中の群クラスタ番号カウンタ８２１（Ａカウンタ）、群番号カウンタ８２２（ａカウンタ）、列番号カウンタ８２３（Ｂカウンタ）は前段の並べ換えの方法２の第１並べ換え回路（前半部）の説明におけるクラスタ、クラスタ内の群、群内の列のそれぞれの特定手段であり、また装置カウンタは個々の各装置の対象データ（クラスタ）を特定する手段である。アドレスは装置カウンタ８２４、群クラスタ番号カウンタ８２１、群番号カウンタ８２２、列番号カウンタ８２３のビットをこの順に単に連接した構成である。
以上の構成において、群番号カウンタ８２２のキャリィで装置カウンタ８２４を更新し、装置カウンタ８２４のキャリィで列番号カウンタ８２３が更新され、列番号カウンタ８２３のキャリィで群クラスタ番号カウンタ８２１が更新されるようにキャリィ接続を行うことにより、クラスタ内では各群の対応する位置にある列（即ち合計ａ個の列）の読み出しが時系列上連続となり、又特定の装置の処理対象データのａ個の列が読み出されると、次の装置の処理対象データよりａ個の列が読み出されるようにアドレスの生成を行うようにしている。
なお、ａ＝１の場合の第６リードアドレス発生回路は第１３図において、Ａ＝Ｍとなり、ａカウンタを削除した第１４図である。
（バイパス処理）
これまで前段のフーリェ変換点数は後段と同じ変換点数として説明してきた。しかし、同じ装置構成で変換点数をモード変更等で可変にできれば、装置の汎用性が増す。特許第２８４８１３４号によると、Ｒ並列入出力Ｍ点（＝Ｒ＊＊ｍ）用の基数ＲパイプラインＦＦＴ回路で、データ並べ換えと演算部からなるパイプラインの各段に対する設定によって、変換点数Ｍ／（Ｒ＊＊１）、Ｍ／（Ｒ＊＊２）、 Ｍ／（Ｒ＊＊３）、・・・ Ｒ点のフーリェ変換を行わせることができることが開示されている。
以下はＲ＝２、即ち基数２パイプラインＦＦＴについての概略説明である。並列入出力Ｍ点（＝２＊＊ｍ）、基数２パイプラインＦＦＴ回路はフーリェ変換点数Ｍ個のデータについて、フーリェ変換を行う回路である。これはＭ個の入力データを２分割し、分割した入力データをシリアルに並べてなる２並列入力のデータをデータ並べ換え回路部と演算部とから構成された２並列入出力の、高速フーリェ変換（ＦＦＴ）の基本回路に入力し、この２並列入出力の基本回路を１段とし、この段をｍ個直列に並べてフーリェ変換を行うよう構成したものである。
データ並べ換え回路部は入力データ点数Ｍに対して、上記の１段目ではＭ／（２＊＊１）離れたデータ同士が、２段目ではＭ／（２＊＊２）離れたデータ同士が、３段目ではＭ／（２＊＊３）離れたデータ同士が、最終段ではお互いに１つ離れたデータ同士が演算部の２並列入力を構成するように並べ換えを行い、各演算部は２並列入力の１方に捻り係数を乗算し、その結果と他方の入力とでバタフライ演算（２入力の和及び差を得る）を行う。
特許第２８４８１３４号では上記の基本回路ｍ段からなるＭ（＝２＊＊ｍ）点の高速フーリェ変換回路において、データの並べ換えを行うが、演算を行わないでそのまま出力するというバイパス処理を１段からＫ段まで行い、以降の段ではデータの並べ換え及び演算を行うことで、データ点数がＭ／（２＊＊Ｋ）のフーリェ変換がなされることが示されている（但し、Ｋは正整数でＫ＜ｍ）。又与える入力データが最大変換点数であって、上記バイパス機能を適用してもバイパス機能の設定で決まる変換点数ずつまとまった形で変換結果が得られることを以下に示す。
先ず、基数２の場合に対するデータ並べ換えの例を説明し、その後で並べ換え方より、バイパス機能を適用しても変換点数ずつまとまった形で変換結果が得られることを示す。基本回路のデータ並べ換え部の２並列入力のそれぞれのポートをｘ、ｙ、２並列出力のそれぞれのポートをａ、ｂと名付ける時、１段目では１本のＭ点の時系列データがデマルチプレクサにより２本の入力ポートに与えられるか、乃至はＭ点の時系列データを丁度半分のところで分割して時間的に早い前半Ｍ／（２＊＊１）個の時系列上連続するデータをポートｘに、遅い後半Ｍ／（２＊＊１）個の時系列上連続するデータをポートｙに与える時、出力としてポートａに時間的に早いＭ／（２＊＊１）個の連続するデータを、ポートｂには時間的により遅いＭ／（２＊＊１）個の連続するデータが出るように並べ換える。
２段目では先ず入力ポートｘからのＭ／（２＊＊１）個のデータを２分割して、時間的に早い前半Ｍ／（２＊＊２）個のデータを出力ポートａに、遅い後半Ｍ／（２＊＊２）個のデータを出力ポートｂに出力し、その後入力ポートｙからのＭ／（２＊＊１）個のデータを２分割して、時間的に早い前半Ｍ／（２＊＊２）個のデータを出力ポートａに、遅い後半Ｍ／（２＊＊２）個のデータを出力ポートｂに出力するように並べ換える。
さらに３段目では先ず入力ポートｘからの最初のＭ／（２＊＊２）個のデータを２分割して、時間的に早い前半Ｍ／（２＊＊３）個のデータを出力ポートａに、遅い後半Ｍ／（２＊＊３）個のデータを出力ポートｂに出力し、この後入力ポートｙからの最初のＭ／（２＊＊２）個のデータを２分割して、時間的に早い前半Ｍ／（２＊＊３）個のデータを出力ポートａに、遅い後半Ｍ／（２＊＊３）個のデータを出力ポ個のデータを出力ポートｂに出力し、再び入力ポートｘからの次の残りＭ／（２＊＊２）個のデータを２分割して、時間的に早い前半Ｍ／（２＊＊３）個のデータを出力ポートａに、遅い後半Ｍ／（２＊＊３）個のデータを出力ポートｂに出力し、再び入力ポートｙからの次の残りＭ／（２＊＊２）個のデータを２分割して、時間的に早い前半Ｍ／（２＊＊３）個のデータを出力ポートａに、遅い後半Ｍ／（２＊＊３）個のデータを出力ポートｂに出力するように並べ換える。以下４段、５段・・・同様な仕方で細分割して並べ換え出力される。
以上のような並べ換えにおいて１段目での出力ポートａ、ｂに出てくるデータは時系列的に丁度Ｍ／（２＊＊１）個離れたものになっている。また２段目では連続したＭ／（２＊＊１）個のデータを２分割して出力ポートａ、ｂに出力しているのでやはりそれらの距離はＭ／（２＊＊１）の半分のＭ／（２＊＊２）個になっている。また３段目では連続したＭ／（２＊＊２）個のデータを２分割して出力ポートａ、ｂに出力しているのでやはりそれらの距離はＭ／（２＊＊２）の半分のＭ／（２＊＊３）個になっている。
以下ｍ段目ではＭ／（２＊＊ｍ）＝Ｍ／Ｍ＝１離れたものになっており、ＦＦＴ算法が要請する、演算部に与えるべきデータ揃えに叶っている。
以上の並べ換え方法を採用しているデータ並べ換え部を含む基本回路を各段に持つ高速フーリェ変換回路においてバイパス処理即ちデータ並べ換えは行うが演算はせず、そのまま次の段に渡すというバイパス機能を１段目までに適用すると、上記並べ換え説明より、２段目ではＭ個の連続データの内、先ず、前半のＭ／（２＊＊１）個を２分割して演算部に渡し、その後で後半のＭ／（２＊＊１）個を２分割して演算部に渡すので、Ｍ／（２＊＊１）点フーリェ変換結果はＭ／（２＊＊１）個ずつ分離されて得られることが判る。バイパス機能を２段目までに適用すると、上記並べ換え説明から３段目では各入力ポートからの連続したＭ／（２＊＊２）個単位のデータを時間的に早い順に処理、即ち２分割して演算部に渡すというように処理するのでＭ／（２＊＊２）点フーリェ変換結果はＭ／（２＊＊２）個ずつ分離されて得られることが判る。以下同様で、バイパス機能の適用でも変換点数ずつまとまった形で変換結果が得られることが判る。
本特許２８４８１３４号に開示された前段の基数２パイプラインＦＦＴ回路として、各段が上記バイパス機能を持つ基数２パイプラインＦＦＴ回路を使用し、１段目から必要な段までバイパス機能を適用することによって、Ｎ／２＝（Ｍ／２）×Ｍ、Ｎ／（２＊＊２）＝｛Ｍ／（２＊＊２）｝×Ｍ、Ｎ／（２＊＊３）＝｛Ｍ／（２＊＊３）｝×Ｍ、・・・｛Ｎ／（Ｍ÷２）｝×Ｍ＝２×Ｍ点のフーリェ変換を行えることが以下のように示される。
これらのフーリェ変換点数はα×Ｍと表されるので、前段のパイプラインＦＦＴに供給されるデータはＭ個おきにα個とってパイプラインＦＦＴ回路にα個ずつ供給すればよいが、特許２８４８１３４号の基数２パイプラインＦＦＴではＭ個（＝α×（Ｍ／α））ずつ供給するとパイプラインＦＦＴの中で、分離し順次α点ＦＦＴを行い、（Ｍ／α）組出力してくる。これは前段、後段データ並べ換え部の説明中の後段データ並べ換え部の入力データ｛Ｘ１（ｎ）｝の各群の列が仮想的にα／２列ずつＭ／α組に区分けされるだけで、出力順はＭ×Ｍ点パイプラインＦＦＴの場合と全く同じであり、後段のパイプラインＦＦＴの入力としてはＭ個の各群の対応する位置からデータを１個ずつとって（合計Ｍ個のデータとなる）くればよく、これは既に説明した後段でのデータ並べ換えそのものである。さらに、前段の最後の演算までバイパスする場合、前段パイプラインＦＦＴの入力データ列そのものがその順に出てくるので、後段のデータ並べ換えを経由すると、結局元々の時系列上連続したＭ点ずつのデータが得られる。
これを後段パイプラインＦＦＴに与えるとＭ点ＦＦＴの結果が順に得られることになる。後段にも前段と同じバイパス機能をもった基数２パイプラインＦＦＴを使用し、データ並び替えそのものは行うが、順に先頭から演算をバイパスするとＭ／２点以下のＦＦＴ結果が得られる。以上により、本特許では前段／後段に各段の演算そのものをバイパスする機能をもつ基数２パイプラインＦＦＴを採用することによりＮ／２・・・２点までのフーリェ変換を行うことができる機能を持つフーリェ変換装置を構成することもできる。
（６４点高速フーリェ変換装置）
６４点ＦＦＴを行う場合の実施例構成を第１５図に示す。データ入力並列度は４で、パイプライン幅も合計４とし、前段データ並べ換え部１０３のデータ並べ換え方法は上述した方法２に従うものとする。６４点ＦＦＴは８×８と分解すると、以下のように前段・後段とも変換点数Ｍ＝８の離散フーリェ変換となる。
式（１）に於ける８点フーリェ変換Ｙ１（ｎ０、ｋ０）（ｋ０＝０、２、４、６）はｋ０の昇順に前段の８点基数２パイプラインＦＦＴ回路１０１Ａで計算される。また８点フーリェ変換Ｙ１（ｎ０、ｋ０）（ｋ０＝１、３、５、７）はｋ０の昇順にに前段の８点基数２パイプラインＦＦＴ回路１０１Ｂで計算される。
式（２）は捻り係数乗算部１０７で計算される。この乗算部１０７には、複素乗算回路１０５と係数メモリ１０６を備えている。式（３）に於ける８点フーリェ変換Ｙ３（ｎ０、ｎ１）（ｎ０＝０、２、４、６）はｎ０の昇順に後段の８点基数２パイプラインＦＦＴ回路１０２Ａで計算される。また８点フーリェ変換Ｙ３（ｎ０、ｎ１）（ｎ０＝１、３、５、７）はｎ０の昇順に後段の８点基数２パイプラインＦＦＴ回路１０２Ｂで計算される。以下に変換に従ってデータが出力される順をデータ並べ換え込みで示す。
先ず、時系列の入力データｙ（ｋ）が４並列で入力される。変数名ｙを省略しインデックスの値のみを示す。記述した表１におけるパラメータをＭ＝８、ｂ＝２、Ｂ＝８／４＝２として、
前段のデータ並べ換え方法２に従うデータ並べ換え部１０３（詳細は第１６図参照）の前半部１０３ａでｙ（ｋ）は表１４のように並べ換えられる。表２におけるパラメータをＭ＝８、ａ＝２、Ａ＝８／２＝４として、
さらにデータ並べ換え部１０３（詳細は第１６図参照）の後半部１０３ｂでｙ（ｋ）は次の表１５のように並べ換えられる。ここで、リードアドレス生成回路１０３ａ−１，１０３ｂ−１はそれぞれ第６図、第７図に示したものに対応するが、図中の後半部の並べ換え用リードアドレス生成回路１０３ｂ−１ではクラスタ内列番号カウンタの計数個数は１個の為、クラスタ内列番号カウンタは削除されている。
以上のように得られたＹ１のデータに対して、さらにＹ３を得る為の変換の為のデータ並べ換えが必要であるが、データ並べ換え部１０４（詳細は第１７図）でＹ（ｋ）は次の表１６のような順となる。なお、図中のリードアドレス生成回路１０４−１は第７図のリードアドレス生成回路に対応するが、第１７図ではクラスタ内列番号カウンタの計数個数は１個の為、クラスタ内列番号カウンタは削除されている。
これらは４個の捻り係数乗算回路で捻り係数がそれぞれ乗算された後、後段の８点基数２シリアルＦＦＴ回路１０２Ａ，１０２Ｂへ入力され、Ｙ３のデータがこのような順に２並列で得られる。
なお、捻り係数乗算部１０５で掛けられる係数は表６におけるパラメータをＭ＝８、ａ＝２、Ａ＝Ｍ／ａ＝８／２＝４として、指数値のみを示すと以下表１７のようなものとなる。
以上に詳述したように、本発明は、前段及び後段から構成されるフーリェ変換装置の構成に於いて、各段が変換手段として並列入出力の変換点数が等しいＭ（２の巾乗）点、基数２パイプラインＦＦＴ回路をａ（Ｍの約数）個ずつ持ち、かつ各段の変換手段へのデータ供給の為のデータの並べ換え手段を持つようにしたため、装置のパイプライン幅が各段の個々のパイプラインＦＦＴ回路の変換点数に依存しないという効果がある。
【図面の簡単な説明】
第１図は、本発明のフーリェ変換装置を示すブロック図である。
第２図は、前段のデータ並べ換え部の第１例のブロック図である。
第３図は、第１リードアドレス生成回路の例を示すブロック図である。
第４図は、ａが２以上の場合の前段のデータ並べ換え部を示すブロック図である。
第５図は、ａが２以上の場合の後段のデータ並べ換え部を示すブロック図である。
第６図は、第２リードアドレス生成回路を示すブロック図である。
第７図は、第３リードアドレス生成回路を示すブロック図である。
第８図は、ａが１の場合の前段のデータ並べ換え部を示すブロック図である。
第９図は、ａが１の場合の後段のデータ並べ換え部を示すブロック図である。
第１０図は、ａが１の場合の第４リードアドレス生成回路を示すブロック図である。
第１１図は、ａが１の場合の第５リードアドレス生成回路を示すブロック図である。
第１２図は、データ分配・並べ換え部の構成を示すブロック図である。
第１３図は、ａが２以上の場合における第６リードアドレス生成回路を示すブロック図である。
第１４図は、ａが１の場合の第６リードアドレス生成回路を示すブロック図である。
第１５図は、６４点ＦＦＴを示すブロック図である。
第１６図は、６４点ＦＦＴの前段のデータ並べ換え部を示すブロック図である。
第１７図は、６４点ＦＦＴの後段のデータ並べ換え部を示すブロック図である。
本発明は、離散フーリェ変換を高速に行うフーリェ変換装置に関し、特に、フーリェ変換装置を前段と後段の２つのステージに分け、各段には同数の基数２フーリェ変換パイプライン（基数２パイプラインＦＦＴ）を配置して構成するフーリェ変換装置に関するものである。
背景技術
Ｍ（２ｍ：以下２＊＊ｍと記す）点基数２パイプラインＦＦＴは、データ並べ換えと演算とからなるステージｍ段からなる演算パイプラインとして知られており、詳しくは、例えば文献『ＴＨＥＯＲＹ ＡＮＤ ＡＰＰＬＩＣＡＴＩＯＮ ＯＦ ＤＩＧＩＴＡＬ ＳＩＧＮＡＬ ＰＲＯＣＥＳＳＩＮＧ ｂｙ Ｌａｗｒｅｎｃｅ Ｒ．Ｒａｂｉｎｅｒ，Ｂｅｒｎａｒｄ Ｇｏｌｄ，ｐｕｂｌｉｓｈｅｄ ｂｙ ＰＲＥＮＴＩＣＥ ＨＡＬＬ』の６０４頁の『Ｒａｄｉｘ ２Ｐｉｐｅｌｉｎｅ ＦＦＴ』の項に説明されている。
フーリェ変換において変換点数がＮ＝Ｌ×Ｍと分解できる場合、ＦＦＴの原理に従ってＬ点ＦＦＴ操作をＭ回行い、得られたデータＮ個に対して捻り係数乗算をした後、Ｍ点ＦＦＴ操作をＬ回行うことによりフーリェ変換を行うことができるが、このように、Ｎ点フーリェ変換を分解して行うことを利用してパイプラインを構成する方法が幾つか開示されている。
その１つは、変換点数ＮがＮ＝Ｌ×Ｌと表現できる場合、Ｌ点並列型フーリェ変換回路（入出力が変換点数Ｌに等しい）を前段と後段に配置し、データ供給の為にコーナターナと呼ばれるデータ並べ換え回路をそれぞれ各Ｌ点並列型フーリェ変換回路の前に配置するというものである。
また、変換点数ＮがＮ＝Ｌ×Ｍ（Ｌ＝Ｐ×Ｍ、但しＰは１より大きい整数）の場合も同様な構成をとることができ、いずれも並列幅はＬとなる。
なお、コーナターナは２次元データを行列とみた時、転置して出力する回路である（特開昭５９−０８７５７５号公報参照）。
また、他の１つは変換点数ＮがＮ＝（２＊＊ｍ）×Ａと表現できる場合、前段に２並列入出力２＊＊ｍ点、基数２パイプラインＦＦＴ回路をＡ個並列配置し、後段にＡ点並列型フーリェ変換回路（パイプライン幅Ａ点）を２個並列配置するというものである。この場合の全体の並列幅は２×Ａとなる。
上述したフーリェ変換装置において、並列型フーリェ変換回路を前段、後段に配置する構成法では、入力並列点数乃至はパイプライン幅がフーリェ変換点数Ｎの平方根以上の値となり、変換点数Ｎの平方根より小さいパイプライン幅がえられないという欠点がある（特許昭６３−３６５５３号公報参照）。
他の１つの前段に２並列入出力基数２のパイプラインＦＦＴ回路を複数、後段に並列型フーリェ変換回路を２個並列配置する構成法は、入力並列点数乃至はパイプライン幅をフーリェ変換点数にはあまり左右されることなく決めることができる。しかし、後段の並列型フーリェ変換回路の入力並列度乃至は変換点数は前段に配置する２並列入出力基数２のパイプラインＦＦＴの個数Ａ（即ち装置のパイプライン幅の半分）となる為、装置のパイプライン幅が大きい場合、後段の並列型フーリェ変換回路が空間的な並列性の為にピンネックになり実装上実現が困難になるという欠点がある（特開平４−２４５５６２号公報参照）。
本発明は、上述した事情に鑑みてなされたものであり、装置のパイプライン幅が各段の個々のパイプラインＦＦＴ回路の変換点数に依存することがないフーリェ変換装置を得ることを目的としている。
発明の開示
上述した課題を解決するため、本発明は、離散フーリェ変換を行うフーリェ変換装置であって、最大変換点数をＭ（＝２＊＊ｍ、ｍ＞＝２）点とする２並列入出力、基数２のパイプラインＦＦＴ回路を最大変換点数Ｍの約数に相当する個数ａ個有する前段の変換手段と、前記前段の変換手段に入力データを第１の所定の順に従って供給する第１のデータ供給手段と、前記前段の変換手段と同数の２並列入出力Ｍ点、基数２のパイプラインＦＦＴ回路を有する後段の変換手段と、前記後段の変換手段に入力データを第２の所定の順に従って供給する第２のデータ供給手段と、前記前段の変換手段と前記後段の変換手段との間に設けられ、捻り係数を乗算する捻り係数乗算手段とを備えてなることを特徴とするものである。本装置は第１図にその一例が示されている。
また、本発明のフーリェ変換装置において、前記第１のデータ供給手段は、２バンク構成とされた第１のメモリ回路と、前記第１のメモリ回路のバンクを切換え、入力データを交互に順次Ｍ個毎書き込む書き込み手段と、前記第１のメモリ回路の２つのバンクの対応する位置のデータを同時に読み出し、前記前段の変換手段に供給する読み出し手段とを備えてなることを特徴とするものである。本装置は、第２図にその一例が示されている。
更に、本発明のフーリェ変換装置において、前記第１のデータ供給手段は、データを所定の順に並べ換える第１、第２のデータ並べ換え部を２段階に備えて構成され、前記第１、第２のデータ並べ換え部がデータを記憶する夫々第２、第３のメモリ回路と、前記第２、第３のメモリ回路の夫々の所定の論理に従う読み出し又は書き込みアドレス生成回路と、前記第２、第３のメモリ回路より読み出されたデータを夫々並べ換えるコーナターナとを備え、前記第２のデータ供給手段は、第３のデータ並べ換え部を備えて構成され、データを記憶する第４のメモリ回路と、該第４のメモリ回路の所定の論理に従う読み出し又は書き込みアドレス生成回路と、前記第４のメモリ回路より読み出されたデータを並べ換えるコーナターナとを備えてなることを特徴とするものである。本装置は第４図、第５図にその一例が示されている。
また、本発明のフーリェ変換装置において、前記前段及び後段の変換手段が有するパイプラインＦＦＴ回路の個数ａが２の場合、前記第１のデータ供給手段は、第４、第５のデータ並べ換え部を２段階に備えて構成され、夫々のデータ並べ換え部がデータを記憶する第５、第６のメモリ回路と、前記第５、第６のメモリ回路の夫々の所定の論理に従う読み出し又は書き込みアドレス生成回路と、前記第５のメモリ回路より読み出されたデータを並べ換えるコーナターナとを備え、前記第２のデータ供給手段は、第６のデータ並べ換え部を備えて構成され、データを記憶する第７のメモリ回路と、該第７のメモリ回路の所定の論理に従う読み出し又は書き込みアドレス生成回路とを備えてなることを特徴とするものである。本装置は例えば第４図及び第５図においてコーナターナ３２４を省略したものに相当する。
さらに、本発明のフーリェ変換装置において、前記前段及び後段の変換手段が有するパイプラインＦＦＴ回路の個数ａが１の場合、前記第１のデータ供給手段は、第７、第８のデータ並べ換え部を備えて構成され、前記第７のデータ並べ換え部は、データを記憶する第８のメモリ回路と、該第８のメモリ回路の所定の論理に従う読み出し又は書き込みアドレス生成回路と、前記第８のメモリ回路より読み出されたデータを並べ換えるパラレルインシリアルアウト回路とを備え、前記第８のデータ並べ換え部は、記憶時にはＭ個ずつのデータを交互に書き込み読み出し時には対応するＭ点データ組の対応するデータを同時に読み出せるように各々が２つのバンクから構成された第９のメモリ回路と、該第９のメモリ回路の所定の論理に従う読み出し又は書き込みアドレス生成回路を備え、前記第２のデータ供給手段は、記憶時にはＭ個ずつのデータを交互に書き込み、読み出し時には対応するＭ点データ組の対応するデータを同時に読み出せるように各々が２つのバンクから構成された第１０のメモリ回路と、該第１０のメモリ回路の所定の論理に従う読み出し又は書き込みアドレス生成回路からなることを特徴とするものである。本装置は例えば第８図、第９図にその一例が示される。
また、本発明は、上述のフーリェ変換装置を２の巾乗個並列配置し、時系列入力データを最大フーリェ変換点数Ｎ（＝Ｍ×Ｍ）個ずつ各フーリェ変換装置に割当て、それらの連続したＭ点データの組を各組２並列でａ組ずつ合計２ａ並列で各フーリェ変換装置に供給するデータ分配・並べ換え手段を備えてなることを特徴とするものである。本装置は発明を実施するための最良の形態における（並列配置）の部分で説明される。
更に、本発明のフーリェ変換装置において、前記データ分配・並べ換え手段は、並列配置するフーリェ変換装置分のデータを記憶する第１１のメモリ回路と、該第１１のメモリ回路の所定の論理に従う読み出し又は書き込みアドレス生成回路と、前記第１１のメモリ回路より読み出されたデータを並べ換え、並列配置された前記フーリェ変換装置のそれぞれにデータを並列に出力するコーナターナとを備えてなることを特徴とするものである。本装置は第１２図にその一例が示されている。
また、本発明のフーリェ変換装置は、前記前段及び後段の変換手段による演算をバイパスさせるためのバイパス手段を備えたことを特徴とする。本装置は発明を実施するための最良の形態におけるバイパス処理において説明されている。
なお、各メモリ回路をダブルバッファメモリとすることにより、処理を容易に高速化することができる。
そして、上述したように、本発明は、装置を前段及び後段の２つのステージに分け、各段に同数の２並列入出力のＭ点、基数２パイプラインＦＦＴ回路（パイプライン幅は２）を配置して、Ｍ×Ｍ点のフーリェ変換を行うようにする。並列配置するパイプラインＦＦＴ回路の個数ａで全体のパイプライン幅を調節するようにする。但し、Ｍ＝２＊＊ｍであり、個数ａはＭの約数とすると、各パイプラインＦＦＴ回路が担当するＭ点のフーリェ変換は（Ｍ÷ａ）組ずつとなり、データ分配等の制御が容易となる。
個々の２並列入出力基数２パイプラインＦＦＴ回路はパイプライン幅は高々２であり、この中での信号の錯綜は少なく、実装的にピンネックになることはない。但し、この為にデータを供給する為のデータ並べ換え手段が各段に必要となる。
なお、前段の２並列入出力のＭ点、基数２パイプラインＦＦＴ回路のパイプラインステージを先頭からその演算のみを順にバイパスすることによってフーリェ変換点数を半分ずつにすることができるので同じ装置構成でモード設定変更等により、全体としてＭ×Ｍ、（Ｍ／２）×Ｍ、・・・・２×Ｍ点の変換を行うことができる。
発明を実施するための最良の形態
図１は本発明の実施の形態の基本構成図を示すブロック図である。図１に示すＦＦＴ１００は前段Ａと後段Ｂから構成され、前段及び後段の変換回路としてａ個の２並列入出力Ｍ点、基数２のパイプラインＦＦＴ回路１，２、それぞれ各パイプライン回路１，２にデータを供給する第１、第２のデータ供給手段としてのそれぞれ前段及び後段データ並べ換え部３，４、及び後段データ並べ換え部４の直後に設けられ、捻り係数乗算用の２ａ個の複素乗算回路５及び捻り係数を記憶した係数メモリ６を有する捻り係数乗算部７を備えている。なお、捻り係数の供給順番を変更することにより、捻り係数乗算部７を後段データ並べ換え部４の直前に設けるようにしても良い。
（前段データ並べ換えの方法１）
第２図は前段のデータ供給手段としての前段データ並べ換え部の第１の例（方法１）を示すブロック図であり、第２図のデータ並べ換え部３Ａにおいて、バッファメモリ３０１は、書き込み・読み出しの同時アクセスの為のダブルバッファリング構成を有すると共に、読み出しに於いては２つの異なる組に属するデータ群を同時に読み出せるようにバンク３０１Ａ，３０１Ｂを有する２バンク構成とされている。以下、本明細書において、単にバッファメモリまたはメモリと記した場合もダブルバッファメモリを意味することとする。入力データはライトアドレス回路３０２により、順次Ｍ個毎に交互にバンクを切り換えて書き込まれる。読み出しに於いては、第１リードアドレス生成回路３０３により、２つのバンクの対応する位置のデータを同時に読出すことによって、Ｍ個おきのデータを２個ずつ、即ち２並列で得ることができる。
（前段のデータ並べ換えの方法２）
第４図、第８図は前段のデータ供給手段としてのデータ並べ換え部の第２の例（方法２）を示すブロック図であり、第４図はａが２以上の場合、第８図はａが１の場合の好適例を示している。第４図、第８図それぞれに示すデータ並べ換え部３Ｂは前半部と後半部の２段階構成を持ち、前半部の第１データ並べ換え回路３１０，３３０で先ず時系列の並列データからＭ個単位にまとまったデータ列を各２並列入出力Ｍ点、基数２のパイプラインＦＦＴ回路対応、即ち、ａ列縦隊（各Ｍ個単位内では２列縦隊になるように）に生成し、後半部の第２データ並べ換え回路３２０，３４０では前半部で生成されたＭ個を単位としたａ列縦隊に整列したブロックからデータを１つずつ取ってくることによって時系列データとしてみた時にＭ個おきとなるＭ個のデータの組が得られように並べ換えを行うものである。
（前段データ並べ換えの方法２：ａ≧２の場合）
まず、ａ≧２の場合、即ち第４図に示されるように、各段のパイプラインＦＦＴの個数が２個以上の場合、前半部を構成する第１データ並べ換え回路３１０はメモリとコーナターナから構成され、メモリは入力データ幅に相当するデータ点数の入出力幅を持つ記憶手段であるバッファメモリ３１１とライトアドレス生成回路３１２及び第２リードアドレス生成回路を持ち、コーナターナ３１４は奇数番、偶数番入力データに対応して２組３１４ａ，３１４ｂから構成されている。
前段のデータ並べ換え部の後半部を構成する第２データ並べ換え回路３２０は、前半の第１データ並べ換え回路３１０と同様、メモリとコーナターナから構成され、メモリは変換部のパイプライン幅に相当するデータ点数の入出力幅を持つ記憶手段であるバッファメモリ３２１とライトアドレス生成回路３２２及び第３リードアドレス生成回路３２３を持ち、コーナターナ３２４はメモリの出力ライン並びの先頭ラインから３つおきのライン出力のデータ群、３番目のラインから３つおきのライン出力のデータ群、２番目のラインから３つおきのライン出力のデータ群、４番目のラインから３つおきのライン出力のデータ群をそれぞれ入力して並べ換える４組３２４ａ〜３２４ｄから構成されている。
特に、ａ＝２の場合、コーナターナへの入力は１データのみとなるので、何の操作も不要となって、コーナターナの為の回路は不要となり、メモリからのデータの単なるルーティングとなる。
（前段データ並べ換え方法２：ａ＝１の場合）
又ａ＝１の場合、即ち各段のパイプラインＦＦＴの個数が１個の場合、第８図のように前段のデータ並べ換え部３Ｃにおける前半部の第１データ並べ換え回路３３０は、メモリとコーナターナから構成され、メモリは入力データ幅に相当するデータ点数の入出力幅を持つ記憶手段としてのバッファメモリ３３１とライトアドレス生成回路３３２及び第４リードアドレス生成回路３３３を持ち、コーナターナは奇数番、偶数番入力データに対応して２組のパラレルイン・パラレルアウト３３４ａ，３３４ｂから構成されている。
後半部の第２データ並べ換え回路３４０は、読み出しにおいて２つの異なるデータ群を同時に読み出せるように２バンク３４１Ａ，３４１Ｂ構成のバッファメモリからなり、それぞれライトアドレス生成回路３４２及び第５リードアドレス生成回路３４３を有し、第２図に於いてｂ＝１、ａ＝１としたより簡単な場合となる。
（後段データ並べ換え方法）
図１に示した後段のデータ並べ換え部４は、ａ≧２の場合に第５図のように構成され、又ａ＝１の場合に第９図のように構成される。すなわち、第５図、第９図に示される後段のデータ並べ換え部４Ａ，４Ｂは、第４図、第８図で示した第２データ並べ換え回路（後半部）とそれぞれ同じ構成を持ち、ここでの説明を省略するが、前段のＦＦＴ出力をＭ個おきとなるように並べ換えを行ってＭ個のデータの組を得るようにする。
（動作説明）
次に実施の形態の動作について説明する。
先ず、前段の変換手段を構成するａ個の個々の２並列入出力、基数２のパイプラインＦＦＴ回路１の変換点数が最大、即ち後段のａ個の個々のパイプラインＦＦＴ回路の変換点数に等しい場合を扱い、最後に前段の変換点数がＭ未満即ち２＊＊ｐ、（ｐ＝１〜ｍ−１）に対しても同じ装置構成を採れることについて説明する。
式（２）は、式（１）で得られたそれぞれに捻り係数を掛けるものであり、捻り係数乗算回路群で処理できる。式（３）に於いて、ｎ０を固定すれば、これはＭ点のＤＦＴの式であり、Ｍ点の基数２パイプラインＦＦＴ回路で処理することができる。ｎ０＝０〜Ｍ−１であるから、Ｍ組の別々なＤＦＴを行うことを示す。式（１）同様にａ個のＭ点の基数２パイプラインＦＦＴ回路を用いて、ａがＭの約数とすると途切れることなく連続して処理することができる。
特に式（１）は、ｋ＝Ｍ×ｋ１＋ｋ０なので、ｋ０がある値に固定され、ｋ１が０〜Ｍ−１の値を動くとすると、シリアルに入力されるデータからＭ個おきにとってきてパイプラインに供給する必要があることを示しており、前段のデータ並び変え回路はこの操作を行う部分である。
また式（３）に於いて、Ｘ２のインデックスはＭ×ｎ０＋ｋ０なので、ｎ０がある値に固定され、ｋ０が０〜Ｍ−１の値を動くとすると、インデックスは連続値となる必要があり、前段の出力はインデックスに関してＭ跳びとなっているので、得られた出力をインデックスに関して連続となるように並べ換えてパイプラインに供給する必要がある。即ち前段の出力並びからＭ個おきにとって供給する必要がある。後段のデータ並び変え部はこの操作を行う部分である。
以下に前段／後段のデータ並べ換え部で行われる並べ換え処理を説明する。時系列データ｛ｘ（ｔ）：ｔ＝０〜２＊＊ｍ−１｝は一般に２ｂ個ずつ並列入力されるとすると、各入力データラインの連続するデータをＢ個ずつ組みにし、これらを各入力データライン横断的にまとめると、以下の表１のように、それぞれがＭ点データからなるＭ個の群に分けることができる。
特に、前段データ並べ換え部については１段階で行う方法（方法１）と、２段階に分けて行う方法（方法２）を示す。２段階に分けて行う方法の後半部は後段の並べ換えと同じ構成となる。
（前段の並べ換え方法１）
前段の並べ換えの方法１は上記の各群は時系列上連続したＭ点データからなるデータ組なので、これらＭ個の群の対応する位置のデータを１個ずつ集めれば、時系列的にＭ点離れたデータＭ個からなるデータ組を得ることができる。しかし、各パイプラインＦＦＴ回路は２並列入力となっているので２つのデータ群から同時に読み出してくる必要がある。同時アクセスができるようにメモリをバンクに分け、奇数番目の群、偶数番目の群それぞれ別バンクメモリに記憶する。
各バンクより順に各群の先頭よりａ個ずつ読み出し、２つのバンク上の対応する位置同士のデータ２個ずつが１つのパイプラインＦＦＴの２並列入力となる。通常２ｂ＞＝２ａであるので、２ｂ÷ａ＝ｃ（但しｃは２の巾乗）とすると各群の列データ２ｂ個の内、同時に必要なのは、ａ個ずつなので、残りは捨てられ、従って各群の各列はｃ回読み出されることになる（なお、２ｂ＜２ａの場合、入力データをデマルチプレクスして２ｂ＝２ａと同じ扱いとすることができる）。
第２図に示した方法１における前段のデータ並べ換え部３Ａは、２ｂ個ずつ並列入力されてくるデータをダブルバッファメモリのバンク３０１Ａ，３０１Ｂの一方に、Ｍ個になる都度バンクを交互に切り換えながら２ｂ個ずつ記憶し、他方のメモリの２つのバンクより同時にそれぞれ２ｂ個ずつ読み出し、その２ｂ個の内、必要なａ個をそれぞれ送出するものである。
第３図は、第１リードアドレス生成回路３０３の構成例を示すブロック図である。なお、メモリ素子構成によっては無駄な読み出しを避ける構成とすることもできる。
図中の群番号カウンタ３０３１（Ｍ／２カウンタ）、列番号カウンタ３０３２（Ｂカウンタ）は上記並べ換え説明における群、群内の列のそれそれの特定手段であり、又行グループ番号カウンタ３０３３（Ｃカウンタ）は列データ（２ｂ個のデータからなる）内の隣り合ったａ個のデータの選択手段である。
列データの読み出しアドレスは群番号カウンタ３０３１、列番号カウンタ３０３２のビットをこの順に単に連接した構成である。行グループ番号カウンタ３０３３の値は列内の対象データａ個の選択信号となる。群番号カウンタ３０３１のキャリィで行グループ番号カウンタ３０３３を更新し、行グループ番号カウンタ３０３３のキャリィで列番号カウンタ３０３２が更新されるようにキャリィ接続して、各群の対応する位置にあるａ個のデータ（即ち属する列が各群での位置が相対的に同じでかつ列内の位置も同じ）が時系列的に連続して読み出される。
（前段の並べ換え方法２：ａ≧２の場合）
第２図に示した方法１は並べ換えを１段階で行うものであるが、第４図、第８図で示した方法２は２段階かけて並べ換えを行うものである。
先ずａ≧２の場合、即ちパイプラインＦＦＴ回路の個数ａが２以上の場合について示し、その後ａ＝１の場合を示す。
上述したように、第１データ並べ換え回路３１０は、時系列上連続したＭ点データからなるデータ組Ｍ個をａ列縦隊になるようにデータを並べ換える。特に各データ組はその中では２列縦隊になっているように並べ換える。以下はその手順である。
Ｍ個の群はａ個ずつの群のクラスタＡ個に分け、次のように処理する。ここで、Ａ＝Ｍ／ａであり、１つのＦＦＴ回路で処理するＭ点データ組の数である。
第１クラスタの各群のそれぞれ第１列の偶数インデックス（奇数番目）のデータｂ個からなる列、奇数インデックス（偶数番目）のデータｂ個からなる列を作り、奇数番データ、偶数番データについて、それぞれｂ×ａ行列とみて転置する。
第１クラスタの各群の第２列の奇数番目データｂ個からなる列、偶数番目データｂ個からなる列を作り、奇数番データ、偶数番データについて、それぞれｂ×ａ行列とみて転置し、第１列からの転置の横に配置する。以下同様にして第１クラスタの各群のそれぞれ第Ｂ列の奇数番目のデータｂ個からなる列、偶数番目のデータｂ個からなる列を作り、奇数番のデータ、偶数番のデータについて、それぞれｂ×ａ行列とみて転置し、第Ｂ−１列からの転置の横に配置する。奇数番目データより得られた大きさａ×ｂの行列Ｂ個から構成されるａ×（ｂ＊Ｂ）［＝ａ×（Ｍ／２）］行列の各行を奇数番のラインとし、偶数番目データより得られた大きさａ×（Ｍ／２）行列の各行を偶数番のラインとして下記の第１群が得られる。同様にして、第２クラスタの各群について行うと下記の第２群が得られ、以下同様にして最後は第Ａクラスタから下記表２の第Ａ群が得られる。
第４図に示した第１データ並べ換え回路３１０は、２ｂ個ずつ並列入力されてくるデータをダブルバッファメモリ３１１の一方に２ｂ個ずつ順次記憶しながら、他方のメモリより上記の読み出し順に従って２ｂ個ずつ並列に読み出し、２組のコーナターナよりそれぞれａ個ずつ合計２ａ個ずつ送出するものである。
第６図は第２リードアドレスの生成回路３１３の構成例である。図中の群クラスタ番号カウンタ３１３１（Ａカウンタ）、群番号カウンタ３１３２（ａカウンタ）、列番号カウンタ３１３３（Ｂカウンタ）は上記並べ換え説明におけるクラスタ、クラスタ内の群、群内の列のそれぞれの特定手段であり、アドレス３１３４はこれらのビットをこの順に単に連接した構成である。
この第２リードアドレス生成回路３１３は、群番号カウンタ３１３２と列番号カウンタ３１３３のキャリィの接続先を入れ換えて群番号カウンタ３１３２のキャリィで列番号カウンタ３１３３が更新されるようにキャリィ接続となっているので、クラスタ内では各群の対応する位置にある列はその読み出しが時系列上連続となる。
次に前段の並べ換えの方法２の後半部、即ち、第２データ並べ換え回路３２０では、前半部（第１データ並べ換え回路３１０）の結果を基にａ個のパイプラインＦＦＴ回路の入力になるように、時系列上Ｍ点離れたデータＭ個からなるデータ組を作る。即ちａ列縦隊になるように並べ換える必要がある。各パイプラインＦＦＴ回路は２並列入力とするので、全体としては２ａ列縦隊となる。
第１データ並べ換え回路３１０で、時系列的に連続するＭ点データの組（組内は２列縦隊）がａ列縦隊に編成されているので、この後、各組の対応する位置のデータを１個ずつ集めれば、時系列的にＭ点離れたデータＭ個からなるデータ組を得ることができる。組内は２列縦隊になっているので、群内の各列には連続Ｍ点データの同じ組に属するデータ点が２個含まれており、列が読み出しの単位とすると、２個のパイプラインＦＦＴのデータが得られ、ａ個のパイプラインＦＦＴ回路の為にはａ／２列単位で読み出し処理すればよい。
各群はａ／２列単位を１クラスタとするとＡ個のクラスタに分けられる（（Ｍ／２）÷（ａ／２）＝Ａより）。
以下、各群はクラスタ単位に次のように処理される。
第１群の１番目のクラスタの列（ｉ＝０〜ａ／２−１）の各々について先頭から３つおきに取ったデータａ／２個からなる列ａ／２個、３番目から３つおきに取ったデータａ／２個からなる列ａ／２個、２番目から３つおきに取ったデータａ／２個からなる列ａ／２個、４番目から３つおきに取ったデータａ／２個からなる列ａ／２個をそれぞれ（ａ／２）×（ａ／２）行列とみて転置、第２群の１番目のクラスタの列の各々について先頭から３つおきに取ったデータａ／２個からなる列ａ／２個、３番目から３つおきに取ったデータａ／２個からなる列ａ／２個、２番目から３つおきに取ったデータａ／２個からなる列ａ／２個、４番目から３つおきに取ったデータａ／２個からなる列ａ／２個をそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、第１群からの転置の横に配置する。
以下、同様にして第Ａ群の１番目のクラスタの列の各々について先頭から３つおきに取ったデータａ／２個からなる列ａ／２個、３番目から３つおきに取ったデータａ／２個からなる列ａ／２個、２番目から３つおきに取ったデータａ／２個からなる列ａ／２個、４番目から３つおきに取ったデータａ／２個からなる列ａ／２個をそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、第Ａ−１群からの転置の横に配置する。このようにして得られた４個の（ａ／２）×（Ｍ／２）行列について、順に第１の行列の各行を４ｈ＋１（ｈ＝０〜ａ／２−１）番のライン、第２の行列の各行を４ｈ＋２（ｈ＝０〜ａ／２−１）番のライン、第３の行列の各行を４ｈ＋３（ｈ＝０〜ａ／２−１）番のライン、第４の行列の各行を４ｈ＋４（ｈ＝０〜ａ／２−１）番のラインとすることによって下記（表３）の第１群が得られる。
再び第１群の次のクラスタの列（ｉ＝ａ／２〜ａ−１）の各々について同様に取ってそれぞれ（ａ／２）×（ａ／２）行列とみて転置、第２群について次のクラスタの列（ｉ＝ａ／２〜ａ−１）の各々について同様に取ってそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、第１群からの転置の横に配置する。以下同様にして第Ａ群について次のクラスタの列（ｉ＝ａ／２〜ａ−１）の各々について同様に取ってそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、第Ａ−１群からの転置の横に配置する。このようにして得られた４個の（ａ／２）×（Ｍ／２）行列について、順に第１の行列の各行を４ｈ＋１（ｈ＝０〜ａ／２−１）番のライン、第２の行列の各行を４ｈ＋２（ｈ＝０〜ａ／２−１）番のライン、第３の行列の各行を４ｈ＋３（ｈ＝０〜ａ／２−１）番のライン、第４の行列の各行を４ｈ＋４（ｈ＝０〜ａ／２−１）番のラインとすることによって下記の第２群が得られる。以下同様にして第３群が得られる。
以下、同様な手順で第１群〜第Ａ群の最後のクラスタの列（ｉ＝（Ａ−１）ａ／２〜Ａａ／２−１（＝Ｍ／２−１））を取りそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、同様にして４個の（ａ／２）×（Ｍ／２）行列を構成し順に第１の行列の各行を４ｈ＋１（ｈ＝０〜ａ／２−１）番のライン、第２の行列の各行を４ｈ＋２（ｈ＝０〜ａ／２−１）番のライン、第３の行列の各行を４ｈ＋３（ｈ＝０〜ａ／２−１）番のライン、第４の行列の４ｈ＋４（ｈ＝０〜ａ／２−１）番のラインとすることによって下記の第Ａ群が得られる。
第４図の前段データ並べ換え部３Ｂ（方法２）の後半部である第２データ並べ換え回路３２０は、２ａ個ずつ並列入力されてくるデータをダブルバッファメモリの一方に２ａ個ずつ順次記憶しながら他方のメモリより上記の読み出し順に従って２ａ個ずつ並列に読み出し、４組のコーナターナよりａ／２個ずつ合計２ａ個ずつ送出するものである。特にａ＝２の場合は１×１行列の転置操作となり、コーナターナ機能は不要となり、単にデータをルーティングするだけである。
第７図は第３リードアドレスの生成回路３２３の構成例である。図中の群番号カウンタ３２３１（Ａカウンタ）、列クラスタ番号カウンタ３２３２（Ａカウンタ）、列番号カウンタ３２３３（ａ／２カウンタ）は上記並べ換え説明における群、群内の列クラスタ、列クラスタ内の列のそれぞれの特定手段であり、アドレスはこれらのビットをこの順に単に連接した構成である。群番号カウンタ３２３１と列クラスタ番号カウンタ３２３２を入れ換え、群番号カウンタ３２３１のキャリィで列クラスタ番号カウンタ３２３２が更新されるようにキャリィ接続して、各群の対応する位置にある列クラスタの読み出しが時系列上連続となっている。
次に後段のデータ並べ換え部が行う操作であるが、前段の並べ換えの方法２の後半とまったく同じ操作を行うものである。前段のパイプラインＦＦＴの出力は次の表４のような並びとなる。各ラインが前段からの出力ライン（即ち各２ラインずつが１つのパイプライン出力に対応）からのデータの出力順に対応する。
第５図に示す後段のデータ並べ換え部４Ａは、前段ＦＦＴ出力並びよりＭ点離れたデータＭ個からなるデータ組を作りａ列縦隊になるように並べ換える。特に各組のデータ並び内では２列縦隊になるようにする。前段の出力はＭ点データの組（組内は２列縦隊）がａ列縦隊の並びとなっているので、各組の対応する位置のデータを１個ずつ集めれば、Ｍ点離れたデータＭ個からなるデータ組を得ることができる。
組内は２列縦隊となっているので、群内の各列には同じＭ点データ組に属するデータが２個含まれており列が読み出しの単位とすると、２個のパイプラインＦＦＴ回路のデータが得られるので、ａ個のパイプラインＦＦＴ回路の為にはａ／２列単位で読み出し並べ換えればよい。各群はａ／２列単位を１クラスタとするとａ／２列から構成されるクラスタＡ個に分けることができる。
以下、各群はクラスタ単位に次のように処理される。第１群の１番目のクラスタの列（ｉ＝０〜ａ／２−１）各々について先頭から３つおきに取ったデータａ／２個からなる列ａ／２個、３番目から３つおきに取ったデータａ／２個からなる列ａ／２個、２番目から３つおきに取ったデータａ／２個からなる列ａ／２個、４番目から３つおきに取ったデータａ／２個からなる列ａ／２個をそれぞれ（ａ／２）×（ａ／２）行列とみて転置、第２群の１番目のクラスタの列各々について先頭から３つおきに取ったデータａ／２個からなる列ａ／２個、３番目から３つおきに取ったデータａ／２個からなる列ａ／２個、２番目から３つおきに取ったデータａ／２個からなる列ａ／２個、４番目から３つおきに取ったデータａ／２個からなる列ａ／２個をそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、第１群からの転置の横に配置する。
以下同様にして第Ａ群の１番目のクラスタの列各々について先頭から３つおきに取ったデータａ／２個からなる列ａ／２個、３番目から３つおきに取ったデータａ／２個からなる列ａ／２個、２番目から３つおきに取ったデータａ／２個からなる列ａ／２個、４番目から３つおきに取ったデータａ／２個からなる列ａ／２個をそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、第Ａ−１群からの転置の横に配置する。このようにして得られた４個の（ａ／２）×（Ｍ／２）行列について、順に第１の行列の各行を４ｈ＋１（ｈ＝０〜ａ／２−１）番のライン、第２の行列の各行を４ｈ＋２（ｈ＝０〜ａ／２−１）番のライン、第３の行列の各行を４ｈ＋３（ｈ＝０〜ａ／２−１）番のライン、第４の行列の各行を４ｈ＋４（ｈ＝０〜ａ／２−１）番のラインとすることによって下記の表５の第１群が得られる。
再び、第１群の次のクラスタの列（ｉ＝ａ／２〜ａ−１）について同様に取ってそれぞれ（ａ／２）×（ａ／２）行列とみて転置、第２群について次のクラスタの列（ｉ＝ａ／２〜ａ−１）について同様に取ってそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、第１群からの転置の横に配置する。
以下同様にして第Ａ群について次のクラスタの列（ｉ＝ａ／２〜ａ−１）について同様に取ってそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、第Ａ−１群からの転置の横に配置する。 このようにして得られた４個の（ａ／２）×（Ｍ／２）行列について、順に第１の行列の各行を４ｈ＋１（ｈ＝０〜ａ／２−１）番のライン、第２の行列の各行を４ｈ＋２（ｈ＝０〜ａ／２−１）番のライン、第３の行列の各行を４ｈ＋３（ｈ＝０〜ａ／２−１）番のライン、第４の行列の各行を４ｈ＋４（ｈ＝０〜ａ／２−１）番のラインとすることによって表５の第２群が得られる。
以下同様にして第３群が得られ、同様な手順で第１群〜第Ａ群の最後のクラスタの列（ｉ＝（Ａ−１）ａ／２〜Ａａ／２−１（＝Ｍ／２−１））を取りそれぞれ（ａ／２）×（ａ／２）行列とみて転置し、それぞれ（ａ／２）×（Ｍ／２）行列を構成し、同様に対応づけると表５の第Ａ群が得られる。
第５図の後段データ並べ換え部４Ａは前段データ並べ換え部の方法２の後半部である第２データ並べ換え回路３２０と同様に２ａ個ずつ並列入力されてくるデータをダブルバッファメモリの一方に２ａ個ずつ順次記憶しながら他方のメモリより上記の読み出し順に従って２ａ個ずつ並列に読み出し４組のコーナターナよりａ／２個ずつ合計２ａ個ずつ送出するものである。リードアドレス生成回路３２３は第２データ並べ換え回路のものと同じである。
（捻り係数乗算）
後段部のデータ並べ換えに続き、捻り係数乗算部で乗算される捻り係数は表６のようなものとなる。Ｎ＝Ｍ×Ｍ点フーリェ変換の第一ステップである式（１）はｋ０を固定した場合、ｋ１についてのＭ点ＤＦＴの式であり、基数２パイプラインＦＦＴで処理した場合、その出力インデックス順はＤＦＴの式により得られるインデックス順とはビットリバースの関係にある。従って（２）式の捻り係数乗算を基数２のパイプラインＦＦＴの出力インデックス順に対応して行う場合、捻り係数の指数ｎ０についてはビットリバースした値を用いる必要がある。
前述の後段のパイプラインＦＦＴの入力の為の並べ換えでは、データ配列は一次元表現になっているが、２次元表現、即ち行列表現としてはＭが掛けられている値が行インデックスであり、残りが列インデックスとなる。捻り係数の指数としてはこの行インデックスのビットリバース値を用いる必要がある。パイプラインＦＦＴ回路はａ個なので、データ配列の行は２行ずつのａ組に分けられ、各組はＭ点データずつＡ個に細分されている。列の観点からみると全体がＡ個の群に分けられていることになる。
従ってビットリバース操作をＢＲ［］とすると、データの入力並びに対応した捻り係数の並びは以下のようになる。但し、ＢＲ［］は［］内をｍビットとしてみたビットリバース操作である。
次にａ＝１、即ち各段のパイプラインＦＦＴ回路が１個の場合について示す。ａ≧２の場合と同様、入力時系列データ｛ｘ（ｔ）：ｔ＝０〜２＊＊ｍ−１｝は２ｂ個ずつ並列入力されるとし、各入力データラインの連続するデータをＢ個ずつ組にし、これらを各入力データライン横断的にまとめると、表７のようにそれぞれがＭ点データからなるＭ個の群に分けることができる。但し、ＢはＢ＝Ｍ／２ｂで並列度２ｂとした時のＭ点データになるまでの入力カウント数、２ｂは入力並列度である。
先ず、第８図に示す第１データ並べ換え回路３３０では、時系列上連続したＭ点データからなるデータ組Ｍ個を１列縦隊になるようにデータを並べ換える。特に各データ組はその中では２列縦隊になっているように並べ換える。以下はその手順である。 Ｍ個の群は次のように処理する。
第１群の第１列の奇数番目のデータｂ個からなる列、偶数番目のデータｂ個からなる列を作り、奇数番データ、偶数番データについて、それぞれｂ×１行列とみて転置する。次に第１群の第２列の奇数番目データｂ個からなる列、偶数番目データｂ個からなる列を作り、奇数番データ、偶数番データについて、それぞれｂ×１行列とみて転置し、第１列からの転置の横に配置する。
以下同様にして第１群の第Ｂ列の奇数番目のデータｂ個からなる列、偶数番目のデータｂ個からなる列を作り、奇数番のデータ、偶数番のデータについて、それぞれｂ×１行列とみて転置し、第Ｂ−１列からの転置の横に配置する。奇数番目データより得られた大きさ１×ｂの行列Ｂ個から構成される１×（ｂ×Ｂ）［＝１×（Ｍ／２）］行列の行を奇数番のラインとし、偶数番目データより得られた大きさ１×（Ｍ／２）行列の行を偶数番のラインとして下記表８の第１群が得られる。
同様にして、第２群について行うと表８の第２群が得られる。以下同様にして最後は第Ｍ群から表８の第Ｍ群が得られる。実際には、以上のように並べ換えて第Ｍ群まですべてが得られるまで待つ必要はなく、奇数番目データｂ個からなる列、偶数番目データｂ個からなる列をメモリから読み出した後、各々ｂ×１行列の転置操作して直ちに次へ出力処理を開始することができる。
第１０図は第４リードアドレス生成回路３３３の構成例である。図中の群番号カウンタ（Ｍカウンタ）３３３１、列番号カウンタ（Ｂカウンタ）３３３２は上記並べ換え説明における群、群内の列のそれぞれの特定手段であり、アドレスはこれらのビットをこの順に単に連接した構成である。
次に前段の第２データ並べ換え回路３４０では、前半の結果を基に１個のパイプラインＦＦＴ回路の入力になるように、時系列上Ｍ点離れたデータＭ個からなるデータ組を作る。即ち１列縦隊になるように並べ換える必要がある。
前段の第１データ並べ換え回路３３０で、時系列的に連続するＭ点データの組（組内は２列縦隊）が１列縦隊に編成されているので、この後、各組の対応する位置のデータを１個ずつ集めれば、時系列的にＭ点離れたデータＭ個からなるデータ組を得ることができる。組内は２列縦隊になっているので、群内の各列の２個のデータはＭ点離れたデータＭ個の組としては別の組に属する。列全体が読み出し単位とすると、パイプラインＦＦＴ回路は一組なので、他方は直ちに必要とはならず、再度読み出す必要がある。しかし、パイプラインＦＦＴ回路は２並列入出力であり、Ｍ点離れたデータＭ個の同じ組のもう１個のデータを必要とする。即ち２つの群より同時に読み出してくる必要がある。
この為の構成は、第２図に示した前段のデータ並べ換え部３Ａの方法１と同じでよい。即ち第１データ並べ換え回路３３０から得られるデータ群は、２つのバンクに分けられたバッファメモリに、奇数番目、偶数番目の群をそれぞれ別バンクに記憶する。各バンクより対応する群の先頭より１個ずつの計２個がパイプラインＦＦＴ回路の２並列入力となる。バンク内の各群は先頭の群の先頭データ１個、次の群の先頭データ１個、さらに次の群の先頭データ１個というように各群について対応する位置の１個ずつを読み出し、最後の群（Ｍ／２番目の群）に達して表９の第１群が得られる。再び先頭の群の次の１個、２番目の群の次の１個というように各群のデータが尽きるまで行い、表９の第Ｍ群までが得られる。この後別のバッファのバンクに切り換わって全く同様に処理を行う。
第８図の第２データ並べ換え回路３４０は２個ずつ並列入力されてくるデータをダブルバッファメモリの一方にＭ個になる都度バンクを交互に切り換えながら２個ずつ記憶し、他方のメモリの２つのバンクより同時にそれぞれ２個を読み出し、そのうち必要な１個をそれぞれ計２個送出するものである。
第１１図は第５リードアドレスの生成回路３４３の構成例である。図中の群番号カウンタ３４３１（Ｍ／２カウンタ）、列番号カウンタ３４３２（Ｍ／２カウンタ）は上記並べ換え説明における群、群内の列のそれぞれの特定手段であり、又行番号カウンタ３４３３（２カウンタ）は列データ（２個のデータからなる）内の１個のデータの選択手段である。列データの読み出しアドレスは群番号カウンタ３４３１、列番号カウンタ３４３２のビットを単に連接した構成である。行番号カウンタ３４３３の値は列内の対象データ１個の選択信号となる。群番号カウンタ３４３１のキャリィで行番号カウンタを更新し、行番号カウンタ３４３３のキャリィで列番号カウンタが更新されるようにキャリィ接続して、各群の対応する位置にある１個のデータ（即ち属する列が各群での位置が相対的に同じでかつ列内の位置も同じ）が時系列的に連続して読み出される。
（後段データ並べ換え方法２：ａ＝１の場合）
第９図に示す後段のデータ並べ換え部４Ｂが行う操作は前段データの並べ換え部の第２データ並べ換え回路３４０（方法２の後半部）と全く同じ操作を行うものである。前段のパイプラインＦＦＴの出力は表１０のような並びとなる。各ラインが前段ＦＦＴ出力ラインからのデータの出力順に対応する。
組内は２列縦隊になっているので、群内の各列の２個のデータはＭ点離れたデータＭ個の組としては別の組であり、列を読み出しの単位とすると、パイプラインＦＦＴ回路は一組なので、他方は直ちに必要とはならず、再度読み出す必要がある。しかし、パイプラインＦＦＴ回路は２並列入出力であり、Ｍ点離れたデータＭ個の組として同じ組となるもう１個のデータを必要とする。即ち２つの群より同時に読み出してくる必要がある。この為の構成は方法１の前段の並べ換え部３Ａと同じでよい。即ち、前段パイプラインＦＦＴ回路から得られるデータ群は、２つのバンク（バンクＡ、バンクＢ）に分けられたバッファメモリに、奇数番目、偶数番目の群をそれぞれ別に記憶する。各バンクより対応する群の先頭より１個ずつの計２個がパイプラインＦＦＴ回路の２並列入力となる。
バンク内の各群は先頭の群の先頭データ１個、次の群の先頭データ１個、さらに次の群の先頭データ１個というように各群について対応する位置の１個ずつが読み出され最後の群（Ｍ／２番目の群）に達して下記第１群が得られる。再び先頭の群の次の１個、２番目の群の次の１個というように各群のデータが尽きるまで行い、下記表１１の第Ｍ群までが得られる。この後別のバッファのバンクに切り換わって全く同様に処理を行う。
第９図に示した後段データ並べ換え部４Ｂは、前段データ並べ換え部３Ｃの第２データ並べ換え回路３４０（方法２）と同様に２個ずつ並列入力されてくるデータをダブルバッファメモリの一方に、Ｍ個になる都度、そのバンク３４１Ａ´，３４１Ｂ´を交互に切り換えながら２個ずつ記憶し、他方のメモリの２つのバンクより同時にそれぞれ２個を読み出し、その内必要な１個をそれぞれ送出するものである。第５リードアドレス生成回路３４３´は前段データ並べ換え部３３０の第２データ並べ換え回路３４０の第５リードアドレス生成回路３４３と同じである。
（捻り係数の乗算：ａ＝１の場合）
後段のデータ並べ換えに続く、捻り係数乗算部で乗算される捻り係数は各段のパイプラインＦＦＴが１個即ちａ＝１の場合は、ａ≧２の場合において、ａ＝１、Ａ＝Ｍとして表１２のようなものとなる。但し、ＢＲ［］は［］内をｍビットとしてみたビットリバース操作である。
装置単独では実装上の制約等によりデータの入力レートに対応できない時として、例えば、データの入力レートと装置の動作レートが等しく、データの入力並列度２ｂ＞パイプラインＦＦＴの合計パイプライン幅２ａ、の場合等がある。このための対策として装置を並列配置する方法がある。単純な構成としてデータ入力ラインと各装置をデマルチプレクサで結合すればよいが、前段データ並べ換えの方法２の場合、各装置の前段データ並べ換え部（方法２）の前半部である第１データ並べ換え回路を統合し、バッファメモリからの読み出しでデマルチプレクスする方が制御やコンパクト化に有利な場合がある。
第１２図はこのデータ分配・並べ換え部８の構成を示す。
このような構成では各装置の前段データ並べ換え部は方法２に於ける前段データ並べ換え部の後半と同じ構成となる。従って又各装置の後段データ並べ換えはこれまでの説明から判るように前段のデータ並べ換え部と同じ構成となる。この時、並列配置装置台数ｅは（２ｂ）÷（２ａ）＝ｂ÷ａとなるべきであり、２の巾乗となる。
この統合バッファメモリの大きさ（語数）としてフーリェ変換点数×並列配置する装置分とし、各装置に割り付ける分はフーリェ変換点数分とする（バッファリング分を含めるとこの倍となる）。またデータ並べ換えのコーナターナの大きさも並列配置する装置個数倍とする。この統合バッファへの書き込みは順に各装置分としてフーリェ変換点数分単位ずつ行われる。しかし、読み出しは装置対応には、前段のデータ並べ換え（方法２）の前半の説明で述べたように２ｂ個ずつ並列にａ回、即ちａ列分、順に行い、コーナターナへ出力される。２組のコーナターナではそれぞれ並列配置する装置台数分、即ち（ｂ×ａ×ｅ）＝ｂ×ａ×（ｂ÷ａ）＝ｂ×ｂ個のデータがバッファされると転置操作が行われ、各装置に対して同時にそれぞれａ並列でデータが出力される（装置当たり奇・偶数出力ライン合計２ａ並列となり、全体では２ｂ並列となる）。
データ分配・並べ換え部８における、データ読み出しのデマルチプレクサ制御に対応した第６リードアドレス発生回路８２は第１３図に示すようになり、装置カウンタ８２４が追加され、これがバッファメモリ上の各装置領域の選択を制御する。図中の群クラスタ番号カウンタ８２１（Ａカウンタ）、群番号カウンタ８２２（ａカウンタ）、列番号カウンタ８２３（Ｂカウンタ）は前段の並べ換えの方法２の第１並べ換え回路（前半部）の説明におけるクラスタ、クラスタ内の群、群内の列のそれぞれの特定手段であり、また装置カウンタは個々の各装置の対象データ（クラスタ）を特定する手段である。アドレスは装置カウンタ８２４、群クラスタ番号カウンタ８２１、群番号カウンタ８２２、列番号カウンタ８２３のビットをこの順に単に連接した構成である。
以上の構成において、群番号カウンタ８２２のキャリィで装置カウンタ８２４を更新し、装置カウンタ８２４のキャリィで列番号カウンタ８２３が更新され、列番号カウンタ８２３のキャリィで群クラスタ番号カウンタ８２１が更新されるようにキャリィ接続を行うことにより、クラスタ内では各群の対応する位置にある列（即ち合計ａ個の列）の読み出しが時系列上連続となり、又特定の装置の処理対象データのａ個の列が読み出されると、次の装置の処理対象データよりａ個の列が読み出されるようにアドレスの生成を行うようにしている。
なお、ａ＝１の場合の第６リードアドレス発生回路は第１３図において、Ａ＝Ｍとなり、ａカウンタを削除した第１４図である。
（バイパス処理）
これまで前段のフーリェ変換点数は後段と同じ変換点数として説明してきた。しかし、同じ装置構成で変換点数をモード変更等で可変にできれば、装置の汎用性が増す。特許第２８４８１３４号によると、Ｒ並列入出力Ｍ点（＝Ｒ＊＊ｍ）用の基数ＲパイプラインＦＦＴ回路で、データ並べ換えと演算部からなるパイプラインの各段に対する設定によって、変換点数Ｍ／（Ｒ＊＊１）、Ｍ／（Ｒ＊＊２）、 Ｍ／（Ｒ＊＊３）、・・・ Ｒ点のフーリェ変換を行わせることができることが開示されている。
以下はＲ＝２、即ち基数２パイプラインＦＦＴについての概略説明である。並列入出力Ｍ点（＝２＊＊ｍ）、基数２パイプラインＦＦＴ回路はフーリェ変換点数Ｍ個のデータについて、フーリェ変換を行う回路である。これはＭ個の入力データを２分割し、分割した入力データをシリアルに並べてなる２並列入力のデータをデータ並べ換え回路部と演算部とから構成された２並列入出力の、高速フーリェ変換（ＦＦＴ）の基本回路に入力し、この２並列入出力の基本回路を１段とし、この段をｍ個直列に並べてフーリェ変換を行うよう構成したものである。
データ並べ換え回路部は入力データ点数Ｍに対して、上記の１段目ではＭ／（２＊＊１）離れたデータ同士が、２段目ではＭ／（２＊＊２）離れたデータ同士が、３段目ではＭ／（２＊＊３）離れたデータ同士が、最終段ではお互いに１つ離れたデータ同士が演算部の２並列入力を構成するように並べ換えを行い、各演算部は２並列入力の１方に捻り係数を乗算し、その結果と他方の入力とでバタフライ演算（２入力の和及び差を得る）を行う。
特許第２８４８１３４号では上記の基本回路ｍ段からなるＭ（＝２＊＊ｍ）点の高速フーリェ変換回路において、データの並べ換えを行うが、演算を行わないでそのまま出力するというバイパス処理を１段からＫ段まで行い、以降の段ではデータの並べ換え及び演算を行うことで、データ点数がＭ／（２＊＊Ｋ）のフーリェ変換がなされることが示されている（但し、Ｋは正整数でＫ＜ｍ）。又与える入力データが最大変換点数であって、上記バイパス機能を適用してもバイパス機能の設定で決まる変換点数ずつまとまった形で変換結果が得られることを以下に示す。
先ず、基数２の場合に対するデータ並べ換えの例を説明し、その後で並べ換え方より、バイパス機能を適用しても変換点数ずつまとまった形で変換結果が得られることを示す。基本回路のデータ並べ換え部の２並列入力のそれぞれのポートをｘ、ｙ、２並列出力のそれぞれのポートをａ、ｂと名付ける時、１段目では１本のＭ点の時系列データがデマルチプレクサにより２本の入力ポートに与えられるか、乃至はＭ点の時系列データを丁度半分のところで分割して時間的に早い前半Ｍ／（２＊＊１）個の時系列上連続するデータをポートｘに、遅い後半Ｍ／（２＊＊１）個の時系列上連続するデータをポートｙに与える時、出力としてポートａに時間的に早いＭ／（２＊＊１）個の連続するデータを、ポートｂには時間的により遅いＭ／（２＊＊１）個の連続するデータが出るように並べ換える。
２段目では先ず入力ポートｘからのＭ／（２＊＊１）個のデータを２分割して、時間的に早い前半Ｍ／（２＊＊２）個のデータを出力ポートａに、遅い後半Ｍ／（２＊＊２）個のデータを出力ポートｂに出力し、その後入力ポートｙからのＭ／（２＊＊１）個のデータを２分割して、時間的に早い前半Ｍ／（２＊＊２）個のデータを出力ポートａに、遅い後半Ｍ／（２＊＊２）個のデータを出力ポートｂに出力するように並べ換える。
さらに３段目では先ず入力ポートｘからの最初のＭ／（２＊＊２）個のデータを２分割して、時間的に早い前半Ｍ／（２＊＊３）個のデータを出力ポートａに、遅い後半Ｍ／（２＊＊３）個のデータを出力ポートｂに出力し、この後入力ポートｙからの最初のＭ／（２＊＊２）個のデータを２分割して、時間的に早い前半Ｍ／（２＊＊３）個のデータを出力ポートａに、遅い後半Ｍ／（２＊＊３）個のデータを出力ポ個のデータを出力ポートｂに出力し、再び入力ポートｘからの次の残りＭ／（２＊＊２）個のデータを２分割して、時間的に早い前半Ｍ／（２＊＊３）個のデータを出力ポートａに、遅い後半Ｍ／（２＊＊３）個のデータを出力ポートｂに出力し、再び入力ポートｙからの次の残りＭ／（２＊＊２）個のデータを２分割して、時間的に早い前半Ｍ／（２＊＊３）個のデータを出力ポートａに、遅い後半Ｍ／（２＊＊３）個のデータを出力ポートｂに出力するように並べ換える。以下４段、５段・・・同様な仕方で細分割して並べ換え出力される。
以上のような並べ換えにおいて１段目での出力ポートａ、ｂに出てくるデータは時系列的に丁度Ｍ／（２＊＊１）個離れたものになっている。また２段目では連続したＭ／（２＊＊１）個のデータを２分割して出力ポートａ、ｂに出力しているのでやはりそれらの距離はＭ／（２＊＊１）の半分のＭ／（２＊＊２）個になっている。また３段目では連続したＭ／（２＊＊２）個のデータを２分割して出力ポートａ、ｂに出力しているのでやはりそれらの距離はＭ／（２＊＊２）の半分のＭ／（２＊＊３）個になっている。
以下ｍ段目ではＭ／（２＊＊ｍ）＝Ｍ／Ｍ＝１離れたものになっており、ＦＦＴ算法が要請する、演算部に与えるべきデータ揃えに叶っている。
以上の並べ換え方法を採用しているデータ並べ換え部を含む基本回路を各段に持つ高速フーリェ変換回路においてバイパス処理即ちデータ並べ換えは行うが演算はせず、そのまま次の段に渡すというバイパス機能を１段目までに適用すると、上記並べ換え説明より、２段目ではＭ個の連続データの内、先ず、前半のＭ／（２＊＊１）個を２分割して演算部に渡し、その後で後半のＭ／（２＊＊１）個を２分割して演算部に渡すので、Ｍ／（２＊＊１）点フーリェ変換結果はＭ／（２＊＊１）個ずつ分離されて得られることが判る。バイパス機能を２段目までに適用すると、上記並べ換え説明から３段目では各入力ポートからの連続したＭ／（２＊＊２）個単位のデータを時間的に早い順に処理、即ち２分割して演算部に渡すというように処理するのでＭ／（２＊＊２）点フーリェ変換結果はＭ／（２＊＊２）個ずつ分離されて得られることが判る。以下同様で、バイパス機能の適用でも変換点数ずつまとまった形で変換結果が得られることが判る。
本特許２８４８１３４号に開示された前段の基数２パイプラインＦＦＴ回路として、各段が上記バイパス機能を持つ基数２パイプラインＦＦＴ回路を使用し、１段目から必要な段までバイパス機能を適用することによって、Ｎ／２＝（Ｍ／２）×Ｍ、Ｎ／（２＊＊２）＝｛Ｍ／（２＊＊２）｝×Ｍ、Ｎ／（２＊＊３）＝｛Ｍ／（２＊＊３）｝×Ｍ、・・・｛Ｎ／（Ｍ÷２）｝×Ｍ＝２×Ｍ点のフーリェ変換を行えることが以下のように示される。
これらのフーリェ変換点数はα×Ｍと表されるので、前段のパイプラインＦＦＴに供給されるデータはＭ個おきにα個とってパイプラインＦＦＴ回路にα個ずつ供給すればよいが、特許２８４８１３４号の基数２パイプラインＦＦＴではＭ個（＝α×（Ｍ／α））ずつ供給するとパイプラインＦＦＴの中で、分離し順次α点ＦＦＴを行い、（Ｍ／α）組出力してくる。これは前段、後段データ並べ換え部の説明中の後段データ並べ換え部の入力データ｛Ｘ１（ｎ）｝の各群の列が仮想的にα／２列ずつＭ／α組に区分けされるだけで、出力順はＭ×Ｍ点パイプラインＦＦＴの場合と全く同じであり、後段のパイプラインＦＦＴの入力としてはＭ個の各群の対応する位置からデータを１個ずつとって（合計Ｍ個のデータとなる）くればよく、これは既に説明した後段でのデータ並べ換えそのものである。さらに、前段の最後の演算までバイパスする場合、前段パイプラインＦＦＴの入力データ列そのものがその順に出てくるので、後段のデータ並べ換えを経由すると、結局元々の時系列上連続したＭ点ずつのデータが得られる。
これを後段パイプラインＦＦＴに与えるとＭ点ＦＦＴの結果が順に得られることになる。後段にも前段と同じバイパス機能をもった基数２パイプラインＦＦＴを使用し、データ並び替えそのものは行うが、順に先頭から演算をバイパスするとＭ／２点以下のＦＦＴ結果が得られる。以上により、本特許では前段／後段に各段の演算そのものをバイパスする機能をもつ基数２パイプラインＦＦＴを採用することによりＮ／２・・・２点までのフーリェ変換を行うことができる機能を持つフーリェ変換装置を構成することもできる。
（６４点高速フーリェ変換装置）
６４点ＦＦＴを行う場合の実施例構成を第１５図に示す。データ入力並列度は４で、パイプライン幅も合計４とし、前段データ並べ換え部１０３のデータ並べ換え方法は上述した方法２に従うものとする。６４点ＦＦＴは８×８と分解すると、以下のように前段・後段とも変換点数Ｍ＝８の離散フーリェ変換となる。
式（２）は捻り係数乗算部１０７で計算される。この乗算部１０７には、複素乗算回路１０５と係数メモリ１０６を備えている。式（３）に於ける８点フーリェ変換Ｙ３（ｎ０、ｎ１）（ｎ０＝０、２、４、６）はｎ０の昇順に後段の８点基数２パイプラインＦＦＴ回路１０２Ａで計算される。また８点フーリェ変換Ｙ３（ｎ０、ｎ１）（ｎ０＝１、３、５、７）はｎ０の昇順に後段の８点基数２パイプラインＦＦＴ回路１０２Ｂで計算される。以下に変換に従ってデータが出力される順をデータ並べ換え込みで示す。
先ず、時系列の入力データｙ（ｋ）が４並列で入力される。変数名ｙを省略しインデックスの値のみを示す。記述した表１におけるパラメータをＭ＝８、ｂ＝２、Ｂ＝８／４＝２として、
なお、捻り係数乗算部１０５で掛けられる係数は表６におけるパラメータをＭ＝８、ａ＝２、Ａ＝Ｍ／ａ＝８／２＝４として、指数値のみを示すと以下表１７のようなものとなる。
【図面の簡単な説明】
第１図は、本発明のフーリェ変換装置を示すブロック図である。
第２図は、前段のデータ並べ換え部の第１例のブロック図である。
第３図は、第１リードアドレス生成回路の例を示すブロック図である。
第４図は、ａが２以上の場合の前段のデータ並べ換え部を示すブロック図である。
第５図は、ａが２以上の場合の後段のデータ並べ換え部を示すブロック図である。
第６図は、第２リードアドレス生成回路を示すブロック図である。
第７図は、第３リードアドレス生成回路を示すブロック図である。
第８図は、ａが１の場合の前段のデータ並べ換え部を示すブロック図である。
第９図は、ａが１の場合の後段のデータ並べ換え部を示すブロック図である。
第１０図は、ａが１の場合の第４リードアドレス生成回路を示すブロック図である。
第１１図は、ａが１の場合の第５リードアドレス生成回路を示すブロック図である。
第１２図は、データ分配・並べ換え部の構成を示すブロック図である。
第１３図は、ａが２以上の場合における第６リードアドレス生成回路を示すブロック図である。
第１４図は、ａが１の場合の第６リードアドレス生成回路を示すブロック図である。
第１５図は、６４点ＦＦＴを示すブロック図である。
第１６図は、６４点ＦＦＴの前段のデータ並べ換え部を示すブロック図である。
第１７図は、６４点ＦＦＴの後段のデータ並べ換え部を示すブロック図である。
Claims (8)
- ２並列入出力、基数２のパイプラインＦＦＴ回路を最大変換点数Ｍ（＝２ m 、ｍ＞２））の約数に相当する個数ａ個有する前段の変換手段と、前記前段の変換手段と同数の２並列入出力Ｍ点、基数２のパイプラインＦＦＴ回路を有する後段の変換手段とを備え、入力データに対して、最大変換点数をＭ点とする離散フーリエ変換を行うフーリエ変換装置であって、
第１のデータ供給手段と、第２のデータ供給手段と、捻り係数乗算手段とを備え、
前記第１のデータ供給手段によって、前記前段の変換手段に前記入力データを第１の所定の順に従って供給し、
前記第２のデータ供給手段によって、前記前段の変換手段により変換されたデータを第２の所定の順に従って並べ換えた後、前記捻り係数乗算手段によって、前記第２のデータ供給手段により並べ換えられたデータに捻り係数を乗算して前記後段の変換手段に入力し、前記後段の変換手段よりフーリエ変換されたデータを出力し、
若しくは、前記捻り係数乗算手段によって、前記前段の変換手段によって変換されたデータに捻り係数を乗算した後、前記第２のデータ供給手段によって、前記捻り係数乗算手段により前記捻り係数が乗算されたデータを第２の所定の順に従って並べ換えて、前記後段の変換手段に入力し、前記後段の変換手段よりフーリエ変換されたデータを出力するようにしたことを特徴とするフーリエ変換装置。 - 請求項１に記載のフーリエ変換装置において、
前記第１のデータ供給手段は、２バンク構成とされた第１のメモリ回路と、前記第１のメモリ回路の前記バンクを切換え、前記入力データを交互に順次Ｍ個書き込む書き込み手段と、前記第１のメモリ回路の前記２つのバンクに対応する位置のデータを同時に読み出し、前記前段の変換手段に供給する読み出し手段とを備えてなることを特徴とするフーリエ変換装置。 - 請求項１に記載のフーリエ変換装置において、
前記第１のデータ供給手段は、前記入力データを所定の順に並べ換える第１、第２のデータ並べ換え部を２段階に備えて構成され、前記第１、第２のデータ並べ換え部が前記入力データを記憶する夫々第２、第３のメモリ回路と、前記第２、第３のメモリ回路の夫々の所定の論理に従う読み出し又は書き込みアドレスを生成する読み出し又は書き込みアドレス生成回路と、前記第２、第３のメモリ回路より読み出されたデータを夫々並べ換えて前記前段の変換手段に出力するコーナターナとを備え、
前記第２のデータ供給手段は、前記前段の変換手段により変換されたデータを並べ換える第３のデータ並べ換え部を備え、
該第３のデータ並べ換え部は、前記前段の変換手段により変換されたデータを記憶する第４のメモリ回路と、該第４のメモリ回路の所定の論理に従う読み出し又は書き込みアドレスを生成する読み出し又は書き込みアドレス生成回路と、前記第４のメモリ回路より読み出されたデータを並べ換えて前記後段の変換手段に出力するコーナターナとを備えてなることを特徴とするフーリエ変換装置。 - 請求項１に記載のフーリエ変換装置において、
前記前段及び後段の変換手段が有するパイプラインＦＦＴ回路の個数ａが２の場合、
前記第１のデータ供給手段は、前記入力データを並べ換えるデータ並べ換え部を２段階に備えて構成され、夫々のデータ並べ換え部が前記入力データを記憶する第５、第６のメモリ回路と、前記第５、第６のメモリ回路の夫々の所定の論理に従う読み出し又は書き込みアドレスを生成する読み出し又は書き込みアドレス生成回路と、前記第５、第６のメモリ回路より読み出されたデータを夫々並べ換えて前記後段の変換手段に出力するコーナターナとを備え、
前記第２のデータ供給手段は、第６のデータ並べ換え部を備えて構成され、前記前段の変換手段により変換されたデータを記憶する第７のメモリ回路と、該第７のメモリ回路の所定の論理に従う読み出し又は書き込みアドレスを生成する読み出し又は書き込みアドレス生成回路とを備えてなることを特徴とするフーリエ変換装置。 - 請求項１に記載のフーリエ変換装置において、
前記前段及び後段の変換手段が有するパイプラインＦＦＴ回路の個数ａが１の場合、
前記第１のデータ供給手段は、前記入力データを並べ換える第７、第８のデータ並べ換え部を備えて構成され、
前記第７のデータ並べ換え部は、前記入力データを記憶する第８のメモリ回路と、該第８のメモリ回路の所定の論理に従う読み出し又は書き込みアドレスを生成する読み出し又は書き込みアドレス生成回路と、前記第８のメモリ回路より読み出されたデータを並べ換えるパラレルインシリアルアウト回路とを備え、
前記第８のデータ並べ換え部は、２つのバンクから構成された第９のメモリ回路と、該第９のメモリ回路の所定の論理に従う読み出し又は書き込みアドレスを生成し、前記パラレルインシリアルアウト回路から出力されたデータについて、前記第９のメモリへの書き込み時には、Ｍ個ずつのデータを交互に書き込み、前記第９のメモリからの読み出し時には、対応するＭ点データ組の対応するデータを同時に読み出して前記前段の変換手段に出力させるように、読み出し又は書き込みアドレスを生成する読み出し又は書き込みアドレス生成回路とを備え、
前記第２のデータ供給手段は、２つのバンクから構成された第１０のメモリ回路と、該第１０のメモリ回路の所定の論理に従う読み出し又は書き込みアドレスを生成し、前記前段の変換手段から出力されたデータについて、前記第１０のメモリへの書き込み時には、Ｍ個ずつのデータを交互に書き込み、前記第１０のメモリからの読み出し時には、対応するＭ点データ組の対応するデータを同時に読み出して前記後段の変換手段に出力させるように、読み出し又は書き込みアドレスを生成する読み出し又は書き込みアドレス生成回路とを備えてなることを特徴とするフーリエ変換装置。 - 請求項１乃至請求項５のいずれかに記載のフーリエ変換装置を２の巾乗個並列配置し、時系列で入力される前記入力データを最大フーリエ変換点数Ｎ（＝Ｍ×Ｍ）個ずつ各フーリエ変換装置に割当て、それらの連続したＭ点データの組を各組２並列でａ組ずつ合計２ａ並列で各フーリエ変換装置に供給するデータ分配・並べ換え手段を備えてなるフーリエ変換装置。
- 請求項６に記載のフーリエ変換装置において、
前記データ分配・並べ換え手段は、並列配置するフーリエ変換装置分のデータを記憶する第１１のメモリ回路と、該第１１のメモリ回路の所定の論理に従う読み出し又は書き込みアドレスを生成する読み出し又は書き込みアドレス生成回路と、前記第１１のメモリ回路より読み出されたデータを並べ換え、並列配置された前記フーリエ変換装置のそれぞれにデータを並列に出力するコーナターナとを備えてなることを特徴とするフーリエ変換装置。 - 請求項１乃至請求項７のいずれかに記載のフーリエ変換装置において、
前記前段及び後段の変換手段による演算をバイパスさせるためのバイパス手段を備えたことを特徴とするフーリエ変換装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2001/001509 WO2002069182A1 (fr) | 2001-02-28 | 2001-02-28 | Dispositif a transformee de fourrier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2002069182A1 JPWO2002069182A1 (ja) | 2004-07-02 |
| JP3917522B2 true JP3917522B2 (ja) | 2007-05-23 |
Family
ID=11737075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002568236A Expired - Fee Related JP3917522B2 (ja) | 2001-02-28 | 2001-02-28 | フーリェ変換装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7461114B2 (ja) |
| JP (1) | JP3917522B2 (ja) |
| WO (1) | WO2002069182A1 (ja) |
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2001
- 2001-02-28 JP JP2002568236A patent/JP3917522B2/ja not_active Expired - Fee Related
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2003
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Publication date |
|---|---|
| US7461114B2 (en) | 2008-12-02 |
| WO2002069182A1 (fr) | 2002-09-06 |
| US20040039765A1 (en) | 2004-02-26 |
| JPWO2002069182A1 (ja) | 2004-07-02 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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