JPH11203272A - 高速フーリエ変換処理装置、高速フーリエ変換処理システムおよび高速フーリエ変換処理方法 - Google Patents

高速フーリエ変換処理装置、高速フーリエ変換処理システムおよび高速フーリエ変換処理方法

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JPH11203272A
JPH11203272A JP10015971A JP1597198A JPH11203272A JP H11203272 A JPH11203272 A JP H11203272A JP 10015971 A JP10015971 A JP 10015971A JP 1597198 A JP1597198 A JP 1597198A JP H11203272 A JPH11203272 A JP H11203272A
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Abstract

(57)【要約】 （修正有） 【課題】 基数２および基数４のフーリエ変換処理を高
速で行う。 【解決手段】 サンプル点数が４n ×２個または４n 個
の複素数データをＡ〜Ｄに４分割した後でＡ〜Ｄのｉ番
目の複素数データＡi ，Ｂi ，Ｃi ，Ｄi とひねり係数
Ｗi1，Ｗi2，Ｗi3，Ｗi4を用いたバタフライ演算ａi ＝
｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1、ｃi ＝
｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3、ｂi ＝
｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2、ｄi ＝
｛（Ａi −Ｃi）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4を行う演
算処理をｎ回繰り返した後、サンプル点数が４n ×２個
の場合にはバタフライ演算ａi ＝Ａi ＋Ｂi 、ｂi ＝Ａ
i −Ｂi、ｃi ＝Ｃi ＋Ｄi 、ｄi ＝Ｃi −Ｄi を１回
行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、例えば音声信号
等の信号解析やデジタル伝送の変復調処理に使用する高
速フーリエ変換処理に関するものであり、より詳細に
は、離散的な複素数入力信号の系列に対して可変サンプ
ル点の高速フーリエ変換処理またはその逆変換処理を実
行する高速フーリエ変換処理に関するものである。
【０００２】
【従来の技術】従来、例えば音声信号の信号解析やデジ
タル伝送の変復調処理等において、高速フーリエ変換処
理装置が使用されている。かかる高速フーリエ変換処理
装置としては、例えば、“ISSCC89,Digest,pp166-167,3
27,THPM12.5:A200MIPS Single-Chip 1K FFT Processor
”に記載されたものが知られている。
【０００３】この文献に記載された高速フーリエ変換処
理装置では、２ポートＲＡＭ、ひねり係数ＲＯＭ、複数
の演算器からなるデータパスを用いて演算処理を行う構
成となっている。また、この装置では、複数のデータパ
スを備えており、並列処理を行うことによって内部演算
のスループットを向上させている。
【０００４】このデータパスは、乗算器と加減算器とを
レジスタファイルで挟んでなるパイプライン構成を備え
ており、入力された複素数データを時間領域から周波数
領域へ変換するフーリエ変換や、周波数領域から時間領
域に変換するフーリエ逆変換を、パイプライン処理によ
って実行する。
【０００５】また、このデータパスは、サンプル点数が
１０２４点の場合、２５６点の場合、６４点の場合につ
いて、基数４のアルゴリズムに基づく高速フーリエ変換
を実行する。
【０００６】しかしながら、上述の文献に開示されてい
るような従来の高速フーリエ変換処理装置は、データパ
スアーキテクチャが基数４の高速フーリエ変換アルゴリ
ズム用のものであるため、高速フーリエ変換のサンプル
点数が４のべき乗であるときは高速の処理が可能である
ものの、それ以外の数値である場合には処理効率が非常
に悪くなってしまうという欠点があった。例えば、サン
プル点数が５１２（４4 ×２）点の場合や１２８（４3
×２）点の場合は、高速フーリエ変換処理を行うこと自
体は可能であるものの、非常に効率が悪い処理を行わな
ければならないので、処理速度が遅くなる。
【０００７】また、従来の高速フーリエ変換処理装置に
は、内部ワーキングメモリが不足する場合には複数個の
装置を並列接続して処理を行うことができるが、この処
理を行う場合には外付部品として複素加減算器、複素乗
算器、作業用メモリ等を新たに追加してシステムの構築
を行わなければならず、装置規模が非常に大きくなって
しまうという欠点があった。例えば、上述の文献に開示
されている高速フーリエ変換処理装置では、単一の装置
では１０２４点を越えるサンプル点数の高速フーリエ変
換を行うことができないため、例えばサンプル点数が２
０４８点の場合や４０９６点の場合には、上述のような
新たなシステムを構築しなければならない。
【０００８】このような理由により、基数４または基数
２のいずれの高速フーリエ変換アルゴリズムにも対応す
ることができ、また、サンプル点数を２倍に拡張する場
合に外付部品を用いることなく単に複数個のチップを接
続するだけでよい高速フーリエ変換処理装置の登場が嘱
望されていた。
【０００９】
【課題を解決するための手段】（１）第１の発明に係る
高速フーリエ変換処理装置は、離散値の複素数データを
入力して、可変サンプル点数の高速フーリエ変換演算を
基数４または基数２のアルゴリズムで実行する高速フー
リエ変換処理装置に関するものである。
【００１０】そして、サンプル点数が４n ×２個または
４n 個（ｎは自然数）の複素数データを外部から入力し
て１つのグループとして一時的に記憶する作業用記憶手
段と、この作業用記憶手段に記憶された複素数データの
各グループを計算列とサンプル点番号とにしたがって４
個のグループＡ，Ｂ，Ｃ，Ｄに分割し、分割後の各グル
ープＡ，Ｂ，Ｃ，Ｄに属するｉ番目の複素数データＡ
i ，Ｂi ，Ｃi ，Ｄi とひねり係数Ｗi1，Ｗi2，Ｗi3，
Ｗi4を用いた演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（１） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（２） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（３） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（４） をすべてのｉについて実行するとともにその結果である
ａi ，ｂi ，ｃi ，ｄiを作業用記憶手段に複素数デー
タＡi ，Ｂi ，Ｃi ，Ｄi としてそれぞれ記憶する一連
の演算処理をｎ回繰り返し、サンプル点数が４n ×２個
の場合にはさらにこの演算処理によって得られた複素数
データＡi ，Ｂi ，Ｃi ，Ｄi を用いた演算 ａi ＝Ａi ＋Ｂi ・・・（５） ｂi ＝Ａi −Ｂi ・・・（６） ｃi ＝Ｃi ＋Ｄi ・・・（７） ｄi ＝Ｃi −Ｄi ・・・（８） をすべてのｉについて実行するとともにその結果である
ａi ，ｂi ，ｃi ，ｄiを作業用記憶手段にそれぞれ記
憶する演算処理を１回行う演算手段とを備える。
【００１１】（２）第２の発明に係る高速フーリエ変換
処理装置は、離散値の複素数データを入力して、可変サ
ンプル点数の高速フーリエ変換演算を基数４または基数
２のアルゴリズムで実行する高速フーリエ変換処理装置
に関するものである。
【００１２】そして、サンプル点数が４n ×２個または
４n 個（ｎは自然数）の複素数データを外部から入力し
て１つのグループとして一時的に記憶する作業用記憶手
段と、この作業用記憶手段に記憶された複素数データの
各グループを計算列とサンプル点番号とにしたがって１
６個のグループＡG1，ＢG1，ＣG1，ＤG1，ＡG2，ＢG2，
ＣG2，ＤG2，ＡG3，ＢG3，ＣG3，ＤG3，ＡG4，ＢG4，Ｃ
G4，ＤG4に分割し、分割後の各グループの組合せ
｛ＡG1，ＢG1，ＣG1，ＤG1｝，｛ＡG2，ＢG2，ＣG2，Ｄ
G2｝，｛ＡG3，ＢG3，ＣG3，ＤG3｝，｛ＡG4，ＢG4，Ｃ
G4，ＤG4｝のそれぞれについて、各組合わせの各グルー
プに属するｉ番目の複素数データＡi ，Ｂi ，Ｃi ，Ｄ
i とひねり係数Ｗi1，Ｗi2，Ｗi3，Ｗi4を用いた演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（１） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（２） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（３） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（４） を実行する第１の演算手段と、この第１の演算手段の演
算結果ａi ，ｂi ，ｃi，ｄi を４個ずつ取り込んで４
行４列の行列を形成した後でこの行列を転置し、これに
より得られた転置行列を構成する複素数データを１列ず
つ出力する転置手段と、この転置手段から入力した複素
数データをＡi ，Ｂi ，Ｃi ，Ｄi として演算（１）〜
（４）を順次行うとともにその結果であるａi ，ｂi ，
ｃi ，ｄiを作業用記憶手段にグループの組合せ
｛ＡG1，ＡG2，ＡG3，ＡG4｝，｛ＢG1，ＢG2，ＢG3，Ｂ
G4｝，｛ＣG1，ＣG2，ＣG3，ＣG4｝，｛ＤG1，ＤG2，Ｄ
G3，ＤG4｝に順次記憶させる第２の演算手段とを備え
る。
【００１３】（３）第３の発明に係る高速フーリエ変換
処理装置は、離散値の複素数データを入力して、可変サ
ンプル点数の高速フーリエ変換演算を基数４または基数
２のアルゴリズムで実行する高速フーリエ変換処理装置
に関するものである。
【００１４】そして、サンプル点数が２Ｎ（Ｎ＝４n ×
２または４n ；ｎは自然数）個の複素数データを外部か
ら入力して１つのグループとして一時的に記憶する作業
用記憶手段と、この作業用記憶手段に記憶された複素数
データの各グループを計算列とサンプル点番号とにした
がって８個のグループＡ1 ，Ｂ1 ，Ｃ1 ，Ｄ1 ，Ａ2，
Ｂ2 ，Ｃ2 ，Ｄ2 に分割し、分割後の各グループＡ1 ，
Ｂ1 ，Ｃ1 ，Ｄ1 ，Ａ2 ，Ｂ2 ，Ｃ2 ，Ｄ2 に属するｉ
番目の複素数データＡ1i，Ｂ1i，Ｃ1i，Ｄ1i，Ａ2i，Ｂ
2i，Ｃ2i，Ｄ2iとひねり係数Ｗ1i1 ，Ｗ1i2 ，Ｗ1i3 ，
Ｗ1i4 ，Ｗ2i1，Ｗ2i2 ，Ｗ2i3 ，Ｗ2i4 を用いた演算 ａ1i＝｛（Ａ1i＋Ｃ1i）＋（Ｂ1i＋Ｄ1i）｝×Ｗ1i1 ・・・（１） ｃ1i＝｛（Ａ1i＋Ｃ1i）−（Ｂ1i＋Ｄ1i）｝×Ｗ1i3 ・・・（２） ｂ1i＝｛（Ａ1i−Ｃ1i）−ｊ（Ｂ1i−Ｄ1i）｝×Ｗ1i2 ・・・（３） ｄ1i＝｛（Ａ1i−Ｃ1i）＋ｊ（Ｂ1i−Ｄ1i）｝×Ｗ1i4 ・・・（４） ａ2i＝｛（Ａ2i＋Ｃ2i）＋（Ｂ2i＋Ｄ2i）｝×Ｗ2i1 ・・・（５） ｃ2i＝｛（Ａ2i＋Ｃ2i）−（Ｂ2i＋Ｄ2i）｝×Ｗ2i3 ・・・（６） ｂ2i＝｛（Ａ2i−Ｃ2i）−ｊ（Ｂ2i−Ｄ2i）｝×Ｗ2i2 ・・・（７） ｄ2i＝｛（Ａ2i−Ｃ2i）＋ｊ（Ｂ2i−Ｄ2i）｝×Ｗ2i4 ・・・（８） をすべてのｉについて実行するとともにその結果である
ａ1i，ｂ1i，ｃ1i，ｄ1i，ａ2i，ｂ2i，ｃ2i，ｄ2iを作
業用記憶手段に複素数データＡ1i，Ｂ1i，Ｃ1i，Ｄ1i，
Ａ2i，Ｂ2i，Ｃ2i，Ｄ2iとしてそれぞれ記憶する一連の
演算処理を１回行った後、作業記憶手段に記憶された複
素数データを計算列とサンプル点番号とにしたがって４
個のグループに分割する処理を１回行い、さらに、これ
らの各グループを計算列とサンプル点番号とにしたがっ
て４個のグループＡ，Ｂ，Ｃ，Ｄに分割し、分割後の各
グループＡ，Ｂ，Ｃ，Ｄに属するｉ番目の複素数データ
Ａi，Ｂi ，Ｃi ，Ｄi とひねり係数Ｗi1，Ｗi2，
Ｗi3，Ｗi4を用いた演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（９） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（１０） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（１１） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（１２） をすべてのｉについて実行するとともにその結果である
ａi ，ｂi ，ｃi ，ｄiを作業用記憶手段に複素数デー
タＡi ，Ｂi ，Ｃi ，Ｄi としてそれぞれ記憶する一連
の演算処理をｎ−１回繰り返し、Ｎ＝４n ×２の場合に
はさらにこの演算処理によって得られた複素数データＡ
i ，Ｂi ，Ｃi ，Ｄi を用いた演算 ａi ＝Ａi ＋Ｂi ・・・（１３） ｂi ＝Ａi −Ｂi ・・・（１４） ｃi ＝Ｃi ＋Ｄi ・・・（１５） ｄi ＝Ｃi −Ｄi ・・・（１６） をすべてのｉについて実行するとともにその結果である
ａi ，ｂi ，ｃi ，ｄiを作業用記憶手段にそれぞれ記
憶する演算処理を１回行う演算手段とを備える。
【００１５】（４）第４の発明に係る高速フーリエ変換
処理システムは、離散値の複素数データを入力して、可
変サンプル点数の高速フーリエ変換演算を基数４または
基数２のアルゴリズムで実行する高速フーリエ変換処理
装置であって、サンプル点数が４n ×２個または４n 個
（ｎは自然数）の複素数データを外部から入力して１つ
のグループとして一時的に記憶する作業用記憶手段と、
この作業用記憶手段に記憶された複素数データの各グル
ープを計算列とサンプル点番号とにしたがって４個のグ
ループＡ，Ｂ，Ｃ，Ｄに分割し、分割後の各グループ
Ａ，Ｂ，Ｃ，Ｄに属するｉ番目の複素数データＡi ，Ｂ
i ，Ｃi ，Ｄi とひねり係数Ｗi1，Ｗi2，Ｗi3，Ｗi4を
用いた演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（１） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（２） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（３） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（４） をすべてのｉについて実行するとともにその結果である
ａi ，ｂi ，ｃi ，ｄiを作業用記憶手段に複素数デー
タＡi ，Ｂi ，Ｃi ，Ｄi としてそれぞれ記憶する一連
の演算処理をｎ回繰り返し、サンプル点数が４n ×２個
の場合にはさらにこの演算処理によって得られた複素数
データＡi ，Ｂi ，Ｃi ，Ｄi を用いた演算 ａi ＝Ａi ＋Ｂi ・・・（５） ｂi ＝Ａi −Ｂi ・・・（６） ｃi ＝Ｃi ＋Ｄi ・・・（７） ｄi ＝Ｃi −Ｄi ・・・（８） をすべてのｉについて実行するとともにその結果である
ａi ，ｂi ，ｃi ，ｄiを作業用記憶手段にそれぞれ記
憶する演算処理を１回行う演算手段とを備えた高速フー
リエ変換処理装置の複数個と、これらの高速フーリエ変
換処理装置が、それぞれ、選択的に複素数データを入力
するための入力データ選択回路と、且つ、複数個の高速
フーリエ変換処理装置から選択的に演算処理後の複素数
データを出力させる出力データ選択回路とを備える。
【００１６】（５）第５の発明に係る高速フーリエ変換
処理システムは、離散値の複素数データを入力して、可
変サンプル点数の高速フーリエ変換演算を基数４または
基数２のアルゴリズムで実行する高速フーリエ変換処理
装置であって、サンプル点数が４n ×２個または４n 個
（ｎは自然数）の複素数データを外部から入力して１つ
のグループとして一時的に記憶する作業用記憶手段と、
この作業用記憶手段に記憶された複素数データの各グル
ープを計算列とサンプル点番号とにしたがって４個のグ
ループＡ，Ｂ，Ｃ，Ｄに分割し、分割後の各グループ
Ａ，Ｂ，Ｃ，Ｄに属するｉ番目の複素数データＡi ，Ｂ
i ，Ｃi ，Ｄi とひねり係数Ｗi1，Ｗi2，Ｗi3，Ｗi4を
用いた演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（１） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（２） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（３） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（４） をすべてのｉについて実行するとともにその結果である
ａi ，ｂi ，ｃi ，ｄiを作業用記憶手段に複素数デー
タＡi ，Ｂi ，Ｃi ，Ｄi としてそれぞれ記憶する一連
の演算処理をｎ回繰り返し、サンプル点数が４n ×２個
の場合にはさらにこの演算処理によって得られた複素数
データＡi ，Ｂi ，Ｃi ，Ｄi を用いた演算 ａi ＝Ａi ＋Ｂi ・・・（５） ｂi ＝Ａi −Ｂi ・・・（６） ｃi ＝Ｃi ＋Ｄi ・・・（７） ｄi ＝Ｃi −Ｄi ・・・（８） をすべてのｉについて実行するとともにその結果である
ａi ，ｂi ，ｃi ，ｄiを作業用記憶手段にそれぞれ記
憶する演算処理を１回行う演算手段とを備えた高速フー
リエ変換処理装置の複数個と、外部からの複素数データ
または他の高速フーリエ変換処理装置の出力した複素数
データを選択的に入力させるために、高速フーリエ変換
処理装置ごとに設けられた入力データ選択回路と、それ
ぞれの高速フーリエ変換処理装置から選択的に演算処理
後の複素数データを出力させる出力データ選択回路とを
備える。
【００１７】（６）第６の発明に係る高速フーリエ変換
処理方法は、離散値の複素数データを入力して、可変サ
ンプル点数の高速フーリエ変換演算を基数４または基数
２のアルゴリズムで実行する高速フーリエ変換処理方法
に関するものである。
【００１８】そして、サンプル点数が４n ×２個または
４n 個（ｎは自然数）の複素数データを外部から入力し
て１つのグループとして一時的に記憶する第１の処理過
程と、一時的に記憶された複素数データの各グループを
計算列とサンプル点番号とにしたがって４個のグループ
Ａ，Ｂ，Ｃ，Ｄに分割し、分割後の各グループＡ，Ｂ，
Ｃ，Ｄに属するｉ番目の複素数データＡi ，Ｂi ，Ｃ
i ，Ｄi とひねり係数Ｗ i1，Ｗi2，Ｗi3，Ｗi4を用いた
演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（１） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（２） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（３） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（４） をすべてのｉについて実行するとともにａi ，ｂi ，ｃ
i ，ｄi をＡi ，Ｂi ，Ｃi ，Ｄi に代入する一連の演
算処理をｎ回繰り返し、サンプル点数が４n ×２個の場
合にはさらにこの演算処理によって得られた複素数デー
タＡi ，Ｂi ，Ｃi ，Ｄi を用いた演算 ａi ＝Ａi ＋Ｂi ・・・（５） ｂi ＝Ａi −Ｂi ・・・（６） ｃi ＝Ｃi ＋Ｄi ・・・（７） ｄi ＝Ｃi −Ｄi ・・・（８） をすべてのｉについて実行するとともにその結果である
ａi ，ｂi ，ｃi ，ｄiをそれぞれＡi ，Ｂi ，Ｃi ，
Ｄi に代入する演算処理を１回行う第２の処理過程とを
備える。
【００１９】（７）第７の発明に係る高速フーリエ変換
処理方法は、離散値の複素数データを入力して、可変サ
ンプル点数の高速フーリエ変換演算を基数４または基数
２のアルゴリズムで実行する高速フーリエ変換処理方法
に関する。
【００２０】そして、サンプル点数が４n ×２個または
４n 個（ｎは自然数）の複素数データを外部から入力し
て１つのグループとして一時的に記憶する第１の処理過
程と、一時的に記憶された複素数データの各グループを
計算列とサンプル点番号とにしたがって１６個のグルー
プＡG1，ＢG1，ＣG1，ＤG1，ＡG2，ＢG2，ＣG2，ＤG2，
ＡG3，ＢG3，ＣG3，ＤG3，ＡG4，ＢG4，ＣG4，ＤG4に分
割する第１の演算ステップと、分割後の各グループの組
合せ｛ＡG1，ＢG1，ＣG1，ＤG1｝，｛ＡG2，ＢG2，
ＣG2，ＤG2｝，｛ＡG3，ＢG3，ＣG3，ＤG3｝，｛ＡG4，
ＢG4，ＣG4，ＤG4｝のそれぞれについて、各組合わせの
各グループに属するｉ番目の複素数データＡ i ，Ｂi ，
Ｃi ，Ｄi とひねり係数Ｗi1，Ｗi2，Ｗi3，Ｗi4を用い
た演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（１） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（２） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（３） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（４） をすべてのｉについて実行する第２の演算ステップと、
この第２の演算ステップの演算結果ａi ，ｂi ，ｃi ，
ｄi を４個ずつ取り込んで４行４列の行列を形成した後
でこの行列を転置し、これにより得られた転置行列を構
成する複素数データを１列ずつ出力する第３の演算ステ
ップと、これらの複素数データをＡi ，Ｂi ，Ｃi ，Ｄ
i として演算（１）〜（４）をすべてのｉについて順次
実行するとともにａi ，ｂi ，ｃi ，ｄi をグループの
組合せ｛ＡG1，ＡG2，ＡG3，ＡG4｝，｛ＢG1，ＢG2，Ｂ
G3，ＢG4｝，｛ＣG1，ＣG2，ＣG3，，ＣG4｝，｛ＤG1，
ＤG2，ＤG3，ＤG4｝の各複素数データＡi ，Ｂi ，Ｃ
i ，Ｄi に順次代入する第４の演算ステップとからなる
一連の演算処理を演算（１）〜（４）の実行回数が合計
ｎ回となるまで繰り返し、サンプル点数が４n ×２個の
場合にはさらにこの演算処理によって得られた複素数デ
ータＡi ，Ｂi ，Ｃi ，Ｄi を用いた演算 ａi ＝Ａi ＋Ｂi ・・・（５） ｂi ＝Ａi −Ｂi ・・・（６） ｃi ＝Ｃi ＋Ｄi ・・・（７） ｄi ＝Ｃi −Ｄi ・・・（８） をすべてのｉについて実行するとともにその結果である
ａi ，ｂi ，ｃi ，ｄiをそれぞれＡi ，Ｂi ，Ｃi ，
Ｄi に代入する演算処理を１回行う第２の処理過程とを
備える。
【００２１】（８）第８の発明に係る高速フーリエ変換
処理方法は、離散値の複素数データを入力して、可変サ
ンプル点数の高速フーリエ変換演算を基数４または基数
２のアルゴリズムで実行する高速フーリエ変換処理方法
に関するものである。
【００２２】そして、サンプル点数が２Ｎ（Ｎ＝４n ×
２または４n ；ｎは自然数）個の複素数データを外部か
ら入力して１つのグループとして一時的に記憶する第１
の処理過程と、一時的に記憶された複素数データの各グ
ループを計算列とサンプル点番号とにしたがって８個の
グループＡ1 ，Ｂ1 ，Ｃ1 ，Ｄ1 ，Ａ2 ，Ｂ2 ，Ｃ2，
Ｄ2 に分割し、分割後の各グループＡ1 ，Ｂ1 ，Ｃ1 ，
Ｄ1 ，Ａ2 ，Ｂ2 ，Ｃ2 ，Ｄ2 に属するｉ番目の複素数
データＡ1i，Ｂ1i，Ｃ1i，Ｄ1i，Ａ2i，Ｂ2i，Ｃ2i，Ｄ
2iとひねり係数Ｗ1i1 ，Ｗ1i2 ，Ｗ1i3 ，Ｗ1i4 ，Ｗ
2i1 ，Ｗ2i2 ，Ｗ2i3 ，Ｗ2i4 を用いた演算 ａ1i＝｛（Ａ1i＋Ｃ1i）＋（Ｂ1i＋Ｄ1i）｝×Ｗ1i1 ・・・（１） ｃ1i＝｛（Ａ1i＋Ｃ1i）−（Ｂ1i＋Ｄ1i）｝×Ｗ1i3 ・・・（２） ｂ1i＝｛（Ａ1i−Ｃ1i）−ｊ（Ｂ1i−Ｄ1i）｝×Ｗ1i2 ・・・（３） ｄ1i＝｛（Ａ1i−Ｃ1i）＋ｊ（Ｂ1i−Ｄ1i）｝×Ｗ1i4 ・・・（４） ａ2i＝｛（Ａ2i＋Ｃ2i）＋（Ｂ2i＋Ｄ2i）｝×Ｗ2i1 ・・・（５） ｃ2i＝｛（Ａ2i＋Ｃ2i）−（Ｂ2i＋Ｄ2i）｝×Ｗ2i3 ・・・（６） ｂ2i＝｛（Ａ2i−Ｃ2i）−ｊ（Ｂ2i−Ｄ2i）｝×Ｗ2i2 ・・・（７） ｄ2i＝｛（Ａ2i−Ｃ2i）＋ｊ（Ｂ2i−Ｄ2i）｝×Ｗ2i4 ・・・（８） をすべてのｉについて実行するとともにその結果である
ａ1i，ｂ1i，ｃ1i，ｄ1i，ａ2i，ｂ2i，ｃ2i，ｄ2iをＡ
1i，Ｂ1i，Ｃ1i，Ｄ1i，Ａ2i，Ｂ2i，Ｃ2i，Ｄ2iに代入
する一連の演算処理を１回行った後、作業記憶手段に記
憶された複素数データを計算列とサンプル点番号とにし
たがって４個のグループに分割する処理を１回行い、さ
らに、これらの各グループを計算列とサンプル点番号と
にしたがってさらに４個のグループＡ，Ｂ，Ｃ，Ｄに分
割し、分割後の各グループＡ，Ｂ，Ｃ，Ｄに属するｉ番
目の複素数データＡi ，Ｂi ，Ｃi ，Ｄi とひねり係数
Ｗi1，Ｗi2，Ｗi3，Ｗi4を用いた演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（９） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（１０） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（１１） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（１２） をすべてのｉについて実行するとともにその結果である
ａi ，ｂi ，ｃi ，ｄiをＡi ，Ｂi ，Ｃi ，Ｄi に代
入する一連の演算処理をｎ−１回繰り返し、Ｎ＝４n ×
２の場合にはさらにこの演算処理によって得られた複素
数データＡi ，Ｂi ，Ｃi ，Ｄi を用いた演算 ａi ＝Ａi ＋Ｂi ・・・（１７） ｂi ＝Ａi −Ｂi ・・・（１８） ｃi ＝Ｃi ＋Ｄi ・・・（１９） ｄi ＝Ｃi −Ｄi ・・・（２０） をすべてのｉについて実行するとともにその結果である
ａi ，ｂi ，ｃi ，ｄiをＡi ，Ｂi ，Ｃi ，Ｄi に代
入する演算処理を１回行う第２の処理過程とを備える。
【００２３】（９）第９の発明に係る高速フーリエ変換
処理方法は、離散値の複素数データを入力して、サンプ
ル点数がＮ個の高速フーリエ変換演算を基数４または基
数２のアルゴリズムで実行する第１の高速フーリエ変換
処理装置および第２の高速フーリエ変換処理装置を設け
てなる高速フーリエ変換処理システムを用いて、サンプ
ル点数が２Ｎ個の高速フーリエ変換処理を行なう高速フ
ーリエ変換処理方法に関するものである。
【００２４】そして、外部から入力された２Ｎ個（Ｎ＝
４n ×２個または４n 個；ｎは自然数）の複素数データ
を、サンプル点番号にしたがってＮ／４個ずつ第１の高
速フーリエ変換処理装置および第２の高速フーリエ変換
処理装置の各作業用記憶手段にそれぞれ交互に格納する
ことにより、これらの作業用記憶手段に複素数データを
それぞれ１グループとして記憶させる第１の処理過程
と、第１の高速フーリエ変換処理装置および第２の高速
フーリエ変換処理装置の作業用記憶手段に記憶された複
素数データの各グループを計算列とサンプル点番号とに
従って４個のグループＡ，Ｂ，Ｃ，Ｄにそれぞれ分割
し、分割後の各グループＡ，Ｂ，Ｃ，Ｄに属するｉ番目
の複素数データＡi ，Ｂi ，Ｃi ，Ｄi とひねり係数Ｗ
i1，Ｗi2，Ｗi3，Ｗi4を用いた演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（１） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（２） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（３） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（４） をすべてのｉについて実行するとともにその結果である
ａi ，ｂi ，ｃi ，ｄiを作業用記憶手段に複素数デー
タＡi ，Ｂi ，Ｃi ，Ｄi としてそれぞれ記憶し、さら
に、第１の高速フーリエ変換処理装置のグループＣ，Ｄ
に属する複素数データと第２の高速フーリエ変換処理装
置のグループＡ，Ｂに属する複素数データとをそれぞれ
入れ替えたのち、第１の高速フーリエ変換処理装置およ
び第２の高速フーリエ変換処理装置のそれぞれについて
グループＢに属する複素数データとグループＣに属する
複素数データを入れ替える第２の処理過程と、第１の高
速フーリエ変換処理装置および第２の高速フーリエ変換
処理装置の作業用記憶手段に記憶された複素数データの
各グループを計算列とサンプル点番号とに従ってさらに
４個のグループＡ，Ｂ，Ｃ，Ｄにそれぞれ分割し、分割
後の各グループＡ，Ｂ，Ｃ，Ｄに属するｉ番目の複素数
データＡi ，Ｂi ，Ｃi ，Ｄi とひねり係数Ｗi1，
Ｗi2，Ｗi3，Ｗi4を用いて演算（１）〜（４）をすべて
のｉについて実行するとともにその結果であるａi ，ｂ
i ，ｃi ，ｄi を作業用記憶手段に複素数データＡi ，
Ｂi ，Ｃi ，Ｄi としてそれぞれ記憶する一連の演算処
理をｎ−１回繰り返し、サンプル点数が４n ×２個の場
合にはさらにこの演算処理によって得られた複素数デー
タＡi ，Ｂi ，Ｃi ，Ｄi を用いた演算 ａi ＝Ａi ＋Ｂi ・・・（５） ｂi ＝Ａi −Ｂi ・・・（６） ｃi ＝Ｃi ＋Ｄi ・・・（７） ｄi ＝Ｃi −Ｄi ・・・（８） をすべてのｉについて実行するとともにその結果である
ａi ，ｂi ，ｃi ，ｄiを作業用記憶手段にＡi ，Ｂ
i ，Ｃi ，Ｄi としてそれぞれ記憶する演算処理を１回
行う第３の処理過程とを備える。
【００２５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
【００２６】第１の実施の形態 以下、この発明の第１の実施の形態について、図１〜図
３を用いて説明する。なお、この実施の形態では、サン
プル点数が２０４８点の場合を例にとって説明する。
【００２７】図１は、この実施の形態に係る高速フーリ
エ変換処理装置の構成を概略的に示すブロック図であ
る。
【００２８】同図に示したように、外部データの実数部
を入力する入力端子１０１と虚数部を入力する入力端子
１０２とは、それぞれ、レジスタ１０３，１０４の入力
端に接続されている。そして、これらのレジスタ１０
３，１０４の出力端は、セレクタ１０５，１０６の一方
の入力端に接続されている。また、セレクタ１０５，１
０６の出力データは、作業用ＲＡＭ１０７に取り込まれ
る。
【００２９】この作業用ＲＡＭ１０７は、データ入力バ
ッファ部１０７ａと、実数データ記憶部１０７ｂと、虚
数データ記憶部１０７ｃと、データ出力バッファ部１０
７ｄとを備えている。この作業用ＲＡＭ１０７には、２
０４８点の複素数データを格納することができる。
【００３０】かかる作業用ＲＡＭ１０７の出力データ
は、第１のデータパス１０８および第２のデータパス１
０９に入力される。また、ｓｉｎ／ｃｏｓ係数用ＲＯＭ
１１０はひねり係数を記憶している。そして、このｓｉ
ｎ／ｃｏｓ係数用ＲＯＭ１１０から出力されたひねり係
数も、第１のデータパス１０８および第２のデータパス
１０９に入力される。
【００３１】第１のデータパス１０８および第２のデー
タパス１０９は、入力データおよびひねり係数を用いて
後述するような演算処理を行い、演算結果を示すデータ
を出力する。そして、この出力データは、作業用ＲＡＭ
１０７に、セレクタ１０５，１０６を介して入力され
る。続いて、この作業用ＲＡＭ１０７の出力信号が、そ
れぞれ、セレクタ１１１，１１２に入力される。そし
て、これらのセレクタ１１１，１１２の出力信号は、レ
ジスタ１１３，１１４を介して、実数部用の出力端子１
１５および虚数部用の出力端子１１６に供給される。
【００３２】セレクタ１１１，１１２には、上述したデ
ータパス１０８，１０９の出力信号の他、作業用ＲＡＭ
１０７の出力信号およびｓｉｎ／ｃｏｓ係数用ＲＯＭ１
１０の出力信号も入力される。そして、後述するシーケ
ンス制御部１１９の制御によって選択された信号を、レ
ジスタ１１３，１１４を介して、出力端子１１５，１１
６に供給する。
【００３３】クロック生成部１１７は、外部から入力し
たシステムクロック信号ＳＣＬＫを変換して、メモリア
ドレス発生部１１８およびシーケンス制御部１１９に供
給する。
【００３４】メモリアドレス発生部１１８は、クロック
生成部１１７から入力されたクロック信号のタイミング
にしたがってアドレス信号を発生させ、作業用ＲＡＭ１
０７およびｓｉｎ／ｃｏｓ係数用ＲＯＭ１１０に供給す
る。
【００３５】シーケンス制御部１１９は、外部から入力
された状態制御信号およびクロック生成部１１７から入
力されたクロック信号にしたがって、作業用ＲＡＭ１０
７、データパス１０８，１０９およびｓｉｎ／ｃｏｓ係
数用ＲＯＭ１１０の動作を制御するとともに、セレクタ
１０５，１０６，１１１，１１２の出力信号を選択す
る。また、外部に対して、状態表示信号を出力すること
もできる。
【００３６】図２（Ａ）は、図１に示した第１のデータ
パス１０８および第２のデータパス１０９の内部構造を
概念的に示したものである。
【００３７】同図に示したように、これらのデータパス
１０８，１０９は、一段目の演算器として、加算器２０
１，２０２と、減算器２０３と、複素減算器２０４とを
備えている。そして、加算器２０１は演算Ａi ＋Ｃ
i を、加算器２０２は演算Ｂi ＋Ｄi を、減算器２０３
は演算Ａi −Ｃi を、複素減算器２０４は演算ｊ（Ｂi
−Ｄi ）を行う。また、これらの４個の演算器２０１〜
２０４は、それぞれバイパス２１１〜２１４を有してお
り、これらの演算を行うことなく、データＡi ，Ｂi ，
Ｃi ，Ｄi をそのまま二段目の演算器２２１〜２２４に
転送することもできる。なお、一段目の演算器２０１〜
２０４での演算を行うのか或いはバイパス２１１〜２１
４を用いてデータをそのまま転送するのかの制御は、シ
ーケンス制御部１１９が行う。
【００３８】また、二段目の演算器としては、図２
（Ａ）に示したように、加算器２２１，２２３および減
算器２２２，２２４が設けられている。そして、加算器
２２１は一段目の加算器２０１，２０２の出力値（また
はバイパス２１１，２１２から取り込まれたデータ）の
加算を行い、減算器２２２は一段目の加算器２０１，２
０２の出力値（またはバイパス２１１，２１２から取り
込まれたデータ）の減算を行い、加算器２２３は一段目
の減算器２０３の出力値と複素減算器２０４の出力値と
（またはバイパス２１３，２１４から取り込まれたデー
タ）の加算を行い、減算器２２４は一段目の減算器２０
３の出力値と複素減算器２０４の出力値と（またはバイ
パス２１３，２１４から取り込まれたデータ）の減算を
行う。
【００３９】さらに、三段目の演算器としては、図２
（Ａ）に示したように、乗算器２３１，２３２，２３
３，２３４が設けられている。そして、乗算器２３１は
二段目の加算器２２１の出力値に対してｓｉｎ／ｃｏｓ
係数用ＲＯＭ１１０から入力されたひねり係数Ｗ1 また
は「１」（同図では信号Ｓ1 ）を掛けた数ａi を出力
し、乗算器２３２は減算器２２２の出力値に対してひね
り係数Ｗ3 または「１」（同図では信号Ｓ2 ）を掛けた
数ｃi を出力し、乗算器２３３は加算器２２３の出力値
に対してひねり係数Ｗ2 または「１」（同図では信号Ｓ
3 ）を掛けた数ｂi を出力し、乗算器２３４は減算器２
２４の出力値に対してひねり係数Ｗ4 または「１」（同
図では信号Ｓ4 ）を掛けた数ｄi を出力する。なお、こ
れらの乗算器２３１〜２３４で二段目の演算器２２１〜
２２４の出力値にｓｉｎ／ｃｏｓ係数用ＲＯＭ１１０か
ら入力されたひねり係数を掛けるか「１」を掛けるかの
制御は、シーケンス制御部１１９が行う。
【００４０】この実施の形態では、後述するように、基
数が４の演算処理を行う場合には、一段目の各演算器２
０１〜２０４による演算を行い（すなわちバイパス２１
１〜２１４を使用せず）、且つ、三段目の各演算器２３
１〜２３４ではひねり係数を掛ける。このときの第１の
データパス１０８および第２のデータパス１０９の等価
回路を図２（Ｂ）に示す。
【００４１】一方、基数が２の演算処理を行う場合に
は、一段目はバイパス２１１〜２１４を使用してデータ
の転送のみを行い（すなわち演算器２０１〜２０４によ
る演算は行わず）、且つ、三段目の各演算器２３１〜２
３４では「１」を掛ける。このときの第１のデータパス
および第２のデータパス１０９の等価回路を図２（Ｃ）
に示す。
【００４２】この実施の形態に係る高速フーリエ変換処
理演算の演算式は周知であるが、例としてサンプル点数
が２０４８の場合を、表１、表２に示す。
【００４３】
【表１】
【００４４】
【表２】
【００４５】次に、図１に示した作業用ＲＡＭ１０７の
内部構造について、図３を用いて説明する。
【００４６】同図に示したように、この作業用ＲＡＭ１
０７は、情報を記憶するためのメモリアレイ部３０１〜
３０４と、これらのメモリアレイ部３０１〜３０４に書
き込むデータを一時的に保持するための書き込みデータ
レジスタ３１１〜３１４と、書き込みデータあるいは読
み出しデータの番地を指定する際にアドレスデータを一
時的に保持するためのアドレスレジスタ３２１〜３２４
と、このメモリアレイ部３０１〜３０４から出力データ
を選択するための出力セレクタ３３１と、４個の出力セ
レクタから出力されたデータを一時的に保持するための
出力レジスタ３３２とを備えている。
【００４７】なお、ここではメモリアレイ部や各レジス
タを４個づつに分離した構成を採用したが、この構成は
必須ではない。但し、リード／ライトを同時に行うため
には、２個以上に分離するか、または、マルチポートの
メモリアレイを用いた方がよい。
【００４８】次に、図１に示した高速フーリエ変換処理
装置の動作について説明する。
【００４９】まず、被処理データ（複素数）が、実数部
と虚数部とに分けられて、入力端子１０１，１０２から
装置内に入力される。このとき、セレクタ１０５，１０
６では、シーケンス制御部１１９によって、レジスタ１
０３，１０４からの入力が選択されている。このため、
被処理データのうち、実数部は作業用ＲＡＭ１０７の実
数データ記憶部１０７ｂに、虚数部は同ＲＡＭ１０７の
虚数データ記憶部１０７ｃに、それぞれ格納される。こ
のようにして、２０４８点分の複素数データが、順次、
作業用ＲＡＭ１０７に格納される。
【００５０】作業用ＲＡＭ１０７への被処理データの格
納が終了すると、続いて、これらの被処理データを用い
て高速フーリエ変換処理を行う。
【００５１】なお、この実施の形態ではサンプル点数を
２０４８（４5 ×２）としているので、以下に説明する
ように、基数４の演算処理を５回繰り返した後、基数２
の演算処理を１回行う。
【００５２】まず、１回目の演算処理（基数４）につい
て説明する。
【００５３】この演算処理では、図４のステージ１（な
お、各ステージはこの発明の「計算列」に相当する）に
示したように、作業用ＲＡＭ１０７に格納された複素数
データを、格納されたアドレス（この発明の「サンプル
点番号」と一致する）にしたがって４個のグループに分
けて扱う。すなわち、０番地から５１１番地までに格納
された複素数データをグループＡ、５１２番地から１０
２３番地までに格納された複素数データをグループＢ、
１０２４番地から１５３５番地までに格納された複素数
データをグループＣ、１５３６番地から２０４７番地ま
でに格納された複素数データをグループＤとする。
【００５４】最初に、作業用ＲＡＭ１０７は、グループ
Ａ，Ｂ，Ｃ，Ｄのそれぞれ最初の複素数データ（すなわ
ち、０番地、５１２番地、１０２４番地および１５３６
番地の複素数データ）を出力する。そして、これらの４
個の複素数データは、それぞれ、第１のデータパス１０
８および第２のデータパス１０９に入力される。また、
これと同時に、ｓｉｎ／ｃｏｓ係数用ＲＯＭ１１０が、
０番地、５１２番地、１０２４番地および１５３６番地
に対応するひねり係数Ｗ1 ，Ｗ2 ，Ｗ3 ，Ｗ4を出力す
る。そして、ひねり係数Ｗ1 ，Ｗ3 は第１のデータパス
１０８に入力され、ひねり係数Ｗ2 ，Ｗ4 は第２のデー
タパス１０９に入力される。
【００５５】そして、第１のデータパス１０８は、次式
（１），（２）の演算を行うことにより、複素数データ
ａi ，ｃi を算出する。
【００５６】 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗ1 ・・・（１） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗ3 ・・・（２） また、第２のデータパス１０９は、次式（３），（４）
の演算を行うことにより、複素数データｂi ，ｄi を算
出する。
【００５７】 ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗ2 ・・・（３） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗ4 ・・・（４） なお、式（１）〜（４）において、Ａi ，Ｂi ，Ｃi ，
Ｄi は、それぞれ作業用ＲＡＭ１０７に格納された複素
数データのうち、グループＡ，Ｂ，Ｃ，Ｄの番地に属す
るデータを示している。すなわち、ここでは、０番地、
５１２番地、１０２４番地および１５３６番地の複素数
データを示している。
【００５８】これらの式（１）〜（４）を用いたバタフ
ライ演算について、図２（Ｂ）用いて説明する。
【００５９】同図に示したように、第１のデータパス１
０８および第２のデータパス１０９にＡi ，Ｂi ，
Ｃi ，Ｄi に相当する複素数データを取り込んで、ま
ず、第１段階として（Ａi ＋Ｃi ），（Ｂi ＋Ｄi ），
（Ａi −Ｃi ），ｊ（Ｂi −Ｄi ）を算出し、次に、こ
れらの算出値を用いて第２段階で（Ａi ＋Ｃi ）＋（Ｂ
i ＋Ｄi ），（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ），（Ａi
−Ｃi ）−ｊ（Ｂi −Ｄi ），（Ａi −Ｃi ）＋ｊ（Ｂ
i −Ｄi ）を算出し、さらに、これらの算出値を用いて
第３段階で｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗ
1 ，｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗ3 ，
｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗ2 ，｛（Ａ
i −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗ4 を算出して、そ
れぞれを演算結果ａi，ｃi ，ｂi ，ｄi として出力す
る。
【００６０】演算が終了すると、データパス１０８，１
０９から、この演算結果ａi ，ｂi，ｃi ，ｄi が出力
される。このとき、シーケンス制御部１１９の制御によ
り、セレクタ１０５，１０６は、データパス１０８，１
０９からの入力を選択する。そして、データパス１０
８，１０９の出力データが、作業用ＲＡＭ１０７に格納
される。このとき、グループＡに属する番地（ここでは
０番地）には式（１）の演算結果ａi が、グループＢに
属する番地（ここでは５１２番地）には式（３）の演算
結果ｂi が、グループＣに属する番地（ここでは１０２
４番地）には式（２）の演算結果ｃi が、グループＤに
属する番地（ここでは１５３６番地）には式（４）の演
算結果ｄi が、それぞれ格納される。なお、複素数デー
タａi ，ｂi ，ｃi ，ｄi の格納場所は、シーケンス制
御部１１９がメモリアドレス発生部１１８を制御するこ
とによって決定する。
【００６１】続いて、１番地、５１３番地、１０２５番
地および１５３７番地の複素数データを用いて同様の演
算処理を行ない、以下同様にしてすべての番地の複素数
データについて順次演算処理を行う。
【００６２】このようにして１回目の演算処理が終了す
ると、次に、以下のようにして２回目の演算処理（基数
４）を行う。
【００６３】２回目の演算処理では、図４のステージ２
に示したように、作業用ＲＡＭ１０７の各番地のうち、
０番地〜５１１番地、５１２番地〜１０２３番地、１０
２４番地〜１５３５番地および１５３６番地〜２０４７
番地を、それぞれ、さらに４個のグループに分割する。
すなわち、この２回目の演算処理では、作業用ＲＡＭ１
０７の各番地を合計１６個に分割する。
【００６４】そして、例えば、０番地〜５１１番地のう
ち、０番地〜１２７番地をグループＡ、１２８番地〜２
５５番地をグループＢ、１５６番地〜３８３番地をグル
ープＣ、３８４番地〜５１１番地をグループＤとして、
上述の式（１）〜（４）を用いた演算処理を行う。
【００６５】すなわち、最初に、０番地、１２８番地、
１５６番地および３８４番地の複素数データを作業用Ｒ
ＡＭ１０７から読み出すとともに、これらの番地に対応
するひねり係数をｓｉｎ／ｃｏｓ係数用ＲＯＭ１１０か
ら読み出し、データパス１０８，１０９に取り込む。続
いて、０番地の複素数データをＡi 、１２８番地の複素
数データをＢi 、１５６番地の複素数データをＣi 、３
８４番地の複素数データをＤi として、上述の式（１）
〜（４）を実行する。そして、この演算によって得られ
た複素数データａi ，ｂi ，ｃi ，ｄi を、それぞれ、
作業用ＲＡＭ１０７の０番地、１２８番地、１５６番地
および３８４番地に格納する。その後、これと同様にし
て、０番地〜５１１番地の各複素数データを用いた演算
処理を順次実行する。
【００６６】このようにして０番地〜５１１番地の複素
数データを用いた演算処理が終了すると、次に、５１２
番地〜１０２３番地をグループＡ，Ｂ，Ｃ，Ｄに分割し
て、同様の演算処理を行う。さらに、１０２４番地〜１
５３５番地および１５３６番地〜２０４７番地の複素数
データについても、同様にして演算処理を行う。
【００６７】以上のようにして２回目の演算処理が終了
すると、次に、以下のようにして３回目の演算処理（基
数４）を行う。
【００６８】３回目の演算処理では、図４のステージ３
に示したように、作業用ＲＡＭ１０７の各番地のうち、
２回目の演算処理で１６分割した番地のそれぞれを、さ
らにグループＡ〜Ｄに４分割する。すなわち、この３回
目の演算処理では、作業用ＲＡＭ１０７の各番地を合計
６４個に分割する。
【００６９】例えば、上述の２回目の演算処理で１６分
割した最初の番地群である０番地〜１２７番地のうち、
０番地〜３１番地はグループＡ、３２番地〜６３番地は
グループＢ、６４番地〜９５番地はグループＣ、９６番
地〜１２７番地はグループＤとなる。
【００７０】３回目の演算処理においても、まず最初
に、０番地、３２番地、６４番地および９６番地の複素
数データを作業用ＲＡＭ１０７から読み出すとともに、
これらの番地に対応するひねり係数をｓｉｎ／ｃｏｓ係
数用ＲＯＭ１１０から読み出し、データパス１０８，１
０９に取り込む。続いて、０番地の複素数データを
Ａi、３２番地の複素数データをＢi 、６４番地の複素
数データをＣi 、９６番地の複素数データをＤi とし
て、上述の式（１）〜（４）を実行する。そして、この
演算によって得られた複素数データａi ，ｂi ，ｃi ，
ｄi を、それぞれ、作業用ＲＡＭ１０７の０番地、３２
番地、６４番地および９６番地に格納する。その後、こ
れと同様にして、他の番地の各複素数データを用いた演
算処理を順次実行する。
【００７１】このようにして０番地〜１２７番地の複素
数データを用いた演算処理が終了すると、次に、１２８
番地〜２５５番地をグループＡ，Ｂ，Ｃ，Ｄに分割し
て、同様の演算処理を行う。さらに、残りの各番地ブロ
ックの複素数データについても、同様にして演算処理を
行う。
【００７２】以上のようにして３回目の演算処理が終了
すると、次に、以下のようにして４回目の演算処理（基
数４）を行う。
【００７３】４回目の演算処理では、図４のステージ４
に示したように、作業用ＲＡＭ１０７の各番地のうち、
３回目の演算処理で６４分割した番地のそれぞれを、さ
らにグループＡ〜Ｄに４分割する。すなわち、この４回
目の演算処理では、作業用ＲＡＭ１０７の各番地を合計
２５６個に分割する。
【００７４】例えば、上述の３回目の演算処理で６４分
割した最初の番地ブロックである０番地〜３１番地のう
ち、０番地〜７番地はグループＡ、８番地〜１５番地は
グループＢ、１６番地〜２３番地はグループＣ、２４番
地〜３１番地はグループＤとなる。
【００７５】そして、最初に、０番地、８番地、１６番
地および２４番地の複素数データを作業用ＲＡＭ１０７
から読み出すとともに、これらの番地に対応するひねり
係数をｓｉｎ／ｃｏｓ係数用ＲＯＭ１１０から読み出
し、データパス１０８，１０９に取り込む。続いて、０
番地の複素数データをＡi 、８番地の複素数データをＢ
i 、１６番地の複素数データをＣi 、２４番地の複素数
データをＤi として、上述の式（１）〜（４）を実行す
る。その後、この演算によって得られた複素数データａ
i ，ｂi ，ｃi ，ｄi を、それぞれ、作業用ＲＡＭ１０
７の０番地、８番地、１６番地および２４番地に格納す
る。その後、これと同様にして、他の番地の各複素数デ
ータを用いた演算処理を順次実行する。
【００７６】このようにして０番地〜３１番地の複素数
データを用いた演算処理が終了すると、次に、３２番地
〜６３番地をグループＡ，Ｂ，Ｃ，Ｄに分割して、同様
の演算処理を行う。さらに、残りの各番地ブロックの複
素数データについても、同様にして演算処理を行う。
【００７７】以上のようにして４回目の演算処理が終了
すると、次に、以下のようにして５回目の演算処理（基
数４）を行う。
【００７８】５回目の演算処理でも、図４のステージ５
に示したように、作業用ＲＡＭ１０７の各番地のうち、
４回目の演算処理で２５６分割した番地のそれぞれを、
さらにグループＡ〜Ｄに４分割する。すなわち、この４
回目の演算処理では、作業用ＲＡＭ１０７の各番地を合
計１０２４個に分割する。
【００７９】例えば、２５６分割した最初の番地ブロッ
クである０番地〜７番地のうち、０番地および１番地は
グループＡ、２番地および３番地はグループＢ、４番地
および５番地はグループＣ、６番地および７番地はグル
ープＤとなる。
【００８０】そして、最初に、０番地、２番地、４番地
および６番地の複素数データを作業用ＲＡＭ１０７から
読み出すとともに、これらの番地に対応するひねり係数
をｓｉｎ／ｃｏｓ係数用ＲＯＭ１１０から読み出し、デ
ータパス１０８，１０９に取り込む。続いて、０番地の
複素数データをＡi 、２番地の複素数データをＢi 、４
番地の複素数データをＣi 、６番地の複素数データをＤ
i として、上述の式（１）〜（４）を実行する。その
後、この演算によって得られた複素数データａi，
ｂi ，ｃi ，ｄi を、それぞれ、作業用ＲＡＭ１０７の
０番地、２番地、４番地および６番地に格納する。その
後、これと同様にして、１番地、３番地、５番地、７番
地の各複素数データを用いた演算処理を実行する。
【００８１】このようにして０番地〜７番地の複素数デ
ータを用いた演算処理が終了すると、次に、８番地〜１
５番地をグループＡ，Ｂ，Ｃ，Ｄに分割して、同様の演
算処理を行う。さらに、残りの各番地ブロックの複素数
データについても、同様にして演算処理を行う。
【００８２】以上のようにして５回目の演算処理が終了
すると、次に、６回目の演算処理として、基数２の演算
処理を行う。
【００８３】この演算処理では、図４のステージ６に示
したように、５回目の演算処理の場合と同様、作業用Ｒ
ＡＭ１０７の各番地を合計１０２４個に分割する。ま
た、この６回目の演算処理では、グループＡ，Ｂとグル
ープＣ，Ｄとは同じ演算処理を行なう。
【００８４】例えば、１０２４分割した最初の番地群で
ある０番地、１番地および２番目の番地群である２番
地、３番地のうち、０番地はグループＡ、１番地はグル
ープＢ、２番地はグループＣ、３番地はグループＤとな
る。
【００８５】そして、最初に、０番地、１番地、２番地
および３番地の複素数データを作業用ＲＡＭ１０７から
読み出す。
【００８６】そして、第１のデータパス１０８は、これ
らの複素数データを用いて次式（５），（６）の演算を
行うことにより、複素数データａi ，ｂi を算出する。
【００８７】ａi ＝Ａi ＋Ｂi ・・・（５） ｂi ＝Ａi −Ｂi ・・・（６） また、第２のデータパス１０９は、次式（７），（８）
の演算を行うことにより、複素数データｃi ，ｄi を算
出する。
【００８８】ｃi ＝Ｃi ＋Ｄi ・・・（７） ｄi ＝Ｃi −Ｄi ・・・（８） なお、式（５）〜（８）において、Ａi ，Ｂi ，Ｃi ，
Ｄi は、それぞれ作業用ＲＡＭ１０７に格納された複素
数データのうち、グループＡ，Ｂ，Ｃ，Ｄの番地に属す
るデータを示している。すなわち、ここでは、０番地、
１番地、２番地および３番地の複素数データを示してい
る。
【００８９】これらの式（５）〜（８）を用いたバタフ
ライ演算について、図２（Ｃ）を用いて説明する。
【００９０】同図に示したように、まず、第１のデータ
パス１０８は複素数データＡi ，Ｂi を、データパス１
０９は複素数データＣi ，Ｄi を、それぞれ取り込む。
そして、第１のデータパス１０８は、Ａi ＋Ｂi ，Ａi
−Ｂi を算出し、演算結果ａ i ，ｂi を出力する。一
方、第２のデータパス１０９は、Ｃi ＋Ｄi ，Ｃi −Ｄ
i を算出し、演算結果ｃi ，ｄi を出力する。
【００９１】このようにして得られた演算結果ａi ，ｂ
i ，ｃi ，ｄi は、作業用ＲＡＭ１０７の０番地、１番
地、２番地および３番地に格納される。
【００９２】そして、このようにして０番地〜３番地の
複素数データを用いた演算処理が終了すると、残りの番
地ブロックの各複素数データについても、同様の演算処
理を行なう。
【００９３】その後、作業用ＲＡＭ１０７内に格納され
た複素数データが、レジスタ１１３，１１４を介して、
出力端子１１５，１１６から外部へ出力される。
【００９４】次に、この実施の形態に係るデータパス１
０８，１０９の他の構成例について、図１２を用いて説
明する。同図において、図１と同じ符号を付した構成部
は、それぞれ図１の場合と同じものを示している。
【００９５】図１２に示した第１のデータパス１０８に
おいて、レジスタ１２１１は、作業用ＲＡＭ１０７から
入力した複素数データＡi 〜Ｄi の実数部または虚数部
を、一時的に保持する。
【００９６】また、加算器１２１２は、レジスタ１２１
１から入力したデータを用いて、後述のような演算を行
う。
【００９７】セレクタ１２１３は、加算器１２１２から
入力したデータまたはレジスタ１２１１から入力したデ
ータを選択して、レジスタ１２１４に出力する。
【００９８】レジスタ１２１４は、セレクタ１２１３か
ら入力したデータを、一時的に保持する。
【００９９】加減算器１２１５は、レジスタ１２１４か
ら入力した複素数データを用いて、後述のような加算ま
たは減算を行う。
【０１００】レジスタ１２１６，１２１７は、加減算器
１２１５が出力したデータを、交互に、一時的に保持す
る。
【０１０１】レジスタ１２１８は、ｓｉｎ／ｃｏｓ係数
用ＲＯＭ１１０（図１参照）から入力したひねり係数Ｗ
1 を、一時的に保持する。また、レジスタ１２１９は、
ｓｉｎ／ｃｏｓ係数用ＲＯＭ１１０から入力したひねり
係数Ｗ3 を、一時的に保持する。
【０１０２】乗算回路１２２０は、レジスタ１２１６か
ら入力したデータに、ひねり係数Ｗ1 、実数「１」、ま
たは実数「０」を乗算する。同様に、乗算回路１２２１
は、レジスタ１２１７から入力したデータに、ひねり係
数Ｗ3 、実数「１」、または実数「０」を乗算する。
【０１０３】レジスタ１２２２は、乗算回路１２２０が
出力した演算結果を、一時的に保持する。同様に、レジ
スタ１２２３は、乗算回路１２２１が出力した演算結果
を、一時的に保持する。
【０１０４】加減算回路１２２４は、レジスタ１２２
２，１２２３から入力したデータを用いて、後述のよう
な加算または減算を行う。
【０１０５】レジスタ１２２５は、加減算回路１２２４
から入力したデータを、一時的の保持する。このレジス
タ１２２５に保持されたデータは、セレクタ１０５，１
０６を介して、作業用ＲＡＭ１０７に格納される。
【０１０６】第２のデータパス１０９において、レジス
タ１２３１は、作業用ＲＡＭ１０７から入力した複素数
データＡi 〜Ｄi の実数部または虚数部を、一時的に保
持する。
【０１０７】また、減算／複素減算器１２３２は、レジ
スタ１２３１から入力したデータを用いて、後述のよう
な演算を行う。
【０１０８】セレクタ１２３３は、減算／複素減算器１
２３２から入力したデータまたはレジスタ１２３１から
入力したデータを選択して、レジスタ１２３４に出力す
る。
【０１０９】レジスタ１２３４は、セレクタ１２３３か
ら入力したデータを、一時的に保持する。
【０１１０】加減算器１２３５は、レジスタ１２３４か
ら入力した複素数データを用いて、後述のような加算ま
たは減算を行う。
【０１１１】レジスタ１２３６，１２３７は、加減算器
１２３５が出力したデータを、交互に、一時的に保持す
る。
【０１１２】レジスタ１２３８は、ｓｉｎ／ｃｏｓ係数
用ＲＯＭ１１０（図１参照）から入力したひねり係数Ｗ
2 を、一時的に保持する。また、レジスタ１２３９は、
ｓｉｎ／ｃｏｓ係数用ＲＯＭ１１０から入力したひねり
係数Ｗ4 を、一時的に保持する。
【０１１３】乗算回路１２４０は、レジスタ１２３６か
ら入力したデータに、ひねり係数Ｗ2 、実数「１」、ま
たは実数「０」を乗算する。同様に、乗算回路１２４１
は、レジスタ１２３７から入力したデータに、ひねり係
数Ｗ4 、実数「１」、または実数「０」を乗算する。
【０１１４】レジスタ１２４２は、乗算回路１２４０が
出力した演算結果を、一時的に保持する。同様に、レジ
スタ１２４３は、乗算回路１２４１が出力した演算結果
を、一時的に保持する。
【０１１５】加減算回路１２４４は、レジスタ１２４
２，１２４３から入力したデータを用いて、後述のよう
な加算または減算を行う。
【０１１６】レジスタ１２４５は、加減算回路１２４４
から入力したデータを、一時的の保持する。このレジス
タ１２４５に保持されたデータは、セレクタ１０５，１
０６を介して、作業用ＲＡＭ１０７に格納される。
【０１１７】続いて、図１２に示したデータパス１０
８，１０９の動作について、図１３〜図１６を用いて説
明する。
【０１１８】図１３は基数が４のときのデータパス１０
８の動作を説明するためのタイミングチャートである。
【０１１９】図１３に示したように、作業用ＲＡＭ１０
７は、システムクロックＳＣＬＫの立ち下がりタイミン
グで、複素数データＡi ，Ｃi の実数部（図１３ではＲ
(A)，Ｒ(C) で表す）、複素数データＢi ，Ｄi の実数
部（図１３ではＲ(B) ，Ｒ(D) で表す）、複素数データ
Ａi ，Ｃi の虚数部（図１３ではＩ(A) ，Ｉ(C) で表
す）、複素数データＢi ，Ｄi の虚数部（図１３ではＩ
(B) ，Ｉ(D) で表す）を、順次出力する。これらのデー
タＲ(A) およびＲ(C) 、Ｒ(B) およびＲ(D) 、Ｉ(A) お
よびＩ(C) 、Ｉ(B) およびＩ(D) は、システムクロック
ＳＣＬＫの立ち上がりタイミングで、レジスタ１２１１
に順次格納される。
【０１２０】加算器１２１２は、まず、レジスタ１２１
１からデータＲ(A) ，Ｒ(C) を入力して、演算Ｒ(A,C)
＝Ｒ(A) ＋Ｒ(C) を行う。続いて、同様の演算Ｒ(B,D)
＝Ｒ(B) ＋Ｒ(D) 、Ｉ(A,C) ＝Ｉ(A) ＋Ｉ(C) 、Ｉ(B,
D) ＝Ｉ(B) ＋Ｉ(D) を、順次実行する。これらの演算
結果Ｒ(A,C) 、Ｒ(B,D) 、Ｉ(A,C) 、Ｉ(B,D) は、セレ
クタ１２１３を介して、レジスタ１２１４に順次格納さ
れる。
【０１２１】加減算器１２１５は、まず、レジスタ１２
１４からデータＲ(A,C) およびデータＲ(B,D) を入力し
て演算Ｒ(+) ＝Ｒ(A,C) ＋Ｒ(B,D) を行い、続いて、レ
ジスタ１２１４からデータＲ(A,C) およびデータＲ(B,
D) を再び入力して演算Ｒ(-)＝Ｒ(A,C) −Ｒ(B,D) を実
行する。さらに、レジスタ１２１４からデータＩ(A,C)
およびデータＩ(B,D) を入力して演算Ｉ(+) ＝Ｉ(A,C)
＋Ｉ(B,D) を行い、続いて、レジスタ１２１４からデー
タＩ(A,C) およびデータＩ(B,D) を再び入力して演算Ｉ
(-) ＝Ｉ(A,C) −Ｉ(B,D) を実行する。そして、演算結
果Ｒ(+) ，Ｉ(+) はレジスタ１２１６に格納され、演算
結果Ｒ(-) ，Ｉ(-) はレジス１２１７に格納される。
【０１２２】乗算回路１２２０は、まず、レジスタ１２
１６から入力したデータＲ(+) に、レジスタ１２１８か
ら入力したひねり係数Ｗ1 の実数部Ｗ1Rを乗算すること
によってＲ1 を算出し、さらに、データＲ(+) にひねり
係数Ｗ1 の虚数部Ｗ1Iを乗算することによってＩ1 を算
出する。次に、レジスタ１２１６から入力したデータＩ
(+) に、ひねり係数Ｗ1 の虚数部Ｗ1Iを乗算することに
よってＲ2 を算出した後で、さらに、データＩ(+) にひ
ねり係数Ｗ1 の実数部Ｗ1Rを乗算することによってＩ2
を算出する。これらの演算結果Ｒ1 ，Ｉ1 ，Ｒ2 ，Ｉ2
は、レジスタ１２２２に格納される。
【０１２３】一方、乗算回路１２２１は、まず、レジス
タ１２１７から入力したデータＲ(-) に、レジスタ１２
１９から入力したひねり係数Ｗ3 の実数部Ｗ3Rを乗算す
ることによってＲ3 を算出し、さらに、データＲ(-) に
ひねり係数Ｗ3 の虚数部Ｗ3Iを乗算することによってＩ
3 を算出する。次に、レジスタ１２１７から入力したデ
ータＩ(-) に、ひねり係数Ｗ3 の虚数部Ｗ3Iを乗算する
ことによってＲ4 を算出し、さらに、データＩ(-) にひ
ねり係数Ｗ3 の実数部Ｗ3Rを乗算することによってＩ4
を算出する。これらの演算結果Ｒ3 ，Ｉ3 ，Ｒ4 ，Ｉ4
は、レジスタ１２２３に格納される。
【０１２４】加減算器１２２４は、まず、レジスタ１２
２２から読み込んだデータＲ1 ，Ｒ2 を用いてＲ
（ａi ）＝Ｒ1 ＋Ｒ2 を算出し、続いて、レジスタ１２
２３から読み込んだデータＲ3 ，Ｒ4 を用いてＲ
（ｃi ）＝Ｒ3 ＋Ｒ4 を算出する。さらに、レジスタ１
２２２から読み込んだデータＩ1 ，Ｉ2 を用いてＩ（ａ
i ）＝Ｉ1＋Ｉ2 を算出し、続いて、レジスタ１２２３
から読み込んだデータＩ3 ，Ｉ4 を用いてＩ（ｃi ）＝
Ｉ3 ＋Ｉ4 を算出する。これにより、上式（１）に示し
た複素数データａi の実数部Ｒ（ａi ）および虚数部Ｉ
（ａi ）と、上式（２）に示した複素数データｃi の実
数部Ｒ（ｃi ）および虚数部Ｉ（ｃi ）とを得ることが
できる。これらの演算結果は、レジスタ１２２５および
セレクタ１０５を介して、作業用ＲＡＭ１０７に格納さ
れる。
【０１２５】また、図１４は基数が４のときのデータパ
ス１０９の動作を説明するためのタイミングチャートで
ある。
【０１２６】上述の図１３を用いて説明したように、作
業用ＲＡＭ１０７がデータＲ(A) ，Ｒ(C) 、データＲ
(B) ，Ｒ(D) 、データＩ(A) ，Ｉ(C) 、データＩ(B) ，
Ｉ(D)を順次出力すると、これらのデータはレジスタ１
２３１にも順次格納される。
【０１２７】減算／複素減算器１２３２は、まず、レジ
スタ１２３１からデータＲ(A) ，Ｒ(C) を入力して、演
算Ｒ(A,C) ＝Ｒ(A) −Ｒ(C) を行う。続いて、同様の演
算Ｉ(B,D) ＝ｊ（Ｒ(B) −Ｒ(D) ）、Ｉ(A,C) ＝Ｉ(A)
−Ｉ(C) 、Ｒ(B,D) ＝ｊ（Ｉ(B) −Ｉ(D) ）を、順次実
行する。これらの演算結果Ｒ(A,C) 、Ｉ(B,D) 、Ｉ(A,
C) 、Ｒ(B,D) は、セレクタ１２３３を介して、レジス
タ１２３４に順次格納される。
【０１２８】加減算器１２３５は、まず、レジスタ１２
３４からデータＲ(A,C) およびデータＩ(B,D) を入力し
て演算Ｒ(+) ＝Ｒ(A,C) ＋Ｒ(B,D) を行い、続いて、レ
ジスタ１２３４からデータＲ(A,C) およびデータＲ(B,
D) を再び入力して演算Ｒ(-)=R(A,C) −Ｒ(B,D) を実行
する。さらに、レジスタ１２３４からデータＩ(A,C) お
よびデータＩ(B,D) を入力して演算Ｉ(-) ＝Ｉ(A,C) −
Ｉ(B,D) を行い、続いて、レジスタ１２３４からデータ
Ｉ(A,C) およびデータＩ(B,D) を再び入力して演算Ｉ
(+) ＝Ｉ(A,C) ＋Ｉ(B,D) を実行する。そして、演算結
果Ｒ(+) ，Ｉ(-) はレジスタ１２３６に格納され、演算
結果Ｒ(-) ，Ｉ(+) はレジスタ１２３７に格納される。
【０１２９】乗算回路１２４０は、まず、レジスタ１２
３６から入力したデータＲ(+) に、レジスタ１２１８か
ら入力したひねり係数Ｗ2 の実数部Ｗ2Rを乗算すること
によってＲ5 を算出し、さらに、データＲ(+) にひねり
係数Ｗ2 の虚数部Ｗ2Iを乗算することによってＩ5 を算
出する。次に、レジスタ１２３６から入力したデータＩ
(-) に、ひねり係数Ｗ2 の虚数部Ｗ2Iを乗算することに
よってＲ6 を算出した後で、さらに、データＩ(-) にひ
ねり係数Ｗ2 の実数部Ｗ2Rを乗算することによってＩ6
を算出する。これらの演算結果Ｒ5 ，Ｉ5 ，Ｒ6 ，Ｉ6
は、レジスタ１２４２に格納される。
【０１３０】一方、乗算回路１２４１は、まず、レジス
タ１２３７から入力したデータＲ(-) に、レジスタ１２
３９から入力したひねり係数Ｗ4 の実数部Ｗ4Rを乗算す
ることによってＲ7 を算出し、さらに、データＲ(-) に
ひねり係数Ｗ4 の虚数部Ｗ4Iを乗算することによってＩ
7 を算出する。次に、レジスタ１２３６から入力したデ
ータＩ(+) に、ひねり係数Ｗ4 の虚数部Ｗ4Iを乗算する
ことによってＲ8 を算出し、さらに、データＩ(+) にひ
ねり係数Ｗ4 の実数部Ｗ4Rを乗算することによってＩ8
を算出する。これらの演算結果Ｒ7 ，Ｉ7 ，Ｒ8 ，Ｉ8
は、レジスタ１２４３に格納される。
【０１３１】加減算器１２４４は、まず、レジスタ１２
４２から読み込んだデータＲ5 ，Ｒ6 を用いてＲ
（ｂi ）＝Ｒ5 ＋Ｒ6 を算出し、続いて、レジスタ１２
４３から読み込んだデータＲ7 ，Ｒ8 を用いてＲ
（ｄi ）＝Ｒ7 ＋Ｒ8 を算出する。さらに、レジスタ１
２４２から読み込んだデータＩ5 ，Ｉ6 を用いてＩ（ｂ
i ）＝Ｉ5+I6 を算出し、続いて、レジスタ１２４３か
ら読み込んだデータＩ7 ，Ｉ8 を用いてＩ（ｄi ）＝Ｉ
7 ＋Ｉ8 を算出する。これらの演算結果は、レジスタ１
２４５およびセレクタ１０５を介して、作業用ＲＡＭ１
０７に格納される。
【０１３２】図１５は、基数が２のときのデータパス１
０８の動作を説明するためのタイミングチャートであ
る。
【０１３３】図１５に示したように、まず、作業用ＲＡ
Ｍ１０７が、基数が４の場合と同様、システムクロック
ＳＣＬＫの立ち下がりタイミングで、データＲ(A) ，Ｒ
(C)、データＲ(B) ，Ｒ(D) 、データＩ(A) ，Ｉ(C) お
よびデータＩ(B) ，Ｉ(D) を、順次出力すると、これら
のデータのうちＲ(A) ，Ｒ(B) ，Ｉ(A) ，Ｉ(B) が、シ
ステムクロックＳＣＬＫの立ち上がりタイミングで、レ
ジスタ１２１１に順次格納される。
【０１３４】ここで、基数が２の場合は、セレクタ１２
１３は、レジスタ１２１１から入力したデータを出力す
る。このため、レジスタ１２１４には、上述のデータＲ
(A)，Ｒ(B) ，Ｉ(A) ，Ｉ(B) が、順次格納される。
【０１３５】加減算器１２１５は、まず、レジスタ１２
１４からデータＲ(A) およびデータＲ(B) を入力して演
算Ｒ(A,B) ＝Ｒ(A) ＋Ｒ(B) を行い、続いて、レジスタ
１２１４からデータＲ(A) およびデータＲ(B) を再び入
力して演算Ｒ(A,B) ＝Ｒ(A)−Ｒ(B) を実行する。さら
に、レジスタ１２１４からデータＩ(A) およびデータＩ
(B) を入力して演算Ｉ(A,B) ＝Ｉ(A) ＋Ｉ(B) を行い、
続いて、レジスタ１２１４からデータＩ(A) およびデー
タＩ(B) を再び入力して演算Ｉ(A,B) ＝Ｉ(A)−Ｉ(B)
を実行する。そして、演算結果Ｒ(A,B) ，Ｉ(A,B) はレ
ジスタ１２１６に格納され、演算結果Ｒ(A,B) ，Ｉ(A,
B) はレジスタ１２１７に格納される。
【０１３６】乗算回路１２２０は、基数が２の場合に
は、ひねり係数としてＷ＝１＋ｊ・０を用いる。すなわ
ち、まず、レジスタ１２１６から入力したデータＲ(A,
B) に「１」を乗算し、さらに、データＲ(A,B) に
「０」を乗算する。次に、レジスタ１２１６から入力し
たデータＩ(A,B) に「１」乗算し、さらに、データＩ
(A,B) に「０」を乗算する。これらの演算結果Ｒ(A,B)
，０，Ｉ(A,B) ，０は、レジスタ１２２２に格納され
る。
【０１３７】また、乗算回路１２２１も、ひねり係数と
してＷ＝１＋ｊ・０を用いる。すなわち、まず、レジス
タ１２１７から入力したデータＲ(A,B) に「１」を乗算
し、さらに、データＲ(A,B) に「０」を乗算する。次
に、レジスタ１２１７から入力したデータＩ(A,B) に
「１」を乗算し、さらに、データＩ(A,B) に「０」を乗
算する。これらの演算結果Ｒ(A,B) ，０，Ｉ(A,B) ，０
は、レジスタ１２２３に格納される。
【０１３８】加減算器１２２４は、まず、レジスタ１２
２２から読み込んだデータＲ(A,B)，０を用いてＲ（ａ
i ）＝Ｒ(A,B) ＋０を算出し、続いて、レジスタ１２２
３から読み込んだデータＲ(A,B) ，０を用いてＲ
（ｂi ）＝Ｒ(A,B) ＋０を算出する。さらに、レジスタ
１２２２から読み込んだデータＩ(A,B) ，０を用いてＩ
（ａi ）＝Ｉ(A,B) ＋０を算出し、続いて、レジスタ１
２２３から読み込んだデータＩ(A,B) ，０を用いてＩ
（ｂi ）＝Ｉ(A,B) ＋０を算出する。これらの演算結果
は、レジスタ１２２５およびセレクタ１０５を介して、
作業用ＲＡＭ１０７に格納される。
【０１３９】図１６は、基数が２のときのデータパス１
０９の動作を説明するためのタイミングチャートであ
る。
【０１４０】上述の図１５を用いて説明したように、ま
ず、作業用ＲＡＭ１０７がデータＲ(A) ，Ｒ(C) 、デー
タＲ(B) ，Ｒ(D) 、データＩ(A) ，Ｉ(C) およびデータ
Ｉ(B) ，Ｉ(D) を順次出力すると、これらのデータのう
ちＲ(C) ，Ｒ(D) ，Ｉ(C) ，Ｉ(D) が、システムクロッ
クＳＣＬＫの立ち上がりタイミングで、レジスタ１２３
１に順次格納される。
【０１４１】そして、セレクタ１２３３が、レジスタ１
２３１から入力したデータを出力することにより、レジ
スタ１２３４には上述のデータＲ(C) ，Ｒ(D) ，Ｉ(C)
，Ｉ(D) が順次格納される。
【０１４２】加減算器１２３５は、このレジスタ１２３
４に格納されたデータＲ(C) ，Ｒ(D) を用いて、演算Ｒ
(C,D) ＝Ｒ(C) ＋Ｒ(D) および演算Ｒ(C,D) ＝Ｒ(C) −
Ｒ(D) を順次実行する。さらに、レジスタ１２３４に格
納されたデータＩ(C) ，Ｉ(D) を用いて演算Ｉ(C,D) ＝
Ｉ(C) ＋Ｉ(D) および演算Ｉ(C,D) ＝Ｉ(C) −Ｉ(D)を
実行する。そして、演算結果Ｒ(C,D) ，Ｉ(C,D) はレジ
スタ１２３６に格納され、演算結果Ｒ(C,D) ，Ｉ(C,D)
はレジスタ１２３７に格納される。
【０１４３】乗算回路１２４０は、図１５の乗算回路１
２２０と同様、ひねり係数としてＷ＝１＋ｊ・０を用い
た演算を行い、演算結果Ｒ(C,D) ，０，Ｉ(C,D) ，０を
レジスタ１２４２に格納する。
【０１４４】また、乗算回路１２４１も、ひねり係数と
してＷ＝１＋ｊ・０を用いて演算処理を行い、演算結果
Ｒ(C,D) ，０，Ｉ(C,D) ，０をレジスタ１２４３に格納
する。
【０１４５】加減算器１２４４は、まず、レジスタ１２
４２から読み込んだデータＲ(C,D)，０を用いてＲ（ｃ
i ）＝Ｒ(C,D) ＋０を算出し、続いて、レジスタ１２４
３から読み込んだデータＲ(C,D) ，０を用いてＲ
（ｄi ）＝Ｒ(C,D) ＋０を算出する。さらに、レジスタ
１２４２から読み込んだデータＩ(C,D) ，０を用いてＩ
（ｃi ）＝Ｉ(C,D) ＋０を算出し、続いて、レジスタ１
２４３から読み込んだデータＩ(C,D) ，０を用いてＩ
（ｄi ）＝Ｉ(C,D) ＋０を算出する。これらの演算結果
は、レジスタ１２４５およびセレクタ１０５を介して、
作業用ＲＡＭ１０７に格納される。
【０１４６】図１２に示したようにデータパス１０８，
１０９を構成することにより、簡単な回路で効率よく演
算処理を行うことができる。
【０１４７】以上説明したように、この実施の形態に係
る高速フーリエ変換処理装置によれば、基数が４の演算
処理であっても基数が２の演算処理であっても高速で実
行することが可能なデータパス１０８，１０９を、簡単
な構成によって得ることができる。すなわち、この実施
の形態によれば、基数４または基数２のいずれの高速フ
ーリエ変換アルゴリズムにも対応することができる高速
フーリエ変換処理装置を安価に提供することができる。
【０１４８】第２の実施の形態 次に、この発明の第２の実施の形態について、図５を用
いて説明する。なお、この実施の形態に係る高速フーリ
エ変換処理装置は、ブロック浮動小数点演算処理機能を
有する点で、上述の第１の実施の形態と異なる。
【０１４９】この実施の形態でも、サンプル点数が２０
４８点の場合を例にとって説明する。
【０１５０】図５は、この実施の形態に係る高速フーリ
エ変換処理装置の構成を概略的に示すブロック図であ
る。
【０１５１】同図において、図１と同じ符号を付した構
成部は、それぞれ、図１の場合と同じものを示してい
る。
【０１５２】また、図５において、第１のデータパス５
０１および第２のデータパス５０２は、ブロック浮動小
数点演算を行うためのシフト機能を有している点で、図
１に示した各データパス１０８，１０９と異なる。な
お、ブロック浮動小数点演算自体は公知の手法であるの
で、この演算で使用するシフト機能の詳細構成について
の説明は省略する。
【０１５３】また、ブロック浮動小数点検出記憶部５０
３は、セレクタ１０５，１０６が出力した複素数データ
を取り込んでブロック浮動小数点を検出するとともに、
この検出値を一時的に記憶する。ここで、後述するよう
に、セレクタ１０５，１０６から出力されるのは、入力
端子１０１，１０２を介して外部から入力された複素数
データ或いはデータパス５０１，５０２が出力した複素
数データである。なお、このブロック浮動小数点検出記
憶部５０３が一時的に記憶したブロック浮動小数点の検
出値は、データパス５０１，５０２およびシーケンス制
御部１１９に転送される。
【０１５４】出力ビットシフタ５０４，５０５は、作業
用ＲＡＭ１０７から複素数データを取り込むとともにシ
ーケンス制御部１１９から浮動小数点指数を取り込む。
そして、この浮動小数点指数の値に基づいて複素数デー
タをシフトさせ、その結果を出力する。
【０１５５】レジスタ５０６は、シーケンス制御部１１
９から浮動小数点指数を入力し、外部に対して出力す
る。
【０１５６】続いて、図５に示した高速フーリエ変換処
理装置の動作について説明する。
【０１５７】まず、上述の第１の実施の形態の場合と同
様にして、最初の被処理データが、実数部と虚数部とに
分けられて、入力端子１０１，１０２から装置内に入力
され、さらに、作業用ＲＡＭ１０７の実数データ記憶部
１０７ｂおよび虚数データ記憶部１０７ｃにそれぞれ格
納される。このとき、ブロック浮動小数点検出記憶部５
０３は、この複素数データをセレクタ１０５，１０６か
ら入力して浮動小数点指数を検出し、記憶する。
【０１５８】続いて、入力端子１０１，１０２から２番
目の被処理データが入力されて作業用ＲＡＭに格納され
るときに、ブロック浮動小数点検出記憶部５０３は、こ
の被処理データをセレクタ１０５，１０６から入力して
浮動小数点指数を検出し、すでに記憶された検出値（こ
こでは１番目の被処理データの浮動小数点指数）と比較
する。そして、既に記憶されている検出値の方が２番目
の検出値よりも小さい場合は、記憶内容を変更すること
なく、既に記憶された検出値をそのまま保持する。一
方、２番目の検出値の方が既に記憶されている検出値よ
りも小さい場合は、ブロック浮動小数点検出記憶部５０
３の記憶内容を２番目の検出値に変更する。
【０１５９】同様にして、３番目以降の被処理データに
ついても、ブロック浮動小数点検出記憶部５０３で浮動
小数点指数を検出し、これを、このブロック浮動小数点
検出記憶部５０３内に既に記憶されている検出値と比較
し、そのときの検出値の小さい方を記憶値とする。この
実施の形態では、このような検出動作を、０番地〜５１
１番地、５１２番地〜１０２３番地、１０２４番地〜１
５３５番地および１５３６番地〜２０４７番地の４個の
ブロックについて、共通に行う。すなわち、このときの
浮動小数点指数の検出では、後述する１回目の演算処理
の時の各グループＡ，Ｂ，Ｃ，Ｄに対して共通の浮動小
数点指数が決定される。
【０１６０】これにより、作業用ＲＡＭ１０７への２０
４８個の被処理データの格納が終了した時点では、各ブ
ロックに対して共通に、浮動小数点指数の検出値の中で
もっとも小さいものが、ブロック浮動小数点検出記憶部
５０３内に記憶されていることになる。
【０１６１】このようにして被処理データを作業用ＲＡ
Ｍ１０７に格納する動作が終了すると、続いて、これら
の被処理データを用いて高速フーリエ変換処理を行う。
【０１６２】この高速フーリエ変換処理は、上述の第１
の実施例の場合と同様、以下のようにして、基数が４の
演算処理を５回繰り返した後、基数が２の演算処理を１
回行う。
【０１６３】まず、１回目の演算処理（基数４）におい
ては、作業用ＲＡＭ１０７に格納された２０４８個の複
素数データを、第１の実施の形態の場合と同様の４グル
ープＡ，Ｂ，Ｃ，Ｄに分割する（図４のステージ１参
照）。そして、データパス５０１，５０２が、作業用Ｒ
ＡＭ１０７の０番地、５１２番地、１０２４番地および
１５３６番地に格納された各複素数データとｓｉｎ／ｃ
ｏｓ係数用ＲＯＭ１１０に格納されたひねり係数を読み
込むと同時に、ブロック浮動小数点検出記憶部５０３か
らグループＡ，Ｂ，Ｃ，Ｄに対して共通な浮動小数点指
数の検出値を読み込む。そして、この検出値と上述の式
（１）〜（４）とを用いて、ブロック浮動小数点による
演算処理を行う。
【０１６４】演算が終了すると、データパス５０１，５
０２から演算結果ａi ，ｂi ，ｃi，ｄi が出力され、
第１の実施の形態の場合と同様にして作業用ＲＡＭ１０
７に格納される。このときブロック浮動小数点検出記憶
部５０３は、各演算結果ａi，ｂi ，ｃi ，ｄi に対し
て浮動小数点指数を検出し、これらの検出結果をそのま
ま記憶する。
【０１６５】続いて、作業用ＲＡＭ１０７の１番地、５
１３番地、１０２５番地および１５３７番地の各複素数
データについてもブロック浮動小数点による演算処理を
行い、演算結果ａi ，ｂi ，ｃi ，ｄi を順次作業用Ｒ
ＡＭ１０７に格納する。また、この格納時に、ブロック
浮動小数点検出記憶部５０３が、これらの演算結果
ａi ，ｂi ，ｃi ，ｄi の浮動小数点指数を検出し、こ
れらの検出値をそれぞれブロック浮動小数点検出記憶部
５０３内に記憶された浮動小数点指数と比較する。この
とき、演算結果ａi の浮動小数点指数を前回の演算結果
ａi の浮動小数点指数と比較し、演算結果ｂi の浮動小
数点指数を前回の演算結果ｂi の浮動小数点指数と比較
するというように、それぞれ式（１）〜（４）の内の同
じ式で得られた演算結果どうしで浮動小数点指数を比較
する。そして、既に記憶されている浮動小数点指数が検
出値よりも小さいときは、記憶内容を変更することな
く、既に記憶された検出値をそのまま保持する。一方、
検出値の方が既に記憶されている浮動小数点指数よりも
小さい場合は、ブロック浮動小数点検出記憶部５０３の
記憶内容をこの検出値に変更する。
【０１６６】同様にして、他の番地の複素数データにつ
いても、ブロック浮動小数点による演算処理を行った
後、演算結果ａi ，ｂi ，ｃi ，ｄi を作業用ＲＡＭ１
０７に格納する際にブロック浮動小数点検出記憶部５０
３で浮動小数点指数を検出し、これを、このブロック浮
動小数点検出記憶部５０３内に既に記憶されている値と
比較して、そのときの検出値の小さい方を記憶値とす
る。
【０１６７】この実施の形態では、このような検出動作
により、後述する２回目の演算処理の時の浮動小数点指
数が決定される。
【０１６８】このようにして１回目の演算処理と浮動小
数点指数の検出とが終了すると、次に、以下のようにし
て２回目の演算処理（基数４）を行う。
【０１６９】２回目の演算処理では、第１の実施の形態
の場合と同様、データＲＡＭ１０７の各番地のうち、０
番地〜５１１番地、５１２番地〜１０２３番地、１０２
４番地〜１５３５番地および１５３６番地〜２０４７番
地を、それぞれ、さらに４個のグループに分割する。す
なわち、この２回目の演算処理では、データＲＡＭ１０
７の各番地を合計１６個に分割する。
【０１７０】そして、第１の実施の形態の場合と同様に
して演算処理を行うとともに、演算結果を作業用ＲＡＭ
１０７に格納する際にブロック浮動小数点検出記憶部５
０３で浮動小数点指数を検出して、最も小さい検出値を
ブロック浮動小数点検出記憶部５０３内に記憶する。そ
して、このような検出動作により、後述する三回目の演
算処理の時の各グループＡ，Ｂ，Ｃ，Ｄに対して共通の
浮動小数点指数が決定される。
【０１７１】さらに、３回目〜６回目以降の演算処理に
ついても、上述した１回目および２回目の演算処理と同
様にして、ブロック浮動小数点による演算処理を行う。
【０１７２】なお、ここでは、ブロック浮動小数点検出
を演算処理のときの各グループＡ，Ｂ，Ｃ，Ｄについて
共通としたが、２回目以降の演算処理に用いるブロック
浮動小数点指数を各ステージ毎に全サンプル（この例で
は２０４８個）に対して共通に持ってもよい。
【０１７３】６回目の演算処理が終了すると、最後に、
演算結果を外部に出力する。このときは、まず、シーケ
ンス制御部１１９がブロック浮動小数点検出記憶部５０
３から各サンプルに対する全ステージで用いた浮動小数
点指数の累算値を入力し、出力ビットシフタ５０４，５
０５に送る。そして、出力ビットシフタ５０４，５０５
は、この浮動小数点指数に基づいて、作業用ＲＡＭ１０
７から入力した複素数データをシフトさせた後、セレク
タ１１１，１１２に対して出力する。これにより、デー
タパス１０８，１０９の出力データが、レジスタ１１
３，１１４を介して、出力端子１１５，１１６から外部
へ出力される。
【０１７４】また、必要であれば、出力ビットシフタ５
０４，５０５によるシフトを行わずに複素数データを出
力端子１１５，１１６から出力するとともに、最終的な
浮動小数点指数をレジスタ５０６から外部に出力するこ
ともできる。
【０１７５】次に、この実施の形態に係るデータパス１
０８，１０９の他の構成例について、図１７を用いて説
明する。同図において、図５或いは図１２と同じ符号を
付した構成部は、これらの図面と同じものを示してい
る。
【０１７６】図１７に示したデータパス１０８，１０９
は、シフタ１７０１，１７０２を備えている点で、図１
２に示したデータパス１０８，１０９と異なる。このシ
フタ１７０１，１７０２は、ブロック浮動小数点検出記
憶部５０３から、ブロック小数点指数を入力する。そし
て、このブロック小数点指数に基づいて、レジスタ１２
１１，１２３１から取り込んだデータを所定ビットだけ
シフトさせる。これにより、ブロック浮動小数点検出記
憶部５０３の制御に基づくブロック浮動小数点演算処理
が可能となる。
【０１７７】なお、他の構成部の動作は、上述の図１２
に示したデータパス１０８，１０９と同様であるので、
説明を省略する。
【０１７８】図１７に示したようにデータパス１０８，
１０９を構成することにより、簡単な回路で効率よく演
算処理を行うことができる。
【０１７９】以上説明したように、この実施の形態に係
る高速フーリエ変換処理装置によれば、浮動小数点によ
るバタフライ演算を行う際に、基数が４の演算処理であ
っても基数が２の演算処理であっても高速で実行するこ
とが可能となる。すなわち、この実施の形態によれば、
基数４または基数２のいずれの高速フーリエ変換アルゴ
リズムにも対応することができる、ブロック浮動小数点
法による高速フーリエ変換処理装置を、安価に提供する
ことができる。
【０１８０】第３の実施の形態 次に、この発明の第３の実施の形態について、図６を用
いて説明する。なお、この実施の形態は、第１の実施の
形態にかかる高速フーリエ変換処理装置を２個並列に接
続することによって、処理速度のさらなる向上を図った
ものである。
【０１８１】図６は、この実施の形態に係る高速フーリ
エ変換処理システムを概念的に示すブロック図である。
【０１８２】同図において、プロセッサ６０１，６０２
は、上述の第１の実施例で示した高速フーリエ変換処理
装置である。かかるプロセッサ６０１，６０２の内部構
成において、図１と同じ符号を付した構成成分は、それ
ぞれ、図１の高速フーリエ変換処理装置の場合と同じも
のを示している。
【０１８３】各プロセッサ６０１，６０２において、出
力回路６１１は、図１のセレクタ１１１，１１２、レジ
スタ１１３，１１４および出力端子１１５，１１６を略
記したものである。そして、この出力回路６１１は、そ
れぞれ、出力選択回路６０６に接続されている。また、
プロセッサ６０１のシーケンス制御部１１９から出力さ
れる状態表示信号は、ＮＯＴバッファ６０３を介して、
プロセッサ６０２のシーケンス制御部１１９に状態制御
信号として入力される。同様に、プロセッサ６０２のシ
ーケンス制御部１１９から出力される状態表示信号は、
ＮＯＴバッファ６０４を介して、プロセッサ６０１のシ
ーケンス制御部１１９に状態制御信号として入力され
る。また、各プロセッサ６０１，６０２のシーケンス制
御部１１９には、外部からシステム制御信号が入力され
る。
【０１８４】また、各プロセッサ６０１，６０２におい
て、セレクタ６１２は、図１のセレクタ１０５，１０
６、レジスタ１０３，１０４および入力端子１０１，１
０２を略記したものである。
【０１８５】データ入力ポート６０５は、外部から被処
理データを入力する。また、データ出力ポート６０７
は、出力選択回路６０６から入力された処理後の複素数
データを、外部に出力する。
【０１８６】次に、図６に示した高速フーリエ変換処理
システムの動作について説明する。
【０１８７】まず、外部からのシステム制御信号がプロ
セッサ６０１を選択した状態で、Ｎ個（たとえばＮ＝２
０４８）の被処理データがデータ入力ポート６０５に入
力される。これにより、これらのＮ個の被処理データ
は、プロセッサ６０１に入力される。次に、外部からの
システム制御信号がプロセッサ６０２を選択した状態
で、例えばＮ個の被処理データがデータ入力ポート６０
５に入力される。これにより、これらの被処理データ
は、プロセッサ６０２に入力される。
【０１８８】そして、２個のプロセッサ６０１，６０２
が、上述の第１の実施の形態の場合と同様の演算処理
を、それぞれ別個に行う。
【０１８９】各プロセッサ６０１，６０２が演算処理を
終了すると、処理後の複素数データが出力選択回路６０
６を介して、データ出力ポート６０７から出力される。
【０１９０】この場合、例えばプロセッサ６０１が複素
数データを出力してしている最中は、このプロセッサ６
０１のシーケンス制御部１１９が状態表示信号をオンす
る。この信号は、ＮＯＴゲート６０３を介し、状態制御
信号としてプロセッサ６０２のシーケンス制御部１１９
に入力される。これにより、データ出力ポート６０７は
プロセッサ６０１に占有され、プロセッサ６０２につい
ては処理後の複素数データの出力が禁止される。そし
て、プロセッサ６０１による複素数データの出力が終了
すると、このプロセッサ６０１のシーケンス制御部１１
９が出力する状態表示信号（すなわちプロセッサ６０２
のシーケンス制御部１１９が入力する状態制御信号）が
オフし、プロセッサ６０２に対する複素数データ出力の
禁止が解除される。これにより、プロセッサ６０１が処
理後の複素数データを出力している最中にプロセッサ６
０２による複素数データの出力が行われてしまうことを
防止することができる。
【０１９１】なお、プロセッサ６０２にデータ出力ポー
ト６０７を占有させる際の動作も同様である。
【０１９２】このように、この実施の形態の高速フーリ
エ変換処理システムによれば、この発明に係る高速フー
リエ変換処理装置（すなわちプロセッサ６０１，６０
２）を並列に２個接続して２系統の被処理データ群を同
時に処理することとしたので、フーリエ変換処理の処理
速度をいっそう向上させることができる。
【０１９３】なお、この実施の形態では２個の高速フー
リエ変換処理装置を並列接続することとしたが、３個以
上の高速フーリエ変換処理装置を並列することもできる
ことはもちろんである。この場合には、処理速度のさら
なる向上を図ることができる。
【０１９４】また、この実施の形態に係る高速フーリエ
変換処理システムでは、上述の第１の実施の形態に係る
高速フーリエ変換処理装置を接続することとしたが、第
２の実施の形態に係る高速フーリエ変換処理装置を並列
接続してもよいことも、もちろんである。
【０１９５】第４の実施の形態 次に、この発明の第４の実施の形態について、図７〜図
１０を用いて説明する。なお、この実施の形態は、第１
の実施の形態にかかる高速フーリエ変換処理装置であっ
て処理が可能なサンプル点数の最大値がＮ（この実施の
形態ではＮ＝４０９６とする）を２個並列に接続するこ
とによって、サンプル点数が２Ｎ（すなわち８１９２）
の高速フーリエ変換処理を行うことができる高速フーリ
エ変換処理システムに関するものである。
【０１９６】図７は、この実施の形態に係る高速フーリ
エ変換処理システムを概念的に示すブロック図である。
【０１９７】同図において、マスタモード用プロセッサ
７０１およびスレーブモード用プロセッサ７０２は、と
もに、上述の第１の実施例で示した高速フーリエ変換処
理装置からなる。かかるプロセッサ７０１，７０２の内
部構成において、図１と同じ符号を付した構成成分は、
それぞれ、図１の高速フーリエ変換処理装置の場合と同
じものを示している。
【０１９８】各プロセッサ７０１，７０２において、出
力回路７１１は、図１のセレクタ１１１，１１２、レジ
スタ１１３，１１４および出力端子１１５，１１６を略
記したものである。そして、この出力回路７１１は、そ
れぞれ、出力選択回路７０６の入力端子に接続されてい
る。
【０１９９】また、各プロセッサ７０１，７０２におい
て、セレクタ７１２は図１のセレクタ１０５，１０６、
レジスタ１０３，１０４および入力端子１０１，１０２
を略記したものである。
【０２００】マスタモード用プロセッサ７０１のセレク
タ７１２は、マスタモード用入力選択回路７１３の出力
端子に接続されている。そして、このマスタモード用入
力選択回路７１３の入力端子からは、外部から入力され
た複素数データ或いはスレーブモード用プロセッサ７０
２が出力した複素数データが選択的に入力される。
【０２０１】同様に、スレーブモード用プロセッサ７０
２のセレクタ７１２は、スレーブモード用入力選択回路
７１４の出力端子に接続されており、このマスタモード
用入力選択回路７１４の入力端子からは外部から入力さ
れた複素数データ或いはマスタモード用プロセッサ７０
１が出力した複素数データが選択的に入力される。
【０２０２】また、マスタモード用プロセッサ７０１の
シーケンス制御部１１９から出力される状態表示信号
は、ＮＯＴバッファ７０３を介して、スレーブモード用
プロセッサ７０２のシーケンス制御部１１９に、状態制
御信号として入力される。同様に、スレーブモード用プ
ロセッサ７０２のシーケンス制御部１１９から出力され
る状態表示信号は、ＮＯＴバッファ７０４を介して、マ
スタモード用プロセッサ７０１のシーケンス制御部１１
９に、状態制御信号として入力される。また、各プロセ
ッサ７０１，７０２のシーケンス制御部１１９には、外
部からシステム制御信号が入力される。
【０２０３】データ入力ポート７０５は、外部から被処
理データを入力する。また、データ出力ポート７０７
は、出力選択回路７０６から入力された処理後の複素数
データを、外部に出力する。
【０２０４】図８は、図７に示した作業用ＲＡＭ１０７
の内部構成を示すブロック図である。同図において、図
３と同じ符号を付した構成部は、それぞれ図３と同じも
のを示している。図８からわかるように、この作業用Ｒ
ＡＭ１０７は、デコーダ３３３を備えている点で、図３
の場合と異なる。このデコーダ３３３は、外部から入力
されたアドレスデータの上位２ビットを変換して、４個
のメモリアレイ部３０１〜３０４のいずれかを指定する
信号を出力する。
【０２０５】次に、図７および図８に示した高速フーリ
エ変換処理システムの動作について説明する。
【０２０６】まず、８１９２点の被処理データのうち、
最初の１０２４点が、データ入力ポート７０５およびマ
スタモード用入力選択回路７１３を介して、マスタモー
ド用プロセッサ７０１内に入力される。そして、図９
（Ａ）に示したように、これらの被処理データが、マス
タモード用プロセッサ７０１の作業用ＲＡＭ１０７の０
番地〜１０２３番地に格納される。続いて、次の１０２
４点の被処理データが、データ入力ポート７０５および
スレーブモード用入力選択回路７１４を介して、スレー
ブモード用プロセッサ７０２内に入力され、作業用ＲＡ
Ｍ１０７の０番地〜１０２３番地に格納される。以下同
様にして、１０２４点ずつの被処理データが、各プロセ
ッサ７０１，７０２の作業用ＲＡＭ１０７に交互に格納
される。そして、これにより、図９（Ａ）に示したよう
な番地割付で、８１９２点の被処理データを格納するこ
とができる。なお、このような番地割付の各アドレス領
域（すなわち各プロセッサ７０１，７０２に設けられた
作業用ＲＡＭ１０７の０番地〜１０２３番地、１０２４
番地〜２０４７番地、２０４８番地〜３０７１番地およ
び３０７２番地〜４０９５番地）は、図８に示した各メ
モリアレイ３０１〜３０４に対応している。
【０２０７】各プロセッサ７０１，７０２への複素数デ
ータの格納が終了すると、続いて、これらの複素数デー
タを用いて高速フーリエ変換処理を行う。
【０２０８】なお、この実施の形態では、サンプル点数
が８１９２（＝４6 ×２）なので、以下に説明するよう
に、基数が４の演算処理を６回繰り返した後、基数が２
の演算処理を１回行う。
【０２０９】まず、１回目の演算処理（基数４）につい
て説明する。
【０２１０】この演算処理では、各プロセッサ７０１，
７０２ごとに、作業用ＲＡＭ１０７に格納された複素数
データを、格納されたアドレスにしたがって４個のグル
ープに分けて扱う。ここでは、図９（Ａ）に示したよう
に、マスタモード用プロセッサ７０１に設けられた作業
用ＲＡＭ１０７の０番地から１０２３番地までに格納さ
れた複素数データ（サンプル点番号では０〜１０２３）
をグループＡ1 、１０２４番地から２０４７番地までに
格納された複素数データ（サンプル点番号では２０４８
〜３０７１）をグループＢ1 、２０４８番地から３０７
１番地までに格納された複素数データ（サンプル点番号
では４０９６〜５１１９）をグループＣ1 、３０７２番
地から４０９５番地までに格納された複素数データ（サ
ンプル点番号では６１４４〜７１６７）をグループＤ1
とする。また、スレーブモード用プロセッサ７０２に設
けられた作業用ＲＡＭ１０７の０番地から１０２３番地
までに格納された複素数データ（サンプル点番号では１
０２４〜２０４７）をグループＡ2 、１０２４番地から
２０４７番地までに格納された複素数データ（サンプル
点番号では３０７２〜４０９５）をグループＢ2 、２０
４８番地から３０７１番地までに格納された複素数デー
タ（サンプル点番号では５１２０〜６１４３）をグルー
プＣ2 、３０７２番地から４０９５番地までに格納され
た複素数データ（サンプル点番号では７１６８〜８１９
１）をグループＤ2 とする。
【０２１１】最初に、図１０の第１ステージに示したよ
うに、マスタモード用プロセッサ７０１の第１のデータ
パス１０８および第２のデータパス１０９は、グループ
Ａ1，Ｂ1 ，Ｃ1 ，Ｄ1 のそれぞれ最初の複素数データ
（すなわち、０番地、１０２４番地、２０４８番地およ
び３０７２番地の複素数データ）を作業用ＲＡＭ１０７
から取り込み、上述の第１の実施の形態の場合と同様に
して、式（１）〜（４）を用いた演算処理を行い、演算
結果ａi ，ｂi ，ｃi ，ｄi を得る。続いて、これらの
演算結果ａi ，ｂi ，ｃi ，ｄi が、データパス１０
８，１０９から出力されて、作業用ＲＡＭ１０７に格納
される。このとき、グループＡに属する番地（ここでは
０番地）には式（１）の演算結果ａi が、グループＢに
属する番地（ここでは１０２４番地）には式（３）の演
算結果ｂi が、グループＣに属する番地（ここでは２０
４８番地）には式（２）の演算結果ｃi が、グループＤ
に属する番地（ここでは３０７２番地）には式（４）の
演算結果ｄi が、それぞれ格納される。
【０２１２】また、これと同時に、スレーブモード用プ
ロセッサ７０２の第１のデータパス１０８および第２の
データパス１０９は、グループＡ2 ，Ｂ2 ，Ｃ2 ，Ｄ2
のそれぞれ最初の複素数データ（すなわち、０番地、１
０２４番地、２０４８番地および３０７２番地の複素数
データ）を作業用ＲＡＭ１０７から取り込んで式（１）
〜（４）を用いた演算処理を行い、演算結果ａ，ｂ，
ｃ，ｄを得る。そして、これらの演算結果が、マスタモ
ード用プロセッサ７０１の場合と同様にして、スレーブ
モード用プロセッサ７０２内の作業用ＲＡＭ１０７に格
納される。
【０２１３】続いて、各プロセッサ７０１，７０２は、
１番地、１０２５番地、２０４９番地および３０７３番
地の複素数データを用いて同様の演算処理を行ない、以
下同様にしてすべての番地の複素数データについて順次
演算処理を行う。
【０２１４】このようにして１回目の演算処理が終了す
ると、入力選択回路７１３，７１４を用いて、マスタモ
ード用プロセッサ７０１およびスレーブモード用プロセ
ッサ７０２の間でデータの入れ替えを行う。すなわち、
図９（Ａ）に示したように、マスタモード用プロセッサ
７０１に設けられた作業用ＲＡＭ１０７の２０４８番地
から３０７１番地までに格納された複素数データ（すな
わちマスタモード用プロセッサ７０１の演算結果ｃi ）
とスレーブモード用プロセッサ７０２に設けられた作業
用ＲＡＭ１０７の０番地から１０２３番地に格納された
複素数データ（すなわちスレーブモード用プロセッサ７
０２の演算結果ａi ）とを入れ換え、さらに、マスタモ
ード用プロセッサ７０１に設けられた作業用ＲＡＭ１０
７の３０７２番地から４０９５番地までに格納された複
素数データ（すなわちマスタモード用プロセッサ７０１
の演算結果ｄi ）とスレーブモード用プロセッサ７０２
に設けられた作業用ＲＡＭ１０７の１０２４番地から２
０４７番地に格納された複素数データ（すなわちスレー
ブモード用プロセッサ７０２の演算結果ｂi ）とを入れ
換える。なお、このデータの入れ替えは、各プロセッサ
７０１，７０２の出力端子１１５，１１６から出力され
た複素数データを、入力選択回路７１４，７１３を介し
て他方のプロセッサに取り込むことによって行われる。
これにより、図９（Ｂ）に示したような、複素数データ
の番地割付を得ることができる。
【０２１５】このとき、図９（Ｂ）に示したように、各
プロセッサ７０１，７０２の作業用ＲＡＭ１０７に格納
された複素数データは、サンプル点番号の小さい順には
並んでいない。すなわち、マスタモード用プロセッサ７
０１に設けられた作業用ＲＡＭ１０７の１０２４番地〜
２０４７番地にはサンプル点番号２０４８〜３０７１の
複素数データが格納され、作業用ＲＡＭ１０７の２０４
８番地〜３０７１番地にはサンプル点番号１０２４〜２
０４７の複素数データが格納されている。また、スレー
ブモード用プロセッサ７０２に設けられた作業用ＲＡＭ
１０７の１０２４番地〜２０４７番地にはサンプル点番
号６１４４〜７１６７の複素数データが格納され、作業
用ＲＡＭ１０７の２０４８番地〜３０７１番地にはサン
プル点番号５１２０〜６１４３の複素数データが格納さ
れている。このため、この実施の形態では、各プロセッ
サ７０１，７０２の作業用ＲＡＭ１０７に格納された複
素数データを、サンプル点番号の小さい順に並べ替え
る。実際には、この実施の形態では、この入れ替えは、
アドレス用のデコーダ３３３（図８参照）内のデコード
用データの変更によって行なう。すなわち、マスタモー
ド用プロセッサ７０１に設けられた作業用ＲＡＭ１０７
の１０２４番地〜２０４７番地と２０４８番地〜３０７
１番地でメモリ番地のバイナリーコードの上位２ビット
を入れ替え、同様に、スレーブモード用プロセッサ７０
２に設けられた作業用ＲＡＭ１０７の１０２４番地〜２
０４７番地と２０４８番地〜３０７１番地でメモリ番地
のバイナリーコードの上位２ビットを入れ替える。これ
により、データ転送を行わずに、実質的にデータを入れ
換えることができる。したがって、処理時間の高速化を
図ることができる。但し、このようにデコーダ３３３内
のデコード用データを変更するのではなく、通常のデー
タ転送を行ってもよいことはもちろんである。
【０２１６】以上説明したようにしてデータの入れ替え
を行うことにより、２回目以降の演算処理を、各プロセ
ッサ７０１，７０２ごとに別個に行うことができる。
【０２１７】２回目の演算処理は、図１０のステージ２
に示したように、各プロセッサ７０１，７０２におい
て、データＲＡＭ１０７の各番地を、０番地〜５１１番
地、５１２番地〜１０２３番地、１０２４番地〜１５３
５番地および１５３６番地〜２０４７番地の組み合わせ
と２０４８番地〜２５５９番地、２５６０番地〜３０７
１番地、３０７２番地〜３５８３番地、３５８４番地〜
４０９５番地に分割して演算処理を行う。
【０２１８】さらに、３回目〜７回目の演算処理につい
ても、図１０のステージ３〜ステージ７に示したよう
に、第１の実施の形態の２回目〜６回目の演算処理と同
様の演算処理（但し、サンプル点数は異なる）を行う。
【０２１９】そして、上述の第１の実施の形態の場合と
同様にして、演算結果を外部に出力する。
【０２２０】このように、この実施の形態に係る高速フ
ーリエ変換処理システムでは、この発明に係る高速フー
リエ変換処理装置であってサンプル点数の最大がＮのも
のを２個並列に接続することによって、サンプル点数が
２Ｎの高速フーリエ変換処理を行うことができる。した
がって、処理が可能なサンプル点数の最大値を安価に増
加させることができる。
【０２２１】また、このシステムを少数の外付部品の追
加によって構築することができるので、システムの規模
を小さくすることができる。
【０２２２】また、この実施の形態では２個の高速フー
リエ変換処理装置を並列接続することとしたが、４個以
上の高速フーリエ変換処理装置を並列することもできる
ことはもちろんである。この場合には、処理が可能なサ
ンプル点数の最大値をさらに多くすることができる。
【０２２３】第５の実施の形態 次に、この発明の第５の実施の形態について、図１１を
用いて説明する。なお、この実施の形態は、処理が可能
なサンプル点数の最大値がＮ（この実施の形態ではＮ＝
４０９６とする）を２個並列に接続することによってサ
ンプル点数が２Ｎ（すなわち８１９２点）の高速フーリ
エ変換処理を行うことができる高速フーリエ変換処理シ
ステムに関するものである点では上述の第４の実施の形
態と同様であるが、第２の実施の形態と同様のブロック
浮動小数点演算処理機能を有する点で第４の実施の形態
と異なる。
【０２２４】図１１は、この実施の形態に係る高速フー
リエ変換処理システムを概念的に示すブロック図であ
る。
【０２２５】同図において、マスタモード用プロセッサ
１００１およびスレーブモード用プロセッサ１００２
は、ともに、上述の第２の実施例で示した高速フーリエ
変換処理装置からなる。かかるプロセッサ１００１，１
００２の内部構成において、図５と同じ符号を付した構
成成分は、それぞれ、図５の高速フーリエ変換処理装置
の場合と同じものを示している。
【０２２６】各プロセッサ１００１，１００２におい
て、出力回路１０１１は図５のセレクタ１１１，１１
２、レジスタ１１３，１１４および出力端子１１５，１
１６を略記したものである。そして、この出力回路１０
１１は、それぞれ、出力選択回路１００６の入力端子に
接続されている。
【０２２７】また、各プロセッサ１００１，１００２に
おいて、セレクタ１０１２は、図５のセレクタ１０５，
１０６および入力端子１０１，１０２を略記したもので
ある。
【０２２８】マスタモード用プロセッサ１００１のセレ
クタ１０１２は、マスタモード用入力選択回路１０１３
の出力端子に接続されている。また、このマスタモード
用入力選択回路１０１３の入力端子からは、外部から入
力された複素数データおよびスレーブモード用プロセッ
サ１００２が出力した複素数データが入力される。
【０２２９】同様に、スレーブモード用プロセッサ１０
０２のセレクタ１０１２は、スレーブモード用入力選択
回路１０１４の出力端子に接続されており、このスレー
ブモード用入力選択回路１０１４の入力端子からは外部
から入力された複素数データおよびマスタモード用プロ
セッサ１００１が出力した複素数データが入力される。
【０２３０】また、プロセッサ１００１のシーケンス制
御部１１９から出力される状態表示信号は、ＮＯＴバッ
ファ１００３を介して、プロセッサ１００２のシーケン
ス制御部１１９に状態制御信号として入力される。同様
に、プロセッサ１００２のシーケンス制御部１１９から
出力される状態表示信号は、ＮＯＴバッファ１００４を
介して、プロセッサ１００１のシーケンス制御部１１９
に状態制御信号として入力される。また、各プロセッサ
１００１，１００２のシーケンス制御部１１９には、外
部からシステム制御信号が入力される。
【０２３１】データ入力ポート１００５は、外部から被
処理データを入力する。また、データ出力ポート１００
７は、出力選択回路１００６から入力された処理後の複
素数データを、外部に出力する。
【０２３２】次に、図１１に示した高速フーリエ変換処
理システムの動作について説明する。
【０２３３】まず、８１９２点の被処理データのうち、
最初の１０２４点の被処理データが、データ入力ポート
１００５およびマスタモード用入力選択回路１０１３を
介して、マスタモード用プロセッサ１００１内に入力さ
れる。そして、上述の第１の実施例の場合と同様にし
て、これらの複素数データが、マスタモード用プロセッ
サ１００１の作業用ＲＡＭ１０７に格納される。このと
き、マスタモード用プロセッサ１００１のブロック浮動
小数点検出記憶部５０３は、この複素数データをセレク
タ１０１２から入力して第２の実施の形態と同様の浮動
小数点指数検出を行い、記憶する。なお、これと同時
に、スレーブモード用プロセッサ１００２のブロック浮
動小数点検出記憶部５０３も自動的に動作して浮動小数
点指数を検出するが、内部への記憶は行わない。
【０２３４】続いて、次の１０２４点の被処理データ
が、データ入力ポート１００５およびスレーブモード用
入力選択回路１０１４を介して、スレーブモード用プロ
セッサ１００２内に入力され、作業用ＲＡＭ１０７に格
納される。このときも、スレーブモード用プロセッサ１
００２のブロック浮動小数点検出記憶部５０３が、この
複素数データを入力して浮動小数点指数を検出し、記憶
する。なお、上述のマスタモード用プロセッサ１００１
の場合と同様に、マスタモード用プロセッサ１００１の
ブロック浮動小数点検出記憶部５０３も浮動小数点指数
を検出するが、内部への記憶は行わない。
【０２３５】このように、この実施の形態では各プロセ
ッサ１００１，１００２に設けられたブロック浮動小数
点検出記憶部５０３は別個に動作するが、結果としては
整合性のとれた浮動小数点指数の検出を行うことができ
る。
【０２３６】以下、残りの被処理データも、上述の第４
の実施の形態と同様にして、図９に示したような番地割
付で両プロセッサ１００１，１００２の作業用ＲＡＭ１
０７に格納される。
【０２３７】各プロセッサ１００１，１００２への複素
数データの格納が終了すると、続いて、これらの複素数
データを用いて高速フーリエ変換処理を行う。
【０２３８】なお、この実施の形態では、基数が４の演
算処理を６回繰り返した後、基数が２の演算処理を１回
行う。また、以下に説明するように、演算処理の動作
は、ブロック浮動小数点演算処理以外については、上述
の第４の実施の形態の場合と同じである。
【０２３９】まず、１回目の演算処理（基数４）につい
て説明する。
【０２４０】この演算処理では、各プロセッサ１００
１，１００２ごとに、作業用ＲＡＭ１０７に格納された
複素数データを、格納されたアドレスにしたがって４個
のグループに分けて扱う。ここでは、図９に示したよう
に、マスタモード用プロセッサ１００１に設けられた作
業用ＲＡＭ１０７の０番地から１０２３番地までに格納
された複素数データ（サンプル点番号では０〜１０２
３）をグループＡ1 、１０２４番地から２０４７番地ま
でに格納された複素数データ（サンプル点番号では２０
４８〜３０７１）をグループＢ1 、２０４８番地から３
０７１番地までに格納された複素数データ（サンプル点
番号では４０９６〜５１１９）をグループＣ1 、３０７
２番地から４０９５番地までに格納された複素数データ
（サンプル点番号では６１１４〜７１６７）をグループ
Ｄ1 とする。また、スレーブモード用プロセッサ１００
２に設けられた作業用ＲＡＭ１０７の０番地から１０２
３番地までに格納された複素数データ（サンプル点番号
では１０２４〜２０４７）をグループＡ2 、１０２４番
地から２０４７番地までに格納された複素数データ（サ
ンプル点番号では３０７２〜４０９５）をグループＢ
2 、２０４８番地から３０７１番地までに格納された複
素数データ（サンプル点番号では５１２０〜６１４３）
をグループＣ2 、３０７２番地から４０９５番地までに
格納された複素数データ（サンプル点番号では７１６８
〜８１９１）をグループＤ2 とする。
【０２４１】最初に、マスタモード用プロセッサ１００
１の第１のデータパス５０１および第２のデータパス５
０２は、グループＡ1 ，Ｂ1 ，Ｃ1 ，Ｄ1 のそれぞれ最
初の複素数データ（すなわち、０番地、１０２４番地、
２０４８番地および３０７２番地の複素数データ）とｓ
ｉｎ／ｃｏｓ係数用ＲＯＭ１１０に格納されたひねり係
数を読み込むと同時に、ブロック浮動小数点検出記憶部
５０３から最初のブロックの浮動小数点指数の検出値を
読み込む。そして、この検出値と上述の式（１）〜
（４）とを用いて、ブロック浮動小数点による演算処理
を行う。続いて、この演算結果ａi ，ｂi ，ｃi ，ｄi
が、作業用ＲＡＭ１０７に格納される。このとき、グル
ープＡに属する番地（ここでは０番地）には式（１）の
演算結果ａiが、グループＢに属する番地（ここでは１
０２４番地）には式（３）の演算結果ｂi が、グループ
Ｃに属する番地（ここでは２０４８番地）には式（２）
の演算結果ｃi が、グループＤに属する番地（ここでは
３０７２番地）には式（４）の演算結果ｄi が、それぞ
れ格納される。また、このとき、マスタモード用プロセ
ッサ１００１内のブロック浮動小数点検出記憶部５０３
は、演算結果ａi ，ｂiの浮動小数点指数検出のみを行
い、演算結果ｃi ，ｄi についての浮動小数点指数検出
は行わない。そして、これらの検出結果は、ブロック浮
動小数点検出記憶部５０３内に、そのまま記憶される。
【０２４２】また、これと同時に、スレーブモード用プ
ロセッサ１００２の第１のデータパス１０８および第２
のデータパス１０９は、グループＡ2 ，Ｂ2 ，Ｃ2 ，Ｄ
2 のそれぞれ最初の複素数データ（すなわち、０番地、
１０２４番地、２０４８番地および３０７２番地の複素
数データ）を作業用ＲＡＭ１０７から取り込んで式
（１）〜（４）を用いた演算処理を行い、演算結果
ａi ，ｂi ，ｃi ，ｄi を得る。そして、これらの演算
結果が、マスタモード用プロセッサ１００１の場合と同
様にして、スレーブモード用プロセッサ１００２内の作
業用ＲＡＭ１０７に格納される。このとき、スレーブモ
ード用プロセッサ１００２内のブロック浮動小数点検出
記憶部５０３は、演算結果ｃi ，ｄi の浮動小数点指数
検出のみを行い、演算結果ａi ，ｂi についての浮動小
数点指数検出は行わない。そして、これらの検出結果
は、ブロック浮動小数点検出記憶部５０３内に、そのま
ま記憶される。
【０２４３】続いて、１番地、１０２５番地、２０４９
番地および３０７３番地の複素数データを用いて同様の
演算処理を行ない、さらに以下同様にしてすべての番地
の複素数データについて順次演算処理を行う。
【０２４４】このようにして１回目の演算処理が終了す
ると、入力選択回路１０１３，１０１４を用いて、マス
タモード用プロセッサ１００１およびスレーブモード用
プロセッサ１００２の間でデータの入れ替えを行う。す
なわち、マスタモード用プロセッサ１００１に設けられ
た作業用ＲＡＭ１０７の２０４８番地から３０７１番地
までに格納された複素数データ（すなわちマスタモード
用プロセッサ１００１の演算結果ｃi ）とスレーブモー
ド用プロセッサ１００２に設けられた作業用ＲＡＭ１０
７の０番地から１０２３番地に格納された複素数データ
（すなわちスレーブモード用プロセッサ１００２の演算
結果ａi ）とを入れ換え、さらに、マスタモード用プロ
セッサ１００１に設けられた作業用ＲＡＭ１０７の３０
７２番地から４０９５番地までに格納された複素数デー
タ（すなわちマスタモード用プロセッサ１００１の演算
結果ｄi ）とスレーブモード用プロセッサ１００２に設
けられた作業用ＲＡＭ１０７の１０２４番地から２０４
７番地に格納された複素数データ（すなわちスレーブモ
ード用プロセッサ１００２の演算結果ｂi ）とを入れ換
える。このとき、この実施の形態では、入れ替えを行う
各複素数データのブロック浮動小数点指数の検出を行
う。これにより、１回目の演算処理で得られた演算結果
のすべてについてのブロック浮動小数点指数検出が行わ
れたことになる。
【０２４５】その後、上述の第４の実施の形態の場合と
同様にして、例えば作業用ＲＡＭに設けられたアドレス
用デコーダのデコード用データを変更することなどによ
り、各プロセッサ１００１、１００２内の作業用ＲＡＭ
の１０２４番地〜２０４７番地と２０４８番地〜３０７
１番地の入れ換えを行う。
【０２４６】データの入れ替えが終了すると、次に、２
回目の演算処理（基数４）を、各プロセッサ１００１，
１００２ごとに独立させて行う。
【０２４７】２回目の演算処理は、第２の実施の形態に
おける１回目の演算処理の場合と同様であり、各プロセ
ッサ１００１，１００２において、データＲＡＭ１０７
の各番地を、図９に示したような番地割付で４分割して
ブロック浮動小数点による演算処理を行う。
【０２４８】さらに、３回目〜６回目以降の演算処理に
ついても、第２の実施の形態の２回目〜６回目の演算処
理と同様の演算処理を行う。
【０２４９】そして、上述の第２の実施の形態の場合と
同様にして、演算結果を外部に出力する。
【０２５０】このように、この実施の形態に係る高速フ
ーリエ変換処理システムでは、ブロック浮動小数点演算
が可能な高速フーリエ変換処理装置であってサンプル点
数の最大がＮのものを２個並列に接続することによっ
て、サンプル点数が２Ｎの高速フーリエ変換処理を、ブ
ロック浮動小数点法を用いて行うことができる。
【０２５１】また、この実施の形態においても、４個以
上の高速フーリエ変換処理装置を並列することもできる
ことはもちろんである。
【０２５２】なお、この実施の形態では１回目〜７回目
のすべての演算処理でブロック浮動小数点法を用いるこ
ととしたが、例えば、１回目の演算処理は固定小数点法
を用いて行い、２回目以降の演算処理をブロック浮動小
数点法で行うこととしてもよい。この場合には、最初に
外部データを読み込む際には各プロセッサ１００１，１
００２に設けられたブロック浮動小数点検出記憶部５０
３の検出動作を停止させ、検出を行わない。そして、１
回目の演算処理は第１の実施の形態と同様の固定小数点
法で行い、演算結果を格納する際および格納後に各プロ
セッサ１００１，１００２間で複素数データを入れ替え
る際に浮動小数点指数の検出を行う。そして、２回目以
降の演算処理では、第２の実施の形態で説明したような
浮動小数点指数を用いた演算処理を行えばよい。
【０２５３】このような方法によっても、この実施の形
態に係る高速フーリエ変換処理システムの効果を得るこ
とが可能である。
【０２５４】第６の実施の形態 次に、この発明の第６の実施の形態について、図１８を
用いて説明する。なお、この実施の形態に係る高速フー
リエ変換処理装置は、データパスをさらに２個設けた点
と、転置用ＲＡＭを設けた点で、上述の第１の実施の形
態と異なる。
【０２５５】この実施の形態では、サンプル点数が２０
４８点の場合を例にとって説明する。
【０２５６】図１８は、この実施の形態に係る高速フー
リエ変換処理装置の構成を概略的に示すブロック図であ
る。
【０２５７】同図において、図１と同じ符号を付した構
成部は、それぞれ、図１の場合と同じものを示してい
る。
【０２５８】また、同図において、出力回路１８０１
は、図１にセレクタ１１１，１１２、レジスタ１１３，
１１４および出力端子１１５，１１６を略記したもので
ある。さらに、セレクタ１８０２は、図１のセレクタ１
０５，１０６、レジスタ１０３，１０４および入力ポー
ト１０１，１０２を略記したものである。
【０２５９】第３のデータパス１８０３は、第１のデー
タパス１０８と同じ内部構造、すなわち図２（Ａ）に示
した構造または図１２に示した構造のいずれかを使用す
ることができる。同様に、第４のデータパス１８０４
は、第２のデータパス１０９と同じ内部構造、すなわち
図２（Ａ）に示した構造または図１２に示した構造のい
ずれかを使用することができる。
【０２６０】転置用ＲＡＭ１８０５は、第１のデータパ
ス１０８および第２のデータパス１０９で算出された複
素数データａi 〜ｄi を順次取り込んで一時的に記憶す
る。そして、後述するようにして、これらの複素数デー
タによって形成される４行４列の行列を転置して１列ず
つ出力する。
【０２６１】続いて、図１８に示した高速フーリエ変換
処理装置の動作について、図１９を用いて説明する。
【０２６２】まず、上述の第１の実施の形態の場合と同
様にして、２０４８点の被処理データが、実数部と虚数
部とに分けられて、セレクタ１８０２から作業用ＲＡＭ
１０７に順次格納される。
【０２６３】被処理データを作業用ＲＡＭ１０７に格納
する動作が終了すると、続いて、これらの被処理データ
を用いて高速フーリエ変換処理を行う。
【０２６４】この実施の形態では、以下に説明するよう
にして、１回目の演算処理と２回目の演算処理とを同時
に行う。
【０２６５】この演算処理では、作業用ＲＡＭ１０７に
格納された２０４８個の複素数データが、第１の実施の
形態の場合と同様の４グループＡ，Ｂ，Ｃ，Ｄに分割さ
れ、さらに、各グループＡ，Ｂ，Ｃ，Ｄがそれぞれ４グ
ループＡG1〜ＡG4，ＢG1〜ＢG4，ＣG1〜ＣG4，ＤG1〜Ｄ
G4に４分割される。すなわち、この実施の形態では、作
業用ＲＡＭ１０７に格納された２０４８を最初に１６分
割しており、この点で上述の各実施の形態と異なる。
【０２６６】そして、第１のデータパス１０８および第
２のデータパス１０９が、作業用ＲＡＭ１０７の０番
地、５１２番地、１０２４番地および１５３６番地に格
納された各複素数データ（すなわちグループＡG1，
ＢG1，ＣG1，ＤG1の最初の複素数データ）とｓｉｎ／ｃ
ｏｓ係数用ＲＯＭ１１０に格納されたひねり係数を読み
込む。そして、０番地のデータをＡi 、５１２番地のデ
ータをＢi 、１０２４番地のデータをＣi １５３６番地
のデータをＤi として、上述の式（１）〜（４）の演算
を行う。
【０２６７】演算が終了すると、第１のデータパス１０
８および第２のデータパス１０９から演算結果ａ1 ，ｂ
1 ，ｃ1 ，ｄ1 が出力される。この実施の形態では、こ
れらの演算結果は、転置用ＲＡＭ１８０５に格納され
る。
【０２６８】続いて、第１のデータパス１０８および第
２のデータパス１０９は、作業用ＲＡＭ１０７の１２８
番地、６４０番地、１１５２番地および１６４４番地の
各複素数データ（すなわちグループＡG2，ＢG2，ＣG2，
ＤG2の最初の複素数データ）をデータをＡi ，Ｂi ，Ｃ
i ，Ｄi として読み込んで、上式（１）〜（４）を用い
た演算を行い、演算結果ａ2 ，ｂ2 ，ｃ2 ，ｄ2 を転置
用ＲＡＭ１８０５に格納する。同様にして、グループＡ
G3，ＢG3，ＣG3，ＤG3の最初の複素数データおよびグル
ープＡG4，ＢG4，ＣG4，ＤG4の最初の複素数データにつ
いても、上式（１）〜（４）を用いた演算を順次行い、
演算結果ａ3 ，ｂ3 ，ｃ3 ，ｄ3 およびａ4 ，ｂ4 ，ｃ
4 ，ｄ4 を順次転置用ＲＡＭ１８０５に格納する。
【０２６９】その後、第１のデータパス１０８および第
２のデータパス１０９は、各グループＡG1〜ＡG4，ＢG1
〜ＢG4，ＣG1〜ＣG4，ＤG1〜ＤG4の２番目以降の複素数
データについても、同様の演算を行い、演算結果を順次
転置用ＲＡＭ１８０５に格納していく。
【０２７０】転置用ＲＡＭ１８０５は、図１９に示した
ように、これらの演算結果を４行４列の行列に分割し、
これを転置して（すなわち行と列とを入れ替えて）、１
列ずつ出力する。
【０２７１】第３のデータパス１８０３および第４のデ
ータパス１８０４は、転置用ＲＡＭ１８０５から入力し
た複素数データを読み込む。そして、１行目のデータを
Ａi２行目のデータをＢi 、３行目のデータをＣi ４行
目のデータをＤi として、上式（１）〜（４）の演算を
行う。例えば、最初の演算の場合であれば、ａ1 →
Ａi ，ａ2 →Ｂi ，ａ3 →Ｃi ，ａ4 →Ｄi として、上
式（１）〜（４）の演算を行う。そして、この演算によ
って得られた複素数データａi ，ｂi ，ｃi ，ｄiが、
作業用ＲＡＭ１０７に格納される。このとき、例えば最
初の演算の場合であれば、グループＡG1に属する番地
（ここでは０番地）には式（１）の演算結果ａi が、グ
ループＡG2に属する番地（ここでは１２８番地）には式
（３）の演算結果ｂi が、グループＡG3に属する番地
（ここでは２５６番地）には式（２）の演算結果ｃ
i が、グループＡG4に属する番地（ここでは３８４番
地）には式（４）の演算結果ｄi が、それぞれ格納され
る。
【０２７２】また、第３のデータパス１８０３および第
４のデータパス１８０４の２回目の演算では、ｂ1 →Ａ
i ，ｂ2 →Ｂi ，ｂ3 →Ｃi ，ｂ4 →Ｄi として上式
（１）〜（４）の演算が行われ、演算結果が作業用ＲＡ
Ｍ１０７に格納される。このとき、グループＢG1に属す
る番地（ここでは５１２番地）には式（１）の演算結果
ａi が、グループＢG2に属する番地（ここでは６４０番
地）には式（３）の演算結果ｂi が、グループＢG3に属
する番地（ここでは７６８番地）には式（２）の演算結
果ｃi が、グループＢG4に属する番地（ここでは８９６
番地）には式（４）の演算結果ｄi が、それぞれ格納さ
れる。
【０２７３】さらに、転置用ＲＡＭ１８０５から入力さ
れた複素数データｃ1 〜ｃ4 ，ｄ1〜ｄ4 についても上
式（１）〜（４）の演算が順次行われ、各演算結果がグ
ループＣG1〜ＣG4，ＤG1〜ＤG4の最初の番地に格納され
る。
【０２７４】以下同様にして、第３のデータパス１８０
３および第４のデータパス１８０４は、転置用ＲＡＭ１
８０５から入力したすべての複素数データについての演
算を行い、作業用ＲＡＭ１０７に順次格納する。
【０２７５】このように、この実施の形態では、作業用
ＲＡＭ１０７を４分割して得られた各グループＡ，Ｂ，
Ｃ，Ｄをさらにそれぞれ４分割してグループＡG1〜
ＡG4，ＢG1〜ＢG4，ＣG1〜ＣG4，ＤG1〜ＤG4を得ること
とし、グループＡG1，ＢG1，ＣG1，ＤG1の被処理データ
を用いた演算、グループＡG2，ＢG2，ＣG2，ＤG2の被処
理データを用いた演算、グループＡG3，ＢG3，ＣG3，Ｄ
G3の被処理データを用いた演算およびグループＡG4，Ｂ
G4，ＣG4，ＤG4の被処理データを用いた演算を第１のデ
ータパス１０８および第２のデータパス１０９で交互に
繰り返して行うことにした。これにより、第３のデータ
パス１８０３および第４のデータパス１８０４が転置用
ＲＡＭ１８０５の出力をそのまま用いて演算を行えるよ
うになり、従って高速の演算処理を実現することができ
る。
【０２７６】このようにして１回目および２回目の演算
処理が終了すると、次に、以下のようにして３回目およ
び４回目の演算処理（基数４）を同時に行う。
【０２７７】この演算処理では、作業用ＲＡＭ１０７の
各グループＡG1〜ＡG4，ＢG1〜ＢG4，ＣG1〜ＣG4，ＤG1
〜ＤG4のそれぞれを、さらに１６個のグループに分割す
る。すなわち、この演算処理では、データＲＡＭ１０７
の各番地を合計２５６個に分割する。例えば、グループ
ＡG1を４分割して得られた各グループをＡ，Ｂ，Ｃ，Ｄ
とし、さらに各グループをそれぞれ４分割してＡG1〜Ａ
G4，ＢG1〜ＢG4，ＣG1〜ＣG4，ＤG1〜ＤG4とする。例え
ば、上述の１回目および２回目の分割におけるグループ
ＡG1（０番地〜１２８番地）をさらに１６分割した結
果、ＡG1は０〜７番地、ＢG1は３２〜３９番地、ＣG1は
６４〜７１番地、ＤG1は９６〜１０３番地となる。
【０２７８】そして、第１のデータパス１０８および第
２のデータパス１０９が、作業用ＲＡＭ１０７の０番
地、３２番地、６４番地および９６番地に格納された各
複素数データとｓｉｎ／ｃｏｓ係数用ＲＯＭ１１０に格
納されたひねり係数とを読み込み、０番地のデータをＡ
i 、３２番地のデータをＢi 、６４番地のデータをＣi
９６番地のデータをＤi として、上式（１）〜（４）の
演算を行う。そして、この演算によって得られた複素数
データが、転置用ＲＡＭ１８０５に格納される。以下、
１回目および２回目の場合と同様にして、第１のデータ
パス１０８および第２のデータパス１０９による演算が
繰り返される。
【０２７９】また、転置用ＲＡＭ１８０５も、１回目お
よび２回目の場合と同様にして、演算結果を４行４列の
行列に分割して転置し、一列ずつ出力する動作を繰り返
す。
【０２８０】さらに、第３のデータパス１８０３および
第４のデータパス１８０４も、１回目および２回目の場
合と同様にして、転置用ＲＡＭ１８０５から取り込んだ
複素数データを用いて上式（１）〜（４）の演算を行
い、演算結果ａi ，ｂi ，ｃi，ｄi を作業用ＲＡＭ１
０７の所定の番地に格納する。例えば、最初の演算の場
合であれば、ａi を０番地に、ｂi を８番地に、ｃi を
１６番地に、ｄi を２４番地に、それぞれ格納する。
【０２８１】このようにして３回目および４回目の演算
処理が終了すると、次に、以下のようにして５回目の演
算処理（基数４）および６回目の演算処理（基数２）を
同時に行う。
【０２８２】この演算処理では、上述の３回目および４
回目の演算処理で分割されたデータＲＡＭ１０７の各グ
ループを、４個のグループに分割する。すなわち、この
演算処理では、データＲＡＭ１０７の各番地を合計１０
２４個に分割する。例えば、上述の３回目および４回目
の分割におけるグループＡG1（０番地〜７番地）をさら
に４分割した結果、ＡG1は０番地および１番地、ＢG1は
２番地および３番地、ＣG1は４番地および５番地、ＤG1
は６番地および７番地となる。なお、この演算処理で１
６分割ではなく４分割することとしたのは、基数２の演
算処理（すなわち６回目の演算処理）では作業用ＲＡＭ
内の被処理データを４分割する必要がないことに起因す
るものである。
【０２８３】次に、第１のデータパス１０８および第２
のデータパス１０９が、作業用ＲＡＭ１０７の０番地、
２番地、４番地および６番地に格納された各複素数デー
タとｓｉｎ／ｃｏｓ係数用ＲＯＭ１１０に格納されたひ
ねり係数とを読み込み、０番地のデータをＡi 、２番地
のデータをＢi 、４番地のデータをＣi ６番地のデータ
をＤi として、上式（１）〜（４）の演算を行う。そし
て、この演算によって得られた複素数データが、転置用
ＲＡＭ１８０５に格納される。以下、１回目および２回
目の場合と同様にして、第１のデータパス１０８および
第２のデータパス１０９による演算が繰り返される。
【０２８４】また、転置用ＲＡＭ１８０５も、１回目お
よび２回目の場合と同様にして、演算結果を４行４列の
行列に分割して転置し、一列ずつ出力する動作を繰り返
す。
【０２８５】第３のデータパス１８０３および第４のデ
ータパス１８０４は、基数２の演算処理を行う。すなわ
ち、これらのデータパス１８０３，１８０４は、転置用
ＲＡＭ１８０５から取り込んだ複素数データを用いて上
式（５）〜（８）の演算を行い、演算結果ａi ，ｂi ，
ｃi ，ｄi を作業用ＲＡＭ１０７の所定の番地に格納す
る。例えば、最初の演算の場合であれば、ａi を０番地
に、ｂi を１番地に、ｃi を８番地に、ｄi を９番地
に、それぞれ格納する。
【０２８６】以下、同様の演算を繰り返し、演算結果を
作業用ＲＡＭ１０７に順次格納する。
【０２８７】５回目および６回目の演算処理が終了する
と、最後に、上述の第１の実施の形態と同様にして、演
算結果を外部に出力する。
【０２８８】このように、この実施の形態では、第１の
データパス１０８および第２のデータパス１０９の演算
結果ａi ，ｂi ，ｃi ，ｄi を一旦作業用ＲＡＭに格納
する必要が無く、転置用ＲＡＭ１８０５で転置してその
まま第３のデータパス１８０３および第４のデータパス
１８０４の被処理データとして使用することができるの
で、処理速度を飛躍的に向上させることができる。
【０２８９】なお、ここではデータパスを２段にした場
合を例にとって説明したが、４段以上の複数段して、各
段の間に転置用ＲＡＭを設けることとしてもよい。この
場合には、処理速度を一層向上させることができる。
【０２９０】第７の実施の形態 次に、この発明の第７の実施の形態について、図２０を
用いて説明する。なお、この実施の形態に係る高速フー
リエ変換処理装置は、ブロック浮動小数点演算処理機能
を有する点で、上述の第６の実施の形態と異なる。
【０２９１】この実施の形態でも、サンプル点数が２０
４８点の場合を例にとって説明する。
【０２９２】図２０は、この実施の形態に係る高速フー
リエ変換処理装置の構成を概略的に示すブロック図であ
る。
【０２９３】同図において、図１、図１８と同じ符号を
付した構成部は、それぞれ、これらの図と同じものを示
している。
【０２９４】また、図２０において、第１のデータパス
２００１および第２のデータパス２００２は、ブロック
浮動小数点演算を行うためのシフト機能を有している点
で、図１８に示した各データパス１０８，１０９と異な
る。なお、このブロック浮動小数点演算で使用するシフ
ト機能の詳細構成については、説明を省略する。
【０２９５】また、ブロック浮動小数点検出記憶部２０
０３は、セレクタ１８０２が出力した複素数データを取
り込んでブロック浮動小数点を検出するとともに、この
検出値を一時的に記憶する。このブロック浮動小数点検
出記憶部２００３が一時的に記憶したブロック浮動小数
点の検出値は、データパス２００１，２００２およびシ
ーケンス制御部１１９に転送される。
【０２９６】出力ビットシフタ２００４，２００５は、
作業用ＲＡＭ１０７から複素数データを取り込むととも
にシーケンス制御部１１９から浮動小数点指数を取り込
み、この浮動小数点指数の値に基づいて複素数データを
シフトさせて、その結果を出力する。
【０２９７】レジスタ２００６は、シーケンス制御部１
１９から浮動小数点指数の累算値を入力し、外部に対し
て出力する。
【０２９８】続いて、図２０に示した高速フーリエ変換
処理装置の動作を説明する。
【０２９９】まず、上述の第６の実施の形態の場合と同
様にして、２０４８点の被処理データが、実数部と虚数
部とに分けられて、セレクタ１８０２から作業用ＲＡＭ
１０７に順次格納される。このとき、ブロック浮動小数
点検出記憶部２００３は、これらの複素数データをセレ
クタ１８０２から順次入力して浮動小数点指数を検出
し、第２の実施の形態の場合と同様にして浮動小数点指
数を検出する。
【０３００】被処理データを作業用ＲＡＭ１０７に格納
する動作が終了すると、続いて、これらの被処理データ
を用いて高速フーリエ変換処理を行う。
【０３０１】この実施の形態では、以下に説明するよう
にして、１回目の演算処理と２回目の演算処理とを同時
に行う。
【０３０２】この演算処理では、作業用ＲＡＭ１０７に
格納された２０４８個の複素数データが、第６の実施の
形態の場合と同様にして、グループＡG1〜ＡG4，ＢG1〜
ＢG4，ＣG1〜ＣG4，ＤG1〜ＤG4に分割される。
【０３０３】そして、第１のデータパス２００１および
第２のデータパス２００２が、作業用ＲＡＭ１０７の０
番地、５１２番地、１０２４番地および１５３６番地に
格納された各複素数データ（すなわちグループＡG1，Ｂ
G1，ＣG1，ＤG1の最初の複素数データ）とｓｉｎ／ｃｏ
ｓ係数用ＲＯＭ１１０に格納されたひねり係数を読み込
むと同時に、ブロック浮動小数点検出記憶部２００３か
ら、各グループに共通な浮動小数点指数を読み込む。そ
して、この浮動小数点指数と上式（１）〜（４）とを用
いて、ブロック浮動小数点による演算を行う。
【０３０４】演算が終了すると、第１のデータパス２０
０１および第２のデータパス２００２から演算結果
ａ1 ，ｂ1 ，ｃ1 ，ｄ1 が出力され、転置用ＲＡＭ１８
０５に格納される。
【０３０５】その後、第１のデータパス２００１および
第２のデータパス２００２は、第６の実施の形態の場合
と同様にして、他の複素数データを順次作業用ＲＡＭ１
０７から読み出す。そして、ブロック浮動小数点による
演算処理を順次実行し、演算結果を順次転置用ＲＡＭ１
８０５に格納していく。
【０３０６】このとき、転置用ＲＡＭ１８０５は、第６
の実施の形態と同様、これらの演算結果を４行４列の行
列に分割し、これを転置して、１列ずつ出力する。
【０３０７】第３のデータパス１８０３および第４のデ
ータパス１８０４は、転置用ＲＡＭ１８０５から入力し
た複素数データを読み込む。そして、ａ1 →Ａi ，ａ2
→Ｂi ，ａ3 →Ｃi ，ａ4 →Ｄi として、上式（１）〜
（４）の演算を固定小数点により行う。さらに、この演
算によって得られた複素数データａi ，ｂi ，ｃi ，ｄ
i を、作業用ＲＡＭ１０７に格納する（格納する番地は
第６の実施の形態の場合と同様である）。
【０３０８】このとき、ブロック浮動小数点検出記憶部
２００３は、各演算結果ａi ，ｂi，ｃi ，ｄi を入力
して、これらの演算結果ごとに浮動小数点指数を検出
し、記憶する。
【０３０９】次に、第３のデータパス１８０３および第
４のデータパス１８０４が、ｂ1 →Ａi ，ｂ2 →Ｂi ，
ｂ3 →Ｃi ，ｂ4 →Ｄi として、２回目の演算を固定小
数点により行い、演算結果を作業用ＲＡＭ１０７に格納
する（格納する番地は第６の実施の形態の場合と同様で
ある）。
【０３１０】このとき、ブロック浮動小数点検出記憶部
２００３は、各演算結果ａi ，ｂi，ｃi ，ｄi を入力
して浮動小数点指数を検出し、これらの検出値をそれぞ
れブロック浮動小数点検出記憶部２００３内に記憶され
た浮動小数点指数と比較する。そして、既に記憶された
浮動小数点指数の方が小さいときは記憶内容を変更せ
ず、今回の検出値の方が小さいときは記憶内容を今回の
検出値に変更する。
【０３１１】以下同様にして、第３のデータパス１８０
３および第４のデータパス１８０４は、転置用ＲＡＭ１
８０５から入力したすべての複素数データについての演
算を行って作業用ＲＡＭ１０７に順次格納し、ブロック
浮動小数点検出記憶部２００３は、順次計算結果ごとの
浮動小数点検出を行って、この検出値が記憶内容よりも
小さいときは記憶内容を書き換える。
【０３１２】この実施の形態では、このようにして検出
した浮動小数点指数を、後述する３回目の演算処理で使
用する。
【０３１３】このようにして１回目および２回目の演算
処理が終了すると、次に、以下のようにして３回目およ
び４回目の演算処理（基数４）を同時に行う。
【０３１４】この演算処理では、第６の実施の形態の場
合と同様、作業用ＲＡＭ１０７の各グループＡG1〜
ＡG4，ＢG1〜ＢG4，ＣG1〜ＣG4，ＤG1〜ＤG4のそれぞれ
を、さらに１６個のグループに分割する。
【０３１５】そして、第１のデータパス２００１および
第２のデータパス２００２が、作業用ＲＡＭ１０７の０
番地、３２番地、６４番地および９６番地に格納された
各複素数データとｓｉｎ／ｃｏｓ係数用ＲＯＭ１１０に
格納されたひねり係数とを読み込むとともに、ブロック
浮動小数点検出記憶部２００３から浮動小数点指数を読
み込み、上式（１）〜（４）の演算をブロック浮動小数
点によって実行する。以下、１回目の演算処理の場合と
同様にして、第１のデータパス２００１および第２のデ
ータパス２００２による演算が繰り返される。
【０３１６】また、転置用ＲＡＭ１８０５も、１回目お
よび２回目の場合と同様にして、演算結果を４行４列の
行列に分割して転置し、一列ずつ出力する動作を繰り返
す。
【０３１７】さらに、第３のデータパス１８０３および
第４のデータパス１８０４も、１回目および２回目の場
合と同様にして、転置用ＲＡＭ１８０５から取り込んだ
複素数データを用いて上式（１）〜（４）の演算を固定
小数点で行い、演算結果ａi，ｂi ，ｃi ，ｄi を作業
用ＲＡＭ１０７の所定の番地に格納する。このとき、ブ
ロック浮動小数点検出記憶部２００３は、２回目の演算
処理の場合と同様にして、計算結果ａi ，ｂi ，ｃi ，
ｄi ごとの浮動小数点検出を順次行い、この検出値が記
憶内容よりも小さいときは記憶内容を順次書き換える。
【０３１８】このようにして検出した浮動小数点指数
は、後述する５回目の演算処理で使用される。
【０３１９】以上のようにして３回目および４回目の演
算処理が終了すると、次に、５回目の演算処理（基数
４）および６回目の演算処理（基数２）を同時に行う。
【０３２０】この演算処理では、第６の実施の形態の場
合と同様、上述の３回目および４回目の演算処理で分割
されたデータＲＡＭ１０７の各グループを、４個のグル
ープに分割する。
【０３２１】そして、第１のデータパス２００１および
第２のデータパス２００２が、作業用ＲＡＭ１０７の０
番地、２番地、４番地および６番地に格納された各複素
数データとｓｉｎ／ｃｏｓ係数用ＲＯＭ１１０に格納さ
れたひねり係数とを読み込み、これと同時にブロック浮
動小数点記憶検出部２００３から浮動小数点指数を読み
込んで、上式（１）〜（４）の演算をブロック浮動小数
点により実行する。続いて、この演算によって得られた
複素数データが、転置用ＲＡＭ１８０５に格納される。
以下、１回目および３回目の場合と同様にして、第１の
データパス２００１および第２のデータパス２００２に
よる演算が繰り返される。
【０３２２】また、転置用ＲＡＭ１８０５も、１回目お
よび３回目の場合と同様にして、演算結果を４行４列の
行列に分割して転置し、一列ずつ出力する動作を繰り返
す。
【０３２３】第３のデータパス１８０３および第４のデ
ータパス１８０４は、基数２の演算処理を行う。すなわ
ち、これらのデータパス１８０３，１８０４は、転置用
ＲＡＭ１８０５から取り込んだ複素数データを用いて上
式（５）〜（８）の演算を固定小数点で行い、演算結果
ａi ，ｂi ，ｃi ，ｄi を作業用ＲＡＭ１０７の所定の
番地に格納する。このとき、ブロック浮動小数点検出記
憶部２００３は、演算結果ａi ，ｂi ，ｃi ，ｄi ごと
に浮動小数点検出を順次行い、この検出値が記憶内容よ
りも小さいときは記憶内容を順次書き換える。
【０３２４】５回目および６回目の演算処理が終了する
と、最後に、演算結果を外部に出力する。このときは、
まず、シーケンス制御部１１９がブロック浮動小数点検
出記憶部２００３から各サンプルに対する全ステージで
用いた浮動小数点指数の累算値を入力し、出力ビットシ
フタ２００４，２００５に送る。そして、出力ビットシ
フタ２００４，２００５は、この浮動小数点指数に基づ
いて、作業用ＲＡＭ１０７から入力した複素数データを
シフトさせた後、出力回路１８０１に送る。これによ
り、シフト後の複素数データが、出力回路１８０１から
外部へ出力される。
【０３２５】また、必要であれば、出力ビットシフタ２
００４，２００５によるシフトを行わずに複素数データ
を出力するとともに、最終的な浮動小数点指数の累算値
をレジスタ２００６から外部に出力することもできる。
【０３２６】このように、この実施の形態では、第１の
データパス２００１および第２のデータパス２００２の
演算結果ａi ，ｂi ，ｃi ，ｄi を一旦作業用ＲＡＭに
格納する必要が無く、転置用ＲＡＭ１８０５で転置して
そのまま第３のデータパス１８０３および第４のデータ
パス１８０４の被処理データとして使用することができ
るので、ブロック浮動小数点法による処理速度を飛躍的
に向上させることができる。
【０３２７】なお、ここではデータパスを２段にした場
合を例にとって説明したが、４段以上の複数段して、各
段の間に転置用ＲＡＭを設けることとしてもよい。この
場合には、処理速度を一層向上させることができる。
【０３２８】第８の実施の形態 次に、この発明の第８の実施の形態について、図２１を
用いて説明する。なお、この実施の形態に係る高速フー
リエ変換処理装置は、セレクタ２１０１を設けた点で、
上述の第６の実施の形態と異なる。
【０３２９】この実施の形態では、サンプル点数が１０
２４点の場合を例にとって説明する。
【０３３０】図２１は、この実施の形態に係る高速フー
リエ変換処理装置の構成を概略的に示すブロック図であ
る。
【０３３１】同図において、図１８と同じ符号を付した
構成部は、それぞれ、図１８の場合と同じものを示して
いる。
【０３３２】また、同図において、セレクタ２１０１
は、第１、第２ののデータパス１０８，１０９の出力ま
たは第３、第４ののデータパス１８０３，１８０４の出
力の一方を選択して、セレクタ１８０２の一方の入力端
子に供給する。この選択は、シーケンス制御部１１９に
よって行われる。
【０３３３】続いて、図２１に示した高速フーリエ変換
処理装置の動作を説明する。
【０３３４】この実施の形態では、上述のようにサンプ
ル点数が１０２４（４5 ）点であるので、基数が４の演
算処理を５回行う。
【０３３５】まず、外部から入力された被処理データが
作業用ＲＡＭ１０７に供給されるように、シーケンス制
御部１１９がセレクタ１８０２を設定する。そして、上
述の第１の実施の形態の場合と同様にして、被処理デー
タが、実数部と虚数部とに分けられて、セレクタ１８０
２から作業用ＲＡＭ１０７に順次格納される。
【０３３６】次に、シーケンス制御部１１９は、第３、
第４のデータパス１８０３，１８０４の出力が作業用Ｒ
ＡＭ１０７に供給されるように、セレクタ１８０２，２
１０１を設定する。
【０３３７】そして、上述の第６の実施の形態と同様に
して、１回目および２回目の演算処理を同時に行い、さ
らに、３回目および４回目の演算処理を同時に行う。
【０３３８】１回目〜４回目の演算処理が終了すると、
次に、シーケンス制御部１１９は、第１、第２のデータ
パス１０８，１０９の出力が作業用ＲＡＭ１０７に供給
されるように、セレクタ１８０２，２１０１を設定す
る。
【０３３９】そして、以下のようにして、５回目の演算
処理（基数４）を行う。
【０３４０】まず、この演算処理では、上述の３回目お
よび４回目の演算処理で２５６分割されたデータＲＡＭ
１０７の各グループを、さらに４個のグループに分割す
る。すなわち、この演算処理では、データＲＡＭ１０７
の各番地を合計１０２４個に分割する。
【０３４１】次に、第１のデータパス１０８および第２
のデータパス１０９が、作業用ＲＡＭ１０７の０番地、
１番地、２番地および３番地に格納された各複素数デー
タとｓｉｎ／ｃｏｓ係数用ＲＯＭ１１０に格納されたひ
ねり係数とを読み込み、０番地のデータをＡi 、１番地
のデータをＢi 、２番地のデータをＣi ３番地のデータ
をＤi として、上式（１）〜（４）の演算を行う。
【０３４２】続いて、この演算によって得られた複素数
データａi ，ｂi ，ｃi ，ｄi を、セレクタ１８０２，
２１０１を介して、作業用ＲＡＭ１０７の０番地、１番
地、２番地および３番地に格納する。その後、これと同
様にして、４番地、５番地、６番地および７番地の各複
素数データを用いた演算処理を行う。
【０３４３】以下、同様にして、各番地の複素数データ
を用いた演算を行う。
【０３４４】以上のようにして５回目の演算処理が終了
すると、最後に、上述の各実施の形態と同様にして、演
算結果を外部に出力する。
【０３４５】このように、この実施の形態では、セレク
タ２１０１を設けたので、演算処理の回数が奇数回の場
合に有効である。
【０３４６】なお、ここではデータパスを２段にした場
合を例にとって説明したが、４段以上の複数段して、各
段の間に転置用ＲＡＭを設けることとしてもよい。この
場合には、処理速度を一層向上させることができる。
【０３４７】第９の実施の形態 次に、この発明の第９の実施の形態について、図２２を
用いて説明する。この実施の形態は、上述の第８の実施
の形態に示した高速フーリエ変換処理装置にブロック浮
動小数点演算処理機能を設けたものである。
【０３４８】この実施の形態でも、サンプル点数が１０
２４点の場合を例にとって説明する。
【０３４９】図２２は、この実施の形態に係る高速フー
リエ変換処理装置の構成を概略的に示すブロック図であ
る。
【０３５０】同図において、図２１と同じ符号を付した
構成部は、それぞれ、これらの図と同じものを示してい
る。
【０３５１】また、図２２において、第１のデータパス
２２０１および第２のデータパス２２０２は、ブロック
浮動小数点演算を行うためのシフト機能を有している点
で、図２１に示した各データパス１０８，１０９と異な
る。なお、このブロック浮動小数点演算で使用するシフ
ト機能の詳細構成については、説明を省略する。
【０３５２】また、ブロック浮動小数点検出記憶部２２
０３は、セレクタ１８０２が出力した複素数データを取
り込んでブロック浮動小数点を検出するとともに、この
検出値を一時的に記憶する。
【０３５３】出力ビットシフタ２２０４，２２０５は、
作業用ＲＡＭ１０７から複素数データを取り込むととも
にシーケンス制御部１１９から浮動小数点指数の累算値
を取り込み、この浮動小数点指数の値に基づいて複素数
データをシフトさせて、その結果を出力する。
【０３５４】レジスタ２２０６は、シーケンス制御部１
１９から浮動小数点指数の累算値を入力し、外部に対し
て出力する。
【０３５５】続いて、図２２に示した高速フーリエ変換
処理装置の動作を説明する。
【０３５６】まず、外部から入力された被処理データが
作業用ＲＡＭ１０７に供給されるように、シーケンス制
御部１１９がセレクタ１８０２を設定する。そして、上
述の第８の実施の形態の場合と同様にして、１０２４点
の被処理データが、実数部と虚数部とに分けられて、セ
レクタ１８０２から作業用ＲＡＭ１０７に順次格納され
る。このとき、ブロック浮動小数点検出記憶部２２０３
は、これらの複素数データをセレクタ１８０２から順次
入力して浮動小数点指数を検出し、第２の実施の形態の
場合と同様にして浮動小数点指数を検出する。
【０３５７】次に、シーケンス制御部１１９は、第３、
第４のデータパス１８０３，１８０４の出力が作業用Ｒ
ＡＭ１０７に供給されるように、セレクタ１８０２，２
１０１を設定する。
【０３５８】そして、上述の第７の実施の形態と同様に
して、１回目および２回目の演算処理を同時に行い、さ
らに、３回目および４回目の演算処理を同時に行う。こ
のとき、第１のデータパス２２０１および第２のデータ
パス２２０２ではブロック浮動小数点検出記憶部２２０
３から取り込んだ浮動小数点指数を用いてブロック浮動
小数点による演算を行い、第３のデータパス１８０３お
よび第４のデータパス１８０４では固定小数点による演
算を行う。
【０３５９】１回目〜４回目の演算処理が終了すると、
次に、シーケンス制御部１１９は、第１、第２のデータ
パス２２０１，２２０２の出力が作業用ＲＡＭ１０７に
供給されるように、セレクタ１８０２，２１０１を設定
する。
【０３６０】そして、以下のようにして、５回目の演算
処理（基数４）を行う。
【０３６１】まず、この演算処理では、上述の３回目お
よび４回目の演算処理で２５６分割されたデータＲＡＭ
１０７の各グループを、さらに４個のグループに分割す
る。すなわち、この演算処理では、データＲＡＭ１０７
の各番地を合計１０２４個に分割する。
【０３６２】次に、第１のデータパス２２０１および第
２のデータパス２２０２が、作業用ＲＡＭ１０７の０番
地、１番地、２番地および３番地に格納された各複素数
データと、ｓｉｎ／ｃｏｓ係数用ＲＯＭ１１０に格納さ
れたひねり係数と、ブロック浮動小数点検出記憶部２２
０３に格納された浮動小数点指数とを読み込み、０番地
のデータをＡi 、１番地のデータをＢi 、２番地のデー
タをＣi ３番地のデータをＤi として、上式（１）〜
（４）の演算をブロック浮動小数点で行う。
【０３６３】続いて、この演算によって得られた複素数
データａi ，ｂi ，ｃi ，ｄi を、セレクタ１８０２，
２１０１を介して、作業用ＲＡＭ１０７の０番地、１番
地、２番地および３番地に格納する。このとき、ブロッ
ク浮動小数点検出記憶部２２０３は、浮動小数点指数の
検出を順次行い、この検出値が記憶内容よりも小さいと
きは記憶内容を順次書き換える。
【０３６４】その後、これと同様にして、４番地、５番
地、６番地および７番地の各複素数データを用いた演算
処理を行う。
【０３６５】以上のようにして５回目の演算処理が終了
すると、最後に、上述の各実施の形態と同様にして、演
算結果を外部に出力する。このときは、まず、シーケン
ス制御部１１９がブロック浮動小数点検出記憶部２２０
３から各サンプルに対する全ステージで用いた浮動小数
点指数の累算値を入力し、出力ビットシフタ２２０４，
２２０５に送る。そして、出力ビットシフタ２２０４，
２２０５は、この浮動小数点指数に基づいて、作業用Ｒ
ＡＭ１０７から入力した複素数データをシフトさせた
後、出力回路１８０１に送る。これにより、シフト後の
複素数データが、出力回路１８０１から外部へ出力され
る。
【０３６６】また、必要であれば、出力ビットシフタ２
２０４，２２０５によるシフトを行わずに複素数データ
を出力するとともに、最終的な浮動小数点指数をレジス
タ２２０６から外部に出力することもできる。
【０３６７】このように、この実施の形態では、セレク
タ２１０１を設けたので、演算処理の回数が奇数回の場
合でも、ブロック浮動小数点法による高速処理を実現す
ることができる。
【０３６８】なお、ここではデータパスを２段にした場
合を例にとって説明したが、４段以上の複数段して、各
段の間に転置用ＲＡＭを設けることとしてもよい。この
場合には、処理速度を一層向上させることができる。
【０３６９】第１０の実施の形態 次に、この発明の第１０の実施の形態について、図２３
を用いて説明する。なお、この実施の形態に係る高速フ
ーリエ変換処理装置は、セレクタ２３０１を設けた点
で、上述の第６の実施の形態と異なる。
【０３７０】この実施の形態では、サンプル点数が１０
２４点の場合を例にとって説明する。
【０３７１】図２３は、この実施の形態に係る高速フー
リエ変換処理装置の構成を概略的に示すブロック図であ
る。
【０３７２】同図において、図１８と同じ符号を付した
構成部は、それぞれ、図１８の場合と同じものを示して
いる。
【０３７３】また、同図において、セレクタ２３０１
は、作業用ＲＡＭ１０７の出力または転置用ＲＡＭ１８
０５の出力の一方を選択して、第３のデータパス１８０
３および第４のデータパス１８０４に供給する。この選
択は、シーケンス制御部１１９によって行われる。
【０３７４】続いて、図２１に示した高速フーリエ変換
処理装置の動作を説明する。
【０３７５】この実施の形態では、上述のようにサンプ
ル点数が１０２４（４5 ）点であるので、基数が４の演
算処理を５回行う。
【０３７６】まず、外部から入力された被処理データ
が、実数部と虚数部とに分けられて、セレクタ１８０２
から作業用ＲＡＭ１０７に順次格納される。
【０３７７】次に、シーケンス制御部１１９は、転置用
ＲＡＭ１８０５の出力が第３、第４のデータパス１８０
３，１８０４に供給されるように、セレクタ２３０１を
設定する。
【０３７８】そして、上述の第６の実施の形態と同様に
して、１回目および２回目の演算処理を同時に行い、さ
らに、３回目および４回目の演算処理を同時に行う。
【０３７９】１回目〜４回目の演算処理が終了すると、
次に、シーケンス制御部１１９は、作業用ＲＡＭ１０７
の出力が第３、第４のデータパス１８０３，１８０４に
供給されるように、セレクタ２３０１を設定する。
【０３８０】そして、以下のようにして、５回目の演算
処理（基数４）を行う。
【０３８１】まず、この演算処理では、上述の３回目お
よび４回目の演算処理で２５６分割されたデータＲＡＭ
１０７の各グループを、さらに４個のグループに分割す
る。すなわち、この演算処理では、データＲＡＭ１０７
の各番地を合計１０２４個に分割する。
【０３８２】次に、第３のデータパス１８０３および第
４のデータパス１８０４が、作業用ＲＡＭ１０７の０番
地、１番地、２番地および３番地に格納された各複素数
データとｓｉｎ／ｃｏｓ係数用ＲＯＭ１１０に格納され
たひねり係数とを読み込み、０番地のデータをＡi 、１
番地のデータをＢi 、２番地のデータをＣi ３番地のデ
ータをＤi として、上式（１）〜（４）の演算を行う。
【０３８３】続いて、この演算によって得られた複素数
データａi ，ｂi ，ｃi ，ｄi を、作業用ＲＡＭ１０７
の０番地、１番地、２番地および３番地に格納する。そ
の後、これと同様にして、４番地、５番地、６番地およ
び７番地の各複素数データを用いた演算処理を、第３の
データパス１８０３および第４のデータパス１８０４が
行う。
【０３８４】以下、同様にして、各番地の複素数データ
を用いた演算を行う。
【０３８５】以上のようにして５回目の演算処理が終了
すると、最後に、上述の各実施の形態と同様にして、演
算結果を外部に出力する。
【０３８６】このように、この実施の形態では、セレク
タ２３０１を設けたので、演算処理の回数が奇数回の場
合に有効である。
【０３８７】なお、ここではデータパスを２段にした場
合を例にとって説明したが、４段以上の複数段して、各
段の間に転置用ＲＡＭを設けることとしてもよい。この
場合には、処理速度を一層向上させることができる。
【０３８８】第１１の実施の形態 次に、この発明の第１１の実施の形態について、図２４
を用いて説明する。なお、この実施の形態は、上述の第
１０の実施の形態に示した高速フーリエ変換処理装置に
ブロック浮動小数点演算処理機構を設けたものである。
【０３８９】この実施の形態では、サンプル点数が１０
２４点の場合を例にとって説明する。
【０３９０】図２４は、この実施の形態に係る高速フー
リエ変換処理装置の構成を概略的に示すブロック図であ
る。
【０３９１】同図において、図２３と同じ符号を付した
構成部は、それぞれ、図２３の場合と同じものを示して
いる。
【０３９２】また、同図において、第１のデータパス２
４０１および第２のデータパス２４０２は、ブロック浮
動小数点演算を行うためのシフト機能を有している点
で、図２３に示した各データパス１０８，１０９と異な
る。また、この実施の形態では、第３のデータパス２４
０３および第４のデータパス２４０４も、かかるシフト
機能を有している。なお、ブロック浮動小数点演算で使
用するシフト機能の詳細構成については、説明を省略す
る。
【０３９３】また、ブロック浮動小数点検出記憶部２４
０５は、セレクタ１８０２が出力した複素数データを取
り込んでブロック浮動小数点を検出するとともに、この
検出値を一時的に記憶する。
【０３９４】出力ビットシフタ２４０６，２４０７は、
作業用ＲＡＭ１０７から複素数データを取り込むととも
にシーケンス制御部１１９から浮動小数点指数を取り込
み、この浮動小数点指数の値に基づいて複素数データを
シフトさせて、その結果を出力する。
【０３９５】レジスタ２４０８は、シーケンス制御部１
１９から浮動小数点指数を入力し、外部に対して出力す
る。
【０３９６】続いて、図２４に示した高速フーリエ変換
処理装置の動作を説明する。
【０３９７】この実施の形態では、上述のようにサンプ
ル点数が１０２４（４5 ）点であるので、基数が４の演
算処理を５回行う。
【０３９８】まず、外部から入力された被処理データ
が、実数部と虚数部とに分けられて、セレクタ１８０２
から作業用ＲＡＭ１０７に順次格納される。このとき、
ブロック浮動小数点検出記憶部２４０５は、これらの複
素数データをセレクタ１８０２から順次入力して浮動小
数点指数を検出し、第２の実施の形態の場合と同様にし
て浮動小数点指数を検出する。
【０３９９】次に、シーケンス制御部１１９は、転置用
ＲＡＭ１８０５の出力が第３、第４のデータパス２４０
３，２４０４に供給されるように、セレクタ２３０１を
設定する。
【０４００】そして、上述の第６の実施の形態と同様に
して、１回目および２回目の演算処理を同時に行い、さ
らに、３回目および４回目の演算処理を同時に行う。こ
のとき、第１のデータパス２４０１および第２のデータ
パス２４０２ではブロック浮動小数点検出記憶部２４０
５から取り込んだ浮動小数点指数を用いてブロック浮動
小数点による演算を行う。また、１回目〜４回目の演算
処理では、第３のデータパス２４０３および第４のデー
タパス２４０４は、ブロック浮動小数点ではなく、固定
小数点による演算を行う。
【０４０１】１回目〜４回目の演算処理が終了すると、
次に、シーケンス制御部１１９は、作業用ＲＡＭ１０７
の出力が第３、第４のデータパス２４０３，２４０４に
供給されるように、セレクタ２３０１を設定する。
【０４０２】そして、以下のようにして、５回目の演算
処理（基数４）を行う。
【０４０３】まず、この演算処理では、上述の３回目お
よび４回目の演算処理で２５６分割されたデータＲＡＭ
１０７の各グループを、さらに４個のグループに分割す
る。すなわち、この演算処理では、データＲＡＭ１０７
の各番地を合計１０２４個に分割する。
【０４０４】次に、第３のデータパス２４０３および第
４のデータパス２４０４が、作業用ＲＡＭ１０７の０番
地、１番地、２番地および３番地に格納された各複素数
データと、ｓｉｎ／ｃｏｓ係数用ＲＯＭ１１０に格納さ
れたひねり係数と、ブロック浮動小数点検出記憶部２４
０５に格納された浮動小数点指数とを読み込み、０番地
のデータをＡi 、１番地のデータをＢi 、２番地のデー
タをＣi ３番地のデータをＤi として、上式（１）〜
（４）の演算を行う。
【０４０５】続いて、この演算によって得られた複素数
データａi ，ｂi ，ｃi ，ｄi を、作業用ＲＡＭ１０７
の０番地、１番地、２番地および３番地に格納する。こ
のとき、ブロック小数点検出記憶部２４０５は、浮動小
数点指数の検出を順次行い、この検出値が記憶内容より
も小さいときは記憶内容を順次書き換える。
【０４０６】その後、これと同様にして、４番地、５番
地、６番地および７番地の各複素数データを用いた演算
処理を、第３のデータパス２４０３および第４のデータ
パス２４０４が行う。
【０４０７】以下、同様にして、各番地の複素数データ
を用いた演算を行う。
【０４０８】以上のようにして５回目の演算処理が終了
すると、最後に、上述の各実施の形態と同様にして、演
算結果を外部に出力する。このときは、まず、シーケン
ス制御部１１９がブロック浮動小数点検出記憶部２４０
５から各サンプルに対する第１，第３，第５ステージで
用いた浮動小数点指数の累算値を入力し、出力ビットシ
フタ２４０６，２４０７に送る。そして、出力ビットシ
フタ２４０６，２４０７は、この浮動小数点指数に基づ
いて、作業用ＲＡＭ１０７から入力した複素数データを
シフトさせた後、出力回路１８０１に送る。これによ
り、シフト後の複素数データが、出力回路１８０１から
外部へ出力される。
【０４０９】また、必要であれば、出力ビットシフタ２
４０６，２４０７によるシフトを行わずに複素数データ
を出力するとともに、最終的な浮動小数点指数をレジス
タ２４０８から外部に出力することもできる。
【０４１０】このように、この実施の形態では、セレク
タ２３０１を設けたので、演算処理の回数が奇数回の場
合に有効である。
【０４１１】また、第１のデータパス２４０１および第
２のデータパス２４０２だけでなく、第３のデータパス
２４０３および第４のデータパス２４０４もブロック浮
動小数点演算を行うことができるように構成したので、
５回目の演算もブロック浮動小数点を用いて行うことが
でき、演算結果の精度を高めることができる。
【０４１２】なお、ここではデータパスを２段にした場
合を例にとって説明したが、４段以上の複数段して、各
段の間に転置用ＲＡＭを設けることとしてもよい。この
場合には、処理速度を一層向上させることができる。
【０４１３】第１２の実施の形態 次に、この発明の第１２の実施の形態について、図２５
および図２６を用いて説明する。
【０４１４】この実施の形態では、サンプル点数が８１
９２の高速フーリエ変換を行う場合を例に採って説明す
る。
【０４１５】図２５は、この実施の形態に係る高速フー
リエ変換処理装置の構成を概略的に示すブロック図であ
る。
【０４１６】同図において、図１と同じ符号を付した構
成部は、それぞれ、図１の場合と同じものを示してい
る。
【０４１７】また、同図において、出力回路２５０１
は、図１にセレクタ１１１，１１２、レジスタ１１３，
１１４および出力端子１１５，１１６を略記したもので
ある。さらに、セレクタ２５０２は、図１のセレクタ１
０５，１０６、レジスタ１０３，１０４および入力ポー
ト１０１，１０２を略記したものである。
【０４１８】第１のデータパス２５０３および第３のデ
ータパス２５０５としては、上述の第１の実施の形態の
第１のデータパス１０８と同じ内部構造のもの、すなわ
ち図２（Ａ）に示したものまたは図１２に示したものを
使用することができる。
【０４１９】同様に、第２のデータパス２５０４および
第４のデータパス２５０６としては、上述の第１の実施
の形態の第２のデータパス１０９と同じ内部構造のも
の、すなわち図２（Ａ）に示したものまたは図１２に示
したもののいずれかを使用することができる。
【０４２０】デマルチプレクサ２５０７は、後述するよ
うに、セレクタ２５０２から入力した複素数データを作
業用ＲＡＭ１０７に格納する際の番地を選択する。な
お、この番地の選択は、シーケンス制御部１１９の制御
によって行われる。
【０４２１】マルチプレクサ２５０８は、後述するよう
に、作業用ＲＡＭ１０７からデータパス２５０３〜２５
０６に複素数データを転送する際に、転送先となるデー
タパスを選択する。この転送先の選択も、シーケンス制
御部１１９の制御によって行われる。
【０４２２】図２６は、マルチプレクサ２５０７の動作
を説明するための概念図である。なお、同図では、簡単
化のために、セレクタ２５０２を省略している。
【０４２３】同図に示したように、マルチプレクサ２５
０７において、セレクタ２６０１は、作業用ＲＡＭ１０
７の１０２４番地〜２０４７番地の複素数データまたは
４０９６番地〜５１１９番地の複素数データを選択し
て、セレクタ２６０３に出力する。
【０４２４】また、セレクタ２６０２は、作業用ＲＡＭ
１０７の３０７２番地〜４０９５番地の複素数データま
たは６１４４番地〜７１６７番地の複素数データを選択
して、セレクタ２６０３に出力する。
【０４２５】セレクタ２６０４は、作業用ＲＡＭ１０７
の１０２４番地〜２０４７番地の複素数データまたは４
０９６番地〜５１１９番地の複素数データを選択して、
セレクタ２６０６に出力する。
【０４２６】セレクタ２６０５は、作業用ＲＡＭ１０７
の３０７２番地〜４０９５番地の複素数データまたは６
１４４番地〜７１６７番地の複素数データを選択して、
セレクタ２６０６に出力する。
【０４２７】セレクタ２６０３は、作業用ＲＡＭ１０７
の０番地〜１０２３番地の複素数データ、２０４８番地
〜３０７１番地の複素数データ、セレクタ２６０１から
入力した複素数データまたはセレクタ２６０２から入力
した複素数データを選択して、第１，第２のデータパス
２５０３，２５０４に出力する。
【０４２８】セレクタ２６０６は、作業用ＲＡＭ１０７
の５１２０番地〜６１４３番地の複素数データ、７１６
８番地〜８１９１番地の複素数データ、セレクタ２６０
４から入力した複素数データまたはセレクタ２６０５か
ら入力した複素数データを選択して、第３，第４のデー
タパス２５０５，２５０６に出力する。
【０４２９】次に、図２５および図２６に示した高速フ
ーリエ変換処理装置の動作について説明する。
【０４３０】まず、８１９２点の被処理データが、セレ
クタ２５０２およびデマルチプレクサ２５０６を介し
て、作業用ＲＡＭ１０７に順次格納される。
【０４３１】作業用ＲＡＭ１０７への複素数データの格
納が終了すると、続いて、これらの複素数データを用い
て高速フーリエ変換を行う。
【０４３２】なお、この実施の形態では、サンプル点数
が８１９２（＝４6 ×２）なので、基数が４の演算処理
を６回繰り返した後、基数が２の演算処理を行う。
【０４３３】最初に、１回目の演算処理（基数４）につ
いて、説明する。
【０４３４】まず、シーケンス制御部１１９が、セレク
タ２６０１が４０９６番地〜５１１９番地を、セレクタ
２６０２が６１４４番地〜７１６７番地を、セレクタ２
６０４が１０２４番地〜２０４７番地を、セレクタ２６
０５が３０７２番地〜４０９５番地を選択するように、
これらのセレクタ２６０１，２６０２，２６０４，２６
０５を設定する。そして、第１のデータパス２５０３お
よび第２のデータパス２５０４が、０番地の被処理デー
タをＡ1 、２０４８番地の被処理データをＢ1、４０９
６番地の被処理データをＣ1 、６１４４番地の被処理デ
ータをＤ1 として作業用ＲＡＭ１０７から読み出し、上
式（１）〜（４）の演算処理を行う。また、これと平行
して、第３のデータパス２５０５および第４のデータパ
ス２５０６が、１０２４番地の被処理データをＡ1 、３
０７２番地の被処理データをＢ1、５１２０番地の被処
理データをＣ1 、７１６８番地の被処理データをＤ1 と
して作業用ＲＡＭ１０７から読み出し、上式（１）〜
（４）の演算を行う。
【０４３５】続いて、第１のデータパス２５０３および
第２のデータパス２５０４の演算結果である複素数デー
タａ1 ，ｂ1 ，ｃ1 ，ｄ1 が、セレクタ２５０２を介し
てデマルチプレクサ２５０７に入力され、作業用ＲＡＭ
１０７に書き込まれる。ここで、この実施の形態では、
演算結果ａ1 は０番地に書き込まれ、演算結果ｂ1 は２
０４８番地に書き込まれ、演算結果ｃ1 は４０９６番地
に書き込まれ、且つ、演算結果ｄ1 は６１４４番地に書
き込まれる。
【０４３６】また、これと同時に、第３のデータパス２
５０５および第４のデータパス２５０６の演算結果であ
る複素数データａ1 ，ｂ1 ，ｃ1 ，ｄ1 が、セレクタ２
５０２およびデマルチプレクサ２５０７を介して、作業
用ＲＡＭ１０７の１０２４番地、３０７２番地、５１２
０番地および７１６８番地に書き込まれる。
【０４３７】次に、第１のデータパス２５０３および第
２のデータパス２５０４は、１番地の被処理データをＡ
1 、２０４９番地の被処理データをＢ1 、４０９７番地
の被処理データをＣ1 、６１４５番地の被処理データを
Ｄ1 として上式（１）〜（４）の演算処理を行い、ま
た、これと平行して第３のデータパス２５０５および第
４のデータパス２５０６が、１０２５番地の被処理デー
タをＡ1 、３０７３番地の被処理データをＢ1 、５１２
１番地の被処理データをＣ1 、７１６９番地の被処理デ
ータをＤ1 として上式（１）〜（４）の演算を行う。そ
して、第１のデータパス２５０３および第２のデータパ
ス２５０４の演算結果は１番地、２０４９番地、４０９
７番地および６１４５番地に格納され、また、第３のデ
ータパス２５０５および第４のデータパス２５０６の演
算結果は１０２５番地、３０７３番地、５１２１番地お
よび７１６９番地に格納される。
【０４３８】以下同様にして、各データパス２５０３〜
２５０６は、すべての番地の被処理データについて順次
演算を行い、演算結果を作業用ＲＡＭ１０７に書き込
む。
【０４３９】このようにして１回目の演算処理が終了す
ると、続いて、２回目の演算処理が行われる。
【０４４０】なお、２回目の演算処理においては、第１
のデータパス２５０３および第２のデータパス２５０４
による演算では、被処理データの読み出しおよび演算結
果の書き込みは、作業用ＲＡＭ１０７の０番地〜４０９
５番地のみに対して行われる。同様に、第３のデータパ
ス２５０５および第４のデータパス２５０６による演算
では、被処理データの読み出しおよび演算結果の書き込
みは、作業用ＲＡＭ１０７の４０９６番地〜８１９１番
地のみに対して行われる。
【０４４１】まず、シーケンス制御部１１９が、セレク
タ２６０１が１０２４番地〜２０４７番地を、セレクタ
２６０２が３０７２番地〜４０９５番地を、セレクタ２
６０４が４０９６番地〜５１１９番地を、セレクタ２６
０５が６１４４番地〜７１６７番地を選択するように、
これらのセレクタ２６０１，２６０２，２６０４，２６
０５を設定する。そして、第１のデータパス２５０３お
よび第２のデータパス２５０４が、０番地の被処理デー
タをＡ1 、５１２番地の被処理データをＢ1 、１０２４
番地の被処理データをＣ1 、１５３６番地の被処理デー
タをＤ1 として作業用ＲＡＭ１０７から読み出し、上式
（１）〜（４）の演算処理を行う。同様に、第３のデー
タパス２５０５および第４のデータパス２５０６が、４
０９６番地の被処理データをＡ1 、４６０８番地の被処
理データをＢ1 、５１２０番地の被処理データをＣ1 、
５６３２番地の被処理データをＤ1 として作業用ＲＡＭ
１０７から読み出し、上式（１）〜（４）の演算を行
う。
【０４４２】続いて、第１のデータパス２５０３および
第２のデータパス２５０４の演算結果である複素数デー
タａ1 ，ｂ1 ，ｃ1 ，ｄ1 が、セレクタ２５０２および
デマルチプレクサ２５０７を介して、０番地、５１２番
地、１０２４番地、１５３６番地に書き込まれる。同様
に、第３のデータパス２５０５および第４のデータパス
２５０６の演算結果である複素数データａ1 ，ｂ1 ，ｃ
1 ，ｄ1 が、セレクタ２５０２およびデマルチプレクサ
２５０７を介して、作業用ＲＡＭ１０７の４０９６番、
４６０８番地、５１２０番地および５６３２番地に書き
込まれる。
【０４４３】以下同様にして、各データパス２５０３〜
２５０６は、すべての番地の被処理データについて順次
演算を行い、演算結果を作業用ＲＡＭ１０７に書き込
む。
【０４４４】その後、２回目の演算処理と同様にして、
３回目〜６回目の演算処理（基数４）を行い、さらに、
７回目の演算処理（基数２）を行う。
【０４４５】このように、この実施の形態にかかる高速
フーリエ変換処理装置によれば、４個のデータパスを用
いて２系統の演算処理を平行して行うことができるの
で、処理速度をさらに向上させることができる。また、
デマルチプレクサ２５０７およびマルチプレクサ２５０
８を用いて１回目の演算処理後のデータ転送を不要とし
たことによっても、処理速度の向上を図っている。
【０４４６】第１３の実施の形態 次に、この発明の第１３の実施の形態に係る高速フーリ
エ変換処理装置について、図２７を用いて説明する。
【０４４７】この実施の形態は、上述の第１２の実施の
形態に係る高速フーリエ変換処理装置に、ブロック浮動
小数点演算処理機能を付加したものである。
【０４４８】図２７は、この実施の形態に係る高速フー
リエ変換処理装置の構成を概略的に示すブロック図であ
る。
【０４４９】同図において、図２５と同じ符号を付した
構成部は、それぞれ、図２５の場合と同じものを示して
いる。
【０４５０】また、同図において、データパス２７０１
〜２７０４は、ブロック浮動小数点演算を行うためのシ
フト機能を有している点で、図２５に示した各データパ
ス２５０３〜２５０６と異なる。なお、かかるシフト機
能の詳細構成については、説明を省略する。
【０４５１】ブロック浮動小数点検出記憶部２７０５
は、データパス２７０１〜２７０４が出力した複素数デ
ータを取り込んでブロック浮動小数点を検出するととも
に、この検出値を一時的に記憶する。このブロック浮動
小数点検出記憶部２７０５が一時的に記憶したブロック
浮動小数点の検出値は、データパス２７０１〜２７０４
およびシーケンス制御部１１９に転送される。
【０４５２】出力ビットシフタ２７０６，２７０７は、
作業用ＲＡＭ１０７から複素数データを取り込むととも
にシーケンス制御部１１９から浮動小数点指数を取り込
む。そして、この浮動小数点指数の値に基づいて複素数
データをシフトさせ、その結果を出力する。
【０４５３】レジスタ２７０８は、シーケンス制御部１
１９から浮動小数点指数の各ステージの累算値を入力
し、外部に対して出力する。
【０４５４】次に、図２７に示した高速フーリエ変換処
理装置の動作について説明する。なお、この実施の形態
でも、上述の第１２の実施の形態と同様、サンプル点数
が８１９２（＝４6 ×２）なので、基数が４の演算処理
を６回繰り返した後、基数が２の演算処理を行う。
【０４５５】まず、８１９２点の被処理データが、セレ
クタ２５０２およびデマルチプレクサ２５０７を介して
作業用ＲＡＭ１０７に、順次格納される。このとき、ブ
ロック浮動小数点検出記憶部２７０５は、これらの被処
理データを順次入力し、第２の実施の形態の場合と同様
にして浮動小数点指数を検出する。
【０４５６】続いて、１回目の演算処理（基数４）が、
開始される。
【０４５７】この演算処理でのセレクタ２６０１〜２６
０６の動作は上述の第１２の実施の形態と同様である。
すなわち、この演算処理の最初の演算では、第１のデー
タパス２７０１および第２のデータパス２７０２は、０
番地の被処理データをＡ1 、２０４８番地の被処理デー
タをＢ1 、４０９６番地の被処理データをＣ1 、６１４
４番地の被処理データをＤ1 として作業用ＲＡＭ１０７
から読み出し、第３のデータパス２７０３および第４の
データパス２７０４は、１０２４番地の被処理データを
Ａ1 、３０７２番地の被処理データをＢ1 、５１２０番
地の被処理データをＣ1 、７１６８番地の被処理データ
をＤ1 として作業用ＲＡＭ１０７から読み出す。そし
て、これらのデータパス２７０１〜２７０４により、上
式（１）〜（４）の演算が行われる。このとき、データ
パス２７０１〜２７０４は、上述の第２の実施の形態の
場合と同様にして、浮動小数点演算を行う。
【０４５８】続いて、第１のデータパス２７０１および
第２のデータパス２７０２の演算結果である複素数デー
タａ1 ，ｂ1 ，ｃ1 ，ｄ1 が、セレクタ２５０２を介し
てデマルチプレクサ２５０７に入力され、作業用ＲＡＭ
１０７の０番地、２０４８番地、４０９６番地、６１４
４番地に書き込まれる。同様に、第３のデータパス２７
０３および第４のデータパス２７０４の演算結果である
複素数データａ1 ，ｂ1 ，ｃ1 ，ｄ1 は、作業用ＲＡＭ
１０７の１０２４番、３０７２番地、５１２０番地およ
び７１６８番地に書き込まれる。
【０４５９】以下、上述の第１２の実施の形態の場合と
同様にして、データパス２７０１〜２７０４が、以降の
演算を行い、演算結果を作業用ＲＡＭ１０７に書き込
む。このとき、ブロック浮動小数点検出記憶部２７０５
は、これらの演算結果を順次入力し、第２の実施の形態
の場合と同様にして浮動小数点指数を検出する。
【０４６０】このようにして１回目の演算処理が終了す
ると、続いて、２回目の演算処理が行われる。
【０４６１】上述の第１２の実施の形態と同様、２回目
の演算処理においては、第１のデータパス２７０１およ
び第２のデータパス２７０２による演算では、被処理デ
ータの読み出しおよび演算結果の書き込みは、作業用Ｒ
ＡＭ１０７の０番地〜４０９５番地のみに対して行われ
る。同様に、第３のデータパス２７０３および第４のデ
ータパス２７０４による演算では、被処理データの読み
出しおよび演算結果の書き込みは、作業用ＲＡＭ１０７
の４０９６番地〜８１９１番地のみに対して行われる。
また、それぞれの演算において、データパス２７０１〜
２７０４は、上述の第２の実施の形態の場合と同様にし
て、浮動小数点演算を行う。さらに、演算結果を作業用
ＲＡＭ１０７に格納する際には、ブロック浮動小数点検
出記憶部２７０５が、これらの演算結果を順次入力し、
第２の実施の形態の場合と同様にして浮動小数点指数を
検出する。
【０４６２】その後、２回目の演算処理と同様にして、
３回目〜６回目の演算処理（基数４）を行い、さらに、
７回目の演算処理（基数２）を行う。
【０４６３】このように、この実施の形態にかかる高速
フーリエ変換処理装置によれば、上述の第１２の実施の
形態と同様の高速フーリエ変換処理を、ブロック浮動小
数点法を用いて行うことができる。
【０４６４】
【発明の効果】以上詳細に説明したように、この発明に
係る高速フーリエ変換処理装置および高速フーリエ変換
処理方法によれば、フーリエ変換処理を高速で行うこと
ができ、また、基数４または基数２のいずれの高速フー
リエ変換アルゴリズムにも対応することができる。
【０４６５】また、この発明に係る高速フーリエ変換処
理システムによれば、外付部品を少数しか用いないでシ
ステムを構築して、処理が可能なサンプル点数の最大値
を増やすことができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る高速フーリエ変換処理
装置の構成を概略的に示すブロック図である。
【図２】（Ａ）は図１に示した第１のデータパスおよび
第２のデータパスの内部構造を概念的に示すブロック
図、（Ｂ）および（Ｃ）は（Ａ）の等価回路である。
【図３】図１に示した作業用ＲＡＭの内部構造を概略的
に示すブロック図である。
【図４】第１の実施の形態に係る高速フーリエ変換処理
装置の動作を説明するための概念図である。
【図５】第２の実施の形態に係る高速フーリエ変換処理
装置の構成を概略的に示すブロック図である。
【図６】第３の実施の形態に係る高速フーリエ変換処理
システムの構成を概略的に示すブロック図である。
【図７】第４の実施の形態に係る高速フーリエ変換処理
システムの構成を概略的に示すブロック図である。
【図８】図７に示した作業用ＲＡＭの内部構造を概略的
に示すブロック図である。
【図９】第４の実施の形態に係る高速フーリエ変換処理
装置の動作を説明するための概念図である。
【図１０】第４の実施の形態に係る高速フーリエ変換処
理装置の動作を説明するための概念図である。
【図１１】第５の実施の形態に係る高速フーリエ変換処
理システムの構成を概略的に示すブロック図である。
【図１２】第１の実施の形態に係る第１のデータパスお
よび第２のデータパスの他の内部構造例を概念的に示す
ブロック図である。
【図１３】図１２に示した第１のデータパスの基数４の
ときの演算動作を説明するためのタイミングチャートで
ある。
【図１４】図１２に示した第２のデータパスの基数４の
ときの演算動作を説明するためのタイミングチャートで
ある。
【図１５】図１２に示した第１のデータパスの基数２の
ときの演算動作を説明するためのタイミングチャートで
ある。
【図１６】図１２に示した第２のデータパスの基数２の
ときの演算動作を説明するためのタイミングチャートで
ある。
【図１７】第２の実施の形態に係る第１のデータパスお
よび第２のデータパスの他の内部構造例を概念的に示す
ブロック図である。
【図１８】第６の実施の形態に係る高速フーリエ変換処
理装置の構成を概略的に示すブロック図である。
【図１９】図１８に示した高速フーリエ変換処理装置の
動作を説明するための概念図である。
【図２０】第７の実施の形態に係る高速フーリエ変換処
理装置の構成を概略的に示すブロック図である。
【図２１】第８の実施の形態に係る高速フーリエ変換処
理装置の構成を概略的に示すブロック図である。
【図２２】第９の実施の形態に係る高速フーリエ変換処
理装置の構成を概略的に示すブロック図である。
【図２３】第１０の実施の形態に係る高速フーリエ変換
処理装置の構成を概略的に示すブロック図である。
【図２４】第１１の実施の形態に係る高速フーリエ変換
処理装置の構成を概略的に示すブロック図である。
【図２５】第１２の実施の形態に係る高速フーリエ変換
処理装置の構成を概略的に示すブロック図である。
【図２６】図２５に示したマルチプレクサの動作を説明
するための概念図である。
【図２７】第１３の実施の形態に係る高速フーリエ変換
処理装置の構成を概略的に示すブロック図である。
【符号の説明】
１０１，１０２ 入力端子 １０３，１０４ レジスタ １０５，１０６，１１１，１１２ セレクタ １０７ 作業用ＲＡＭ １０８，５０１ 第１のデータパス １０９，５０２ 第２のデータパス １１０ ｓｉｎ／ｃｏｓ係数用ＲＯＭ １１３，１１４ レジスタ １１５，１１６ 出力端子 １１７ クロック生成部 １１８ メモリアドレス発生部 １１９ シーケンス制御部 ２０１，２０２，２２１，２２３ 加算器 ２０３，２２２，２２４ 減算器 ２０４ 複素減算器 ２１１，２１２，２１３，２１４ バイパス ２３１，２３２，２３３，２３４ 乗算器 ３０１，３０２，３０３，３０４ メモリアレイ部 ３１１，３１２，３１３，３１４ データレジスタ ３２１，３２２，３２３，３２４ アドレスレジスタ ３３１ 出力セレクタ ３３２ 出力レジスタ ３３３ デコーダ ５０３ ブロック浮動小数点検出記憶部 ５０４，５０５ 出力ビットシフタ ６０１，６０２ プロセッサ ７０１，１００１ マスタモード用プロセッサ ７０２，１００２ スレーブモード用プロセッサ

Claims (37)

    【特許請求の範囲】
  1. 【請求項１】 離散値の複素数データを入力して、可変
    サンプル点数の高速フーリエ変換演算を基数４または基
    数２のアルゴリズムで実行する高速フーリエ変換処理装
    置において、 サンプル点数が４n ×２個または４n 個（ｎは自然数）
    の前記複素数データを外部から入力して１つのグループ
    として一時的に記憶する作業用記憶手段と、 この作業用記憶手段に記憶された前記複素数データの各
    グループを計算列とサンプル点番号とにしたがって４個
    のグループＡ，Ｂ，Ｃ，Ｄに分割し、分割後の各グルー
    プＡ，Ｂ，Ｃ，Ｄに属するｉ番目の前記複素数データＡ
    i ，Ｂi ，Ｃi，Ｄi とひねり係数Ｗi1，Ｗi2，Ｗi3，
    Ｗi4を用いた演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（１） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（２） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（３） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（４） をすべてのｉについて実行するとともにその結果である
    ａi ，ｂi ，ｃi ，ｄiを前記作業用記憶手段に前記複
    素数データＡi ，Ｂi ，Ｃi ，Ｄi としてそれぞれ記憶
    する一連の演算処理をｎ回繰り返し、前記サンプル点数
    が４n ×２個の場合にはさらにこの演算処理によって得
    られた複素数データＡi ，Ｂi ，Ｃi ，Ｄi を用いた演
    算 ａi ＝Ａi ＋Ｂi ・・・（５） ｂi ＝Ａi −Ｂi ・・・（６） ｃi ＝Ｃi ＋Ｄi ・・・（７） ｄi ＝Ｃi −Ｄi ・・・（８） をすべてのｉについて実行するとともにその結果である
    ａi ，ｂi ，ｃi ，ｄiを前記作業用記憶手段にそれぞ
    れ記憶する演算処理を１回行う演算手段と、 を備えたことを特徴とする高速フーリエ変換処理装置。
  2. 【請求項２】 前記演算手段が、前記演算（１），
    （２），（５），（６）を適宜行なうように構成された
    第１のデータパスと、前記演算（３），（４），
    （７），（８）を適宜行なうように構成された第２のデ
    ータパスとを備えたことを特徴とする請求項１に記載の
    高速フーリエ変換処理装置。
  3. 【請求項３】 前記第１のデータパスが、 前記複素数データＡi ，Ｃi を入力して加算する第１の
    加算器と、 前記複素数データＡi ，Ｃi を前記第１の加算器で加算
    することなく通過させる第１のバイパスと、 前記複素数データＢi ，Ｄi を入力して加算する第２の
    加算器と、 前記複素数データＢi ，Ｄi を前記第２の加算器で加算
    することなく通過させる第２のバイパスと、 前記第１の加算器の出力または前記第１のバイパスの出
    力と前記第２の加算器の出力または前記第２のバイパス
    の出力とを入力して加算する第３の加算器と、 前記第１の加算器の出力または前記第１のバイパスの出
    力と前記第２の加算器の出力または前記第２のバイパス
    の出力とを入力して減算する第１の減算器と、 前記第３の加算器の演算結果に前記ひねり係数Ｗi1また
    は「１」を乗算して、演算結果ａi を出力する第１の乗
    算器と、 前記第１の減算器の演算結果に前記ひねり係数Ｗi3また
    は「１」を乗算して、演算結果ｃi を出力する第２の乗
    算器と、 を備えたことを特徴とする請求項２に記載の高速フーリ
    エ変換処理装置。
  4. 【請求項４】 前記第２のデータパスが、 前記複素数データＡi ，Ｃi を入力して減算する第２の
    減算器と、 前記複素数データＡi ，Ｃi を前記第２の減算器で減算
    することなく通過させる第３のバイパスと、 前記複素数データＢi ，Ｄi を入力して減算したのちｊ
    を乗算する複素減算器と、 前記複素数データＢi ，Ｄi を前記複素減算器で複素減
    算することなく通過させる第４のバイパスと、 前記第２の減算器の出力または前記第３のバイパスの出
    力と前記複素減算器の出力または前記第４のバイパスの
    出力とを入力して加算する第４の加算器と、 前記第２の減算器の出力または前記第３のバイパスの出
    力と前記複素減算器の出力または前記第４のバイパスの
    出力とを入力して減算する第３の減算器と、 前記第４の加算器の演算結果に前記ひねり係数Ｗi2また
    は「１」を乗算して、演算結果ｂi を出力する第３の乗
    算器と、 前記減算器の演算結果に前記ひねり係数Ｗi4または
    「１」を乗算して、演算結果ｄi を出力する第４の乗算
    器と、 を備えたことを特徴とする請求項２または３に記載の高
    速フーリエ変換処理装置。
  5. 【請求項５】 前記第１のデータパスが、 前記複素数データＡi ，Ｃi ，Ｂi ，Ｄi を入力して演
    算Ａi ＋Ｃi ，Ｂi ＋Ｄ1 を行う第５の加算器と、 前記複素数データＡi ，Ｃi ，Ｂi ，Ｄi を前記第５の
    加算器で演算することなく通過させる第５のバイパス
    と、 前記第５の加算器または前記第５のバイパスから複素数
    データを２個ずつ取り込んで、両データの加算結果およ
    び減算結果を出力する第１の加減算器と、 この第１の加減算器の前記加算結果とひねり係数Ｗi1ま
    たは「１」との、実数部どうしの乗算、実数部と虚数部
    との乗算、虚数部どうしの乗算および虚数部と実数部と
    の乗算を順次行う第５の乗算器と、 前記第１の加減算器の前記減算結果とひねり係数Ｗi3ま
    たは「１」との、実数部どうしの乗算、実数部と虚数部
    との乗算、虚数部どうしの乗算および虚数部と実数部と
    の乗算を順次行う第６の乗算器と、 この第５の乗算器から入力した実数部どうしの乗算結果
    から虚数部どうしの乗算結果を減算するとともに、実数
    部と虚数部との乗算結果を虚数部と実数部との乗算結果
    に加算して、これらの演算結果を演算結果ａi の実数部
    および虚数部として出力し、さらに、第６の乗算器から
    入力した実数部どうしの乗算結果から虚数部どうしの乗
    算結果を減算するとともに、実数部と虚数部との乗算結
    果を虚数部と実数部との乗算結果に加算して、これらの
    演算結果を演算結果ｃi の実数部および虚数部として出
    力する第２の加減算器と、 を備えたことを特徴とする請求項２に記載の高速フーリ
    エ変換処理装置。
  6. 【請求項６】 前記第２のデータパスが、 前記複素数データＡi ，Ｃi ，Ｂi ，Ｄi を入力して演
    算Ａi −Ｃi ，ｊ（Ｂi −Ｄ1 ）を行う減算／複素減算
    器と、 前記複素数データＡi ，Ｃi ，Ｂi ，Ｄi を前記減算／
    複素減算器で演算することなく通過させる第６のバイパ
    スと、 前記減算／複素減算器または前記第６のバイパスから複
    素数データを２個ずつ取り込んで、両データの減算結果
    および加算結果を出力する第３の加減算器と、 この第３の加減算器の前記減算結果とひねり係数Ｗi2ま
    たは「１」との、実数部どうしの乗算、実数部と虚数部
    との乗算、虚数部どうしの乗算および虚数部と実数部と
    の乗算を順次行う第７の乗算器と、 前記第３の加減算器の前記加算結果とひねり係数Ｗi4ま
    たは「１」との、実数部どうしの乗算、実数部と虚数部
    との乗算、虚数部どうしの乗算および虚数部と実数部と
    の乗算を順次行う第８の乗算器と、 この第７の乗算器から入力した実数部どうしの乗算結果
    から虚数部どうしの乗算結果を減算するとともに、実数
    部と虚数部との乗算結果を虚数部と実数部との乗算結果
    に加算して、これらの演算結果を演算結果ｂi の実数部
    および虚数部として出力し、さらに、第８の乗算器から
    入力した実数部どうしの乗算結果から虚数部どうしの乗
    算結果を減算するとともに、実数部と虚数部との乗算結
    果を虚数部と実数部との乗算結果に加算して、これらの
    演算結果を演算結果ｄi の実数部および虚数部として出
    力する第４の加減算器と、 を備えたことを特徴とする請求項２または５に記載の高
    速フーリエ変換処理装置。
  7. 【請求項７】 前記演算手段にブロック浮動小数点演算
    法を用いて高速フーリエ変換演算を実行させるためのブ
    ロック浮動小数点検出記憶手段を、さらに有することを
    特徴とする請求項１〜６のいずれかに記載の高速フーリ
    エ変換処理装置。
  8. 【請求項８】 離散値の複素数データを入力して、可変
    サンプル点数の高速フーリエ変換演算を基数４または基
    数２のアルゴリズムで実行する高速フーリエ変換処理装
    置において、 サンプル点数が４n ×２個または４n 個（ｎは自然数）
    の前記複素数データを外部から入力して１つのグループ
    として一時的に記憶する作業用記憶手段と、 この作業用記憶手段に記憶された前記複素数データの各
    グループを計算列とサンプル点番号とにしたがって１６
    個のグループＡG1，ＢG1，ＣG1，ＤG1，ＡG2，ＢG2，Ｃ
    G2，ＤG2，ＡG3，ＢG3，ＣG3，ＤG3，ＡG4，ＢG4，
    ＣG4，ＤG4に分割し、分割後の各グループの組合せ｛Ａ
    G1，ＢG1，ＣG1，ＤG1｝，｛ＡG2，ＢG2，ＣG2，
    ＤG2｝，｛ＡG3，ＢG3，ＣG3，ＤG3｝，｛ＡG4，ＢG4，
    ＣG4，ＤG4｝のそれぞれについて、各組合わせの各グル
    ープに属するｉ番目の前記複素数データＡi，Ｂi ，Ｃi
    ，Ｄi とひねり係数Ｗi1，Ｗi2，Ｗi3，Ｗi4を用いた
    演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（１） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（２） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（３） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（４） を実行する第１の演算手段と、 この第１の演算手段の演算結果ａi ，ｂi ，ｃi ，ｄi
    を４個ずつ取り込んで４行４列の行列を形成した後でこ
    の行列を転置し、これにより得られた転置行列を構成す
    る複素数データを１列ずつ出力する転置手段と、 この転置手段から入力した前記複素数データをＡi ，Ｂ
    i ，Ｃi ，Ｄi として前記演算（１）〜（４）を順次行
    うとともにその結果であるａi ，ｂi ，ｃi ，ｄi を前
    記作業用記憶手段に前記グループの組合せ｛ＡG1，
    ＡG2，ＡG3，ＡG4｝，｛ＢG1，ＢG2，ＢG3，ＢG4｝，
    ｛ＣG1，ＣG2，ＣG3，ＣG4｝，｛ＤG1，ＤG2，ＤG3，Ｄ
    G4｝に順次記憶させる第２の演算手段と、 を備えたことを特徴とする高速フーリエ変換処理装置。
  9. 【請求項９】 前記第１の演算手段または前記第２の演
    算手段の一方が、 前記第１の演算手段および前記第２の演算手段による前
    記演算（１）〜（４）が合計でｎ回繰り返された後で、
    前記サンプル点数が４n ×２個の場合にはさらにこの演
    算処理によって得られた複素数データＡi ，Ｂi ，Ｃ
    i ，Ｄi を用いた演算 ａi ＝Ａi ＋Ｂi ・・・（５） ｂi ＝Ａi −Ｂi ・・・（６） ｃi ＝Ｃi ＋Ｄi ・・・（７） ｄi ＝Ｃi −Ｄi ・・・（８） をすべてのｉについて実行するとともにその結果である
    ａi ，ｂi ，ｃi ，ｄiを前記作業用記憶手段にそれぞ
    れ記憶する演算処理を１回行うように構成されたことを
    特徴とする請求項８に記載の高速フーリエ変換処理装
    置。
  10. 【請求項１０】 前記第１の演算手段が、前記演算
    （１），（２），（５），（６）または前記演算
    （１），（２）を適宜行うように構成された第１のデー
    タパスと、前記演算（３），（４），（７），（８）ま
    たは前記演算（３），（４）を適宜行うように構成され
    た第２のデータパスとを備え、且つ、前記第２の演算手
    段が、前記演算（１），（２），（５），（６）または
    前記演算（１），（２）を適宜行うように構成された第
    ３のデータパスと、前記演算（３），（４），（７），
    （８）または前記演算（３），（４）を適宜行うように
    構成された第４のデータパスとを備えたことを特徴とす
    る請求項９に記載の高速フーリエ変換処理装置。
  11. 【請求項１１】 前記第１のデータパスまたは前記第３
    のデータパスの少なくとも一方が、 前記複素数データＡi ，Ｃi を入力して加算する第１の
    加算器と、 前記複素数データＡi ，Ｃi を前記第１の加算器で加算
    することなく通過させる第１のバイパスと、 前記複素数データＢi ，Ｄi を入力して加算する第２の
    加算器と、 前記複素数データＢi ，Ｄi を前記第２の加算器で加算
    することなく通過させる第２のバイパスと、 前記第１の加算器の出力または前記第１のバイパスの出
    力と前記第２の加算器の出力または前記第２のバイパス
    の出力とを入力して加算する第３の加算器と、 前記第１の加算器の出力または前記第１のバイパスの出
    力と前記第２の加算器の出力または前記第２のバイパス
    の出力とを入力して減算する第１の減算器と、 前記第３の加算器の演算結果に前記ひねり係数Ｗi1また
    は「１」を乗算して、演算結果ａi を出力する第１の乗
    算器と、 前記第１の減算器の演算結果に前記ひねり係数Ｗi3また
    は「１」を乗算して、演算結果ｃi を出力する第２の乗
    算器と、 を備えたことを特徴とする請求項１０に記載の高速フー
    リエ変換処理装置。
  12. 【請求項１２】 前記第２のデータパスまたは前記第４
    のデータパスの少なくとも一方が、 前記複素数データＡi ，Ｃi を入力して減算する第２の
    減算器と、 前記複素数データＡi ，Ｃi を前記第２の減算器で減算
    することなく通過させる第３のバイパスと、 前記複素数データＢi ，Ｄi を入力して減算したのちｊ
    を乗算する複素減算器と、 前記複素数データＢi ，Ｄi を前記複素減算器で複素減
    算することなく通過させる第４のバイパスと、 前記第２の減算器の出力または前記第３のバイパスの出
    力と前記複素減算器の出力または前記第４のバイパスの
    出力とを入力して加算する第４の加算器と、 前記第２の減算器の出力または前記第３のバイパスの出
    力と前記複素減算器の出力または前記第４のバイパスの
    出力とを入力して減算する第３の減算器と、 前記第４の加算器の演算結果に前記ひねり係数Ｗi2また
    は「１」を乗算して、演算結果ｂi を出力する第３の乗
    算器と、 前記第３の減算器の演算結果に前記ひねり係数Ｗi4また
    は「１」を乗算して、演算結果ｄi を出力する第４の乗
    算器と、 を備えたことを特徴とする請求項１０または１１に記載
    の高速フーリエ変換処理装置。
  13. 【請求項１３】 前記第１のデータパスまたは前記第３
    のデータパスの少なくとも一方が、 前記複素数データＡi ，Ｃi ，Ｂi ，Ｄi を入力して演
    算Ａi ＋Ｃi ，Ｂi ＋Ｄ1 を行う第５の加算器と、 前記複素数データＡi ，Ｃi ，Ｂi ，Ｄi を前記第５の
    加算器で演算することなく通過させる第５のバイパス
    と、 前記第５の加算器または前記第５のバイパスから複素数
    データを２個ずつ取り込んで、両データの加算結果およ
    び減算結果を出力する第１の加減算器と、 この第１の加減算器の前記加算結果とひねり係数Ｗi1ま
    たは「１」との、実数部どうしの乗算、実数部と虚数部
    との乗算、虚数部どうしの乗算および虚数部と実数部と
    の乗算を順次行う第５の乗算器と、 前記第１の加減算器の前記減算結果とひねり係数Ｗi3ま
    たは「１」との、実数部どうしの乗算、実数部と虚数部
    との乗算、虚数部どうしの乗算および虚数部と実数部と
    の乗算を順次行う第６の乗算器と、 前記第５の乗算器から入力した実数部どうしの乗算結果
    から虚数部どうしの乗算結果を減算するとともに、実数
    部と虚数部との乗算結果を虚数部と実数部との乗算結果
    に加算して、これらの演算結果を演算結果ａi の実数部
    および虚数部として出力し、さらに、第６の乗算器から
    入力した実数部どうしの乗算結果から虚数部どうしの乗
    算結果を減算するとともに、実数部と虚数部との乗算結
    果を虚数部と実数部との乗算結果に加算して、これらの
    演算結果を演算結果ｃi の実数部および虚数部として出
    力する第２の加減算器と、 を備えたことを特徴とする請求項１０に記載の高速フー
    リエ変換処理装置。
  14. 【請求項１４】 前記第２のデータパスまたは前記第４
    のデータパスの少なくとも一方が、 前記複素数データＡi ，Ｃi ，Ｂi ，Ｄi を入力して演
    算Ａi −Ｃi ，ｊ（Ｂi −Ｄ1 ）を行う減算／複素減算
    器と、 前記複素数データＡi ，Ｃi ，Ｂi ，Ｄi を前記減算／
    複素減算器で演算することなく通過させる第５のバイパ
    スと、 前記減算／複素減算器または前記第６のバイパスから複
    素数データを２個ずつ取り込んで、両データの減算結果
    および加算結果を出力する第３の加減算器と、 この第３の加減算器の前記減算結果とひねり係数Ｗi2ま
    たは「１」との、実数部どうしの乗算、実数部と虚数部
    との乗算、虚数部どうしの乗算および虚数部と実数部と
    の乗算を順次行う第７の乗算器と、 前記第３の加減算器の前記加算結果とひねり係数Ｗi4ま
    たは「１」との、実数部どうしの乗算、実数部と虚数部
    との乗算、虚数部どうしの乗算および虚数部と実数部と
    の乗算を順次行う第８の乗算器と、 前記第７の乗算器から入力した実数部どうしの乗算結果
    から虚数部どうしの乗算結果を減算するとともに、実数
    部と虚数部との乗算結果を虚数部と実数部との乗算結果
    に加算して、これらの演算結果を演算結果ｂi の実数部
    および虚数部として出力し、さらに、第８の乗算器から
    入力した実数部どうしの乗算結果から虚数部どうしの乗
    算結果を減算するとともに、実数部と虚数部との乗算結
    果を虚数部と実数部との乗算結果に加算して、これらの
    演算結果を演算結果ｄi の実数部および虚数部として出
    力する第４の加減算器と、 を備えたことを特徴とする請求項１０または１３に記載
    の高速フーリエ変換処理装置。
  15. 【請求項１５】 前記演算手段にブロック浮動小数点演
    算法を用いて高速フーリエ変換演算を実行させるための
    ブロック浮動小数点検出記憶手段を、さらに有すること
    を特徴とする請求項８〜１４のいずれかに記載の高速フ
    ーリエ変換処理装置。
  16. 【請求項１６】 離散値の複素数データを入力して、可
    変サンプル点数の高速フーリエ変換演算を基数４または
    基数２のアルゴリズムで実行する高速フーリエ変換処理
    装置において、 サンプル点数が２Ｎ（Ｎ＝４n ×２または４n ；ｎは自
    然数）個の前記複素数データを外部から入力して１つの
    グループとして一時的に記憶する作業用記憶手段と、 この作業用記憶手段に記憶された前記複素数データの各
    グループを計算列とサンプル点番号とにしたがって８個
    のグループＡ1 ，Ｂ1 ，Ｃ1 ，Ｄ1 ，Ａ2 ，Ｂ2 ，
    Ｃ2 ，Ｄ2 に分割し、分割後の各グループＡ1 ，Ｂ1 ，
    Ｃ1 ，Ｄ1 ，Ａ2 ，Ｂ2 ，Ｃ2 ，Ｄ2 に属するｉ番目の
    前記複素数データＡ1i，Ｂ1i，Ｃ1i，Ｄ1i，Ａ2i，
    Ｂ2i，Ｃ2i，Ｄ2iとひねり係数Ｗ1i1 ，Ｗ1i2 ，
    Ｗ1i3 ，Ｗ1i4 ，Ｗ2i1，Ｗ2i2 ，Ｗ2i3 ，Ｗ2i4 を用
    いた演算 ａ1i＝｛（Ａ1i＋Ｃ1i）＋（Ｂ1i＋Ｄ1i）｝×Ｗ1i1 ・・・（１） ｃ1i＝｛（Ａ1i＋Ｃ1i）−（Ｂ1i＋Ｄ1i）｝×Ｗ1i3 ・・・（２） ｂ1i＝｛（Ａ1i−Ｃ1i）−ｊ（Ｂ1i−Ｄ1i）｝×Ｗ1i2 ・・・（３） ｄ1i＝｛（Ａ1i−Ｃ1i）＋ｊ（Ｂ1i−Ｄ1i）｝×Ｗ1i4 ・・・（４） ａ2i＝｛（Ａ2i＋Ｃ2i）＋（Ｂ2i＋Ｄ2i）｝×Ｗ2i1 ・・・（５） ｃ2i＝｛（Ａ2i＋Ｃ2i）−（Ｂ2i＋Ｄ2i）｝×Ｗ2i3 ・・・（６） ｂ2i＝｛（Ａ2i−Ｃ2i）−ｊ（Ｂ2i−Ｄ2i）｝×Ｗ2i2 ・・・（７） ｄ2i＝｛（Ａ2i−Ｃ2i）＋ｊ（Ｂ2i−Ｄ2i）｝×Ｗ2i4 ・・・（８） をすべてのｉについて実行するとともにその結果である
    ａ1i，ｂ1i，ｃ1i，ｄ1i，ａ2i，ｂ2i，ｃ2i，ｄ2iを前
    記作業用記憶手段に前記複素数データＡ1i，Ｂ1i，
    Ｃ1i，Ｄ1i，Ａ2i，Ｂ2i，Ｃ2i，Ｄ2iとしてそれぞれ記
    憶する一連の演算処理を１回行った後、前記作業記憶手
    段に記憶された前記複素数データを計算列とサンプル点
    番号とにしたがって４個のグループに分割する処理を１
    回行い、さらに、これらの各グループを計算列とサンプ
    ル点番号とにしたがって４個のグループＡ，Ｂ，Ｃ，Ｄ
    に分割し、分割後の各グループＡ，Ｂ，Ｃ，Ｄに属する
    ｉ番目の前記複素数データＡi ，Ｂi ，Ｃi ，Ｄi とひ
    ねり係数Ｗi1，Ｗi2，Ｗi3，Ｗi4を用いた演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（９） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（１０） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（１１） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（１２） をすべてのｉについて実行するとともにその結果である
    ａi ，ｂi ，ｃi ，ｄiを前記作業用記憶手段に前記複
    素数データＡi ，Ｂi ，Ｃi ，Ｄi としてそれぞれ記憶
    する一連の演算処理をｎ−１回繰り返し、Ｎ＝４n ×２
    の場合にはさらにこの演算処理によって得られた前記複
    素数データＡi ，Ｂi ，Ｃi ，Ｄi を用いた演算 ａi ＝Ａi ＋Ｂi ・・・（１３） ｂi ＝Ａi −Ｂi ・・・（１４） ｃi ＝Ｃi ＋Ｄi ・・・（１５） ｄi ＝Ｃi −Ｄi ・・・（１６） をすべてのｉについて実行するとともにその結果である
    ａi ，ｂi ，ｃi ，ｄiを前記作業用記憶手段にそれぞ
    れ記憶する演算処理を１回行う演算手段と、 を備えたことを特徴とする高速フーリエ変換処理装置。
  17. 【請求項１７】 前記演算手段が、前記演算（１），
    （２），（９），（１０），（１３），（１４）を適宜
    行うように構成された第１のデータパスと、前記演算
    （３），（４），（１１），（１２），（１５），（１
    ６）を適宜行うように構成された第２のデータパスと、
    前記演算（５），（６），（９），（１０），（１
    ３），（１４）を適宜行うように構成された第３のデー
    タパスと、前記演算（７），（８），（１１），（１
    ２），（１５），（１６）を適宜行うように構成された
    第４のデータパスとを備えたことを特徴とする請求項１
    ６に記載の高速フーリエ変換処理装置。
  18. 【請求項１８】 前記第１のデータパスが、 複素数データＡi ，Ｃi を入力して加算する第１の加算
    器と、 前記複素数データＡi ，Ｃi を前記第１の加算器で加算
    することなく通過させる第１のバイパスと、 複素数データＢi ，Ｄi を入力して加算する第２の加算
    器と、 前記複素数データＢi ，Ｄi を前記第２の加算器で加算
    することなく通過させる第２のバイパスと、 前記第１の加算器の出力または前記第１のバイパスの出
    力と前記第２の加算器の出力または前記第２のバイパス
    の出力とを入力して加算する第３の加算器と、 前記第１の加算器の出力または前記第１のバイパスの出
    力と前記第２の加算器の出力または前記第２のバイパス
    の出力とを入力して減算する第１の減算器と、 前記第３の加算器の演算結果に前記ひねり係数Ｗi1また
    は「１」を乗算して、演算結果ａi を出力する第１の乗
    算器と、 前記第１の減算器の演算結果に前記ひねり係数Ｗi3また
    は「１」を乗算して、演算結果ｃi を出力する第２の乗
    算器と、 を備えたことを特徴とする請求項１７に記載の高速フー
    リエ変換処理装置。
  19. 【請求項１９】 前記第２のデータパスまたは前記第４
    のデータパスの少なくとも一方が、 複素数データＡi ，Ｃi を入力して減算する第２の減算
    器と、 前記複素数データＡi ，Ｃi を前記第２の減算器で減算
    することなく通過させる第３のバイパスと、 複素数データＢi ，Ｄi を入力して減算したのちｊを乗
    算する複素減算器と、 前記複素数データＢi ，Ｄi を前記複素減算器で複素減
    算することなく通過させる第４のバイパスと、 前記第２の減算器の出力または前記第３のバイパスの出
    力と前記複素減算器の出力または前記第４のバイパスの
    出力とを入力して加算する第４の加算器と、 前記第２の減算器の出力または前記第３のバイパスの出
    力と前記複素減算器の出力または前記第４のバイパスの
    出力とを入力して減算する第３の減算器と、 前記第４の加算器の演算結果に前記ひねり係数Ｗi2また
    は「１」を乗算して、演算結果ｂi を出力する第３の乗
    算器と、 前記第２の減算器の演算結果に前記ひねり係数Ｗi4また
    は「１」を乗算して、演算結果ｄi を出力する第４の乗
    算器と、 を備えたことを特徴とする請求項１７または１８に記載
    の高速フーリエ変換処理装置。
  20. 【請求項２０】 前記第１のデータパスまたは前記第３
    のデータパスの少なくとも一方が、 前記複素数データＡi ，Ｃi ，Ｂi ，Ｄi を入力して演
    算Ａi ＋Ｃi ，Ｂi ＋Ｄ1 を行う第５の加算器と、 前記複素数データＡi ，Ｃi ，Ｂi ，Ｄi を前記第５の
    加算器で演算することなく通過させる第５のバイパス
    と、 前記第５の加算器または前記第５のバイパスから複素数
    データを２個ずつ取り込んで、両データの加算結果およ
    び減算結果を出力する第１の加減算器と、 この第１の加減算器の前記加算結果とひねり係数Ｗi1ま
    たは「１」との、実数部どうしの乗算、実数部と虚数部
    との乗算、虚数部どうしの乗算および虚数部と実数部と
    の乗算を順次行う第５の乗算器と、 前記第１の加減算器の前記減算結果とひねり係数Ｗi3ま
    たは「１」との、実数部どうしの乗算、実数部と虚数部
    との乗算、虚数部どうしの乗算および虚数部と実数部と
    の乗算を順次行う第６の乗算器と、 この第５の乗算器から入力した実数部どうしの乗算結果
    から虚数部どうしの乗算結果を減算するとともに、実数
    部と虚数部との乗算結果を虚数部と実数部との乗算結果
    に加算して、これらの演算結果を演算結果ａi の実数部
    および虚数部として出力し、さらに、第６の乗算器から
    入力した実数部どうしの乗算結果から虚数部どうしの乗
    算結果を減算するとともに、実数部と虚数部との乗算結
    果を虚数部と実数部との乗算結果に加算して、これらの
    演算結果を演算結果ｃi の実数部および虚数部として出
    力する第２の加減算器と、 を備えたことを特徴とする請求項１７に記載の高速フー
    リエ変換処理装置。
  21. 【請求項２１】 前記第２のデータパスまたは前記第４
    のデータパスの少なくとも一方が、 前記複素数データＡi ，Ｃi ，Ｂi ，Ｄi を入力して演
    算Ａi −Ｃi ，ｊ（Ｂi −Ｄ1 ）を行う減算／複素減算
    器と、 前記複素数データＡi ，Ｃi ，Ｂi ，Ｄi を前記第５の
    加算器で演算することなく通過させる第６のバイパス
    と、 前記第５の加算器または前記第６のバイパスから複素数
    データを２個ずつ取り込んで、両データの減算結果およ
    び加算結果を出力する第３の加減算器と、 この第３の加減算器の前記減算結果とひねり係数Ｗi2ま
    たは「１」との、実数部どうしの乗算、実数部と虚数部
    との乗算、虚数部どうしの乗算および虚数部と実数部と
    の乗算を順次行う第７の乗算器と、 前記第３の加減算器の前記加算結果とひねり係数Ｗi4ま
    たは「１」との、実数部どうしの乗算、実数部と虚数部
    との乗算、虚数部どうしの乗算および虚数部と実数部と
    の乗算を順次行う第８の乗算器と、 前記第７の乗算器から入力した実数部どうしの乗算結果
    から虚数部どうしの乗算結果を減算するとともに、実数
    部と虚数部との乗算結果を虚数部と実数部との乗算結果
    に加算して、これらの演算結果を演算結果ｂi の実数部
    および虚数部として出力し、さらに、第８の乗算器から
    入力した実数部どうしの乗算結果から虚数部どうしの乗
    算結果を減算するとともに、実数部と虚数部との乗算結
    果を虚数部と実数部との乗算結果に加算して、これらの
    演算結果を演算結果ｄi の実数部および虚数部として出
    力する第４の加減算器と、 を備えたことを特徴とする請求項１７または２０に記載
    の高速フーリエ変換処理装置。
  22. 【請求項２２】 前記演算手段にブロック浮動小数点演
    算法を用いて高速フーリエ変換演算を実行させるための
    ブロック浮動小数点検出記憶手段を、さらに有すること
    を特徴とする請求項１６〜２１のいずれかに記載の高速
    フーリエ変換処理装置。
  23. 【請求項２３】 離散値の複素数データを入力して、可
    変サンプル点数の高速フーリエ変換演算を基数４または
    基数２のアルゴリズムで実行する高速フーリエ変換処理
    装置であって、サンプル点数が４n ×２個または４n 個
    （ｎは自然数）の前記複素数データを外部から入力して
    １つのグループとして一時的に記憶する作業用記憶手段
    と、この作業用記憶手段に記憶された前記複素数データ
    の各グループを計算列とサンプル点番号とにしたがって
    ４個のグループＡ，Ｂ，Ｃ，Ｄに分割し、分割後の各グ
    ループＡ，Ｂ，Ｃ，Ｄに属するｉ番目の前記複素数デー
    タＡi ，Ｂi ，Ｃi ，Ｄi とひねり係数Ｗi1，Ｗi2，Ｗ
    i3，Ｗi4を用いた演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（１） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（２） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（３） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（４） をすべてのｉについて実行するとともにその結果である
    ａi ，ｂi ，ｃi ，ｄiを前記作業用記憶手段に前記複
    素数データＡi ，Ｂi ，Ｃi ，Ｄi としてそれぞれ記憶
    する一連の演算処理をｎ回繰り返し、前記サンプル点数
    が４n ×２個の場合にはさらにこの演算処理によって得
    られた複素数データＡi ，Ｂi ，Ｃi ，Ｄi を用いた演
    算 ａi ＝Ａi ＋Ｂi ・・・（５） ｂi ＝Ａi −Ｂi ・・・（６） ｃi ＝Ｃi ＋Ｄi ・・・（７） ｄi ＝Ｃi −Ｄi ・・・（８） をすべてのｉについて実行するとともにその結果である
    ａi ，ｂi ，ｃi ，ｄiを前記作業用記憶手段にそれぞ
    れ記憶する演算処理を１回行う演算手段とを備えた高速
    フーリエ変換処理装置の複数個と、 これらの高速フーリエ変換処理装置が、それぞれ、選択
    的に前記複素数データを入力するための入力データ選択
    回路と、 且つ、前記複数個の高速フーリエ変換処理装置から選択
    的に演算処理後の複素数データを出力させる出力データ
    選択回路と、 を備えたことを特徴とする高速フーリエ変換処理システ
    ム。
  24. 【請求項２４】 それぞれの前記高速フーリエ変換処理
    装置が、演算式（１），（２），（５），（６）を適宜
    行なうように構成された第１のデータパスと、演算式
    （３），（４），（７），（８）を適宜行なうように構
    成された第２のデータパスとを備えたことを特徴とする
    請求項２３に記載の高速フーリエ変換処理システム。
  25. 【請求項２５】 それぞれの前記高速フーリエ変換処理
    装置に設けられた前記演算手段が、それぞれブロック浮
    動小数点演算法を用いて高速フーリエ変換演算を実行す
    るためのブロック浮動小数点検出記憶部を有することを
    特徴とする請求項２３または２４に記載の高速フーリエ
    変換処理システム。
  26. 【請求項２６】 離散値の複素数データを入力して、可
    変サンプル点数の高速フーリエ変換演算を基数４または
    基数２のアルゴリズムで実行する高速フーリエ変換処理
    装置であって、サンプル点数が４n ×２個または４n 個
    （ｎは自然数）の前記複素数データを外部から入力して
    １つのグループとして一時的に記憶する作業用記憶手段
    と、この作業用記憶手段に記憶された前記複素数データ
    の各グループを計算列とサンプル点番号とにしたがって
    ４個のグループＡ，Ｂ，Ｃ，Ｄに分割し、分割後の各グ
    ループＡ，Ｂ，Ｃ，Ｄに属するｉ番目の前記複素数デー
    タＡi ，Ｂi ，Ｃi ，Ｄi とひねり係数Ｗi1，Ｗi2，Ｗ
    i3，Ｗi4を用いた演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（１） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（２） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（３） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（４） をすべてのｉについて実行するとともにその結果である
    ａi ，ｂi ，ｃi ，ｄiを前記作業用記憶手段に前記複
    素数データＡi ，Ｂi ，Ｃi ，Ｄi としてそれぞれ記憶
    する一連の演算処理をｎ回繰り返し、前記サンプル点数
    が４n ×２個の場合にはさらにこの演算処理によって得
    られた複素数データＡi ，Ｂi ，Ｃi ，Ｄi を用いた演
    算 ａi ＝Ａi ＋Ｂi ・・・（５） ｂi ＝Ａi −Ｂi ・・・（６） ｃi ＝Ｃi ＋Ｄi ・・・（７） ｄi ＝Ｃi −Ｄi ・・・（８） をすべてのｉについて実行するとともにその結果である
    ａi ，ｂi ，ｃi ，ｄiを前記作業用記憶手段にそれぞ
    れ記憶する演算処理を１回行う演算手段とを備えた高速
    フーリエ変換処理装置の複数個と、 外部からの前記複素数データまたは他の前記高速フーリ
    エ変換処理装置の出力した前記複素数データを選択的に
    入力させるために、前記高速フーリエ変換処理装置ごと
    に設けられた入力データ選択回路と、 それぞれの前記高速フーリエ変換処理装置から選択的に
    演算処理後の複素数データを出力させる出力データ選択
    回路と、 を備えたことを特徴とする高速フーリエ変換処理システ
    ム。
  27. 【請求項２７】 それぞれの前記高速フーリエ変換処理
    装置が、演算式（１），（２），（５），（６）を適宜
    行なうように構成された第１のデータパスと、演算式
    （３），（４），（７），（８）を適宜行なうように構
    成された第２のデータパスとを備えたことを特徴とする
    請求項２６に記載の高速フーリエ変換処理システム。
  28. 【請求項２８】 それぞれの前記高速フーリエ変換処理
    装置に設けられた前記演算手段が、それぞれブロック浮
    動小数点演算法を用いて高速フーリエ変換演算を実行す
    るためのブロック浮動小数点検出記憶部を有することを
    特徴とする請求項２６または２７に記載の高速フーリエ
    変換処理システム。
  29. 【請求項２９】 離散値の複素数データを入力して、可
    変サンプル点数の高速フーリエ変換演算を基数４または
    基数２のアルゴリズムで実行する高速フーリエ変換処理
    方法において、 サンプル点数が４n ×２個または４n 個（ｎは自然数）
    の前記複素数データを外部から入力して１つのグループ
    として一時的に記憶する第１の処理過程と、 一時的に記憶された前記複素数データの各グループを計
    算列とサンプル点番号とにしたがって４個のグループ
    Ａ，Ｂ，Ｃ，Ｄに分割し、分割後の各グループＡ，Ｂ，
    Ｃ，Ｄに属するｉ番目の前記複素数データＡi ，Ｂi ，
    Ｃi ，Ｄi とひねり係数Ｗi1，Ｗi2，Ｗi3，Ｗi4を用い
    た演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（１） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（２） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（３） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（４） をすべてのｉについて実行するとともにａi ，ｂi ，ｃ
    i ，ｄi をＡi ，Ｂi ，Ｃi ，Ｄi に代入する一連の演
    算処理をｎ回繰り返し、前記サンプル点数が４n×２個
    の場合にはさらにこの演算処理によって得られた前記複
    素数データＡi ，Ｂi ，Ｃi ，Ｄi を用いた演算 ａi ＝Ａi ＋Ｂi ・・・（５） ｂi ＝Ａi −Ｂi ・・・（６） ｃi ＝Ｃi ＋Ｄi ・・・（７） ｄi ＝Ｃi −Ｄi ・・・（８） をすべてのｉについて実行するとともにその結果である
    ａi ，ｂi ，ｃi ，ｄiをそれぞれＡi ，Ｂi ，Ｃi ，
    Ｄi に代入する演算処理を１回行う第２の処理過程と、 を備えたことを特徴とする高速フーリエ変換処理方法。
  30. 【請求項３０】 前記第２の処理過程がブロック浮動小
    数点演算法を用いて高速フーリエ変換演算を実行する過
    程であることを特徴とする請求項２９に記載の高速フー
    リエ変換処理方法。
  31. 【請求項３１】 離散値の複素数データを入力して、可
    変サンプル点数の高速フーリエ変換演算を基数４または
    基数２のアルゴリズムで実行する高速フーリエ変換処理
    方法において、 サンプル点数が４n ×２個または４n 個（ｎは自然数）
    の前記複素数データを外部から入力して１つのグループ
    として一時的に記憶する第１の処理過程と、 一時的に記憶された前記複素数データの各グループを計
    算列とサンプル点番号とにしたがって１６個のグループ
    ＡG1，ＢG1，ＣG1，ＤG1，ＡG2，ＢG2，ＣG2，ＤG2，Ａ
    G3，ＢG3，ＣG3，ＤG3，ＡG4，ＢG4，ＣG4，ＤG4に分割
    する第１の演算ステップと、分割後の各グループの組合
    せ｛ＡG1，ＢG1，ＣG1，ＤG1｝，｛ＡG2，ＢG2，ＣG2，
    ＤG2｝，｛ＡG3，ＢG3，ＣG3，ＤG3｝，｛ＡG4，ＢG4，
    ＣG4，ＤG4｝のそれぞれについて、各組合わせの各グル
    ープに属するｉ番目の前記複素数データＡi ，Ｂi ，Ｃ
    i ，Ｄi とひねり係数Ｗi1，Ｗi2，Ｗi3，Ｗi4を用いた
    演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（１） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（２） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（３） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（４） を実行する第２の演算ステップと、この第２の演算ステ
    ップの演算結果ａi ，ｂi ，ｃi ，ｄi を４個ずつ取り
    込んで４行４列の行列を形成した後でこの行列を転置
    し、これにより得られた転置行列を構成する複素数デー
    タを１列ずつ出力する第３の演算ステップと、これらの
    複素数データをＡi ，Ｂi ，Ｃi ，Ｄi として前記演算
    （１）〜（４）を順次実行するとともにａi ，ｂi ，ｃ
    i ，ｄi を前記グループの組合せ｛ＡG1，ＡG2，ＡG3，
    ＡG4｝，｛ＢG1，ＢG2，ＢG3，ＢG4｝，｛ＣG1，ＣG2，
    ＣG3，，ＣG4｝，｛ＤG1，ＤG2，ＤG3，ＤG4｝の各複素
    数データＡi ，Ｂi ，Ｃi ，Ｄi に順次代入する第４の
    演算ステップとからなる一連の演算処理を前記演算
    （１）〜（４）の実行回数が合計ｎ回となるまで繰り返
    し、前記サンプル点数が４n ×２個の場合にはさらにこ
    の演算処理によって得られた前記複素数データＡi ，Ｂ
    i ，Ｃi ，Ｄi を用いた演算 ａi ＝Ａi ＋Ｂi ・・・（５） ｂi ＝Ａi −Ｂi ・・・（６） ｃi ＝Ｃi ＋Ｄi ・・・（７） ｄi ＝Ｃi −Ｄi ・・・（８） をすべてのｉについて実行するとともにその結果である
    ａi ，ｂi ，ｃi ，ｄiをそれぞれＡi ，Ｂi ，Ｃi ，
    Ｄi に代入する演算処理を１回行う第２の処理過程と、 を備えたことを特徴とする高速フーリエ変換処理方法。
  32. 【請求項３２】 前記第２の演算ステップまたは前記演
    算（５）〜（８）の少なくとも一方がブロック浮動小数
    点演算法を用いて高速フーリエ変換演算を実行する過程
    であることを特徴とする請求項３１に記載の高速フーリ
    エ変換処理方法。
  33. 【請求項３３】 離散値の複素数データを入力して、可
    変サンプル点数の高速フーリエ変換演算を基数４または
    基数２のアルゴリズムで実行する高速フーリエ変換処理
    方法において、 サンプル点数が２Ｎ（Ｎ＝４n ×２または４n ；ｎは自
    然数）個の前記複素数データを外部から入力して１つの
    グループとして一時的に記憶する第１の処理過程と、 一時的に記憶された前記複素数データの各グループを計
    算列とサンプル点番号とにしたがって８個のグループＡ
    1 ，Ｂ1 ，Ｃ1 ，Ｄ1 ，Ａ2 ，Ｂ2 ，Ｃ2 ，Ｄ2 に分割
    し、分割後の各グループＡ1 ，Ｂ1 ，Ｃ1 ，Ｄ1 ，
    Ａ2 ，Ｂ2 ，Ｃ2 ，Ｄ2 に属するｉ番目の前記複素数デ
    ータＡ1i，Ｂ1i，Ｃ1i，Ｄ1i，Ａ2i，Ｂ2i，Ｃ2i，Ｄ2i
    とひねり係数Ｗ1i1 ，Ｗ1i2 ，Ｗ1i3 ，Ｗ1i4 ，
    Ｗ2i1 ，Ｗ2i2 ，Ｗ2i3 ，Ｗ2i4 を用いた演算 ａ1i＝｛（Ａ1i＋Ｃ1i）＋（Ｂ1i＋Ｄ1i）｝×Ｗ1i1 ・・・（１） ｃ1i＝｛（Ａ1i＋Ｃ1i）−（Ｂ1i＋Ｄ1i）｝×Ｗ1i3 ・・・（２） ｂ1i＝｛（Ａ1i−Ｃ1i）−ｊ（Ｂ1i−Ｄ1i）｝×Ｗ1i2 ・・・（３） ｄ1i＝｛（Ａ1i−Ｃ1i）＋ｊ（Ｂ1i−Ｄ1i）｝×Ｗ1i4 ・・・（４） ａ2i＝｛（Ａ2i＋Ｃ2i）＋（Ｂ2i＋Ｄ2i）｝×Ｗ2i1 ・・・（５） ｃ2i＝｛（Ａ2i＋Ｃ2i）−（Ｂ2i＋Ｄ2i）｝×Ｗ2i3 ・・・（６） ｂ2i＝｛（Ａ2i−Ｃ2i）−ｊ（Ｂ2i−Ｄ2i）｝×Ｗ2i2 ・・・（７） ｄ2i＝｛（Ａ2i−Ｃ2i）＋ｊ（Ｂ2i−Ｄ2i）｝×Ｗ2i4 ・・・（８） をすべてのｉについて実行するとともにその結果である
    ａ1i，ｂ1i，ｃ1i，ｄ1i，ａ2i，ｂ2i，ｃ2i，ｄ2iをＡ
    1i，Ｂ1i，Ｃ1i，Ｄ1i，Ａ2i，Ｂ2i，Ｃ2i，Ｄ2iに代入
    する一連の演算処理を１回行った後、作業記憶手段に記
    憶された複素数データを計算列とサンプル点番号とにし
    たがって４個のグループに分割する処理を１回行い、さ
    らに、これらの各グループを計算列とサンプル点番号と
    にしたがってさらに４個のグループＡ，Ｂ，Ｃ，Ｄに分
    割し、分割後の各グループＡ，Ｂ，Ｃ，Ｄに属するｉ番
    目の前記複素数データＡi ，Ｂi ，Ｃi ，Ｄi とひねり
    係数Ｗi1，Ｗi2，Ｗi3，Ｗi4を用いた演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（９） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（１０） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（１１） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（１２） をすべてのｉについて実行するとともにその結果である
    ａi ，ｂi ，ｃi ，ｄiをＡi ，Ｂi ，Ｃi ，Ｄi に代
    入する一連の演算処理をｎ−１回繰り返し、Ｎ＝４n ×
    ２の場合にはさらにこの演算処理によって得られた複素
    数データＡi ，Ｂi ，Ｃi ，Ｄi を用いた演算 ａi ＝Ａi ＋Ｂi ・・・（１７） ｂi ＝Ａi −Ｂi ・・・（１８） ｃi ＝Ｃi ＋Ｄi ・・・（１９） ｄi ＝Ｃi −Ｄi ・・・（２０） をすべてのｉについて実行するとともにその結果である
    ａi ，ｂi ，ｃi ，ｄiをＡi ，Ｂi ，Ｃi ，Ｄi に代
    入する演算処理を１回行う第２の処理過程と、 を備えたことを特徴とする高速フーリエ変換処理方法。
  34. 【請求項３４】 前記第２の処理過程がブロック浮動小
    数点演算法を用いて高速フーリエ変換演算を実行する過
    程であることを特徴とする請求項３３に記載の高速フー
    リエ変換処理方法。
  35. 【請求項３５】 離散値の複素数データを入力して、
    サンプル点数がＮ個の高速フーリエ変換演算を基数４ま
    たは基数２のアルゴリズムで実行する第１の高速フーリ
    エ変換処理装置および第２の高速フーリエ変換処理装置
    を設けてなる高速フーリエ変換処理システムを用いて、
    サンプル点数が２Ｎ個の高速フーリエ変換処理を行なう
    高速フーリエ変換処理方法において、 外部から入力された２Ｎ個（＝４n ×２個または４n
    個；ｎは自然数）の前記複素数データを、サンプル点番
    号にしたがってＮ／４個ずつ前記第１の高速フーリエ変
    換処理装置および前記第２の高速フーリエ変換処理装置
    の各作業用記憶手段にそれぞれ交互に格納することによ
    り、これらの作業用記憶手段に前記複素数データをそれ
    ぞれ１グループとして記憶させる第１の処理過程と、 前記第１の高速フーリエ変換処理装置および前記第２の
    高速フーリエ変換処理装置の前記作業用記憶手段に記憶
    された複素数データの各グループを計算列とサンプル点
    番号とに従って４個のグループＡ，Ｂ，Ｃ，Ｄにそれぞ
    れ分割し、分割後の各グループＡ，Ｂ，Ｃ，Ｄに属する
    ｉ番目の複素数データＡi ，Ｂi ，Ｃi，Ｄi とひねり
    係数Ｗi1，Ｗi2，Ｗi3，Ｗi4を用いた演算 ａi ＝｛（Ａi ＋Ｃi ）＋（Ｂi ＋Ｄi ）｝×Ｗi1 ・・・（１） ｃi ＝｛（Ａi ＋Ｃi ）−（Ｂi ＋Ｄi ）｝×Ｗi3 ・・・（２） ｂi ＝｛（Ａi −Ｃi ）−ｊ（Ｂi −Ｄi ）｝×Ｗi2 ・・・（３） ｄi ＝｛（Ａi −Ｃi ）＋ｊ（Ｂi −Ｄi ）｝×Ｗi4 ・・・（４） をすべてのｉについて実行するとともにその結果である
    ａi ，ｂi ，ｃi ，ｄiを前記作業用記憶手段に前記複
    素数データＡi ，Ｂi ，Ｃi ，Ｄi としてそれぞれ記憶
    し、さらに、前記第１の高速フーリエ変換処理装置のグ
    ループＣ，Ｄに属する前記複素数データと前記第２の高
    速フーリエ変換処理装置のグループＡ，Ｂに属する前記
    複素数データとをそれぞれ入れ替えたのち、前記第１の
    高速フーリエ変換処理装置および前記第２の高速フーリ
    エ変換処理装置のそれぞれについてグループＢに属する
    前記複素数データとグループＣに属する前記複素数デー
    タを入れ替える第２の処理過程と、 前記第１の高速フーリエ変換処理装置および前記第２の
    高速フーリエ変換処理装置の前記作業用記憶手段に記憶
    された複素数データの各グループを計算列とサンプル点
    番号とに従ってさらに４個のグループＡ，Ｂ，Ｃ，Ｄに
    それぞれ分割し、分割後の各グループＡ，Ｂ，Ｃ，Ｄに
    属するｉ番目の複素数データＡi ，Ｂi，Ｃi ，Ｄi と
    ひねり係数Ｗi1，Ｗi2，Ｗi3，Ｗi4を用いて前記演算
    （１）〜（４）をすべてのｉについて実行するとともに
    その結果であるａi ，ｂi ，ｃi ，ｄi を前記作業用記
    憶手段に前記複素数データＡi ，Ｂi ，Ｃi ，Ｄi とし
    てそれぞれ記憶する一連の演算処理をｎ−１回繰り返
    し、前記サンプル点数が４n ×２個の場合にはさらにこ
    の演算処理によって得られた前記複素数データＡi ，Ｂ
    i ，Ｃi ，Ｄi を用いた演算 ａi ＝Ａi ＋Ｂi ・・・（５） ｂi ＝Ａi −Ｂi ・・・（６） ｃi ＝Ｃi ＋Ｄi ・・・（７） ｄi ＝Ｃi −Ｄi ・・・（８） をすべてのｉについて実行するとともにその結果である
    ａi ，ｂi ，ｃi ，ｄiを前記作業用記憶手段に前記Ａi
    ，Ｂi ，Ｃi ，Ｄi としてそれぞれ記憶する演算処理
    を１回行う第３の処理過程と、 を備えたことを特徴とする高速フーリエ変換処理方法。
  36. 【請求項３６】 前記第２の処理過程または前記第３の
    処理過程の少なくとも一方がブロック浮動小数点演算法
    を用いて高速フーリエ変換演算を実行する過程であるこ
    とを特徴とする請求項３５に記載の高速フーリエ変換処
    理方法。
  37. 【請求項３７】 前記第３の処理過程のうち、演算式
    （５），（６），（７），（８）を行う演算処理のみが
    ブロック浮動小数点演算法を用いて高速フーリエ変換演
    算を実行する過程であることを特徴とする請求項３５に
    記載の高速フーリエ変換処理方法。
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