JPH08137832A

JPH08137832A - バタフライ演算回路および同回路を用いた高速フーリエ変換装置

Info

Publication number: JPH08137832A
Application number: JP6272742A
Authority: JP
Inventors: Noboru Morita; 昇森田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-11-07
Filing date: 1994-11-07
Publication date: 1996-05-31

Abstract

(57)【要約】【目的】本発明は、ＦＦＴを利用した演算を行なう際
に必要となるバタフライ演算回路、及び、その回路を用
いて構成されるＦＦＴ装置に関し、バタフライ演算出力
のＸ側，Ｙ側を簡素な構成で任意に切替可能にし、ＦＦ
Ｔ出力として所望する側の周波数成分を容易に得られる
ようにして、多点でのＦＦＴ結果に対する相関処理を確
実に行なうことを目的とする。【構成】ＦＦＴ装置を構成するバタフライ演算回路１
を、入力データｙに回転因子Ｗ^kを乗算する乗算回路２
と、その乗算結果Ｗ^k・ｙと入力データｘとについての
加算処理又は減算処理のいずれか一方を行なう一対の加
減算回路３Ａ，３Ｂと、これらの一対の加減算回路３
Ａ，３Ｂのうち加算処理を行なうものと減算処理を行な
うものとを選択的に切り替えうる切替回路４とをそなえ
て構成する。

Description

【発明の詳細な説明】

【０００１】（目次）産業上の利用分野従来の技術（図２４〜図２９）発明が解決しようとする課題（図２４，図２５，図２
９）課題を解決するための手段（図１）作用（図１）実施例（ａ）第１実施例の説明（図２〜図４）（ｂ）第２実施例の説明（図５，図６）（ｃ）第３実施例の説明（図７）（ｄ）第４実施例の説明（図８，図９）（ｅ）第５実施例の説明（図１０〜図２３）発明の効果

【０００２】

【産業上の利用分野】本発明は、高速フーリエ変換〔以
下、ＦＦＴ（Fast Fourier Transform）という〕を利用
した演算を行なう際に必要となるバタフライ演算回路、
および、そのバタフライ演算回路を用いて構成される高
速フーリエ変換装置に関する。この種の装置によれば、
通常の離散的フーリエ変換のアルゴリズムが採用された
装置に比して計算量を大幅に減少でき、従って、信号処
理システム，データ解析システム，線型システムなどに
おける処理を著しく高速化することが可能になる。

【０００３】

【従来の技術】ＦＦＴは、本来、離散的フーリエ変換
（ＤＦＴ）とその逆変換（ＩＤＦＴ）とに要する膨大な
乗算および加減算の回数を減少させるために数学的に改
良された手法である。近年、ディジタル計算機（ＤＳ
Ｐ）の高速化やマイクロプロセッサの普及が進み、音
声，画像，電波等の解析処理分野において、ディジタル
信号解析の主流であるＦＦＴを行なうための様々な手法
および装置が提案されている。

【０００４】一般的に、ＦＦＴは、バタフライ演算を基
本演算として、これを繰り返し行なうことによって行な
うことができる。また、このＦＦＴを実現するためのハ
ードウエアとしては、バタフライ演算回路とデータ並替
回路とからなる基本ステージを１段として、この基本ス
テージを、所定の関連で適当な段数だけ直列に接続した
直列（パイプライン）型（図２４〜図２７にて後述）
や、前記直列型の前段部と並列型の後段部とを組み合わ
せた構成のもの（図２８，図２９にて後述）などが知ら
れている。

【０００５】直列型のＦＦＴ装置として、例えば、基数
ｒ＝２のＦＦＴで、サンプル値データ数（ＦＦＴ点数）
Ｎ＝８である場合の一例を図２４に示す。この場合、図
２４に示すように、３段の基本ステージ（基本回路）１
６−１，１６−２，１６−３が直列に接続されている。
ここで、基本ステージ段数Ｍは、基数ｒおよびＦＦＴ点
数Ｎに基づいて、Ｍ＝ log_rＮ＝log₂８＝３として与え
られる。

【０００６】各基本ステージ１６−１，１６−２，１６
−３は、図２５に示すように、データ並替回路１０とバ
タフライ演算回路１１とから構成されている。データ並
替回路１０は、外部から入力されるデータを演算に応じ
た順序に従って適宜並べ替えてバタフライ演算回路１１
へ２個単位で出力するものである。また、バタフライ演
算回路１１は、捻り係数乗算部１２，加算回路１３およ
び減算回路１４から構成されている。捻り係数乗算部１
２は、データ並替回路１０からの一方のデータに捻り係
数（回転因子）Ｗ^kを乗算するもので、その乗算処理を
行なう乗算回路１２ａと、この乗算回路１２ａに与える
捻り係数（回転因子）Ｗ^kを記憶する捻り係数メモリ１
２ｂとから構成されている。

【０００７】そして、例えば図２６に示すような連続時
間信号を所定サンプル間隔でサンプリングし、そのデー
タＡ０，Ａ１，Ａ２，…を、シングルストリームのデー
タ列として第１段の基本ステージ１６−１に入力する。
このとき、サンプリングするデータの数は、Ｎ＝８の８
点ＦＦＴではＡ０〜Ａ７の８個となる。図２７は、図２
４，図２５に示す８点のＦＦＴ装置によるＦＦＴのアル
ゴリズムを説明するためのもので、この図２７に示すよ
うに、第１段の基本ステージ１６−１においては、Ａ０
〜Ａ７の８個のうちの２個のデータ組（Ａ０，Ａ４），
（Ａ１，Ａ５），（Ａ２，Ａ６），（Ａ３，Ａ７）がデ
ータ並替回路１０により並べ替えられてバタフライ演算
回路１１に（ｘ，ｙ）として入力される。

【０００８】このバタフライ演算回路１１では、入力デ
ータ（ｘ，ｙ）に対するバタフライ演算（たすき掛け演
算）が行なわれる。つまり、乗算部１２によりデータｙ
毎に適当な捻り係数（回転因子）Ｗ^kを乗算し、加算回
路１３により入力データｘに乗算部１２からの乗算結果
Ｗ^k・ｙを加算した結果をデータＸ（＝ｘ＋Ｗ^k・ｙ）
として出力するとともに、減算回路１４により入力デー
タｘに乗算部１２からの乗算結果Ｗ^k・ｙを減算した結
果をデータＹ（＝ｘ−Ｗ^k・ｙ）として出力する。

【０００９】このようにして算出された第１段の基本ス
テージ１６−１からの演算結果Ａ₁0（＝Ａ０＋Ｗ^k・Ａ
４），Ａ₁1（＝Ａ１＋Ｗ^k・Ａ５），…，Ａ₁4（＝Ａ０
−Ｗ ^k・Ａ４），Ａ₁5（＝Ａ１−Ｗ^k・Ａ５），…，Ａ
₁7（＝Ａ３−Ｗ^k・Ａ７）は、第２段の基本ステージ１
６−２に入力される。この第２段の基本ステージ１６−
２においては、Ａ₁0〜Ａ₁7のうちの２個のデータ組（Ａ
₁0，Ａ₁2），（Ａ₁1，Ａ₁3），（Ａ₁4，Ａ₁6），（Ａ
₁5，Ａ₁7）がデータ並替回路１０により並べ替えられて
バタフライ演算回路１１に入力され、上述と同様のバタ
フライ演算が行なわれ、その演算結果Ａ₂0〜Ａ₂7が第３
段の基本ステージ１６−３に入力される。

【００１０】さらに、第３段の基本ステージ１６−３に
おいては、Ａ₂0〜Ａ₂7のうちの２個のデータ組（Ａ₂0，
Ａ₂1），（Ａ₂2，Ａ₂3），（Ａ₂4，Ａ₂5），（Ａ₂6，Ａ
₂7）がデータ並替回路１０により並べ替えられてバタフ
ライ演算回路１１に入力され、上述と同様のバタフライ
演算が行なわれ、その演算結果Ａ₃0〜Ａ₃7がＦＦＴ結果
として出力される。なお、データを示す符号“Ａ”の右
下に添えた数字１〜３は、そのデータが何段目の基本ス
テージからの出力であるかを示すものである。

【００１１】つまり、各データ組は、基本ステージ１６
−１，１６−２，１６−３の順でＮ／２，Ｎ／２²，Ｎ
／２³ずつ離れたデータを対として選択されている。上
述した例は８点ＦＦＴであるので、基本ステージの段数
は３段であるが、ＦＦＴ点数Ｎが２^mであれば、１つ離
れたデータどうしがデータ組として選択されるまでバタ
フライ演算を行なう、即ちｍ（＝log₂２^m）段のバタフ
ライ演算を行なうことにより、Ｎ点のＦＦＴ結果が得ら
れる。

【００１２】次に、直列型の前段部と並列型の後段部と
を組み合わせたＦＦＴ装置の一例を図２８により説明す
る。この図２８に示すＦＦＴ装置は、前段の直列型ＦＦ
Ｔ回路５１Ａと後段の並列型ＦＦＴ回路５１Ｂとから構
成され、基数ｒ＝２，ＦＦＴ点数Ｎ＝３２のＦＦＴを行
なうものである。そして、直列型ＦＦＴ回路５１Ａは、
図２４と同様に３段の基本ステージ１６−１〜１６−３
を直列に接続した４組の直列回路５２−１〜５２−４を
並列に配置した構成になっている。つまり、各直列回路
５２−１〜５２−４は、図２４に示したＦＦＴ装置と同
様に、基数ｒ＝２，ＦＦＴ点数Ｎ＝８のＦＦＴを行なう
構成になっている。なお、各基本ステージ１６−１〜１
６−３は、図２５により前述したものと同一の構成にな
っている。

【００１３】また、並列型ＦＦＴ回路５１Ｂは、２組の
並列回路５３Ａ，５３Ｂを並列に配置されるとともに、
４個のセレクタ（データ選択部）５６−１〜５６−４を
そなえて構成されている。並列回路５３Ａは、直列型Ｆ
ＦＴ回路５１Ａの各直列回路５２−１〜５２−４からの
Ｘ出力を入力されて基数ｒ＝２，ＦＦＴ点数Ｎ＝４のＦ
ＦＴを行なうもので、図２５により前述したバタフライ
演算回路１１と同一構成の４個のバタフライ演算回路５
４−１，５４−２，５５−１，５５−２を２行２列の形
式で配置されて構成されている。第４段のバタフライ演
算回路５４−１からのＸ出力，Ｙ出力はそれぞれ第５段
の２つのバタフライ演算回路５５−１，５５−２に入力
されるとともに、第４段のバタフライ演算回路５４−２
からのＸ出力，Ｙ出力もそれぞれ第５段の２つのバタフ
ライ演算回路５５−１，５５−２に入力されるようにな
っている。

【００１４】並列回路５３Ｂは、直列型ＦＦＴ回路５１
Ａの各直列回路５２−１〜５２−４からのＹ出力を入力
されて基数ｒ＝２，ＦＦＴ点数Ｎ＝４のＦＦＴを行なう
もので、４個のバタフライ演算回路５４−３，５４−
４，５５−３，５５−４を２行２列の形式で配置されて
構成されている。これらのバタフライ演算回路５４−
３，５４−４，５５−３，５５−４も、前述した並列回
路５３Ａのバタフライ演算回路５４−１，５４−２，５
５−１，５５−２と同様に接続されている。

【００１５】そして、第５段のバタフライ演算回路５５
−１〜５５−４からのＸ出力もしくはＹ出力のいずれか
一方が、セレクタ（データ選択部）５６−１〜５６−４
により選択されてＦＦＴ結果として出力されるようにな
っている。このような構成のＦＦＴ装置により、シング
ルストリームの３２点のデータＡ00，Ａ01，…，Ａ31に
ついてＦＦＴを行なう場合には、まず、これらのデータ
を４つの８点のデータグループＡ00，Ａ04，Ａ08，…，
Ａ28；Ａ01，Ａ05，Ａ09，…，Ａ29；Ａ02，Ａ06，Ａ1
0，…，Ａ30；Ａ03，Ａ07，Ａ11，…，Ａ31に分け、各
データグループに対して、それぞれ前段の直列型ＦＦＴ
回路５１Ａの各直列回路５２−１〜５２−４（３段の基
本ステージ１６−１〜１６−３）により８点のＦＦＴを
行なう。

【００１６】この後、直列回路５２−１の基本ステージ
１６−３からのＸ出力グループA₃00，A₃08，A₃16，A₃24
と直列回路５２−３の基本ステージ１６−３からのＸ出
力グループA₃02，A₃10，A₃18，A₃26とが、並列回路５３
Ａのバタフライ演算回路５４−１に入力され、直列回路
５２−２の基本ステージ１６−３からのＸ出力グループ
A₃01，A₃09，A₃17，A₃25と直列回路５２−４の基本ステ
ージ１６−３からのＸ出力グループA₃03，A₃11，A₃19，
A₃27とが、並列回路５３Ａのバタフライ演算回路５４−
２に入力される。

【００１７】同様に、直列回路５２−１の基本ステージ
１６−３からのＹ出力グループA₃04，A₃12，A₃20，A₃28
と直列回路５２−３の基本ステージ１６−３からのＹ出
力グループA₃06，A₃14，A₃22，A₃30とが、並列回路５３
Ｂのバタフライ演算回路５４−３に入力され、直列回路
５２−２の基本ステージ１６−３からのＹ出力グループ
A₃05，A₃13，A₃21，A₃29と直列回路５２−４の基本ステ
ージ１６−３からのＹ出力グループA₃07，A₃15，A₃23，
A₃31とが、並列回路５３Ｂのバタフライ演算回路５４−
４に入力される。

【００１８】そして、これらの並列回路５３Ａ，５３Ｂ
により４点のＦＦＴを行ない、セレクタ５６−１〜５６
−４により、例えば、第５段のバタフライ演算回路５５
−１〜５５−４のＸ出力を選択することで、ＦＦＴ出力
の下半分側（周波数インデックスで０〜N/2-1)つまりA₅
00，A₅08，A₅16，A₅24；A₅02，A₅10，A₅18，A₅26；A₅0
4，A₅12，A₅20，A₅28；A₅06，A₅14，A₅22，A₅30が、最
終的なＦＦＴ結果として出力される。ここで、データを
示す符号Ａの右下に添えた数字３，５等は、そのデータ
が何段目の出力（基本ステージもしくはバタフライ演算
回路）であるかを示すものである。また、符号Ａの右下
添字の後に付される数字は、データサンプリング順序を
示すシーケンシャルナンバーである。

【００１９】このように、直列型ＦＦＴ回路５１Ａと並
列型ＦＦＴ回路１Ｂとを組み合わせることにより、フー
リエ変換の並列度を入力データの点数Ｎと処理速度との
関係において柔軟に定めることが可能になり、従って、
処理の高速性を確保しながら、その処理に必要なハード
ウエアの規模を縮小することができる。なお、上述した
例では、シングルストリームの３２点データの場合につ
いて説明したが、マルチストリームモード（２，４，
８，１６ストリームモード）の３２点データについても
同様にしてＦＦＴを行なうことができるが、その場合、
ストリーム数をＩとすると、〔５−log₂Ｉ〕段の基本ス
テージ１６−１〜１６−３，バタフライ演算回路５４−
１〜５４−４，５５−１〜５５−４を用いてＦＦＴを行
ない、後段側の回路はデータをバイパス（スルー）して
ＦＦＴ結果を出力する。

【００２０】例えば、８ストリームモードの場合を図２
９に示す。この場合、〔５−log₂８〕＝２であるので、
ＦＦＴは、最初の２段、つまり各直列回路５２−１〜５
２−４における基本ステージ１６−１，１６−２を用い
て行ない、それ以降の基本ステージ１６−３およびバタ
フライ演算回路５４−１〜５４−４，５５−１〜５５−
４では、ＦＦＴを行なわずにデータを通過させる。図２
９において、基本ステージ１６−３およびバタフライ演
算回路５４−１〜５４−４，５５−１〜５５−４のブロ
ック中に記載された“＝＝＝＝”がスルー動作状態にな
っていることを示している。

【００２１】これにより、８ストリームモードの３２点
データについて各ストリーム毎に４点ＦＦＴが施される
ことになる。このような機能を実現するために、各基本
ステージ１６−１〜１６−３，バタフライ演算回路５４
−１〜５４−４，５５−１〜５５−４には、通常、デー
タをバイパスさせるための機能もそなえられている。こ
こで、図２９に示す例では、２ストリーム分のデータＡ
０〜Ａ３；Ｅ０〜Ｅ３が直列回路５２−１に入力され、
２ストリーム分のデータＢ０〜Ｂ３；Ｆ０〜Ｆ３が直列
回路５２−２に入力され、２ストリーム分のデータＣ０
〜Ｃ３；Ｇ０〜Ｇ３が直列回路５２−３に入力され、２
ストリーム分のデータＤ０〜Ｄ３；Ｈ０〜Ｈ３が直列回
路５２−４に入力されている。なお、同一のアルファベ
ットで示されるデータは同一ストリームのデータである
ことを示し、各アルファベットの後の数字は、同一スト
リーム内でのデータ順序を示している。

【００２２】そして、各直列回路５２−１〜５２−４の
最初の２段の基本ステージ１６−１，１６−２により、
各ストリーム毎に４点ＦＦＴが施される。基本ステージ
１６−２からの出力Ａ₂0〜Ａ₂3；Ｅ₂0〜Ｅ₂3；Ｂ₂0〜Ｂ
₂3；Ｆ₂0〜Ｆ₂3；Ｃ₂0〜Ｃ₂3；Ｇ₂0〜Ｇ₂3；Ｄ₂0〜Ｄ
₂3；Ｈ₂0〜Ｈ₂3は、ＦＦＴ結果として、後段の基本ステ
ージ１６−３およびバタフライ演算回路５４−１〜５４
−４，５５−１〜５５−４を通過し、セレクタ５６−１
〜５６−４から出力される。

【００２３】図２９では、セレクタ５６−１，５６−２
はバタフライ演算回路５５−１，５５−２のＸ出力を選
択することで、符号“Ａ”，“Ｅ”，“Ｃ”，“Ｇ”で
示すストリームデータについては、ＦＦＴ出力の下半分
側（周波数インデックスで０〜N/2-1)つまりＡ₂0，Ａ
₂2；Ｅ₂0，Ｅ₂2；Ｃ₂0，Ｃ₂2；Ｇ₂0，Ｇ₂2が、最終的な
ＦＦＴ結果として出力される。

【００２４】また、セレクタ５６−３，５６−４はバタ
フライ演算回路５５−３，５５−４のＹ出力を選択する
ことで、符号“Ｂ”，“Ｆ”，“Ｄ”，“Ｈ”で示すス
トリームデータについては、ＦＦＴ出力の上半分側（周
波数インデックスでN/2 〜N-1)つまりＢ₂1，Ｂ₂3；Ｆ
₂1，Ｆ₂3；Ｄ₂1，Ｄ₂3；Ｈ₂1，Ｈ₂3が、最終的なＦＦＴ
結果として出力される。

【００２５】ここで、データを示す各符号Ａ〜Ｈの右下
に添えた数字２は、そのデータが第２段の基本ステージ
１６−２からの出力であることを示している。また、各
符号Ａ〜Ｈの右下添字の後に付される数字は、データサ
ンプリング順序を示すシーケンシャルナンバーである。

【００２６】

【発明が解決しようとする課題】ところで、地球上の複
数箇所から同一天体（電波源）の観測を電波望遠鏡を行
なった場合には、各電波望遠鏡の受信機でサンプルした
信号をＦＦＴした後、その複数箇所での観測結果（ＦＦ
Ｔ結果）について相関処理を施し、観測対象の電波源に
ついての情報を明確化することが行なわれている。この
とき、相関すべき対になる相手の周波数が互いに一致し
ている必要がある。

【００２７】また、一般に、ＦＦＴを図２４のような直
列型（パイプライン型）で構成した場合、ＦＦＴの最終
ステージからのＸ出力およびＹ出力からは、それぞれＦ
ＦＴ出力の下半分側（周波数インデックスで０〜N/2-
1)、または、上半分側（周波数インデックスでN/2 〜N-
1)に分離された状態で各周波数成分が取り出される。し
かし、同じ電波源を観測して得られたデータにおいて
も、各電波望遠鏡の受信機の局部発振の各周波数とアン
チ・エイリアシング・フィルタ(anti-aliasingfilter)
の通過帯域とによって、ＦＦＴ出力の周波数成分のうち
下半分側が有効か上半分側が有効かは異なってくる。

【００２８】これらのデータをＦＦＴした後に相関処理
するためには、互いにＦＦＴ出力の下半分側か上半分側
からのどちらか有効な側の周波数成分を選択して取り出
し相関処理を行なう必要がある。このため、ＦＦＴ装置
を図２５に示す従来のバタフライ演算回路を用いてパイ
プライン型で構成した場合には、ＦＦＴ後にデータ選択
回路を別にそなえる必要があった。

【００２９】また、従来のバタフライ演算回路を用い
て、図２９に示すように、前段の直列型ＦＦＴ回路５１
Ａと後段の並列型ＦＦＴ回路１ＢとからＦＦＴ装置を構
成し、入力としてマルチ・ストリーム形式のデータを扱
う場合には、最終段の各バタフライ演算回路５５−１〜
５５−４のＸ出力およびＹ出力から、周波数の同じ側
〔Ｘ出力が下半分側（図２９に示すインデックス値でい
うと偶数）であれば、Ｙ出力も下半分側〕が出力されて
しまう。

【００３０】これでは、例えばストリームＡ，Ｂで両方
のＦＦＴ出力の下半分側を必要とするような場合、セレ
クタ５６−１ではいずれか一方側だけしか出力できず、
一方のストリームについてのＦＦＴ結果が得られなくな
ってしまう。これを解決するためには、ＦＦＴ後（最終
段のバタフライ演算回路５５−１〜５５−４と各セレク
タ５６−１〜５６−４との間）に複雑なハードウエア構
成のデータ選択部をそなえる必要があった。

【００３１】なお、上述のような電波望遠鏡についての
相関処理と同様の処理は、***衝撃波の多点観測による
地中埋設物（石油，鉱脈，化石等）の位置割り出し等に
際しても用いられるものである。本発明は、このような
課題に鑑み創案されたもので、バタフライ演算出力のＸ
側，Ｙ側を簡素な構成で任意に切替可能にし、直列型の
構成であっても、あるいは、前段直列型と後段並列型と
を組み合わせた構成であっても、ＦＦＴ出力として所望
する側の周波数成分を容易に得られるようにして、多点
でのＦＦＴ結果に対する相関処理を行なう場合に極めて
有効な、バタフライ演算回路および同回路を用いた高速
フーリエ変換装置を提供することを目的とする。

【００３２】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１は第１発明のバタフラ
イ演算回路で、このバタフライ演算回路１は、乗算回路
２，一対の加減算回路３Ａ，３Ｂおよび切替回路４から
構成されている。ここで、乗算回路２は、２個の入力デ
ータの一方ｙに回転因子Ｗ^kを乗算するものであり、一
対の加減算回路３Ａ，３Ｂは、乗算回路２からの乗算結
果Ｗ^k・ｙと２個の入力データの他方ｘとについての加
算処理もしくは減算処理のいずれか一方を行ない、それ
ぞれ出力データＸ，Ｙとして出力するものである。ま
た、切替回路４は、一対の加減算回路３Ａ，３Ｂのうち
加算処理を行なうものと減算処理を行なうものとを選択
的に切り替えるためのものである（請求項１）。

【００３３】このとき、切替回路４の切替動作を指示す
る制御フラグを記憶する記憶回路をそなえ、各処理サイ
クル毎に、その記憶回路から制御フラグを読み出し、切
替回路４により制御フラグに応じた切替動作を行なうよ
うに構成してもよい（請求項２）。そして、本発明（第
２〜第５発明）の高速フーリエ変換装置は、上述したバ
タフライ演算回路１を用いて構成されている。

【００３４】つまり、第２発明の高速フーリエ変換装置
は、入力データに対し基数２の高速フーリエ変換を行な
うべく、入力データを演算に応じた順序に従って適宜並
べ替え２個単位で出力するデータ並替回路とこのデータ
並替回路からの２個の入力データに対してバタフライ演
算を行なうバタフライ演算回路とからなる基本ステージ
を、入力データ数に応じて設定される段数だけ直列に接
続して構成され、少なくとも最終段の基本ステージのバ
タフライ演算回路を、図１により上述したバタフライ演
算回路１として構成している（請求項３）。

【００３５】また、第３発明の高速フーリエ変換装置
は、多重化された複数のデータ列を入力データとして入
力され各データ列毎に基数２の高速フーリエ変換を行な
うべく、入力データを演算に応じた順序に従って適宜並
べ替え２個単位で出力するデータ並替回路とこのデータ
並替回路からの２個の入力データに対してバタフライ演
算を行なうバタフライ演算回路とこれらのデータ並替回
路およびバタフライ演算回路をバイパスして入力データ
をそのまま出力しうるバイパス回路とからなる基本ステ
ージを、入力データ数に応じて設定される段数だけ直列
に接続して構成され、複数のデータ列に対する高速フー
リエ変換のためのバタフライ演算を行なう基本ステージ
以外の基本ステージではバイパス回路を動作させるとと
もに、少なくとも最終のバタフライ演算を行なう基本ス
テージのバタフライ演算回路を、図１により上述したバ
タフライ演算回路１として構成している（請求項４）。

【００３６】さらに、第４発明の高速フーリエ変換装置
は、入力データに対し基数２の高速フーリエ変換を行な
うべく、前記第２発明と同様の基本ステージを所定段数
だけ直列接続した直列回路が複数組並列に配置された直
列型高速フーリエ変換回路と、複数のバタフライ演算回
路を行列形式で配置・接続した並列回路を並列に一対そ
なえ各直列回路の２個の出力データをそれぞれ一対の並
列回路に入力される並列型高速フーリエ変換回路とから
構成され、少なくとも並列型高速フーリエ変換回路にお
ける最終段のバタフライ演算回路を、図１により上述し
たバタフライ演算回路１として構成している（請求項
５）。

【００３７】またさらに、第５発明の高速フーリエ変換
装置は、多重化された複数のデータ列を入力データとし
て入力され各データ列毎に基数２の高速フーリエ変換を
行なうべく、前記第３発明と同様の基本ステージを所定
段数だけ直列接続した直列回路が複数組並列に配置され
た直列型高速フーリエ変換回路と、バイパス機能を有す
る複数のバタフライ演算回路を行列形式で配置・接続し
た並列回路を並列に一対そなえ各直列回路の２個の出力
データをそれぞれ一対の並列回路に入力される並列型高
速フーリエ変換回路とから構成され、バタフライ演算を
行なう直列型高速フーリエ変換回路における基本ステー
ジ以外の基本ステージではバイパス回路を動作させると
ともに、バタフライ演算を行なう並列型高速フーリエ変
換回路におけるバタフライ演算回路以外のバタフライ演
算回路ではバイパス機能を動作させ、少なくとも、最終
のバタフライ演算を行なう直列型高速フーリエ変換回路
における基本ステージのバタフライ演算回路、もしく
は、最終のバタフライ演算を行なう並列型高速フーリエ
変換回路におけるバタフライ演算回路を、図１により上
述したバタフライ演算回路１として構成している（請求
項６）。

【００３８】なお、最終段の各バタフライ演算回路の後
段に、当該バタフライ演算回路からの２個の出力データ
のうちのいずれか一方を選択して出力するデータ選択部
をそなえる場合、複数のデータ列に対応して、データ選
択部の選択すべき出力データを予め設定しておいてもよ
い（請求項７）。また、上述した各高速フーリエ変換装
置において、各バタフライ演算回路１の切替回路４の切
替動作指示用の制御フラグを記憶する記憶回路をそな
え、各処理サイクル毎に、記憶回路から制御フラグを読
み出し、切替回路４により制御フラグに応じた切替動作
を行なうように構成してもよい（請求項８）。

【００３９】

【作用】上述した第１発明のバタフライ演算回路では、
乗算回路２により入力データｙに回転因子Ｗ^kを乗算し
て中間結果Ｗ^k・ｙを出力し、一対の加減算回路３Ａ，
３Ｂにより、乗算回路２からの乗算結果Ｗ^k・ｙと入力
データｘとについての加算処理もしくは減算処理のいず
れか一方を行ない、各処理結果をそれぞれ出力データ
Ｘ，Ｙとして出力する。

【００４０】このとき、切替回路４により、加減算回路
３Ａにて加算処理を、加減算回路３Ｂにて減算処理を行
なうように切り替えた場合には、加減算回路３Ａからの
出力データＸ＝ｘ＋Ｗ^k・ｙ，加減算回路３Ｂからの出
力データＹ＝ｘ−Ｗ^k・ｙとなる一方、切替回路４によ
り、加減算回路３Ａにて減算処理を、加減算回路３Ｂに
て加算処理を行なうように切り替えた場合には、加減算
回路３Ａからの出力データＸ＝ｘ−Ｗ^k・ｙ，加減算回
路３Ｂからの出力データＹ＝ｘ＋Ｗ^k・ｙとなる。

【００４１】つまり、切替回路４による切替動作に応じ
て、バタフライ演算回路１からのＸ出力およびＹ出力
を、ｘ＋Ｗ^k・ｙまたはｘ−Ｗ^k・ｙのいずれか一方に
任意に切り替えることができる（請求項１）。このと
き、切替回路４の切替動作を指示する制御フラグを記憶
回路に予め格納しておき、各処理サイクル毎に記憶回路
から制御フラグを順次取り出し、切替回路４にて制御フ
ラグに応じた切替動作を行なうことにより、加減算回路
３Ａ，３Ｂで行なわれる演算をダイナミックに切り替え
ることができる（請求項２）。

【００４２】上述した第２発明の高速フーリエ変換装置
では、データ並替回路およびバタフライ演算回路からな
る基本ステージが所定段数だけ直列に接続され、これら
の基本ステージにより入力データに対し基数２の高速フ
ーリエ変換が施される。このとき、最終段の基本ステー
ジのバタフライ演算回路１からのＸ出力およびＹ出力を
前述のように任意に切り替えることができるので、その
Ｘ出力およびＹ出力から、高速フーリエ変換した結果の
周波数成分のうち所望する側〔周波数インデックスで０
〜N/2-1 またはN/2 〜N-1(Ｎは２の巾乗数のデータ
数）〕の周波数成分を取り出すことができる（請求項
３）。

【００４３】上述した第３発明の高速フーリエ変換装置
では、入力データとして多重化された複数のデータ列
（マルチストリーム形式のデータ）を取り扱う場合にお
いて、データ並替回路，バタフライ演算回路およびバイ
パス回路からなる基本ステージが所定段数だけ直列に接
続され、これらの基本ステージにより、データ列の多重
化数に応じた所定段数のバタフライ演算を行なうととも
に、バタフライ演算を行なう必要のない基本ステージで
はバイパス回路を動作させて入力データをそのまま通過
させることにより、各データ列毎に基数２の高速フーリ
エ変換が施される。このとき、最終のバタフライ演算を
行なう基本ステージのバタフライ演算回路１からのＸ出
力およびＹ出力を前述のように任意に切り替えることが
できるので、そのＸ出力およびＹ出力から、高速フーリ
エ変換した結果の周波数成分のうち所望する側（周波数
インデックスで０〜N/2-1 またはN/2 〜N-1)の周波数成
分を取り出すことができる（請求項４）。

【００４４】上述した第４発明の高速フーリエ変換装置
では、前段の直列型高速フーリエ変換回路および後段の
並列型高速フーリエ変換回路により入力データに対し基
数２の高速フーリエ変換が施される。このとき、最終段
の基本ステージのバタフライ演算回路１からのＸ出力お
よびＹ出力を前述のように任意に切り替えることができ
るので、そのＸ出力およびＹ出力から、高速フーリエ変
換した結果の周波数成分のうち所望する側（周波数イン
デックスで０〜N/2-1 またはN/2 〜N-1)の周波数成分を
取り出すことができる（請求項５）。

【００４５】上述した第５発明の高速フーリエ変換装置
では、入力データとして多重化された複数のデータ列
（マルチストリーム形式のデータ）を取り扱う場合にお
いて、バイパス機能を有する前段の直列型高速フーリエ
変換回路および後段の並列型高速フーリエ変換回路によ
り、データ列の多重化数に応じた所定段数のバタフライ
演算を行なうとともに、バタフライ演算を行なう必要の
ない基本ステージ，バタフライ演算回路ではバイパス機
能を動作させて入力データをそのまま通過させることに
より、各データ列毎に基数２の高速フーリエ変換が施さ
れる。このとき、最終のバタフライ演算を行なう直列型
高速フーリエ変換回路における基本ステージのバタフラ
イ演算回路１、もしくは、最終のバタフライ演算を行な
う並列型高速フーリエ変換回路におけるバタフライ演算
回路１からのＸ出力およびＹ出力を前述のように任意に
切り替えることができるので、そのＸ出力およびＹ出力
から、高速フーリエ変換した結果の周波数成分のうち所
望する側（周波数インデックスで０〜N/2-1 またはN/2
〜N-1)の周波数成分を取り出すことができる（請求項
６）。

【００４６】なお、最終段の各バタフライ演算回路の後
段にデータ選択部をそなえる場合、複数のデータ列に対
応して、データ選択部の選択すべき出力データ（Ｘ出力
もしくはＹ出力）を予め設定しておくことにより、各々
のデータ列（ストリーム）について所望する側（周波数
インデックスで０〜N/2-1 またはN/2 〜N-1)の周波数成
分を取り出すことができる（請求項７）。

【００４７】また、上述した各高速フーリエ変換装置に
おいても、各処理サイクル毎に記憶回路から制御フラグ
を順次取り出し、切替回路４にて制御フラグに応じた切
替動作を行なうことにより、最終ステージからの出力デ
ータの周波数成分を、所望する側にダイナミックに切り
替えることができる（請求項８）。

【００４８】

【実施例】以下、図面を参照して本発明の実施例を説明
する。（ａ）第１実施例の説明まず、図２により、後述する本発明の各実施例の高速フ
ーリエ変換装置において用いられるバタフライ演算回路
の構成について説明する。

【００４９】図２において、２１は本実施例のバタフラ
イ演算回路で、このバタフライ演算回路２１は、乗算回
路２２，一対のＣＬＡ（Carry Lookahead Adder;加減算
回路）２３Ａ，２３Ｂおよび切替回路２４から構成され
ている。ここで、乗算回路２２は、２個の入力データ
ｘ，ｙの一方ｙに回転因子（捻り係数）Ｗ^kを乗算する
もので、回転因子Ｗ^kは図示しないメモリ（例えば図２
５の符号１２ｂ参照）から供給され、入力データｙに応
じた回転因子Ｗ^kが、適宜、乗算回路２１により入力デ
ータｙに乗算されるようになっている。

【００５０】また、一対のＣＬＡ２３Ａ，２３Ｂは、後
述する切替回路２４の機能と相まって、乗算回路２２か
らの乗算結果Ｗ^k・ｙと２個の入力データｘ，ｙの他方
ｘとについての加算処理もしくは減算処理のいずれか一
方を行ない、それぞれ出力データＸ，Ｙとして出力する
ものである。そして、切替回路２４は、外部から供給さ
れるバタフライモード切替信号（１ビット信号）ＢＭに
応じて一対のＣＬＡ２３Ａ，２３Ｂのうち加算処理を行
なうものと減算処理を行なうものとを選択的に切り替え
るためのもので、インバータ回路２５および一対の排他
的論理和回路（ＥＯＲ）２６Ａ，２６Ｂから構成されて
いる。

【００５１】インバータ回路２５は、ＣＬＡ２３Ｂのキ
ャリーイン端子Ｃinおよび排他的論理和回路２６Ｂへの
入力ライン上に介設されており、外部からの切替信号Ｂ
Ｍが、ＣＬＡ２３Ａのキャリーイン端子Ｃinに直接入力
されるとともに、インバータ回路２５により反転されて
からＣＬＡ２３Ｂのキャリーイン端子Ｃinに入力される
ようになっている。

【００５２】排他的論理和回路２６Ａは、外部からの切
替信号ＢＭと乗算回路２２からの乗算結果Ｗ^k・ｙ（複
数ビット信号）との排他的論理和を算出して、ＣＬＡ２
３Ａのデータ入力端子Ｂへ出力するものであり、排他的
論理和回路２６Ｂは、インバータ回路２５により反転さ
れた切替信号ＢＭと乗算回路２２からの乗算結果Ｗ^k・
ｙ（複数ビット信号）との排他的論理和を算出して、Ｃ
ＬＡ２３Ｂのデータ入力端子Ｂへ出力するものである。

【００５３】なお、各ＣＬＡ２３Ａ，２３Ｂのデータ入
力端子Ａには、入力データｘが直接入力されている。ま
た、図２において、２７は切替回路２４の切替動作を指
示するための複数の制御フラグＢＦを設定・記憶する記
憶回路、２８は記憶回路２７から制御フラグＢＦを順次
取り出し前記切替信号ＢＭとしてバタフライ演算回路２
１へ出力するマルチプレクサで、このマルチプレクサ２
８により、バタフライ演算時に、各処理サイクル毎に記
憶回路２７から制御フラグＢＦを順次取り出して切替信
号ＢＭとして各バタフライ演算回路２１に与えること
で、ＣＬＡ２３Ａ，２３Ｂで行なわれる演算をダイナミ
ックに切り替えることが可能になっている。なお、これ
らの記憶回路２７およびマルチプレクサ２８による機能
は、後述するマルチストリームモード時に有効になる。

【００５４】上述のごとく構成されているバタフライ演
算回路２１の動作についてより詳細に説明すると、切替
信号ＢＭ＝０である場合、ＣＬＡ２３Ａのキャリーイン
端子Ｃinおよび排他的論理和回路２６Ａに“０”が入力
されるため、排他的論理和回路２６Ａからは乗算回路２
２による乗算結果Ｗ^k・ｙがそのままＣＬＡ２３Ａへ出
力される。そして、ＣＬＡ２３Ａにおいて、データ入力
端子Ａから入力されたデータｘと、データ入力端子Ｂか
ら入力されたデータＷ^k・ｙとが加算され、その加算結
果ｘ＋Ｗ^k・ｙが出力データＸとして出力される。

【００５５】また、切替信号ＢＭ＝０である場合、この
切替信号ＢＭはインバータ回路２５により反転され、Ｃ
ＬＡ２３Ｂのキャリーイン端子Ｃinおよび排他的論理和
回路２６Ｂには“１”が入力されるため、排他的論理和
回路２６Ｂからは乗算回路２２による乗算結果Ｗ^k・ｙ
が反転され、この乗算結果Ｗ^k・ｙについての２の補数
がＣＬＡ２３Ｂへ出力される。そして、ＣＬＡ２３Ｂに
おいて、キャリーイン端子Ｃinに入力された“１”と、
データ入力端子Ａから入力されたデータｘと、データ入
力端子Ｂから入力されたデータＷ^k・ｙついての２の補
数とを加算することにより、データｘからデータＷ^k・
ｙを減算する減算処理が行なわれ、その減算結果ｘ−Ｗ
^k・ｙが出力データＹとして出力される。

【００５６】逆に、切替信号ＢＭ＝１である場合、ＣＬ
Ａ２３Ａのキャリーイン端子Ｃinおよび排他的論理和回
路２６Ａに“１”が入力されるため、排他的論理和回路
２６Ａからは乗算回路２２による乗算結果Ｗ^k・ｙが反
転され、この乗算結果Ｗ^k・ｙについての２の補数がＣ
ＬＡ２３Ａへ出力される。そして、ＣＬＡ２３Ａにおい
て、キャリーイン端子Ｃinに入力された“１”と、デー
タ入力端子Ａから入力されたデータｘと、データ入力端
子Ｂから入力されたデータＷ^k・ｙついての２の補数と
を加算することにより、データｘからデータＷ^k・ｙを
減算する減算処理が行なわれ、その減算結果ｘ−Ｗ^k・
ｙが出力データＸとして出力される。

【００５７】また、切替信号ＢＭ＝１である場合、この
切替信号ＢＭはインバータ回路２５により反転され、Ｃ
ＬＡ２３Ｂのキャリーイン端子Ｃinおよび排他的論理和
回路２６Ｂには“０”が入力されるため、排他的論理和
回路２６Ｂからは乗算回路２２による乗算結果Ｗ^k・ｙ
がそのままＣＬＡ２３Ｂへ出力される。そして、ＣＬＡ
２３Ｂにおいて、データ入力端子Ａから入力されたデー
タｘと、データ入力端子Ｂから入力されたデータＷ^k・
ｙとが加算され、その加算結果ｘ＋Ｗ^k・ｙが出力デー
タＹとして出力される。

【００５８】このように、バタフライモード切替信号Ｂ
Ｍを“０”とすることにより、ＣＬＡ２３Ａは加算器と
して機能するとともにＣＬＡ２３Ｂは減算器として機能
する一方、バタフライモード切替信号ＢＭを“１”とす
ることにより、ＣＬＡ２３Ａは減算器として機能すると
ともにＣＬＡ２３Ｂは加算器として機能することがで
き、切替信号ＢＭの設定によって、一対のＣＬＡ２３
Ａ，２３Ｂのうち加算処理を行なうものと減算処理を行
なうものとを選択的に切り替えることができるようにな
っている。

【００５９】図３は本発明の第１実施例としての高速フ
ーリエ変換装置を示すブロック図である。この第１実施
例では、ＦＦＴ装置が直列型であり、基数ｒ＝２とし、
サンプル値データ数（ＦＦＴ点数）Ｎ＝２^Mのシングル
ストリーム形式のデータに対してＦＦＴを施す場合につ
いて説明する。この場合、図３に示すように、Ｍ段の基
本ステージ３０−１，３０−２，…，３０−Ｍが直列に
接続されている。ここで、基本ステージ段数Ｍは、基数
ｒおよびＦＦＴ点数Ｎに基づいて、Ｍ＝ log_rＮ＝log₂
２^M＝Ｍとして与えられる。

【００６０】各基本ステージ３０−１〜３０−Ｍは、図
４に示すように、データ並替回路３１と、図２より前述
したバタフライ演算回路２１とから構成されている。な
お、データ並替回路３１は、図２５に示した従来のもの
と同様に、外部から入力されるデータｘ，ｙを演算に応
じた順序に従って適宜並べ替えてバタフライ演算回路２
１へ２個単位で出力するものである。

【００６１】上述の構成により、各基本ステージ３０−
１〜３０−Ｍにおいて、従来と同様に、データ並替回路
３１によりデータの並替を行ないながら、バタフライ演
算回路２１によるバタフライ演算を行なうことで、Ｎ
（＝２^M）個の入力データに対して基数２のＦＦＴが施
される。このとき、本実施例では、最終段の基本ステー
ジ３０−Ｍのバタフライ演算回路２１からのＸ出力およ
びＹ出力を、バタフライモード切替信号ＢＭの設定に応
じて切り替えることができる。つまり、切替信号ＢＭを
“０”に設定すれば、最終段のバタフライ演算回路２１
からのＸ出力およびＹ出力は従来通りになるが、切替信
号ＢＭを“１”に設定すると、最終段のバタフライ演算
回路２１からのＸ出力およびＹ出力は、従来とは逆のも
のになる。

【００６２】従って、直列型のＦＦＴ装置において、最
終段のバタフライ演算回路２１のＸ出力およびＹ出力か
ら、ＦＦＴ結果の周波数成分のうち所望する側（周波数
インデックスで０〜N/2-1 またはN/2 〜N-1)の周波数成
分を容易に取り出すことができるので、多点でのＦＦＴ
結果に対する相関処理を確実かつ有効に行なうことがで
きる。

【００６３】なお、上述した第１実施例では、基本ステ
ージ３０−１〜３０−Ｍにおけるバタフライ演算回路２
１を全て図２に示すような構成のものとしたが、少なく
とも最終段の基本ステージ３０−Ｍにおけるバタフライ
演算回路２１のみを図２に示すような構成とし、他の基
本ステージ３０−１〜３０−（Ｍ−１）におけるバタフ
ライ演算回路は図２５に示す従来のもと同様構成として
もよく、この場合も、上述した実施例と同様の作用効果
を得ることができる。

【００６４】（ｂ）第２実施例の説明図５は本発明の第２実施例としての高速フーリエ変換装
置を示すブロック図である。この第２実施例では、ＦＦ
Ｔ装置が直列型であり、基数ｒ＝２とし、サンプル値デ
ータ数（ＦＦＴ点数）Ｎ＝２^M，マルチストリーム形式
のデータ（多重化された複数のデータ列）に対してＦＦ
Ｔを施す場合について説明する。ここでは、マルチスト
リーム数（多重化されたデータ列の数）をＩ（２の巾乗
数）とする。

【００６５】この場合も、図５に示すように、第１実施
例と同様に、Ｍ段の基本ステージ３０−１，３０−２，
…，３０−Ｍが直列に接続されているが、この第２実施
例の基本ステージ３０−１〜３０−Ｍには、図６に示す
ように、前述と同様のデータ並替回路３１および図２に
示したバタフライ演算回路２１のほかに、これらのデー
タ並替回路３１およびバタフライ演算回路２１をバイパ
スして入力データをそのまま出力しうる一対のバイパス
回路３２Ａ，３２Ｂがそなえられている。

【００６６】各バイパス回路３２Ａ，３２Ｂは、それぞ
れ、バイパスライン３３Ａ，３３Ｂおよびマルチプレク
サ３４Ａ，３４Ｂから構成されている。ここで、バイパ
スライン３３Ａ，３３Ｂは、それぞれ、入力データｘ，
ｙについてデータ並替回路３１およびバタフライ演算回
路２１を迂回させるためのものである。

【００６７】また、マルチプレクサ３４Ａは、バタフラ
イ演算回路２１からのＸ出力とバイパスライン３３Ａか
らの入力データｘとを入力され、いずれか一方を選択的
に切り替えて出力するものであり、同様に、マルチプレ
クサ３４Ｂは、バタフライ演算回路２１からのＹ出力と
バイパスライン３３Ｂからの入力データｙとを入力さ
れ、いずれか一方を選択的に切り替えて出力するもの
で、これらのマルチプレクサ３４Ａ，３４Ｂによる切替
動作は、外部からの制御信号により制御されるようにな
っている。

【００６８】つまり、マルチプレクサ３４Ａ，３４Ｂに
より、バタフライ演算回路２１からのＸ出力，Ｙ出力を
選択して出力することで、通常のバタフライ演算結果が
次段の基本ステージへ出力される一方、入力データｘ，
ｙを選択して出力することで、入力データｘ，ｙは、デ
ータ並替回路３１およびバタフライ演算回路２１による
処理を施されることなく、そのまま各基本ステージ３０
−１〜３０−Ｍを通過（スルー動作）することになる。

【００６９】上述の構成により、マルチストリームモー
ド（２，４，８，１６，…ストリームモード）のＮ点デ
ータについて、各データ列毎に以下のようにして基数２
のＦＦＴが施される。Ｉマルチストリーム形式の場合、
基本ステージ３０−１〜３０−〔Ｍ−log₂Ｉ〕により実
際のバタフライ演算を行なう一方、それよりも後段側の
log₂Ｉ段分の基本ステージ３０−〔（Ｍ−log₂Ｉ）＋
１〕〜３０−Ｍについては、前述したバイパス回路３２
Ａ，３２Ｂを動作させ、マルチプレクサ３４Ａ，３４Ｂ
によりバイパスライン３３Ａ，３３Ｂからの入力データ
ｘ，ｙを選択することで、バタフライ演算を行なわない
スルー動作状態に切り替える。

【００７０】また、最終のバタフライ演算を行なう基本
ステージ３０−〔Ｍ−log₂Ｉ〕に対しての制御フラグＢ
Ｆをストリーム数分のＩ個だけ記憶回路２７に予め設定
しておき、バタフライ演算時には、マルチプレクサ２８
により制御フラグＢＦを切替信号ＢＭとして順次取り出
し、基本ステージ３０−〔Ｍ−log₂Ｉ〕のバタフライ演
算回路２１における切替回路２４に与えることで、第１
実施例と同様にして、基本ステージ３０−〔Ｍ−log
₂Ｉ〕からの出力データの周波数成分を、ストリーム
（データ列）毎に所望する側にダイナミックに切り替え
ることができる。

【００７１】基本ステージ３０−〔Ｍ−log₂Ｉ〕からの
Ｘ出力，Ｙ出力は、基本ステージ３０−〔（Ｍ−log
₂Ｉ）＋１〕〜３０−Ｍがスルー動作状態であるので、
そのまま各ステージを通過し、最終段の基本ステージ３
０−ＭのＸ出力，Ｙ出力（ＦＦＴ結果）として出力され
る。このように、本発明の第２実施例によれば、直列型
のＦＦＴ装置において、マルチストリーム形式のデータ
に対し基数２のＦＦＴ処理を行ないながら、最終のバタ
フライ演算を行なう基本ステージ３０−〔Ｍ−log₂Ｉ〕
のバタフライ演算回路２１のＸ出力およびＹ出力から、
データ列毎にＦＦＴ結果の周波数成分のうち所望する側
（周波数インデックスで０〜N/2-1 またはN/2 〜N-1)の
周波数成分を容易に取り出すことができ、多点でのＦＦ
Ｔ結果に対する相関処理を確実かつ有効に行なうことが
できる。

【００７２】なお、上述した第２実施例では、マルチス
トリーム形式のデータに対してＦＦＴ処理を行なう場合
について説明したが、図５に示す本実施例のＦＦＴ装置
においても、バイパス回路３２Ａ，３２Ｂを動作させず
全段の基本ステージ３０−１〜３０−Ｍによりバタフラ
イ演算を行なうことで、シングルストリーム形式のＮ点
のデータに対するＦＦＴも、第１実施例と同様に行なう
ことができる。

【００７３】また、上述した第２実施例では、基本ステ
ージ３０−１〜３０−Ｍにおけるバタフライ演算回路２
１を全て図２に示すような構成のものとしたが、少なく
とも最終のバタフライ演算を行なう基本ステージ３０−
〔Ｍ−log₂Ｉ〕におけるバタフライ演算回路２１のみを
図２に示すような構成とし、他の基本ステージにおける
バタフライ演算回路は図２５に示す従来のもと同様構成
としてもよく、この場合も、上述した実施例と同様の作
用効果を得ることができる。

【００７４】さらに、上述した第２実施例では、基本ス
テージ３０−１〜３０−Ｍを全て図６に示すような構成
のものとしたが、少なくも基本ステージ３０−〔（Ｍ−
log₂Ｉ）＋１〕〜３０−Ｍにバイパス回路３２Ａ，３２
Ｂをそなえ、他の基本ステージ３０−１〜３０−〔Ｍ−
log₂Ｉ〕についてはバイパス回路３２Ａ，３２Ｂを省略
してもよく、この場合も、上述した実施例と同様の作用
効果を得ることができる。

【００７５】（ｃ）第３実施例の説明図７は本発明の第３実施例としての高速フーリエ変換装
置を示すブロック図である。この第３実施例では、ＦＦ
Ｔ装置が直列型の前段部と並列型の後段部とを組み合わ
せたものであり、基数ｒ＝２とし、サンプル値データ数
（ＦＦＴ点数）Ｎ＝２^Mのシングルストリーム形式のデ
ータに対してＦＦＴを施す場合について説明する。

【００７６】図７に示すように、第３実施例のＦＦＴ装
置は、前段の直列型ＦＦＴ回路３５と後段の並列型ＦＦ
Ｔ回路３６とから構成されている。ここで、直列型ＦＦ
Ｔ回路３５は、図４に示したものと同様構成のｋ段の基
本ステージ３０−１〜３０−ｋを直列に接続したｎ組の
直列回路３７−１〜３７−ｎを並列に配置した構成にな
っている。つまり、各直列回路３７−１〜３７−ｎは、
基数ｒ＝２，ＦＦＴ点数Ｎ＝２^kのＦＦＴを行なう構成
になっている。ここで、ｎは各ＦＦＴステージ段のバタ
フライ演算の並列度数である。

【００７７】また、並列型ＦＦＴ回路３６は、２組の並
列回路３８Ａ，３８Ｂを並列に配置されて構成されてい
る。並列回路３８Ａは、直列型ＦＦＴ回路３５の各直列
回路３７−１〜３７−ｎからのＸ出力を入力されて基数
ｒ＝２，ＦＦＴ点数Ｎ＝２^M-kのＦＦＴを行なうもの
で、図２により前述したものと同一構成のバタフライ演
算回路２１を（ｎ／２）行（Ｍ−ｋ）列の形式で配置さ
れて構成されている。

【００７８】並列回路３８Ｂは、直列型ＦＦＴ回路３５
の各直列回路３７−１〜３７−ｎからのＹ出力を入力さ
れて基数ｒ＝２，ＦＦＴ点数Ｎ＝２^M-kのＦＦＴを行な
うもので、並列回路３８Ａと同様に図２により前述した
ものと同一構成のバタフライ演算回路２１を（ｎ／２）
行（Ｍ−ｋ）列の形式で配置されて構成されている。こ
れらの並列回路３８Ａ，３８Ｂでは、各バタフライ演算
回路２１を行列配置して各段相互で入力ポートと出力ポ
ートを適宜接続するハードウエア構成に従って、データ
の並替が行なわれるようになっている。

【００７９】そして、最終段のバタフライ演算回路２１
からのＸ出力，Ｙ出力がＦＦＴ結果として出力されるよ
うになっている。上述の構成により、直列型ＦＦＴ回路
３５および並列型ＦＦＴ回路３６において、基本的には
図２８にて示した従来のものと同様にして、Ｎ個の入力
データに対する基数２のＦＦＴ処理が行なわれる。

【００８０】このとき、本実施例でも、並列型ＦＦＴ回
路３６における最終段のｎ個のバタフライ演算回路２１
からのＸ出力およびＹ出力を、バタフライモード切替信
号ＢＭの設定に応じて切り替えることができる。つま
り、切替信号ＢＭを“０”に設定すれば、最終段の各バ
タフライ演算回路２１からのＸ出力およびＹ出力は従来
通りになるが、切替信号ＢＭを“１”に設定すると、最
終段の各バタフライ演算回路２１からのＸ出力およびＹ
出力は、従来とは逆のものになる。

【００８１】従って、直列型の前段部と並列型の後段部
とを組み合わせたＦＦＴ装置において、最終段の各バタ
フライ演算回路２１のＸ出力およびＹ出力から、ＦＦＴ
結果の周波数成分のうち所望する側（周波数インデック
スで０〜N/2-1 またはN/2 〜N-1)の周波数成分を容易に
取り出すことができるので、多点でのＦＦＴ結果に対す
る相関処理を確実かつ有効に行なうことができる。

【００８２】なお、上述した第３実施例では、ＦＦＴ装
置を構成する全てのバタフライ演算回路２１を全て図２
に示すような構成のものとしたが、少なくとも最終段の
バタフライ演算回路２１のみを図２に示すような構成と
し、他のバタフライ演算回路は図２５に示す従来のもと
同様構成としてもよく、この場合も、上述した実施例と
同様の作用効果を得ることができる。

【００８３】（ｄ）第４実施例の説明図８は本発明の第４実施例としての高速フーリエ変換装
置を示すブロック図である。ＦＦＴ装置が直列型の前段
部と並列型の後段部とを組み合わせたものであり、基数
ｒ＝２とし、第２実施例と同様に、サンプル値データ数
（ＦＦＴ点数）Ｎ＝２^M，マルチストリーム形式のデー
タに対してＦＦＴを施す場合について説明する。ここで
は、マルチストリーム数をＩとする。

【００８４】本実施例のＦＦＴ装置は、図８に示すよう
に、第３実施例とほぼ同様に構成されているが、この第
４実施例では、直列型ＦＦＴ回路３５を構成する基本ス
テージ３０−１〜３０−ｋとしては、第２実施例におい
て図６により前述したものと同様、バイパス回路３２
Ａ，３２Ｂを有するものが用いられるほか、並列型ＦＦ
Ｔ回路３６を構成する各バタフライ演算回路２１として
は、図９に示すようにバイパス回路３９Ａ，３９Ｂを付
加されたものが用いられている。

【００８５】図９に示すように、各バイパス回路３９
Ａ，３９Ｂは、それぞれ、バイパスライン４０Ａ，４０
Ｂおよびマルチプレクサ４１Ａ，４１Ｂから構成されて
いる。ここで、バイパスライン４０Ａ，４０Ｂは、それ
ぞれ、入力データｘ，ｙについてバタフライ演算回路２
１を迂回させるためのものである。また、マルチプレク
サ４１Ａは、バタフライ演算回路２１からのＸ出力とバ
イパスライン４０Ａからの入力データｘとを入力され、
いずれか一方を選択的に切り替えて出力するものであ
り、同様に、マルチプレクサ４１Ｂは、バタフライ演算
回路２１からのＹ出力とバイパスライン４０Ｂからの入
力データｙとを入力され、いずれか一方を選択的に切り
替えて出力するもので、これらのマルチプレクサ４１
Ａ，４１Ｂによる切替動作は、外部からの制御信号によ
り制御されるようになっている。

【００８６】つまり、マルチプレクサ４１Ａ，４１Ｂに
より、バタフライ演算回路２１からのＸ出力，Ｙ出力を
選択して出力することで、通常のバタフライ演算結果が
次段のバタフライ演算回路２１へ出力される一方、入力
データｘ，ｙを選択して出力することで、入力データ
ｘ，ｙは、バタフライ演算回路２１による処理を施され
ず、各バタフライ演算回路２１を迂回（スルー動作）す
ることになる。

【００８７】上述の構成により、マルチストリームモー
ド（２，４，８，１６，…ストリームモード）のＮ点デ
ータについて、各データ列毎に以下のようにして基数２
のＦＦＴが施される。Ｉマルチストリーム形式の場合、
〔Ｍ−log₂Ｉ〕段の直列型ＦＦＴ回路３５における基本
ステージおよび並列型ＦＦＴ回路３６におけるバタフラ
イ演算回路２１を用いてバタフライ演算が行なわれる。
なお、図８では、〔Ｍ−log₂Ｉ〕段のバタフライ演算処
理が直列型ＦＦＴ回路３５内で終了する場合つまり〔Ｍ
−log₂Ｉ〕＜ｋの場合について説明する。

【００８８】この場合、直列型ＦＦＴ回路３５内の各直
列回路３７−１〜３７−ｎにおける〔Ｍ−log₂Ｉ〕段の
基本ステージ３０−１〜３０−〔Ｍ−log₂Ｉ〕により実
際のバタフライ演算を行なう一方、それよりも後段側の
log₂Ｉ段分の基本ステージ３０−〔（Ｍ−log₂Ｉ）＋
１〕〜３０−ｋおよび並列型ＦＦＴ回路３６内のバタフ
ライ演算回路２１については、前述したバイパス回路３
２Ａ，３２Ｂおよび３９Ａ，３９Ｂを動作させ、マルチ
プレクサ３４Ａ，３４Ｂ，４１Ａ，４１Ｂによりバイパ
スライン３３Ａ，３３Ｂ，４０Ａ，４０Ｂからの入力デ
ータｘ，ｙを選択することで、バタフライ演算を行なわ
ないスルー動作状態に切り替える。

【００８９】また、第２実施例と同様に、最終のバタフ
ライ演算を行なう基本ステージ３０−〔Ｍ−log₂Ｉ〕に
対しての制御フラグＢＦをＩ／ｎ（ｎは各ＦＦＴステー
ジ段のバタフライ演算の並列度数）個だけ記憶回路２７
に予め設定しておき、バタフライ演算時には、マルチプ
レクサ２８により制御フラグＢＦを切替信号ＢＭとして
順次取り出し、各直列回路３７−１〜３７−ｎにおける
基本ステージ３０−〔Ｍ−log₂Ｉ〕のバタフライ演算回
路２１における切替回路２４に与えることで、第１，第
３実施例と同様にして、基本ステージ３０−〔Ｍ−log₂
Ｉ〕からの出力データの周波数成分を、ストリーム（デ
ータ列）毎に所望する側にダイナミックに切り替えるこ
とができる。

【００９０】各直列回路３７−１〜３７−ｎにおける基
本ステージ３０−〔Ｍ−log₂Ｉ〕からのＸ出力，Ｙ出力
は、直列型ＦＦＴ回路３５の基本ステージ３０−〔（Ｍ
−log₂Ｉ）＋１〕〜３０−ｋおよび並列型ＦＦＴ回路３
６のバタフライ演算回路２１がスルー動作状態であるの
で、そのまま各ステージを通過し、最終段のｎ個のバタ
フライ演算回路２１のＸ出力，Ｙ出力（ＦＦＴ結果）と
して出力される。

【００９１】このように、本発明の第４実施例によれ
ば、直列型の前段部と並列型の後段部とを組み合わせた
ＦＦＴ装置において、マルチストリーム形式のデータに
対し基数２のＦＦＴ処理を行ないながら、最終のバタフ
ライ演算を行なうバタフライ演算回路２１のＸ出力およ
びＹ出力から、データ列毎にＦＦＴ結果の周波数成分の
うち所望する側（周波数インデックスで０〜N/2-1 また
はN/2 〜N-1)の周波数成分を容易に取り出すことがで
き、多点でのＦＦＴ結果に対する相関処理を確実かつ有
効に行なうことができる。

【００９２】なお、上述した第４実施例では、マルチス
トリーム形式のデータに対してＦＦＴ処理を行なう場合
について説明したが、図８に示す本実施例のＦＦＴ装置
においても、バイパス回路３２Ａ，３２Ｂ，３９Ａ，３
９Ｂを動作させず全段のバタフライ演算回路２１により
バタフライ演算を行なうことで、シングルストリーム形
式のＮ点のデータに対するＦＦＴも第３実施例と同様に
行なうことができる。

【００９３】（ｅ）第５実施例の説明図１０は本発明の第５実施例としての高速フーリエ変換
装置を示すブロック図である。この第５実施例のＦＦＴ
装置は、図１０に示すように、図８に示した第４実施例
のＦＦＴ装置と全く同様の構成のものに、セレクタ４２
−１〜４２−ｎからなるデータ選択部４３を付加したも
のである。

【００９４】このデータ選択部４３を構成する各セレク
タ４２−１〜４２−ｎは、それぞれ、最終段の各バタフ
ライ演算回路２１の後段に配置され、各バタフライ演算
回路２１からの２個の出力データＸ，Ｙのうちのいずれ
か一方を選択して出力するものであり、本実施例では、
各データ列に対応して、各セレクタ４２−１〜４２−ｎ
の選択すべき出力データが予め設定され、各々のデータ
列（ストリーム）について所望する側の周波数成分を取
り出すことができるようになっている。

【００９５】次に、図１１〜図２３を参照しながら、よ
り具体的なＦＦＴ装置の動作について説明する。まず、
図１１によりその具体的なＦＦＴ装置の構成を説明する
と、この図１１に示すＦＦＴ装置では、直列型ＦＦＴ回
路３５は、バタフライ演算の並列度数ｎ＝４で、３段の
基本ステージ３０−１〜３０−３を直列に接続した４組
の直列回路３７−１〜３７−４を並列に配置した構成に
なっている。つまり、各直列回路３７−１〜３７−４
は、基数ｒ＝２，ＦＦＴ点数Ｎ＝８のＦＦＴを行なう構
成になっている。なお、各基本ステージ３０−１〜３０
−３は、図６により前述したものと同一の構成になって
いる。

【００９６】また、並列型ＦＦＴ回路３６は、図２８，
図２９に示したものと同様、２組の並列回路３８Ａ，３
８Ｂを並列に配置されるとともに、４個のセレクタ４２
−１〜４２−４からなるデータ選択部４３をそなえて構
成されている。並列回路３８Ａは、直列型ＦＦＴ回路３
５の各直列回路３７−１〜３７−４からのＸ出力を入力
されて基数ｒ＝２，ＦＦＴ点数Ｎ＝４のＦＦＴを行なう
もので、図２により前述したバタフライ演算回路２１と
同一構成で且つ図９により前述したバイパス回路３９
Ａ，３９Ｂを有する４個のバタフライ演算回路４４−
１，４４−２，４５−１，４５−２を２行２列の形式で
配置されて構成されている。第４段のバタフライ演算回
路４４−１からのＸ出力，Ｙ出力はそれぞれ第５段の２
つのバタフライ演算回路４５−１，４５−２に入力され
るとともに、第４段のバタフライ演算回路４４−２から
のＸ出力，Ｙ出力もそれぞれ第５段の２つのバタフライ
演算回路４５−１，４５−２に入力されるようになって
いる。

【００９７】並列回路３８Ｂは、直列型ＦＦＴ回路３５
の各直列回路３７−１〜３７−４からのＹ出力を入力さ
れて基数ｒ＝２，ＦＦＴ点数Ｎ＝４のＦＦＴを行なうも
ので、４個のバタフライ演算回路４４−３，４４−４，
４５−３，４５−４を２行２列の形式で配置されて構成
されている。これらのバタフライ演算回路４４−３，４
４−４，４５−３，４５−４も、図２により前述したバ
タフライ演算回路２１と同一構成で且つ図９により前述
したバイパス回路３９Ａ，３９Ｂを有して構成されてお
り、前述した並列回路３８Ａのバタフライ演算回路４４
−１，４４−２，４５−１，４５−２と同様に接続され
ている。

【００９８】これらの並列回路３８Ａ，３８Ｂでは、各
バタフライ演算回路４４−１〜４４−４，４５−１〜４
５−４を行列配置して各段相互で入力ポートと出力ポー
トを適宜接続するハードウエア構成に従って、データの
並替が行なわれ、ＦＦＴ点数Ｎ＝４のＦＦＴが行なわれ
るようになっている。そして、第５段のバタフライ演算
回路４５−１〜４５−４からのＸ出力もしくはＹ出力の
いずれか一方が、データ選択部４３のセレクタ４２−１
〜４２−４により選択されてＦＦＴ結果として出力され
るようになっている。

【００９９】（ｅ１）１ストリームモード時の動作の説
明このように構成されたＦＦＴ装置により１ストリームモ
ードつまりシングルストリームモードの３２点データデ
ータＡ00，Ａ01，…，Ａ31に対してＦＦＴ処理を行なう
場合について、図１２により説明する。この場合、図２
８に示した従来の場合と同様に、まず、これらのデータ
を４つの８点のデータグループＡ00，Ａ04，Ａ08，…，
Ａ28；Ａ01，Ａ05，Ａ09，…，Ａ29；Ａ02，Ａ06，Ａ1
0，…，Ａ30；Ａ03，Ａ07，Ａ11，…，Ａ31に分け、各
データグループに対して、それぞれ前段の直列型ＦＦＴ
回路３５の各直列回路３７−１〜３７−４（３段の基本
ステージ３０−１〜３０−３）により８点のＦＦＴを行
なう。

【０１００】この後、直列回路３７−１の基本ステージ
３０−３からのＸ出力グループA₃00，A₃08，A₃16，A₃24
と直列回路３７−３の基本ステージ３０−３からのＸ出
力グループA₃02，A₃10，A₃18，A₃26とが、並列回路３８
Ａのバタフライ演算回路４４−１に入力され、直列回路
３７−２の基本ステージ３０−３からのＸ出力グループ
A₃01，A₃09，A₃17，A₃25と直列回路３７−４の基本ステ
ージ３０−３からのＸ出力グループA₃03，A₃11，A₃19，
A₃27とが、並列回路３８Ａのバタフライ演算回路４４−
２に入力される。

【０１０１】同様に、直列回路３７−１の基本ステージ
３０−３からのＹ出力グループA₃04，A₃12，A₃20，A₃28
と直列回路３７−３の基本ステージ３０−３からのＹ出
力グループA₃06，A₃14，A₃22，A₃30とが、並列回路３８
Ｂのバタフライ演算回路４４−３に入力され、直列回路
３７−２の基本ステージ３０−３からのＹ出力グループ
A₃05，A₃13，A₃21，A₃29と直列回路３７−４の基本ステ
ージ３０−３からのＹ出力グループA₃07，A₃15，A₃23，
A₃31とが、並列回路５３Ｂのバタフライ演算回路４４−
４に入力される。

【０１０２】これらの並列回路３８Ａ，３８Ｂにより４
点のＦＦＴを行なうが、図１２に示す例では、最終段の
バタフライ演算回路４５−１〜４５−４に対してバタフ
ライモード切替信号ＢＭとして全て“０”が与えられて
いるので、Ｘ出力，Ｙ出力の入替え（反転）は行なわれ
ず、従来通りにデータが出力されている。そして、セレ
クタ４２−１〜４２−４により、例えば、第５段のバタ
フライ演算回路５５−１〜５５−４のＸ出力を選択する
ことで、ＦＦＴ出力の下半分側（周波数インデックスで
０〜N/2-1)つまりA₅00，A₅08，A₅16，A₅24；A₅02，A₅1
0，A₅18，A₅26；A₅04，A₅12，A₅20，A₅28；A₅06，A₅1
4，A₅22，A₅30が、最終的なＦＦＴ結果として出力され
る。

【０１０３】ここで、データを示す符号Ａの右下に添え
た数字３，５等は、そのデータが何段目の出力（基本ス
テージもしくはバタフライ演算回路）であるかを示すも
のである。また、符号Ａの右下添字の後に付される数字
は、データサンプリング順序を示すシーケンシャルナン
バーである。このような添字等についての規則は、図１
３〜図１７による各ストリームモード時の動作の説明に
おいて共通のものとする。

【０１０４】（ｅ２）２ストリームモード時の動作の説
明次に、２ストリームモード（それぞれ符号Ａ，Ｂで示す
データ列）の３２点データデータＡ00，Ａ01，…，Ａ1
5；Ｂ00，Ｂ01，…，Ｂ15に対してＦＦＴ処理を行なう
場合について、図１３により説明する。この場合、ま
ず、これらのデータを４つの８点のデータグループＡ0
0，Ａ04，Ａ08，…，Ａ14；Ｂ00，Ｂ04，Ｂ08，…，Ｂ1
4；Ａ01，Ａ05，Ａ09，…，Ａ15；Ｂ01，Ｂ05，Ｂ09，
…，Ｂ15に分け、各データグループに対して、それぞれ
前段の直列型ＦＦＴ回路３５の各直列回路３７−１〜３
７−４により８点のＦＦＴを行なう。

【０１０５】このとき、ストリーム数は２であるので、
〔５−log₂２〕＝４段の基本ステージ３０−１〜３０−
３，バタフライ演算回路４４−１〜４４−４を用いてＦ
ＦＴを行ない、後段側のバタフライ演算回路４５−１〜
４５−４においては、バイパス回路３９Ａ，３９Ｂを動
作させ、入力データをバイパス（スルー動作状態）して
いる。図１３において、バタフライ演算回路４５−１〜
４５−４のブロック中に記載された“＝＝＝＝”がスル
ー動作状態になっていることを示している。

【０１０６】これにより、２ストリームモードの３２点
データについて各ストリーム毎に１６点ＦＦＴが施され
ることになる。そして、各直列回路３７−１〜３７−４
の３段の基本ステージ３０−１〜３０−３により、まず
各ストリーム毎に８点ＦＦＴが施される。この後、直列
回路３７−１の基本ステージ３０−３からのＸ出力グル
ープA₃00，A₃04，A₃08，A₃12と直列回路３７−３の基本
ステージ３０−３からのＸ出力グループA₃01，A₃05，A₃
09，A₃13とが、並列回路３８Ａのバタフライ演算回路４
４−１に入力され、直列回路３７−２の基本ステージ３
０−３からのＸ出力グループB₃00，B₃04，B₃08，B₃12と
直列回路３７−４の基本ステージ３０−３からのＸ出力
グループB₃01，B₃05，B₃09，B₃13とが、並列回路３８Ａ
のバタフライ演算回路４４−２に入力される。

【０１０７】同様に、直列回路３７−１の基本ステージ
３０−３からのＹ出力グループA₃02，A₃06，A₃10，A₃14
と直列回路３７−３の基本ステージ３０−３からのＹ出
力グループA₃03，A₃07，A₃11，A₃15とが、並列回路３８
Ｂのバタフライ演算回路４４−３に入力され、直列回路
３７−２の基本ステージ３０−３からのＹ出力グループ
B₃02，B₃06，B₃10，B₃14と直列回路３７−４の基本ステ
ージ３０−３からのＹ出力グループB₃03，B₃07，B₃11，
B₃15とが、並列回路５３Ｂのバタフライ演算回路４４−
４に入力される。

【０１０８】これらの並列回路３８Ａ，３８Ｂの１段目
（つまり４段目）のバタフライ演算回路４４−１〜４４
−４により２点のＦＦＴが行なわれ、これらのバタフラ
イ演算回路４４−１〜４４−４からのＸ出力，Ｙ出力
が、そのまま２ストリームモードのＦＦＴ結果として、
５段目のバタフライ演算回路４５−１〜４５−４を通過
して出力される。ただし、図１３に示す例では、最終の
バタフライ演算を行なう４段目のバタフライ演算回路４
４−１〜４４−４のうち、バタフライ演算回路４４−
１，４４−３に対しては切替信号ＢＭとして“０”を与
えるが、バタフライ演算回路４４−２，４４−４に対し
ては切替信号ＢＭとして“１”を与えているので、バタ
フライ演算回路４４−２，４４−４のＸ出力，Ｙ出力に
ついてはデータの入替え（反転）が行なわれている。な
お、図１３中には、データの入替え（反転）を行なわな
い場合のデータ出力状態が（）付きの符号で示されて
いる。

【０１０９】従って、５段目のバタフライ演算回路４５
−１のＸ出力グループ，Ｙ出力グループはそれぞれA₄0
0，A₄04，A₄08，A₄12；B₄01，B₄05，B₄09，B₄13とな
り、５段目のバタフライ演算回路４５−２のＸ出力グル
ープ，Ｙ出力グループはそれぞれA₄01，A₄05，A₄09，A₄
13；B₄00，B₄04，B₄08，B₄12となり、５段目のバタフラ
イ演算回路４５−３のＸ出力グループ，Ｙ出力グループ
はそれぞれA₄02，A₄06，A₄12，A₄14；B₄03，B₄07，B₄1
1，B₄15となり、５段目のバタフライ演算回路４５−４
のＸ出力グループ，Ｙ出力グループはそれぞれA₄03，A₄
07，A₄11，A₄15；B₄02，B₄06，B₄10，B₄14となってい
る。

【０１１０】そして、図１３に示す例では、セレクタ４
２−１〜４２−４により、バタフライ演算回路４５−
１，４５−３についてはＸ出力を選択し、バタフライ演
算回路４５−２，４５−４についてはＹ出力を選択する
ことで、ＦＦＴ出力の下半分側（周波数インデックスで
０〜N/2-1)つまりA₄00，A₄04，A₄08，A₄12；B₄00，B₄0
4，B₄08，B₄12；A₄02，A₄06，A₄12，A₄14；B₄02，B₄0
6，B₄10，B₄14が、最終的なＦＦＴ結果として出力され
る。

【０１１１】（ｅ３）４ストリームモード時の動作の説
明次に、４ストリームモード（それぞれ符号Ａ，Ｂ，Ｃ，
Ｄで示すデータ列）の３２点データデータＡ０，Ａ１，
…，Ａ８；Ｂ０，Ｂ１，…，Ｂ８；Ｃ０，Ｃ１，…，Ｃ
８；Ｄ０，Ｄ１，…，Ｄ８に対してＦＦＴ処理を行なう
場合について、図１４により説明する。この場合、ま
ず、これら各８点のデータ列に対して、それぞれ前段の
直列型ＦＦＴ回路３５の各直列回路３７−１〜３７−４
により８点のＦＦＴを行なう。

【０１１２】このとき、ストリーム数は４であるので、
〔５−log₂４〕＝３段の基本ステージ３０−１〜３０−
３を用いてＦＦＴを行ない、後段側の並列型ＦＦＴ回路
３６のバタフライ演算回路４４−１〜４４−４，４４−
１〜４５−４においては、バイパス回路３９Ａ，３９Ｂ
を動作させ、入力データをバイパス（スルー動作状態）
している。

【０１１３】これにより、各直列回路３７−１〜３７−
４の３段の基本ステージ３０−１〜３０−３にて、４ス
トリームモードの３２点データについて各ストリーム毎
に８点ＦＦＴが施され、３段目の基本ステージ３０−３
からのＸ出力，Ｙ出力が、そのまま４ストリームモード
のＦＦＴ結果として、４段目，５段目のバタフライ演算
回路４４−１〜４４−４，４５−１〜４５−４を通過し
て出力される。

【０１１４】ただし、図１４に示す例では、最終のバタ
フライ演算を行なう３段目の基本ステージ３０−３のバ
タフライ演算回路２１のうち、直列回路３７−１，３７
−３のバタフライ演算回路２１に対しては切替信号ＢＭ
として“０”を与えるが、直列回路３７−２，３７−４
のバタフライ演算回路２１に対しては切替信号ＢＭとし
て“１”を与えているので、そのバタフライ演算回路２
１のＸ出力，Ｙ出力についてはデータの入替え（反転）
が行なわれている。

【０１１５】従って、５段目のバタフライ演算回路４５
−１のＸ出力グループ，Ｙ出力グループはそれぞれA
₃０，A₃２，A₃４，A₃６；B₃１，B₃３，B₃５，B₃７とな
り、５段目のバタフライ演算回路４５−２のＸ出力グル
ープ，Ｙ出力グループはそれぞれC₃０，C₃２，C₃４，C₃
６；D₃１，D₃３，D₃５，D₃７となり、５段目のバタフラ
イ演算回路４５−３のＸ出力グループ，Ｙ出力グループ
はそれぞれA₃１，A₃３，A₃５，A₃７；B₃０，B₃２，B
₃４，B₃６となり、５段目のバタフライ演算回路４５−
４のＸ出力グループ，Ｙ出力グループはそれぞれC₃１，
C₃３，C₃５，C₃７；D₃０，D₃２，D₃４，D₃６となってい
る。

【０１１６】そして、図１４に示す例では、セレクタ４
２−１〜４２−４により、バタフライ演算回路４５−
１，４５−２についてはＸ出力を選択し、バタフライ演
算回路４５−３，４５−４についてはＹ出力を選択する
ことで、符号Ａ，Ｃ，Ｂ，Ｄで示すデータ列についての
ＦＦＴ出力の下半分側（周波数インデックスで０〜N/2-
1)つまりA₃０，A₃２，A₃４，A₃６；C₃０，C₃２，C₃４，
C₃６；B₃０，B₃２，B₃４，B₃６；D₃０，D₃２，D₃４，D₃
６が、最終的なＦＦＴ結果として出力される。

【０１１７】（ｅ４）８ストリームモード時の動作の説
明次に、８ストリームモード（それぞれ符号Ａ〜Ｈで示す
データ列）の３２点データデータＡ０〜Ａ３；Ｂ０〜Ｂ
３；Ｃ０〜Ｃ３；Ｄ０〜Ｄ３；Ｅ０〜Ｅ３；Ｆ０〜Ｆ
３；Ｇ０〜Ｇ３；Ｈ０〜Ｈ３に対してＦＦＴ処理を行な
う場合について、図１５および図１６により説明する。

【０１１８】図１５および図１６に示す例では、いずれ
も、２ストリーム分のデータＡ０〜Ａ３；Ｅ０〜Ｅ３が
直列回路３７−１に入力され、２ストリーム分のデータ
Ｂ０〜Ｂ３；Ｆ０〜Ｆ３が直列回路３７−２に入力さ
れ、２ストリーム分のデータＣ０〜Ｃ３；Ｇ０〜Ｇ３が
直列回路３７−３に入力され、２ストリーム分のデータ
Ｄ０〜Ｄ３；Ｈ０〜Ｈ３が直列回路３７−４に入力さ
れ、これら各４点のデータ列に対して、それぞれ直列型
ＦＦＴ回路３５の各直列回路３７−１〜３７−４により
４点のＦＦＴを行なう。

【０１１９】このとき、ストリーム数は８であるので、
〔５−log₂８〕＝２段の基本ステージ３０−１，３０−
２を用いてＦＦＴを行ない、各直列回路３７−１〜３７
−４の３段目の基本ステージ３０−３および並列型ＦＦ
Ｔ回路３６のバタフライ演算回路４４−１〜４４−４，
４４−１〜４５−４においては、バイパス回路３２Ａ，
３２Ｂ，３９Ａ，３９Ｂを動作させ、入力データをバイ
パス（スルー動作状態）している。

【０１２０】これにより、各直列回路３７−１〜３７−
４の２段の基本ステージ３０−１，３０−２にて、８ス
トリームモードの３２点データについて各ストリーム毎
に４点ＦＦＴが施され、２段目の基本ステージ３０−２
からのＸ出力，Ｙ出力が、そのまま８ストリームモード
のＦＦＴ結果として、３段目の基本ステージ３０−３お
よび４段目，５段目のバタフライ演算回路４４−１〜４
４−４，４５−１〜４５−４を通過して出力される。

【０１２１】ただし、図１５に示す例では、最終のバタ
フライ演算を行なう２段目の基本ステージ３０−２のバ
タフライ演算回路２１のうち、直列回路３７−１，３７
−３のバタフライ演算回路２１に対しては切替信号ＢＭ
として“０”を与えるが、直列回路３７−２，３７−４
のバタフライ演算回路２１に対しては切替信号ＢＭとし
て“１”を与えているので、そのバタフライ演算回路２
１のＸ出力，Ｙ出力についてはデータの入替え（反転）
が行なわれている。

【０１２２】従って、５段目のバタフライ演算回路４５
−１のＸ出力グループ，Ｙ出力グループはそれぞれA
₂０，E₂0 ，A₂２，E₂2 ；B₂1 ，F₂１，B₂3 ，F₂３とな
り、５段目のバタフライ演算回路４５−２のＸ出力グル
ープ，Ｙ出力グループはそれぞれC₂0 ，G₂０，C₂2 ，G₂
２；D₂１，H₂１，D₂３，H₂３となり、５段目のバタフラ
イ演算回路４５−３のＸ出力グループ，Ｙ出力グループ
はそれぞれA₂１，E₂1 ，A₂３，E₂3 ；B₂0 ，F₂０，B₂2
，F₂２となり、５段目のバタフライ演算回路４５−４
のＸ出力グループ，Ｙ出力グループはそれぞれC₂1 ，G₂
１，C₂3 ，G₂３；D₂０，H₂０，D₂２，H₂２となってい
る。

【０１２３】そして、図１５に示す例では、セレクタ４
２−１〜４２−４により、バタフライ演算回路４５−
１，４５−２についてはＸ出力を選択し、バタフライ演
算回路４５−３，４５−４についてはＹ出力を選択する
ことで、符号Ａ〜Ｈで示す全てのデータ列についてのＦ
ＦＴ出力の下半分側（周波数インデックスで０〜N/2-1)
つまりA₂０，E₂0 ，A₂２，E₂2 ；C₂0 ，G₂０，C₂2 ，G₂
２；B₂0 ，F₂０，B₂2 ，F₂２；D₂０，H₂０，D₂２，H₂２
が、最終的なＦＦＴ結果として出力される。

【０１２４】なお、図１５に示す例では、最終のバタフ
ライ演算回路２１毎にデータ入替え（反転）を設定して
いるが、最終のバタフライ演算を行なう２段目の基本ス
テージ３０−３のバタフライ演算回路２１でＸ出力，Ｙ
出力のデータ入替え（反転）は、データ列（ストリー
ム）毎に行なってもよく、そのような制御を行なった例
を図１６に示す。

【０１２５】この図１６に示す例では、各データ列毎
に、最終のバタフライ演算を行なう２段目の基本ステー
ジ３０−３のバタフライ演算回路２１でＸ出力，Ｙ出力
のデータ入替え（反転）を行なっている。つまり、直列
回路３７−１の基本ステージ３０−２のバタフライ演算
回路２１に対しては、データ列Ａについて切替信号ＢＭ
を“０”としデータ列Ｅについて切替信号ＢＭを“１”
とすることで、データ列Ｅについてのみバタフライ演算
回路２１のＸ出力，Ｙ出力のデータ入替え（反転）を行
なっている。

【０１２６】同様に、直列回路３７−２の基本ステージ
３０−２のバタフライ演算回路２１に対しては、データ
列Ｂについて切替信号ＢＭを“０”としデータ列Ｅにつ
いて切替信号ＢＭを“１”とすることで、データ列Ｆに
ついてのみバタフライ演算回路２１のＸ出力，Ｙ出力の
データ入替え（反転）を行なっている。また、直列回路
３７−３の基本ステージ３０−２のバタフライ演算回路
２１に対しては、データ列Ｃについて切替信号ＢＭを
“１”としデータ列Ｇについて切替信号ＢＭを“０”と
することで、データ列Ｃについてのみバタフライ演算回
路２１のＸ出力，Ｙ出力のデータ入替え（反転）を行な
っている。

【０１２７】同様に、直列回路３７−４の基本ステージ
３０−２のバタフライ演算回路２１に対しては、データ
列Ｄについて切替信号ＢＭを“１”としデータ列Ｈにつ
いても切替信号ＢＭを“１”とすることで、データ列
Ｄ，Ｈの両方ともバタフライ演算回路２１のＸ出力，Ｙ
出力のデータ入替え（反転）を行なっている。従って、
５段目のバタフライ演算回路４５−１のＸ出力グルー
プ，Ｙ出力グループはそれぞれA₂０，E₂１，A₂２，E
₂３；B₂０，F₂１，B₂２，F₂３となり、５段目のバタフ
ライ演算回路４５−２のＸ出力グループ，Ｙ出力グルー
プはそれぞれC₂１，G₂０，C₂３，G₂２；D₂１，H₂１，D₂
３，H₂３となり、５段目のバタフライ演算回路４５−３
のＸ出力グループ，Ｙ出力グループはそれぞれA₂１，E₂
０，A₂３，E₂２；B₂１，F₂０，B₂３，F₂２となり、５段
目のバタフライ演算回路４５−４のＸ出力グループ，Ｙ
出力グループはそれぞれC₂０，G₂１，C₂２，G₂３；D
₂０，H₂０，D₂２，H₂２となっている。

【０１２８】そして、図１５に示す例では、セレクタ４
２−１〜４２−４により、バタフライ演算回路４５−
１，４５−２についてはＸ出力を選択し、バタフライ演
算回路４５−３，４５−４についてはＹ出力を選択する
ことで、符号Ａ，Ｄ，Ｆ，Ｇ，Ｈで示すデータ列につい
てのＦＦＴ出力の下半分側（周波数インデックスで０〜
N/2-1)と符号Ｂ，Ｃ，Ｅで示すデータ列についてのＦＦ
Ｔ出力の上半分側（周波数インデックスでN/2 〜N-1)と
が、つまりA₂０，E₂１，A₂２，E₂３；C₂１，G₂０，C
₂３，G₂２；B₂１，F₂０，B₂３，F₂２；D₂０，H₂０，D₂
２，H₂２が、最終的なＦＦＴ結果として出力される。

【０１２９】（ｅ５）１６ストリームモード時の動作の
説明次に、１６ストリームモード（それぞれ符号Ａ〜Ｐで示
すデータ列）の３２点データデータＡ０，Ａ１；Ｂ０，
Ｂ１；Ｃ０，Ｃ１；…；Ｐ０，Ｐ１に対してＦＦＴ処理
を行なう場合について、図１７により説明する。図１７
に示す例では、４ストリーム分のデータＡ０，Ａ１；Ｅ
０，Ｅ１；Ｉ０，Ｉ１；Ｍ０，Ｍ１が直列回路３７−１
に入力され、４ストリーム分のデータＢ０，Ｂ１；Ｆ
０，Ｆ１；Ｊ０，Ｊ１；Ｎ０，Ｎ１が直列回路３７−２
に入力され、４ストリーム分のデータＣ０，Ｃ１；Ｇ
０，Ｇ１；Ｋ０，Ｋ１；Ｏ０，Ｏ１が直列回路３７−３
に入力され、４ストリーム分のデータＤ０，Ｄ１；Ｈ
０，Ｈ１；Ｌ０，Ｌ１；Ｐ０，Ｐ１が直列回路３７−４
に入力され、これら各２点のデータ列に対して、それぞ
れ直列型ＦＦＴ回路３５の各直列回路３７−１〜３７−
４により２点のＦＦＴを行なう。

【０１３０】このとき、ストリーム数は１６であるの
で、〔５−log₂１６〕＝１段の基本ステージ３０−１を
用いてＦＦＴを行ない、各直列回路３７−１〜３７−４
の２段目，３段目の基本ステージ３０−２，３０−３お
よび並列型ＦＦＴ回路３６のバタフライ演算回路４４−
１〜４４−４，４４−１〜４５−４においては、バイパ
ス回路３２Ａ，３２Ｂ，３９Ａ，３９Ｂを動作させ、入
力データをバイパス（スルー動作状態）している。

【０１３１】これにより、各直列回路３７−１〜３７−
４の１段目の基本ステージ３０−１にて、１６ストリー
ムモードの３２点データについて各ストリーム毎に２点
ＦＦＴが施され、１段目の基本ステージ３０−１からの
Ｘ出力，Ｙ出力が、そのまま１６ストリームモードのＦ
ＦＴ結果として、２段目，３段目の基本ステージ３０−
２，３０−３および４段目，５段目のバタフライ演算回
路４４−１〜４４−４，４５−１〜４５−４を通過して
出力される。

【０１３２】ただし、図１７に示す例では、最終のバタ
フライ演算を行なう１段目の基本ステージ３０−１のバ
タフライ演算回路２１のうち、直列回路３７−１，３７
−３のバタフライ演算回路２１に対しては切替信号ＢＭ
として“０”を与えるが、直列回路３７−２，３７−４
のバタフライ演算回路２１に対しては切替信号ＢＭとし
て“１”を与えているので、そのバタフライ演算回路２
１のＸ出力，Ｙ出力についてはデータの入替え（反転）
が行なわれている。

【０１３３】従って、５段目のバタフライ演算回路４５
−１のＸ出力グループ，Ｙ出力グループはそれぞれA
₁０，E₁0 ，I₁０，M₁０；B₁1 ，F₁１，J₁１，N₁１とな
り、５段目のバタフライ演算回路４５−２のＸ出力グル
ープ，Ｙ出力グループはそれぞれC₁0 ，G₁０，K₁０，O₁
０；D₁１，H₁１，L₁１，P₁１となり、５段目のバタフラ
イ演算回路４５−３のＸ出力グループ，Ｙ出力グループ
はそれぞれA₁１，E₁1 ，I₁１，M₁１；B₁0 ，F₁０，J
₁０，N₁０となり、５段目のバタフライ演算回路４５−
４のＸ出力グループ，Ｙ出力グループはそれぞれC₁1 ，
G₁１，K₁１，O₁１；D₁０，H₁０，L₁０，P₁０となってい
る。

【０１３４】そして、図１５に示す例では、セレクタ４
２−１〜４２−４により、バタフライ演算回路４５−
１，４５−２についてはＸ出力を選択し、バタフライ演
算回路４５−３，４５−４についてはＹ出力を選択する
ことで、符号Ａ〜Ｈで示す全てのデータ列についてのＦ
ＦＴ出力の下半分側（周波数インデックスで０〜N/2-1)
つまりA₁０，E₁0 ，I₁０，M₁０；C₁0 ，G₁０，K₁０，O₁
０；B₁0 ，F₁０，J₁０，N₁０；D₁０，H₁０，L₁０，P₁０
が、最終的なＦＦＴ結果として出力される。

【０１３５】なお、この１６ストリームモードの場合
も、図１６により８ストリームモードの場合について前
述したように、１段目の基本ステージ３０−１のバタフ
ライ演算回路２１において、各データ列（ストリーム）
毎に、データ入替え（反転）を行なってもよい。（ｅ６）ＦＦＴデータストリーム構成の具体例の説明次に、図１８〜図２３に、図１２〜図１７にて前述した
各ストリームモード時における具体的なＦＦＴデータ・
ストリーム形式およびセレクタによる選択状態を示す。
ＦＦＴ処理を施した後のデータ列をＦＦＴデータストリ
ームと呼ぶが、このＦＦＴデータストリームは、図１２
〜図１７で示した各制御モードと以下に示すセグメント
サイズとの組合せにより構成される。セグメントサイズ
は、ストリーム毎の相関処理を行なう単位、即ちＦＦＴ
点数で、例えば３２から１６３８４（１６Ｋ）までのサ
イズがある。

【０１３６】なお、図１８〜図２３はそれぞれ図１２〜
図１７に対応しており、図１８〜図２３において、アル
ファベットの符号はそれぞれ多重化されたデータ列（ス
トリームネーム）を示し、各アルファベットの左上に添
えられた数字はセグメントナンバーであり、各アルファ
ベットの右下に添えられた数字はシーケンシャルナンバ
ーである。

【０１３７】また、図１８〜図２３において、最上段の
列が図１１に示したＦＦＴ装置におけるバタフライ演算
回路４５−１のＸ出力、上から２段目の列がバタフライ
演算回路４５−１のＹ出力であり、同様に、上から３段
目，４段目の列はそれぞれバタフライ演算回路４５−２
のＸ出力，Ｙ出力であり、上から５段目，６段目の列が
それぞれバタフライ演算回路４５−３のＸ出力，Ｙ出力
であり、上から７段目，８段目の列がそれぞれバタフラ
イ演算回路４５−４のＸ出力，Ｙ出力である。

【０１３８】さらに、図１８〜図２３において、最終段
のバタフライ演算回路４５−１〜４５−４の後段におけ
るセレクタ４２−１〜４２−４により各バタフライ演算
回路４５−１〜４５−４のＸ出力，Ｙ出力のいずれを選
択したかを、各図中、“＊”にて示している。上述した
本実施例のＦＦＴ装置は、電波望遠鏡による観測結果に
ついて相関処理を施す前のＦＦＴ処理（この場合ストリ
ームモードは観測周波数帯域あるいはアンテナ毎の観測
データ列の種類となる）に用いられるほか、ソナーブイ
を用いた水中反射音の観測による水中対象物の位置割り
出しや***衝撃波の多点観測による地中埋設物（石油，
鉱脈，化石等）の位置割り出し等に際して相関処理を施
す前のＦＦＴ処理にも用いられ、ＦＦＴ結果の周波数成
分のうち所望する側の周波数成分を容易に得ることがで
きるので、有効な成分のみを取り出して、多点でのＦＦ
Ｔ結果に対する相関処理を確実に行なえるのである。

【０１３９】

【発明の効果】以上詳述したように、本発明のバタフラ
イ演算回路によれば、切替回路により一対の加減算回路
の加算処理，減算処理を切り替えることで、Ｘ出力およ
びＹ出力を任意に切り替えることができるので、高速フ
ーリエ変換を行なう場合に所望する周波数成分を取り出
すことが可能になる（請求項１，２）。

【０１４０】また、本発明のバタフライ演算回路を用い
た高速フーリエ変換装置によれば、シングルストリーム
形式のデータ，マルチストリーム形式のデータのいずれ
の場合でも、最終ステージのバタフライ演算回路からの
Ｘ出力およびＹ出力を任意に切り替えることができるの
で、そのＸ出力およびＹ出力から、高速フーリエ変換し
た結果の周波数成分のうち所望する側の周波数成分を容
易に得ることができ、多点での高速フーリエ変換結果に
対する相関処理を確実かつ有効に行なえる効果がある
（請求項３〜８）。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の各実施例の高速フーリエ変換装置にお
いて用いられるバタフライ演算回路の構成を示すブロッ
ク図である。

【図３】本発明の第１実施例としての高速フーリエ変換
装置を示すブロック図である。

【図４】第１実施例の基本ステージの構成を示すブロッ
ク図である。

【図５】本発明の第２実施例としての高速フーリエ変換
装置を示すブロック図である。

【図６】第２実施例の基本ステージの構成を示すブロッ
ク図である。

【図７】本発明の第３実施例としての高速フーリエ変換
装置を示すブロック図である。

【図８】本発明の第４実施例としての高速フーリエ変換
装置を示すブロック図である。

【図９】第４実施例のバイパス機能を有するバタフライ
演算回路を示すブロック図である。

【図１０】本発明の第５実施例としての高速フーリエ変
換装置を示すブロック図である。

【図１１】第５実施例としての高速フーリエ変換装置の
具体的構成を示すブロック図である。

【図１２】第５実施例の動作（ＦＦＴデータの流れ）を
説明するためのブロック図である。

【図１３】第５実施例の動作（ＦＦＴデータの流れ）を
説明するためのブロック図である。

【図１４】第５実施例の動作（ＦＦＴデータの流れ）を
説明するためのブロック図である。

【図１５】第５実施例の動作（ＦＦＴデータの流れ）を
説明するためのブロック図である。

【図１６】第５実施例の動作（ＦＦＴデータの流れ）を
説明するためのブロック図である。

【図１７】第５実施例の動作（ＦＦＴデータの流れ）を
説明するためのブロック図である。

【図１８】第５実施例におけるＦＦＴデータ・ストリー
ム形式およびセレクタによる選択状態を示す図である。

【図１９】第５実施例におけるＦＦＴデータ・ストリー
ム形式およびセレクタによる選択状態を示す図である。

【図２０】第５実施例におけるＦＦＴデータ・ストリー
ム形式およびセレクタによる選択状態を示す図である。

【図２１】第５実施例におけるＦＦＴデータ・ストリー
ム形式およびセレクタによる選択状態を示す図である。

【図２２】第５実施例におけるＦＦＴデータ・ストリー
ム形式およびセレクタによる選択状態を示す図である。

【図２３】第５実施例におけるＦＦＴデータ・ストリー
ム形式およびセレクタによる選択状態を示す図である。

【図２４】従来の直列型の高速フーリエ変換装置を示す
ブロック図である。

【図２５】従来の基本ステージ（基本回路）の構成を示
すブロック図である。

【図２６】一般的なシングルストリームのデータ列の生
成動作を説明するための図である。

【図２７】一般的な高速フーリエ変換のアルゴリズムを
説明するための図である。

【図２８】直列型の前段部と並列型の後段部とを組み合
わせた従来の高速フーリエ変換装置を示すブロック図で
ある。

【図２９】図２８に示す高速フーリエ変換装置の動作を
説明するためのブロック図である。

【符号の説明】

１バタフライ演算回路２乗算回路３Ａ，３Ｂ加減算回路４切替回路２１バタフライ演算回路２２乗算回路２３Ａ，２３ＢＣＬＡ（加減算回路）２４切替回路２５インバータ回路２６Ａ，２６Ｂ排他的論理和回路（ＥＯＲ）２７記憶回路２８マルチプレクサ３０−１〜３０−Ｍ基本ステージ３１データ並替回路３２Ａ，３２Ｂバイパス回路３３Ａ，３３Ｂバイパスライン３４Ａ，３４Ｂマルチプレクサ３５直列型ＦＦＴ回路３６並列型ＦＦＴ回路３７−１〜３７−ｎ直列回路３８Ａ，３８Ｂ並列回路３９Ａ，３９Ｂバイパス回路４０Ａ，４０Ｂバイパスライン４１Ａ，４１Ｂマルチプレクサ４２−１〜４２−ｎセレクタ４３データ選択部４４−１〜４４−４，４５−１〜４５−４バタフライ
演算回路

Claims

【特許請求の範囲】

【請求項１】２個の入力データの一方に回転因子を乗
算する乗算回路と、該乗算回路からの乗算結果と該２個の入力データの他方
とについての加算処理もしくは減算処理のいずれか一方
を行なう一対の加減算回路と、該一対の加減算回路のうち加算処理を行なうものと減算
処理を行なうものとを選択的に切り替えうる切替回路と
をそなえたことを特徴とする、バタフライ演算回路。
【請求項２】該切替回路の切替動作を指示する制御フ
ラグを記憶する記憶回路をそなえ、各処理サイクル毎に、該記憶回路から制御フラグを読み
出し、該切替回路により該制御フラグに応じた切替動作
を行なうことを特徴とする、請求項１記載のバタフライ
演算回路。
【請求項３】入力データに対し基数２の高速フーリエ
変換を行なうべく、入力データを演算に応じた順序に従
って適宜並べ替え２個単位で出力するデータ並替回路と
該データ並替回路からの２個の入力データに対してバタ
フライ演算を行なうバタフライ演算回路とからなる基本
ステージを、入力データ数に応じて設定される段数だけ
直列に接続して構成され、少なくとも最終段の前記基本ステージの該バタフライ演
算回路が、２個の入力データの一方に回転因子を乗算する乗算回路
と、該乗算回路からの乗算結果と該２個の入力データの他方
とについての加算処理もしくは減算処理のいずれか一方
を行なう一対の加減算回路と、該一対の加減算回路のうち加算処理を行なうものと減算
処理を行なうものとを選択的に切り替えうる切替回路と
をそなえて構成されていることを特徴とする、バタフラ
イ演算回路を用いた高速フーリエ変換装置。
【請求項４】多重化された複数のデータ列を入力デー
タとして入力され、各データ列毎に基数２の高速フーリ
エ変換を行なうべく、入力データを演算に応じた順序に従って適宜並べ替え２
個単位で出力するデータ並替回路と、該データ並替回路
からの２個の入力データに対してバタフライ演算を行な
うバタフライ演算回路と、これらのデータ並替回路およ
びバタフライ演算回路をバイパスして入力データをその
まま出力しうるバイパス回路とからなる基本ステージ
を、入力データ数に応じて設定される段数だけ直列に接
続して構成され、前記複数のデータ列に対する高速フーリエ変換のための
バタフライ演算を行なう基本ステージ以外の基本ステー
ジでは該バイパス回路を動作させるとともに、少なくとも最終のバタフライ演算を行なう基本ステージ
の該バタフライ演算回路が、２個の入力データの一方に回転因子を乗算する乗算回路
と、該乗算回路からの乗算結果と該２個の入力データの他方
とについての加算処理もしくは減算処理のいずれか一方
を行なう一対の加減算回路と、該一対の加減算回路のうち加算処理を行なうものと減算
処理を行なうものとを選択的に切り替えうる切替回路と
をそなえて構成されていることを特徴とする、バタフラ
イ演算回路を用いた高速フーリエ変換装置。
【請求項５】入力データに対し基数２の高速フーリエ
変換を行なうべく、入力データを演算に応じた順序に従って適宜並べ替え２
個単位で出力するデータ並替回路と該データ並替回路か
らの２個の入力データに対してバタフライ演算を行なう
バタフライ演算回路とからなる基本ステージを所定段数
だけ直列接続した直列回路が複数組並列に配置された直
列型高速フーリエ変換回路と、複数のバタフライ演算回路を行列形式で配置・接続した
並列回路を並列に一対そなえ、該直列型高速フーリエ変
換回路における各直列回路の２個の出力データをそれぞ
れ該一対の並列回路に入力される並列型高速フーリエ変
換回路とから構成され、少なくとも該並列型高速フーリエ変換回路における最終
段の該バタフライ演算回路が、２個の入力データの一方に回転因子を乗算する乗算回路
と、該乗算回路からの乗算結果と該２個の入力データの他方
とについての加算処理もしくは減算処理のいずれか一方
を行なう一対の加減算回路と、該一対の加減算回路のうち加算処理を行なうものと減算
処理を行なうものとを選択的に切り替えうる切替回路と
をそなえて構成されていることを特徴とする、バタフラ
イ演算回路を用いた高速フーリエ変換装置。
【請求項６】多重化された複数のデータ列を入力デー
タとして入力され、各データ列毎に基数２の高速フーリ
エ変換を行なうべく、入力データを演算に応じた順序に従って適宜並べ替え２
個単位で出力するデータ並替回路と、該データ並替回路
からの２個の入力データに対してバタフライ演算を行な
うバタフライ演算回路と、これらのデータ並替回路およ
びバタフライ演算回路をバイパスして入力データをその
まま出力しうるバイパス回路とからなる基本ステージを
所定段数だけ直列接続した直列回路が複数組並列に配置
された直列型高速フーリエ変換回路と、バイパス機能を有する複数のバタフライ演算回路を行列
形式で配置・接続した並列回路を並列に一対そなえ、該
直列型高速フーリエ変換回路における各直列回路の２個
の出力データをそれぞれ該一対の並列回路に入力される
並列型高速フーリエ変換回路とから構成され、前記複数のデータ列に対する高速フーリエ変換のための
バタフライ演算を行なう該直列型高速フーリエ変換回路
における基本ステージ以外の基本ステージでは該バイパ
ス回路を動作させるとともに、前記複数のデータ列に対
する高速フーリエ変換のためのバタフライ演算を行なう
該並列型高速フーリエ変換回路におけるバタフライ演算
回路以外のバタフライ演算回路では該バイパス機能を動
作させ、少なくとも、最終のバタフライ演算を行なう該直列型高
速フーリエ変換回路における基本ステージの該バタフラ
イ演算回路、もしくは、最終のバタフライ演算を行なう
該並列型高速フーリエ変換回路における該バタフライ演
算回路が、２個の入力データの一方に回転因子を乗算する乗算回路
と、該乗算回路からの乗算結果と該２個の入力データの他方
とについての加算処理もしくは減算処理のいずれか一方
を行なう一対の加減算回路と、該一対の加減算回路のうち加算処理を行なうものと減算
処理を行なうものとを選択的に切り替えうる切替回路と
をそなえて構成されていることを特徴とする、バタフラ
イ演算回路を用いた高速フーリエ変換装置。
【請求項７】最終段の各バタフライ演算回路の後段
に、当該バタフライ演算回路からの２個の出力データの
うちのいずれか一方を選択して出力するデータ選択部を
そなえる場合、前記複数のデータ列に対応して、該デー
タ選択部の選択すべき出力データを予め設定しておくこ
とを特徴とする、請求項４または請求項６に記載のバタ
フライ演算回路を用いた高速フーリエ変換装置。
【請求項８】該バタフライ演算回路における該切替回
路の切替動作を指示する制御フラグを記憶する記憶回路
をそなえ、各処理サイクル毎に、該記憶回路から制御フラグを読み
出し、該切替回路により該制御フラグに応じた切替動作
を行なうことを特徴とする、請求項３〜７のいずれかに
記載のバタフライ演算回路を用いた高速フーリエ変換装
置。