KR100597439B1 - ２ｎ-포인트 및 ｎ-포인트 ｆｆｔ/ｉｆｆｔ 듀얼모드 장치 - Google Patents
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Abstract
본 발명은 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치에 관한 것으로, 특히 제어부(210)로부터 제어신호 '0'을 입력받으면 2N개의 데이터를 입력받아 버터플라이 연산을 수행하는 버터플라이 연산부(220); 제어부(210)로부터 제어신호 '0'을 입력받으면 버터플라이 연산부(220)의 결과값을 각각 입력받아 N개씩 나누어 출력하는 한편, 제어부(210)로부터 제어신호 '1'을 입력받으면 서로 다른 N개의 데이터를 각각 출력하는 제 1, 2 먹스(MUX)(230, 240); 및 상기 제어부(210)의 제어하에 상기 제 1, 2 먹스(MUX)(230, 240)의 출력값을 N-포인트 FFT 연산 처리하여 각각 출력하는 제 1, 2 N-포인트 FFT 프로세서(250, 260)로 구성된 것을 특징으로 하며, 이러한 본 발명은 수신기에서 N-포인트 FFT 연산을 동시에 두 번 수행할 수 있도록 해주어 수신기의 성능을 향상시켜 준다는 뛰어난 효과가 있다.
OFDM, ２N-포인트 FFT/IFFT, N-포인트 FFT/IFFT,
Description
도 1은 일반적인 N개의 부반송파를 가지는 OFDM 시스템의 구성을 나타낸 기능 블록도,
도 2a는 도 1에 따른 OFDM 시스템에서 DAC부 이후의 N-포인트 IFFT 신호의 주파수 스펙트럼을 보여주는 도면,
도 2b는 도 1에 따른 OFDM 시스템에서 DAC부 이후의 2N-포인트 IFFT 신호의 주파수 스펙트럼을 보여주는 도면,
도 3은 본 발명의 일 실시예에 따른 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치의 구성을 나타낸 기능 블록도,
도 4는 도 3에 따른 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치의 동작 과정을 설명하기 위한 4-포인트 FFT 연산 흐름도,
도 5는 도 3에 따른 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치의 동작 과정을 설명하기 위한 8-point FFT 연산 흐름도,
도 6은 본 발명의 이 실시예에 따른 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치의 구성을 나타낸 기능 블록도,
도 7은 도 6에 따른 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치의 동작 과정을 설명하기 위한 N-포인트 '0'이 삽입된 8-포인트 FFT 연산 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
210 : 제어부 220 : 버터플라이 연산부
230 : 제 1 먹스 240 : 제 2 먹스
250 : 제 1 N-포인트 FFT 프로세서 260 : 제 2 N-포인트 FFT 프로세서
310 : 제 1 N-포인트 FFT 프로세서 320 : 제어부
330 : 트위들 함수 곱셈기 340 : 먹스(MUX)
350 : 제 2 N-포인트 FFT 프로세서
본 발명은 ２N-포인트(point) 및 N-포인트(point) FFT/IFFT(Fast Fourier Transform / Inverse Fast Fourier Transform) 듀얼모드 장치에 관한 것으로, 더욱 상세하게는 OFDM(Orthogonal Frequency Division Multiplexing) 시스템 등에서 사용하는 IFFT/FFT 프로세서(Processor)를 구현함에 있어, 2N-포인트 FFT 프로세서와 N-포인트 FFT 프로세서를 듀얼 모드로 동작 할 수 있도록 해주는 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치에 관한 것이다.
주지하다시피, OFDM은 고속 전송률을 가지는 데이터를 낮은 전송률을 가지는 많은 수의 데이터열로 나누고 이들을 다수의 부반송파를 사용하여 동시에 전송하는 방식을 의미하며, 이러한 부반송파를 만들어 데이터를 싣는 과정을 IFFT/FFT 연산과정이라 한다. OFDM의 송신단에서는 여러 개의 부반송파에 데이터를 싣기 위해 IFFT 연산이 필요하며, 수신단에서는 여러 개의 부반송파에서 데이터를 얻기 위해 FFT 연산이 필요하다.
이 때, 도 1은 송신단의 IFFT 프로세서로부터 수신단의 FFT 프로세서의 과정까지를 나타낸 블록도이다. 도 1과 같은 OFDM시스템의 N-포인트 IFFT 프로세서(10)에서 N개의 부반송파에 데이터를 싣게 된다. 이 때, N-포인트 IFFT 처리된 신호는 그 다음 블록(11)에서 GI(Guard Interval) 등이 더해진 후 DAC(Digital to Analog Converter)부(12)로 전달된다. 이후, 상기 DAC부(12)의 출력 신호의 스펙트럼은 도 2a와 같은 주파수 스펙스럼 파형(1a, 1b, 1c)을 갖게 된다. 이렇게 반복되는 주파수 성분중에서 기저대역 신호성분(1a)만 통과시키기 위해서 LPF(13)를 사용한다.
도 2는 상술한 도 1의 송신단 DAC부(12) 이후 N-포인트 IFFT 신호의 스펙트럼을 보여주는 도면이다. 이 때, 신호의 주파수 스펙트럼(1a, 1b, 1c)은 F(b)를 주기로 반복된다. 신호를 원하는 반송주파수에 실어 보내기 위해서는 기저대역신호성분(1a)만 빼고 나머지 신호성분(1b, 1c)을 제거 해야 되는데, 이를 위해 상술한 바와 같이 LPF(13)가 필요하게 되는 것이다.
이렇게 통과된 기저대역신호(1a)는 로컬오실레이터(14)와 안테나(15)에 의해 무선 전송된다. 한편, 수신단(16, 17, 18)에서는 송신단(11∼15)에서의 처리과정과 반대의 과정을 거쳐서 데이터를 복원하게 된다.
도 1에 도시된 바와 같이, OFDM 시스템에는 송신단의 N-포인트 IFFT 프로세서(10)와 수신단의 N-포인트 FFT 프로세서(18)가 필요하다. 이 때, IFFT 프로세서는 FFT 프로세서로 대체할 수 있는데, 그 방법은 FFT 프로세서의 실수부와 허수부의 입력을 바꾼 다음 출력의 실수부와 허수부를 바꾸어주면 IFFT 연산이 가능하게 된다. 그 증명은 하기에 설명한 [수학식 1]과 [수학식 2]에서 [수학식 1]의 A(k) 및 B(k)와 [수학식 2]의 a(n) 및 b(n)을 비교하면 알 수 있다.
상술한 바와 같이, 보통의 경우에는 도 1의 OFDM 시스템에서 N-포인트 FFT 프로세서를 N-포인트 IFFT 프로세서로 대체 구현하여 사용한다.
한편, 도 2에 도시된 바와 같이, 신호를 원하는 반송주파수에 실어 보내기 위해서는 기저대역신호성분(1a)만 빼고 나머지 신호성분(1b, 1c)을 제거 해야 되는데, 이를 위해 상술한 바와 같이 LPF(13)가 필요하며, 기저대역신호성분(1a)만 통과시키고 F(b)를 중심주파수로 하는 주파수 성분을 가진 신호(1b)는 제거 시키기 위하여, 아주 좁은 천이 영역을 가지는 LPF(13)가 필요하다. 그러나 LPF(13)의 천이대역이 반복되는 OFDM 신호 스펙트럼 간격보다 넓으면 잡음이 발생된다. 이러한 문제를 해결하기 위해 LPF(13)의 천이대역을 매우 좁게 만들거나, 반복되는 OFDM 신호의 스펙트럼 간격을 넓혀 잡음이 발생되지 않도록 해야 된다.
이 때, 반복되는 주파수 스펙트럼들 간의 간격이 너무 좁으면 LPF(13)를 구 현하기 힘들어지며, 제대로 필터링을 할 수가 없게 된다. 이러한 문제를 해결하기 위하여 IFFT 프로세서에서 N-포인트 데이터에 N-포인트 '0'을 삽입하여 반복되는 주파수 스펙트럼들 간의 간격을 넓힐 수 있다. 이런 경우 IFFT 프로세서는 2N-포인트로 연산하고 FFT 프로세서는 N-포인트로 연산하는 구조가 된다. 이렇듯, N-포인트 FFT 프로세서와 2N-포인트 IFFT 프로세서가 한 시스템에서 같이 필요하게 되는 경우가 발생하는 것이다.
하지만, 종래에는 상술한 바와 같이 N-포인트 FFT 프로세서와 2N-포인트 IFFT 프로세서가 한 시스템에서 같이 필요하게 되는 경우가 발생할 경우, N-포인트 FFT 프로세서와 2N-포인트 FFT 프로세서를 각각 별도로 설계하여 시스템을 구현해 줌으로써, 시스템의 설계가 어렵고 구현 비용도 증대되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 FFT/IFFT 프로세서를 구현함에 있어, 2N-포인트 FFT 프로세서와 N-포인트 FFT 프로세서 연산을 하나의 프로세서로 할 수 있도록 하여 하드웨어의 낭비를 줄이거나, N-포인트 FFT 연산을 동시에 두 번 수행할 수 있도록 해주어 수신기의 성능을 향상시켜 주기 위한 2N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치는, 2N-포인트 FFT 연산인 경우 이에 상응하는 제어신호를 출력하는 한편, N-포인트 FFT 연산인 경우 이에 상응하는 제어신호를 출력하는 제어부;
상기 제어부로부터 2N-포인트 FFT 연산 제어신호를 입력받으면 2N개의 데이터(x[N-1]……x[0], x[2N-1]……x[n])를 입력받아 버터플라이 연산을 수행하는 버터플라이 연산부;
상기 제어부로부터 2N-포인트 FFT 연산 제어신호를 입력받으면 상기 버터플라이 연산부의 결과값을 각각 입력받아 N개씩 나누어 출력하는 한편, 상기 제어부로부터 N-포인트 FFT 연산 제어신호를 입력받으면 서로 다른 N개의 데이터(x[N-1]……x[0], x[N-1]'……x[0]')를 각각 입력받아 출력하는 제 1, 2 먹스(MUX);
상기 제어부로부터 2N-포인트 FFT 연산 제어신호를 입력받으면 상기 제 1 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 2N-포인트 FFT의 짝수번째 결과값을 출력하는 한편, 상기 제어부로부터 N-포인트 FFT 연산 제어신호를 입력받으면 상기 제 1 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 출력하는 제 1 N-포인트 FFT 프로세서; 및
상기 제어부로부터 2N-포인트 FFT 연산 제어신호를 입력받으면 상기 제 2 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 2N-포인트 FFT의 홀수번째 결과값을 출력하는 한편, 상기 제어부로부터 N-포인트 FFT 연산 제어신호를 입력받으면 상기 제 2 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 출력하는 제 2 N-포 인트 FFT 프로세서로 구성된 것을 특징으로 한다.
또한, 본 발명 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치는, N개의 데이터(x[N-1]……x[0])를 입력받아 N-포인트 FFT 연산 처리한 후 출력하는 제 1 N-포인트 FFT 프로세서;
2N-포인트 FFT 연산인 경우 이에 상응하는 제어신호를 출력하는 한편, N-포인트 FFT 연산인 경우 이에 상응하는 제어신호를 출력하는 제어부;
상기 제어부로부터 2N-포인트 FFT 연산 제어신호를 입력받으면 N개의 데이터(x[N-1]……x[0])를 입력받아 트위들 곱셈 연산을 수행하는 트위들 함수 곱셈기;
상기 제어부로부터 2N-포인트 FFT 연산 제어신호를 입력받으면 상기 트위들 함수 곱셈기의 결과값을 통과시키는 한편, 상기 제어부로부터 N-포인트 FFT 연산 제어신호를 입력받으면 다른 N개의 데이터(x[N-1]'……x[0]')를 통과시키는 먹스(MUX); 및
상기 제어부로부터 2N-포인트 FFT 연산 제어신호를 입력받으면 상기 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 2N-포인트 FFT의 홀수번째 결과값을 출력하는 한편, 상기 제어부로부터 N-포인트 FFT 연산 제어신호를 입력받으면 상기 먹스(MUX)의 출력값(x[N-1]'……x[0]')을 N-포인트 FFT 연산 처리하여 출력하는 제 2 N-포인트 FFT 프로세서로 구성된 것을 특징으로 한다.
이하, 본 발명의 일 실시예에 의한 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치의 기능블록도로서, 본 발명의 일 실시예에 의한 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치는 제어부(210), 버터플라이 연산부(220), 제 1, 2 먹스(MUX)(230, 240), 제 1 N-포인트 FFT 프로세서(250) 및 제 2 N-포인트 FFT 프로세서(260)로 구성되어 있다.
이 때, 상기 제어부(210)는 2N-포인트 FFT 연산인 경우 제어신호 '0'을, N-포인트 FFT 연산인 경우 제어신호 '1'을 상기 버터플라이 연산부(220), 제 1, 2 먹스(MUX)(230, 240) 및 제 1, 2 N-포인트 FFT 프로세서(250, 260)로 출력하는 역할을 한다.
한편, 상기 버터플라이 연산부(220)는 상기 제어부(210)로부터 제어신호 '0'을 입력받으면 2N개의 데이터(x[N-1]……x[0], x[2N-1]……x[n])(10a, 10b)를 입력받아 버터플라이 연산을 수행한 후 상기 제 1, 2 먹스(MUX)(230, 240)로 각각 출력하는 역할을 한다.
또한, 상기 제 1 먹스(MUX)(230)는 상기 제 1 N-포인트 FFT 프로세서(250)에 접속되어, 상기 제어부(210)로부터 제어신호 '0'을 입력받으면 상기 버터플라이 연산부(220)의 결과값을 상기 제 1 N-포인트 FFT 프로세서(250)로 출력하는 한편, 상기 제어부(210)로부터 제어신호 '1'을 입력받으면 N개의 데이터(x[N-1]……x[0])(10a)를 상기 제 1 N-포인트 FFT 프로세서(250)로 통과시키는 역할을 한 다.
한편, 상기 제 2 먹스(MUX)(240)는 상기 제 2 N-포인트 FFT 프로세서(260)에 접속되어, 상기 제어부(210)로부터 제어신호 '0'을 입력받으면 상기 버터플라이 연산부(220)의 결과값을 상기 제 2 N-포인트 FFT 프로세서(260)로 통과시키는 한편, 상기 제어부(210)로부터 제어신호 '1'을 입력받으면 N개의 데이터(x[N-1]'……x[0]')(10c)를 상기 제 1 N-포인트 FFT 프로세서(250)로 통과시키는 역할을 한다.
또한, 상기 제 1 N-포인트 FFT 프로세서(250)는 상기 제어부(210)로부터 제어신호 '0'을 입력받으면 상기 제 1 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 2N-포인트 FFT의 짝수번째 결과값을 출력하는 한편, 상기 제어부(210)로부터 제어신호 '1'을 입력받으면 상기 제 1 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 출력하는 역할을 한다.
한편, 상기 제 2 N-포인트 FFT 프로세서(260)는 상기 제어부(210)로부터 제어신호 '0'을 입력받으면 상기 제 2 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 2N-포인트 FFT의 홀수번째 결과값을 출력하는 한편, 상기 제어부(210)로부터 제어신호 '1'을 입력받으면 상기 제 2 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 출력하는 역할을 한다.
그러면, 상기와 같은 구성을 가지는 본 발명의 일 실시예에 따른 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치의 동작 과정에 대해 도 3 내지 도 5를 참조하 여 설명하기로 한다.
도 4는 4-포인트 FFT 프로세서의 연산과정을 나타낸 것이다. 데이터(100) 두개를 입력으로 하여 버터플라이 구조(120)의 덧셈을 수행한 다음 트위들 함수(130)를 곱하는 과정을 반복하여 연산하게 된다. DFT식을 빠르게 연산하기 위해 DIF(Decimation In Frequency) FFT 연산으로 바꾸면 하기의 [수학식 3]과 같다.
도 5는 8-포인트 FFT 프로세서의 연산과정을 나타낸 것이다. 이 때, 8-포인트 FFT 연산과정은 도 4의 4-포인트 FFT 프로세서의 연산과정과 같으며, 첫번째 버터플라이(220)와 트위들 함수 곱셈만 제외하면 4-포인트 FFT 프로세서(250, 260) 두개가 있는 것을 알 수 있다. 여기에서 알 수 있듯이 2N-포인트 FFT 프로세서는 N-포인트 FFT 연산도 가능하며, N-포인트 FFT 연산 두개를 동시에 할 수도 있다.
그러면, 먼저 2N-포인트 FFT 연산인 경우에 대해 설명하면, 상기 제어부(210)는 제어신호 '0'을 상기 버터플라이 연산부(220), 제 1, 2 먹스(MUX)(230, 240) 및 제 1, 2 N-포인트 FFT 프로세서(250, 260)로 출력한다. 그러면, 상기 버터플라이 연산부(220)는 상기 제어부(210)로부터 제어신호 '0'을 입력받은 후 2N개의 데이터(x[N-1]……x[0], x[2N-1]……x[n])(10a, 10b)를 버터플라이 연산 처리하여 상기 제 1, 2 먹스(MUX)(230, 240)로 각각 출력한다.
이 때, 상기 제 1, 2 먹스(MUX)(230, 240)는 상기 제어부(210)로부터 제어신호 '0'을 입력받으면 상기 버터플라이 연산부(220)의 결과값을 각각 입력받은 후 상기 제 1, 2 N-포인트 FFT 프로세서(250, 260)로 N개씩 각각 나누어 출력한다.
그러면, 상기 제 1 N-포인트 FFT 프로세서(250)는 상기 제어부(210)로부터 제어신호 '0'을 입력받은 후, 상기 제 1 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 2N-포인트 FFT의 짝수번째 결과값을 출력한다.
한편, 상기 제 2 N-포인트 FFT 프로세서(260)는 상기 제어부(210)로부터 제어신호 '0'을 입력받은 후, 상기 제 2 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 2N-포인트 FFT의 홀수번째 결과값을 출력한다.
반면에, N-포인트 FFT 연산인 경우에 대해 설명하면, 먼저 상기 제어부(210) 는 제어신호 '1'을 상기 버터플라이 연산부(220), 제 1, 2 먹스(MUX)(230, 240) 및 제 1, 2 N-포인트 FFT 프로세서(250, 260)로 각각 출력한다.
그러면, 상기 제 1, 2 먹스(MUX)(230, 240)는 상기 제어부(210)의 제어하에 서로 다른 N개의 데이터(x[N-1]……x[0], x[N-1]'……x[0]')(10a, 10c)를 상기 제 1, 2 N-포인트 FFT 프로세서(250, 260)로 각각 통과시키고, 상기 제 1 N-포인트 FFT 프로세서(250)는 상기 제 1 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 출력하는 한편, 상기 제 2 N-포인트 FFT 프로세서(260)는 상기 제 2 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 출력한다.
한편, 하기에서는 본 발명의 이 실시예에 의한 N-포인트 '0'이 삽입된 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 6은 본 발명의 일 실시예에 따른 N-포인트 '0'이 삽입된 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치의 기능블록도로서, 본 발명의 일 실시예에 의한 N-포인트 '0'이 삽입된 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치는 제 1 N-포인트 FFT 프로세서(310), 제어부(320), 트위들 함수(twiddle factor : TWF) 곱셈기(330), 먹스(MUX)(340) 및 제 2 N-포인트 FFT 프로세서(350)로 구성되어 있다.
상기 제 1 N-포인트 FFT 프로세서(310)는 N개의 데이터(x[N-1]……x[0])를 입력받은 후 N-포인트 FFT 연산 처리하여 출력하는 역할을 한다.
한편, 상기 제어부(320)는 2N-포인트 FFT 연산인 경우 제어신호를 '0'을, N- 포인트 FFT 연산인 경우 제어신호 '1'을 상기 트위들 함수 곱셈기(330), 먹스(MUX)(340) 및 제 2 N-포인트 FFT 프로세서(350)로 출력하는 역할을 한다.
또한, 상기 트위들 함수 곱셈기(330)는 상기 제어부(320)로부터 제어신호 '0'을 입력받은 후, N개의 데이터(x[N-1]……x[0])(20a)를 트위들 곱셈 연산 처리하는 역할을 한다.
한편, 상기 먹스(MUX)(340)는 상기 제어부(320)로부터 제어신호 '0'을 입력받으면 상기 트위들 함수 곱셈기(330)의 결과값을 상기 제 2 N-포인트 FFT 프로세서(350)로 통과시키는 한편, 상기 제어부(320)로부터 제어신호 '1'을 입력받으면 다른 N개의 데이터(x[N-1]'……x[0]')(20b)를 통과시키는 역할을 한다.
또한, 상기 제 2 N-포인트 FFT 프로세서(350)는 상기 제어부(320)로부터 제어신호 '0'을 입력받으면 상기 먹스(MUX)(340)의 출력값을 N-포인트 FFT 연산 처리하여 2N-포인트 FFT의 홀수번째 결과값을 출력하는 한편, 상기 제어부(350)로부터 제어신호 '1'을 입력받으면 상기 먹스(MUX)(340)의 출력값(x[N-1]'……x[0]')을 N-포인트 FFT 연산 처리하여 출력하는 역할을 한다.
그러면, 상기와 같은 구성을 가지는 본 발명의 이 실시예에 따른 N-포인트 '0'이 삽입된 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치의 동작 과정에 대해 도 6 및 도 7을 참조하여 설명하기로 한다.
도 7은 4-포인트 데이터에 4-포인트 '0'이 포함된 8-포인트 FFT 연산 흐름도를 나타낸 것이다. 도 7을 도 5와 비교해 볼 때, 버터플라이 연산이 없어지게 된 다. 이것은 하기의 [수학식 4]에서 증명이 가능하다. x[4], x[5], x[6], x[7]이 모두 '0'이므로 [수학식 4]의 두번째 항 
이 없어지고 첫번째항 
만 남는다. X(k)를 X(2k)와 X(2k+1)로 나누면 X(2k+1)내에 
계수만 제외하면 두개의 식은 같게 된다. 이 같은 부분이 4 포인트 FFT 하고 같은 것이 된다.
이 때, 도 7에서 4-포인트 데이터에 4-포인트 '0'이 포함된 8-포인트 FFT 연산을 하는 프로세서는 4-포인트 FFT 프로세서(310, 320) 두개와 트위들 함수를 곱하는 연산(330)으로 구현이 가능하다. 4-포인트 FFT 프로세서(310, 320) 두개에 대한 입력은 같은 4-포인트 데이터(20a, 20b)를 공유하며, FFT 결과값은 짝수번째 항(20c)과 홀수번째 항(20d)이 나뉘어 출력된다.
도 6은 상술한 바와 같이, N-포인트 '0'이 삽입된 2N-포인트 FFT와 N-포인트 FFT 듀얼모드 프로세서 블록도이며, 상기 먹스(MUX)(340)를 이용하여, 2N-포인트 FFT 연산을 할 수도 있고, N-포인트 FFT 연산을 할 수도 있도록 하였다.
이 때, 상기 제어부(320)의 제어신호가 '0'인 경우 N개의 데이터(20a)가 상기 트위들 함수 곱셈기(330)로 입력되어 첫번째 곱셈 연산이 되고 그 결과값은 상기 제 2 N-포인트 FFT 프로세서(350)의 입력이 되어 2N-포인트 FFT의 홀수번째 결과값을 출력하게 된다.
반면에, 상기 제어부(320)의 제어신호가 '1'인 경우 다른 데이터(20b) N개가 상기 제 2 N-포인트 FFT 프로세서(350)로 입력되어 N-포인트 FFT 연산을 하게 된다.
이상에서 몇 가지 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것이 아니고 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다.
상술한 바와 같이 본 발명에 의한 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치에 의하면, FFT/IFFT 프로세서를 구현함에 있어, 2N-포인트 FFT 프로세서와 N-포인트 FFT 프로세서를 듀얼모드로 동작 할 수 있도록 구현해 줌으로써, 두 가지 모드(2N-포인트 FFT 프로세서와 N-포인트 FFT 프로세서)의 동작을 필요로 하는 시스템에서 FFT 프로세서 구현시 하드웨어를 공유함으로써 소형, 저전력 구현을 가능하게 하며, N-포인트 FFT 연산을 동시에 두 번 수행할 수 있도록 해주어 수신기의 성능을 향상시켜 줄 뿐만 아니라, 시스템의 용이한 설계가 가능하도록 해준다는 뛰어난 효과가 있다.
Claims (2)
- 2N-포인트 FFT 연산인 경우 이에 상응하는 제어신호를 출력하는 한편, N-포인트 FFT 연산인 경우 이에 상응하는 제어신호를 출력하는 제어부;상기 제어부로부터 2N-포인트 FFT 연산 제어신호를 입력받으면 2N개의 데이터(x[N-1]……x[0], x[2N-1]……x[n])를 입력받아 버터플라이 연산을 수행하는 버터플라이 연산부;상기 제어부로부터 2N-포인트 FFT 연산 제어신호를 입력받으면 상기 버터플라이 연산부의 결과값을 각각 입력받아 N개씩 나누어 출력하는 한편, 상기 제어부로부터 N-포인트 FFT 연산 제어신호를 입력받으면 서로 다른 N개의 데이터(x[N-1]……x[0], x[N-1]'……x[0]')를 각각 입력받아 출력하는 제 1, 2 먹스(MUX);상기 제어부로부터 2N-포인트 FFT 연산 제어신호를 입력받으면 상기 제 1 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 2N-포인트 FFT의 짝수번째 결과값을 출력하는 한편, 상기 제어부로부터 N-포인트 FFT 연산 제어신호를 입력받으면 상기 제 1 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 출력하는 제 1 N-포인트 FFT 프로세서; 및상기 제어부로부터 2N-포인트 FFT 연산 제어신호를 입력받으면 상기 제 2 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 2N-포인트 FFT의 홀수번째 결과값을 출력하는 한편, 상기 제어부로부터 N-포인트 FFT 연산 제어신호를 입력받으면 상기 제 2 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 출력하는 제 2 N-포 인트 FFT 프로세서로 구성된 것을 특징으로 하는 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치.
- N개의 데이터(x[N-1]……x[0])를 입력받아 N-포인트 FFT 연산 처리한 후 출력하는 제 1 N-포인트 FFT 프로세서;2N-포인트 FFT 연산인 경우 이에 상응하는 제어신호를 출력하는 한편, N-포인트 FFT 연산인 경우 이에 상응하는 제어신호를 출력하는 제어부;상기 제어부로부터 2N-포인트 FFT 연산 제어신호를 입력받으면 N개의 데이터(x[N-1]……x[0])를 입력받아 트위들 곱셈 연산을 수행하는 트위들 함수 곱셈기;상기 제어부로부터 2N-포인트 FFT 연산 제어신호를 입력받으면 상기 트위들 함수 곱셈기의 결과값을 통과시키는 한편, 상기 제어부로부터 N-포인트 FFT 연산 제어신호를 입력받으면 다른 N개의 데이터(x[N-1]'……x[0]')를 통과시키는 먹스(MUX); 및상기 제어부로부터 2N-포인트 FFT 연산 제어신호를 입력받으면 상기 먹스(MUX)의 출력값을 N-포인트 FFT 연산 처리하여 2N-포인트 FFT의 홀수번째 결과값을 출력하는 한편, 상기 제어부로부터 N-포인트 FFT 연산 제어신호를 입력받으면 상기 먹스(MUX)의 출력값(x[N-1]'……x[0]')을 N-포인트 FFT 연산 처리하여 출력하는 제 2 N-포인트 FFT 프로세서로 구성된 것을 특징으로 하는 ２N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치.
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